amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2014 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22 */
  23
  24 /**
  25  * \file amdgpu.h
  26  *
  27  * Declare public libdrm_amdgpu API
  28  *
  29  * This file define API exposed by libdrm_amdgpu library.
  30  * User wanted to use libdrm_amdgpu functionality must include
  31  * this file.
  32  *
  33  */
  34 #ifndef _AMDGPU_H_
  35 #define _AMDGPU_H_
  36
  37 #include <stdint.h>
  38 #include <stdbool.h>
  39
  40 struct drm_amdgpu_info_hw_ip;
  41
  42 /*--------------------------------------------------------------------------*/
  43 /* --------------------------- Defines ------------------------------------ */
  44 /*--------------------------------------------------------------------------*/
  45
  46 /**
  47  * Define max. number of Command Buffers (IB) which could be sent to the single
  48  * hardware IP to accommodate CE/DE requirements
  49  *
  50  * \sa amdgpu_cs_ib_info
  51 */
  52 #define AMDGPU_CS_MAX_IBS_PER_SUBMIT            4
  53
  54 /**
  55  * Special timeout value meaning that the timeout is infinite.
  56  */
  57 #define AMDGPU_TIMEOUT_INFINITE                 0xffffffffffffffffull
  58
  59 /**
  60  * Used in amdgpu_cs_query_fence_status(), meaning that the given timeout
  61  * is absolute.
  62  */
  63 #define AMDGPU_QUERY_FENCE_TIMEOUT_IS_ABSOLUTE     (1 << 0)
  64
  65 /*--------------------------------------------------------------------------*/
  66 /* ----------------------------- Enums ------------------------------------ */
  67 /*--------------------------------------------------------------------------*/
  68
  69 /**
  70  * Enum describing possible handle types
  71  *
  72  * \sa amdgpu_bo_import, amdgpu_bo_export
  73  *
  74 */
  75 enum amdgpu_bo_handle_type {
  76         /** GEM flink name (needs DRM authentication, used by DRI2) */
  77         amdgpu_bo_handle_type_gem_flink_name = 0,
  78
  79         /** KMS handle which is used by all driver ioctls */
  80         amdgpu_bo_handle_type_kms = 1,
  81
  82         /** DMA-buf fd handle */
  83         amdgpu_bo_handle_type_dma_buf_fd = 2
  84 };
  85
  86 /** Define known types of GPU VM VA ranges */
  87 enum amdgpu_gpu_va_range
  88 {
  89         /** Allocate from "normal"/general range */
  90         amdgpu_gpu_va_range_general = 0
  91 };
  92
  93 /*--------------------------------------------------------------------------*/
  94 /* -------------------------- Datatypes ----------------------------------- */
  95 /*--------------------------------------------------------------------------*/
  96
  97 /**
  98  * Define opaque pointer to context associated with fd.
  99  * This context will be returned as the result of
 100  * "initialize" function and should be pass as the first
 101  * parameter to any API call
 102  */
 103 typedef struct amdgpu_device *amdgpu_device_handle;
 104
 105 /**
 106  * Define GPU Context type as pointer to opaque structure
 107  * Example of GPU Context is the "rendering" context associated
 108  * with OpenGL context (glCreateContext)
 109  */
 110 typedef struct amdgpu_context *amdgpu_context_handle;
 111
 112 /**
 113  * Define handle for amdgpu resources: buffer, GDS, etc.
 114  */
 115 typedef struct amdgpu_bo *amdgpu_bo_handle;
 116
 117 /**
 118  * Define handle for list of BOs
 119  */
 120 typedef struct amdgpu_bo_list *amdgpu_bo_list_handle;
 121
 122 /**
 123  * Define handle to be used to work with VA allocated ranges
 124  */
 125 typedef struct amdgpu_va *amdgpu_va_handle;
 126
 127 /*--------------------------------------------------------------------------*/
 128 /* -------------------------- Structures ---------------------------------- */
 129 /*--------------------------------------------------------------------------*/
 130
 131 /**
 132  * Structure describing memory allocation request
 133  *
 134  * \sa amdgpu_bo_alloc()
 135  *
 136 */
 137 struct amdgpu_bo_alloc_request {
 138         /** Allocation request. It must be aligned correctly. */
 139         uint64_t alloc_size;
 140
 141         /**
 142          * It may be required to have some specific alignment requirements
 143          * for physical back-up storage (e.g. for displayable surface).
 144          * If 0 there is no special alignment requirement
 145          */
 146         uint64_t phys_alignment;
 147
 148         /**
 149          * UMD should specify where to allocate memory and how it
 150          * will be accessed by the CPU.
 151          */
 152         uint32_t preferred_heap;
 153
 154         /** Additional flags passed on allocation */
 155         uint64_t flags;
 156 };
 157
 158 /**
 159  * Special UMD specific information associated with buffer.
 160  *
 161  * It may be need to pass some buffer charactersitic as part
 162  * of buffer sharing. Such information are defined UMD and
 163  * opaque for libdrm_amdgpu as well for kernel driver.
 164  *
 165  * \sa amdgpu_bo_set_metadata(), amdgpu_bo_query_info,
 166  *     amdgpu_bo_import(), amdgpu_bo_export
 167  *
 168 */
 169 struct amdgpu_bo_metadata {
 170         /** Special flag associated with surface */
 171         uint64_t flags;
 172
 173         /**
 174          * ASIC-specific tiling information (also used by DCE).
 175          * The encoding is defined by the AMDGPU_TILING_* definitions.
 176          */
 177         uint64_t tiling_info;
 178
 179         /** Size of metadata associated with the buffer, in bytes. */
 180         uint32_t size_metadata;
 181
 182         /** UMD specific metadata. Opaque for kernel */
 183         uint32_t umd_metadata[64];
 184 };
 185
 186 /**
 187  * Structure describing allocated buffer. Client may need
 188  * to query such information as part of 'sharing' buffers mechanism
 189  *
 190  * \sa amdgpu_bo_set_metadata(), amdgpu_bo_query_info(),
 191  *     amdgpu_bo_import(), amdgpu_bo_export()
 192 */
 193 struct amdgpu_bo_info {
 194         /** Allocated memory size */
 195         uint64_t alloc_size;
 196
 197         /**
 198          * It may be required to have some specific alignment requirements
 199          * for physical back-up storage.
 200          */
 201         uint64_t phys_alignment;
 202
 203         /** Heap where to allocate memory. */
 204         uint32_t preferred_heap;
 205
 206         /** Additional allocation flags. */
 207         uint64_t alloc_flags;
 208
 209         /** Metadata associated with buffer if any. */
 210         struct amdgpu_bo_metadata metadata;
 211 };
 212
 213 /**
 214  * Structure with information about "imported" buffer
 215  *
 216  * \sa amdgpu_bo_import()
 217  *
 218  */
 219 struct amdgpu_bo_import_result {
 220         /** Handle of memory/buffer to use */
 221         amdgpu_bo_handle buf_handle;
 222
 223          /** Buffer size */
 224         uint64_t alloc_size;
 225 };
 226
 227 /**
 228  *
 229  * Structure to describe GDS partitioning information.
 230  * \note OA and GWS resources are asscoiated with GDS partition
 231  *
 232  * \sa amdgpu_gpu_resource_query_gds_info
 233  *
 234 */
 235 struct amdgpu_gds_resource_info {
 236         uint32_t gds_gfx_partition_size;
 237         uint32_t compute_partition_size;
 238         uint32_t gds_total_size;
 239         uint32_t gws_per_gfx_partition;
 240         uint32_t gws_per_compute_partition;
 241         uint32_t oa_per_gfx_partition;
 242         uint32_t oa_per_compute_partition;
 243 };
 244
 245 /**
 246  * Structure describing CS fence
 247  *
 248  * \sa amdgpu_cs_query_fence_status(), amdgpu_cs_request, amdgpu_cs_submit()
 249  *
 250 */
 251 struct amdgpu_cs_fence {
 252
 253         /** In which context IB was sent to execution */
 254         amdgpu_context_handle context;
 255
 256         /** To which HW IP type the fence belongs */
 257         uint32_t ip_type;
 258
 259         /** IP instance index if there are several IPs of the same type. */
 260         uint32_t ip_instance;
 261
 262         /** Ring index of the HW IP */
 263         uint32_t ring;
 264
 265         /** Specify fence for which we need to check submission status.*/
 266         uint64_t fence;
 267 };
 268
 269 /**
 270  * Structure describing IB
 271  *
 272  * \sa amdgpu_cs_request, amdgpu_cs_submit()
 273  *
 274 */
 275 struct amdgpu_cs_ib_info {
 276         /** Special flags */
 277         uint64_t flags;
 278
 279         /** Virtual MC address of the command buffer */
 280         uint64_t ib_mc_address;
 281
 282         /**
 283          * Size of Command Buffer to be submitted.
 284          *   - The size is in units of dwords (4 bytes).
 285          *   - Could be 0
 286          */
 287         uint32_t size;
 288 };
 289
 290 /**
 291  * Structure describing fence information
 292  *
 293  * \sa amdgpu_cs_request, amdgpu_cs_query_fence,
 294  *     amdgpu_cs_submit(), amdgpu_cs_query_fence_status()
 295 */
 296 struct amdgpu_cs_fence_info {
 297         /** buffer object for the fence */
 298         amdgpu_bo_handle handle;
 299
 300         /** fence offset in the unit of sizeof(uint64_t) */
 301         uint64_t offset;
 302 };
 303
 304 /**
 305  * Structure describing submission request
 306  *
 307  * \note We could have several IBs as packet. e.g. CE, CE, DE case for gfx
 308  *
 309  * \sa amdgpu_cs_submit()
 310 */
 311 struct amdgpu_cs_request {
 312         /** Specify flags with additional information */
 313         uint64_t flags;
 314
 315         /** Specify HW IP block type to which to send the IB. */
 316         unsigned ip_type;
 317
 318         /** IP instance index if there are several IPs of the same type. */
 319         unsigned ip_instance;
 320
 321         /**
 322          * Specify ring index of the IP. We could have several rings
 323          * in the same IP. E.g. 0 for SDMA0 and 1 for SDMA1.
 324          */
 325         uint32_t ring;
 326
 327         /**
 328          * List handle with resources used by this request.
 329          */
 330         amdgpu_bo_list_handle resources;
 331
 332         /**
 333          * Number of dependencies this Command submission needs to
 334          * wait for before starting execution.
 335          */
 336         uint32_t number_of_dependencies;
 337
 338         /**
 339          * Array of dependencies which need to be met before
 340          * execution can start.
 341          */
 342         struct amdgpu_cs_fence *dependencies;
 343
 344         /** Number of IBs to submit in the field ibs. */
 345         uint32_t number_of_ibs;
 346
 347         /**
 348          * IBs to submit. Those IBs will be submit together as single entity
 349          */
 350         struct amdgpu_cs_ib_info *ibs;
 351
 352         /**
 353          * The returned sequence number for the command submission
 354          */
 355         uint64_t seq_no;
 356
 357         /**
 358          * The fence information
 359          */
 360         struct amdgpu_cs_fence_info fence_info;
 361 };
 362
 363 /**
 364  * Structure which provide information about GPU VM MC Address space
 365  * alignments requirements
 366  *
 367  * \sa amdgpu_query_buffer_size_alignment
 368  */
 369 struct amdgpu_buffer_size_alignments {
 370         /** Size alignment requirement for allocation in
 371          * local memory */
 372         uint64_t size_local;
 373
 374         /**
 375          * Size alignment requirement for allocation in remote memory
 376          */
 377         uint64_t size_remote;
 378 };
 379
 380 /**
 381  * Structure which provide information about heap
 382  *
 383  * \sa amdgpu_query_heap_info()
 384  *
 385  */
 386 struct amdgpu_heap_info {
 387         /** Theoretical max. available memory in the given heap */
 388         uint64_t heap_size;
 389
 390         /**
 391          * Number of bytes allocated in the heap. This includes all processes
 392          * and private allocations in the kernel. It changes when new buffers
 393          * are allocated, freed, and moved. It cannot be larger than
 394          * heap_size.
 395          */
 396         uint64_t heap_usage;
 397
 398         /**
 399          * Theoretical possible max. size of buffer which
 400          * could be allocated in the given heap
 401          */
 402         uint64_t max_allocation;
 403 };
 404
 405 /**
 406  * Describe GPU h/w info needed for UMD correct initialization
 407  *
 408  * \sa amdgpu_query_gpu_info()
 409 */
 410 struct amdgpu_gpu_info {
 411         /** Asic id */
 412         uint32_t asic_id;
 413         /** Chip revision */
 414         uint32_t chip_rev;
 415         /** Chip external revision */
 416         uint32_t chip_external_rev;
 417         /** Family ID */
 418         uint32_t family_id;
 419         /** Special flags */
 420         uint64_t ids_flags;
 421         /** max engine clock*/
 422         uint64_t max_engine_clk;
 423         /** max memory clock */
 424         uint64_t max_memory_clk;
 425         /** number of shader engines */
 426         uint32_t num_shader_engines;
 427         /** number of shader arrays per engine */
 428         uint32_t num_shader_arrays_per_engine;
 429         /**  Number of available good shader pipes */
 430         uint32_t avail_quad_shader_pipes;
 431         /**  Max. number of shader pipes.(including good and bad pipes  */
 432         uint32_t max_quad_shader_pipes;
 433         /** Number of parameter cache entries per shader quad pipe */
 434         uint32_t cache_entries_per_quad_pipe;
 435         /**  Number of available graphics context */
 436         uint32_t num_hw_gfx_contexts;
 437         /** Number of render backend pipes */
 438         uint32_t rb_pipes;
 439         /**  Enabled render backend pipe mask */
 440         uint32_t enabled_rb_pipes_mask;
 441         /** Frequency of GPU Counter */
 442         uint32_t gpu_counter_freq;
 443         /** CC_RB_BACKEND_DISABLE.BACKEND_DISABLE per SE */
 444         uint32_t backend_disable[4];
 445         /** Value of MC_ARB_RAMCFG register*/
 446         uint32_t mc_arb_ramcfg;
 447         /** Value of GB_ADDR_CONFIG */
 448         uint32_t gb_addr_cfg;
 449         /** Values of the GB_TILE_MODE0..31 registers */
 450         uint32_t gb_tile_mode[32];
 451         /** Values of GB_MACROTILE_MODE0..15 registers */
 452         uint32_t gb_macro_tile_mode[16];
 453         /** Value of PA_SC_RASTER_CONFIG register per SE */
 454         uint32_t pa_sc_raster_cfg[4];
 455         /** Value of PA_SC_RASTER_CONFIG_1 register per SE */
 456         uint32_t pa_sc_raster_cfg1[4];
 457         /* CU info */
 458         uint32_t cu_active_number;
 459         uint32_t cu_ao_mask;
 460         uint32_t cu_bitmap[4][4];
 461         /* video memory type info*/
 462         uint32_t vram_type;
 463         /* video memory bit width*/
 464         uint32_t vram_bit_width;
 465         /** constant engine ram size*/
 466         uint32_t ce_ram_size;
 467 };
 468
 469
 470 /*--------------------------------------------------------------------------*/
 471 /*------------------------- Functions --------------------------------------*/
 472 /*--------------------------------------------------------------------------*/
 473
 474 /*
 475  * Initialization / Cleanup
 476  *
 477 */
 478
 479 /**
 480  *
 481  * \param   fd            - \c [in]  File descriptor for AMD GPU device
 482  *                                   received previously as the result of
 483  *                                   e.g. drmOpen() call.
 484  *                                   For legacy fd type, the DRI2/DRI3
 485  *                                   authentication should be done before
 486  *                                   calling this function.
 487  * \param   major_version - \c [out] Major version of library. It is assumed
 488  *                                   that adding new functionality will cause
 489  *                                   increase in major version
 490  * \param   minor_version - \c [out] Minor version of library
 491  * \param   device_handle - \c [out] Pointer to opaque context which should
 492  *                                   be passed as the first parameter on each
 493  *                                   API call
 494  *
 495  *
 496  * \return   0 on success\n
 497  *          <0 - Negative POSIX Error code
 498  *
 499  *
 500  * \sa amdgpu_device_deinitialize()
 501 */
 502 int amdgpu_device_initialize(int fd,
 503                              uint32_t *major_version,
 504                              uint32_t *minor_version,
 505                              amdgpu_device_handle *device_handle);
 506
 507 /**
 508  *
 509  * When access to such library does not needed any more the special
 510  * function must be call giving opportunity to clean up any
 511  * resources if needed.
 512  *
 513  * \param   device_handle - \c [in]  Context associated with file
 514  *                                   descriptor for AMD GPU device
 515  *                                   received previously as the
 516  *                                   result e.g. of drmOpen() call.
 517  *
 518  * \return  0 on success\n
 519  *         <0 - Negative POSIX Error code
 520  *
 521  * \sa amdgpu_device_initialize()
 522  *
 523 */
 524 int amdgpu_device_deinitialize(amdgpu_device_handle device_handle);
 525
 526 /*
 527  * Memory Management
 528  *
 529 */
 530
 531 /**
 532  * Allocate memory to be used by UMD for GPU related operations
 533  *
 534  * \param   dev          - \c [in] Device handle.
 535  *                                 See #amdgpu_device_initialize()
 536  * \param   alloc_buffer - \c [in] Pointer to the structure describing an
 537  *                                 allocation request
 538  * \param   buf_handle  - \c [out] Allocated buffer handle
 539  *
 540  * \return   0 on success\n
 541  *          <0 - Negative POSIX Error code
 542  *
 543  * \sa amdgpu_bo_free()
 544 */
 545 int amdgpu_bo_alloc(amdgpu_device_handle dev,
 546                     struct amdgpu_bo_alloc_request *alloc_buffer,
 547                     amdgpu_bo_handle *buf_handle);
 548
 549 /**
 550  * Associate opaque data with buffer to be queried by another UMD
 551  *
 552  * \param   dev        - \c [in] Device handle. See #amdgpu_device_initialize()
 553  * \param   buf_handle - \c [in] Buffer handle
 554  * \param   info       - \c [in] Metadata to associated with buffer
 555  *
 556  * \return   0 on success\n
 557  *          <0 - Negative POSIX Error code
 558 */
 559 int amdgpu_bo_set_metadata(amdgpu_bo_handle buf_handle,
 560                            struct amdgpu_bo_metadata *info);
 561
 562 /**
 563  * Query buffer information including metadata previusly associated with
 564  * buffer.
 565  *
 566  * \param   dev        - \c [in] Device handle.
 567  *                               See #amdgpu_device_initialize()
 568  * \param   buf_handle - \c [in]   Buffer handle
 569  * \param   info       - \c [out]  Structure describing buffer
 570  *
 571  * \return   0 on success\n
 572  *          <0 - Negative POSIX Error code
 573  *
 574  * \sa amdgpu_bo_set_metadata(), amdgpu_bo_alloc()
 575 */
 576 int amdgpu_bo_query_info(amdgpu_bo_handle buf_handle,
 577                          struct amdgpu_bo_info *info);
 578
 579 /**
 580  * Allow others to get access to buffer
 581  *
 582  * \param   dev           - \c [in] Device handle.
 583  *                                  See #amdgpu_device_initialize()
 584  * \param   buf_handle    - \c [in] Buffer handle
 585  * \param   type          - \c [in] Type of handle requested
 586  * \param   shared_handle - \c [out] Special "shared" handle
 587  *
 588  * \return   0 on success\n
 589  *          <0 - Negative POSIX Error code
 590  *
 591  * \sa amdgpu_bo_import()
 592  *
 593 */
 594 int amdgpu_bo_export(amdgpu_bo_handle buf_handle,
 595                      enum amdgpu_bo_handle_type type,
 596                      uint32_t *shared_handle);
 597
 598 /**
 599  * Request access to "shared" buffer
 600  *
 601  * \param   dev           - \c [in] Device handle.
 602  *                                  See #amdgpu_device_initialize()
 603  * \param   type          - \c [in] Type of handle requested
 604  * \param   shared_handle - \c [in] Shared handle received as result "import"
 605  *                                   operation
 606  * \param   output        - \c [out] Pointer to structure with information
 607  *                                   about imported buffer
 608  *
 609  * \return   0 on success\n
 610  *          <0 - Negative POSIX Error code
 611  *
 612  * \note  Buffer must be "imported" only using new "fd" (different from
 613  *        one used by "exporter").
 614  *
 615  * \sa amdgpu_bo_export()
 616  *
 617 */
 618 int amdgpu_bo_import(amdgpu_device_handle dev,
 619                      enum amdgpu_bo_handle_type type,
 620                      uint32_t shared_handle,
 621                      struct amdgpu_bo_import_result *output);
 622
 623 /**
 624  * Request GPU access to user allocated memory e.g. via "malloc"
 625  *
 626  * \param dev - [in] Device handle. See #amdgpu_device_initialize()
 627  * \param cpu - [in] CPU address of user allocated memory which we
 628  * want to map to GPU address space (make GPU accessible)
 629  * (This address must be correctly aligned).
 630  * \param size - [in] Size of allocation (must be correctly aligned)
 631  * \param buf_handle - [out] Buffer handle for the userptr memory
 632  * resource on submission and be used in other operations.
 633  *
 634  *
 635  * \return   0 on success\n
 636  *          <0 - Negative POSIX Error code
 637  *
 638  * \note
 639  * This call doesn't guarantee that such memory will be persistently
 640  * "locked" / make non-pageable. The purpose of this call is to provide
 641  * opportunity for GPU get access to this resource during submission.
 642  *
 643  * The maximum amount of memory which could be mapped in this call depends
 644  * if overcommit is disabled or not. If overcommit is disabled than the max.
 645  * amount of memory to be pinned will be limited by left "free" size in total
 646  * amount of memory which could be locked simultaneously ("GART" size).
 647  *
 648  * Supported (theoretical) max. size of mapping is restricted only by
 649  * "GART" size.
 650  *
 651  * It is responsibility of caller to correctly specify access rights
 652  * on VA assignment.
 653 */
 654 int amdgpu_create_bo_from_user_mem(amdgpu_device_handle dev,
 655                                     void *cpu, uint64_t size,
 656                                     amdgpu_bo_handle *buf_handle);
 657
 658 /**
 659  * Free previosuly allocated memory
 660  *
 661  * \param   dev        - \c [in] Device handle. See #amdgpu_device_initialize()
 662  * \param   buf_handle - \c [in]  Buffer handle to free
 663  *
 664  * \return   0 on success\n
 665  *          <0 - Negative POSIX Error code
 666  *
 667  * \note In the case of memory shared between different applications all
 668  *       resources will be “physically” freed only all such applications
 669  *       will be terminated
 670  * \note If is UMD responsibility to ‘free’ buffer only when there is no
 671  *       more GPU access
 672  *
 673  * \sa amdgpu_bo_set_metadata(), amdgpu_bo_alloc()
 674  *
 675 */
 676 int amdgpu_bo_free(amdgpu_bo_handle buf_handle);
 677
 678 /**
 679  * Request CPU access to GPU accessable memory
 680  *
 681  * \param   buf_handle - \c [in] Buffer handle
 682  * \param   cpu        - \c [out] CPU address to be used for access
 683  *
 684  * \return   0 on success\n
 685  *          <0 - Negative POSIX Error code
 686  *
 687  * \sa amdgpu_bo_cpu_unmap()
 688  *
 689 */
 690 int amdgpu_bo_cpu_map(amdgpu_bo_handle buf_handle, void **cpu);
 691
 692 /**
 693  * Release CPU access to GPU memory
 694  *
 695  * \param   buf_handle  - \c [in] Buffer handle
 696  *
 697  * \return   0 on success\n
 698  *          <0 - Negative POSIX Error code
 699  *
 700  * \sa amdgpu_bo_cpu_map()
 701  *
 702 */
 703 int amdgpu_bo_cpu_unmap(amdgpu_bo_handle buf_handle);
 704
 705 /**
 706  * Wait until a buffer is not used by the device.
 707  *
 708  * \param   dev           - \c [in] Device handle. See #amdgpu_lib_initialize()
 709  * \param   buf_handle    - \c [in] Buffer handle.
 710  * \param   timeout_ns    - Timeout in nanoseconds.
 711  * \param   buffer_busy   - 0 if buffer is idle, all GPU access was completed
 712  *                            and no GPU access is scheduled.
 713  *                          1 GPU access is in fly or scheduled
 714  *
 715  * \return   0 - on success
 716  *          <0 - Negative POSIX Error code
 717  */
 718 int amdgpu_bo_wait_for_idle(amdgpu_bo_handle buf_handle,
 719                             uint64_t timeout_ns,
 720                             bool *buffer_busy);
 721
 722 /**
 723  * Creates a BO list handle for command submission.
 724  *
 725  * \param   dev                 - \c [in] Device handle.
 726  *                                 See #amdgpu_device_initialize()
 727  * \param   number_of_resources - \c [in] Number of BOs in the list
 728  * \param   resources           - \c [in] List of BO handles
 729  * \param   resource_prios      - \c [in] Optional priority for each handle
 730  * \param   result              - \c [out] Created BO list handle
 731  *
 732  * \return   0 on success\n
 733  *          <0 - Negative POSIX Error code
 734  *
 735  * \sa amdgpu_bo_list_destroy()
 736 */
 737 int amdgpu_bo_list_create(amdgpu_device_handle dev,
 738                           uint32_t number_of_resources,
 739                           amdgpu_bo_handle *resources,
 740                           uint8_t *resource_prios,
 741                           amdgpu_bo_list_handle *result);
 742
 743 /**
 744  * Destroys a BO list handle.
 745  *
 746  * \param   handle      - \c [in] BO list handle.
 747  *
 748  * \return   0 on success\n
 749  *          <0 - Negative POSIX Error code
 750  *
 751  * \sa amdgpu_bo_list_create()
 752 */
 753 int amdgpu_bo_list_destroy(amdgpu_bo_list_handle handle);
 754
 755 /**
 756  * Update resources for existing BO list
 757  *
 758  * \param   handle              - \c [in] BO list handle
 759  * \param   number_of_resources - \c [in] Number of BOs in the list
 760  * \param   resources           - \c [in] List of BO handles
 761  * \param   resource_prios      - \c [in] Optional priority for each handle
 762  *
 763  * \return   0 on success\n
 764  *          <0 - Negative POSIX Error code
 765  *
 766  * \sa amdgpu_bo_list_update()
 767 */
 768 int amdgpu_bo_list_update(amdgpu_bo_list_handle handle,
 769                           uint32_t number_of_resources,
 770                           amdgpu_bo_handle *resources,
 771                           uint8_t *resource_prios);
 772
 773 /*
 774  * GPU Execution context
 775  *
 776 */
 777
 778 /**
 779  * Create GPU execution Context
 780  *
 781  * For the purpose of GPU Scheduler and GPU Robustness extensions it is
 782  * necessary to have information/identify rendering/compute contexts.
 783  * It also may be needed to associate some specific requirements with such
 784  * contexts.  Kernel driver will guarantee that submission from the same
 785  * context will always be executed in order (first come, first serve).
 786  *
 787  *
 788  * \param   dev     - \c [in] Device handle. See #amdgpu_device_initialize()
 789  * \param   context - \c [out] GPU Context handle
 790  *
 791  * \return   0 on success\n
 792  *          <0 - Negative POSIX Error code
 793  *
 794  * \sa amdgpu_cs_ctx_free()
 795  *
 796 */
 797 int amdgpu_cs_ctx_create(amdgpu_device_handle dev,
 798                          amdgpu_context_handle *context);
 799
 800 /**
 801  *
 802  * Destroy GPU execution context when not needed any more
 803  *
 804  * \param   context - \c [in] GPU Context handle
 805  *
 806  * \return   0 on success\n
 807  *          <0 - Negative POSIX Error code
 808  *
 809  * \sa amdgpu_cs_ctx_create()
 810  *
 811 */
 812 int amdgpu_cs_ctx_free(amdgpu_context_handle context);
 813
 814 /**
 815  * Query reset state for the specific GPU Context
 816  *
 817  * \param   context - \c [in]  GPU Context handle
 818  * \param   state   - \c [out] One of AMDGPU_CTX_*_RESET
 819  * \param   hangs   - \c [out] Number of hangs caused by the context.
 820  *
 821  * \return   0 on success\n
 822  *          <0 - Negative POSIX Error code
 823  *
 824  * \sa amdgpu_cs_ctx_create()
 825  *
 826 */
 827 int amdgpu_cs_query_reset_state(amdgpu_context_handle context,
 828                                 uint32_t *state, uint32_t *hangs);
 829
 830 /*
 831  * Command Buffers Management
 832  *
 833 */
 834
 835 /**
 836  * Send request to submit command buffers to hardware.
 837  *
 838  * Kernel driver could use GPU Scheduler to make decision when physically
 839  * sent this request to the hardware. Accordingly this request could be put
 840  * in queue and sent for execution later. The only guarantee is that request
 841  * from the same GPU context to the same ip:ip_instance:ring will be executed in
 842  * order.
 843  *
 844  * The caller can specify the user fence buffer/location with the fence_info in the
 845  * cs_request.The sequence number is returned via the 'seq_no' paramter
 846  * in ibs_request structure.
 847  *
 848  *
 849  * \param   dev                - \c [in]  Device handle.
 850  *                                        See #amdgpu_device_initialize()
 851  * \param   context            - \c [in]  GPU Context
 852  * \param   flags              - \c [in]  Global submission flags
 853  * \param   ibs_request        - \c [in/out] Pointer to submission requests.
 854  *                                        We could submit to the several
 855  *                                        engines/rings simulteniously as
 856  *                                        'atomic' operation
 857  * \param   number_of_requests - \c [in]  Number of submission requests
 858  *
 859  * \return   0 on success\n
 860  *          <0 - Negative POSIX Error code
 861  *
 862  * \note It is required to pass correct resource list with buffer handles
 863  *       which will be accessible by command buffers from submission
 864  *       This will allow kernel driver to correctly implement "paging".
 865  *       Failure to do so will have unpredictable results.
 866  *
 867  * \sa amdgpu_command_buffer_alloc(), amdgpu_command_buffer_free(),
 868  *     amdgpu_cs_query_fence_status()
 869  *
 870 */
 871 int amdgpu_cs_submit(amdgpu_context_handle context,
 872                      uint64_t flags,
 873                      struct amdgpu_cs_request *ibs_request,
 874                      uint32_t number_of_requests);
 875
 876 /**
 877  *  Query status of Command Buffer Submission
 878  *
 879  * \param   fence   - \c [in] Structure describing fence to query
 880  * \param   timeout_ns - \c [in] Timeout value to wait
 881  * \param   flags   - \c [in] Flags for the query
 882  * \param   expired - \c [out] If fence expired or not.\n
 883  *                              0  – if fence is not expired\n
 884  *                              !0 - otherwise
 885  *
 886  * \return   0 on success\n
 887  *          <0 - Negative POSIX Error code
 888  *
 889  * \note If UMD wants only to check operation status and returned immediately
 890  *       then timeout value as 0 must be passed. In this case success will be
 891  *       returned in the case if submission was completed or timeout error
 892  *       code.
 893  *
 894  * \sa amdgpu_cs_submit()
 895 */
 896 int amdgpu_cs_query_fence_status(struct amdgpu_cs_fence *fence,
 897                                  uint64_t timeout_ns,
 898                                  uint64_t flags,
 899                                  uint32_t *expired);
 900
 901 /*
 902  * Query / Info API
 903  *
 904 */
 905
 906 /**
 907  * Query allocation size alignments
 908  *
 909  * UMD should query information about GPU VM MC size alignments requirements
 910  * to be able correctly choose required allocation size and implement
 911  * internal optimization if needed.
 912  *
 913  * \param   dev  - \c [in] Device handle. See #amdgpu_device_initialize()
 914  * \param   info - \c [out] Pointer to structure to get size alignment
 915  *                        requirements
 916  *
 917  * \return   0 on success\n
 918  *          <0 - Negative POSIX Error code
 919  *
 920 */
 921 int amdgpu_query_buffer_size_alignment(amdgpu_device_handle dev,
 922                                        struct amdgpu_buffer_size_alignments
 923                                                 *info);
 924
 925 /**
 926  * Query firmware versions
 927  *
 928  * \param   dev         - \c [in] Device handle. See #amdgpu_device_initialize()
 929  * \param   fw_type     - \c [in] AMDGPU_INFO_FW_*
 930  * \param   ip_instance - \c [in] Index of the IP block of the same type.
 931  * \param   index       - \c [in] Index of the engine. (for SDMA and MEC)
 932  * \param   version     - \c [out] Pointer to to the "version" return value
 933  * \param   feature     - \c [out] Pointer to to the "feature" return value
 934  *
 935  * \return   0 on success\n
 936  *          <0 - Negative POSIX Error code
 937  *
 938 */
 939 int amdgpu_query_firmware_version(amdgpu_device_handle dev, unsigned fw_type,
 940                                   unsigned ip_instance, unsigned index,
 941                                   uint32_t *version, uint32_t *feature);
 942
 943 /**
 944  * Query the number of HW IP instances of a certain type.
 945  *
 946  * \param   dev      - \c [in] Device handle. See #amdgpu_device_initialize()
 947  * \param   type     - \c [in] Hardware IP block type = AMDGPU_HW_IP_*
 948  * \param   count    - \c [out] Pointer to structure to get information
 949  *
 950  * \return   0 on success\n
 951  *          <0 - Negative POSIX Error code
 952 */
 953 int amdgpu_query_hw_ip_count(amdgpu_device_handle dev, unsigned type,
 954                              uint32_t *count);
 955
 956 /**
 957  * Query engine information
 958  *
 959  * This query allows UMD to query information different engines and their
 960  * capabilities.
 961  *
 962  * \param   dev         - \c [in] Device handle. See #amdgpu_device_initialize()
 963  * \param   type        - \c [in] Hardware IP block type = AMDGPU_HW_IP_*
 964  * \param   ip_instance - \c [in] Index of the IP block of the same type.
 965  * \param   info        - \c [out] Pointer to structure to get information
 966  *
 967  * \return   0 on success\n
 968  *          <0 - Negative POSIX Error code
 969 */
 970 int amdgpu_query_hw_ip_info(amdgpu_device_handle dev, unsigned type,
 971                             unsigned ip_instance,
 972                             struct drm_amdgpu_info_hw_ip *info);
 973
 974 /**
 975  * Query heap information
 976  *
 977  * This query allows UMD to query potentially available memory resources and
 978  * adjust their logic if necessary.
 979  *
 980  * \param   dev  - \c [in] Device handle. See #amdgpu_device_initialize()
 981  * \param   heap - \c [in] Heap type
 982  * \param   info - \c [in] Pointer to structure to get needed information
 983  *
 984  * \return   0 on success\n
 985  *          <0 - Negative POSIX Error code
 986  *
 987 */
 988 int amdgpu_query_heap_info(amdgpu_device_handle dev, uint32_t heap,
 989                            uint32_t flags, struct amdgpu_heap_info *info);
 990
 991 /**
 992  * Get the CRTC ID from the mode object ID
 993  *
 994  * \param   dev    - \c [in] Device handle. See #amdgpu_device_initialize()
 995  * \param   id     - \c [in] Mode object ID
 996  * \param   result - \c [in] Pointer to the CRTC ID
 997  *
 998  * \return   0 on success\n
 999  *          <0 - Negative POSIX Error code
1000  *
1001 */
1002 int amdgpu_query_crtc_from_id(amdgpu_device_handle dev, unsigned id,
1003                               int32_t *result);
1004
1005 /**
1006  * Query GPU H/w Info
1007  *
1008  * Query hardware specific information
1009  *
1010  * \param   dev  - \c [in] Device handle. See #amdgpu_device_initialize()
1011  * \param   heap - \c [in] Heap type
1012  * \param   info - \c [in] Pointer to structure to get needed information
1013  *
1014  * \return   0 on success\n
1015  *          <0 - Negative POSIX Error code
1016  *
1017 */
1018 int amdgpu_query_gpu_info(amdgpu_device_handle dev,
1019                            struct amdgpu_gpu_info *info);
1020
1021 /**
1022  * Query hardware or driver information.
1023  *
1024  * The return size is query-specific and depends on the "info_id" parameter.
1025  * No more than "size" bytes is returned.
1026  *
1027  * \param   dev     - \c [in] Device handle. See #amdgpu_device_initialize()
1028  * \param   info_id - \c [in] AMDGPU_INFO_*
1029  * \param   size    - \c [in] Size of the returned value.
1030  * \param   value   - \c [out] Pointer to the return value.
1031  *
1032  * \return   0 on success\n
1033  *          <0 - Negative POSIX error code
1034  *
1035 */
1036 int amdgpu_query_info(amdgpu_device_handle dev, unsigned info_id,
1037                       unsigned size, void *value);
1038
1039 /**
1040  * Query information about GDS
1041  *
1042  * \param   dev      - \c [in] Device handle. See #amdgpu_device_initialize()
1043  * \param   gds_info - \c [out] Pointer to structure to get GDS information
1044  *
1045  * \return   0 on success\n
1046  *          <0 - Negative POSIX Error code
1047  *
1048 */
1049 int amdgpu_query_gds_info(amdgpu_device_handle dev,
1050                         struct amdgpu_gds_resource_info *gds_info);
1051
1052 /**
1053  * Read a set of consecutive memory-mapped registers.
1054  * Not all registers are allowed to be read by userspace.
1055  *
1056  * \param   dev          - \c [in] Device handle. See #amdgpu_device_initialize(
1057  * \param   dword_offset - \c [in] Register offset in dwords
1058  * \param   count        - \c [in] The number of registers to read starting
1059  *                                 from the offset
1060  * \param   instance     - \c [in] GRBM_GFX_INDEX selector. It may have other
1061  *                                 uses. Set it to 0xffffffff if unsure.
1062  * \param   flags        - \c [in] Flags with additional information.
1063  * \param   values       - \c [out] The pointer to return values.
1064  *
1065  * \return   0 on success\n
1066  *          <0 - Negative POSIX error code
1067  *
1068 */
1069 int amdgpu_read_mm_registers(amdgpu_device_handle dev, unsigned dword_offset,
1070                              unsigned count, uint32_t instance, uint32_t flags,
1071                              uint32_t *values);
1072
1073 /**
1074  * Allocate virtual address range
1075  *
1076  * \param dev - [in] Device handle. See #amdgpu_device_initialize()
1077  * \param va_range_type - \c [in] Type of MC va range from which to allocate
1078  * \param size - \c [in] Size of range. Size must be correctly* aligned.
1079  * It is client responsibility to correctly aligned size based on the future
1080  * usage of allocated range.
1081  * \param va_base_alignment - \c [in] Overwrite base address alignment
1082  * requirement for GPU VM MC virtual
1083  * address assignment. Must be multiple of size alignments received as
1084  * 'amdgpu_buffer_size_alignments'.
1085  * If 0 use the default one.
1086  * \param va_base_required - \c [in] Specified required va base address.
1087  * If 0 then library choose available one.
1088  * If !0 value will be passed and those value already "in use" then
1089  * corresponding error status will be returned.
1090  * \param va_base_allocated - \c [out] On return: Allocated VA base to be used
1091  * by client.
1092  * \param va_range_handle - \c [out] On return: Handle assigned to allocation
1093  * \param flags - \c [in] flags for special VA range
1094  *
1095  * \return 0 on success\n
1096  * >0 - AMD specific error code\n
1097  * <0 - Negative POSIX Error code
1098  *
1099  * \notes \n
1100  * It is client responsibility to correctly handle VA assignments and usage.
1101  * Neither kernel driver nor libdrm_amdpgu are able to prevent and
1102  * detect wrong va assignemnt.
1103  *
1104  * It is client responsibility to correctly handle multi-GPU cases and to pass
1105  * the corresponding arrays of all devices handles where corresponding VA will
1106  * be used.
1107  *
1108 */
1109 int amdgpu_va_range_alloc(amdgpu_device_handle dev,
1110                            enum amdgpu_gpu_va_range va_range_type,
1111                            uint64_t size,
1112                            uint64_t va_base_alignment,
1113                            uint64_t va_base_required,
1114                            uint64_t *va_base_allocated,
1115                            amdgpu_va_handle *va_range_handle,
1116                            uint64_t flags);
1117
1118 /**
1119  * Free previously allocated virtual address range
1120  *
1121  *
1122  * \param va_range_handle - \c [in] Handle assigned to VA allocation
1123  *
1124  * \return 0 on success\n
1125  * >0 - AMD specific error code\n
1126  * <0 - Negative POSIX Error code
1127  *
1128 */
1129 int amdgpu_va_range_free(amdgpu_va_handle va_range_handle);
1130
1131 /**
1132 * Query virtual address range
1133 *
1134 * UMD can query GPU VM range supported by each device
1135 * to initialize its own VAM accordingly.
1136 *
1137 * \param   dev    - [in] Device handle. See #amdgpu_device_initialize()
1138 * \param   type   - \c [in] Type of virtual address range
1139 * \param   offset - \c [out] Start offset of virtual address range
1140 * \param   size   - \c [out] Size of virtual address range
1141 *
1142 * \return   0 on success\n
1143 *          <0 - Negative POSIX Error code
1144 *
1145 */
1146
1147 int amdgpu_va_range_query(amdgpu_device_handle dev,
1148                           enum amdgpu_gpu_va_range type,
1149                           uint64_t *start,
1150                           uint64_t *end);
1151
1152 /**
1153  *  VA mapping/unmapping for the buffer object
1154  *
1155  * \param  bo           - \c [in] BO handle
1156  * \param  offset       - \c [in] Start offset to map
1157  * \param  size         - \c [in] Size to map
1158  * \param  addr         - \c [in] Start virtual address.
1159  * \param  flags        - \c [in] Supported flags for mapping/unmapping
1160  * \param  ops          - \c [in] AMDGPU_VA_OP_MAP or AMDGPU_VA_OP_UNMAP
1161  *
1162  * \return   0 on success\n
1163  *          <0 - Negative POSIX Error code
1164  *
1165 */
1166
1167 int amdgpu_bo_va_op(amdgpu_bo_handle bo,
1168                     uint64_t offset,
1169                     uint64_t size,
1170                     uint64_t addr,
1171                     uint64_t flags,
1172                     uint32_t ops);
1173
1174 #endif /* #ifdef _AMDGPU_H_ */