arch/blackfin/Kconfig

   1 config SYMBOL_PREFIX
   2         string
   3         default "_"
   4
   5 config MMU
   6         def_bool n
   7
   8 config FPU
   9         def_bool n
  10
  11 config RWSEM_GENERIC_SPINLOCK
  12         def_bool y
  13
  14 config RWSEM_XCHGADD_ALGORITHM
  15         def_bool n
  16
  17 config BLACKFIN
  18         def_bool y
  19         select HAVE_ARCH_KGDB
  20         select HAVE_ARCH_TRACEHOOK
  21         select HAVE_DYNAMIC_FTRACE
  22         select HAVE_FTRACE_MCOUNT_RECORD
  23         select HAVE_FUNCTION_GRAPH_TRACER
  24         select HAVE_FUNCTION_TRACER
  25         select HAVE_FUNCTION_TRACE_MCOUNT_TEST
  26         select HAVE_IDE
  27         select HAVE_IRQ_WORK
  28         select HAVE_KERNEL_GZIP if RAMKERNEL
  29         select HAVE_KERNEL_BZIP2 if RAMKERNEL
  30         select HAVE_KERNEL_LZMA if RAMKERNEL
  31         select HAVE_KERNEL_LZO if RAMKERNEL
  32         select HAVE_OPROFILE
  33         select HAVE_PERF_EVENTS
  34         select ARCH_WANT_OPTIONAL_GPIOLIB
  35         select HAVE_GENERIC_HARDIRQS
  36         select GENERIC_ATOMIC64
  37         select GENERIC_IRQ_PROBE
  38         select IRQ_PER_CPU if SMP
  39         select HAVE_NMI_WATCHDOG if NMI_WATCHDOG
  40
  41 config GENERIC_CSUM
  42         def_bool y
  43
  44 config GENERIC_BUG
  45         def_bool y
  46         depends on BUG
  47
  48 config ZONE_DMA
  49         def_bool y
  50
  51 config GENERIC_GPIO
  52         def_bool y
  53
  54 config FORCE_MAX_ZONEORDER
  55         int
  56         default "14"
  57
  58 config GENERIC_CALIBRATE_DELAY
  59         def_bool y
  60
  61 config LOCKDEP_SUPPORT
  62         def_bool y
  63
  64 config STACKTRACE_SUPPORT
  65         def_bool y
  66
  67 config TRACE_IRQFLAGS_SUPPORT
  68         def_bool y
  69
  70 source "init/Kconfig"
  71
  72 source "kernel/Kconfig.preempt"
  73
  74 source "kernel/Kconfig.freezer"
  75
  76 menu "Blackfin Processor Options"
  77
  78 comment "Processor and Board Settings"
  79
  80 choice
  81         prompt "CPU"
  82         default BF533
  83
  84 config BF512
  85         bool "BF512"
  86         help
  87           BF512 Processor Support.
  88
  89 config BF514
  90         bool "BF514"
  91         help
  92           BF514 Processor Support.
  93
  94 config BF516
  95         bool "BF516"
  96         help
  97           BF516 Processor Support.
  98
  99 config BF518
 100         bool "BF518"
 101         help
 102           BF518 Processor Support.
 103
 104 config BF522
 105         bool "BF522"
 106         help
 107           BF522 Processor Support.
 108
 109 config BF523
 110         bool "BF523"
 111         help
 112           BF523 Processor Support.
 113
 114 config BF524
 115         bool "BF524"
 116         help
 117           BF524 Processor Support.
 118
 119 config BF525
 120         bool "BF525"
 121         help
 122           BF525 Processor Support.
 123
 124 config BF526
 125         bool "BF526"
 126         help
 127           BF526 Processor Support.
 128
 129 config BF527
 130         bool "BF527"
 131         help
 132           BF527 Processor Support.
 133
 134 config BF531
 135         bool "BF531"
 136         help
 137           BF531 Processor Support.
 138
 139 config BF532
 140         bool "BF532"
 141         help
 142           BF532 Processor Support.
 143
 144 config BF533
 145         bool "BF533"
 146         help
 147           BF533 Processor Support.
 148
 149 config BF534
 150         bool "BF534"
 151         help
 152           BF534 Processor Support.
 153
 154 config BF536
 155         bool "BF536"
 156         help
 157           BF536 Processor Support.
 158
 159 config BF537
 160         bool "BF537"
 161         help
 162           BF537 Processor Support.
 163
 164 config BF538
 165         bool "BF538"
 166         help
 167           BF538 Processor Support.
 168
 169 config BF539
 170         bool "BF539"
 171         help
 172           BF539 Processor Support.
 173
 174 config BF542_std
 175         bool "BF542"
 176         help
 177           BF542 Processor Support.
 178
 179 config BF542M
 180         bool "BF542m"
 181         help
 182           BF542 Processor Support.
 183
 184 config BF544_std
 185         bool "BF544"
 186         help
 187           BF544 Processor Support.
 188
 189 config BF544M
 190         bool "BF544m"
 191         help
 192           BF544 Processor Support.
 193
 194 config BF547_std
 195         bool "BF547"
 196         help
 197           BF547 Processor Support.
 198
 199 config BF547M
 200         bool "BF547m"
 201         help
 202           BF547 Processor Support.
 203
 204 config BF548_std
 205         bool "BF548"
 206         help
 207           BF548 Processor Support.
 208
 209 config BF548M
 210         bool "BF548m"
 211         help
 212           BF548 Processor Support.
 213
 214 config BF549_std
 215         bool "BF549"
 216         help
 217           BF549 Processor Support.
 218
 219 config BF549M
 220         bool "BF549m"
 221         help
 222           BF549 Processor Support.
 223
 224 config BF561
 225         bool "BF561"
 226         help
 227           BF561 Processor Support.
 228
 229 config BF609
 230         bool "BF609"
 231         select CLKDEV_LOOKUP
 232         help
 233           BF609 Processor Support.
 234
 235 endchoice
 236
 237 config SMP
 238         depends on BF561
 239         select TICKSOURCE_CORETMR
 240         bool "Symmetric multi-processing support"
 241         ---help---
 242           This enables support for systems with more than one CPU,
 243           like the dual core BF561. If you have a system with only one
 244           CPU, say N. If you have a system with more than one CPU, say Y.
 245
 246           If you don't know what to do here, say N.
 247
 248 config NR_CPUS
 249         int
 250         depends on SMP
 251         default 2 if BF561
 252
 253 config HOTPLUG_CPU
 254         bool "Support for hot-pluggable CPUs"
 255         depends on SMP && HOTPLUG
 256         default y
 257
 258 config BF_REV_MIN
 259         int
 260         default 0 if (BF51x || BF52x || (BF54x && !BF54xM)) || BF60x
 261         default 2 if (BF537 || BF536 || BF534)
 262         default 3 if (BF561 || BF533 || BF532 || BF531 || BF54xM)
 263         default 4 if (BF538 || BF539)
 264
 265 config BF_REV_MAX
 266         int
 267         default 2 if (BF51x || BF52x || (BF54x && !BF54xM)) || BF60x
 268         default 3 if (BF537 || BF536 || BF534 || BF54xM)
 269         default 5 if (BF561 || BF538 || BF539)
 270         default 6 if (BF533 || BF532 || BF531)
 271
 272 choice
 273         prompt "Silicon Rev"
 274         default BF_REV_0_0 if (BF51x || BF52x || BF60x)
 275         default BF_REV_0_2 if (BF534 || BF536 || BF537 || (BF54x && !BF54xM))
 276         default BF_REV_0_3 if (BF531 || BF532 || BF533 || BF54xM || BF561)
 277
 278 config BF_REV_0_0
 279         bool "0.0"
 280         depends on (BF51x || BF52x || (BF54x && !BF54xM) || BF60x)
 281
 282 config BF_REV_0_1
 283         bool "0.1"
 284         depends on (BF51x || BF52x || (BF54x && !BF54xM))
 285
 286 config BF_REV_0_2
 287         bool "0.2"
 288         depends on (BF51x || BF52x || BF537 || BF536 || BF534 || (BF54x && !BF54xM))
 289
 290 config BF_REV_0_3
 291         bool "0.3"
 292         depends on (BF54xM || BF561 || BF537 || BF536 || BF534 || BF533 || BF532 || BF531)
 293
 294 config BF_REV_0_4
 295         bool "0.4"
 296         depends on (BF561 || BF533 || BF532 || BF531 || BF538 || BF539)
 297
 298 config BF_REV_0_5
 299         bool "0.5"
 300         depends on (BF561 || BF533 || BF532 || BF531 || BF538 || BF539)
 301
 302 config BF_REV_0_6
 303         bool "0.6"
 304         depends on (BF533 || BF532 || BF531)
 305
 306 config BF_REV_ANY
 307         bool "any"
 308
 309 config BF_REV_NONE
 310         bool "none"
 311
 312 endchoice
 313
 314 config BF53x
 315         bool
 316         depends on (BF531 || BF532 || BF533 || BF534 || BF536 || BF537)
 317         default y
 318
 319 config MEM_MT48LC64M4A2FB_7E
 320         bool
 321         depends on (BFIN533_STAMP)
 322         default y
 323
 324 config MEM_MT48LC16M16A2TG_75
 325         bool
 326         depends on (BFIN533_EZKIT || BFIN561_EZKIT \
 327                 || BFIN533_BLUETECHNIX_CM || BFIN537_BLUETECHNIX_CM_E \
 328                 || BFIN537_BLUETECHNIX_CM_U || H8606_HVSISTEMAS \
 329                 || BFIN527_BLUETECHNIX_CM)
 330         default y
 331
 332 config MEM_MT48LC32M8A2_75
 333         bool
 334         depends on (BFIN518F_EZBRD || BFIN537_STAMP || PNAV10 || BFIN538_EZKIT)
 335         default y
 336
 337 config MEM_MT48LC8M32B2B5_7
 338         bool
 339         depends on (BFIN561_BLUETECHNIX_CM)
 340         default y
 341
 342 config MEM_MT48LC32M16A2TG_75
 343         bool
 344         depends on (BFIN527_EZKIT || BFIN527_EZKIT_V2 || BFIN532_IP0X || BLACKSTAMP || BFIN527_AD7160EVAL)
 345         default y
 346
 347 config MEM_MT48H32M16LFCJ_75
 348         bool
 349         depends on (BFIN526_EZBRD)
 350         default y
 351
 352 source "arch/blackfin/mach-bf518/Kconfig"
 353 source "arch/blackfin/mach-bf527/Kconfig"
 354 source "arch/blackfin/mach-bf533/Kconfig"
 355 source "arch/blackfin/mach-bf561/Kconfig"
 356 source "arch/blackfin/mach-bf537/Kconfig"
 357 source "arch/blackfin/mach-bf538/Kconfig"
 358 source "arch/blackfin/mach-bf548/Kconfig"
 359 source "arch/blackfin/mach-bf609/Kconfig"
 360
 361 menu "Board customizations"
 362
 363 config CMDLINE_BOOL
 364         bool "Default bootloader kernel arguments"
 365
 366 config CMDLINE
 367         string "Initial kernel command string"
 368         depends on CMDLINE_BOOL
 369         default "console=ttyBF0,57600"
 370         help
 371           If you don't have a boot loader capable of passing a command line string
 372           to the kernel, you may specify one here. As a minimum, you should specify
 373           the memory size and the root device (e.g., mem=8M, root=/dev/nfs).
 374
 375 config BOOT_LOAD
 376         hex "Kernel load address for booting"
 377         default "0x1000"
 378         range 0x1000 0x20000000
 379         help
 380           This option allows you to set the load address of the kernel.
 381           This can be useful if you are on a board which has a small amount
 382           of memory or you wish to reserve some memory at the beginning of
 383           the address space.
 384
 385           Note that you need to keep this value above 4k (0x1000) as this
 386           memory region is used to capture NULL pointer references as well
 387           as some core kernel functions.
 388
 389 config PHY_RAM_BASE_ADDRESS
 390         hex "Physical RAM Base"
 391         default 0x0
 392         help
 393           set BF609 FPGA physical SRAM base address
 394
 395 config ROM_BASE
 396         hex "Kernel ROM Base"
 397         depends on ROMKERNEL
 398         default "0x20040040"
 399         range 0x20000000 0x20400000 if !(BF54x || BF561)
 400         range 0x20000000 0x30000000 if (BF54x || BF561)
 401         help
 402           Make sure your ROM base does not include any file-header
 403           information that is prepended to the kernel.
 404
 405           For example, the bootable U-Boot format (created with
 406           mkimage) has a 64 byte header (0x40).  So while the image
 407           you write to flash might start at say 0x20080000, you have
 408           to add 0x40 to get the kernel's ROM base as it will come
 409           after the header.
 410
 411 comment "Clock/PLL Setup"
 412
 413 config CLKIN_HZ
 414         int "Frequency of the crystal on the board in Hz"
 415         default "10000000" if BFIN532_IP0X
 416         default "11059200" if BFIN533_STAMP
 417         default "24576000" if PNAV10
 418         default "25000000" # most people use this
 419         default "27000000" if BFIN533_EZKIT
 420         default "30000000" if BFIN561_EZKIT
 421         default "24000000" if BFIN527_AD7160EVAL
 422         help
 423           The frequency of CLKIN crystal oscillator on the board in Hz.
 424           Warning: This value should match the crystal on the board. Otherwise,
 425           peripherals won't work properly.
 426
 427 config BFIN_KERNEL_CLOCK
 428         bool "Re-program Clocks while Kernel boots?"
 429         default n
 430         help
 431           This option decides if kernel clocks are re-programed from the
 432           bootloader settings. If the clocks are not set, the SDRAM settings
 433           are also not changed, and the Bootloader does 100% of the hardware
 434           configuration.
 435
 436 config PLL_BYPASS
 437         bool "Bypass PLL"
 438         depends on BFIN_KERNEL_CLOCK && (!BF60x)
 439         default n
 440
 441 config CLKIN_HALF
 442         bool "Half Clock In"
 443         depends on BFIN_KERNEL_CLOCK && (! PLL_BYPASS)
 444         default n
 445         help
 446           If this is set the clock will be divided by 2, before it goes to the PLL.
 447
 448 config VCO_MULT
 449         int "VCO Multiplier"
 450         depends on BFIN_KERNEL_CLOCK && (! PLL_BYPASS)
 451         range 1 64
 452         default "22" if BFIN533_EZKIT
 453         default "45" if BFIN533_STAMP
 454         default "20" if (BFIN537_STAMP || BFIN527_EZKIT || BFIN527_EZKIT_V2 || BFIN548_EZKIT || BFIN548_BLUETECHNIX_CM || BFIN538_EZKIT)
 455         default "22" if BFIN533_BLUETECHNIX_CM
 456         default "20" if (BFIN537_BLUETECHNIX_CM_E || BFIN537_BLUETECHNIX_CM_U || BFIN527_BLUETECHNIX_CM || BFIN561_BLUETECHNIX_CM)
 457         default "20" if (BFIN561_EZKIT || BF609)
 458         default "16" if (H8606_HVSISTEMAS || BLACKSTAMP || BFIN526_EZBRD || BFIN518F_EZBRD)
 459         default "25" if BFIN527_AD7160EVAL
 460         help
 461           This controls the frequency of the on-chip PLL. This can be between 1 and 64.
 462           PLL Frequency = (Crystal Frequency) * (this setting)
 463
 464 choice
 465         prompt "Core Clock Divider"
 466         depends on BFIN_KERNEL_CLOCK
 467         default CCLK_DIV_1
 468         help
 469           This sets the frequency of the core. It can be 1, 2, 4 or 8
 470           Core Frequency = (PLL frequency) / (this setting)
 471
 472 config CCLK_DIV_1
 473         bool "1"
 474
 475 config CCLK_DIV_2
 476         bool "2"
 477
 478 config CCLK_DIV_4
 479         bool "4"
 480
 481 config CCLK_DIV_8
 482         bool "8"
 483 endchoice
 484
 485 config SCLK_DIV
 486         int "System Clock Divider"
 487         depends on BFIN_KERNEL_CLOCK
 488         range 1 15
 489         default 4
 490         help
 491           This sets the frequency of the system clock (including SDRAM or DDR) on
 492           !BF60x else it set the clock for system buses and provides the
 493           source from which SCLK0 and SCLK1 are derived.
 494           This can be between 1 and 15
 495           System Clock = (PLL frequency) / (this setting)
 496
 497 config SCLK0_DIV
 498         int "System Clock0 Divider"
 499         depends on BFIN_KERNEL_CLOCK && BF60x
 500         range 1 15
 501         default 1
 502         help
 503           This sets the frequency of the system clock0 for PVP and all other
 504           peripherals not clocked by SCLK1.
 505           This can be between 1 and 15
 506           System Clock0 = (System Clock) / (this setting)
 507
 508 config SCLK1_DIV
 509         int "System Clock1 Divider"
 510         depends on BFIN_KERNEL_CLOCK && BF60x
 511         range 1 15
 512         default 1
 513         help
 514           This sets the frequency of the system clock1 (including SPORT, SPI and ACM).
 515           This can be between 1 and 15
 516           System Clock1 = (System Clock) / (this setting)
 517
 518 config DCLK_DIV
 519         int "DDR Clock Divider"
 520         depends on BFIN_KERNEL_CLOCK && BF60x
 521         range 1 15
 522         default 2
 523         help
 524           This sets the frequency of the DDR memory.
 525           This can be between 1 and 15
 526           DDR Clock = (PLL frequency) / (this setting)
 527
 528 choice
 529         prompt "DDR SDRAM Chip Type"
 530         depends on BFIN_KERNEL_CLOCK
 531         depends on BF54x
 532         default MEM_MT46V32M16_5B
 533
 534 config MEM_MT46V32M16_6T
 535         bool "MT46V32M16_6T"
 536
 537 config MEM_MT46V32M16_5B
 538         bool "MT46V32M16_5B"
 539 endchoice
 540
 541 choice
 542         prompt "DDR/SDRAM Timing"
 543         depends on BFIN_KERNEL_CLOCK && !BF60x
 544         default BFIN_KERNEL_CLOCK_MEMINIT_CALC
 545         help
 546           This option allows you to specify Blackfin SDRAM/DDR Timing parameters
 547           The calculated SDRAM timing parameters may not be 100%
 548           accurate - This option is therefore marked experimental.
 549
 550 config BFIN_KERNEL_CLOCK_MEMINIT_CALC
 551         bool "Calculate Timings (EXPERIMENTAL)"
 552         depends on EXPERIMENTAL
 553
 554 config BFIN_KERNEL_CLOCK_MEMINIT_SPEC
 555         bool "Provide accurate Timings based on target SCLK"
 556         help
 557           Please consult the Blackfin Hardware Reference Manuals as well
 558           as the memory device datasheet.
 559           http://docs.blackfin.uclinux.org/doku.php?id=bfin:sdram
 560 endchoice
 561
 562 menu "Memory Init Control"
 563         depends on BFIN_KERNEL_CLOCK_MEMINIT_SPEC
 564
 565 config MEM_DDRCTL0
 566         depends on BF54x
 567         hex "DDRCTL0"
 568         default 0x0
 569
 570 config MEM_DDRCTL1
 571         depends on BF54x
 572         hex "DDRCTL1"
 573         default 0x0
 574
 575 config MEM_DDRCTL2
 576         depends on BF54x
 577         hex "DDRCTL2"
 578         default 0x0
 579
 580 config MEM_EBIU_DDRQUE
 581         depends on BF54x
 582         hex "DDRQUE"
 583         default 0x0
 584
 585 config MEM_SDRRC
 586         depends on !BF54x
 587         hex "SDRRC"
 588         default 0x0
 589
 590 config MEM_SDGCTL
 591         depends on !BF54x
 592         hex "SDGCTL"
 593         default 0x0
 594 endmenu
 595
 596 #
 597 # Max & Min Speeds for various Chips
 598 #
 599 config MAX_VCO_HZ
 600         int
 601         default 400000000 if BF512
 602         default 400000000 if BF514
 603         default 400000000 if BF516
 604         default 400000000 if BF518
 605         default 400000000 if BF522
 606         default 600000000 if BF523
 607         default 400000000 if BF524
 608         default 600000000 if BF525
 609         default 400000000 if BF526
 610         default 600000000 if BF527
 611         default 400000000 if BF531
 612         default 400000000 if BF532
 613         default 750000000 if BF533
 614         default 500000000 if BF534
 615         default 400000000 if BF536
 616         default 600000000 if BF537
 617         default 533333333 if BF538
 618         default 533333333 if BF539
 619         default 600000000 if BF542
 620         default 533333333 if BF544
 621         default 600000000 if BF547
 622         default 600000000 if BF548
 623         default 533333333 if BF549
 624         default 600000000 if BF561
 625         default 800000000 if BF609
 626
 627 config MIN_VCO_HZ
 628         int
 629         default 50000000
 630
 631 config MAX_SCLK_HZ
 632         int
 633         default 200000000 if BF609
 634         default 133333333
 635
 636 config MIN_SCLK_HZ
 637         int
 638         default 27000000
 639
 640 comment "Kernel Timer/Scheduler"
 641
 642 source kernel/Kconfig.hz
 643
 644 config GENERIC_CLOCKEVENTS
 645         bool "Generic clock events"
 646         default y
 647
 648 menu "Clock event device"
 649         depends on GENERIC_CLOCKEVENTS
 650 config TICKSOURCE_GPTMR0
 651         bool "GPTimer0"
 652         depends on !SMP
 653         select BFIN_GPTIMERS
 654
 655 config TICKSOURCE_CORETMR
 656         bool "Core timer"
 657         default y
 658 endmenu
 659
 660 menu "Clock souce"
 661         depends on GENERIC_CLOCKEVENTS
 662 config CYCLES_CLOCKSOURCE
 663         bool "CYCLES"
 664         default y
 665         depends on !BFIN_SCRATCH_REG_CYCLES
 666         depends on !SMP
 667         help
 668           If you say Y here, you will enable support for using the 'cycles'
 669           registers as a clock source.  Doing so means you will be unable to
 670           safely write to the 'cycles' register during runtime.  You will
 671           still be able to read it (such as for performance monitoring), but
 672           writing the registers will most likely crash the kernel.
 673
 674 config GPTMR0_CLOCKSOURCE
 675         bool "GPTimer0"
 676         select BFIN_GPTIMERS
 677         depends on !TICKSOURCE_GPTMR0
 678 endmenu
 679
 680 config ARCH_USES_GETTIMEOFFSET
 681         depends on !GENERIC_CLOCKEVENTS
 682         def_bool y
 683
 684 source kernel/time/Kconfig
 685
 686 comment "Misc"
 687
 688 choice
 689         prompt "Blackfin Exception Scratch Register"
 690         default BFIN_SCRATCH_REG_RETN
 691         help
 692           Select the resource to reserve for the Exception handler:
 693             - RETN: Non-Maskable Interrupt (NMI)
 694             - RETE: Exception Return (JTAG/ICE)
 695             - CYCLES: Performance counter
 696
 697           If you are unsure, please select "RETN".
 698
 699 config BFIN_SCRATCH_REG_RETN
 700         bool "RETN"
 701         help
 702           Use the RETN register in the Blackfin exception handler
 703           as a stack scratch register.  This means you cannot
 704           safely use NMI on the Blackfin while running Linux, but
 705           you can debug the system with a JTAG ICE and use the
 706           CYCLES performance registers.
 707
 708           If you are unsure, please select "RETN".
 709
 710 config BFIN_SCRATCH_REG_RETE
 711         bool "RETE"
 712         help
 713           Use the RETE register in the Blackfin exception handler
 714           as a stack scratch register.  This means you cannot
 715           safely use a JTAG ICE while debugging a Blackfin board,
 716           but you can safely use the CYCLES performance registers
 717           and the NMI.
 718
 719           If you are unsure, please select "RETN".
 720
 721 config BFIN_SCRATCH_REG_CYCLES
 722         bool "CYCLES"
 723         help
 724           Use the CYCLES register in the Blackfin exception handler
 725           as a stack scratch register.  This means you cannot
 726           safely use the CYCLES performance registers on a Blackfin
 727           board at anytime, but you can debug the system with a JTAG
 728           ICE and use the NMI.
 729
 730           If you are unsure, please select "RETN".
 731
 732 endchoice
 733
 734 endmenu
 735
 736
 737 menu "Blackfin Kernel Optimizations"
 738
 739 comment "Memory Optimizations"
 740
 741 config I_ENTRY_L1
 742         bool "Locate interrupt entry code in L1 Memory"
 743         default y
 744         depends on !SMP
 745         help
 746           If enabled, interrupt entry code (STORE/RESTORE CONTEXT) is linked
 747           into L1 instruction memory. (less latency)
 748
 749 config EXCPT_IRQ_SYSC_L1
 750         bool "Locate entire ASM lowlevel exception / interrupt - Syscall and CPLB handler code in L1 Memory"
 751         default y
 752         depends on !SMP
 753         help
 754           If enabled, the entire ASM lowlevel exception and interrupt entry code
 755           (STORE/RESTORE CONTEXT) is linked into L1 instruction memory.
 756           (less latency)
 757
 758 config DO_IRQ_L1
 759         bool "Locate frequently called do_irq dispatcher function in L1 Memory"
 760         default y
 761         depends on !SMP
 762         help
 763           If enabled, the frequently called do_irq dispatcher function is linked
 764           into L1 instruction memory. (less latency)
 765
 766 config CORE_TIMER_IRQ_L1
 767         bool "Locate frequently called timer_interrupt() function in L1 Memory"
 768         default y
 769         depends on !SMP
 770         help
 771           If enabled, the frequently called timer_interrupt() function is linked
 772           into L1 instruction memory. (less latency)
 773
 774 config IDLE_L1
 775         bool "Locate frequently idle function in L1 Memory"
 776         default y
 777         depends on !SMP
 778         help
 779           If enabled, the frequently called idle function is linked
 780           into L1 instruction memory. (less latency)
 781
 782 config SCHEDULE_L1
 783         bool "Locate kernel schedule function in L1 Memory"
 784         default y
 785         depends on !SMP
 786         help
 787           If enabled, the frequently called kernel schedule is linked
 788           into L1 instruction memory. (less latency)
 789
 790 config ARITHMETIC_OPS_L1
 791         bool "Locate kernel owned arithmetic functions in L1 Memory"
 792         default y
 793         depends on !SMP
 794         help
 795           If enabled, arithmetic functions are linked
 796           into L1 instruction memory. (less latency)
 797
 798 config ACCESS_OK_L1
 799         bool "Locate access_ok function in L1 Memory"
 800         default y
 801         depends on !SMP
 802         help
 803           If enabled, the access_ok function is linked
 804           into L1 instruction memory. (less latency)
 805
 806 config MEMSET_L1
 807         bool "Locate memset function in L1 Memory"
 808         default y
 809         depends on !SMP
 810         help
 811           If enabled, the memset function is linked
 812           into L1 instruction memory. (less latency)
 813
 814 config MEMCPY_L1
 815         bool "Locate memcpy function in L1 Memory"
 816         default y
 817         depends on !SMP
 818         help
 819           If enabled, the memcpy function is linked
 820           into L1 instruction memory. (less latency)
 821
 822 config STRCMP_L1
 823         bool "locate strcmp function in L1 Memory"
 824         default y
 825         depends on !SMP
 826         help
 827           If enabled, the strcmp function is linked
 828           into L1 instruction memory (less latency).
 829
 830 config STRNCMP_L1
 831         bool "locate strncmp function in L1 Memory"
 832         default y
 833         depends on !SMP
 834         help
 835           If enabled, the strncmp function is linked
 836           into L1 instruction memory (less latency).
 837
 838 config STRCPY_L1
 839         bool "locate strcpy function in L1 Memory"
 840         default y
 841         depends on !SMP
 842         help
 843           If enabled, the strcpy function is linked
 844           into L1 instruction memory (less latency).
 845
 846 config STRNCPY_L1
 847         bool "locate strncpy function in L1 Memory"
 848         default y
 849         depends on !SMP
 850         help
 851           If enabled, the strncpy function is linked
 852           into L1 instruction memory (less latency).
 853
 854 config SYS_BFIN_SPINLOCK_L1
 855         bool "Locate sys_bfin_spinlock function in L1 Memory"
 856         default y
 857         depends on !SMP
 858         help
 859           If enabled, sys_bfin_spinlock function is linked
 860           into L1 instruction memory. (less latency)
 861
 862 config IP_CHECKSUM_L1
 863         bool "Locate IP Checksum function in L1 Memory"
 864         default n
 865         depends on !SMP
 866         help
 867           If enabled, the IP Checksum function is linked
 868           into L1 instruction memory. (less latency)
 869
 870 config CACHELINE_ALIGNED_L1
 871         bool "Locate cacheline_aligned data to L1 Data Memory"
 872         default y if !BF54x
 873         default n if BF54x
 874         depends on !SMP && !BF531 && !CRC32
 875         help
 876           If enabled, cacheline_aligned data is linked
 877           into L1 data memory. (less latency)
 878
 879 config SYSCALL_TAB_L1
 880         bool "Locate Syscall Table L1 Data Memory"
 881         default n
 882         depends on !SMP && !BF531
 883         help
 884           If enabled, the Syscall LUT is linked
 885           into L1 data memory. (less latency)
 886
 887 config CPLB_SWITCH_TAB_L1
 888         bool "Locate CPLB Switch Tables L1 Data Memory"
 889         default n
 890         depends on !SMP && !BF531
 891         help
 892           If enabled, the CPLB Switch Tables are linked
 893           into L1 data memory. (less latency)
 894
 895 config ICACHE_FLUSH_L1
 896         bool "Locate icache flush funcs in L1 Inst Memory"
 897         default y
 898         help
 899           If enabled, the Blackfin icache flushing functions are linked
 900           into L1 instruction memory.
 901
 902           Note that this might be required to address anomalies, but
 903           these functions are pretty small, so it shouldn't be too bad.
 904           If you are using a processor affected by an anomaly, the build
 905           system will double check for you and prevent it.
 906
 907 config DCACHE_FLUSH_L1
 908         bool "Locate dcache flush funcs in L1 Inst Memory"
 909         default y
 910         depends on !SMP
 911         help
 912           If enabled, the Blackfin dcache flushing functions are linked
 913           into L1 instruction memory.
 914
 915 config APP_STACK_L1
 916         bool "Support locating application stack in L1 Scratch Memory"
 917         default y
 918         depends on !SMP
 919         help
 920           If enabled the application stack can be located in L1
 921           scratch memory (less latency).
 922
 923           Currently only works with FLAT binaries.
 924
 925 config EXCEPTION_L1_SCRATCH
 926         bool "Locate exception stack in L1 Scratch Memory"
 927         default n
 928         depends on !SMP && !APP_STACK_L1
 929         help
 930           Whenever an exception occurs, use the L1 Scratch memory for
 931           stack storage.  You cannot place the stacks of FLAT binaries
 932           in L1 when using this option.
 933
 934           If you don't use L1 Scratch, then you should say Y here.
 935
 936 comment "Speed Optimizations"
 937 config BFIN_INS_LOWOVERHEAD
 938         bool "ins[bwl] low overhead, higher interrupt latency"
 939         default y
 940         depends on !SMP
 941         help
 942           Reads on the Blackfin are speculative. In Blackfin terms, this means
 943           they can be interrupted at any time (even after they have been issued
 944           on to the external bus), and re-issued after the interrupt occurs.
 945           For memory - this is not a big deal, since memory does not change if
 946           it sees a read.
 947
 948           If a FIFO is sitting on the end of the read, it will see two reads,
 949           when the core only sees one since the FIFO receives both the read
 950           which is cancelled (and not delivered to the core) and the one which
 951           is re-issued (which is delivered to the core).
 952
 953           To solve this, interrupts are turned off before reads occur to
 954           I/O space. This option controls which the overhead/latency of
 955           controlling interrupts during this time
 956            "n" turns interrupts off every read
 957                 (higher overhead, but lower interrupt latency)
 958            "y" turns interrupts off every loop
 959                 (low overhead, but longer interrupt latency)
 960
 961           default behavior is to leave this set to on (type "Y"). If you are experiencing
 962           interrupt latency issues, it is safe and OK to turn this off.
 963
 964 endmenu
 965
 966 choice
 967         prompt "Kernel executes from"
 968         help
 969           Choose the memory type that the kernel will be running in.
 970
 971 config RAMKERNEL
 972         bool "RAM"
 973         help
 974           The kernel will be resident in RAM when running.
 975
 976 config ROMKERNEL
 977         bool "ROM"
 978         help
 979           The kernel will be resident in FLASH/ROM when running.
 980
 981 endchoice
 982
 983 # Common code uses "ROMKERNEL" or "XIP_KERNEL", so define both
 984 config XIP_KERNEL
 985         bool
 986         default y
 987         depends on ROMKERNEL
 988
 989 source "mm/Kconfig"
 990
 991 config BFIN_GPTIMERS
 992         tristate "Enable Blackfin General Purpose Timers API"
 993         default n
 994         help
 995           Enable support for the General Purpose Timers API.  If you
 996           are unsure, say N.
 997
 998           To compile this driver as a module, choose M here: the module
 999           will be called gptimers.
1000
1001 config HAVE_PWM
1002         tristate "Enable PWM API support"
1003         depends on BFIN_GPTIMERS
1004         help
1005           Enable support for the Pulse Width Modulation framework (as
1006           found in linux/pwm.h).
1007
1008           To compile this driver as a module, choose M here: the module
1009           will be called pwm.
1010
1011 choice
1012         prompt "Uncached DMA region"
1013         default DMA_UNCACHED_1M
1014 config DMA_UNCACHED_4M
1015         bool "Enable 4M DMA region"
1016 config DMA_UNCACHED_2M
1017         bool "Enable 2M DMA region"
1018 config DMA_UNCACHED_1M
1019         bool "Enable 1M DMA region"
1020 config DMA_UNCACHED_512K
1021         bool "Enable 512K DMA region"
1022 config DMA_UNCACHED_256K
1023         bool "Enable 256K DMA region"
1024 config DMA_UNCACHED_128K
1025         bool "Enable 128K DMA region"
1026 config DMA_UNCACHED_NONE
1027         bool "Disable DMA region"
1028 endchoice
1029
1030
1031 comment "Cache Support"
1032
1033 config BFIN_ICACHE
1034         bool "Enable ICACHE"
1035         default y
1036 config BFIN_EXTMEM_ICACHEABLE
1037         bool "Enable ICACHE for external memory"
1038         depends on BFIN_ICACHE
1039         default y
1040 config BFIN_L2_ICACHEABLE
1041         bool "Enable ICACHE for L2 SRAM"
1042         depends on BFIN_ICACHE
1043         depends on BF54x || BF561
1044         default n
1045
1046 config BFIN_DCACHE
1047         bool "Enable DCACHE"
1048         default y
1049 config BFIN_DCACHE_BANKA
1050         bool "Enable only 16k BankA DCACHE - BankB is SRAM"
1051         depends on BFIN_DCACHE && !BF531
1052         default n
1053 config BFIN_EXTMEM_DCACHEABLE
1054         bool "Enable DCACHE for external memory"
1055         depends on BFIN_DCACHE
1056         default y
1057 choice
1058         prompt "External memory DCACHE policy"
1059         depends on BFIN_EXTMEM_DCACHEABLE
1060         default BFIN_EXTMEM_WRITEBACK if !SMP
1061         default BFIN_EXTMEM_WRITETHROUGH if SMP
1062 config BFIN_EXTMEM_WRITEBACK
1063         bool "Write back"
1064         depends on !SMP
1065         help
1066           Write Back Policy:
1067             Cached data will be written back to SDRAM only when needed.
1068             This can give a nice increase in performance, but beware of
1069             broken drivers that do not properly invalidate/flush their
1070             cache.
1071
1072           Write Through Policy:
1073             Cached data will always be written back to SDRAM when the
1074             cache is updated.  This is a completely safe setting, but
1075             performance is worse than Write Back.
1076
1077           If you are unsure of the options and you want to be safe,
1078           then go with Write Through.
1079
1080 config BFIN_EXTMEM_WRITETHROUGH
1081         bool "Write through"
1082         help
1083           Write Back Policy:
1084             Cached data will be written back to SDRAM only when needed.
1085             This can give a nice increase in performance, but beware of
1086             broken drivers that do not properly invalidate/flush their
1087             cache.
1088
1089           Write Through Policy:
1090             Cached data will always be written back to SDRAM when the
1091             cache is updated.  This is a completely safe setting, but
1092             performance is worse than Write Back.
1093
1094           If you are unsure of the options and you want to be safe,
1095           then go with Write Through.
1096
1097 endchoice
1098
1099 config BFIN_L2_DCACHEABLE
1100         bool "Enable DCACHE for L2 SRAM"
1101         depends on BFIN_DCACHE
1102         depends on (BF54x || BF561 || BF60x) && !SMP
1103         default n
1104 choice
1105         prompt "L2 SRAM DCACHE policy"
1106         depends on BFIN_L2_DCACHEABLE
1107         default BFIN_L2_WRITEBACK
1108 config BFIN_L2_WRITEBACK
1109         bool "Write back"
1110
1111 config BFIN_L2_WRITETHROUGH
1112         bool "Write through"
1113 endchoice
1114
1115
1116 comment "Memory Protection Unit"
1117 config MPU
1118         bool "Enable the memory protection unit (EXPERIMENTAL)"
1119         default n
1120         help
1121           Use the processor's MPU to protect applications from accessing
1122           memory they do not own.  This comes at a performance penalty
1123           and is recommended only for debugging.
1124
1125 comment "Asynchronous Memory Configuration"
1126
1127 menu "EBIU_AMGCTL Global Control"
1128         depends on !BF60x
1129 config C_AMCKEN
1130         bool "Enable CLKOUT"
1131         default y
1132
1133 config C_CDPRIO
1134         bool "DMA has priority over core for ext. accesses"
1135         default n
1136
1137 config C_B0PEN
1138         depends on BF561
1139         bool "Bank 0 16 bit packing enable"
1140         default y
1141
1142 config C_B1PEN
1143         depends on BF561
1144         bool "Bank 1 16 bit packing enable"
1145         default y
1146
1147 config C_B2PEN
1148         depends on BF561
1149         bool "Bank 2 16 bit packing enable"
1150         default y
1151
1152 config C_B3PEN
1153         depends on BF561
1154         bool "Bank 3 16 bit packing enable"
1155         default n
1156
1157 choice
1158         prompt "Enable Asynchronous Memory Banks"
1159         default C_AMBEN_ALL
1160
1161 config C_AMBEN
1162         bool "Disable All Banks"
1163
1164 config C_AMBEN_B0
1165         bool "Enable Bank 0"
1166
1167 config C_AMBEN_B0_B1
1168         bool "Enable Bank 0 & 1"
1169
1170 config C_AMBEN_B0_B1_B2
1171         bool "Enable Bank 0 & 1 & 2"
1172
1173 config C_AMBEN_ALL
1174         bool "Enable All Banks"
1175 endchoice
1176 endmenu
1177
1178 menu "EBIU_AMBCTL Control"
1179         depends on !BF60x
1180 config BANK_0
1181         hex "Bank 0 (AMBCTL0.L)"
1182         default 0x7BB0
1183         help
1184           These are the low 16 bits of the EBIU_AMBCTL0 MMR which are
1185           used to control the Asynchronous Memory Bank 0 settings.
1186
1187 config BANK_1
1188         hex "Bank 1 (AMBCTL0.H)"
1189         default 0x7BB0
1190         default 0x5558 if BF54x
1191         help
1192           These are the high 16 bits of the EBIU_AMBCTL0 MMR which are
1193           used to control the Asynchronous Memory Bank 1 settings.
1194
1195 config BANK_2
1196         hex "Bank 2 (AMBCTL1.L)"
1197         default 0x7BB0
1198         help
1199           These are the low 16 bits of the EBIU_AMBCTL1 MMR which are
1200           used to control the Asynchronous Memory Bank 2 settings.
1201
1202 config BANK_3
1203         hex "Bank 3 (AMBCTL1.H)"
1204         default 0x99B3
1205         help
1206           These are the high 16 bits of the EBIU_AMBCTL1 MMR which are
1207           used to control the Asynchronous Memory Bank 3 settings.
1208
1209 endmenu
1210
1211 config EBIU_MBSCTLVAL
1212         hex "EBIU Bank Select Control Register"
1213         depends on BF54x
1214         default 0
1215
1216 config EBIU_MODEVAL
1217         hex "Flash Memory Mode Control Register"
1218         depends on BF54x
1219         default 1
1220
1221 config EBIU_FCTLVAL
1222         hex "Flash Memory Bank Control Register"
1223         depends on BF54x
1224         default 6
1225 endmenu
1226
1227 #############################################################################
1228 menu "Bus options (PCI, PCMCIA, EISA, MCA, ISA)"
1229
1230 config PCI
1231         bool "PCI support"
1232         depends on BROKEN
1233         help
1234           Support for PCI bus.
1235
1236 source "drivers/pci/Kconfig"
1237
1238 source "drivers/pcmcia/Kconfig"
1239
1240 source "drivers/pci/hotplug/Kconfig"
1241
1242 endmenu
1243
1244 menu "Executable file formats"
1245
1246 source "fs/Kconfig.binfmt"
1247
1248 endmenu
1249
1250 menu "Power management options"
1251
1252 source "kernel/power/Kconfig"
1253
1254 config ARCH_SUSPEND_POSSIBLE
1255         def_bool y
1256
1257 choice
1258         prompt "Standby Power Saving Mode"
1259         depends on PM && !BF60x
1260         default PM_BFIN_SLEEP_DEEPER
1261 config  PM_BFIN_SLEEP_DEEPER
1262         bool "Sleep Deeper"
1263         help
1264           Sleep "Deeper" Mode (High Power Savings) - This mode reduces dynamic
1265           power dissipation by disabling the clock to the processor core (CCLK).
1266           Furthermore, Standby sets the internal power supply voltage (VDDINT)
1267           to 0.85 V to provide the greatest power savings, while preserving the
1268           processor state.
1269           The PLL and system clock (SCLK) continue to operate at a very low
1270           frequency of about 3.3 MHz. To preserve data integrity in the SDRAM,
1271           the SDRAM is put into Self Refresh Mode. Typically an external event
1272           such as GPIO interrupt or RTC activity wakes up the processor.
1273           Various Peripherals such as UART, SPORT, PPI may not function as
1274           normal during Sleep Deeper, due to the reduced SCLK frequency.
1275           When in the sleep mode, system DMA access to L1 memory is not supported.
1276
1277           If unsure, select "Sleep Deeper".
1278
1279 config  PM_BFIN_SLEEP
1280         bool "Sleep"
1281         help
1282           Sleep Mode (High Power Savings) - The sleep mode reduces power
1283           dissipation by disabling the clock to the processor core (CCLK).
1284           The PLL and system clock (SCLK), however, continue to operate in
1285           this mode. Typically an external event or RTC activity will wake
1286           up the processor. When in the sleep mode, system DMA access to L1
1287           memory is not supported.
1288
1289           If unsure, select "Sleep Deeper".
1290 endchoice
1291
1292 comment "Possible Suspend Mem / Hibernate Wake-Up Sources"
1293         depends on PM
1294
1295 config PM_BFIN_WAKE_PH6
1296         bool "Allow Wake-Up from on-chip PHY or PH6 GP"
1297         depends on PM && (BF51x || BF52x || BF534 || BF536 || BF537)
1298         default n
1299         help
1300           Enable PHY and PH6 GP Wake-Up (Voltage Regulator Power-Up)
1301
1302 config PM_BFIN_WAKE_GP
1303         bool "Allow Wake-Up from GPIOs"
1304         depends on PM && BF54x
1305         default n
1306         help
1307           Enable General-Purpose Wake-Up (Voltage Regulator Power-Up)
1308           (all processors, except ADSP-BF549). This option sets
1309           the general-purpose wake-up enable (GPWE) control bit to enable
1310           wake-up upon detection of an active low signal on the /GPW (PH7) pin.
1311           On ADSP-BF549 this option enables the the same functionality on the
1312           /MRXON pin also PH7.
1313
1314 config PM_BFIN_WAKE_PA15
1315         bool "Allow Wake-Up from PA15"
1316         depends on PM && BF60x
1317         default n
1318         help
1319           Enable PA15 Wake-Up
1320
1321 config PM_BFIN_WAKE_PA15_POL
1322         int "Wake-up priority"
1323         depends on PM_BFIN_WAKE_PA15
1324         default 0
1325         help
1326           Wake-Up priority 0(low) 1(high)
1327
1328 config PM_BFIN_WAKE_PB15
1329         bool "Allow Wake-Up from PB15"
1330         depends on PM && BF60x
1331         default n
1332         help
1333           Enable PB15 Wake-Up
1334
1335 config PM_BFIN_WAKE_PB15_POL
1336         int "Wake-up priority"
1337         depends on PM_BFIN_WAKE_PB15
1338         default 0
1339         help
1340           Wake-Up priority 0(low) 1(high)
1341
1342 config PM_BFIN_WAKE_PC15
1343         bool "Allow Wake-Up from PC15"
1344         depends on PM && BF60x
1345         default n
1346         help
1347           Enable PC15 Wake-Up
1348
1349 config PM_BFIN_WAKE_PC15_POL
1350         int "Wake-up priority"
1351         depends on PM_BFIN_WAKE_PC15
1352         default 0
1353         help
1354           Wake-Up priority 0(low) 1(high)
1355
1356 config PM_BFIN_WAKE_PD06
1357         bool "Allow Wake-Up from PD06(ETH0_PHYINT)"
1358         depends on PM && BF60x
1359         default n
1360         help
1361           Enable PD06(ETH0_PHYINT) Wake-up
1362
1363 config PM_BFIN_WAKE_PD06_POL
1364         int "Wake-up priority"
1365         depends on PM_BFIN_WAKE_PD06
1366         default 0
1367         help
1368           Wake-Up priority 0(low) 1(high)
1369
1370 config PM_BFIN_WAKE_PE12
1371         bool "Allow Wake-Up from PE12(ETH1_PHYINT, PUSH BUTTON)"
1372         depends on PM && BF60x
1373         default n
1374         help
1375           Enable PE12(ETH1_PHYINT, PUSH BUTTON) Wake-up
1376
1377 config PM_BFIN_WAKE_PE12_POL
1378         int "Wake-up priority"
1379         depends on PM_BFIN_WAKE_PE12
1380         default 0
1381         help
1382           Wake-Up priority 0(low) 1(high)
1383
1384 config PM_BFIN_WAKE_PG04
1385         bool "Allow Wake-Up from PG04(CAN0_RX)"
1386         depends on PM && BF60x
1387         default n
1388         help
1389           Enable PG04(CAN0_RX) Wake-up
1390
1391 config PM_BFIN_WAKE_PG04_POL
1392         int "Wake-up priority"
1393         depends on PM_BFIN_WAKE_PG04
1394         default 0
1395         help
1396           Wake-Up priority 0(low) 1(high)
1397
1398 config PM_BFIN_WAKE_PG13
1399         bool "Allow Wake-Up from PG13"
1400         depends on PM && BF60x
1401         default n
1402         help
1403           Enable PG13 Wake-Up
1404
1405 config PM_BFIN_WAKE_PG13_POL
1406         int "Wake-up priority"
1407         depends on PM_BFIN_WAKE_PG13
1408         default 0
1409         help
1410           Wake-Up priority 0(low) 1(high)
1411
1412 config PM_BFIN_WAKE_USB
1413         bool "Allow Wake-Up from (USB)"
1414         depends on PM && BF60x
1415         default n
1416         help
1417           Enable (USB) Wake-up
1418
1419 config PM_BFIN_WAKE_USB_POL
1420         int "Wake-up priority"
1421         depends on PM_BFIN_WAKE_USB
1422         default 0
1423         help
1424           Wake-Up priority 0(low) 1(high)
1425
1426 endmenu
1427
1428 menu "CPU Frequency scaling"
1429
1430 source "drivers/cpufreq/Kconfig"
1431
1432 config BFIN_CPU_FREQ
1433         bool
1434         depends on CPU_FREQ
1435         select CPU_FREQ_TABLE
1436         default y
1437
1438 config CPU_VOLTAGE
1439         bool "CPU Voltage scaling"
1440         depends on EXPERIMENTAL
1441         depends on CPU_FREQ
1442         default n
1443         help
1444           Say Y here if you want CPU voltage scaling according to the CPU frequency.
1445           This option violates the PLL BYPASS recommendation in the Blackfin Processor
1446           manuals. There is a theoretical risk that during VDDINT transitions
1447           the PLL may unlock.
1448
1449 endmenu
1450
1451 source "net/Kconfig"
1452
1453 source "drivers/Kconfig"
1454
1455 source "drivers/firmware/Kconfig"
1456
1457 source "fs/Kconfig"
1458
1459 source "arch/blackfin/Kconfig.debug"
1460
1461 source "security/Kconfig"
1462
1463 source "crypto/Kconfig"
1464
1465 source "lib/Kconfig"