arch/powerpc/kernel/tm.S

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 /*
   3  * Transactional memory support routines to reclaim and recheckpoint
   4  * transactional process state.
   5  *
   6  * Copyright 2012 Matt Evans & Michael Neuling, IBM Corporation.
   7  */
   8
   9 #include <asm/asm-offsets.h>
  10 #include <asm/ppc_asm.h>
  11 #include <asm/ppc-opcode.h>
  12 #include <asm/ptrace.h>
  13 #include <asm/reg.h>
  14 #include <asm/bug.h>
  15 #include <asm/export.h>
  16 #include <asm/feature-fixups.h>
  17
  18 #ifdef CONFIG_VSX
  19 /* See fpu.S, this is borrowed from there */
  20 #define __SAVE_32FPRS_VSRS(n,c,base)            \
  21 BEGIN_FTR_SECTION                               \
  22         b       2f;                             \
  23 END_FTR_SECTION_IFSET(CPU_FTR_VSX);             \
  24         SAVE_32FPRS(n,base);                    \
  25         b       3f;                             \
  26 2:      SAVE_32VSRS(n,c,base);                  \
  27 3:
  28 #define __REST_32FPRS_VSRS(n,c,base)            \
  29 BEGIN_FTR_SECTION                               \
  30         b       2f;                             \
  31 END_FTR_SECTION_IFSET(CPU_FTR_VSX);             \
  32         REST_32FPRS(n,base);                    \
  33         b       3f;                             \
  34 2:      REST_32VSRS(n,c,base);                  \
  35 3:
  36 #else
  37 #define __SAVE_32FPRS_VSRS(n,c,base)    SAVE_32FPRS(n, base)
  38 #define __REST_32FPRS_VSRS(n,c,base)    REST_32FPRS(n, base)
  39 #endif
  40 #define SAVE_32FPRS_VSRS(n,c,base) \
  41         __SAVE_32FPRS_VSRS(n,__REG_##c,__REG_##base)
  42 #define REST_32FPRS_VSRS(n,c,base) \
  43         __REST_32FPRS_VSRS(n,__REG_##c,__REG_##base)
  44
  45 /* Stack frame offsets for local variables. */
  46 #define TM_FRAME_L0     TM_FRAME_SIZE-16
  47 #define TM_FRAME_L1     TM_FRAME_SIZE-8
  48
  49
  50 /* In order to access the TM SPRs, TM must be enabled.  So, do so: */
  51 _GLOBAL(tm_enable)
  52         mfmsr   r4
  53         li      r3, MSR_TM >> 32
  54         sldi    r3, r3, 32
  55         and.    r0, r4, r3
  56         bne     1f
  57         or      r4, r4, r3
  58         mtmsrd  r4
  59 1:      blr
  60 EXPORT_SYMBOL_GPL(tm_enable);
  61
  62 _GLOBAL(tm_disable)
  63         mfmsr   r4
  64         li      r3, MSR_TM >> 32
  65         sldi    r3, r3, 32
  66         andc    r4, r4, r3
  67         mtmsrd  r4
  68         blr
  69 EXPORT_SYMBOL_GPL(tm_disable);
  70
  71 _GLOBAL(tm_save_sprs)
  72         mfspr   r0, SPRN_TFHAR
  73         std     r0, THREAD_TM_TFHAR(r3)
  74         mfspr   r0, SPRN_TEXASR
  75         std     r0, THREAD_TM_TEXASR(r3)
  76         mfspr   r0, SPRN_TFIAR
  77         std     r0, THREAD_TM_TFIAR(r3)
  78         blr
  79
  80 _GLOBAL(tm_restore_sprs)
  81         ld      r0, THREAD_TM_TFHAR(r3)
  82         mtspr   SPRN_TFHAR, r0
  83         ld      r0, THREAD_TM_TEXASR(r3)
  84         mtspr   SPRN_TEXASR, r0
  85         ld      r0, THREAD_TM_TFIAR(r3)
  86         mtspr   SPRN_TFIAR, r0
  87         blr
  88
  89         /* Passed an 8-bit failure cause as first argument. */
  90 _GLOBAL(tm_abort)
  91         TABORT(R3)
  92         blr
  93 EXPORT_SYMBOL_GPL(tm_abort);
  94
  95 /* void tm_reclaim(struct thread_struct *thread,
  96  *                 uint8_t cause)
  97  *
  98  *      - Performs a full reclaim.  This destroys outstanding
  99  *        transactions and updates thread->regs.tm_ckpt_* with the
 100  *        original checkpointed state.  Note that thread->regs is
 101  *        unchanged.
 102  *
 103  * Purpose is to both abort transactions of, and preserve the state of,
 104  * a transactions at a context switch. We preserve/restore both sets of process
 105  * state to restore them when the thread's scheduled again.  We continue in
 106  * userland as though nothing happened, but when the transaction is resumed
 107  * they will abort back to the checkpointed state we save out here.
 108  *
 109  * Call with IRQs off, stacks get all out of sync for some periods in here!
 110  */
 111 _GLOBAL(tm_reclaim)
 112         mfcr    r5
 113         mflr    r0
 114         stw     r5, 8(r1)
 115         std     r0, 16(r1)
 116         std     r2, STK_GOT(r1)
 117         stdu    r1, -TM_FRAME_SIZE(r1)
 118
 119         /* We've a struct pt_regs at [r1+STACK_FRAME_OVERHEAD]. */
 120
 121         std     r3, STK_PARAM(R3)(r1)
 122         SAVE_NVGPRS(r1)
 123
 124         /* We need to setup MSR for VSX register save instructions. */
 125         mfmsr   r14
 126         mr      r15, r14
 127         ori     r15, r15, MSR_FP
 128         li      r16, 0
 129         ori     r16, r16, MSR_EE /* IRQs hard off */
 130         andc    r15, r15, r16
 131         oris    r15, r15, MSR_VEC@h
 132 #ifdef CONFIG_VSX
 133         BEGIN_FTR_SECTION
 134         oris    r15,r15, MSR_VSX@h
 135         END_FTR_SECTION_IFSET(CPU_FTR_VSX)
 136 #endif
 137         mtmsrd  r15
 138         std     r14, TM_FRAME_L0(r1)
 139
 140         /* Do sanity check on MSR to make sure we are suspended */
 141         li      r7, (MSR_TS_S)@higher
 142         srdi    r6, r14, 32
 143         and     r6, r6, r7
 144 1:      tdeqi   r6, 0
 145         EMIT_BUG_ENTRY 1b,__FILE__,__LINE__,0
 146
 147         /* Stash the stack pointer away for use after reclaim */
 148         std     r1, PACAR1(r13)
 149
 150         /* Clear MSR RI since we are about to change r1, EE is already off. */
 151         li      r5, 0
 152         mtmsrd  r5, 1
 153
 154         /*
 155          * BE CAREFUL HERE:
 156          * At this point we can't take an SLB miss since we have MSR_RI
 157          * off. Load only to/from the stack/paca which are in SLB bolted regions
 158          * until we turn MSR RI back on.
 159          *
 160          * The moment we treclaim, ALL of our GPRs will switch
 161          * to user register state.  (FPRs, CCR etc. also!)
 162          * Use an sprg and a tm_scratch in the PACA to shuffle.
 163          */
 164         TRECLAIM(R4)                            /* Cause in r4 */
 165
 166         /* ******************** GPRs ******************** */
 167         /* Stash the checkpointed r13 away in the scratch SPR and get the real
 168          *  paca
 169          */
 170         SET_SCRATCH0(r13)
 171         GET_PACA(r13)
 172
 173         /* Stash the checkpointed r1 away in paca tm_scratch and get the real
 174          * stack pointer back
 175          */
 176         std     r1, PACATMSCRATCH(r13)
 177         ld      r1, PACAR1(r13)
 178
 179         std     r11, GPR11(r1)                  /* Temporary stash */
 180
 181         /*
 182          * Store r13 away so we can free up the scratch SPR for the SLB fault
 183          * handler (needed once we start accessing the thread_struct).
 184          */
 185         GET_SCRATCH0(r11)
 186         std     r11, GPR13(r1)
 187
 188         /* Reset MSR RI so we can take SLB faults again */
 189         li      r11, MSR_RI
 190         mtmsrd  r11, 1
 191
 192         /* Store the PPR in r11 and reset to decent value */
 193         mfspr   r11, SPRN_PPR
 194         HMT_MEDIUM
 195
 196         /* Now get some more GPRS free */
 197         std     r7, GPR7(r1)                    /* Temporary stash */
 198         std     r12, GPR12(r1)                  /* ''   ''    ''   */
 199         ld      r12, STK_PARAM(R3)(r1)          /* Param 0, thread_struct * */
 200
 201         std     r11, THREAD_TM_PPR(r12)         /* Store PPR and free r11 */
 202
 203         addi    r7, r12, PT_CKPT_REGS           /* Thread's ckpt_regs */
 204
 205         /* Make r7 look like an exception frame so that we
 206          * can use the neat GPRx(n) macros.  r7 is NOT a pt_regs ptr!
 207          */
 208         subi    r7, r7, STACK_FRAME_OVERHEAD
 209
 210         /* Sync the userland GPRs 2-12, 14-31 to thread->regs: */
 211         SAVE_GPR(0, r7)                         /* user r0 */
 212         SAVE_GPR(2, r7)                 /* user r2 */
 213         SAVE_4GPRS(3, r7)                       /* user r3-r6 */
 214         SAVE_GPR(8, r7)                         /* user r8 */
 215         SAVE_GPR(9, r7)                         /* user r9 */
 216         SAVE_GPR(10, r7)                        /* user r10 */
 217         ld      r3, PACATMSCRATCH(r13)          /* user r1 */
 218         ld      r4, GPR7(r1)                    /* user r7 */
 219         ld      r5, GPR11(r1)                   /* user r11 */
 220         ld      r6, GPR12(r1)                   /* user r12 */
 221         ld      r8, GPR13(r1)                   /* user r13 */
 222         std     r3, GPR1(r7)
 223         std     r4, GPR7(r7)
 224         std     r5, GPR11(r7)
 225         std     r6, GPR12(r7)
 226         std     r8, GPR13(r7)
 227
 228         SAVE_NVGPRS(r7)                         /* user r14-r31 */
 229
 230         /* ******************** NIP ******************** */
 231         mfspr   r3, SPRN_TFHAR
 232         std     r3, _NIP(r7)                    /* Returns to failhandler */
 233         /* The checkpointed NIP is ignored when rescheduling/rechkpting,
 234          * but is used in signal return to 'wind back' to the abort handler.
 235          */
 236
 237         /* ******************** CR,LR,CCR,MSR ********** */
 238         mfctr   r3
 239         mflr    r4
 240         mfcr    r5
 241         mfxer   r6
 242
 243         std     r3, _CTR(r7)
 244         std     r4, _LINK(r7)
 245         std     r5, _CCR(r7)
 246         std     r6, _XER(r7)
 247
 248
 249         /* ******************** TAR, DSCR ********** */
 250         mfspr   r3, SPRN_TAR
 251         mfspr   r4, SPRN_DSCR
 252
 253         std     r3, THREAD_TM_TAR(r12)
 254         std     r4, THREAD_TM_DSCR(r12)
 255
 256         /* MSR and flags:  We don't change CRs, and we don't need to alter
 257          * MSR.
 258          */
 259
 260
 261         /* ******************** FPR/VR/VSRs ************
 262          * After reclaiming, capture the checkpointed FPRs/VRs.
 263          *
 264          * We enabled VEC/FP/VSX in the msr above, so we can execute these
 265          * instructions!
 266          */
 267         mr      r3, r12
 268
 269         /* Altivec (VEC/VMX/VR)*/
 270         addi    r7, r3, THREAD_CKVRSTATE
 271         SAVE_32VRS(0, r6, r7)   /* r6 scratch, r7 transact vr state */
 272         mfvscr  v0
 273         li      r6, VRSTATE_VSCR
 274         stvx    v0, r7, r6
 275
 276         /* VRSAVE */
 277         mfspr   r0, SPRN_VRSAVE
 278         std     r0, THREAD_CKVRSAVE(r3)
 279
 280         /* Floating Point (FP) */
 281         addi    r7, r3, THREAD_CKFPSTATE
 282         SAVE_32FPRS_VSRS(0, R6, R7)     /* r6 scratch, r7 transact fp state */
 283         mffs    fr0
 284         stfd    fr0,FPSTATE_FPSCR(r7)
 285
 286
 287         /* TM regs, incl TEXASR -- these live in thread_struct.  Note they've
 288          * been updated by the treclaim, to explain to userland the failure
 289          * cause (aborted).
 290          */
 291         mfspr   r0, SPRN_TEXASR
 292         mfspr   r3, SPRN_TFHAR
 293         mfspr   r4, SPRN_TFIAR
 294         std     r0, THREAD_TM_TEXASR(r12)
 295         std     r3, THREAD_TM_TFHAR(r12)
 296         std     r4, THREAD_TM_TFIAR(r12)
 297
 298         /* AMR is checkpointed too, but is unsupported by Linux. */
 299
 300         /* Restore original MSR/IRQ state & clear TM mode */
 301         ld      r14, TM_FRAME_L0(r1)            /* Orig MSR */
 302
 303         li      r15, 0
 304         rldimi  r14, r15, MSR_TS_LG, (63-MSR_TS_LG)-1
 305         mtmsrd  r14
 306
 307         REST_NVGPRS(r1)
 308
 309         addi    r1, r1, TM_FRAME_SIZE
 310         lwz     r4, 8(r1)
 311         ld      r0, 16(r1)
 312         mtcr    r4
 313         mtlr    r0
 314         ld      r2, STK_GOT(r1)
 315
 316         /* Load CPU's default DSCR */
 317         ld      r0, PACA_DSCR_DEFAULT(r13)
 318         mtspr   SPRN_DSCR, r0
 319
 320         blr
 321
 322
 323        /*
 324          * void __tm_recheckpoint(struct thread_struct *thread)
 325          *      - Restore the checkpointed register state saved by tm_reclaim
 326          *        when we switch_to a process.
 327          *
 328          *      Call with IRQs off, stacks get all out of sync for
 329          *      some periods in here!
 330          */
 331 _GLOBAL(__tm_recheckpoint)
 332         mfcr    r5
 333         mflr    r0
 334         stw     r5, 8(r1)
 335         std     r0, 16(r1)
 336         std     r2, STK_GOT(r1)
 337         stdu    r1, -TM_FRAME_SIZE(r1)
 338
 339         /* We've a struct pt_regs at [r1+STACK_FRAME_OVERHEAD].
 340          * This is used for backing up the NVGPRs:
 341          */
 342         SAVE_NVGPRS(r1)
 343
 344         /* Load complete register state from ts_ckpt* registers */
 345
 346         addi    r7, r3, PT_CKPT_REGS            /* Thread's ckpt_regs */
 347
 348         /* Make r7 look like an exception frame so that we
 349          * can use the neat GPRx(n) macros.  r7 is now NOT a pt_regs ptr!
 350          */
 351         subi    r7, r7, STACK_FRAME_OVERHEAD
 352
 353         /* We need to setup MSR for FP/VMX/VSX register save instructions. */
 354         mfmsr   r6
 355         mr      r5, r6
 356         ori     r5, r5, MSR_FP
 357 #ifdef CONFIG_ALTIVEC
 358         oris    r5, r5, MSR_VEC@h
 359 #endif
 360 #ifdef CONFIG_VSX
 361         BEGIN_FTR_SECTION
 362         oris    r5,r5, MSR_VSX@h
 363         END_FTR_SECTION_IFSET(CPU_FTR_VSX)
 364 #endif
 365         mtmsrd  r5
 366
 367 #ifdef CONFIG_ALTIVEC
 368         /*
 369          * FP and VEC registers: These are recheckpointed from
 370          * thread.ckfp_state and thread.ckvr_state respectively. The
 371          * thread.fp_state[] version holds the 'live' (transactional)
 372          * and will be loaded subsequently by any FPUnavailable trap.
 373          */
 374         addi    r8, r3, THREAD_CKVRSTATE
 375         li      r5, VRSTATE_VSCR
 376         lvx     v0, r8, r5
 377         mtvscr  v0
 378         REST_32VRS(0, r5, r8)                   /* r5 scratch, r8 ptr */
 379         ld      r5, THREAD_CKVRSAVE(r3)
 380         mtspr   SPRN_VRSAVE, r5
 381 #endif
 382
 383         addi    r8, r3, THREAD_CKFPSTATE
 384         lfd     fr0, FPSTATE_FPSCR(r8)
 385         MTFSF_L(fr0)
 386         REST_32FPRS_VSRS(0, R4, R8)
 387
 388         mtmsr   r6                              /* FP/Vec off again! */
 389
 390 restore_gprs:
 391
 392         /* ******************** CR,LR,CCR,MSR ********** */
 393         ld      r4, _CTR(r7)
 394         ld      r5, _LINK(r7)
 395         ld      r8, _XER(r7)
 396
 397         mtctr   r4
 398         mtlr    r5
 399         mtxer   r8
 400
 401         /* ******************** TAR ******************** */
 402         ld      r4, THREAD_TM_TAR(r3)
 403         mtspr   SPRN_TAR,       r4
 404
 405         /* Load up the PPR and DSCR in GPRs only at this stage */
 406         ld      r5, THREAD_TM_DSCR(r3)
 407         ld      r6, THREAD_TM_PPR(r3)
 408
 409         REST_GPR(0, r7)                         /* GPR0 */
 410         REST_2GPRS(2, r7)                       /* GPR2-3 */
 411         REST_GPR(4, r7)                         /* GPR4 */
 412         REST_4GPRS(8, r7)                       /* GPR8-11 */
 413         REST_2GPRS(12, r7)                      /* GPR12-13 */
 414
 415         REST_NVGPRS(r7)                         /* GPR14-31 */
 416
 417         /* Load up PPR and DSCR here so we don't run with user values for long
 418          */
 419         mtspr   SPRN_DSCR, r5
 420         mtspr   SPRN_PPR, r6
 421
 422         /* Do final sanity check on TEXASR to make sure FS is set.  Do this
 423          * here before we load up the userspace r1 so any bugs we hit will get
 424          * a call chain */
 425         mfspr   r5, SPRN_TEXASR
 426         srdi    r5, r5, 16
 427         li      r6, (TEXASR_FS)@h
 428         and     r6, r6, r5
 429 1:      tdeqi   r6, 0
 430         EMIT_BUG_ENTRY 1b,__FILE__,__LINE__,0
 431
 432         /* Do final sanity check on MSR to make sure we are not transactional
 433          * or suspended
 434          */
 435         mfmsr   r6
 436         li      r5, (MSR_TS_MASK)@higher
 437         srdi    r6, r6, 32
 438         and     r6, r6, r5
 439 1:      tdnei   r6, 0
 440         EMIT_BUG_ENTRY 1b,__FILE__,__LINE__,0
 441
 442         /* Restore CR */
 443         ld      r6, _CCR(r7)
 444         mtcr    r6
 445
 446         REST_GPR(6, r7)
 447
 448         /*
 449          * Store r1 and r5 on the stack so that we can access them
 450          * after we clear MSR RI.
 451          */
 452
 453         REST_GPR(5, r7)
 454         std     r5, -8(r1)
 455         ld      r5, GPR1(r7)
 456         std     r5, -16(r1)
 457
 458         REST_GPR(7, r7)
 459
 460         /* Clear MSR RI since we are about to change r1. EE is already off */
 461         li      r5, 0
 462         mtmsrd  r5, 1
 463
 464         /*
 465          * BE CAREFUL HERE:
 466          * At this point we can't take an SLB miss since we have MSR_RI
 467          * off. Load only to/from the stack/paca which are in SLB bolted regions
 468          * until we turn MSR RI back on.
 469          */
 470
 471         SET_SCRATCH0(r1)
 472         ld      r5, -8(r1)
 473         ld      r1, -16(r1)
 474
 475         /* Commit register state as checkpointed state: */
 476         TRECHKPT
 477
 478         HMT_MEDIUM
 479
 480         /* Our transactional state has now changed.
 481          *
 482          * Now just get out of here.  Transactional (current) state will be
 483          * updated once restore is called on the return path in the _switch-ed
 484          * -to process.
 485          */
 486
 487         GET_PACA(r13)
 488         GET_SCRATCH0(r1)
 489
 490         /* R1 is restored, so we are recoverable again.  EE is still off */
 491         li      r4, MSR_RI
 492         mtmsrd  r4, 1
 493
 494         REST_NVGPRS(r1)
 495
 496         addi    r1, r1, TM_FRAME_SIZE
 497         lwz     r4, 8(r1)
 498         ld      r0, 16(r1)
 499         mtcr    r4
 500         mtlr    r0
 501         ld      r2, STK_GOT(r1)
 502
 503         /* Load CPU's default DSCR */
 504         ld      r0, PACA_DSCR_DEFAULT(r13)
 505         mtspr   SPRN_DSCR, r0
 506
 507         blr
 508
 509         /* ****************************************************************** */