de1_nes/de1_nes.qsf

   1 # Copyright (C) 1991-2007 Altera Corporation\r
   2 # Your use of Altera Corporation's design tools, logic functions \r
   3 # and other software and tools, and its AMPP partner logic \r
   4 # functions, and any output files from any of the foregoing \r
   5 # (including device programming or simulation files), and any \r
   6 # associated documentation or information are expressly subject \r
   7 # to the terms and conditions of the Altera Program License \r
   8 # Subscription Agreement, Altera MegaCore Function License \r
   9 # Agreement, or other applicable license agreement, including, \r
  10 # without limitation, that your use is for the sole purpose of \r
  11 # programming logic devices manufactured by Altera and sold by \r
  12 # Altera or its authorized distributors.  Please refer to the \r
  13 # applicable agreement for further details.\r
  14 \r
  15 \r
  16 # The default values for assignments are stored in the file\r
  17 #               de1_nes_assignment_defaults.qdf\r
  18 # If this file doesn't exist, and for assignments not listed, see file\r
  19 #               assignment_defaults.qdf\r
  20 \r
  21 # Altera recommends that you do not modify this file. This\r
  22 # file is updated automatically by the Quartus II software\r
  23 # and any changes you make may be lost or overwritten.\r
  24 \r
  25 \r
  26 set_global_assignment -name FAMILY "Cyclone II"\r
  27 set_global_assignment -name DEVICE EP2C20F484C7\r
  28 set_global_assignment -name TOP_LEVEL_ENTITY de1_nes\r
  29 set_global_assignment -name ORIGINAL_QUARTUS_VERSION 7.2\r
  30 set_global_assignment -name PROJECT_CREATION_TIME_DATE "10:06:40  SEPTEMBER 01, 2013"\r
  31 set_global_assignment -name LAST_QUARTUS_VERSION "13.0 SP1"\r
  32 set_global_assignment -name USE_GENERATED_PHYSICAL_CONSTRAINTS OFF -section_id eda_palace\r
  33 set_global_assignment -name DEVICE_FILTER_PACKAGE FBGA\r
  34 set_global_assignment -name DEVICE_FILTER_PIN_COUNT 484\r
  35 set_global_assignment -name DEVICE_FILTER_SPEED_GRADE 7\r
  36 set_global_assignment -name PARTITION_NETLIST_TYPE SOURCE -section_id Top\r
  37 set_global_assignment -name PARTITION_COLOR 2147039 -section_id Top\r
  38 set_global_assignment -name LL_ROOT_REGION ON -section_id "Root Region"\r
  39 set_global_assignment -name LL_MEMBER_STATE LOCKED -section_id "Root Region"\r
  40 set_location_assignment PIN_D12 -to base_clk\r
  41 set_location_assignment PIN_R22 -to rst_n\r
  42 set_global_assignment -name INCREMENTAL_VECTOR_INPUT_SOURCE de1_nes.vwf\r
  43 set_global_assignment -name EDA_SIMULATION_TOOL "ModelSim-Altera (VHDL)"\r
  44 set_global_assignment -name EDA_OUTPUT_DATA_FORMAT VHDL -section_id eda_simulation\r
  45 set_global_assignment -name EDA_TEST_BENCH_ENABLE_STATUS TEST_BENCH_MODE -section_id eda_simulation\r
  46 set_global_assignment -name EDA_NATIVELINK_SIMULATION_TEST_BENCH testbench_motones_sim -section_id eda_simulation\r
  47 set_global_assignment -name EDA_TEST_BENCH_NAME testbench_motones_sim -section_id eda_simulation\r
  48 set_global_assignment -name EDA_DESIGN_INSTANCE_NAME sim_board -section_id testbench_motones_sim\r
  49 set_global_assignment -name EDA_TEST_BENCH_MODULE_NAME testbench_motones_sim -section_id testbench_motones_sim\r
  50 set_global_assignment -name EDA_TEST_BENCH_NAME testbench_clock_divider -section_id eda_simulation\r
  51 set_global_assignment -name EDA_DESIGN_INSTANCE_NAME dut -section_id testbench_clock_divider\r
  52 set_global_assignment -name EDA_TEST_BENCH_MODULE_NAME testbench_clock_divider -section_id testbench_clock_divider\r
  53 set_global_assignment -name EDA_TEST_BENCH_RUN_SIM_FOR "100 us" -section_id testbench_motones_sim\r
  54 set_global_assignment -name EDA_TEST_BENCH_FILE testbench_motones_sim.vhd -section_id testbench_motones_sim\r
  55 set_global_assignment -name EDA_TEST_BENCH_FILE testbench_clock_divider.vhd -section_id testbench_clock_divider\r
  56 set_location_assignment LCCOMB_X22_Y13_N8 -to "mos6502:cpu_inst|alu:alu_inst|alu_core:alu_inst|Equal8~65"\r
  57 set_global_assignment -name PARTITION_FITTER_PRESERVATION_LEVEL PLACEMENT_AND_ROUTING -section_id Top\r
  58 set_global_assignment -name VHDL_FILE motonesfpga_common.vhd\r
  59 set_global_assignment -name VHDL_FILE mem/prg_rom.vhd\r
  60 set_global_assignment -name VHDL_FILE mem/chr_rom.vhd\r
  61 set_global_assignment -name VHDL_FILE mem/ram.vhd\r
  62 set_global_assignment -name VHDL_FILE address_decoder.vhd\r
  63 set_global_assignment -name VHDL_FILE ppu/ppu_registers.vhd\r
  64 set_global_assignment -name VHDL_FILE cpu/cpu_registers.vhd\r
  65 set_global_assignment -name VHDL_FILE clock/clock_divider.vhd\r
  66 set_global_assignment -name VHDL_FILE apu/apu.vhd\r
  67 set_global_assignment -name VHDL_FILE cpu/decoder.vhd\r
  68 set_global_assignment -name VHDL_FILE cpu/alu.vhd\r
  69 set_global_assignment -name VHDL_FILE cpu/mos6502.vhd\r
  70 set_global_assignment -name VHDL_FILE de1_nes.vhd\r
  71 set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top