drivers/dma/at_xdmac.c

   1 /*
   2  * Driver for the Atmel Extensible DMA Controller (aka XDMAC on AT91 systems)
   3  *
   4  * Copyright (C) 2014 Atmel Corporation
   5  *
   6  * Author: Ludovic Desroches <ludovic.desroches@atmel.com>
   7  *
   8  * This program is free software; you can redistribute it and/or modify it
   9  * under the terms of the GNU General Public License version 2 as published by
  10  * the Free Software Foundation.
  11  *
  12  * This program is distributed in the hope that it will be useful, but WITHOUT
  13  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  14  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  15  * more details.
  16  *
  17  * You should have received a copy of the GNU General Public License along with
  18  * this program.  If not, see <http://www.gnu.org/licenses/>.
  19  */
  20
  21 #include <asm/barrier.h>
  22 #include <dt-bindings/dma/at91.h>
  23 #include <linux/clk.h>
  24 #include <linux/dmaengine.h>
  25 #include <linux/dmapool.h>
  26 #include <linux/interrupt.h>
  27 #include <linux/irq.h>
  28 #include <linux/kernel.h>
  29 #include <linux/list.h>
  30 #include <linux/module.h>
  31 #include <linux/of_dma.h>
  32 #include <linux/of_platform.h>
  33 #include <linux/platform_device.h>
  34 #include <linux/pm.h>
  35
  36 #include "dmaengine.h"
  37
  38 /* Global registers */
  39 #define AT_XDMAC_GTYPE          0x00    /* Global Type Register */
  40 #define         AT_XDMAC_NB_CH(i)       (((i) & 0x1F) + 1)              /* Number of Channels Minus One */
  41 #define         AT_XDMAC_FIFO_SZ(i)     (((i) >> 5) & 0x7FF)            /* Number of Bytes */
  42 #define         AT_XDMAC_NB_REQ(i)      ((((i) >> 16) & 0x3F) + 1)      /* Number of Peripheral Requests Minus One */
  43 #define AT_XDMAC_GCFG           0x04    /* Global Configuration Register */
  44 #define AT_XDMAC_GWAC           0x08    /* Global Weighted Arbiter Configuration Register */
  45 #define AT_XDMAC_GIE            0x0C    /* Global Interrupt Enable Register */
  46 #define AT_XDMAC_GID            0x10    /* Global Interrupt Disable Register */
  47 #define AT_XDMAC_GIM            0x14    /* Global Interrupt Mask Register */
  48 #define AT_XDMAC_GIS            0x18    /* Global Interrupt Status Register */
  49 #define AT_XDMAC_GE             0x1C    /* Global Channel Enable Register */
  50 #define AT_XDMAC_GD             0x20    /* Global Channel Disable Register */
  51 #define AT_XDMAC_GS             0x24    /* Global Channel Status Register */
  52 #define AT_XDMAC_GRS            0x28    /* Global Channel Read Suspend Register */
  53 #define AT_XDMAC_GWS            0x2C    /* Global Write Suspend Register */
  54 #define AT_XDMAC_GRWS           0x30    /* Global Channel Read Write Suspend Register */
  55 #define AT_XDMAC_GRWR           0x34    /* Global Channel Read Write Resume Register */
  56 #define AT_XDMAC_GSWR           0x38    /* Global Channel Software Request Register */
  57 #define AT_XDMAC_GSWS           0x3C    /* Global channel Software Request Status Register */
  58 #define AT_XDMAC_GSWF           0x40    /* Global Channel Software Flush Request Register */
  59 #define AT_XDMAC_VERSION        0xFFC   /* XDMAC Version Register */
  60
  61 /* Channel relative registers offsets */
  62 #define AT_XDMAC_CIE            0x00    /* Channel Interrupt Enable Register */
  63 #define         AT_XDMAC_CIE_BIE        BIT(0)  /* End of Block Interrupt Enable Bit */
  64 #define         AT_XDMAC_CIE_LIE        BIT(1)  /* End of Linked List Interrupt Enable Bit */
  65 #define         AT_XDMAC_CIE_DIE        BIT(2)  /* End of Disable Interrupt Enable Bit */
  66 #define         AT_XDMAC_CIE_FIE        BIT(3)  /* End of Flush Interrupt Enable Bit */
  67 #define         AT_XDMAC_CIE_RBEIE      BIT(4)  /* Read Bus Error Interrupt Enable Bit */
  68 #define         AT_XDMAC_CIE_WBEIE      BIT(5)  /* Write Bus Error Interrupt Enable Bit */
  69 #define         AT_XDMAC_CIE_ROIE       BIT(6)  /* Request Overflow Interrupt Enable Bit */
  70 #define AT_XDMAC_CID            0x04    /* Channel Interrupt Disable Register */
  71 #define         AT_XDMAC_CID_BID        BIT(0)  /* End of Block Interrupt Disable Bit */
  72 #define         AT_XDMAC_CID_LID        BIT(1)  /* End of Linked List Interrupt Disable Bit */
  73 #define         AT_XDMAC_CID_DID        BIT(2)  /* End of Disable Interrupt Disable Bit */
  74 #define         AT_XDMAC_CID_FID        BIT(3)  /* End of Flush Interrupt Disable Bit */
  75 #define         AT_XDMAC_CID_RBEID      BIT(4)  /* Read Bus Error Interrupt Disable Bit */
  76 #define         AT_XDMAC_CID_WBEID      BIT(5)  /* Write Bus Error Interrupt Disable Bit */
  77 #define         AT_XDMAC_CID_ROID       BIT(6)  /* Request Overflow Interrupt Disable Bit */
  78 #define AT_XDMAC_CIM            0x08    /* Channel Interrupt Mask Register */
  79 #define         AT_XDMAC_CIM_BIM        BIT(0)  /* End of Block Interrupt Mask Bit */
  80 #define         AT_XDMAC_CIM_LIM        BIT(1)  /* End of Linked List Interrupt Mask Bit */
  81 #define         AT_XDMAC_CIM_DIM        BIT(2)  /* End of Disable Interrupt Mask Bit */
  82 #define         AT_XDMAC_CIM_FIM        BIT(3)  /* End of Flush Interrupt Mask Bit */
  83 #define         AT_XDMAC_CIM_RBEIM      BIT(4)  /* Read Bus Error Interrupt Mask Bit */
  84 #define         AT_XDMAC_CIM_WBEIM      BIT(5)  /* Write Bus Error Interrupt Mask Bit */
  85 #define         AT_XDMAC_CIM_ROIM       BIT(6)  /* Request Overflow Interrupt Mask Bit */
  86 #define AT_XDMAC_CIS            0x0C    /* Channel Interrupt Status Register */
  87 #define         AT_XDMAC_CIS_BIS        BIT(0)  /* End of Block Interrupt Status Bit */
  88 #define         AT_XDMAC_CIS_LIS        BIT(1)  /* End of Linked List Interrupt Status Bit */
  89 #define         AT_XDMAC_CIS_DIS        BIT(2)  /* End of Disable Interrupt Status Bit */
  90 #define         AT_XDMAC_CIS_FIS        BIT(3)  /* End of Flush Interrupt Status Bit */
  91 #define         AT_XDMAC_CIS_RBEIS      BIT(4)  /* Read Bus Error Interrupt Status Bit */
  92 #define         AT_XDMAC_CIS_WBEIS      BIT(5)  /* Write Bus Error Interrupt Status Bit */
  93 #define         AT_XDMAC_CIS_ROIS       BIT(6)  /* Request Overflow Interrupt Status Bit */
  94 #define AT_XDMAC_CSA            0x10    /* Channel Source Address Register */
  95 #define AT_XDMAC_CDA            0x14    /* Channel Destination Address Register */
  96 #define AT_XDMAC_CNDA           0x18    /* Channel Next Descriptor Address Register */
  97 #define         AT_XDMAC_CNDA_NDAIF(i)  ((i) & 0x1)                     /* Channel x Next Descriptor Interface */
  98 #define         AT_XDMAC_CNDA_NDA(i)    ((i) & 0xfffffffc)              /* Channel x Next Descriptor Address */
  99 #define AT_XDMAC_CNDC           0x1C    /* Channel Next Descriptor Control Register */
 100 #define         AT_XDMAC_CNDC_NDE               (0x1 << 0)              /* Channel x Next Descriptor Enable */
 101 #define         AT_XDMAC_CNDC_NDSUP             (0x1 << 1)              /* Channel x Next Descriptor Source Update */
 102 #define         AT_XDMAC_CNDC_NDDUP             (0x1 << 2)              /* Channel x Next Descriptor Destination Update */
 103 #define         AT_XDMAC_CNDC_NDVIEW_NDV0       (0x0 << 3)              /* Channel x Next Descriptor View 0 */
 104 #define         AT_XDMAC_CNDC_NDVIEW_NDV1       (0x1 << 3)              /* Channel x Next Descriptor View 1 */
 105 #define         AT_XDMAC_CNDC_NDVIEW_NDV2       (0x2 << 3)              /* Channel x Next Descriptor View 2 */
 106 #define         AT_XDMAC_CNDC_NDVIEW_NDV3       (0x3 << 3)              /* Channel x Next Descriptor View 3 */
 107 #define AT_XDMAC_CUBC           0x20    /* Channel Microblock Control Register */
 108 #define AT_XDMAC_CBC            0x24    /* Channel Block Control Register */
 109 #define AT_XDMAC_CC             0x28    /* Channel Configuration Register */
 110 #define         AT_XDMAC_CC_TYPE        (0x1 << 0)      /* Channel Transfer Type */
 111 #define                 AT_XDMAC_CC_TYPE_MEM_TRAN       (0x0 << 0)      /* Memory to Memory Transfer */
 112 #define                 AT_XDMAC_CC_TYPE_PER_TRAN       (0x1 << 0)      /* Peripheral to Memory or Memory to Peripheral Transfer */
 113 #define         AT_XDMAC_CC_MBSIZE_MASK (0x3 << 1)
 114 #define                 AT_XDMAC_CC_MBSIZE_SINGLE       (0x0 << 1)
 115 #define                 AT_XDMAC_CC_MBSIZE_FOUR         (0x1 << 1)
 116 #define                 AT_XDMAC_CC_MBSIZE_EIGHT        (0x2 << 1)
 117 #define                 AT_XDMAC_CC_MBSIZE_SIXTEEN      (0x3 << 1)
 118 #define         AT_XDMAC_CC_DSYNC       (0x1 << 4)      /* Channel Synchronization */
 119 #define                 AT_XDMAC_CC_DSYNC_PER2MEM       (0x0 << 4)
 120 #define                 AT_XDMAC_CC_DSYNC_MEM2PER       (0x1 << 4)
 121 #define         AT_XDMAC_CC_PROT        (0x1 << 5)      /* Channel Protection */
 122 #define                 AT_XDMAC_CC_PROT_SEC            (0x0 << 5)
 123 #define                 AT_XDMAC_CC_PROT_UNSEC          (0x1 << 5)
 124 #define         AT_XDMAC_CC_SWREQ       (0x1 << 6)      /* Channel Software Request Trigger */
 125 #define                 AT_XDMAC_CC_SWREQ_HWR_CONNECTED (0x0 << 6)
 126 #define                 AT_XDMAC_CC_SWREQ_SWR_CONNECTED (0x1 << 6)
 127 #define         AT_XDMAC_CC_MEMSET      (0x1 << 7)      /* Channel Fill Block of memory */
 128 #define                 AT_XDMAC_CC_MEMSET_NORMAL_MODE  (0x0 << 7)
 129 #define                 AT_XDMAC_CC_MEMSET_HW_MODE      (0x1 << 7)
 130 #define         AT_XDMAC_CC_CSIZE(i)    ((0x7 & (i)) << 8)      /* Channel Chunk Size */
 131 #define         AT_XDMAC_CC_DWIDTH_OFFSET       11
 132 #define         AT_XDMAC_CC_DWIDTH_MASK (0x3 << AT_XDMAC_CC_DWIDTH_OFFSET)
 133 #define         AT_XDMAC_CC_DWIDTH(i)   ((0x3 & (i)) << AT_XDMAC_CC_DWIDTH_OFFSET)      /* Channel Data Width */
 134 #define                 AT_XDMAC_CC_DWIDTH_BYTE         0x0
 135 #define                 AT_XDMAC_CC_DWIDTH_HALFWORD     0x1
 136 #define                 AT_XDMAC_CC_DWIDTH_WORD         0x2
 137 #define                 AT_XDMAC_CC_DWIDTH_DWORD        0x3
 138 #define         AT_XDMAC_CC_SIF(i)      ((0x1 & (i)) << 13)     /* Channel Source Interface Identifier */
 139 #define         AT_XDMAC_CC_DIF(i)      ((0x1 & (i)) << 14)     /* Channel Destination Interface Identifier */
 140 #define         AT_XDMAC_CC_SAM_MASK    (0x3 << 16)     /* Channel Source Addressing Mode */
 141 #define                 AT_XDMAC_CC_SAM_FIXED_AM        (0x0 << 16)
 142 #define                 AT_XDMAC_CC_SAM_INCREMENTED_AM  (0x1 << 16)
 143 #define                 AT_XDMAC_CC_SAM_UBS_AM          (0x2 << 16)
 144 #define                 AT_XDMAC_CC_SAM_UBS_DS_AM       (0x3 << 16)
 145 #define         AT_XDMAC_CC_DAM_MASK    (0x3 << 18)     /* Channel Source Addressing Mode */
 146 #define                 AT_XDMAC_CC_DAM_FIXED_AM        (0x0 << 18)
 147 #define                 AT_XDMAC_CC_DAM_INCREMENTED_AM  (0x1 << 18)
 148 #define                 AT_XDMAC_CC_DAM_UBS_AM          (0x2 << 18)
 149 #define                 AT_XDMAC_CC_DAM_UBS_DS_AM       (0x3 << 18)
 150 #define         AT_XDMAC_CC_INITD       (0x1 << 21)     /* Channel Initialization Terminated (read only) */
 151 #define                 AT_XDMAC_CC_INITD_TERMINATED    (0x0 << 21)
 152 #define                 AT_XDMAC_CC_INITD_IN_PROGRESS   (0x1 << 21)
 153 #define         AT_XDMAC_CC_RDIP        (0x1 << 22)     /* Read in Progress (read only) */
 154 #define                 AT_XDMAC_CC_RDIP_DONE           (0x0 << 22)
 155 #define                 AT_XDMAC_CC_RDIP_IN_PROGRESS    (0x1 << 22)
 156 #define         AT_XDMAC_CC_WRIP        (0x1 << 23)     /* Write in Progress (read only) */
 157 #define                 AT_XDMAC_CC_WRIP_DONE           (0x0 << 23)
 158 #define                 AT_XDMAC_CC_WRIP_IN_PROGRESS    (0x1 << 23)
 159 #define         AT_XDMAC_CC_PERID(i)    (0x7f & (h) << 24)      /* Channel Peripheral Identifier */
 160 #define AT_XDMAC_CDS_MSP        0x2C    /* Channel Data Stride Memory Set Pattern */
 161 #define AT_XDMAC_CSUS           0x30    /* Channel Source Microblock Stride */
 162 #define AT_XDMAC_CDUS           0x34    /* Channel Destination Microblock Stride */
 163
 164 #define AT_XDMAC_CHAN_REG_BASE  0x50    /* Channel registers base address */
 165
 166 /* Microblock control members */
 167 #define AT_XDMAC_MBR_UBC_UBLEN_MAX      0xFFFFFFUL      /* Maximum Microblock Length */
 168 #define AT_XDMAC_MBR_UBC_NDE            (0x1 << 24)     /* Next Descriptor Enable */
 169 #define AT_XDMAC_MBR_UBC_NSEN           (0x1 << 25)     /* Next Descriptor Source Update */
 170 #define AT_XDMAC_MBR_UBC_NDEN           (0x1 << 26)     /* Next Descriptor Destination Update */
 171 #define AT_XDMAC_MBR_UBC_NDV0           (0x0 << 27)     /* Next Descriptor View 0 */
 172 #define AT_XDMAC_MBR_UBC_NDV1           (0x1 << 27)     /* Next Descriptor View 1 */
 173 #define AT_XDMAC_MBR_UBC_NDV2           (0x2 << 27)     /* Next Descriptor View 2 */
 174 #define AT_XDMAC_MBR_UBC_NDV3           (0x3 << 27)     /* Next Descriptor View 3 */
 175
 176 #define AT_XDMAC_MAX_CHAN       0x20
 177
 178 #define AT_XDMAC_DMA_BUSWIDTHS\
 179         (BIT(DMA_SLAVE_BUSWIDTH_UNDEFINED) |\
 180         BIT(DMA_SLAVE_BUSWIDTH_1_BYTE) |\
 181         BIT(DMA_SLAVE_BUSWIDTH_2_BYTES) |\
 182         BIT(DMA_SLAVE_BUSWIDTH_4_BYTES) |\
 183         BIT(DMA_SLAVE_BUSWIDTH_8_BYTES))
 184
 185 enum atc_status {
 186         AT_XDMAC_CHAN_IS_CYCLIC = 0,
 187         AT_XDMAC_CHAN_IS_PAUSED,
 188 };
 189
 190 /* ----- Channels ----- */
 191 struct at_xdmac_chan {
 192         struct dma_chan                 chan;
 193         void __iomem                    *ch_regs;
 194         u32                             mask;           /* Channel Mask */
 195         u32                             cfg[2];         /* Channel Configuration Register */
 196         #define AT_XDMAC_DEV_TO_MEM_CFG 0               /* Predifined dev to mem channel conf */
 197         #define AT_XDMAC_MEM_TO_DEV_CFG 1               /* Predifined mem to dev channel conf */
 198         u8                              perid;          /* Peripheral ID */
 199         u8                              perif;          /* Peripheral Interface */
 200         u8                              memif;          /* Memory Interface */
 201         u32                             per_src_addr;
 202         u32                             per_dst_addr;
 203         u32                             save_cc;
 204         u32                             save_cim;
 205         u32                             save_cnda;
 206         u32                             save_cndc;
 207         unsigned long                   status;
 208         struct tasklet_struct           tasklet;
 209
 210         spinlock_t                      lock;
 211
 212         struct list_head                xfers_list;
 213         struct list_head                free_descs_list;
 214 };
 215
 216
 217 /* ----- Controller ----- */
 218 struct at_xdmac {
 219         struct dma_device       dma;
 220         void __iomem            *regs;
 221         int                     irq;
 222         struct clk              *clk;
 223         u32                     save_gim;
 224         u32                     save_gs;
 225         struct dma_pool         *at_xdmac_desc_pool;
 226         struct at_xdmac_chan    chan[0];
 227 };
 228
 229
 230 /* ----- Descriptors ----- */
 231
 232 /* Linked List Descriptor */
 233 struct at_xdmac_lld {
 234         dma_addr_t      mbr_nda;        /* Next Descriptor Member */
 235         u32             mbr_ubc;        /* Microblock Control Member */
 236         dma_addr_t      mbr_sa;         /* Source Address Member */
 237         dma_addr_t      mbr_da;         /* Destination Address Member */
 238         u32             mbr_cfg;        /* Configuration Register */
 239         u32             mbr_bc;         /* Block Control Register */
 240         u32             mbr_ds;         /* Data Stride Register */
 241         u32             mbr_sus;        /* Source Microblock Stride Register */
 242         u32             mbr_dus;        /* Destination Microblock Stride Register */
 243 };
 244
 245
 246 struct at_xdmac_desc {
 247         struct at_xdmac_lld             lld;
 248         enum dma_transfer_direction     direction;
 249         struct dma_async_tx_descriptor  tx_dma_desc;
 250         struct list_head                desc_node;
 251         /* Following members are only used by the first descriptor */
 252         bool                            active_xfer;
 253         unsigned int                    xfer_size;
 254         struct list_head                descs_list;
 255         struct list_head                xfer_node;
 256 };
 257
 258 static inline void __iomem *at_xdmac_chan_reg_base(struct at_xdmac *atxdmac, unsigned int chan_nb)
 259 {
 260         return atxdmac->regs + (AT_XDMAC_CHAN_REG_BASE + chan_nb * 0x40);
 261 }
 262
 263 #define at_xdmac_read(atxdmac, reg) readl_relaxed((atxdmac)->regs + (reg))
 264 #define at_xdmac_write(atxdmac, reg, value) \
 265         writel_relaxed((value), (atxdmac)->regs + (reg))
 266
 267 #define at_xdmac_chan_read(atchan, reg) readl_relaxed((atchan)->ch_regs + (reg))
 268 #define at_xdmac_chan_write(atchan, reg, value) writel_relaxed((value), (atchan)->ch_regs + (reg))
 269
 270 static inline struct at_xdmac_chan *to_at_xdmac_chan(struct dma_chan *dchan)
 271 {
 272         return container_of(dchan, struct at_xdmac_chan, chan);
 273 }
 274
 275 static struct device *chan2dev(struct dma_chan *chan)
 276 {
 277         return &chan->dev->device;
 278 }
 279
 280 static inline struct at_xdmac *to_at_xdmac(struct dma_device *ddev)
 281 {
 282         return container_of(ddev, struct at_xdmac, dma);
 283 }
 284
 285 static inline struct at_xdmac_desc *txd_to_at_desc(struct dma_async_tx_descriptor *txd)
 286 {
 287         return container_of(txd, struct at_xdmac_desc, tx_dma_desc);
 288 }
 289
 290 static inline int at_xdmac_chan_is_cyclic(struct at_xdmac_chan *atchan)
 291 {
 292         return test_bit(AT_XDMAC_CHAN_IS_CYCLIC, &atchan->status);
 293 }
 294
 295 static inline int at_xdmac_chan_is_paused(struct at_xdmac_chan *atchan)
 296 {
 297         return test_bit(AT_XDMAC_CHAN_IS_PAUSED, &atchan->status);
 298 }
 299
 300 static inline int at_xdmac_csize(u32 maxburst)
 301 {
 302         int csize;
 303
 304         csize = ffs(maxburst) - 1;
 305         if (csize > 4)
 306                 csize = -EINVAL;
 307
 308         return csize;
 309 };
 310
 311 static inline u8 at_xdmac_get_dwidth(u32 cfg)
 312 {
 313         return (cfg & AT_XDMAC_CC_DWIDTH_MASK) >> AT_XDMAC_CC_DWIDTH_OFFSET;
 314 };
 315
 316 static unsigned int init_nr_desc_per_channel = 64;
 317 module_param(init_nr_desc_per_channel, uint, 0644);
 318 MODULE_PARM_DESC(init_nr_desc_per_channel,
 319                  "initial descriptors per channel (default: 64)");
 320
 321
 322 static bool at_xdmac_chan_is_enabled(struct at_xdmac_chan *atchan)
 323 {
 324         return at_xdmac_chan_read(atchan, AT_XDMAC_GS) & atchan->mask;
 325 }
 326
 327 static void at_xdmac_off(struct at_xdmac *atxdmac)
 328 {
 329         at_xdmac_write(atxdmac, AT_XDMAC_GD, -1L);
 330
 331         /* Wait that all chans are disabled. */
 332         while (at_xdmac_read(atxdmac, AT_XDMAC_GS))
 333                 cpu_relax();
 334
 335         at_xdmac_write(atxdmac, AT_XDMAC_GID, -1L);
 336 }
 337
 338 /* Call with lock hold. */
 339 static void at_xdmac_start_xfer(struct at_xdmac_chan *atchan,
 340                                 struct at_xdmac_desc *first)
 341 {
 342         struct at_xdmac *atxdmac = to_at_xdmac(atchan->chan.device);
 343         u32             reg;
 344
 345         dev_vdbg(chan2dev(&atchan->chan), "%s: desc 0x%p\n", __func__, first);
 346
 347         if (at_xdmac_chan_is_enabled(atchan))
 348                 return;
 349
 350         /* Set transfer as active to not try to start it again. */
 351         first->active_xfer = true;
 352
 353         /* Tell xdmac where to get the first descriptor. */
 354         reg = AT_XDMAC_CNDA_NDA(first->tx_dma_desc.phys)
 355               | AT_XDMAC_CNDA_NDAIF(atchan->memif);
 356         at_xdmac_chan_write(atchan, AT_XDMAC_CNDA, reg);
 357
 358         /*
 359          * When doing non cyclic transfer we need to use the next
 360          * descriptor view 2 since some fields of the configuration register
 361          * depend on transfer size and src/dest addresses.
 362          */
 363         if (at_xdmac_chan_is_cyclic(atchan)) {
 364                 reg = AT_XDMAC_CNDC_NDVIEW_NDV1;
 365                 at_xdmac_chan_write(atchan, AT_XDMAC_CC, first->lld.mbr_cfg);
 366         } else if (first->lld.mbr_ubc & AT_XDMAC_MBR_UBC_NDV3) {
 367                 reg = AT_XDMAC_CNDC_NDVIEW_NDV3;
 368         } else {
 369                 /*
 370                  * No need to write AT_XDMAC_CC reg, it will be done when the
 371                  * descriptor is fecthed.
 372                  */
 373                 reg = AT_XDMAC_CNDC_NDVIEW_NDV2;
 374         }
 375
 376         reg |= AT_XDMAC_CNDC_NDDUP
 377                | AT_XDMAC_CNDC_NDSUP
 378                | AT_XDMAC_CNDC_NDE;
 379         at_xdmac_chan_write(atchan, AT_XDMAC_CNDC, reg);
 380
 381         dev_vdbg(chan2dev(&atchan->chan),
 382                  "%s: CC=0x%08x CNDA=0x%08x, CNDC=0x%08x, CSA=0x%08x, CDA=0x%08x, CUBC=0x%08x\n",
 383                  __func__, at_xdmac_chan_read(atchan, AT_XDMAC_CC),
 384                  at_xdmac_chan_read(atchan, AT_XDMAC_CNDA),
 385                  at_xdmac_chan_read(atchan, AT_XDMAC_CNDC),
 386                  at_xdmac_chan_read(atchan, AT_XDMAC_CSA),
 387                  at_xdmac_chan_read(atchan, AT_XDMAC_CDA),
 388                  at_xdmac_chan_read(atchan, AT_XDMAC_CUBC));
 389
 390         at_xdmac_chan_write(atchan, AT_XDMAC_CID, 0xffffffff);
 391         reg = AT_XDMAC_CIE_RBEIE | AT_XDMAC_CIE_WBEIE | AT_XDMAC_CIE_ROIE;
 392         /*
 393          * There is no end of list when doing cyclic dma, we need to get
 394          * an interrupt after each periods.
 395          */
 396         if (at_xdmac_chan_is_cyclic(atchan))
 397                 at_xdmac_chan_write(atchan, AT_XDMAC_CIE,
 398                                     reg | AT_XDMAC_CIE_BIE);
 399         else
 400                 at_xdmac_chan_write(atchan, AT_XDMAC_CIE,
 401                                     reg | AT_XDMAC_CIE_LIE);
 402         at_xdmac_write(atxdmac, AT_XDMAC_GIE, atchan->mask);
 403         dev_vdbg(chan2dev(&atchan->chan),
 404                  "%s: enable channel (0x%08x)\n", __func__, atchan->mask);
 405         wmb();
 406         at_xdmac_write(atxdmac, AT_XDMAC_GE, atchan->mask);
 407
 408         dev_vdbg(chan2dev(&atchan->chan),
 409                  "%s: CC=0x%08x CNDA=0x%08x, CNDC=0x%08x, CSA=0x%08x, CDA=0x%08x, CUBC=0x%08x\n",
 410                  __func__, at_xdmac_chan_read(atchan, AT_XDMAC_CC),
 411                  at_xdmac_chan_read(atchan, AT_XDMAC_CNDA),
 412                  at_xdmac_chan_read(atchan, AT_XDMAC_CNDC),
 413                  at_xdmac_chan_read(atchan, AT_XDMAC_CSA),
 414                  at_xdmac_chan_read(atchan, AT_XDMAC_CDA),
 415                  at_xdmac_chan_read(atchan, AT_XDMAC_CUBC));
 416
 417 }
 418
 419 static dma_cookie_t at_xdmac_tx_submit(struct dma_async_tx_descriptor *tx)
 420 {
 421         struct at_xdmac_desc    *desc = txd_to_at_desc(tx);
 422         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(tx->chan);
 423         dma_cookie_t            cookie;
 424
 425         spin_lock_bh(&atchan->lock);
 426         cookie = dma_cookie_assign(tx);
 427
 428         dev_vdbg(chan2dev(tx->chan), "%s: atchan 0x%p, add desc 0x%p to xfers_list\n",
 429                  __func__, atchan, desc);
 430         list_add_tail(&desc->xfer_node, &atchan->xfers_list);
 431         if (list_is_singular(&atchan->xfers_list))
 432                 at_xdmac_start_xfer(atchan, desc);
 433
 434         spin_unlock_bh(&atchan->lock);
 435         return cookie;
 436 }
 437
 438 static struct at_xdmac_desc *at_xdmac_alloc_desc(struct dma_chan *chan,
 439                                                  gfp_t gfp_flags)
 440 {
 441         struct at_xdmac_desc    *desc;
 442         struct at_xdmac         *atxdmac = to_at_xdmac(chan->device);
 443         dma_addr_t              phys;
 444
 445         desc = dma_pool_alloc(atxdmac->at_xdmac_desc_pool, gfp_flags, &phys);
 446         if (desc) {
 447                 memset(desc, 0, sizeof(*desc));
 448                 INIT_LIST_HEAD(&desc->descs_list);
 449                 dma_async_tx_descriptor_init(&desc->tx_dma_desc, chan);
 450                 desc->tx_dma_desc.tx_submit = at_xdmac_tx_submit;
 451                 desc->tx_dma_desc.phys = phys;
 452         }
 453
 454         return desc;
 455 }
 456
 457 /* Call must be protected by lock. */
 458 static struct at_xdmac_desc *at_xdmac_get_desc(struct at_xdmac_chan *atchan)
 459 {
 460         struct at_xdmac_desc *desc;
 461
 462         if (list_empty(&atchan->free_descs_list)) {
 463                 desc = at_xdmac_alloc_desc(&atchan->chan, GFP_NOWAIT);
 464         } else {
 465                 desc = list_first_entry(&atchan->free_descs_list,
 466                                         struct at_xdmac_desc, desc_node);
 467                 list_del(&desc->desc_node);
 468                 desc->active_xfer = false;
 469         }
 470
 471         return desc;
 472 }
 473
 474 static void at_xdmac_queue_desc(struct dma_chan *chan,
 475                                 struct at_xdmac_desc *prev,
 476                                 struct at_xdmac_desc *desc)
 477 {
 478         if (!prev || !desc)
 479                 return;
 480
 481         prev->lld.mbr_nda = desc->tx_dma_desc.phys;
 482         prev->lld.mbr_ubc |= AT_XDMAC_MBR_UBC_NDE;
 483
 484         dev_dbg(chan2dev(chan), "%s: chain lld: prev=0x%p, mbr_nda=%pad\n",
 485                 __func__, prev, &prev->lld.mbr_nda);
 486 }
 487
 488 static inline void at_xdmac_increment_block_count(struct dma_chan *chan,
 489                                                   struct at_xdmac_desc *desc)
 490 {
 491         if (!desc)
 492                 return;
 493
 494         desc->lld.mbr_bc++;
 495
 496         dev_dbg(chan2dev(chan),
 497                 "%s: incrementing the block count of the desc 0x%p\n",
 498                 __func__, desc);
 499 }
 500
 501 static struct dma_chan *at_xdmac_xlate(struct of_phandle_args *dma_spec,
 502                                        struct of_dma *of_dma)
 503 {
 504         struct at_xdmac         *atxdmac = of_dma->of_dma_data;
 505         struct at_xdmac_chan    *atchan;
 506         struct dma_chan         *chan;
 507         struct device           *dev = atxdmac->dma.dev;
 508
 509         if (dma_spec->args_count != 1) {
 510                 dev_err(dev, "dma phandler args: bad number of args\n");
 511                 return NULL;
 512         }
 513
 514         chan = dma_get_any_slave_channel(&atxdmac->dma);
 515         if (!chan) {
 516                 dev_err(dev, "can't get a dma channel\n");
 517                 return NULL;
 518         }
 519
 520         atchan = to_at_xdmac_chan(chan);
 521         atchan->memif = AT91_XDMAC_DT_GET_MEM_IF(dma_spec->args[0]);
 522         atchan->perif = AT91_XDMAC_DT_GET_PER_IF(dma_spec->args[0]);
 523         atchan->perid = AT91_XDMAC_DT_GET_PERID(dma_spec->args[0]);
 524         dev_dbg(dev, "chan dt cfg: memif=%u perif=%u perid=%u\n",
 525                  atchan->memif, atchan->perif, atchan->perid);
 526
 527         return chan;
 528 }
 529
 530 static int at_xdmac_set_slave_config(struct dma_chan *chan,
 531                                       struct dma_slave_config *sconfig)
 532 {
 533         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
 534         u8 dwidth;
 535         int csize;
 536
 537         atchan->cfg[AT_XDMAC_DEV_TO_MEM_CFG] =
 538                 AT91_XDMAC_DT_PERID(atchan->perid)
 539                 | AT_XDMAC_CC_DAM_INCREMENTED_AM
 540                 | AT_XDMAC_CC_SAM_FIXED_AM
 541                 | AT_XDMAC_CC_DIF(atchan->memif)
 542                 | AT_XDMAC_CC_SIF(atchan->perif)
 543                 | AT_XDMAC_CC_SWREQ_HWR_CONNECTED
 544                 | AT_XDMAC_CC_DSYNC_PER2MEM
 545                 | AT_XDMAC_CC_MBSIZE_SIXTEEN
 546                 | AT_XDMAC_CC_TYPE_PER_TRAN;
 547         csize = at_xdmac_csize(sconfig->src_maxburst);
 548         if (csize < 0) {
 549                 dev_err(chan2dev(chan), "invalid src maxburst value\n");
 550                 return -EINVAL;
 551         }
 552         atchan->cfg[AT_XDMAC_DEV_TO_MEM_CFG] |= AT_XDMAC_CC_CSIZE(csize);
 553         dwidth = ffs(sconfig->src_addr_width) - 1;
 554         atchan->cfg[AT_XDMAC_DEV_TO_MEM_CFG] |= AT_XDMAC_CC_DWIDTH(dwidth);
 555
 556
 557         atchan->cfg[AT_XDMAC_MEM_TO_DEV_CFG] =
 558                 AT91_XDMAC_DT_PERID(atchan->perid)
 559                 | AT_XDMAC_CC_DAM_FIXED_AM
 560                 | AT_XDMAC_CC_SAM_INCREMENTED_AM
 561                 | AT_XDMAC_CC_DIF(atchan->perif)
 562                 | AT_XDMAC_CC_SIF(atchan->memif)
 563                 | AT_XDMAC_CC_SWREQ_HWR_CONNECTED
 564                 | AT_XDMAC_CC_DSYNC_MEM2PER
 565                 | AT_XDMAC_CC_MBSIZE_SIXTEEN
 566                 | AT_XDMAC_CC_TYPE_PER_TRAN;
 567         csize = at_xdmac_csize(sconfig->dst_maxburst);
 568         if (csize < 0) {
 569                 dev_err(chan2dev(chan), "invalid src maxburst value\n");
 570                 return -EINVAL;
 571         }
 572         atchan->cfg[AT_XDMAC_MEM_TO_DEV_CFG] |= AT_XDMAC_CC_CSIZE(csize);
 573         dwidth = ffs(sconfig->dst_addr_width) - 1;
 574         atchan->cfg[AT_XDMAC_MEM_TO_DEV_CFG] |= AT_XDMAC_CC_DWIDTH(dwidth);
 575
 576         /* Src and dst addr are needed to configure the link list descriptor. */
 577         atchan->per_src_addr = sconfig->src_addr;
 578         atchan->per_dst_addr = sconfig->dst_addr;
 579
 580         dev_dbg(chan2dev(chan),
 581                 "%s: cfg[dev2mem]=0x%08x, cfg[mem2dev]=0x%08x, per_src_addr=0x%08x, per_dst_addr=0x%08x\n",
 582                 __func__, atchan->cfg[AT_XDMAC_DEV_TO_MEM_CFG],
 583                 atchan->cfg[AT_XDMAC_MEM_TO_DEV_CFG],
 584                 atchan->per_src_addr, atchan->per_dst_addr);
 585
 586         return 0;
 587 }
 588
 589 static struct dma_async_tx_descriptor *
 590 at_xdmac_prep_slave_sg(struct dma_chan *chan, struct scatterlist *sgl,
 591                        unsigned int sg_len, enum dma_transfer_direction direction,
 592                        unsigned long flags, void *context)
 593 {
 594         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
 595         struct at_xdmac_desc    *first = NULL, *prev = NULL;
 596         struct scatterlist      *sg;
 597         int                     i;
 598         unsigned int            xfer_size = 0;
 599
 600         if (!sgl)
 601                 return NULL;
 602
 603         if (!is_slave_direction(direction)) {
 604                 dev_err(chan2dev(chan), "invalid DMA direction\n");
 605                 return NULL;
 606         }
 607
 608         dev_dbg(chan2dev(chan), "%s: sg_len=%d, dir=%s, flags=0x%lx\n",
 609                  __func__, sg_len,
 610                  direction == DMA_MEM_TO_DEV ? "to device" : "from device",
 611                  flags);
 612
 613         /* Protect dma_sconfig field that can be modified by set_slave_conf. */
 614         spin_lock_bh(&atchan->lock);
 615
 616         /* Prepare descriptors. */
 617         for_each_sg(sgl, sg, sg_len, i) {
 618                 struct at_xdmac_desc    *desc = NULL;
 619                 u32                     len, mem, dwidth, fixed_dwidth;
 620
 621                 len = sg_dma_len(sg);
 622                 mem = sg_dma_address(sg);
 623                 if (unlikely(!len)) {
 624                         dev_err(chan2dev(chan), "sg data length is zero\n");
 625                         spin_unlock_bh(&atchan->lock);
 626                         return NULL;
 627                 }
 628                 dev_dbg(chan2dev(chan), "%s: * sg%d len=%u, mem=0x%08x\n",
 629                          __func__, i, len, mem);
 630
 631                 desc = at_xdmac_get_desc(atchan);
 632                 if (!desc) {
 633                         dev_err(chan2dev(chan), "can't get descriptor\n");
 634                         if (first)
 635                                 list_splice_init(&first->descs_list, &atchan->free_descs_list);
 636                         spin_unlock_bh(&atchan->lock);
 637                         return NULL;
 638                 }
 639
 640                 /* Linked list descriptor setup. */
 641                 if (direction == DMA_DEV_TO_MEM) {
 642                         desc->lld.mbr_sa = atchan->per_src_addr;
 643                         desc->lld.mbr_da = mem;
 644                         desc->lld.mbr_cfg = atchan->cfg[AT_XDMAC_DEV_TO_MEM_CFG];
 645                 } else {
 646                         desc->lld.mbr_sa = mem;
 647                         desc->lld.mbr_da = atchan->per_dst_addr;
 648                         desc->lld.mbr_cfg = atchan->cfg[AT_XDMAC_MEM_TO_DEV_CFG];
 649                 }
 650                 dwidth = at_xdmac_get_dwidth(desc->lld.mbr_cfg);
 651                 fixed_dwidth = IS_ALIGNED(len, 1 << dwidth)
 652                                ? at_xdmac_get_dwidth(desc->lld.mbr_cfg)
 653                                : AT_XDMAC_CC_DWIDTH_BYTE;
 654                 desc->lld.mbr_ubc = AT_XDMAC_MBR_UBC_NDV2                       /* next descriptor view */
 655                         | AT_XDMAC_MBR_UBC_NDEN                                 /* next descriptor dst parameter update */
 656                         | AT_XDMAC_MBR_UBC_NSEN                                 /* next descriptor src parameter update */
 657                         | (len >> fixed_dwidth);                                /* microblock length */
 658                 dev_dbg(chan2dev(chan),
 659                          "%s: lld: mbr_sa=%pad, mbr_da=%pad, mbr_ubc=0x%08x\n",
 660                          __func__, &desc->lld.mbr_sa, &desc->lld.mbr_da, desc->lld.mbr_ubc);
 661
 662                 /* Chain lld. */
 663                 if (prev)
 664                         at_xdmac_queue_desc(chan, prev, desc);
 665
 666                 prev = desc;
 667                 if (!first)
 668                         first = desc;
 669
 670                 dev_dbg(chan2dev(chan), "%s: add desc 0x%p to descs_list 0x%p\n",
 671                          __func__, desc, first);
 672                 list_add_tail(&desc->desc_node, &first->descs_list);
 673                 xfer_size += len;
 674         }
 675
 676         spin_unlock_bh(&atchan->lock);
 677
 678         first->tx_dma_desc.flags = flags;
 679         first->xfer_size = xfer_size;
 680         first->direction = direction;
 681
 682         return &first->tx_dma_desc;
 683 }
 684
 685 static struct dma_async_tx_descriptor *
 686 at_xdmac_prep_dma_cyclic(struct dma_chan *chan, dma_addr_t buf_addr,
 687                          size_t buf_len, size_t period_len,
 688                          enum dma_transfer_direction direction,
 689                          unsigned long flags)
 690 {
 691         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
 692         struct at_xdmac_desc    *first = NULL, *prev = NULL;
 693         unsigned int            periods = buf_len / period_len;
 694         int                     i;
 695
 696         dev_dbg(chan2dev(chan), "%s: buf_addr=%pad, buf_len=%zd, period_len=%zd, dir=%s, flags=0x%lx\n",
 697                 __func__, &buf_addr, buf_len, period_len,
 698                 direction == DMA_MEM_TO_DEV ? "mem2per" : "per2mem", flags);
 699
 700         if (!is_slave_direction(direction)) {
 701                 dev_err(chan2dev(chan), "invalid DMA direction\n");
 702                 return NULL;
 703         }
 704
 705         if (test_and_set_bit(AT_XDMAC_CHAN_IS_CYCLIC, &atchan->status)) {
 706                 dev_err(chan2dev(chan), "channel currently used\n");
 707                 return NULL;
 708         }
 709
 710         for (i = 0; i < periods; i++) {
 711                 struct at_xdmac_desc    *desc = NULL;
 712
 713                 spin_lock_bh(&atchan->lock);
 714                 desc = at_xdmac_get_desc(atchan);
 715                 if (!desc) {
 716                         dev_err(chan2dev(chan), "can't get descriptor\n");
 717                         if (first)
 718                                 list_splice_init(&first->descs_list, &atchan->free_descs_list);
 719                         spin_unlock_bh(&atchan->lock);
 720                         return NULL;
 721                 }
 722                 spin_unlock_bh(&atchan->lock);
 723                 dev_dbg(chan2dev(chan),
 724                         "%s: desc=0x%p, tx_dma_desc.phys=%pad\n",
 725                         __func__, desc, &desc->tx_dma_desc.phys);
 726
 727                 if (direction == DMA_DEV_TO_MEM) {
 728                         desc->lld.mbr_sa = atchan->per_src_addr;
 729                         desc->lld.mbr_da = buf_addr + i * period_len;
 730                         desc->lld.mbr_cfg = atchan->cfg[AT_XDMAC_DEV_TO_MEM_CFG];
 731                 } else {
 732                         desc->lld.mbr_sa = buf_addr + i * period_len;
 733                         desc->lld.mbr_da = atchan->per_dst_addr;
 734                         desc->lld.mbr_cfg = atchan->cfg[AT_XDMAC_MEM_TO_DEV_CFG];
 735                 }
 736                 desc->lld.mbr_ubc = AT_XDMAC_MBR_UBC_NDV1
 737                         | AT_XDMAC_MBR_UBC_NDEN
 738                         | AT_XDMAC_MBR_UBC_NSEN
 739                         | period_len >> at_xdmac_get_dwidth(desc->lld.mbr_cfg);
 740
 741                 dev_dbg(chan2dev(chan),
 742                          "%s: lld: mbr_sa=%pad, mbr_da=%pad, mbr_ubc=0x%08x\n",
 743                          __func__, &desc->lld.mbr_sa, &desc->lld.mbr_da, desc->lld.mbr_ubc);
 744
 745                 /* Chain lld. */
 746                 if (prev)
 747                         at_xdmac_queue_desc(chan, prev, desc);
 748
 749                 prev = desc;
 750                 if (!first)
 751                         first = desc;
 752
 753                 dev_dbg(chan2dev(chan), "%s: add desc 0x%p to descs_list 0x%p\n",
 754                          __func__, desc, first);
 755                 list_add_tail(&desc->desc_node, &first->descs_list);
 756         }
 757
 758         prev->lld.mbr_nda = first->tx_dma_desc.phys;
 759         dev_dbg(chan2dev(chan),
 760                 "%s: chain lld: prev=0x%p, mbr_nda=%pad\n",
 761                 __func__, prev, &prev->lld.mbr_nda);
 762         first->tx_dma_desc.flags = flags;
 763         first->xfer_size = buf_len;
 764         first->direction = direction;
 765
 766         return &first->tx_dma_desc;
 767 }
 768
 769 static inline u32 at_xdmac_align_width(struct dma_chan *chan, dma_addr_t addr)
 770 {
 771         u32 width;
 772
 773         /*
 774          * Check address alignment to select the greater data width we
 775          * can use.
 776          *
 777          * Some XDMAC implementations don't provide dword transfer, in
 778          * this case selecting dword has the same behavior as
 779          * selecting word transfers.
 780          */
 781         if (!(addr & 7)) {
 782                 width = AT_XDMAC_CC_DWIDTH_DWORD;
 783                 dev_dbg(chan2dev(chan), "%s: dwidth: double word\n", __func__);
 784         } else if (!(addr & 3)) {
 785                 width = AT_XDMAC_CC_DWIDTH_WORD;
 786                 dev_dbg(chan2dev(chan), "%s: dwidth: word\n", __func__);
 787         } else if (!(addr & 1)) {
 788                 width = AT_XDMAC_CC_DWIDTH_HALFWORD;
 789                 dev_dbg(chan2dev(chan), "%s: dwidth: half word\n", __func__);
 790         } else {
 791                 width = AT_XDMAC_CC_DWIDTH_BYTE;
 792                 dev_dbg(chan2dev(chan), "%s: dwidth: byte\n", __func__);
 793         }
 794
 795         return width;
 796 }
 797
 798 static struct at_xdmac_desc *
 799 at_xdmac_interleaved_queue_desc(struct dma_chan *chan,
 800                                 struct at_xdmac_chan *atchan,
 801                                 struct at_xdmac_desc *prev,
 802                                 dma_addr_t src, dma_addr_t dst,
 803                                 struct dma_interleaved_template *xt,
 804                                 struct data_chunk *chunk)
 805 {
 806         struct at_xdmac_desc    *desc;
 807         u32                     dwidth;
 808         unsigned long           flags;
 809         size_t                  ublen;
 810         /*
 811          * WARNING: The channel configuration is set here since there is no
 812          * dmaengine_slave_config call in this case. Moreover we don't know the
 813          * direction, it involves we can't dynamically set the source and dest
 814          * interface so we have to use the same one. Only interface 0 allows EBI
 815          * access. Hopefully we can access DDR through both ports (at least on
 816          * SAMA5D4x), so we can use the same interface for source and dest,
 817          * that solves the fact we don't know the direction.
 818          */
 819         u32                     chan_cc = AT_XDMAC_CC_DIF(0)
 820                                         | AT_XDMAC_CC_SIF(0)
 821                                         | AT_XDMAC_CC_MBSIZE_SIXTEEN
 822                                         | AT_XDMAC_CC_TYPE_MEM_TRAN;
 823
 824         dwidth = at_xdmac_align_width(chan, src | dst | chunk->size);
 825         if (chunk->size >= (AT_XDMAC_MBR_UBC_UBLEN_MAX << dwidth)) {
 826                 dev_dbg(chan2dev(chan),
 827                         "%s: chunk too big (%d, max size %lu)...\n",
 828                         __func__, chunk->size,
 829                         AT_XDMAC_MBR_UBC_UBLEN_MAX << dwidth);
 830                 return NULL;
 831         }
 832
 833         if (prev)
 834                 dev_dbg(chan2dev(chan),
 835                         "Adding items at the end of desc 0x%p\n", prev);
 836
 837         if (xt->src_inc) {
 838                 if (xt->src_sgl)
 839                         chan_cc |=  AT_XDMAC_CC_SAM_UBS_DS_AM;
 840                 else
 841                         chan_cc |=  AT_XDMAC_CC_SAM_INCREMENTED_AM;
 842         }
 843
 844         if (xt->dst_inc) {
 845                 if (xt->dst_sgl)
 846                         chan_cc |=  AT_XDMAC_CC_DAM_UBS_DS_AM;
 847                 else
 848                         chan_cc |=  AT_XDMAC_CC_DAM_INCREMENTED_AM;
 849         }
 850
 851         spin_lock_irqsave(&atchan->lock, flags);
 852         desc = at_xdmac_get_desc(atchan);
 853         spin_unlock_irqrestore(&atchan->lock, flags);
 854         if (!desc) {
 855                 dev_err(chan2dev(chan), "can't get descriptor\n");
 856                 return NULL;
 857         }
 858
 859         chan_cc |= AT_XDMAC_CC_DWIDTH(dwidth);
 860
 861         ublen = chunk->size >> dwidth;
 862
 863         desc->lld.mbr_sa = src;
 864         desc->lld.mbr_da = dst;
 865         desc->lld.mbr_sus = dmaengine_get_src_icg(xt, chunk);
 866         desc->lld.mbr_dus = dmaengine_get_dst_icg(xt, chunk);
 867
 868         desc->lld.mbr_ubc = AT_XDMAC_MBR_UBC_NDV3
 869                 | AT_XDMAC_MBR_UBC_NDEN
 870                 | AT_XDMAC_MBR_UBC_NSEN
 871                 | ublen;
 872         desc->lld.mbr_cfg = chan_cc;
 873
 874         dev_dbg(chan2dev(chan),
 875                 "%s: lld: mbr_sa=0x%08x, mbr_da=0x%08x, mbr_ubc=0x%08x, mbr_cfg=0x%08x\n",
 876                 __func__, desc->lld.mbr_sa, desc->lld.mbr_da,
 877                 desc->lld.mbr_ubc, desc->lld.mbr_cfg);
 878
 879         /* Chain lld. */
 880         if (prev)
 881                 at_xdmac_queue_desc(chan, prev, desc);
 882
 883         return desc;
 884 }
 885
 886 static struct dma_async_tx_descriptor *
 887 at_xdmac_prep_interleaved(struct dma_chan *chan,
 888                           struct dma_interleaved_template *xt,
 889                           unsigned long flags)
 890 {
 891         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
 892         struct at_xdmac_desc    *prev = NULL, *first = NULL;
 893         struct data_chunk       *chunk, *prev_chunk = NULL;
 894         dma_addr_t              dst_addr, src_addr;
 895         size_t                  dst_skip, src_skip, len = 0;
 896         size_t                  prev_dst_icg = 0, prev_src_icg = 0;
 897         int                     i;
 898
 899         if (!xt || (xt->numf != 1) || (xt->dir != DMA_MEM_TO_MEM))
 900                 return NULL;
 901
 902         dev_dbg(chan2dev(chan), "%s: src=0x%08x, dest=0x%08x, numf=%d, frame_size=%d, flags=0x%lx\n",
 903                 __func__, xt->src_start, xt->dst_start, xt->numf,
 904                 xt->frame_size, flags);
 905
 906         src_addr = xt->src_start;
 907         dst_addr = xt->dst_start;
 908
 909         for (i = 0; i < xt->frame_size; i++) {
 910                 struct at_xdmac_desc *desc;
 911                 size_t src_icg, dst_icg;
 912
 913                 chunk = xt->sgl + i;
 914
 915                 dst_icg = dmaengine_get_dst_icg(xt, chunk);
 916                 src_icg = dmaengine_get_src_icg(xt, chunk);
 917
 918                 src_skip = chunk->size + src_icg;
 919                 dst_skip = chunk->size + dst_icg;
 920
 921                 dev_dbg(chan2dev(chan),
 922                         "%s: chunk size=%d, src icg=%d, dst icg=%d\n",
 923                         __func__, chunk->size, src_icg, dst_icg);
 924
 925                 /*
 926                  * Handle the case where we just have the same
 927                  * transfer to setup, we can just increase the
 928                  * block number and reuse the same descriptor.
 929                  */
 930                 if (prev_chunk && prev &&
 931                     (prev_chunk->size == chunk->size) &&
 932                     (prev_src_icg == src_icg) &&
 933                     (prev_dst_icg == dst_icg)) {
 934                         dev_dbg(chan2dev(chan),
 935                                 "%s: same configuration that the previous chunk, merging the descriptors...\n",
 936                                 __func__);
 937                         at_xdmac_increment_block_count(chan, prev);
 938                         continue;
 939                 }
 940
 941                 desc = at_xdmac_interleaved_queue_desc(chan, atchan,
 942                                                        prev,
 943                                                        src_addr, dst_addr,
 944                                                        xt, chunk);
 945                 if (!desc) {
 946                         list_splice_init(&first->descs_list,
 947                                          &atchan->free_descs_list);
 948                         return NULL;
 949                 }
 950
 951                 if (!first)
 952                         first = desc;
 953
 954                 dev_dbg(chan2dev(chan), "%s: add desc 0x%p to descs_list 0x%p\n",
 955                         __func__, desc, first);
 956                 list_add_tail(&desc->desc_node, &first->descs_list);
 957
 958                 if (xt->src_sgl)
 959                         src_addr += src_skip;
 960
 961                 if (xt->dst_sgl)
 962                         dst_addr += dst_skip;
 963
 964                 len += chunk->size;
 965                 prev_chunk = chunk;
 966                 prev_dst_icg = dst_icg;
 967                 prev_src_icg = src_icg;
 968                 prev = desc;
 969         }
 970
 971         first->tx_dma_desc.cookie = -EBUSY;
 972         first->tx_dma_desc.flags = flags;
 973         first->xfer_size = len;
 974
 975         return &first->tx_dma_desc;
 976 }
 977
 978 static struct dma_async_tx_descriptor *
 979 at_xdmac_prep_dma_memcpy(struct dma_chan *chan, dma_addr_t dest, dma_addr_t src,
 980                          size_t len, unsigned long flags)
 981 {
 982         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
 983         struct at_xdmac_desc    *first = NULL, *prev = NULL;
 984         size_t                  remaining_size = len, xfer_size = 0, ublen;
 985         dma_addr_t              src_addr = src, dst_addr = dest;
 986         u32                     dwidth;
 987         /*
 988          * WARNING: We don't know the direction, it involves we can't
 989          * dynamically set the source and dest interface so we have to use the
 990          * same one. Only interface 0 allows EBI access. Hopefully we can
 991          * access DDR through both ports (at least on SAMA5D4x), so we can use
 992          * the same interface for source and dest, that solves the fact we
 993          * don't know the direction.
 994          */
 995         u32                     chan_cc = AT_XDMAC_CC_DAM_INCREMENTED_AM
 996                                         | AT_XDMAC_CC_SAM_INCREMENTED_AM
 997                                         | AT_XDMAC_CC_DIF(0)
 998                                         | AT_XDMAC_CC_SIF(0)
 999                                         | AT_XDMAC_CC_MBSIZE_SIXTEEN
1000                                         | AT_XDMAC_CC_TYPE_MEM_TRAN;
1001
1002         dev_dbg(chan2dev(chan), "%s: src=%pad, dest=%pad, len=%zd, flags=0x%lx\n",
1003                 __func__, &src, &dest, len, flags);
1004
1005         if (unlikely(!len))
1006                 return NULL;
1007
1008         dwidth = at_xdmac_align_width(chan, src_addr | dst_addr);
1009
1010         /* Prepare descriptors. */
1011         while (remaining_size) {
1012                 struct at_xdmac_desc    *desc = NULL;
1013
1014                 dev_dbg(chan2dev(chan), "%s: remaining_size=%zu\n", __func__, remaining_size);
1015
1016                 spin_lock_bh(&atchan->lock);
1017                 desc = at_xdmac_get_desc(atchan);
1018                 spin_unlock_bh(&atchan->lock);
1019                 if (!desc) {
1020                         dev_err(chan2dev(chan), "can't get descriptor\n");
1021                         if (first)
1022                                 list_splice_init(&first->descs_list, &atchan->free_descs_list);
1023                         return NULL;
1024                 }
1025
1026                 /* Update src and dest addresses. */
1027                 src_addr += xfer_size;
1028                 dst_addr += xfer_size;
1029
1030                 if (remaining_size >= AT_XDMAC_MBR_UBC_UBLEN_MAX << dwidth)
1031                         xfer_size = AT_XDMAC_MBR_UBC_UBLEN_MAX << dwidth;
1032                 else
1033                         xfer_size = remaining_size;
1034
1035                 dev_dbg(chan2dev(chan), "%s: xfer_size=%zu\n", __func__, xfer_size);
1036
1037                 /* Check remaining length and change data width if needed. */
1038                 dwidth = at_xdmac_align_width(chan,
1039                                               src_addr | dst_addr | xfer_size);
1040                 chan_cc |= AT_XDMAC_CC_DWIDTH(dwidth);
1041
1042                 ublen = xfer_size >> dwidth;
1043                 remaining_size -= xfer_size;
1044
1045                 desc->lld.mbr_sa = src_addr;
1046                 desc->lld.mbr_da = dst_addr;
1047                 desc->lld.mbr_ubc = AT_XDMAC_MBR_UBC_NDV2
1048                         | AT_XDMAC_MBR_UBC_NDEN
1049                         | AT_XDMAC_MBR_UBC_NSEN
1050                         | ublen;
1051                 desc->lld.mbr_cfg = chan_cc;
1052
1053                 dev_dbg(chan2dev(chan),
1054                          "%s: lld: mbr_sa=%pad, mbr_da=%pad, mbr_ubc=0x%08x, mbr_cfg=0x%08x\n",
1055                          __func__, &desc->lld.mbr_sa, &desc->lld.mbr_da, desc->lld.mbr_ubc, desc->lld.mbr_cfg);
1056
1057                 /* Chain lld. */
1058                 if (prev)
1059                         at_xdmac_queue_desc(chan, prev, desc);
1060
1061                 prev = desc;
1062                 if (!first)
1063                         first = desc;
1064
1065                 dev_dbg(chan2dev(chan), "%s: add desc 0x%p to descs_list 0x%p\n",
1066                          __func__, desc, first);
1067                 list_add_tail(&desc->desc_node, &first->descs_list);
1068         }
1069
1070         first->tx_dma_desc.flags = flags;
1071         first->xfer_size = len;
1072
1073         return &first->tx_dma_desc;
1074 }
1075
1076 static enum dma_status
1077 at_xdmac_tx_status(struct dma_chan *chan, dma_cookie_t cookie,
1078                 struct dma_tx_state *txstate)
1079 {
1080         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1081         struct at_xdmac         *atxdmac = to_at_xdmac(atchan->chan.device);
1082         struct at_xdmac_desc    *desc, *_desc;
1083         struct list_head        *descs_list;
1084         enum dma_status         ret;
1085         int                     residue;
1086         u32                     cur_nda, mask, value;
1087         u8                      dwidth = 0;
1088
1089         ret = dma_cookie_status(chan, cookie, txstate);
1090         if (ret == DMA_COMPLETE)
1091                 return ret;
1092
1093         if (!txstate)
1094                 return ret;
1095
1096         spin_lock_bh(&atchan->lock);
1097
1098         desc = list_first_entry(&atchan->xfers_list, struct at_xdmac_desc, xfer_node);
1099
1100         /*
1101          * If the transfer has not been started yet, don't need to compute the
1102          * residue, it's the transfer length.
1103          */
1104         if (!desc->active_xfer) {
1105                 dma_set_residue(txstate, desc->xfer_size);
1106                 spin_unlock_bh(&atchan->lock);
1107                 return ret;
1108         }
1109
1110         residue = desc->xfer_size;
1111         /*
1112          * Flush FIFO: only relevant when the transfer is source peripheral
1113          * synchronized.
1114          */
1115         mask = AT_XDMAC_CC_TYPE | AT_XDMAC_CC_DSYNC;
1116         value = AT_XDMAC_CC_TYPE_PER_TRAN | AT_XDMAC_CC_DSYNC_PER2MEM;
1117         if ((desc->lld.mbr_cfg & mask) == value) {
1118                 at_xdmac_write(atxdmac, AT_XDMAC_GSWF, atchan->mask);
1119                 while (!(at_xdmac_chan_read(atchan, AT_XDMAC_CIS) & AT_XDMAC_CIS_FIS))
1120                         cpu_relax();
1121         }
1122
1123         cur_nda = at_xdmac_chan_read(atchan, AT_XDMAC_CNDA) & 0xfffffffc;
1124         /*
1125          * Remove size of all microblocks already transferred and the current
1126          * one. Then add the remaining size to transfer of the current
1127          * microblock.
1128          */
1129         descs_list = &desc->descs_list;
1130         list_for_each_entry_safe(desc, _desc, descs_list, desc_node) {
1131                 dwidth = at_xdmac_get_dwidth(desc->lld.mbr_cfg);
1132                 residue -= (desc->lld.mbr_ubc & 0xffffff) << dwidth;
1133                 if ((desc->lld.mbr_nda & 0xfffffffc) == cur_nda)
1134                         break;
1135         }
1136         residue += at_xdmac_chan_read(atchan, AT_XDMAC_CUBC) << dwidth;
1137
1138         spin_unlock_bh(&atchan->lock);
1139
1140         dma_set_residue(txstate, residue);
1141
1142         dev_dbg(chan2dev(chan),
1143                  "%s: desc=0x%p, tx_dma_desc.phys=%pad, tx_status=%d, cookie=%d, residue=%d\n",
1144                  __func__, desc, &desc->tx_dma_desc.phys, ret, cookie, residue);
1145
1146         return ret;
1147 }
1148
1149 /* Call must be protected by lock. */
1150 static void at_xdmac_remove_xfer(struct at_xdmac_chan *atchan,
1151                                     struct at_xdmac_desc *desc)
1152 {
1153         dev_dbg(chan2dev(&atchan->chan), "%s: desc 0x%p\n", __func__, desc);
1154
1155         /*
1156          * Remove the transfer from the transfer list then move the transfer
1157          * descriptors into the free descriptors list.
1158          */
1159         list_del(&desc->xfer_node);
1160         list_splice_init(&desc->descs_list, &atchan->free_descs_list);
1161 }
1162
1163 static void at_xdmac_advance_work(struct at_xdmac_chan *atchan)
1164 {
1165         struct at_xdmac_desc    *desc;
1166
1167         spin_lock_bh(&atchan->lock);
1168
1169         /*
1170          * If channel is enabled, do nothing, advance_work will be triggered
1171          * after the interruption.
1172          */
1173         if (!at_xdmac_chan_is_enabled(atchan) && !list_empty(&atchan->xfers_list)) {
1174                 desc = list_first_entry(&atchan->xfers_list,
1175                                         struct at_xdmac_desc,
1176                                         xfer_node);
1177                 dev_vdbg(chan2dev(&atchan->chan), "%s: desc 0x%p\n", __func__, desc);
1178                 if (!desc->active_xfer)
1179                         at_xdmac_start_xfer(atchan, desc);
1180         }
1181
1182         spin_unlock_bh(&atchan->lock);
1183 }
1184
1185 static void at_xdmac_handle_cyclic(struct at_xdmac_chan *atchan)
1186 {
1187         struct at_xdmac_desc            *desc;
1188         struct dma_async_tx_descriptor  *txd;
1189
1190         desc = list_first_entry(&atchan->xfers_list, struct at_xdmac_desc, xfer_node);
1191         txd = &desc->tx_dma_desc;
1192
1193         if (txd->callback && (txd->flags & DMA_PREP_INTERRUPT))
1194                 txd->callback(txd->callback_param);
1195 }
1196
1197 static void at_xdmac_tasklet(unsigned long data)
1198 {
1199         struct at_xdmac_chan    *atchan = (struct at_xdmac_chan *)data;
1200         struct at_xdmac_desc    *desc;
1201         u32                     error_mask;
1202
1203         dev_dbg(chan2dev(&atchan->chan), "%s: status=0x%08lx\n",
1204                  __func__, atchan->status);
1205
1206         error_mask = AT_XDMAC_CIS_RBEIS
1207                      | AT_XDMAC_CIS_WBEIS
1208                      | AT_XDMAC_CIS_ROIS;
1209
1210         if (at_xdmac_chan_is_cyclic(atchan)) {
1211                 at_xdmac_handle_cyclic(atchan);
1212         } else if ((atchan->status & AT_XDMAC_CIS_LIS)
1213                    || (atchan->status & error_mask)) {
1214                 struct dma_async_tx_descriptor  *txd;
1215
1216                 if (atchan->status & AT_XDMAC_CIS_RBEIS)
1217                         dev_err(chan2dev(&atchan->chan), "read bus error!!!");
1218                 if (atchan->status & AT_XDMAC_CIS_WBEIS)
1219                         dev_err(chan2dev(&atchan->chan), "write bus error!!!");
1220                 if (atchan->status & AT_XDMAC_CIS_ROIS)
1221                         dev_err(chan2dev(&atchan->chan), "request overflow error!!!");
1222
1223                 spin_lock_bh(&atchan->lock);
1224                 desc = list_first_entry(&atchan->xfers_list,
1225                                         struct at_xdmac_desc,
1226                                         xfer_node);
1227                 dev_vdbg(chan2dev(&atchan->chan), "%s: desc 0x%p\n", __func__, desc);
1228                 BUG_ON(!desc->active_xfer);
1229
1230                 txd = &desc->tx_dma_desc;
1231
1232                 at_xdmac_remove_xfer(atchan, desc);
1233                 spin_unlock_bh(&atchan->lock);
1234
1235                 if (!at_xdmac_chan_is_cyclic(atchan)) {
1236                         dma_cookie_complete(txd);
1237                         if (txd->callback && (txd->flags & DMA_PREP_INTERRUPT))
1238                                 txd->callback(txd->callback_param);
1239                 }
1240
1241                 dma_run_dependencies(txd);
1242
1243                 at_xdmac_advance_work(atchan);
1244         }
1245 }
1246
1247 static irqreturn_t at_xdmac_interrupt(int irq, void *dev_id)
1248 {
1249         struct at_xdmac         *atxdmac = (struct at_xdmac *)dev_id;
1250         struct at_xdmac_chan    *atchan;
1251         u32                     imr, status, pending;
1252         u32                     chan_imr, chan_status;
1253         int                     i, ret = IRQ_NONE;
1254
1255         do {
1256                 imr = at_xdmac_read(atxdmac, AT_XDMAC_GIM);
1257                 status = at_xdmac_read(atxdmac, AT_XDMAC_GIS);
1258                 pending = status & imr;
1259
1260                 dev_vdbg(atxdmac->dma.dev,
1261                          "%s: status=0x%08x, imr=0x%08x, pending=0x%08x\n",
1262                          __func__, status, imr, pending);
1263
1264                 if (!pending)
1265                         break;
1266
1267                 /* We have to find which channel has generated the interrupt. */
1268                 for (i = 0; i < atxdmac->dma.chancnt; i++) {
1269                         if (!((1 << i) & pending))
1270                                 continue;
1271
1272                         atchan = &atxdmac->chan[i];
1273                         chan_imr = at_xdmac_chan_read(atchan, AT_XDMAC_CIM);
1274                         chan_status = at_xdmac_chan_read(atchan, AT_XDMAC_CIS);
1275                         atchan->status = chan_status & chan_imr;
1276                         dev_vdbg(atxdmac->dma.dev,
1277                                  "%s: chan%d: imr=0x%x, status=0x%x\n",
1278                                  __func__, i, chan_imr, chan_status);
1279                         dev_vdbg(chan2dev(&atchan->chan),
1280                                  "%s: CC=0x%08x CNDA=0x%08x, CNDC=0x%08x, CSA=0x%08x, CDA=0x%08x, CUBC=0x%08x\n",
1281                                  __func__,
1282                                  at_xdmac_chan_read(atchan, AT_XDMAC_CC),
1283                                  at_xdmac_chan_read(atchan, AT_XDMAC_CNDA),
1284                                  at_xdmac_chan_read(atchan, AT_XDMAC_CNDC),
1285                                  at_xdmac_chan_read(atchan, AT_XDMAC_CSA),
1286                                  at_xdmac_chan_read(atchan, AT_XDMAC_CDA),
1287                                  at_xdmac_chan_read(atchan, AT_XDMAC_CUBC));
1288
1289                         if (atchan->status & (AT_XDMAC_CIS_RBEIS | AT_XDMAC_CIS_WBEIS))
1290                                 at_xdmac_write(atxdmac, AT_XDMAC_GD, atchan->mask);
1291
1292                         tasklet_schedule(&atchan->tasklet);
1293                         ret = IRQ_HANDLED;
1294                 }
1295
1296         } while (pending);
1297
1298         return ret;
1299 }
1300
1301 static void at_xdmac_issue_pending(struct dma_chan *chan)
1302 {
1303         struct at_xdmac_chan *atchan = to_at_xdmac_chan(chan);
1304
1305         dev_dbg(chan2dev(&atchan->chan), "%s\n", __func__);
1306
1307         if (!at_xdmac_chan_is_cyclic(atchan))
1308                 at_xdmac_advance_work(atchan);
1309
1310         return;
1311 }
1312
1313 static int at_xdmac_device_config(struct dma_chan *chan,
1314                                   struct dma_slave_config *config)
1315 {
1316         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1317         int ret;
1318
1319         dev_dbg(chan2dev(chan), "%s\n", __func__);
1320
1321         spin_lock_bh(&atchan->lock);
1322         ret = at_xdmac_set_slave_config(chan, config);
1323         spin_unlock_bh(&atchan->lock);
1324
1325         return ret;
1326 }
1327
1328 static int at_xdmac_device_pause(struct dma_chan *chan)
1329 {
1330         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1331         struct at_xdmac         *atxdmac = to_at_xdmac(atchan->chan.device);
1332
1333         dev_dbg(chan2dev(chan), "%s\n", __func__);
1334
1335         if (test_and_set_bit(AT_XDMAC_CHAN_IS_PAUSED, &atchan->status))
1336                 return 0;
1337
1338         spin_lock_bh(&atchan->lock);
1339         at_xdmac_write(atxdmac, AT_XDMAC_GRWS, atchan->mask);
1340         while (at_xdmac_chan_read(atchan, AT_XDMAC_CC)
1341                & (AT_XDMAC_CC_WRIP | AT_XDMAC_CC_RDIP))
1342                 cpu_relax();
1343         spin_unlock_bh(&atchan->lock);
1344
1345         return 0;
1346 }
1347
1348 static int at_xdmac_device_resume(struct dma_chan *chan)
1349 {
1350         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1351         struct at_xdmac         *atxdmac = to_at_xdmac(atchan->chan.device);
1352
1353         dev_dbg(chan2dev(chan), "%s\n", __func__);
1354
1355         spin_lock_bh(&atchan->lock);
1356         if (!at_xdmac_chan_is_paused(atchan)) {
1357                 spin_unlock_bh(&atchan->lock);
1358                 return 0;
1359         }
1360
1361         at_xdmac_write(atxdmac, AT_XDMAC_GRWR, atchan->mask);
1362         clear_bit(AT_XDMAC_CHAN_IS_PAUSED, &atchan->status);
1363         spin_unlock_bh(&atchan->lock);
1364
1365         return 0;
1366 }
1367
1368 static int at_xdmac_device_terminate_all(struct dma_chan *chan)
1369 {
1370         struct at_xdmac_desc    *desc, *_desc;
1371         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1372         struct at_xdmac         *atxdmac = to_at_xdmac(atchan->chan.device);
1373
1374         dev_dbg(chan2dev(chan), "%s\n", __func__);
1375
1376         spin_lock_bh(&atchan->lock);
1377         at_xdmac_write(atxdmac, AT_XDMAC_GD, atchan->mask);
1378         while (at_xdmac_read(atxdmac, AT_XDMAC_GS) & atchan->mask)
1379                 cpu_relax();
1380
1381         /* Cancel all pending transfers. */
1382         list_for_each_entry_safe(desc, _desc, &atchan->xfers_list, xfer_node)
1383                 at_xdmac_remove_xfer(atchan, desc);
1384
1385         clear_bit(AT_XDMAC_CHAN_IS_CYCLIC, &atchan->status);
1386         spin_unlock_bh(&atchan->lock);
1387
1388         return 0;
1389 }
1390
1391 static int at_xdmac_alloc_chan_resources(struct dma_chan *chan)
1392 {
1393         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1394         struct at_xdmac_desc    *desc;
1395         int                     i;
1396
1397         spin_lock_bh(&atchan->lock);
1398
1399         if (at_xdmac_chan_is_enabled(atchan)) {
1400                 dev_err(chan2dev(chan),
1401                         "can't allocate channel resources (channel enabled)\n");
1402                 i = -EIO;
1403                 goto spin_unlock;
1404         }
1405
1406         if (!list_empty(&atchan->free_descs_list)) {
1407                 dev_err(chan2dev(chan),
1408                         "can't allocate channel resources (channel not free from a previous use)\n");
1409                 i = -EIO;
1410                 goto spin_unlock;
1411         }
1412
1413         for (i = 0; i < init_nr_desc_per_channel; i++) {
1414                 desc = at_xdmac_alloc_desc(chan, GFP_ATOMIC);
1415                 if (!desc) {
1416                         dev_warn(chan2dev(chan),
1417                                 "only %d descriptors have been allocated\n", i);
1418                         break;
1419                 }
1420                 list_add_tail(&desc->desc_node, &atchan->free_descs_list);
1421         }
1422
1423         dma_cookie_init(chan);
1424
1425         dev_dbg(chan2dev(chan), "%s: allocated %d descriptors\n", __func__, i);
1426
1427 spin_unlock:
1428         spin_unlock_bh(&atchan->lock);
1429         return i;
1430 }
1431
1432 static void at_xdmac_free_chan_resources(struct dma_chan *chan)
1433 {
1434         struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1435         struct at_xdmac         *atxdmac = to_at_xdmac(chan->device);
1436         struct at_xdmac_desc    *desc, *_desc;
1437
1438         list_for_each_entry_safe(desc, _desc, &atchan->free_descs_list, desc_node) {
1439                 dev_dbg(chan2dev(chan), "%s: freeing descriptor %p\n", __func__, desc);
1440                 list_del(&desc->desc_node);
1441                 dma_pool_free(atxdmac->at_xdmac_desc_pool, desc, desc->tx_dma_desc.phys);
1442         }
1443
1444         return;
1445 }
1446
1447 #ifdef CONFIG_PM
1448 static int atmel_xdmac_prepare(struct device *dev)
1449 {
1450         struct platform_device  *pdev = to_platform_device(dev);
1451         struct at_xdmac         *atxdmac = platform_get_drvdata(pdev);
1452         struct dma_chan         *chan, *_chan;
1453
1454         list_for_each_entry_safe(chan, _chan, &atxdmac->dma.channels, device_node) {
1455                 struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1456
1457                 /* Wait for transfer completion, except in cyclic case. */
1458                 if (at_xdmac_chan_is_enabled(atchan) && !at_xdmac_chan_is_cyclic(atchan))
1459                         return -EAGAIN;
1460         }
1461         return 0;
1462 }
1463 #else
1464 #       define atmel_xdmac_prepare NULL
1465 #endif
1466
1467 #ifdef CONFIG_PM_SLEEP
1468 static int atmel_xdmac_suspend(struct device *dev)
1469 {
1470         struct platform_device  *pdev = to_platform_device(dev);
1471         struct at_xdmac         *atxdmac = platform_get_drvdata(pdev);
1472         struct dma_chan         *chan, *_chan;
1473
1474         list_for_each_entry_safe(chan, _chan, &atxdmac->dma.channels, device_node) {
1475                 struct at_xdmac_chan    *atchan = to_at_xdmac_chan(chan);
1476
1477                 atchan->save_cc = at_xdmac_chan_read(atchan, AT_XDMAC_CC);
1478                 if (at_xdmac_chan_is_cyclic(atchan)) {
1479                         if (!at_xdmac_chan_is_paused(atchan))
1480                                 at_xdmac_device_pause(chan);
1481                         atchan->save_cim = at_xdmac_chan_read(atchan, AT_XDMAC_CIM);
1482                         atchan->save_cnda = at_xdmac_chan_read(atchan, AT_XDMAC_CNDA);
1483                         atchan->save_cndc = at_xdmac_chan_read(atchan, AT_XDMAC_CNDC);
1484                 }
1485         }
1486         atxdmac->save_gim = at_xdmac_read(atxdmac, AT_XDMAC_GIM);
1487
1488         at_xdmac_off(atxdmac);
1489         clk_disable_unprepare(atxdmac->clk);
1490         return 0;
1491 }
1492
1493 static int atmel_xdmac_resume(struct device *dev)
1494 {
1495         struct platform_device  *pdev = to_platform_device(dev);
1496         struct at_xdmac         *atxdmac = platform_get_drvdata(pdev);
1497         struct at_xdmac_chan    *atchan;
1498         struct dma_chan         *chan, *_chan;
1499         int                     i;
1500
1501         clk_prepare_enable(atxdmac->clk);
1502
1503         /* Clear pending interrupts. */
1504         for (i = 0; i < atxdmac->dma.chancnt; i++) {
1505                 atchan = &atxdmac->chan[i];
1506                 while (at_xdmac_chan_read(atchan, AT_XDMAC_CIS))
1507                         cpu_relax();
1508         }
1509
1510         at_xdmac_write(atxdmac, AT_XDMAC_GIE, atxdmac->save_gim);
1511         at_xdmac_write(atxdmac, AT_XDMAC_GE, atxdmac->save_gs);
1512         list_for_each_entry_safe(chan, _chan, &atxdmac->dma.channels, device_node) {
1513                 atchan = to_at_xdmac_chan(chan);
1514                 at_xdmac_chan_write(atchan, AT_XDMAC_CC, atchan->save_cc);
1515                 if (at_xdmac_chan_is_cyclic(atchan)) {
1516                         at_xdmac_chan_write(atchan, AT_XDMAC_CNDA, atchan->save_cnda);
1517                         at_xdmac_chan_write(atchan, AT_XDMAC_CNDC, atchan->save_cndc);
1518                         at_xdmac_chan_write(atchan, AT_XDMAC_CIE, atchan->save_cim);
1519                         wmb();
1520                         at_xdmac_write(atxdmac, AT_XDMAC_GE, atchan->mask);
1521                 }
1522         }
1523         return 0;
1524 }
1525 #endif /* CONFIG_PM_SLEEP */
1526
1527 static int at_xdmac_probe(struct platform_device *pdev)
1528 {
1529         struct resource *res;
1530         struct at_xdmac *atxdmac;
1531         int             irq, size, nr_channels, i, ret;
1532         void __iomem    *base;
1533         u32             reg;
1534
1535         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1536         if (!res)
1537                 return -EINVAL;
1538
1539         irq = platform_get_irq(pdev, 0);
1540         if (irq < 0)
1541                 return irq;
1542
1543         base = devm_ioremap_resource(&pdev->dev, res);
1544         if (IS_ERR(base))
1545                 return PTR_ERR(base);
1546
1547         /*
1548          * Read number of xdmac channels, read helper function can't be used
1549          * since atxdmac is not yet allocated and we need to know the number
1550          * of channels to do the allocation.
1551          */
1552         reg = readl_relaxed(base + AT_XDMAC_GTYPE);
1553         nr_channels = AT_XDMAC_NB_CH(reg);
1554         if (nr_channels > AT_XDMAC_MAX_CHAN) {
1555                 dev_err(&pdev->dev, "invalid number of channels (%u)\n",
1556                         nr_channels);
1557                 return -EINVAL;
1558         }
1559
1560         size = sizeof(*atxdmac);
1561         size += nr_channels * sizeof(struct at_xdmac_chan);
1562         atxdmac = devm_kzalloc(&pdev->dev, size, GFP_KERNEL);
1563         if (!atxdmac) {
1564                 dev_err(&pdev->dev, "can't allocate at_xdmac structure\n");
1565                 return -ENOMEM;
1566         }
1567
1568         atxdmac->regs = base;
1569         atxdmac->irq = irq;
1570
1571         atxdmac->clk = devm_clk_get(&pdev->dev, "dma_clk");
1572         if (IS_ERR(atxdmac->clk)) {
1573                 dev_err(&pdev->dev, "can't get dma_clk\n");
1574                 return PTR_ERR(atxdmac->clk);
1575         }
1576
1577         /* Do not use dev res to prevent races with tasklet */
1578         ret = request_irq(atxdmac->irq, at_xdmac_interrupt, 0, "at_xdmac", atxdmac);
1579         if (ret) {
1580                 dev_err(&pdev->dev, "can't request irq\n");
1581                 return ret;
1582         }
1583
1584         ret = clk_prepare_enable(atxdmac->clk);
1585         if (ret) {
1586                 dev_err(&pdev->dev, "can't prepare or enable clock\n");
1587                 goto err_free_irq;
1588         }
1589
1590         atxdmac->at_xdmac_desc_pool =
1591                 dmam_pool_create(dev_name(&pdev->dev), &pdev->dev,
1592                                 sizeof(struct at_xdmac_desc), 4, 0);
1593         if (!atxdmac->at_xdmac_desc_pool) {
1594                 dev_err(&pdev->dev, "no memory for descriptors dma pool\n");
1595                 ret = -ENOMEM;
1596                 goto err_clk_disable;
1597         }
1598
1599         dma_cap_set(DMA_CYCLIC, atxdmac->dma.cap_mask);
1600         dma_cap_set(DMA_INTERLEAVE, atxdmac->dma.cap_mask);
1601         dma_cap_set(DMA_MEMCPY, atxdmac->dma.cap_mask);
1602         dma_cap_set(DMA_SLAVE, atxdmac->dma.cap_mask);
1603         /*
1604          * Without DMA_PRIVATE the driver is not able to allocate more than
1605          * one channel, second allocation fails in private_candidate.
1606          */
1607         dma_cap_set(DMA_PRIVATE, atxdmac->dma.cap_mask);
1608         atxdmac->dma.dev                                = &pdev->dev;
1609         atxdmac->dma.device_alloc_chan_resources        = at_xdmac_alloc_chan_resources;
1610         atxdmac->dma.device_free_chan_resources         = at_xdmac_free_chan_resources;
1611         atxdmac->dma.device_tx_status                   = at_xdmac_tx_status;
1612         atxdmac->dma.device_issue_pending               = at_xdmac_issue_pending;
1613         atxdmac->dma.device_prep_dma_cyclic             = at_xdmac_prep_dma_cyclic;
1614         atxdmac->dma.device_prep_interleaved_dma        = at_xdmac_prep_interleaved;
1615         atxdmac->dma.device_prep_dma_memcpy             = at_xdmac_prep_dma_memcpy;
1616         atxdmac->dma.device_prep_slave_sg               = at_xdmac_prep_slave_sg;
1617         atxdmac->dma.device_config                      = at_xdmac_device_config;
1618         atxdmac->dma.device_pause                       = at_xdmac_device_pause;
1619         atxdmac->dma.device_resume                      = at_xdmac_device_resume;
1620         atxdmac->dma.device_terminate_all               = at_xdmac_device_terminate_all;
1621         atxdmac->dma.src_addr_widths = AT_XDMAC_DMA_BUSWIDTHS;
1622         atxdmac->dma.dst_addr_widths = AT_XDMAC_DMA_BUSWIDTHS;
1623         atxdmac->dma.directions = BIT(DMA_DEV_TO_MEM) | BIT(DMA_MEM_TO_DEV);
1624         atxdmac->dma.residue_granularity = DMA_RESIDUE_GRANULARITY_BURST;
1625
1626         /* Disable all chans and interrupts. */
1627         at_xdmac_off(atxdmac);
1628
1629         /* Init channels. */
1630         INIT_LIST_HEAD(&atxdmac->dma.channels);
1631         for (i = 0; i < nr_channels; i++) {
1632                 struct at_xdmac_chan *atchan = &atxdmac->chan[i];
1633
1634                 atchan->chan.device = &atxdmac->dma;
1635                 list_add_tail(&atchan->chan.device_node,
1636                               &atxdmac->dma.channels);
1637
1638                 atchan->ch_regs = at_xdmac_chan_reg_base(atxdmac, i);
1639                 atchan->mask = 1 << i;
1640
1641                 spin_lock_init(&atchan->lock);
1642                 INIT_LIST_HEAD(&atchan->xfers_list);
1643                 INIT_LIST_HEAD(&atchan->free_descs_list);
1644                 tasklet_init(&atchan->tasklet, at_xdmac_tasklet,
1645                              (unsigned long)atchan);
1646
1647                 /* Clear pending interrupts. */
1648                 while (at_xdmac_chan_read(atchan, AT_XDMAC_CIS))
1649                         cpu_relax();
1650         }
1651         platform_set_drvdata(pdev, atxdmac);
1652
1653         ret = dma_async_device_register(&atxdmac->dma);
1654         if (ret) {
1655                 dev_err(&pdev->dev, "fail to register DMA engine device\n");
1656                 goto err_clk_disable;
1657         }
1658
1659         ret = of_dma_controller_register(pdev->dev.of_node,
1660                                          at_xdmac_xlate, atxdmac);
1661         if (ret) {
1662                 dev_err(&pdev->dev, "could not register of dma controller\n");
1663                 goto err_dma_unregister;
1664         }
1665
1666         dev_info(&pdev->dev, "%d channels, mapped at 0x%p\n",
1667                  nr_channels, atxdmac->regs);
1668
1669         return 0;
1670
1671 err_dma_unregister:
1672         dma_async_device_unregister(&atxdmac->dma);
1673 err_clk_disable:
1674         clk_disable_unprepare(atxdmac->clk);
1675 err_free_irq:
1676         free_irq(atxdmac->irq, atxdmac->dma.dev);
1677         return ret;
1678 }
1679
1680 static int at_xdmac_remove(struct platform_device *pdev)
1681 {
1682         struct at_xdmac *atxdmac = (struct at_xdmac *)platform_get_drvdata(pdev);
1683         int             i;
1684
1685         at_xdmac_off(atxdmac);
1686         of_dma_controller_free(pdev->dev.of_node);
1687         dma_async_device_unregister(&atxdmac->dma);
1688         clk_disable_unprepare(atxdmac->clk);
1689
1690         synchronize_irq(atxdmac->irq);
1691
1692         free_irq(atxdmac->irq, atxdmac->dma.dev);
1693
1694         for (i = 0; i < atxdmac->dma.chancnt; i++) {
1695                 struct at_xdmac_chan *atchan = &atxdmac->chan[i];
1696
1697                 tasklet_kill(&atchan->tasklet);
1698                 at_xdmac_free_chan_resources(&atchan->chan);
1699         }
1700
1701         return 0;
1702 }
1703
1704 static const struct dev_pm_ops atmel_xdmac_dev_pm_ops = {
1705         .prepare        = atmel_xdmac_prepare,
1706         SET_LATE_SYSTEM_SLEEP_PM_OPS(atmel_xdmac_suspend, atmel_xdmac_resume)
1707 };
1708
1709 static const struct of_device_id atmel_xdmac_dt_ids[] = {
1710         {
1711                 .compatible = "atmel,sama5d4-dma",
1712         }, {
1713                 /* sentinel */
1714         }
1715 };
1716 MODULE_DEVICE_TABLE(of, atmel_xdmac_dt_ids);
1717
1718 static struct platform_driver at_xdmac_driver = {
1719         .probe          = at_xdmac_probe,
1720         .remove         = at_xdmac_remove,
1721         .driver = {
1722                 .name           = "at_xdmac",
1723                 .of_match_table = of_match_ptr(atmel_xdmac_dt_ids),
1724                 .pm             = &atmel_xdmac_dev_pm_ops,
1725         }
1726 };
1727
1728 static int __init at_xdmac_init(void)
1729 {
1730         return platform_driver_probe(&at_xdmac_driver, at_xdmac_probe);
1731 }
1732 subsys_initcall(at_xdmac_init);
1733
1734 MODULE_DESCRIPTION("Atmel Extended DMA Controller driver");
1735 MODULE_AUTHOR("Ludovic Desroches <ludovic.desroches@atmel.com>");
1736 MODULE_LICENSE("GPL");