drivers/gpio/gpio-omap.c

   1 /*
   2  * Support functions for OMAP GPIO
   3  *
   4  * Copyright (C) 2003-2005 Nokia Corporation
   5  * Written by Juha Yrjölä <juha.yrjola@nokia.com>
   6  *
   7  * Copyright (C) 2009 Texas Instruments
   8  * Added OMAP4 support - Santosh Shilimkar <santosh.shilimkar@ti.com>
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License version 2 as
  12  * published by the Free Software Foundation.
  13  */
  14
  15 #include <linux/init.h>
  16 #include <linux/module.h>
  17 #include <linux/interrupt.h>
  18 #include <linux/syscore_ops.h>
  19 #include <linux/err.h>
  20 #include <linux/clk.h>
  21 #include <linux/io.h>
  22 #include <linux/device.h>
  23 #include <linux/pm_runtime.h>
  24 #include <linux/pm.h>
  25 #include <linux/of.h>
  26 #include <linux/of_device.h>
  27 #include <linux/irqdomain.h>
  28
  29 #include <mach/hardware.h>
  30 #include <asm/irq.h>
  31 #include <mach/irqs.h>
  32 #include <asm/gpio.h>
  33 #include <asm/mach/irq.h>
  34
  35 #define OFF_MODE        1
  36
  37 static LIST_HEAD(omap_gpio_list);
  38
  39 struct gpio_regs {
  40         u32 irqenable1;
  41         u32 irqenable2;
  42         u32 wake_en;
  43         u32 ctrl;
  44         u32 oe;
  45         u32 leveldetect0;
  46         u32 leveldetect1;
  47         u32 risingdetect;
  48         u32 fallingdetect;
  49         u32 dataout;
  50         u32 debounce;
  51         u32 debounce_en;
  52 };
  53
  54 struct gpio_bank {
  55         struct list_head node;
  56         void __iomem *base;
  57         u16 irq;
  58         int irq_base;
  59         struct irq_domain *domain;
  60         u32 suspend_wakeup;
  61         u32 saved_wakeup;
  62         u32 non_wakeup_gpios;
  63         u32 enabled_non_wakeup_gpios;
  64         struct gpio_regs context;
  65         u32 saved_datain;
  66         u32 saved_fallingdetect;
  67         u32 saved_risingdetect;
  68         u32 level_mask;
  69         u32 toggle_mask;
  70         spinlock_t lock;
  71         struct gpio_chip chip;
  72         struct clk *dbck;
  73         u32 mod_usage;
  74         u32 dbck_enable_mask;
  75         bool dbck_enabled;
  76         struct device *dev;
  77         bool is_mpuio;
  78         bool dbck_flag;
  79         bool loses_context;
  80         int stride;
  81         u32 width;
  82         int context_loss_count;
  83         int power_mode;
  84         bool workaround_enabled;
  85
  86         void (*set_dataout)(struct gpio_bank *bank, int gpio, int enable);
  87         int (*get_context_loss_count)(struct device *dev);
  88
  89         struct omap_gpio_reg_offs *regs;
  90 };
  91
  92 #define GPIO_INDEX(bank, gpio) (gpio % bank->width)
  93 #define GPIO_BIT(bank, gpio) (1 << GPIO_INDEX(bank, gpio))
  94 #define GPIO_MOD_CTRL_BIT       BIT(0)
  95
  96 static int irq_to_gpio(struct gpio_bank *bank, unsigned int gpio_irq)
  97 {
  98         return gpio_irq - bank->irq_base + bank->chip.base;
  99 }
 100
 101 static void _set_gpio_direction(struct gpio_bank *bank, int gpio, int is_input)
 102 {
 103         void __iomem *reg = bank->base;
 104         u32 l;
 105
 106         reg += bank->regs->direction;
 107         l = __raw_readl(reg);
 108         if (is_input)
 109                 l |= 1 << gpio;
 110         else
 111                 l &= ~(1 << gpio);
 112         __raw_writel(l, reg);
 113         bank->context.oe = l;
 114 }
 115
 116
 117 /* set data out value using dedicate set/clear register */
 118 static void _set_gpio_dataout_reg(struct gpio_bank *bank, int gpio, int enable)
 119 {
 120         void __iomem *reg = bank->base;
 121         u32 l = GPIO_BIT(bank, gpio);
 122
 123         if (enable)
 124                 reg += bank->regs->set_dataout;
 125         else
 126                 reg += bank->regs->clr_dataout;
 127
 128         __raw_writel(l, reg);
 129 }
 130
 131 /* set data out value using mask register */
 132 static void _set_gpio_dataout_mask(struct gpio_bank *bank, int gpio, int enable)
 133 {
 134         void __iomem *reg = bank->base + bank->regs->dataout;
 135         u32 gpio_bit = GPIO_BIT(bank, gpio);
 136         u32 l;
 137
 138         l = __raw_readl(reg);
 139         if (enable)
 140                 l |= gpio_bit;
 141         else
 142                 l &= ~gpio_bit;
 143         __raw_writel(l, reg);
 144         bank->context.dataout = l;
 145 }
 146
 147 static int _get_gpio_datain(struct gpio_bank *bank, int gpio)
 148 {
 149         void __iomem *reg = bank->base + bank->regs->datain;
 150
 151         return (__raw_readl(reg) & GPIO_BIT(bank, gpio)) != 0;
 152 }
 153
 154 static int _get_gpio_dataout(struct gpio_bank *bank, int gpio)
 155 {
 156         void __iomem *reg = bank->base + bank->regs->dataout;
 157
 158         return (__raw_readl(reg) & GPIO_BIT(bank, gpio)) != 0;
 159 }
 160
 161 static inline void _gpio_rmw(void __iomem *base, u32 reg, u32 mask, bool set)
 162 {
 163         int l = __raw_readl(base + reg);
 164
 165         if (set)
 166                 l |= mask;
 167         else
 168                 l &= ~mask;
 169
 170         __raw_writel(l, base + reg);
 171 }
 172
 173 static inline void _gpio_dbck_enable(struct gpio_bank *bank)
 174 {
 175         if (bank->dbck_enable_mask && !bank->dbck_enabled) {
 176                 clk_enable(bank->dbck);
 177                 bank->dbck_enabled = true;
 178         }
 179 }
 180
 181 static inline void _gpio_dbck_disable(struct gpio_bank *bank)
 182 {
 183         if (bank->dbck_enable_mask && bank->dbck_enabled) {
 184                 clk_disable(bank->dbck);
 185                 bank->dbck_enabled = false;
 186         }
 187 }
 188
 189 /**
 190  * _set_gpio_debounce - low level gpio debounce time
 191  * @bank: the gpio bank we're acting upon
 192  * @gpio: the gpio number on this @gpio
 193  * @debounce: debounce time to use
 194  *
 195  * OMAP's debounce time is in 31us steps so we need
 196  * to convert and round up to the closest unit.
 197  */
 198 static void _set_gpio_debounce(struct gpio_bank *bank, unsigned gpio,
 199                 unsigned debounce)
 200 {
 201         void __iomem            *reg;
 202         u32                     val;
 203         u32                     l;
 204
 205         if (!bank->dbck_flag)
 206                 return;
 207
 208         if (debounce < 32)
 209                 debounce = 0x01;
 210         else if (debounce > 7936)
 211                 debounce = 0xff;
 212         else
 213                 debounce = (debounce / 0x1f) - 1;
 214
 215         l = GPIO_BIT(bank, gpio);
 216
 217         clk_enable(bank->dbck);
 218         reg = bank->base + bank->regs->debounce;
 219         __raw_writel(debounce, reg);
 220
 221         reg = bank->base + bank->regs->debounce_en;
 222         val = __raw_readl(reg);
 223
 224         if (debounce)
 225                 val |= l;
 226         else
 227                 val &= ~l;
 228         bank->dbck_enable_mask = val;
 229
 230         __raw_writel(val, reg);
 231         clk_disable(bank->dbck);
 232         /*
 233          * Enable debounce clock per module.
 234          * This call is mandatory because in omap_gpio_request() when
 235          * *_runtime_get_sync() is called,  _gpio_dbck_enable() within
 236          * runtime callbck fails to turn on dbck because dbck_enable_mask
 237          * used within _gpio_dbck_enable() is still not initialized at
 238          * that point. Therefore we have to enable dbck here.
 239          */
 240         _gpio_dbck_enable(bank);
 241         if (bank->dbck_enable_mask) {
 242                 bank->context.debounce = debounce;
 243                 bank->context.debounce_en = val;
 244         }
 245 }
 246
 247 static inline void set_gpio_trigger(struct gpio_bank *bank, int gpio,
 248                                                 int trigger)
 249 {
 250         void __iomem *base = bank->base;
 251         u32 gpio_bit = 1 << gpio;
 252
 253         _gpio_rmw(base, bank->regs->leveldetect0, gpio_bit,
 254                   trigger & IRQ_TYPE_LEVEL_LOW);
 255         _gpio_rmw(base, bank->regs->leveldetect1, gpio_bit,
 256                   trigger & IRQ_TYPE_LEVEL_HIGH);
 257         _gpio_rmw(base, bank->regs->risingdetect, gpio_bit,
 258                   trigger & IRQ_TYPE_EDGE_RISING);
 259         _gpio_rmw(base, bank->regs->fallingdetect, gpio_bit,
 260                   trigger & IRQ_TYPE_EDGE_FALLING);
 261
 262         bank->context.leveldetect0 =
 263                         __raw_readl(bank->base + bank->regs->leveldetect0);
 264         bank->context.leveldetect1 =
 265                         __raw_readl(bank->base + bank->regs->leveldetect1);
 266         bank->context.risingdetect =
 267                         __raw_readl(bank->base + bank->regs->risingdetect);
 268         bank->context.fallingdetect =
 269                         __raw_readl(bank->base + bank->regs->fallingdetect);
 270
 271         if (likely(!(bank->non_wakeup_gpios & gpio_bit))) {
 272                 _gpio_rmw(base, bank->regs->wkup_en, gpio_bit, trigger != 0);
 273                 bank->context.wake_en =
 274                         __raw_readl(bank->base + bank->regs->wkup_en);
 275         }
 276
 277         /* This part needs to be executed always for OMAP{34xx, 44xx} */
 278         if (!bank->regs->irqctrl) {
 279                 /* On omap24xx proceed only when valid GPIO bit is set */
 280                 if (bank->non_wakeup_gpios) {
 281                         if (!(bank->non_wakeup_gpios & gpio_bit))
 282                                 goto exit;
 283                 }
 284
 285                 /*
 286                  * Log the edge gpio and manually trigger the IRQ
 287                  * after resume if the input level changes
 288                  * to avoid irq lost during PER RET/OFF mode
 289                  * Applies for omap2 non-wakeup gpio and all omap3 gpios
 290                  */
 291                 if (trigger & IRQ_TYPE_EDGE_BOTH)
 292                         bank->enabled_non_wakeup_gpios |= gpio_bit;
 293                 else
 294                         bank->enabled_non_wakeup_gpios &= ~gpio_bit;
 295         }
 296
 297 exit:
 298         bank->level_mask =
 299                 __raw_readl(bank->base + bank->regs->leveldetect0) |
 300                 __raw_readl(bank->base + bank->regs->leveldetect1);
 301 }
 302
 303 #ifdef CONFIG_ARCH_OMAP1
 304 /*
 305  * This only applies to chips that can't do both rising and falling edge
 306  * detection at once.  For all other chips, this function is a noop.
 307  */
 308 static void _toggle_gpio_edge_triggering(struct gpio_bank *bank, int gpio)
 309 {
 310         void __iomem *reg = bank->base;
 311         u32 l = 0;
 312
 313         if (!bank->regs->irqctrl)
 314                 return;
 315
 316         reg += bank->regs->irqctrl;
 317
 318         l = __raw_readl(reg);
 319         if ((l >> gpio) & 1)
 320                 l &= ~(1 << gpio);
 321         else
 322                 l |= 1 << gpio;
 323
 324         __raw_writel(l, reg);
 325 }
 326 #else
 327 static void _toggle_gpio_edge_triggering(struct gpio_bank *bank, int gpio) {}
 328 #endif
 329
 330 static int _set_gpio_triggering(struct gpio_bank *bank, int gpio, int trigger)
 331 {
 332         void __iomem *reg = bank->base;
 333         void __iomem *base = bank->base;
 334         u32 l = 0;
 335
 336         if (bank->regs->leveldetect0 && bank->regs->wkup_en) {
 337                 set_gpio_trigger(bank, gpio, trigger);
 338         } else if (bank->regs->irqctrl) {
 339                 reg += bank->regs->irqctrl;
 340
 341                 l = __raw_readl(reg);
 342                 if ((trigger & IRQ_TYPE_SENSE_MASK) == IRQ_TYPE_EDGE_BOTH)
 343                         bank->toggle_mask |= 1 << gpio;
 344                 if (trigger & IRQ_TYPE_EDGE_RISING)
 345                         l |= 1 << gpio;
 346                 else if (trigger & IRQ_TYPE_EDGE_FALLING)
 347                         l &= ~(1 << gpio);
 348                 else
 349                         return -EINVAL;
 350
 351                 __raw_writel(l, reg);
 352         } else if (bank->regs->edgectrl1) {
 353                 if (gpio & 0x08)
 354                         reg += bank->regs->edgectrl2;
 355                 else
 356                         reg += bank->regs->edgectrl1;
 357
 358                 gpio &= 0x07;
 359                 l = __raw_readl(reg);
 360                 l &= ~(3 << (gpio << 1));
 361                 if (trigger & IRQ_TYPE_EDGE_RISING)
 362                         l |= 2 << (gpio << 1);
 363                 if (trigger & IRQ_TYPE_EDGE_FALLING)
 364                         l |= 1 << (gpio << 1);
 365
 366                 /* Enable wake-up during idle for dynamic tick */
 367                 _gpio_rmw(base, bank->regs->wkup_en, 1 << gpio, trigger);
 368                 bank->context.wake_en =
 369                         __raw_readl(bank->base + bank->regs->wkup_en);
 370                 __raw_writel(l, reg);
 371         }
 372         return 0;
 373 }
 374
 375 static int gpio_irq_type(struct irq_data *d, unsigned type)
 376 {
 377         struct gpio_bank *bank = irq_data_get_irq_chip_data(d);
 378         unsigned gpio;
 379         int retval;
 380         unsigned long flags;
 381
 382         if (!cpu_class_is_omap2() && d->irq > IH_MPUIO_BASE)
 383                 gpio = OMAP_MPUIO(d->irq - IH_MPUIO_BASE);
 384         else
 385                 gpio = irq_to_gpio(bank, d->irq);
 386
 387         if (type & ~IRQ_TYPE_SENSE_MASK)
 388                 return -EINVAL;
 389
 390         if (!bank->regs->leveldetect0 &&
 391                 (type & (IRQ_TYPE_LEVEL_LOW|IRQ_TYPE_LEVEL_HIGH)))
 392                 return -EINVAL;
 393
 394         spin_lock_irqsave(&bank->lock, flags);
 395         retval = _set_gpio_triggering(bank, GPIO_INDEX(bank, gpio), type);
 396         spin_unlock_irqrestore(&bank->lock, flags);
 397
 398         if (type & (IRQ_TYPE_LEVEL_LOW | IRQ_TYPE_LEVEL_HIGH))
 399                 __irq_set_handler_locked(d->irq, handle_level_irq);
 400         else if (type & (IRQ_TYPE_EDGE_FALLING | IRQ_TYPE_EDGE_RISING))
 401                 __irq_set_handler_locked(d->irq, handle_edge_irq);
 402
 403         return retval;
 404 }
 405
 406 static void _clear_gpio_irqbank(struct gpio_bank *bank, int gpio_mask)
 407 {
 408         void __iomem *reg = bank->base;
 409
 410         reg += bank->regs->irqstatus;
 411         __raw_writel(gpio_mask, reg);
 412
 413         /* Workaround for clearing DSP GPIO interrupts to allow retention */
 414         if (bank->regs->irqstatus2) {
 415                 reg = bank->base + bank->regs->irqstatus2;
 416                 __raw_writel(gpio_mask, reg);
 417         }
 418
 419         /* Flush posted write for the irq status to avoid spurious interrupts */
 420         __raw_readl(reg);
 421 }
 422
 423 static inline void _clear_gpio_irqstatus(struct gpio_bank *bank, int gpio)
 424 {
 425         _clear_gpio_irqbank(bank, GPIO_BIT(bank, gpio));
 426 }
 427
 428 static u32 _get_gpio_irqbank_mask(struct gpio_bank *bank)
 429 {
 430         void __iomem *reg = bank->base;
 431         u32 l;
 432         u32 mask = (1 << bank->width) - 1;
 433
 434         reg += bank->regs->irqenable;
 435         l = __raw_readl(reg);
 436         if (bank->regs->irqenable_inv)
 437                 l = ~l;
 438         l &= mask;
 439         return l;
 440 }
 441
 442 static void _enable_gpio_irqbank(struct gpio_bank *bank, int gpio_mask)
 443 {
 444         void __iomem *reg = bank->base;
 445         u32 l;
 446
 447         if (bank->regs->set_irqenable) {
 448                 reg += bank->regs->set_irqenable;
 449                 l = gpio_mask;
 450         } else {
 451                 reg += bank->regs->irqenable;
 452                 l = __raw_readl(reg);
 453                 if (bank->regs->irqenable_inv)
 454                         l &= ~gpio_mask;
 455                 else
 456                         l |= gpio_mask;
 457         }
 458
 459         __raw_writel(l, reg);
 460         bank->context.irqenable1 = l;
 461 }
 462
 463 static void _disable_gpio_irqbank(struct gpio_bank *bank, int gpio_mask)
 464 {
 465         void __iomem *reg = bank->base;
 466         u32 l;
 467
 468         if (bank->regs->clr_irqenable) {
 469                 reg += bank->regs->clr_irqenable;
 470                 l = gpio_mask;
 471         } else {
 472                 reg += bank->regs->irqenable;
 473                 l = __raw_readl(reg);
 474                 if (bank->regs->irqenable_inv)
 475                         l |= gpio_mask;
 476                 else
 477                         l &= ~gpio_mask;
 478         }
 479
 480         __raw_writel(l, reg);
 481         bank->context.irqenable1 = l;
 482 }
 483
 484 static inline void _set_gpio_irqenable(struct gpio_bank *bank, int gpio, int enable)
 485 {
 486         _enable_gpio_irqbank(bank, GPIO_BIT(bank, gpio));
 487 }
 488
 489 /*
 490  * Note that ENAWAKEUP needs to be enabled in GPIO_SYSCONFIG register.
 491  * 1510 does not seem to have a wake-up register. If JTAG is connected
 492  * to the target, system will wake up always on GPIO events. While
 493  * system is running all registered GPIO interrupts need to have wake-up
 494  * enabled. When system is suspended, only selected GPIO interrupts need
 495  * to have wake-up enabled.
 496  */
 497 static int _set_gpio_wakeup(struct gpio_bank *bank, int gpio, int enable)
 498 {
 499         u32 gpio_bit = GPIO_BIT(bank, gpio);
 500         unsigned long flags;
 501
 502         if (bank->non_wakeup_gpios & gpio_bit) {
 503                 dev_err(bank->dev,
 504                         "Unable to modify wakeup on non-wakeup GPIO%d\n", gpio);
 505                 return -EINVAL;
 506         }
 507
 508         spin_lock_irqsave(&bank->lock, flags);
 509         if (enable)
 510                 bank->suspend_wakeup |= gpio_bit;
 511         else
 512                 bank->suspend_wakeup &= ~gpio_bit;
 513
 514         spin_unlock_irqrestore(&bank->lock, flags);
 515
 516         return 0;
 517 }
 518
 519 static void _reset_gpio(struct gpio_bank *bank, int gpio)
 520 {
 521         _set_gpio_direction(bank, GPIO_INDEX(bank, gpio), 1);
 522         _set_gpio_irqenable(bank, gpio, 0);
 523         _clear_gpio_irqstatus(bank, gpio);
 524         _set_gpio_triggering(bank, GPIO_INDEX(bank, gpio), IRQ_TYPE_NONE);
 525 }
 526
 527 /* Use disable_irq_wake() and enable_irq_wake() functions from drivers */
 528 static int gpio_wake_enable(struct irq_data *d, unsigned int enable)
 529 {
 530         struct gpio_bank *bank = irq_data_get_irq_chip_data(d);
 531         unsigned int gpio = irq_to_gpio(bank, d->irq);
 532
 533         return _set_gpio_wakeup(bank, gpio, enable);
 534 }
 535
 536 static int omap_gpio_request(struct gpio_chip *chip, unsigned offset)
 537 {
 538         struct gpio_bank *bank = container_of(chip, struct gpio_bank, chip);
 539         unsigned long flags;
 540
 541         /*
 542          * If this is the first gpio_request for the bank,
 543          * enable the bank module.
 544          */
 545         if (!bank->mod_usage)
 546                 pm_runtime_get_sync(bank->dev);
 547
 548         spin_lock_irqsave(&bank->lock, flags);
 549         /* Set trigger to none. You need to enable the desired trigger with
 550          * request_irq() or set_irq_type().
 551          */
 552         _set_gpio_triggering(bank, offset, IRQ_TYPE_NONE);
 553
 554         if (bank->regs->pinctrl) {
 555                 void __iomem *reg = bank->base + bank->regs->pinctrl;
 556
 557                 /* Claim the pin for MPU */
 558                 __raw_writel(__raw_readl(reg) | (1 << offset), reg);
 559         }
 560
 561         if (bank->regs->ctrl && !bank->mod_usage) {
 562                 void __iomem *reg = bank->base + bank->regs->ctrl;
 563                 u32 ctrl;
 564
 565                 ctrl = __raw_readl(reg);
 566                 /* Module is enabled, clocks are not gated */
 567                 ctrl &= ~GPIO_MOD_CTRL_BIT;
 568                 __raw_writel(ctrl, reg);
 569                 bank->context.ctrl = ctrl;
 570         }
 571
 572         bank->mod_usage |= 1 << offset;
 573
 574         spin_unlock_irqrestore(&bank->lock, flags);
 575
 576         return 0;
 577 }
 578
 579 static void omap_gpio_free(struct gpio_chip *chip, unsigned offset)
 580 {
 581         struct gpio_bank *bank = container_of(chip, struct gpio_bank, chip);
 582         void __iomem *base = bank->base;
 583         unsigned long flags;
 584
 585         spin_lock_irqsave(&bank->lock, flags);
 586
 587         if (bank->regs->wkup_en) {
 588                 /* Disable wake-up during idle for dynamic tick */
 589                 _gpio_rmw(base, bank->regs->wkup_en, 1 << offset, 0);
 590                 bank->context.wake_en =
 591                         __raw_readl(bank->base + bank->regs->wkup_en);
 592         }
 593
 594         bank->mod_usage &= ~(1 << offset);
 595
 596         if (bank->regs->ctrl && !bank->mod_usage) {
 597                 void __iomem *reg = bank->base + bank->regs->ctrl;
 598                 u32 ctrl;
 599
 600                 ctrl = __raw_readl(reg);
 601                 /* Module is disabled, clocks are gated */
 602                 ctrl |= GPIO_MOD_CTRL_BIT;
 603                 __raw_writel(ctrl, reg);
 604                 bank->context.ctrl = ctrl;
 605         }
 606
 607         _reset_gpio(bank, bank->chip.base + offset);
 608         spin_unlock_irqrestore(&bank->lock, flags);
 609
 610         /*
 611          * If this is the last gpio to be freed in the bank,
 612          * disable the bank module.
 613          */
 614         if (!bank->mod_usage)
 615                 pm_runtime_put(bank->dev);
 616 }
 617
 618 /*
 619  * We need to unmask the GPIO bank interrupt as soon as possible to
 620  * avoid missing GPIO interrupts for other lines in the bank.
 621  * Then we need to mask-read-clear-unmask the triggered GPIO lines
 622  * in the bank to avoid missing nested interrupts for a GPIO line.
 623  * If we wait to unmask individual GPIO lines in the bank after the
 624  * line's interrupt handler has been run, we may miss some nested
 625  * interrupts.
 626  */
 627 static void gpio_irq_handler(unsigned int irq, struct irq_desc *desc)
 628 {
 629         void __iomem *isr_reg = NULL;
 630         u32 isr;
 631         unsigned int gpio_irq, gpio_index;
 632         struct gpio_bank *bank;
 633         u32 retrigger = 0;
 634         int unmasked = 0;
 635         struct irq_chip *chip = irq_desc_get_chip(desc);
 636
 637         chained_irq_enter(chip, desc);
 638
 639         bank = irq_get_handler_data(irq);
 640         isr_reg = bank->base + bank->regs->irqstatus;
 641         pm_runtime_get_sync(bank->dev);
 642
 643         if (WARN_ON(!isr_reg))
 644                 goto exit;
 645
 646         while(1) {
 647                 u32 isr_saved, level_mask = 0;
 648                 u32 enabled;
 649
 650                 enabled = _get_gpio_irqbank_mask(bank);
 651                 isr_saved = isr = __raw_readl(isr_reg) & enabled;
 652
 653                 if (bank->level_mask)
 654                         level_mask = bank->level_mask & enabled;
 655
 656                 /* clear edge sensitive interrupts before handler(s) are
 657                 called so that we don't miss any interrupt occurred while
 658                 executing them */
 659                 _disable_gpio_irqbank(bank, isr_saved & ~level_mask);
 660                 _clear_gpio_irqbank(bank, isr_saved & ~level_mask);
 661                 _enable_gpio_irqbank(bank, isr_saved & ~level_mask);
 662
 663                 /* if there is only edge sensitive GPIO pin interrupts
 664                 configured, we could unmask GPIO bank interrupt immediately */
 665                 if (!level_mask && !unmasked) {
 666                         unmasked = 1;
 667                         chained_irq_exit(chip, desc);
 668                 }
 669
 670                 isr |= retrigger;
 671                 retrigger = 0;
 672                 if (!isr)
 673                         break;
 674
 675                 gpio_irq = bank->irq_base;
 676                 for (; isr != 0; isr >>= 1, gpio_irq++) {
 677                         int gpio = irq_to_gpio(bank, gpio_irq);
 678
 679                         if (!(isr & 1))
 680                                 continue;
 681
 682                         gpio_index = GPIO_INDEX(bank, gpio);
 683
 684                         /*
 685                          * Some chips can't respond to both rising and falling
 686                          * at the same time.  If this irq was requested with
 687                          * both flags, we need to flip the ICR data for the IRQ
 688                          * to respond to the IRQ for the opposite direction.
 689                          * This will be indicated in the bank toggle_mask.
 690                          */
 691                         if (bank->toggle_mask & (1 << gpio_index))
 692                                 _toggle_gpio_edge_triggering(bank, gpio_index);
 693
 694                         generic_handle_irq(gpio_irq);
 695                 }
 696         }
 697         /* if bank has any level sensitive GPIO pin interrupt
 698         configured, we must unmask the bank interrupt only after
 699         handler(s) are executed in order to avoid spurious bank
 700         interrupt */
 701 exit:
 702         if (!unmasked)
 703                 chained_irq_exit(chip, desc);
 704         pm_runtime_put(bank->dev);
 705 }
 706
 707 static void gpio_irq_shutdown(struct irq_data *d)
 708 {
 709         struct gpio_bank *bank = irq_data_get_irq_chip_data(d);
 710         unsigned int gpio = irq_to_gpio(bank, d->irq);
 711         unsigned long flags;
 712
 713         spin_lock_irqsave(&bank->lock, flags);
 714         _reset_gpio(bank, gpio);
 715         spin_unlock_irqrestore(&bank->lock, flags);
 716 }
 717
 718 static void gpio_ack_irq(struct irq_data *d)
 719 {
 720         struct gpio_bank *bank = irq_data_get_irq_chip_data(d);
 721         unsigned int gpio = irq_to_gpio(bank, d->irq);
 722
 723         _clear_gpio_irqstatus(bank, gpio);
 724 }
 725
 726 static void gpio_mask_irq(struct irq_data *d)
 727 {
 728         struct gpio_bank *bank = irq_data_get_irq_chip_data(d);
 729         unsigned int gpio = irq_to_gpio(bank, d->irq);
 730         unsigned long flags;
 731
 732         spin_lock_irqsave(&bank->lock, flags);
 733         _set_gpio_irqenable(bank, gpio, 0);
 734         _set_gpio_triggering(bank, GPIO_INDEX(bank, gpio), IRQ_TYPE_NONE);
 735         spin_unlock_irqrestore(&bank->lock, flags);
 736 }
 737
 738 static void gpio_unmask_irq(struct irq_data *d)
 739 {
 740         struct gpio_bank *bank = irq_data_get_irq_chip_data(d);
 741         unsigned int gpio = irq_to_gpio(bank, d->irq);
 742         unsigned int irq_mask = GPIO_BIT(bank, gpio);
 743         u32 trigger = irqd_get_trigger_type(d);
 744         unsigned long flags;
 745
 746         spin_lock_irqsave(&bank->lock, flags);
 747         if (trigger)
 748                 _set_gpio_triggering(bank, GPIO_INDEX(bank, gpio), trigger);
 749
 750         /* For level-triggered GPIOs, the clearing must be done after
 751          * the HW source is cleared, thus after the handler has run */
 752         if (bank->level_mask & irq_mask) {
 753                 _set_gpio_irqenable(bank, gpio, 0);
 754                 _clear_gpio_irqstatus(bank, gpio);
 755         }
 756
 757         _set_gpio_irqenable(bank, gpio, 1);
 758         spin_unlock_irqrestore(&bank->lock, flags);
 759 }
 760
 761 static struct irq_chip gpio_irq_chip = {
 762         .name           = "GPIO",
 763         .irq_shutdown   = gpio_irq_shutdown,
 764         .irq_ack        = gpio_ack_irq,
 765         .irq_mask       = gpio_mask_irq,
 766         .irq_unmask     = gpio_unmask_irq,
 767         .irq_set_type   = gpio_irq_type,
 768         .irq_set_wake   = gpio_wake_enable,
 769 };
 770
 771 /*---------------------------------------------------------------------*/
 772
 773 static int omap_mpuio_suspend_noirq(struct device *dev)
 774 {
 775         struct platform_device *pdev = to_platform_device(dev);
 776         struct gpio_bank        *bank = platform_get_drvdata(pdev);
 777         void __iomem            *mask_reg = bank->base +
 778                                         OMAP_MPUIO_GPIO_MASKIT / bank->stride;
 779         unsigned long           flags;
 780
 781         spin_lock_irqsave(&bank->lock, flags);
 782         bank->saved_wakeup = __raw_readl(mask_reg);
 783         __raw_writel(0xffff & ~bank->suspend_wakeup, mask_reg);
 784         spin_unlock_irqrestore(&bank->lock, flags);
 785
 786         return 0;
 787 }
 788
 789 static int omap_mpuio_resume_noirq(struct device *dev)
 790 {
 791         struct platform_device *pdev = to_platform_device(dev);
 792         struct gpio_bank        *bank = platform_get_drvdata(pdev);
 793         void __iomem            *mask_reg = bank->base +
 794                                         OMAP_MPUIO_GPIO_MASKIT / bank->stride;
 795         unsigned long           flags;
 796
 797         spin_lock_irqsave(&bank->lock, flags);
 798         __raw_writel(bank->saved_wakeup, mask_reg);
 799         spin_unlock_irqrestore(&bank->lock, flags);
 800
 801         return 0;
 802 }
 803
 804 static const struct dev_pm_ops omap_mpuio_dev_pm_ops = {
 805         .suspend_noirq = omap_mpuio_suspend_noirq,
 806         .resume_noirq = omap_mpuio_resume_noirq,
 807 };
 808
 809 /* use platform_driver for this. */
 810 static struct platform_driver omap_mpuio_driver = {
 811         .driver         = {
 812                 .name   = "mpuio",
 813                 .pm     = &omap_mpuio_dev_pm_ops,
 814         },
 815 };
 816
 817 static struct platform_device omap_mpuio_device = {
 818         .name           = "mpuio",
 819         .id             = -1,
 820         .dev = {
 821                 .driver = &omap_mpuio_driver.driver,
 822         }
 823         /* could list the /proc/iomem resources */
 824 };
 825
 826 static inline void mpuio_init(struct gpio_bank *bank)
 827 {
 828         platform_set_drvdata(&omap_mpuio_device, bank);
 829
 830         if (platform_driver_register(&omap_mpuio_driver) == 0)
 831                 (void) platform_device_register(&omap_mpuio_device);
 832 }
 833
 834 /*---------------------------------------------------------------------*/
 835
 836 static int gpio_input(struct gpio_chip *chip, unsigned offset)
 837 {
 838         struct gpio_bank *bank;
 839         unsigned long flags;
 840
 841         bank = container_of(chip, struct gpio_bank, chip);
 842         spin_lock_irqsave(&bank->lock, flags);
 843         _set_gpio_direction(bank, offset, 1);
 844         spin_unlock_irqrestore(&bank->lock, flags);
 845         return 0;
 846 }
 847
 848 static int gpio_is_input(struct gpio_bank *bank, int mask)
 849 {
 850         void __iomem *reg = bank->base + bank->regs->direction;
 851
 852         return __raw_readl(reg) & mask;
 853 }
 854
 855 static int gpio_get(struct gpio_chip *chip, unsigned offset)
 856 {
 857         struct gpio_bank *bank;
 858         void __iomem *reg;
 859         int gpio;
 860         u32 mask;
 861
 862         gpio = chip->base + offset;
 863         bank = container_of(chip, struct gpio_bank, chip);
 864         reg = bank->base;
 865         mask = GPIO_BIT(bank, gpio);
 866
 867         if (gpio_is_input(bank, mask))
 868                 return _get_gpio_datain(bank, gpio);
 869         else
 870                 return _get_gpio_dataout(bank, gpio);
 871 }
 872
 873 static int gpio_output(struct gpio_chip *chip, unsigned offset, int value)
 874 {
 875         struct gpio_bank *bank;
 876         unsigned long flags;
 877
 878         bank = container_of(chip, struct gpio_bank, chip);
 879         spin_lock_irqsave(&bank->lock, flags);
 880         bank->set_dataout(bank, offset, value);
 881         _set_gpio_direction(bank, offset, 0);
 882         spin_unlock_irqrestore(&bank->lock, flags);
 883         return 0;
 884 }
 885
 886 static int gpio_debounce(struct gpio_chip *chip, unsigned offset,
 887                 unsigned debounce)
 888 {
 889         struct gpio_bank *bank;
 890         unsigned long flags;
 891
 892         bank = container_of(chip, struct gpio_bank, chip);
 893
 894         if (!bank->dbck) {
 895                 bank->dbck = clk_get(bank->dev, "dbclk");
 896                 if (IS_ERR(bank->dbck))
 897                         dev_err(bank->dev, "Could not get gpio dbck\n");
 898         }
 899
 900         spin_lock_irqsave(&bank->lock, flags);
 901         _set_gpio_debounce(bank, offset, debounce);
 902         spin_unlock_irqrestore(&bank->lock, flags);
 903
 904         return 0;
 905 }
 906
 907 static void gpio_set(struct gpio_chip *chip, unsigned offset, int value)
 908 {
 909         struct gpio_bank *bank;
 910         unsigned long flags;
 911
 912         bank = container_of(chip, struct gpio_bank, chip);
 913         spin_lock_irqsave(&bank->lock, flags);
 914         bank->set_dataout(bank, offset, value);
 915         spin_unlock_irqrestore(&bank->lock, flags);
 916 }
 917
 918 static int gpio_2irq(struct gpio_chip *chip, unsigned offset)
 919 {
 920         struct gpio_bank *bank;
 921
 922         bank = container_of(chip, struct gpio_bank, chip);
 923         return bank->irq_base + offset;
 924 }
 925
 926 /*---------------------------------------------------------------------*/
 927
 928 static void __init omap_gpio_show_rev(struct gpio_bank *bank)
 929 {
 930         static bool called;
 931         u32 rev;
 932
 933         if (called || bank->regs->revision == USHRT_MAX)
 934                 return;
 935
 936         rev = __raw_readw(bank->base + bank->regs->revision);
 937         pr_info("OMAP GPIO hardware version %d.%d\n",
 938                 (rev >> 4) & 0x0f, rev & 0x0f);
 939
 940         called = true;
 941 }
 942
 943 /* This lock class tells lockdep that GPIO irqs are in a different
 944  * category than their parents, so it won't report false recursion.
 945  */
 946 static struct lock_class_key gpio_lock_class;
 947
 948 static void omap_gpio_mod_init(struct gpio_bank *bank)
 949 {
 950         void __iomem *base = bank->base;
 951         u32 l = 0xffffffff;
 952
 953         if (bank->width == 16)
 954                 l = 0xffff;
 955
 956         if (bank->is_mpuio) {
 957                 __raw_writel(l, bank->base + bank->regs->irqenable);
 958                 return;
 959         }
 960
 961         _gpio_rmw(base, bank->regs->irqenable, l, bank->regs->irqenable_inv);
 962         _gpio_rmw(base, bank->regs->irqstatus, l,
 963                                         bank->regs->irqenable_inv == false);
 964         _gpio_rmw(base, bank->regs->irqenable, l, bank->regs->debounce_en != 0);
 965         _gpio_rmw(base, bank->regs->irqenable, l, bank->regs->ctrl != 0);
 966         if (bank->regs->debounce_en)
 967                 _gpio_rmw(base, bank->regs->debounce_en, 0, 1);
 968
 969         /* Save OE default value (0xffffffff) in the context */
 970         bank->context.oe = __raw_readl(bank->base + bank->regs->direction);
 971          /* Initialize interface clk ungated, module enabled */
 972         if (bank->regs->ctrl)
 973                 _gpio_rmw(base, bank->regs->ctrl, 0, 1);
 974 }
 975
 976 static __init void
 977 omap_mpuio_alloc_gc(struct gpio_bank *bank, unsigned int irq_start,
 978                     unsigned int num)
 979 {
 980         struct irq_chip_generic *gc;
 981         struct irq_chip_type *ct;
 982
 983         gc = irq_alloc_generic_chip("MPUIO", 1, irq_start, bank->base,
 984                                     handle_simple_irq);
 985         if (!gc) {
 986                 dev_err(bank->dev, "Memory alloc failed for gc\n");
 987                 return;
 988         }
 989
 990         ct = gc->chip_types;
 991
 992         /* NOTE: No ack required, reading IRQ status clears it. */
 993         ct->chip.irq_mask = irq_gc_mask_set_bit;
 994         ct->chip.irq_unmask = irq_gc_mask_clr_bit;
 995         ct->chip.irq_set_type = gpio_irq_type;
 996
 997         if (bank->regs->wkup_en)
 998                 ct->chip.irq_set_wake = gpio_wake_enable,
 999
1000         ct->regs.mask = OMAP_MPUIO_GPIO_INT / bank->stride;
1001         irq_setup_generic_chip(gc, IRQ_MSK(num), IRQ_GC_INIT_MASK_CACHE,
1002                                IRQ_NOREQUEST | IRQ_NOPROBE, 0);
1003 }
1004
1005 static void __devinit omap_gpio_chip_init(struct gpio_bank *bank)
1006 {
1007         int j;
1008         static int gpio;
1009
1010         /*
1011          * REVISIT eventually switch from OMAP-specific gpio structs
1012          * over to the generic ones
1013          */
1014         bank->chip.request = omap_gpio_request;
1015         bank->chip.free = omap_gpio_free;
1016         bank->chip.direction_input = gpio_input;
1017         bank->chip.get = gpio_get;
1018         bank->chip.direction_output = gpio_output;
1019         bank->chip.set_debounce = gpio_debounce;
1020         bank->chip.set = gpio_set;
1021         bank->chip.to_irq = gpio_2irq;
1022         if (bank->is_mpuio) {
1023                 bank->chip.label = "mpuio";
1024                 if (bank->regs->wkup_en)
1025                         bank->chip.dev = &omap_mpuio_device.dev;
1026                 bank->chip.base = OMAP_MPUIO(0);
1027         } else {
1028                 bank->chip.label = "gpio";
1029                 bank->chip.base = gpio;
1030                 gpio += bank->width;
1031         }
1032         bank->chip.ngpio = bank->width;
1033
1034         gpiochip_add(&bank->chip);
1035
1036         for (j = bank->irq_base; j < bank->irq_base + bank->width; j++) {
1037                 irq_set_lockdep_class(j, &gpio_lock_class);
1038                 irq_set_chip_data(j, bank);
1039                 if (bank->is_mpuio) {
1040                         omap_mpuio_alloc_gc(bank, j, bank->width);
1041                 } else {
1042                         irq_set_chip(j, &gpio_irq_chip);
1043                         irq_set_handler(j, handle_simple_irq);
1044                         set_irq_flags(j, IRQF_VALID);
1045                 }
1046         }
1047         irq_set_chained_handler(bank->irq, gpio_irq_handler);
1048         irq_set_handler_data(bank->irq, bank);
1049 }
1050
1051 static const struct of_device_id omap_gpio_match[];
1052
1053 static int __devinit omap_gpio_probe(struct platform_device *pdev)
1054 {
1055         struct device *dev = &pdev->dev;
1056         struct device_node *node = dev->of_node;
1057         const struct of_device_id *match;
1058         struct omap_gpio_platform_data *pdata;
1059         struct resource *res;
1060         struct gpio_bank *bank;
1061         int ret = 0;
1062
1063         match = of_match_device(of_match_ptr(omap_gpio_match), dev);
1064
1065         pdata = match ? match->data : dev->platform_data;
1066         if (!pdata)
1067                 return -EINVAL;
1068
1069         bank = devm_kzalloc(&pdev->dev, sizeof(struct gpio_bank), GFP_KERNEL);
1070         if (!bank) {
1071                 dev_err(dev, "Memory alloc failed\n");
1072                 return -ENOMEM;
1073         }
1074
1075         res = platform_get_resource(pdev, IORESOURCE_IRQ, 0);
1076         if (unlikely(!res)) {
1077                 dev_err(dev, "Invalid IRQ resource\n");
1078                 return -ENODEV;
1079         }
1080
1081         bank->irq = res->start;
1082         bank->dev = dev;
1083         bank->dbck_flag = pdata->dbck_flag;
1084         bank->stride = pdata->bank_stride;
1085         bank->width = pdata->bank_width;
1086         bank->is_mpuio = pdata->is_mpuio;
1087         bank->non_wakeup_gpios = pdata->non_wakeup_gpios;
1088         bank->loses_context = pdata->loses_context;
1089         bank->get_context_loss_count = pdata->get_context_loss_count;
1090         bank->regs = pdata->regs;
1091 #ifdef CONFIG_OF_GPIO
1092         bank->chip.of_node = of_node_get(node);
1093 #endif
1094
1095         bank->irq_base = irq_alloc_descs(-1, 0, bank->width, 0);
1096         if (bank->irq_base < 0) {
1097                 dev_err(dev, "Couldn't allocate IRQ numbers\n");
1098                 return -ENODEV;
1099         }
1100
1101         bank->domain = irq_domain_add_legacy(node, bank->width, bank->irq_base,
1102                                              0, &irq_domain_simple_ops, NULL);
1103
1104         if (bank->regs->set_dataout && bank->regs->clr_dataout)
1105                 bank->set_dataout = _set_gpio_dataout_reg;
1106         else
1107                 bank->set_dataout = _set_gpio_dataout_mask;
1108
1109         spin_lock_init(&bank->lock);
1110
1111         /* Static mapping, never released */
1112         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1113         if (unlikely(!res)) {
1114                 dev_err(dev, "Invalid mem resource\n");
1115                 return -ENODEV;
1116         }
1117
1118         if (!devm_request_mem_region(dev, res->start, resource_size(res),
1119                                      pdev->name)) {
1120                 dev_err(dev, "Region already claimed\n");
1121                 return -EBUSY;
1122         }
1123
1124         bank->base = devm_ioremap(dev, res->start, resource_size(res));
1125         if (!bank->base) {
1126                 dev_err(dev, "Could not ioremap\n");
1127                 return -ENOMEM;
1128         }
1129
1130         platform_set_drvdata(pdev, bank);
1131
1132         pm_runtime_enable(bank->dev);
1133         pm_runtime_irq_safe(bank->dev);
1134         pm_runtime_get_sync(bank->dev);
1135
1136         if (bank->is_mpuio)
1137                 mpuio_init(bank);
1138
1139         omap_gpio_mod_init(bank);
1140         omap_gpio_chip_init(bank);
1141         omap_gpio_show_rev(bank);
1142
1143         pm_runtime_put(bank->dev);
1144
1145         list_add_tail(&bank->node, &omap_gpio_list);
1146
1147         return ret;
1148 }
1149
1150 #ifdef CONFIG_ARCH_OMAP2PLUS
1151
1152 #if defined(CONFIG_PM_SLEEP)
1153 static int omap_gpio_suspend(struct device *dev)
1154 {
1155         struct platform_device *pdev = to_platform_device(dev);
1156         struct gpio_bank *bank = platform_get_drvdata(pdev);
1157         void __iomem *base = bank->base;
1158         void __iomem *wakeup_enable;
1159         unsigned long flags;
1160
1161         if (!bank->mod_usage || !bank->loses_context)
1162                 return 0;
1163
1164         if (!bank->regs->wkup_en || !bank->suspend_wakeup)
1165                 return 0;
1166
1167         wakeup_enable = bank->base + bank->regs->wkup_en;
1168
1169         spin_lock_irqsave(&bank->lock, flags);
1170         bank->saved_wakeup = __raw_readl(wakeup_enable);
1171         _gpio_rmw(base, bank->regs->wkup_en, 0xffffffff, 0);
1172         _gpio_rmw(base, bank->regs->wkup_en, bank->suspend_wakeup, 1);
1173         spin_unlock_irqrestore(&bank->lock, flags);
1174
1175         return 0;
1176 }
1177
1178 static int omap_gpio_resume(struct device *dev)
1179 {
1180         struct platform_device *pdev = to_platform_device(dev);
1181         struct gpio_bank *bank = platform_get_drvdata(pdev);
1182         void __iomem *base = bank->base;
1183         unsigned long flags;
1184
1185         if (!bank->mod_usage || !bank->loses_context)
1186                 return 0;
1187
1188         if (!bank->regs->wkup_en || !bank->saved_wakeup)
1189                 return 0;
1190
1191         spin_lock_irqsave(&bank->lock, flags);
1192         _gpio_rmw(base, bank->regs->wkup_en, 0xffffffff, 0);
1193         _gpio_rmw(base, bank->regs->wkup_en, bank->saved_wakeup, 1);
1194         spin_unlock_irqrestore(&bank->lock, flags);
1195
1196         return 0;
1197 }
1198 #endif /* CONFIG_PM_SLEEP */
1199
1200 #if defined(CONFIG_PM_RUNTIME)
1201 static void omap_gpio_restore_context(struct gpio_bank *bank);
1202
1203 static int omap_gpio_runtime_suspend(struct device *dev)
1204 {
1205         struct platform_device *pdev = to_platform_device(dev);
1206         struct gpio_bank *bank = platform_get_drvdata(pdev);
1207         u32 l1 = 0, l2 = 0;
1208         unsigned long flags;
1209         u32 wake_low, wake_hi;
1210
1211         spin_lock_irqsave(&bank->lock, flags);
1212
1213         /*
1214          * Only edges can generate a wakeup event to the PRCM.
1215          *
1216          * Therefore, ensure any wake-up capable GPIOs have
1217          * edge-detection enabled before going idle to ensure a wakeup
1218          * to the PRCM is generated on a GPIO transition. (c.f. 34xx
1219          * NDA TRM 25.5.3.1)
1220          *
1221          * The normal values will be restored upon ->runtime_resume()
1222          * by writing back the values saved in bank->context.
1223          */
1224         wake_low = bank->context.leveldetect0 & bank->context.wake_en;
1225         if (wake_low)
1226                 __raw_writel(wake_low | bank->context.fallingdetect,
1227                              bank->base + bank->regs->fallingdetect);
1228         wake_hi = bank->context.leveldetect1 & bank->context.wake_en;
1229         if (wake_hi)
1230                 __raw_writel(wake_hi | bank->context.risingdetect,
1231                              bank->base + bank->regs->risingdetect);
1232
1233         if (bank->power_mode != OFF_MODE) {
1234                 bank->power_mode = 0;
1235                 goto update_gpio_context_count;
1236         }
1237         /*
1238          * If going to OFF, remove triggering for all
1239          * non-wakeup GPIOs.  Otherwise spurious IRQs will be
1240          * generated.  See OMAP2420 Errata item 1.101.
1241          */
1242         if (!(bank->enabled_non_wakeup_gpios))
1243                 goto update_gpio_context_count;
1244
1245         bank->saved_datain = __raw_readl(bank->base +
1246                                                 bank->regs->datain);
1247         l1 = __raw_readl(bank->base + bank->regs->fallingdetect);
1248         l2 = __raw_readl(bank->base + bank->regs->risingdetect);
1249
1250         bank->saved_fallingdetect = l1;
1251         bank->saved_risingdetect = l2;
1252         l1 &= ~bank->enabled_non_wakeup_gpios;
1253         l2 &= ~bank->enabled_non_wakeup_gpios;
1254
1255         __raw_writel(l1, bank->base + bank->regs->fallingdetect);
1256         __raw_writel(l2, bank->base + bank->regs->risingdetect);
1257
1258         bank->workaround_enabled = true;
1259
1260 update_gpio_context_count:
1261         if (bank->get_context_loss_count)
1262                 bank->context_loss_count =
1263                                 bank->get_context_loss_count(bank->dev);
1264
1265         _gpio_dbck_disable(bank);
1266         spin_unlock_irqrestore(&bank->lock, flags);
1267
1268         return 0;
1269 }
1270
1271 static int omap_gpio_runtime_resume(struct device *dev)
1272 {
1273         struct platform_device *pdev = to_platform_device(dev);
1274         struct gpio_bank *bank = platform_get_drvdata(pdev);
1275         int context_lost_cnt_after;
1276         u32 l = 0, gen, gen0, gen1;
1277         unsigned long flags;
1278
1279         spin_lock_irqsave(&bank->lock, flags);
1280         _gpio_dbck_enable(bank);
1281
1282         /*
1283          * In ->runtime_suspend(), level-triggered, wakeup-enabled
1284          * GPIOs were set to edge trigger also in order to be able to
1285          * generate a PRCM wakeup.  Here we restore the
1286          * pre-runtime_suspend() values for edge triggering.
1287          */
1288         __raw_writel(bank->context.fallingdetect,
1289                      bank->base + bank->regs->fallingdetect);
1290         __raw_writel(bank->context.risingdetect,
1291                      bank->base + bank->regs->risingdetect);
1292
1293         if (!bank->enabled_non_wakeup_gpios || !bank->workaround_enabled) {
1294                 spin_unlock_irqrestore(&bank->lock, flags);
1295                 return 0;
1296         }
1297
1298         if (bank->get_context_loss_count) {
1299                 context_lost_cnt_after =
1300                         bank->get_context_loss_count(bank->dev);
1301                 if (context_lost_cnt_after != bank->context_loss_count ||
1302                                                 !context_lost_cnt_after) {
1303                         omap_gpio_restore_context(bank);
1304                 } else {
1305                         spin_unlock_irqrestore(&bank->lock, flags);
1306                         return 0;
1307                 }
1308         }
1309
1310         __raw_writel(bank->saved_fallingdetect,
1311                         bank->base + bank->regs->fallingdetect);
1312         __raw_writel(bank->saved_risingdetect,
1313                         bank->base + bank->regs->risingdetect);
1314         l = __raw_readl(bank->base + bank->regs->datain);
1315
1316         /*
1317          * Check if any of the non-wakeup interrupt GPIOs have changed
1318          * state.  If so, generate an IRQ by software.  This is
1319          * horribly racy, but it's the best we can do to work around
1320          * this silicon bug.
1321          */
1322         l ^= bank->saved_datain;
1323         l &= bank->enabled_non_wakeup_gpios;
1324
1325         /*
1326          * No need to generate IRQs for the rising edge for gpio IRQs
1327          * configured with falling edge only; and vice versa.
1328          */
1329         gen0 = l & bank->saved_fallingdetect;
1330         gen0 &= bank->saved_datain;
1331
1332         gen1 = l & bank->saved_risingdetect;
1333         gen1 &= ~(bank->saved_datain);
1334
1335         /* FIXME: Consider GPIO IRQs with level detections properly! */
1336         gen = l & (~(bank->saved_fallingdetect) & ~(bank->saved_risingdetect));
1337         /* Consider all GPIO IRQs needed to be updated */
1338         gen |= gen0 | gen1;
1339
1340         if (gen) {
1341                 u32 old0, old1;
1342
1343                 old0 = __raw_readl(bank->base + bank->regs->leveldetect0);
1344                 old1 = __raw_readl(bank->base + bank->regs->leveldetect1);
1345
1346                 if (cpu_is_omap24xx() || cpu_is_omap34xx()) {
1347                         __raw_writel(old0 | gen, bank->base +
1348                                                 bank->regs->leveldetect0);
1349                         __raw_writel(old1 | gen, bank->base +
1350                                                 bank->regs->leveldetect1);
1351                 }
1352
1353                 if (cpu_is_omap44xx()) {
1354                         __raw_writel(old0 | l, bank->base +
1355                                                 bank->regs->leveldetect0);
1356                         __raw_writel(old1 | l, bank->base +
1357                                                 bank->regs->leveldetect1);
1358                 }
1359                 __raw_writel(old0, bank->base + bank->regs->leveldetect0);
1360                 __raw_writel(old1, bank->base + bank->regs->leveldetect1);
1361         }
1362
1363         bank->workaround_enabled = false;
1364         spin_unlock_irqrestore(&bank->lock, flags);
1365
1366         return 0;
1367 }
1368 #endif /* CONFIG_PM_RUNTIME */
1369
1370 void omap2_gpio_prepare_for_idle(int pwr_mode)
1371 {
1372         struct gpio_bank *bank;
1373
1374         list_for_each_entry(bank, &omap_gpio_list, node) {
1375                 if (!bank->mod_usage || !bank->loses_context)
1376                         continue;
1377
1378                 bank->power_mode = pwr_mode;
1379
1380                 pm_runtime_put_sync_suspend(bank->dev);
1381         }
1382 }
1383
1384 void omap2_gpio_resume_after_idle(void)
1385 {
1386         struct gpio_bank *bank;
1387
1388         list_for_each_entry(bank, &omap_gpio_list, node) {
1389                 if (!bank->mod_usage || !bank->loses_context)
1390                         continue;
1391
1392                 pm_runtime_get_sync(bank->dev);
1393         }
1394 }
1395
1396 #if defined(CONFIG_PM_RUNTIME)
1397 static void omap_gpio_restore_context(struct gpio_bank *bank)
1398 {
1399         __raw_writel(bank->context.wake_en,
1400                                 bank->base + bank->regs->wkup_en);
1401         __raw_writel(bank->context.ctrl, bank->base + bank->regs->ctrl);
1402         __raw_writel(bank->context.leveldetect0,
1403                                 bank->base + bank->regs->leveldetect0);
1404         __raw_writel(bank->context.leveldetect1,
1405                                 bank->base + bank->regs->leveldetect1);
1406         __raw_writel(bank->context.risingdetect,
1407                                 bank->base + bank->regs->risingdetect);
1408         __raw_writel(bank->context.fallingdetect,
1409                                 bank->base + bank->regs->fallingdetect);
1410         if (bank->regs->set_dataout && bank->regs->clr_dataout)
1411                 __raw_writel(bank->context.dataout,
1412                                 bank->base + bank->regs->set_dataout);
1413         else
1414                 __raw_writel(bank->context.dataout,
1415                                 bank->base + bank->regs->dataout);
1416         __raw_writel(bank->context.oe, bank->base + bank->regs->direction);
1417
1418         if (bank->dbck_enable_mask) {
1419                 __raw_writel(bank->context.debounce, bank->base +
1420                                         bank->regs->debounce);
1421                 __raw_writel(bank->context.debounce_en,
1422                                         bank->base + bank->regs->debounce_en);
1423         }
1424
1425         __raw_writel(bank->context.irqenable1,
1426                                 bank->base + bank->regs->irqenable);
1427         __raw_writel(bank->context.irqenable2,
1428                                 bank->base + bank->regs->irqenable2);
1429 }
1430 #endif /* CONFIG_PM_RUNTIME */
1431 #else
1432 #define omap_gpio_suspend NULL
1433 #define omap_gpio_resume NULL
1434 #define omap_gpio_runtime_suspend NULL
1435 #define omap_gpio_runtime_resume NULL
1436 #endif
1437
1438 static const struct dev_pm_ops gpio_pm_ops = {
1439         SET_SYSTEM_SLEEP_PM_OPS(omap_gpio_suspend, omap_gpio_resume)
1440         SET_RUNTIME_PM_OPS(omap_gpio_runtime_suspend, omap_gpio_runtime_resume,
1441                                                                         NULL)
1442 };
1443
1444 #if defined(CONFIG_OF)
1445 static struct omap_gpio_reg_offs omap2_gpio_regs = {
1446         .revision =             OMAP24XX_GPIO_REVISION,
1447         .direction =            OMAP24XX_GPIO_OE,
1448         .datain =               OMAP24XX_GPIO_DATAIN,
1449         .dataout =              OMAP24XX_GPIO_DATAOUT,
1450         .set_dataout =          OMAP24XX_GPIO_SETDATAOUT,
1451         .clr_dataout =          OMAP24XX_GPIO_CLEARDATAOUT,
1452         .irqstatus =            OMAP24XX_GPIO_IRQSTATUS1,
1453         .irqstatus2 =           OMAP24XX_GPIO_IRQSTATUS2,
1454         .irqenable =            OMAP24XX_GPIO_IRQENABLE1,
1455         .irqenable2 =           OMAP24XX_GPIO_IRQENABLE2,
1456         .set_irqenable =        OMAP24XX_GPIO_SETIRQENABLE1,
1457         .clr_irqenable =        OMAP24XX_GPIO_CLEARIRQENABLE1,
1458         .debounce =             OMAP24XX_GPIO_DEBOUNCE_VAL,
1459         .debounce_en =          OMAP24XX_GPIO_DEBOUNCE_EN,
1460         .ctrl =                 OMAP24XX_GPIO_CTRL,
1461         .wkup_en =              OMAP24XX_GPIO_WAKE_EN,
1462         .leveldetect0 =         OMAP24XX_GPIO_LEVELDETECT0,
1463         .leveldetect1 =         OMAP24XX_GPIO_LEVELDETECT1,
1464         .risingdetect =         OMAP24XX_GPIO_RISINGDETECT,
1465         .fallingdetect =        OMAP24XX_GPIO_FALLINGDETECT,
1466 };
1467
1468 static struct omap_gpio_reg_offs omap4_gpio_regs = {
1469         .revision =             OMAP4_GPIO_REVISION,
1470         .direction =            OMAP4_GPIO_OE,
1471         .datain =               OMAP4_GPIO_DATAIN,
1472         .dataout =              OMAP4_GPIO_DATAOUT,
1473         .set_dataout =          OMAP4_GPIO_SETDATAOUT,
1474         .clr_dataout =          OMAP4_GPIO_CLEARDATAOUT,
1475         .irqstatus =            OMAP4_GPIO_IRQSTATUS0,
1476         .irqstatus2 =           OMAP4_GPIO_IRQSTATUS1,
1477         .irqenable =            OMAP4_GPIO_IRQSTATUSSET0,
1478         .irqenable2 =           OMAP4_GPIO_IRQSTATUSSET1,
1479         .set_irqenable =        OMAP4_GPIO_IRQSTATUSSET0,
1480         .clr_irqenable =        OMAP4_GPIO_IRQSTATUSCLR0,
1481         .debounce =             OMAP4_GPIO_DEBOUNCINGTIME,
1482         .debounce_en =          OMAP4_GPIO_DEBOUNCENABLE,
1483         .ctrl =                 OMAP4_GPIO_CTRL,
1484         .wkup_en =              OMAP4_GPIO_IRQWAKEN0,
1485         .leveldetect0 =         OMAP4_GPIO_LEVELDETECT0,
1486         .leveldetect1 =         OMAP4_GPIO_LEVELDETECT1,
1487         .risingdetect =         OMAP4_GPIO_RISINGDETECT,
1488         .fallingdetect =        OMAP4_GPIO_FALLINGDETECT,
1489 };
1490
1491 static struct omap_gpio_platform_data omap2_pdata = {
1492         .regs = &omap2_gpio_regs,
1493         .bank_width = 32,
1494         .dbck_flag = false,
1495 };
1496
1497 static struct omap_gpio_platform_data omap3_pdata = {
1498         .regs = &omap2_gpio_regs,
1499         .bank_width = 32,
1500         .dbck_flag = true,
1501 };
1502
1503 static struct omap_gpio_platform_data omap4_pdata = {
1504         .regs = &omap4_gpio_regs,
1505         .bank_width = 32,
1506         .dbck_flag = true,
1507 };
1508
1509 static const struct of_device_id omap_gpio_match[] = {
1510         {
1511                 .compatible = "ti,omap4-gpio",
1512                 .data = &omap4_pdata,
1513         },
1514         {
1515                 .compatible = "ti,omap3-gpio",
1516                 .data = &omap3_pdata,
1517         },
1518         {
1519                 .compatible = "ti,omap2-gpio",
1520                 .data = &omap2_pdata,
1521         },
1522         { },
1523 };
1524 MODULE_DEVICE_TABLE(of, omap_gpio_match);
1525 #endif
1526
1527 static struct platform_driver omap_gpio_driver = {
1528         .probe          = omap_gpio_probe,
1529         .driver         = {
1530                 .name   = "omap_gpio",
1531                 .pm     = &gpio_pm_ops,
1532                 .of_match_table = of_match_ptr(omap_gpio_match),
1533         },
1534 };
1535
1536 /*
1537  * gpio driver register needs to be done before
1538  * machine_init functions access gpio APIs.
1539  * Hence omap_gpio_drv_reg() is a postcore_initcall.
1540  */
1541 static int __init omap_gpio_drv_reg(void)
1542 {
1543         return platform_driver_register(&omap_gpio_driver);
1544 }
1545 postcore_initcall(omap_gpio_drv_reg);