drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/rbtree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/dma-fence.h>
  38
  39 #include <drm/ttm/ttm_bo_api.h>
  40 #include <drm/ttm/ttm_bo_driver.h>
  41 #include <drm/ttm/ttm_placement.h>
  42 #include <drm/ttm/ttm_module.h>
  43 #include <drm/ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48 #include <drm/gpu_scheduler.h>
  49
  50 #include <kgd_kfd_interface.h>
  51 #include "dm_pp_interface.h"
  52 #include "kgd_pp_interface.h"
  53
  54 #include "amd_shared.h"
  55 #include "amdgpu_mode.h"
  56 #include "amdgpu_ih.h"
  57 #include "amdgpu_irq.h"
  58 #include "amdgpu_ucode.h"
  59 #include "amdgpu_ttm.h"
  60 #include "amdgpu_psp.h"
  61 #include "amdgpu_gds.h"
  62 #include "amdgpu_sync.h"
  63 #include "amdgpu_ring.h"
  64 #include "amdgpu_vm.h"
  65 #include "amdgpu_dpm.h"
  66 #include "amdgpu_acp.h"
  67 #include "amdgpu_uvd.h"
  68 #include "amdgpu_vce.h"
  69 #include "amdgpu_vcn.h"
  70 #include "amdgpu_mn.h"
  71 #include "amdgpu_gmc.h"
  72 #include "amdgpu_dm.h"
  73 #include "amdgpu_virt.h"
  74 #include "amdgpu_gart.h"
  75 #include "amdgpu_debugfs.h"
  76
  77 /*
  78  * Modules parameters.
  79  */
  80 extern int amdgpu_modeset;
  81 extern int amdgpu_vram_limit;
  82 extern int amdgpu_vis_vram_limit;
  83 extern int amdgpu_gart_size;
  84 extern int amdgpu_gtt_size;
  85 extern int amdgpu_moverate;
  86 extern int amdgpu_benchmarking;
  87 extern int amdgpu_testing;
  88 extern int amdgpu_audio;
  89 extern int amdgpu_disp_priority;
  90 extern int amdgpu_hw_i2c;
  91 extern int amdgpu_pcie_gen2;
  92 extern int amdgpu_msi;
  93 extern int amdgpu_lockup_timeout;
  94 extern int amdgpu_dpm;
  95 extern int amdgpu_fw_load_type;
  96 extern int amdgpu_aspm;
  97 extern int amdgpu_runtime_pm;
  98 extern uint amdgpu_ip_block_mask;
  99 extern int amdgpu_bapm;
 100 extern int amdgpu_deep_color;
 101 extern int amdgpu_vm_size;
 102 extern int amdgpu_vm_block_size;
 103 extern int amdgpu_vm_fragment_size;
 104 extern int amdgpu_vm_fault_stop;
 105 extern int amdgpu_vm_debug;
 106 extern int amdgpu_vm_update_mode;
 107 extern int amdgpu_dc;
 108 extern int amdgpu_dc_log;
 109 extern int amdgpu_sched_jobs;
 110 extern int amdgpu_sched_hw_submission;
 111 extern int amdgpu_no_evict;
 112 extern int amdgpu_direct_gma_size;
 113 extern uint amdgpu_pcie_gen_cap;
 114 extern uint amdgpu_pcie_lane_cap;
 115 extern uint amdgpu_cg_mask;
 116 extern uint amdgpu_pg_mask;
 117 extern uint amdgpu_sdma_phase_quantum;
 118 extern char *amdgpu_disable_cu;
 119 extern char *amdgpu_virtual_display;
 120 extern uint amdgpu_pp_feature_mask;
 121 extern int amdgpu_vram_page_split;
 122 extern int amdgpu_ngg;
 123 extern int amdgpu_prim_buf_per_se;
 124 extern int amdgpu_pos_buf_per_se;
 125 extern int amdgpu_cntl_sb_buf_per_se;
 126 extern int amdgpu_param_buf_per_se;
 127 extern int amdgpu_job_hang_limit;
 128 extern int amdgpu_lbpw;
 129 extern int amdgpu_compute_multipipe;
 130 extern int amdgpu_gpu_recovery;
 131 extern int amdgpu_emu_mode;
 132
 133 #ifdef CONFIG_DRM_AMDGPU_SI
 134 extern int amdgpu_si_support;
 135 #endif
 136 #ifdef CONFIG_DRM_AMDGPU_CIK
 137 extern int amdgpu_cik_support;
 138 #endif
 139
 140 #define AMDGPU_DEFAULT_GTT_SIZE_MB              3072ULL /* 3GB by default */
 141 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 142 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 143 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 144 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
 145 #define AMDGPU_IB_POOL_SIZE                     16
 146 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 147 #define AMDGPUFB_CONN_LIMIT                     4
 148 #define AMDGPU_BIOS_NUM_SCRATCH                 16
 149
 150 /* max number of IP instances */
 151 #define AMDGPU_MAX_SDMA_INSTANCES               2
 152
 153 /* hard reset data */
 154 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 155
 156 /* reset flags */
 157 #define AMDGPU_RESET_GFX                        (1 << 0)
 158 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 159 #define AMDGPU_RESET_DMA                        (1 << 2)
 160 #define AMDGPU_RESET_CP                         (1 << 3)
 161 #define AMDGPU_RESET_GRBM                       (1 << 4)
 162 #define AMDGPU_RESET_DMA1                       (1 << 5)
 163 #define AMDGPU_RESET_RLC                        (1 << 6)
 164 #define AMDGPU_RESET_SEM                        (1 << 7)
 165 #define AMDGPU_RESET_IH                         (1 << 8)
 166 #define AMDGPU_RESET_VMC                        (1 << 9)
 167 #define AMDGPU_RESET_MC                         (1 << 10)
 168 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 169 #define AMDGPU_RESET_UVD                        (1 << 12)
 170 #define AMDGPU_RESET_VCE                        (1 << 13)
 171 #define AMDGPU_RESET_VCE1                       (1 << 14)
 172
 173 /* GFX current status */
 174 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 175 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 176 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 177 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 178 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 179
 180 /* max cursor sizes (in pixels) */
 181 #define CIK_CURSOR_WIDTH 128
 182 #define CIK_CURSOR_HEIGHT 128
 183
 184 struct amdgpu_device;
 185 struct amdgpu_ib;
 186 struct amdgpu_cs_parser;
 187 struct amdgpu_job;
 188 struct amdgpu_irq_src;
 189 struct amdgpu_fpriv;
 190 struct amdgpu_bo_va_mapping;
 191
 192 enum amdgpu_cp_irq {
 193         AMDGPU_CP_IRQ_GFX_EOP = 0,
 194         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 195         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 196         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 197         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 198         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 199         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 200         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 201         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 202
 203         AMDGPU_CP_IRQ_LAST
 204 };
 205
 206 enum amdgpu_sdma_irq {
 207         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 208         AMDGPU_SDMA_IRQ_TRAP1,
 209
 210         AMDGPU_SDMA_IRQ_LAST
 211 };
 212
 213 enum amdgpu_thermal_irq {
 214         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 215         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 216
 217         AMDGPU_THERMAL_IRQ_LAST
 218 };
 219
 220 enum amdgpu_kiq_irq {
 221         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
 222         AMDGPU_CP_KIQ_IRQ_LAST
 223 };
 224
 225 int amdgpu_device_ip_set_clockgating_state(struct amdgpu_device *adev,
 226                                            enum amd_ip_block_type block_type,
 227                                            enum amd_clockgating_state state);
 228 int amdgpu_device_ip_set_powergating_state(struct amdgpu_device *adev,
 229                                            enum amd_ip_block_type block_type,
 230                                            enum amd_powergating_state state);
 231 void amdgpu_device_ip_get_clockgating_state(struct amdgpu_device *adev,
 232                                             u32 *flags);
 233 int amdgpu_device_ip_wait_for_idle(struct amdgpu_device *adev,
 234                                    enum amd_ip_block_type block_type);
 235 bool amdgpu_device_ip_is_idle(struct amdgpu_device *adev,
 236                               enum amd_ip_block_type block_type);
 237
 238 #define AMDGPU_MAX_IP_NUM 16
 239
 240 struct amdgpu_ip_block_status {
 241         bool valid;
 242         bool sw;
 243         bool hw;
 244         bool late_initialized;
 245         bool hang;
 246 };
 247
 248 struct amdgpu_ip_block_version {
 249         const enum amd_ip_block_type type;
 250         const u32 major;
 251         const u32 minor;
 252         const u32 rev;
 253         const struct amd_ip_funcs *funcs;
 254 };
 255
 256 struct amdgpu_ip_block {
 257         struct amdgpu_ip_block_status status;
 258         const struct amdgpu_ip_block_version *version;
 259 };
 260
 261 int amdgpu_device_ip_block_version_cmp(struct amdgpu_device *adev,
 262                                        enum amd_ip_block_type type,
 263                                        u32 major, u32 minor);
 264
 265 struct amdgpu_ip_block *
 266 amdgpu_device_ip_get_ip_block(struct amdgpu_device *adev,
 267                               enum amd_ip_block_type type);
 268
 269 int amdgpu_device_ip_block_add(struct amdgpu_device *adev,
 270                                const struct amdgpu_ip_block_version *ip_block_version);
 271
 272 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 273 struct amdgpu_buffer_funcs {
 274         /* maximum bytes in a single operation */
 275         uint32_t        copy_max_bytes;
 276
 277         /* number of dw to reserve per operation */
 278         unsigned        copy_num_dw;
 279
 280         /* used for buffer migration */
 281         void (*emit_copy_buffer)(struct amdgpu_ib *ib,
 282                                  /* src addr in bytes */
 283                                  uint64_t src_offset,
 284                                  /* dst addr in bytes */
 285                                  uint64_t dst_offset,
 286                                  /* number of byte to transfer */
 287                                  uint32_t byte_count);
 288
 289         /* maximum bytes in a single operation */
 290         uint32_t        fill_max_bytes;
 291
 292         /* number of dw to reserve per operation */
 293         unsigned        fill_num_dw;
 294
 295         /* used for buffer clearing */
 296         void (*emit_fill_buffer)(struct amdgpu_ib *ib,
 297                                  /* value to write to memory */
 298                                  uint32_t src_data,
 299                                  /* dst addr in bytes */
 300                                  uint64_t dst_offset,
 301                                  /* number of byte to fill */
 302                                  uint32_t byte_count);
 303 };
 304
 305 /* provided by hw blocks that can write ptes, e.g., sdma */
 306 struct amdgpu_vm_pte_funcs {
 307         /* number of dw to reserve per operation */
 308         unsigned        copy_pte_num_dw;
 309
 310         /* copy pte entries from GART */
 311         void (*copy_pte)(struct amdgpu_ib *ib,
 312                          uint64_t pe, uint64_t src,
 313                          unsigned count);
 314
 315         /* write pte one entry at a time with addr mapping */
 316         void (*write_pte)(struct amdgpu_ib *ib, uint64_t pe,
 317                           uint64_t value, unsigned count,
 318                           uint32_t incr);
 319         /* for linear pte/pde updates without addr mapping */
 320         void (*set_pte_pde)(struct amdgpu_ib *ib,
 321                             uint64_t pe,
 322                             uint64_t addr, unsigned count,
 323                             uint32_t incr, uint64_t flags);
 324 };
 325
 326 /* provided by the ih block */
 327 struct amdgpu_ih_funcs {
 328         /* ring read/write ptr handling, called from interrupt context */
 329         u32 (*get_wptr)(struct amdgpu_device *adev);
 330         bool (*prescreen_iv)(struct amdgpu_device *adev);
 331         void (*decode_iv)(struct amdgpu_device *adev,
 332                           struct amdgpu_iv_entry *entry);
 333         void (*set_rptr)(struct amdgpu_device *adev);
 334 };
 335
 336 /*
 337  * BIOS.
 338  */
 339 bool amdgpu_get_bios(struct amdgpu_device *adev);
 340 bool amdgpu_read_bios(struct amdgpu_device *adev);
 341
 342 /*
 343  * Clocks
 344  */
 345
 346 #define AMDGPU_MAX_PPLL 3
 347
 348 struct amdgpu_clock {
 349         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 350         struct amdgpu_pll spll;
 351         struct amdgpu_pll mpll;
 352         /* 10 Khz units */
 353         uint32_t default_mclk;
 354         uint32_t default_sclk;
 355         uint32_t default_dispclk;
 356         uint32_t current_dispclk;
 357         uint32_t dp_extclk;
 358         uint32_t max_pixel_clock;
 359 };
 360
 361 /*
 362  * GEM.
 363  */
 364
 365 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 366 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 367
 368 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 369 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 370                                 struct drm_file *file_priv);
 371 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 372                                 struct drm_file *file_priv);
 373 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 374 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 375 struct drm_gem_object *
 376 amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 377                                  struct dma_buf_attachment *attach,
 378                                  struct sg_table *sg);
 379 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 380                                         struct drm_gem_object *gobj,
 381                                         int flags);
 382 struct drm_gem_object *amdgpu_gem_prime_import(struct drm_device *dev,
 383                                             struct dma_buf *dma_buf);
 384 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 385 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 386 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 387 int amdgpu_gem_prime_mmap(struct drm_gem_object *obj, struct vm_area_struct *vma);
 388
 389 /* sub-allocation manager, it has to be protected by another lock.
 390  * By conception this is an helper for other part of the driver
 391  * like the indirect buffer or semaphore, which both have their
 392  * locking.
 393  *
 394  * Principe is simple, we keep a list of sub allocation in offset
 395  * order (first entry has offset == 0, last entry has the highest
 396  * offset).
 397  *
 398  * When allocating new object we first check if there is room at
 399  * the end total_size - (last_object_offset + last_object_size) >=
 400  * alloc_size. If so we allocate new object there.
 401  *
 402  * When there is not enough room at the end, we start waiting for
 403  * each sub object until we reach object_offset+object_size >=
 404  * alloc_size, this object then become the sub object we return.
 405  *
 406  * Alignment can't be bigger than page size.
 407  *
 408  * Hole are not considered for allocation to keep things simple.
 409  * Assumption is that there won't be hole (all object on same
 410  * alignment).
 411  */
 412
 413 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 414
 415 struct amdgpu_sa_manager {
 416         wait_queue_head_t       wq;
 417         struct amdgpu_bo        *bo;
 418         struct list_head        *hole;
 419         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 420         struct list_head        olist;
 421         unsigned                size;
 422         uint64_t                gpu_addr;
 423         void                    *cpu_ptr;
 424         uint32_t                domain;
 425         uint32_t                align;
 426 };
 427
 428 /* sub-allocation buffer */
 429 struct amdgpu_sa_bo {
 430         struct list_head                olist;
 431         struct list_head                flist;
 432         struct amdgpu_sa_manager        *manager;
 433         unsigned                        soffset;
 434         unsigned                        eoffset;
 435         struct dma_fence                *fence;
 436 };
 437
 438 /*
 439  * GEM objects.
 440  */
 441 void amdgpu_gem_force_release(struct amdgpu_device *adev);
 442 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 443                              int alignment, u32 initial_domain,
 444                              u64 flags, enum ttm_bo_type type,
 445                              struct reservation_object *resv,
 446                              struct drm_gem_object **obj);
 447
 448 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 449                             struct drm_device *dev,
 450                             struct drm_mode_create_dumb *args);
 451 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 452                           struct drm_device *dev,
 453                           uint32_t handle, uint64_t *offset_p);
 454 int amdgpu_fence_slab_init(void);
 455 void amdgpu_fence_slab_fini(void);
 456
 457 /*
 458  * GPU doorbell structures, functions & helpers
 459  */
 460 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 461 {
 462         AMDGPU_DOORBELL_KIQ                     = 0x000,
 463         AMDGPU_DOORBELL_HIQ                     = 0x001,
 464         AMDGPU_DOORBELL_DIQ                     = 0x002,
 465         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 466         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 467         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 468         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 469         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 470         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 471         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 472         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 473         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 474         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 475         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 476         AMDGPU_DOORBELL_IH                      = 0x1E8,
 477         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 478         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 479 } AMDGPU_DOORBELL_ASSIGNMENT;
 480
 481 struct amdgpu_doorbell {
 482         /* doorbell mmio */
 483         resource_size_t         base;
 484         resource_size_t         size;
 485         u32 __iomem             *ptr;
 486         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 487 };
 488
 489 /*
 490  * 64bit doorbell, offset are in QWORD, occupy 2KB doorbell space
 491  */
 492 typedef enum _AMDGPU_DOORBELL64_ASSIGNMENT
 493 {
 494         /*
 495          * All compute related doorbells: kiq, hiq, diq, traditional compute queue, user queue, should locate in
 496          * a continues range so that programming CP_MEC_DOORBELL_RANGE_LOWER/UPPER can cover this range.
 497          *  Compute related doorbells are allocated from 0x00 to 0x8a
 498          */
 499
 500
 501         /* kernel scheduling */
 502         AMDGPU_DOORBELL64_KIQ                     = 0x00,
 503
 504         /* HSA interface queue and debug queue */
 505         AMDGPU_DOORBELL64_HIQ                     = 0x01,
 506         AMDGPU_DOORBELL64_DIQ                     = 0x02,
 507
 508         /* Compute engines */
 509         AMDGPU_DOORBELL64_MEC_RING0               = 0x03,
 510         AMDGPU_DOORBELL64_MEC_RING1               = 0x04,
 511         AMDGPU_DOORBELL64_MEC_RING2               = 0x05,
 512         AMDGPU_DOORBELL64_MEC_RING3               = 0x06,
 513         AMDGPU_DOORBELL64_MEC_RING4               = 0x07,
 514         AMDGPU_DOORBELL64_MEC_RING5               = 0x08,
 515         AMDGPU_DOORBELL64_MEC_RING6               = 0x09,
 516         AMDGPU_DOORBELL64_MEC_RING7               = 0x0a,
 517
 518         /* User queue doorbell range (128 doorbells) */
 519         AMDGPU_DOORBELL64_USERQUEUE_START         = 0x0b,
 520         AMDGPU_DOORBELL64_USERQUEUE_END           = 0x8a,
 521
 522         /* Graphics engine */
 523         AMDGPU_DOORBELL64_GFX_RING0               = 0x8b,
 524
 525         /*
 526          * Other graphics doorbells can be allocated here: from 0x8c to 0xef
 527          * Graphics voltage island aperture 1
 528          * default non-graphics QWORD index is 0xF0 - 0xFF inclusive
 529          */
 530
 531         /* sDMA engines */
 532         AMDGPU_DOORBELL64_sDMA_ENGINE0            = 0xF0,
 533         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE0     = 0xF1,
 534         AMDGPU_DOORBELL64_sDMA_ENGINE1            = 0xF2,
 535         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE1     = 0xF3,
 536
 537         /* Interrupt handler */
 538         AMDGPU_DOORBELL64_IH                      = 0xF4,  /* For legacy interrupt ring buffer */
 539         AMDGPU_DOORBELL64_IH_RING1                = 0xF5,  /* For page migration request log */
 540         AMDGPU_DOORBELL64_IH_RING2                = 0xF6,  /* For page migration translation/invalidation log */
 541
 542         /* VCN engine use 32 bits doorbell  */
 543         AMDGPU_DOORBELL64_VCN0_1                  = 0xF8, /* lower 32 bits for VNC0 and upper 32 bits for VNC1 */
 544         AMDGPU_DOORBELL64_VCN2_3                  = 0xF9,
 545         AMDGPU_DOORBELL64_VCN4_5                  = 0xFA,
 546         AMDGPU_DOORBELL64_VCN6_7                  = 0xFB,
 547
 548         /* overlap the doorbell assignment with VCN as they are  mutually exclusive
 549          * VCE engine's doorbell is 32 bit and two VCE ring share one QWORD
 550          */
 551         AMDGPU_DOORBELL64_UVD_RING0_1             = 0xF8,
 552         AMDGPU_DOORBELL64_UVD_RING2_3             = 0xF9,
 553         AMDGPU_DOORBELL64_UVD_RING4_5             = 0xFA,
 554         AMDGPU_DOORBELL64_UVD_RING6_7             = 0xFB,
 555
 556         AMDGPU_DOORBELL64_VCE_RING0_1             = 0xFC,
 557         AMDGPU_DOORBELL64_VCE_RING2_3             = 0xFD,
 558         AMDGPU_DOORBELL64_VCE_RING4_5             = 0xFE,
 559         AMDGPU_DOORBELL64_VCE_RING6_7             = 0xFF,
 560
 561         AMDGPU_DOORBELL64_MAX_ASSIGNMENT          = 0xFF,
 562         AMDGPU_DOORBELL64_INVALID                 = 0xFFFF
 563 } AMDGPU_DOORBELL64_ASSIGNMENT;
 564
 565 /*
 566  * IRQS.
 567  */
 568
 569 struct amdgpu_flip_work {
 570         struct delayed_work             flip_work;
 571         struct work_struct              unpin_work;
 572         struct amdgpu_device            *adev;
 573         int                             crtc_id;
 574         u32                             target_vblank;
 575         uint64_t                        base;
 576         struct drm_pending_vblank_event *event;
 577         struct amdgpu_bo                *old_abo;
 578         struct dma_fence                *excl;
 579         unsigned                        shared_count;
 580         struct dma_fence                **shared;
 581         struct dma_fence_cb             cb;
 582         bool                            async;
 583 };
 584
 585
 586 /*
 587  * CP & rings.
 588  */
 589
 590 struct amdgpu_ib {
 591         struct amdgpu_sa_bo             *sa_bo;
 592         uint32_t                        length_dw;
 593         uint64_t                        gpu_addr;
 594         uint32_t                        *ptr;
 595         uint32_t                        flags;
 596 };
 597
 598 extern const struct drm_sched_backend_ops amdgpu_sched_ops;
 599
 600 int amdgpu_job_alloc(struct amdgpu_device *adev, unsigned num_ibs,
 601                      struct amdgpu_job **job, struct amdgpu_vm *vm);
 602 int amdgpu_job_alloc_with_ib(struct amdgpu_device *adev, unsigned size,
 603                              struct amdgpu_job **job);
 604
 605 void amdgpu_job_free_resources(struct amdgpu_job *job);
 606 void amdgpu_job_free(struct amdgpu_job *job);
 607 int amdgpu_job_submit(struct amdgpu_job *job, struct amdgpu_ring *ring,
 608                       struct drm_sched_entity *entity, void *owner,
 609                       struct dma_fence **f);
 610
 611 /*
 612  * Queue manager
 613  */
 614 struct amdgpu_queue_mapper {
 615         int             hw_ip;
 616         struct mutex    lock;
 617         /* protected by lock */
 618         struct amdgpu_ring *queue_map[AMDGPU_MAX_RINGS];
 619 };
 620
 621 struct amdgpu_queue_mgr {
 622         struct amdgpu_queue_mapper mapper[AMDGPU_MAX_IP_NUM];
 623 };
 624
 625 int amdgpu_queue_mgr_init(struct amdgpu_device *adev,
 626                           struct amdgpu_queue_mgr *mgr);
 627 int amdgpu_queue_mgr_fini(struct amdgpu_device *adev,
 628                           struct amdgpu_queue_mgr *mgr);
 629 int amdgpu_queue_mgr_map(struct amdgpu_device *adev,
 630                          struct amdgpu_queue_mgr *mgr,
 631                          u32 hw_ip, u32 instance, u32 ring,
 632                          struct amdgpu_ring **out_ring);
 633
 634 /*
 635  * context related structures
 636  */
 637
 638 struct amdgpu_ctx_ring {
 639         uint64_t                sequence;
 640         struct dma_fence        **fences;
 641         struct drm_sched_entity entity;
 642 };
 643
 644 struct amdgpu_ctx {
 645         struct kref             refcount;
 646         struct amdgpu_device    *adev;
 647         struct amdgpu_queue_mgr queue_mgr;
 648         unsigned                reset_counter;
 649         unsigned        reset_counter_query;
 650         uint32_t                vram_lost_counter;
 651         spinlock_t              ring_lock;
 652         struct dma_fence        **fences;
 653         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
 654         bool                    preamble_presented;
 655         enum drm_sched_priority init_priority;
 656         enum drm_sched_priority override_priority;
 657         struct mutex            lock;
 658         atomic_t        guilty;
 659 };
 660
 661 struct amdgpu_ctx_mgr {
 662         struct amdgpu_device    *adev;
 663         struct mutex            lock;
 664         /* protected by lock */
 665         struct idr              ctx_handles;
 666 };
 667
 668 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
 669 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
 670
 671 int amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
 672                               struct dma_fence *fence, uint64_t *seq);
 673 struct dma_fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
 674                                    struct amdgpu_ring *ring, uint64_t seq);
 675 void amdgpu_ctx_priority_override(struct amdgpu_ctx *ctx,
 676                                   enum drm_sched_priority priority);
 677
 678 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
 679                      struct drm_file *filp);
 680
 681 int amdgpu_ctx_wait_prev_fence(struct amdgpu_ctx *ctx, unsigned ring_id);
 682
 683 void amdgpu_ctx_mgr_init(struct amdgpu_ctx_mgr *mgr);
 684 void amdgpu_ctx_mgr_fini(struct amdgpu_ctx_mgr *mgr);
 685
 686
 687 /*
 688  * file private structure
 689  */
 690
 691 struct amdgpu_fpriv {
 692         struct amdgpu_vm        vm;
 693         struct amdgpu_bo_va     *prt_va;
 694         struct amdgpu_bo_va     *csa_va;
 695         struct mutex            bo_list_lock;
 696         struct idr              bo_list_handles;
 697         struct amdgpu_ctx_mgr   ctx_mgr;
 698 };
 699
 700 /*
 701  * residency list
 702  */
 703 struct amdgpu_bo_list_entry {
 704         struct amdgpu_bo                *robj;
 705         struct ttm_validate_buffer      tv;
 706         struct amdgpu_bo_va             *bo_va;
 707         uint32_t                        priority;
 708         struct page                     **user_pages;
 709         int                             user_invalidated;
 710 };
 711
 712 struct amdgpu_bo_list {
 713         struct mutex lock;
 714         struct rcu_head rhead;
 715         struct kref refcount;
 716         struct amdgpu_bo *gds_obj;
 717         struct amdgpu_bo *gws_obj;
 718         struct amdgpu_bo *oa_obj;
 719         unsigned first_userptr;
 720         unsigned num_entries;
 721         struct amdgpu_bo_list_entry *array;
 722 };
 723
 724 struct amdgpu_bo_list *
 725 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
 726 void amdgpu_bo_list_get_list(struct amdgpu_bo_list *list,
 727                              struct list_head *validated);
 728 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
 729 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
 730
 731 /*
 732  * GFX stuff
 733  */
 734 #include "clearstate_defs.h"
 735
 736 struct amdgpu_rlc_funcs {
 737         void (*enter_safe_mode)(struct amdgpu_device *adev);
 738         void (*exit_safe_mode)(struct amdgpu_device *adev);
 739 };
 740
 741 struct amdgpu_rlc {
 742         /* for power gating */
 743         struct amdgpu_bo        *save_restore_obj;
 744         uint64_t                save_restore_gpu_addr;
 745         volatile uint32_t       *sr_ptr;
 746         const u32               *reg_list;
 747         u32                     reg_list_size;
 748         /* for clear state */
 749         struct amdgpu_bo        *clear_state_obj;
 750         uint64_t                clear_state_gpu_addr;
 751         volatile uint32_t       *cs_ptr;
 752         const struct cs_section_def   *cs_data;
 753         u32                     clear_state_size;
 754         /* for cp tables */
 755         struct amdgpu_bo        *cp_table_obj;
 756         uint64_t                cp_table_gpu_addr;
 757         volatile uint32_t       *cp_table_ptr;
 758         u32                     cp_table_size;
 759
 760         /* safe mode for updating CG/PG state */
 761         bool in_safe_mode;
 762         const struct amdgpu_rlc_funcs *funcs;
 763
 764         /* for firmware data */
 765         u32 save_and_restore_offset;
 766         u32 clear_state_descriptor_offset;
 767         u32 avail_scratch_ram_locations;
 768         u32 reg_restore_list_size;
 769         u32 reg_list_format_start;
 770         u32 reg_list_format_separate_start;
 771         u32 starting_offsets_start;
 772         u32 reg_list_format_size_bytes;
 773         u32 reg_list_size_bytes;
 774
 775         u32 *register_list_format;
 776         u32 *register_restore;
 777 };
 778
 779 #define AMDGPU_MAX_COMPUTE_QUEUES KGD_MAX_QUEUES
 780
 781 struct amdgpu_mec {
 782         struct amdgpu_bo        *hpd_eop_obj;
 783         u64                     hpd_eop_gpu_addr;
 784         struct amdgpu_bo        *mec_fw_obj;
 785         u64                     mec_fw_gpu_addr;
 786         u32 num_mec;
 787         u32 num_pipe_per_mec;
 788         u32 num_queue_per_pipe;
 789         void                    *mqd_backup[AMDGPU_MAX_COMPUTE_RINGS + 1];
 790
 791         /* These are the resources for which amdgpu takes ownership */
 792         DECLARE_BITMAP(queue_bitmap, AMDGPU_MAX_COMPUTE_QUEUES);
 793 };
 794
 795 struct amdgpu_kiq {
 796         u64                     eop_gpu_addr;
 797         struct amdgpu_bo        *eop_obj;
 798         spinlock_t              ring_lock;
 799         struct amdgpu_ring      ring;
 800         struct amdgpu_irq_src   irq;
 801 };
 802
 803 /*
 804  * GPU scratch registers structures, functions & helpers
 805  */
 806 struct amdgpu_scratch {
 807         unsigned                num_reg;
 808         uint32_t                reg_base;
 809         uint32_t                free_mask;
 810 };
 811
 812 /*
 813  * GFX configurations
 814  */
 815 #define AMDGPU_GFX_MAX_SE 4
 816 #define AMDGPU_GFX_MAX_SH_PER_SE 2
 817
 818 struct amdgpu_rb_config {
 819         uint32_t rb_backend_disable;
 820         uint32_t user_rb_backend_disable;
 821         uint32_t raster_config;
 822         uint32_t raster_config_1;
 823 };
 824
 825 struct gb_addr_config {
 826         uint16_t pipe_interleave_size;
 827         uint8_t num_pipes;
 828         uint8_t max_compress_frags;
 829         uint8_t num_banks;
 830         uint8_t num_se;
 831         uint8_t num_rb_per_se;
 832 };
 833
 834 struct amdgpu_gfx_config {
 835         unsigned max_shader_engines;
 836         unsigned max_tile_pipes;
 837         unsigned max_cu_per_sh;
 838         unsigned max_sh_per_se;
 839         unsigned max_backends_per_se;
 840         unsigned max_texture_channel_caches;
 841         unsigned max_gprs;
 842         unsigned max_gs_threads;
 843         unsigned max_hw_contexts;
 844         unsigned sc_prim_fifo_size_frontend;
 845         unsigned sc_prim_fifo_size_backend;
 846         unsigned sc_hiz_tile_fifo_size;
 847         unsigned sc_earlyz_tile_fifo_size;
 848
 849         unsigned num_tile_pipes;
 850         unsigned backend_enable_mask;
 851         unsigned mem_max_burst_length_bytes;
 852         unsigned mem_row_size_in_kb;
 853         unsigned shader_engine_tile_size;
 854         unsigned num_gpus;
 855         unsigned multi_gpu_tile_size;
 856         unsigned mc_arb_ramcfg;
 857         unsigned gb_addr_config;
 858         unsigned num_rbs;
 859         unsigned gs_vgt_table_depth;
 860         unsigned gs_prim_buffer_depth;
 861
 862         uint32_t tile_mode_array[32];
 863         uint32_t macrotile_mode_array[16];
 864
 865         struct gb_addr_config gb_addr_config_fields;
 866         struct amdgpu_rb_config rb_config[AMDGPU_GFX_MAX_SE][AMDGPU_GFX_MAX_SH_PER_SE];
 867
 868         /* gfx configure feature */
 869         uint32_t double_offchip_lds_buf;
 870 };
 871
 872 struct amdgpu_cu_info {
 873         uint32_t simd_per_cu;
 874         uint32_t max_waves_per_simd;
 875         uint32_t wave_front_size;
 876         uint32_t max_scratch_slots_per_cu;
 877         uint32_t lds_size;
 878
 879         /* total active CU number */
 880         uint32_t number;
 881         uint32_t ao_cu_mask;
 882         uint32_t ao_cu_bitmap[4][4];
 883         uint32_t bitmap[4][4];
 884 };
 885
 886 struct amdgpu_gfx_funcs {
 887         /* get the gpu clock counter */
 888         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
 889         void (*select_se_sh)(struct amdgpu_device *adev, u32 se_num, u32 sh_num, u32 instance);
 890         void (*read_wave_data)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t *dst, int *no_fields);
 891         void (*read_wave_vgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t thread, uint32_t start, uint32_t size, uint32_t *dst);
 892         void (*read_wave_sgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t start, uint32_t size, uint32_t *dst);
 893 };
 894
 895 struct amdgpu_ngg_buf {
 896         struct amdgpu_bo        *bo;
 897         uint64_t                gpu_addr;
 898         uint32_t                size;
 899         uint32_t                bo_size;
 900 };
 901
 902 enum {
 903         NGG_PRIM = 0,
 904         NGG_POS,
 905         NGG_CNTL,
 906         NGG_PARAM,
 907         NGG_BUF_MAX
 908 };
 909
 910 struct amdgpu_ngg {
 911         struct amdgpu_ngg_buf   buf[NGG_BUF_MAX];
 912         uint32_t                gds_reserve_addr;
 913         uint32_t                gds_reserve_size;
 914         bool                    init;
 915 };
 916
 917 struct amdgpu_gfx {
 918         struct mutex                    gpu_clock_mutex;
 919         struct amdgpu_gfx_config        config;
 920         struct amdgpu_rlc               rlc;
 921         struct amdgpu_mec               mec;
 922         struct amdgpu_kiq               kiq;
 923         struct amdgpu_scratch           scratch;
 924         const struct firmware           *me_fw; /* ME firmware */
 925         uint32_t                        me_fw_version;
 926         const struct firmware           *pfp_fw; /* PFP firmware */
 927         uint32_t                        pfp_fw_version;
 928         const struct firmware           *ce_fw; /* CE firmware */
 929         uint32_t                        ce_fw_version;
 930         const struct firmware           *rlc_fw; /* RLC firmware */
 931         uint32_t                        rlc_fw_version;
 932         const struct firmware           *mec_fw; /* MEC firmware */
 933         uint32_t                        mec_fw_version;
 934         const struct firmware           *mec2_fw; /* MEC2 firmware */
 935         uint32_t                        mec2_fw_version;
 936         uint32_t                        me_feature_version;
 937         uint32_t                        ce_feature_version;
 938         uint32_t                        pfp_feature_version;
 939         uint32_t                        rlc_feature_version;
 940         uint32_t                        mec_feature_version;
 941         uint32_t                        mec2_feature_version;
 942         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
 943         unsigned                        num_gfx_rings;
 944         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
 945         unsigned                        num_compute_rings;
 946         struct amdgpu_irq_src           eop_irq;
 947         struct amdgpu_irq_src           priv_reg_irq;
 948         struct amdgpu_irq_src           priv_inst_irq;
 949         /* gfx status */
 950         uint32_t                        gfx_current_status;
 951         /* ce ram size*/
 952         unsigned                        ce_ram_size;
 953         struct amdgpu_cu_info           cu_info;
 954         const struct amdgpu_gfx_funcs   *funcs;
 955
 956         /* reset mask */
 957         uint32_t                        grbm_soft_reset;
 958         uint32_t                        srbm_soft_reset;
 959         /* s3/s4 mask */
 960         bool                            in_suspend;
 961         /* NGG */
 962         struct amdgpu_ngg               ngg;
 963
 964         /* pipe reservation */
 965         struct mutex                    pipe_reserve_mutex;
 966         DECLARE_BITMAP                  (pipe_reserve_bitmap, AMDGPU_MAX_COMPUTE_QUEUES);
 967 };
 968
 969 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 970                   unsigned size, struct amdgpu_ib *ib);
 971 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
 972                     struct dma_fence *f);
 973 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
 974                        struct amdgpu_ib *ibs, struct amdgpu_job *job,
 975                        struct dma_fence **f);
 976 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
 977 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
 978 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
 979
 980 /*
 981  * CS.
 982  */
 983 struct amdgpu_cs_chunk {
 984         uint32_t                chunk_id;
 985         uint32_t                length_dw;
 986         void                    *kdata;
 987 };
 988
 989 struct amdgpu_cs_parser {
 990         struct amdgpu_device    *adev;
 991         struct drm_file         *filp;
 992         struct amdgpu_ctx       *ctx;
 993
 994         /* chunks */
 995         unsigned                nchunks;
 996         struct amdgpu_cs_chunk  *chunks;
 997
 998         /* scheduler job object */
 999         struct amdgpu_job       *job;
1000
1001         /* buffer objects */
1002         struct ww_acquire_ctx           ticket;
1003         struct amdgpu_bo_list           *bo_list;
1004         struct amdgpu_mn                *mn;
1005         struct amdgpu_bo_list_entry     vm_pd;
1006         struct list_head                validated;
1007         struct dma_fence                *fence;
1008         uint64_t                        bytes_moved_threshold;
1009         uint64_t                        bytes_moved_vis_threshold;
1010         uint64_t                        bytes_moved;
1011         uint64_t                        bytes_moved_vis;
1012         struct amdgpu_bo_list_entry     *evictable;
1013
1014         /* user fence */
1015         struct amdgpu_bo_list_entry     uf_entry;
1016
1017         unsigned num_post_dep_syncobjs;
1018         struct drm_syncobj **post_dep_syncobjs;
1019 };
1020
1021 #define AMDGPU_PREAMBLE_IB_PRESENT          (1 << 0) /* bit set means command submit involves a preamble IB */
1022 #define AMDGPU_PREAMBLE_IB_PRESENT_FIRST    (1 << 1) /* bit set means preamble IB is first presented in belonging context */
1023 #define AMDGPU_HAVE_CTX_SWITCH              (1 << 2) /* bit set means context switch occured */
1024
1025 struct amdgpu_job {
1026         struct drm_sched_job    base;
1027         struct amdgpu_device    *adev;
1028         struct amdgpu_vm        *vm;
1029         struct amdgpu_ring      *ring;
1030         struct amdgpu_sync      sync;
1031         struct amdgpu_sync      sched_sync;
1032         struct amdgpu_ib        *ibs;
1033         struct dma_fence        *fence; /* the hw fence */
1034         uint32_t                preamble_status;
1035         uint32_t                num_ibs;
1036         void                    *owner;
1037         uint64_t                fence_ctx; /* the fence_context this job uses */
1038         bool                    vm_needs_flush;
1039         uint64_t                vm_pd_addr;
1040         unsigned                vmid;
1041         unsigned                pasid;
1042         uint32_t                gds_base, gds_size;
1043         uint32_t                gws_base, gws_size;
1044         uint32_t                oa_base, oa_size;
1045         uint32_t                vram_lost_counter;
1046
1047         /* user fence handling */
1048         uint64_t                uf_addr;
1049         uint64_t                uf_sequence;
1050
1051 };
1052 #define to_amdgpu_job(sched_job)                \
1053                 container_of((sched_job), struct amdgpu_job, base)
1054
1055 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
1056                                       uint32_t ib_idx, int idx)
1057 {
1058         return p->job->ibs[ib_idx].ptr[idx];
1059 }
1060
1061 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
1062                                        uint32_t ib_idx, int idx,
1063                                        uint32_t value)
1064 {
1065         p->job->ibs[ib_idx].ptr[idx] = value;
1066 }
1067
1068 /*
1069  * Writeback
1070  */
1071 #define AMDGPU_MAX_WB 128       /* Reserve at most 128 WB slots for amdgpu-owned rings. */
1072
1073 struct amdgpu_wb {
1074         struct amdgpu_bo        *wb_obj;
1075         volatile uint32_t       *wb;
1076         uint64_t                gpu_addr;
1077         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1078         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1079 };
1080
1081 int amdgpu_device_wb_get(struct amdgpu_device *adev, u32 *wb);
1082 void amdgpu_device_wb_free(struct amdgpu_device *adev, u32 wb);
1083
1084 void amdgpu_device_get_pcie_info(struct amdgpu_device *adev);
1085
1086 /*
1087  * SDMA
1088  */
1089 struct amdgpu_sdma_instance {
1090         /* SDMA firmware */
1091         const struct firmware   *fw;
1092         uint32_t                fw_version;
1093         uint32_t                feature_version;
1094
1095         struct amdgpu_ring      ring;
1096         bool                    burst_nop;
1097 };
1098
1099 struct amdgpu_sdma {
1100         struct amdgpu_sdma_instance instance[AMDGPU_MAX_SDMA_INSTANCES];
1101 #ifdef CONFIG_DRM_AMDGPU_SI
1102         //SI DMA has a difference trap irq number for the second engine
1103         struct amdgpu_irq_src   trap_irq_1;
1104 #endif
1105         struct amdgpu_irq_src   trap_irq;
1106         struct amdgpu_irq_src   illegal_inst_irq;
1107         int                     num_instances;
1108         uint32_t                    srbm_soft_reset;
1109 };
1110
1111 /*
1112  * Firmware
1113  */
1114 enum amdgpu_firmware_load_type {
1115         AMDGPU_FW_LOAD_DIRECT = 0,
1116         AMDGPU_FW_LOAD_SMU,
1117         AMDGPU_FW_LOAD_PSP,
1118 };
1119
1120 struct amdgpu_firmware {
1121         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1122         enum amdgpu_firmware_load_type load_type;
1123         struct amdgpu_bo *fw_buf;
1124         unsigned int fw_size;
1125         unsigned int max_ucodes;
1126         /* firmwares are loaded by psp instead of smu from vega10 */
1127         const struct amdgpu_psp_funcs *funcs;
1128         struct amdgpu_bo *rbuf;
1129         struct mutex mutex;
1130
1131         /* gpu info firmware data pointer */
1132         const struct firmware *gpu_info_fw;
1133
1134         void *fw_buf_ptr;
1135         uint64_t fw_buf_mc;
1136 };
1137
1138 /*
1139  * Benchmarking
1140  */
1141 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1142
1143
1144 /*
1145  * Testing
1146  */
1147 void amdgpu_test_moves(struct amdgpu_device *adev);
1148
1149
1150 /*
1151  * amdgpu smumgr functions
1152  */
1153 struct amdgpu_smumgr_funcs {
1154         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1155         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1156         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1157 };
1158
1159 /*
1160  * amdgpu smumgr
1161  */
1162 struct amdgpu_smumgr {
1163         struct amdgpu_bo *toc_buf;
1164         struct amdgpu_bo *smu_buf;
1165         /* asic priv smu data */
1166         void *priv;
1167         spinlock_t smu_lock;
1168         /* smumgr functions */
1169         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1170         /* ucode loading complete flag */
1171         uint32_t fw_flags;
1172 };
1173
1174 /*
1175  * ASIC specific register table accessible by UMD
1176  */
1177 struct amdgpu_allowed_register_entry {
1178         uint32_t reg_offset;
1179         bool grbm_indexed;
1180 };
1181
1182 /*
1183  * ASIC specific functions.
1184  */
1185 struct amdgpu_asic_funcs {
1186         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1187         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
1188                                    u8 *bios, u32 length_bytes);
1189         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1190                              u32 sh_num, u32 reg_offset, u32 *value);
1191         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1192         int (*reset)(struct amdgpu_device *adev);
1193         /* get the reference clock */
1194         u32 (*get_xclk)(struct amdgpu_device *adev);
1195         /* MM block clocks */
1196         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1197         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1198         /* static power management */
1199         int (*get_pcie_lanes)(struct amdgpu_device *adev);
1200         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
1201         /* get config memsize register */
1202         u32 (*get_config_memsize)(struct amdgpu_device *adev);
1203         /* flush hdp write queue */
1204         void (*flush_hdp)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
1205         /* invalidate hdp read cache */
1206         void (*invalidate_hdp)(struct amdgpu_device *adev,
1207                                struct amdgpu_ring *ring);
1208 };
1209
1210 /*
1211  * IOCTL.
1212  */
1213 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1214                             struct drm_file *filp);
1215 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1216                                 struct drm_file *filp);
1217
1218 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1219                           struct drm_file *filp);
1220 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1221                         struct drm_file *filp);
1222 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1223                           struct drm_file *filp);
1224 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1225                               struct drm_file *filp);
1226 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1227                           struct drm_file *filp);
1228 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1229                         struct drm_file *filp);
1230 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1231 int amdgpu_cs_fence_to_handle_ioctl(struct drm_device *dev, void *data,
1232                                     struct drm_file *filp);
1233 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1234 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
1235                                 struct drm_file *filp);
1236
1237 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1238                                 struct drm_file *filp);
1239
1240 /* VRAM scratch page for HDP bug, default vram page */
1241 struct amdgpu_vram_scratch {
1242         struct amdgpu_bo                *robj;
1243         volatile uint32_t               *ptr;
1244         u64                             gpu_addr;
1245 };
1246
1247 /*
1248  * ACPI
1249  */
1250 struct amdgpu_atif_notification_cfg {
1251         bool enabled;
1252         int command_code;
1253 };
1254
1255 struct amdgpu_atif_notifications {
1256         bool display_switch;
1257         bool expansion_mode_change;
1258         bool thermal_state;
1259         bool forced_power_state;
1260         bool system_power_state;
1261         bool display_conf_change;
1262         bool px_gfx_switch;
1263         bool brightness_change;
1264         bool dgpu_display_event;
1265 };
1266
1267 struct amdgpu_atif_functions {
1268         bool system_params;
1269         bool sbios_requests;
1270         bool select_active_disp;
1271         bool lid_state;
1272         bool get_tv_standard;
1273         bool set_tv_standard;
1274         bool get_panel_expansion_mode;
1275         bool set_panel_expansion_mode;
1276         bool temperature_change;
1277         bool graphics_device_types;
1278 };
1279
1280 struct amdgpu_atif {
1281         struct amdgpu_atif_notifications notifications;
1282         struct amdgpu_atif_functions functions;
1283         struct amdgpu_atif_notification_cfg notification_cfg;
1284         struct amdgpu_encoder *encoder_for_bl;
1285 };
1286
1287 struct amdgpu_atcs_functions {
1288         bool get_ext_state;
1289         bool pcie_perf_req;
1290         bool pcie_dev_rdy;
1291         bool pcie_bus_width;
1292 };
1293
1294 struct amdgpu_atcs {
1295         struct amdgpu_atcs_functions functions;
1296 };
1297
1298 /*
1299  * Firmware VRAM reservation
1300  */
1301 struct amdgpu_fw_vram_usage {
1302         u64 start_offset;
1303         u64 size;
1304         struct amdgpu_bo *reserved_bo;
1305         void *va;
1306 };
1307
1308 /*
1309  * CGS
1310  */
1311 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1312 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
1313
1314 /*
1315  * Core structure, functions and helpers.
1316  */
1317 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1318 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1319
1320 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1321 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1322
1323
1324 /*
1325  * amdgpu nbio functions
1326  *
1327  */
1328 struct nbio_hdp_flush_reg {
1329         u32 ref_and_mask_cp0;
1330         u32 ref_and_mask_cp1;
1331         u32 ref_and_mask_cp2;
1332         u32 ref_and_mask_cp3;
1333         u32 ref_and_mask_cp4;
1334         u32 ref_and_mask_cp5;
1335         u32 ref_and_mask_cp6;
1336         u32 ref_and_mask_cp7;
1337         u32 ref_and_mask_cp8;
1338         u32 ref_and_mask_cp9;
1339         u32 ref_and_mask_sdma0;
1340         u32 ref_and_mask_sdma1;
1341 };
1342
1343 struct amdgpu_nbio_funcs {
1344         const struct nbio_hdp_flush_reg *hdp_flush_reg;
1345         u32 (*get_hdp_flush_req_offset)(struct amdgpu_device *adev);
1346         u32 (*get_hdp_flush_done_offset)(struct amdgpu_device *adev);
1347         u32 (*get_pcie_index_offset)(struct amdgpu_device *adev);
1348         u32 (*get_pcie_data_offset)(struct amdgpu_device *adev);
1349         u32 (*get_rev_id)(struct amdgpu_device *adev);
1350         void (*mc_access_enable)(struct amdgpu_device *adev, bool enable);
1351         void (*hdp_flush)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
1352         u32 (*get_memsize)(struct amdgpu_device *adev);
1353         void (*sdma_doorbell_range)(struct amdgpu_device *adev, int instance,
1354                                     bool use_doorbell, int doorbell_index);
1355         void (*enable_doorbell_aperture)(struct amdgpu_device *adev,
1356                                          bool enable);
1357         void (*enable_doorbell_selfring_aperture)(struct amdgpu_device *adev,
1358                                                   bool enable);
1359         void (*ih_doorbell_range)(struct amdgpu_device *adev,
1360                                   bool use_doorbell, int doorbell_index);
1361         void (*update_medium_grain_clock_gating)(struct amdgpu_device *adev,
1362                                                  bool enable);
1363         void (*update_medium_grain_light_sleep)(struct amdgpu_device *adev,
1364                                                 bool enable);
1365         void (*get_clockgating_state)(struct amdgpu_device *adev,
1366                                       u32 *flags);
1367         void (*ih_control)(struct amdgpu_device *adev);
1368         void (*init_registers)(struct amdgpu_device *adev);
1369         void (*detect_hw_virt)(struct amdgpu_device *adev);
1370 };
1371
1372
1373 /* Define the HW IP blocks will be used in driver , add more if necessary */
1374 enum amd_hw_ip_block_type {
1375         GC_HWIP = 1,
1376         HDP_HWIP,
1377         SDMA0_HWIP,
1378         SDMA1_HWIP,
1379         MMHUB_HWIP,
1380         ATHUB_HWIP,
1381         NBIO_HWIP,
1382         MP0_HWIP,
1383         UVD_HWIP,
1384         VCN_HWIP = UVD_HWIP,
1385         VCE_HWIP,
1386         DF_HWIP,
1387         DCE_HWIP,
1388         OSSSYS_HWIP,
1389         SMUIO_HWIP,
1390         PWR_HWIP,
1391         NBIF_HWIP,
1392         MAX_HWIP
1393 };
1394
1395 #define HWIP_MAX_INSTANCE       6
1396
1397 struct amd_powerplay {
1398         struct cgs_device *cgs_device;
1399         void *pp_handle;
1400         const struct amd_ip_funcs *ip_funcs;
1401         const struct amd_pm_funcs *pp_funcs;
1402 };
1403
1404 #define AMDGPU_RESET_MAGIC_NUM 64
1405 struct amdgpu_device {
1406         struct device                   *dev;
1407         struct drm_device               *ddev;
1408         struct pci_dev                  *pdev;
1409
1410 #ifdef CONFIG_DRM_AMD_ACP
1411         struct amdgpu_acp               acp;
1412 #endif
1413
1414         /* ASIC */
1415         enum amd_asic_type              asic_type;
1416         uint32_t                        family;
1417         uint32_t                        rev_id;
1418         uint32_t                        external_rev_id;
1419         unsigned long                   flags;
1420         int                             usec_timeout;
1421         const struct amdgpu_asic_funcs  *asic_funcs;
1422         bool                            shutdown;
1423         bool                            need_dma32;
1424         bool                            need_swiotlb;
1425         bool                            accel_working;
1426         struct work_struct              reset_work;
1427         struct notifier_block           acpi_nb;
1428         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1429         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1430         unsigned                        debugfs_count;
1431 #if defined(CONFIG_DEBUG_FS)
1432         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1433 #endif
1434         struct amdgpu_atif              atif;
1435         struct amdgpu_atcs              atcs;
1436         struct mutex                    srbm_mutex;
1437         /* GRBM index mutex. Protects concurrent access to GRBM index */
1438         struct mutex                    grbm_idx_mutex;
1439         struct dev_pm_domain            vga_pm_domain;
1440         bool                            have_disp_power_ref;
1441
1442         /* BIOS */
1443         bool                            is_atom_fw;
1444         uint8_t                         *bios;
1445         uint32_t                        bios_size;
1446         struct amdgpu_bo                *stolen_vga_memory;
1447         uint32_t                        bios_scratch_reg_offset;
1448         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1449
1450         /* Register/doorbell mmio */
1451         resource_size_t                 rmmio_base;
1452         resource_size_t                 rmmio_size;
1453         void __iomem                    *rmmio;
1454         /* protects concurrent MM_INDEX/DATA based register access */
1455         spinlock_t mmio_idx_lock;
1456         /* protects concurrent SMC based register access */
1457         spinlock_t smc_idx_lock;
1458         amdgpu_rreg_t                   smc_rreg;
1459         amdgpu_wreg_t                   smc_wreg;
1460         /* protects concurrent PCIE register access */
1461         spinlock_t pcie_idx_lock;
1462         amdgpu_rreg_t                   pcie_rreg;
1463         amdgpu_wreg_t                   pcie_wreg;
1464         amdgpu_rreg_t                   pciep_rreg;
1465         amdgpu_wreg_t                   pciep_wreg;
1466         /* protects concurrent UVD register access */
1467         spinlock_t uvd_ctx_idx_lock;
1468         amdgpu_rreg_t                   uvd_ctx_rreg;
1469         amdgpu_wreg_t                   uvd_ctx_wreg;
1470         /* protects concurrent DIDT register access */
1471         spinlock_t didt_idx_lock;
1472         amdgpu_rreg_t                   didt_rreg;
1473         amdgpu_wreg_t                   didt_wreg;
1474         /* protects concurrent gc_cac register access */
1475         spinlock_t gc_cac_idx_lock;
1476         amdgpu_rreg_t                   gc_cac_rreg;
1477         amdgpu_wreg_t                   gc_cac_wreg;
1478         /* protects concurrent se_cac register access */
1479         spinlock_t se_cac_idx_lock;
1480         amdgpu_rreg_t                   se_cac_rreg;
1481         amdgpu_wreg_t                   se_cac_wreg;
1482         /* protects concurrent ENDPOINT (audio) register access */
1483         spinlock_t audio_endpt_idx_lock;
1484         amdgpu_block_rreg_t             audio_endpt_rreg;
1485         amdgpu_block_wreg_t             audio_endpt_wreg;
1486         void __iomem                    *rio_mem;
1487         resource_size_t                 rio_mem_size;
1488         struct amdgpu_doorbell          doorbell;
1489
1490         /* clock/pll info */
1491         struct amdgpu_clock            clock;
1492
1493         /* MC */
1494         struct amdgpu_gmc               gmc;
1495         struct amdgpu_gart              gart;
1496         dma_addr_t                      dummy_page_addr;
1497         struct amdgpu_vm_manager        vm_manager;
1498         struct amdgpu_vmhub             vmhub[AMDGPU_MAX_VMHUBS];
1499
1500         /* memory management */
1501         struct amdgpu_mman              mman;
1502         struct amdgpu_vram_scratch      vram_scratch;
1503         struct amdgpu_wb                wb;
1504         atomic64_t                      num_bytes_moved;
1505         atomic64_t                      num_evictions;
1506         atomic64_t                      num_vram_cpu_page_faults;
1507         atomic_t                        gpu_reset_counter;
1508         atomic_t                        vram_lost_counter;
1509
1510         /* data for buffer migration throttling */
1511         struct {
1512                 spinlock_t              lock;
1513                 s64                     last_update_us;
1514                 s64                     accum_us; /* accumulated microseconds */
1515                 s64                     accum_us_vis; /* for visible VRAM */
1516                 u32                     log2_max_MBps;
1517         } mm_stats;
1518
1519         /* display */
1520         bool                            enable_virtual_display;
1521         struct amdgpu_mode_info         mode_info;
1522         /* For pre-DCE11. DCE11 and later are in "struct amdgpu_device->dm" */
1523         struct work_struct              hotplug_work;
1524         struct amdgpu_irq_src           crtc_irq;
1525         struct amdgpu_irq_src           pageflip_irq;
1526         struct amdgpu_irq_src           hpd_irq;
1527
1528         /* rings */
1529         u64                             fence_context;
1530         unsigned                        num_rings;
1531         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
1532         bool                            ib_pool_ready;
1533         struct amdgpu_sa_manager        ring_tmp_bo;
1534
1535         /* interrupts */
1536         struct amdgpu_irq               irq;
1537
1538         /* powerplay */
1539         struct amd_powerplay            powerplay;
1540         bool                            pp_force_state_enabled;
1541
1542         /* dpm */
1543         struct amdgpu_pm                pm;
1544         u32                             cg_flags;
1545         u32                             pg_flags;
1546
1547         /* amdgpu smumgr */
1548         struct amdgpu_smumgr smu;
1549
1550         /* gfx */
1551         struct amdgpu_gfx               gfx;
1552
1553         /* sdma */
1554         struct amdgpu_sdma              sdma;
1555
1556         /* uvd */
1557         struct amdgpu_uvd               uvd;
1558
1559         /* vce */
1560         struct amdgpu_vce               vce;
1561
1562         /* vcn */
1563         struct amdgpu_vcn               vcn;
1564
1565         /* firmwares */
1566         struct amdgpu_firmware          firmware;
1567
1568         /* PSP */
1569         struct psp_context              psp;
1570
1571         /* GDS */
1572         struct amdgpu_gds               gds;
1573
1574         /* display related functionality */
1575         struct amdgpu_display_manager dm;
1576
1577         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
1578         int                             num_ip_blocks;
1579         struct mutex    mn_lock;
1580         DECLARE_HASHTABLE(mn_hash, 7);
1581
1582         /* tracking pinned memory */
1583         u64 vram_pin_size;
1584         u64 invisible_pin_size;
1585         u64 gart_pin_size;
1586
1587         /* amdkfd interface */
1588         struct kfd_dev          *kfd;
1589
1590         /* soc15 register offset based on ip, instance and  segment */
1591         uint32_t                *reg_offset[MAX_HWIP][HWIP_MAX_INSTANCE];
1592
1593         const struct amdgpu_nbio_funcs  *nbio_funcs;
1594
1595         /* delayed work_func for deferring clockgating during resume */
1596         struct delayed_work     late_init_work;
1597
1598         struct amdgpu_virt      virt;
1599         /* firmware VRAM reservation */
1600         struct amdgpu_fw_vram_usage fw_vram_usage;
1601
1602         /* link all shadow bo */
1603         struct list_head                shadow_list;
1604         struct mutex                    shadow_list_lock;
1605         /* keep an lru list of rings by HW IP */
1606         struct list_head                ring_lru_list;
1607         spinlock_t                      ring_lru_list_lock;
1608
1609         /* record hw reset is performed */
1610         bool has_hw_reset;
1611         u8                              reset_magic[AMDGPU_RESET_MAGIC_NUM];
1612
1613         /* record last mm index being written through WREG32*/
1614         unsigned long last_mm_index;
1615         bool                            in_gpu_reset;
1616         struct mutex  lock_reset;
1617 };
1618
1619 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_bo_device *bdev)
1620 {
1621         return container_of(bdev, struct amdgpu_device, mman.bdev);
1622 }
1623
1624 int amdgpu_device_init(struct amdgpu_device *adev,
1625                        struct drm_device *ddev,
1626                        struct pci_dev *pdev,
1627                        uint32_t flags);
1628 void amdgpu_device_fini(struct amdgpu_device *adev);
1629 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
1630
1631 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
1632                         uint32_t acc_flags);
1633 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
1634                     uint32_t acc_flags);
1635 void amdgpu_mm_wreg8(struct amdgpu_device *adev, uint32_t offset, uint8_t value);
1636 uint8_t amdgpu_mm_rreg8(struct amdgpu_device *adev, uint32_t offset);
1637
1638 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
1639 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
1640
1641 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
1642 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
1643 u64 amdgpu_mm_rdoorbell64(struct amdgpu_device *adev, u32 index);
1644 void amdgpu_mm_wdoorbell64(struct amdgpu_device *adev, u32 index, u64 v);
1645
1646 bool amdgpu_device_asic_has_dc_support(enum amd_asic_type asic_type);
1647 bool amdgpu_device_has_dc_support(struct amdgpu_device *adev);
1648
1649 int emu_soc_asic_init(struct amdgpu_device *adev);
1650
1651 /*
1652  * Registers read & write functions.
1653  */
1654
1655 #define AMDGPU_REGS_IDX       (1<<0)
1656 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1657
1658 #define RREG32_NO_KIQ(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1659 #define WREG32_NO_KIQ(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1660
1661 #define RREG8(reg) amdgpu_mm_rreg8(adev, (reg))
1662 #define WREG8(reg, v) amdgpu_mm_wreg8(adev, (reg), (v))
1663
1664 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), 0)
1665 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_IDX)
1666 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), 0))
1667 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), 0)
1668 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_IDX)
1669 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1670 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1671 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1672 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1673 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1674 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1675 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1676 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1677 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1678 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1679 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1680 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1681 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1682 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1683 #define RREG32_SE_CAC(reg) adev->se_cac_rreg(adev, (reg))
1684 #define WREG32_SE_CAC(reg, v) adev->se_cac_wreg(adev, (reg), (v))
1685 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1686 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1687 #define WREG32_P(reg, val, mask)                                \
1688         do {                                                    \
1689                 uint32_t tmp_ = RREG32(reg);                    \
1690                 tmp_ &= (mask);                                 \
1691                 tmp_ |= ((val) & ~(mask));                      \
1692                 WREG32(reg, tmp_);                              \
1693         } while (0)
1694 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1695 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1696 #define WREG32_PLL_P(reg, val, mask)                            \
1697         do {                                                    \
1698                 uint32_t tmp_ = RREG32_PLL(reg);                \
1699                 tmp_ &= (mask);                                 \
1700                 tmp_ |= ((val) & ~(mask));                      \
1701                 WREG32_PLL(reg, tmp_);                          \
1702         } while (0)
1703 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
1704 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
1705 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
1706
1707 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
1708 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
1709 #define RDOORBELL64(index) amdgpu_mm_rdoorbell64(adev, (index))
1710 #define WDOORBELL64(index, v) amdgpu_mm_wdoorbell64(adev, (index), (v))
1711
1712 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1713 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1714
1715 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1716         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1717          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1718
1719 #define REG_GET_FIELD(value, reg, field)                                \
1720         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1721
1722 #define WREG32_FIELD(reg, field, val)   \
1723         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1724
1725 #define WREG32_FIELD_OFFSET(reg, offset, field, val)    \
1726         WREG32(mm##reg + offset, (RREG32(mm##reg + offset) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1727
1728 /*
1729  * BIOS helpers.
1730  */
1731 #define RBIOS8(i) (adev->bios[i])
1732 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1733 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1734
1735 static inline struct amdgpu_sdma_instance *
1736 amdgpu_get_sdma_instance(struct amdgpu_ring *ring)
1737 {
1738         struct amdgpu_device *adev = ring->adev;
1739         int i;
1740
1741         for (i = 0; i < adev->sdma.num_instances; i++)
1742                 if (&adev->sdma.instance[i].ring == ring)
1743                         break;
1744
1745         if (i < AMDGPU_MAX_SDMA_INSTANCES)
1746                 return &adev->sdma.instance[i];
1747         else
1748                 return NULL;
1749 }
1750
1751 /*
1752  * ASICs macro.
1753  */
1754 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
1755 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1756 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1757 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1758 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1759 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1760 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1761 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1762 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1763 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1764 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1765 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1766 #define amdgpu_asic_flush_hdp(adev, r) (adev)->asic_funcs->flush_hdp((adev), (r))
1767 #define amdgpu_asic_invalidate_hdp(adev, r) (adev)->asic_funcs->invalidate_hdp((adev), (r))
1768 #define amdgpu_gmc_flush_gpu_tlb(adev, vmid) (adev)->gmc.gmc_funcs->flush_gpu_tlb((adev), (vmid))
1769 #define amdgpu_gmc_emit_flush_gpu_tlb(r, vmid, addr) (r)->adev->gmc.gmc_funcs->emit_flush_gpu_tlb((r), (vmid), (addr))
1770 #define amdgpu_gmc_emit_pasid_mapping(r, vmid, pasid) (r)->adev->gmc.gmc_funcs->emit_pasid_mapping((r), (vmid), (pasid))
1771 #define amdgpu_gmc_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gmc.gmc_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
1772 #define amdgpu_gmc_get_vm_pde(adev, level, dst, flags) (adev)->gmc.gmc_funcs->get_vm_pde((adev), (level), (dst), (flags))
1773 #define amdgpu_gmc_get_pte_flags(adev, flags) (adev)->gmc.gmc_funcs->get_vm_pte_flags((adev),(flags))
1774 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
1775 #define amdgpu_vm_write_pte(adev, ib, pe, value, count, incr) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (value), (count), (incr)))
1776 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
1777 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
1778 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
1779 #define amdgpu_ring_test_ib(r, t) (r)->funcs->test_ib((r), (t))
1780 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
1781 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
1782 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
1783 #define amdgpu_ring_emit_ib(r, ib, vmid, c) (r)->funcs->emit_ib((r), (ib), (vmid), (c))
1784 #define amdgpu_ring_emit_pipeline_sync(r) (r)->funcs->emit_pipeline_sync((r))
1785 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
1786 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
1787 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
1788 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
1789 #define amdgpu_ring_emit_switch_buffer(r) (r)->funcs->emit_switch_buffer((r))
1790 #define amdgpu_ring_emit_cntxcntl(r, d) (r)->funcs->emit_cntxcntl((r), (d))
1791 #define amdgpu_ring_emit_rreg(r, d) (r)->funcs->emit_rreg((r), (d))
1792 #define amdgpu_ring_emit_wreg(r, d, v) (r)->funcs->emit_wreg((r), (d), (v))
1793 #define amdgpu_ring_emit_reg_wait(r, d, v, m) (r)->funcs->emit_reg_wait((r), (d), (v), (m))
1794 #define amdgpu_ring_emit_tmz(r, b) (r)->funcs->emit_tmz((r), (b))
1795 #define amdgpu_ring_pad_ib(r, ib) ((r)->funcs->pad_ib((r), (ib)))
1796 #define amdgpu_ring_init_cond_exec(r) (r)->funcs->init_cond_exec((r))
1797 #define amdgpu_ring_patch_cond_exec(r,o) (r)->funcs->patch_cond_exec((r),(o))
1798 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
1799 #define amdgpu_ih_prescreen_iv(adev) (adev)->irq.ih_funcs->prescreen_iv((adev))
1800 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
1801 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
1802 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
1803 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
1804 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
1805 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
1806 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
1807 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
1808 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
1809 #define amdgpu_display_page_flip(adev, crtc, base, async) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base), (async))
1810 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
1811 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
1812 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
1813 #define amdgpu_emit_copy_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((ib),  (s), (d), (b))
1814 #define amdgpu_emit_fill_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((ib), (s), (d), (b))
1815 #define amdgpu_gfx_get_gpu_clock_counter(adev) (adev)->gfx.funcs->get_gpu_clock_counter((adev))
1816 #define amdgpu_gfx_select_se_sh(adev, se, sh, instance) (adev)->gfx.funcs->select_se_sh((adev), (se), (sh), (instance))
1817 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
1818 #define amdgpu_psp_check_fw_loading_status(adev, i) (adev)->firmware.funcs->check_fw_loading_status((adev), (i))
1819
1820 /* Common functions */
1821 int amdgpu_device_gpu_recover(struct amdgpu_device *adev,
1822                               struct amdgpu_job* job, bool force);
1823 void amdgpu_device_pci_config_reset(struct amdgpu_device *adev);
1824 bool amdgpu_device_need_post(struct amdgpu_device *adev);
1825 void amdgpu_display_update_priority(struct amdgpu_device *adev);
1826
1827 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes,
1828                                   u64 num_vis_bytes);
1829 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *abo, u32 domain);
1830 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
1831 void amdgpu_device_vram_location(struct amdgpu_device *adev,
1832                                  struct amdgpu_gmc *mc, u64 base);
1833 void amdgpu_device_gart_location(struct amdgpu_device *adev,
1834                                  struct amdgpu_gmc *mc);
1835 int amdgpu_device_resize_fb_bar(struct amdgpu_device *adev);
1836 void amdgpu_device_program_register_sequence(struct amdgpu_device *adev,
1837                                              const u32 *registers,
1838                                              const u32 array_size);
1839
1840 bool amdgpu_device_is_px(struct drm_device *dev);
1841 /* atpx handler */
1842 #if defined(CONFIG_VGA_SWITCHEROO)
1843 void amdgpu_register_atpx_handler(void);
1844 void amdgpu_unregister_atpx_handler(void);
1845 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1846 bool amdgpu_is_atpx_hybrid(void);
1847 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
1848 bool amdgpu_has_atpx(void);
1849 #else
1850 static inline void amdgpu_register_atpx_handler(void) {}
1851 static inline void amdgpu_unregister_atpx_handler(void) {}
1852 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1853 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1854 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
1855 static inline bool amdgpu_has_atpx(void) { return false; }
1856 #endif
1857
1858 /*
1859  * KMS
1860  */
1861 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1862 extern const int amdgpu_max_kms_ioctl;
1863
1864 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
1865 void amdgpu_driver_unload_kms(struct drm_device *dev);
1866 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
1867 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1868 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1869                                  struct drm_file *file_priv);
1870 int amdgpu_device_ip_suspend(struct amdgpu_device *adev);
1871 int amdgpu_device_suspend(struct drm_device *dev, bool suspend, bool fbcon);
1872 int amdgpu_device_resume(struct drm_device *dev, bool resume, bool fbcon);
1873 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
1874 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1875 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1876 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
1877                              unsigned long arg);
1878
1879 /*
1880  * functions used by amdgpu_encoder.c
1881  */
1882 struct amdgpu_afmt_acr {
1883         u32 clock;
1884
1885         int n_32khz;
1886         int cts_32khz;
1887
1888         int n_44_1khz;
1889         int cts_44_1khz;
1890
1891         int n_48khz;
1892         int cts_48khz;
1893
1894 };
1895
1896 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1897
1898 /* amdgpu_acpi.c */
1899 #if defined(CONFIG_ACPI)
1900 int amdgpu_acpi_init(struct amdgpu_device *adev);
1901 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1902 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1903 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1904                                                 u8 perf_req, bool advertise);
1905 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1906 #else
1907 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1908 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1909 #endif
1910
1911 int amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
1912                            uint64_t addr, struct amdgpu_bo **bo,
1913                            struct amdgpu_bo_va_mapping **mapping);
1914
1915 #if defined(CONFIG_DRM_AMD_DC)
1916 int amdgpu_dm_display_resume(struct amdgpu_device *adev );
1917 #else
1918 static inline int amdgpu_dm_display_resume(struct amdgpu_device *adev) { return 0; }
1919 #endif
1920
1921 #include "amdgpu_object.h"
1922 #endif