drivers/gpu/drm/i915/gem/i915_gem_tiling.c

   1 /*
   2  * SPDX-License-Identifier: MIT
   3  *
   4  * Copyright © 2008 Intel Corporation
   5  */
   6
   7 #include <linux/string.h>
   8 #include <linux/bitops.h>
   9
  10 #include "i915_drv.h"
  11 #include "i915_gem.h"
  12 #include "i915_gem_ioctls.h"
  13 #include "i915_gem_mman.h"
  14 #include "i915_gem_object.h"
  15
  16 /**
  17  * DOC: buffer object tiling
  18  *
  19  * i915_gem_set_tiling_ioctl() and i915_gem_get_tiling_ioctl() is the userspace
  20  * interface to declare fence register requirements.
  21  *
  22  * In principle GEM doesn't care at all about the internal data layout of an
  23  * object, and hence it also doesn't care about tiling or swizzling. There's two
  24  * exceptions:
  25  *
  26  * - For X and Y tiling the hardware provides detilers for CPU access, so called
  27  *   fences. Since there's only a limited amount of them the kernel must manage
  28  *   these, and therefore userspace must tell the kernel the object tiling if it
  29  *   wants to use fences for detiling.
  30  * - On gen3 and gen4 platforms have a swizzling pattern for tiled objects which
  31  *   depends upon the physical page frame number. When swapping such objects the
  32  *   page frame number might change and the kernel must be able to fix this up
  33  *   and hence now the tiling. Note that on a subset of platforms with
  34  *   asymmetric memory channel population the swizzling pattern changes in an
  35  *   unknown way, and for those the kernel simply forbids swapping completely.
  36  *
  37  * Since neither of this applies for new tiling layouts on modern platforms like
  38  * W, Ys and Yf tiling GEM only allows object tiling to be set to X or Y tiled.
  39  * Anything else can be handled in userspace entirely without the kernel's
  40  * invovlement.
  41  */
  42
  43 /**
  44  * i915_gem_fence_size - required global GTT size for a fence
  45  * @i915: i915 device
  46  * @size: object size
  47  * @tiling: tiling mode
  48  * @stride: tiling stride
  49  *
  50  * Return the required global GTT size for a fence (view of a tiled object),
  51  * taking into account potential fence register mapping.
  52  */
  53 u32 i915_gem_fence_size(struct drm_i915_private *i915,
  54                         u32 size, unsigned int tiling, unsigned int stride)
  55 {
  56         u32 ggtt_size;
  57
  58         GEM_BUG_ON(!size);
  59
  60         if (tiling == I915_TILING_NONE)
  61                 return size;
  62
  63         GEM_BUG_ON(!stride);
  64
  65         if (INTEL_GEN(i915) >= 4) {
  66                 stride *= i915_gem_tile_height(tiling);
  67                 GEM_BUG_ON(!IS_ALIGNED(stride, I965_FENCE_PAGE));
  68                 return roundup(size, stride);
  69         }
  70
  71         /* Previous chips need a power-of-two fence region when tiling */
  72         if (IS_GEN(i915, 3))
  73                 ggtt_size = 1024*1024;
  74         else
  75                 ggtt_size = 512*1024;
  76
  77         while (ggtt_size < size)
  78                 ggtt_size <<= 1;
  79
  80         return ggtt_size;
  81 }
  82
  83 /**
  84  * i915_gem_fence_alignment - required global GTT alignment for a fence
  85  * @i915: i915 device
  86  * @size: object size
  87  * @tiling: tiling mode
  88  * @stride: tiling stride
  89  *
  90  * Return the required global GTT alignment for a fence (a view of a tiled
  91  * object), taking into account potential fence register mapping.
  92  */
  93 u32 i915_gem_fence_alignment(struct drm_i915_private *i915, u32 size,
  94                              unsigned int tiling, unsigned int stride)
  95 {
  96         GEM_BUG_ON(!size);
  97
  98         /*
  99          * Minimum alignment is 4k (GTT page size), but might be greater
 100          * if a fence register is needed for the object.
 101          */
 102         if (tiling == I915_TILING_NONE)
 103                 return I915_GTT_MIN_ALIGNMENT;
 104
 105         if (INTEL_GEN(i915) >= 4)
 106                 return I965_FENCE_PAGE;
 107
 108         /*
 109          * Previous chips need to be aligned to the size of the smallest
 110          * fence register that can contain the object.
 111          */
 112         return i915_gem_fence_size(i915, size, tiling, stride);
 113 }
 114
 115 /* Check pitch constriants for all chips & tiling formats */
 116 static bool
 117 i915_tiling_ok(struct drm_i915_gem_object *obj,
 118                unsigned int tiling, unsigned int stride)
 119 {
 120         struct drm_i915_private *i915 = to_i915(obj->base.dev);
 121         unsigned int tile_width;
 122
 123         /* Linear is always fine */
 124         if (tiling == I915_TILING_NONE)
 125                 return true;
 126
 127         if (tiling > I915_TILING_LAST)
 128                 return false;
 129
 130         /* check maximum stride & object size */
 131         /* i965+ stores the end address of the gtt mapping in the fence
 132          * reg, so dont bother to check the size */
 133         if (INTEL_GEN(i915) >= 7) {
 134                 if (stride / 128 > GEN7_FENCE_MAX_PITCH_VAL)
 135                         return false;
 136         } else if (INTEL_GEN(i915) >= 4) {
 137                 if (stride / 128 > I965_FENCE_MAX_PITCH_VAL)
 138                         return false;
 139         } else {
 140                 if (stride > 8192)
 141                         return false;
 142
 143                 if (!is_power_of_2(stride))
 144                         return false;
 145         }
 146
 147         if (IS_GEN(i915, 2) ||
 148             (tiling == I915_TILING_Y && HAS_128_BYTE_Y_TILING(i915)))
 149                 tile_width = 128;
 150         else
 151                 tile_width = 512;
 152
 153         if (!stride || !IS_ALIGNED(stride, tile_width))
 154                 return false;
 155
 156         return true;
 157 }
 158
 159 static bool i915_vma_fence_prepare(struct i915_vma *vma,
 160                                    int tiling_mode, unsigned int stride)
 161 {
 162         struct drm_i915_private *i915 = vma->vm->i915;
 163         u32 size, alignment;
 164
 165         if (!i915_vma_is_map_and_fenceable(vma))
 166                 return true;
 167
 168         size = i915_gem_fence_size(i915, vma->size, tiling_mode, stride);
 169         if (vma->node.size < size)
 170                 return false;
 171
 172         alignment = i915_gem_fence_alignment(i915, vma->size, tiling_mode, stride);
 173         if (!IS_ALIGNED(vma->node.start, alignment))
 174                 return false;
 175
 176         return true;
 177 }
 178
 179 /* Make the current GTT allocation valid for the change in tiling. */
 180 static int
 181 i915_gem_object_fence_prepare(struct drm_i915_gem_object *obj,
 182                               int tiling_mode, unsigned int stride)
 183 {
 184         struct i915_ggtt *ggtt = &to_i915(obj->base.dev)->ggtt;
 185         struct i915_vma *vma;
 186         int ret = 0;
 187
 188         if (tiling_mode == I915_TILING_NONE)
 189                 return 0;
 190
 191         mutex_lock(&ggtt->vm.mutex);
 192         for_each_ggtt_vma(vma, obj) {
 193                 if (i915_vma_fence_prepare(vma, tiling_mode, stride))
 194                         continue;
 195
 196                 ret = __i915_vma_unbind(vma);
 197                 if (ret)
 198                         break;
 199         }
 200         mutex_unlock(&ggtt->vm.mutex);
 201
 202         return ret;
 203 }
 204
 205 int
 206 i915_gem_object_set_tiling(struct drm_i915_gem_object *obj,
 207                            unsigned int tiling, unsigned int stride)
 208 {
 209         struct drm_i915_private *i915 = to_i915(obj->base.dev);
 210         struct i915_vma *vma;
 211         int err;
 212
 213         /* Make sure we don't cross-contaminate obj->tiling_and_stride */
 214         BUILD_BUG_ON(I915_TILING_LAST & STRIDE_MASK);
 215
 216         GEM_BUG_ON(!i915_tiling_ok(obj, tiling, stride));
 217         GEM_BUG_ON(!stride ^ (tiling == I915_TILING_NONE));
 218
 219         if ((tiling | stride) == obj->tiling_and_stride)
 220                 return 0;
 221
 222         if (i915_gem_object_is_framebuffer(obj))
 223                 return -EBUSY;
 224
 225         /* We need to rebind the object if its current allocation
 226          * no longer meets the alignment restrictions for its new
 227          * tiling mode. Otherwise we can just leave it alone, but
 228          * need to ensure that any fence register is updated before
 229          * the next fenced (either through the GTT or by the BLT unit
 230          * on older GPUs) access.
 231          *
 232          * After updating the tiling parameters, we then flag whether
 233          * we need to update an associated fence register. Note this
 234          * has to also include the unfenced register the GPU uses
 235          * whilst executing a fenced command for an untiled object.
 236          */
 237
 238         i915_gem_object_lock(obj);
 239         if (i915_gem_object_is_framebuffer(obj)) {
 240                 i915_gem_object_unlock(obj);
 241                 return -EBUSY;
 242         }
 243
 244         err = i915_gem_object_fence_prepare(obj, tiling, stride);
 245         if (err) {
 246                 i915_gem_object_unlock(obj);
 247                 return err;
 248         }
 249
 250         /* If the memory has unknown (i.e. varying) swizzling, we pin the
 251          * pages to prevent them being swapped out and causing corruption
 252          * due to the change in swizzling.
 253          */
 254         mutex_lock(&obj->mm.lock);
 255         if (i915_gem_object_has_pages(obj) &&
 256             obj->mm.madv == I915_MADV_WILLNEED &&
 257             i915->quirks & QUIRK_PIN_SWIZZLED_PAGES) {
 258                 if (tiling == I915_TILING_NONE) {
 259                         GEM_BUG_ON(!obj->mm.quirked);
 260                         __i915_gem_object_unpin_pages(obj);
 261                         obj->mm.quirked = false;
 262                 }
 263                 if (!i915_gem_object_is_tiled(obj)) {
 264                         GEM_BUG_ON(obj->mm.quirked);
 265                         __i915_gem_object_pin_pages(obj);
 266                         obj->mm.quirked = true;
 267                 }
 268         }
 269         mutex_unlock(&obj->mm.lock);
 270
 271         for_each_ggtt_vma(vma, obj) {
 272                 vma->fence_size =
 273                         i915_gem_fence_size(i915, vma->size, tiling, stride);
 274                 vma->fence_alignment =
 275                         i915_gem_fence_alignment(i915,
 276                                                  vma->size, tiling, stride);
 277
 278                 if (vma->fence)
 279                         vma->fence->dirty = true;
 280         }
 281
 282         obj->tiling_and_stride = tiling | stride;
 283         i915_gem_object_unlock(obj);
 284
 285         /* Force the fence to be reacquired for GTT access */
 286         i915_gem_object_release_mmap(obj);
 287
 288         /* Try to preallocate memory required to save swizzling on put-pages */
 289         if (i915_gem_object_needs_bit17_swizzle(obj)) {
 290                 if (!obj->bit_17) {
 291                         obj->bit_17 = bitmap_zalloc(obj->base.size >> PAGE_SHIFT,
 292                                                     GFP_KERNEL);
 293                 }
 294         } else {
 295                 bitmap_free(obj->bit_17);
 296                 obj->bit_17 = NULL;
 297         }
 298
 299         return 0;
 300 }
 301
 302 /**
 303  * i915_gem_set_tiling_ioctl - IOCTL handler to set tiling mode
 304  * @dev: DRM device
 305  * @data: data pointer for the ioctl
 306  * @file: DRM file for the ioctl call
 307  *
 308  * Sets the tiling mode of an object, returning the required swizzling of
 309  * bit 6 of addresses in the object.
 310  *
 311  * Called by the user via ioctl.
 312  *
 313  * Returns:
 314  * Zero on success, negative errno on failure.
 315  */
 316 int
 317 i915_gem_set_tiling_ioctl(struct drm_device *dev, void *data,
 318                           struct drm_file *file)
 319 {
 320         struct drm_i915_private *dev_priv = to_i915(dev);
 321         struct drm_i915_gem_set_tiling *args = data;
 322         struct drm_i915_gem_object *obj;
 323         int err;
 324
 325         if (!dev_priv->ggtt.num_fences)
 326                 return -EOPNOTSUPP;
 327
 328         obj = i915_gem_object_lookup(file, args->handle);
 329         if (!obj)
 330                 return -ENOENT;
 331
 332         /*
 333          * The tiling mode of proxy objects is handled by its generator, and
 334          * not allowed to be changed by userspace.
 335          */
 336         if (i915_gem_object_is_proxy(obj)) {
 337                 err = -ENXIO;
 338                 goto err;
 339         }
 340
 341         if (!i915_tiling_ok(obj, args->tiling_mode, args->stride)) {
 342                 err = -EINVAL;
 343                 goto err;
 344         }
 345
 346         if (args->tiling_mode == I915_TILING_NONE) {
 347                 args->swizzle_mode = I915_BIT_6_SWIZZLE_NONE;
 348                 args->stride = 0;
 349         } else {
 350                 if (args->tiling_mode == I915_TILING_X)
 351                         args->swizzle_mode = to_i915(dev)->ggtt.bit_6_swizzle_x;
 352                 else
 353                         args->swizzle_mode = to_i915(dev)->ggtt.bit_6_swizzle_y;
 354
 355                 /* Hide bit 17 swizzling from the user.  This prevents old Mesa
 356                  * from aborting the application on sw fallbacks to bit 17,
 357                  * and we use the pread/pwrite bit17 paths to swizzle for it.
 358                  * If there was a user that was relying on the swizzle
 359                  * information for drm_intel_bo_map()ed reads/writes this would
 360                  * break it, but we don't have any of those.
 361                  */
 362                 if (args->swizzle_mode == I915_BIT_6_SWIZZLE_9_17)
 363                         args->swizzle_mode = I915_BIT_6_SWIZZLE_9;
 364                 if (args->swizzle_mode == I915_BIT_6_SWIZZLE_9_10_17)
 365                         args->swizzle_mode = I915_BIT_6_SWIZZLE_9_10;
 366
 367                 /* If we can't handle the swizzling, make it untiled. */
 368                 if (args->swizzle_mode == I915_BIT_6_SWIZZLE_UNKNOWN) {
 369                         args->tiling_mode = I915_TILING_NONE;
 370                         args->swizzle_mode = I915_BIT_6_SWIZZLE_NONE;
 371                         args->stride = 0;
 372                 }
 373         }
 374
 375         err = i915_gem_object_set_tiling(obj, args->tiling_mode, args->stride);
 376
 377         /* We have to maintain this existing ABI... */
 378         args->stride = i915_gem_object_get_stride(obj);
 379         args->tiling_mode = i915_gem_object_get_tiling(obj);
 380
 381 err:
 382         i915_gem_object_put(obj);
 383         return err;
 384 }
 385
 386 /**
 387  * i915_gem_get_tiling_ioctl - IOCTL handler to get tiling mode
 388  * @dev: DRM device
 389  * @data: data pointer for the ioctl
 390  * @file: DRM file for the ioctl call
 391  *
 392  * Returns the current tiling mode and required bit 6 swizzling for the object.
 393  *
 394  * Called by the user via ioctl.
 395  *
 396  * Returns:
 397  * Zero on success, negative errno on failure.
 398  */
 399 int
 400 i915_gem_get_tiling_ioctl(struct drm_device *dev, void *data,
 401                           struct drm_file *file)
 402 {
 403         struct drm_i915_gem_get_tiling *args = data;
 404         struct drm_i915_private *dev_priv = to_i915(dev);
 405         struct drm_i915_gem_object *obj;
 406         int err = -ENOENT;
 407
 408         if (!dev_priv->ggtt.num_fences)
 409                 return -EOPNOTSUPP;
 410
 411         rcu_read_lock();
 412         obj = i915_gem_object_lookup_rcu(file, args->handle);
 413         if (obj) {
 414                 args->tiling_mode =
 415                         READ_ONCE(obj->tiling_and_stride) & TILING_MASK;
 416                 err = 0;
 417         }
 418         rcu_read_unlock();
 419         if (unlikely(err))
 420                 return err;
 421
 422         switch (args->tiling_mode) {
 423         case I915_TILING_X:
 424                 args->swizzle_mode = dev_priv->ggtt.bit_6_swizzle_x;
 425                 break;
 426         case I915_TILING_Y:
 427                 args->swizzle_mode = dev_priv->ggtt.bit_6_swizzle_y;
 428                 break;
 429         default:
 430         case I915_TILING_NONE:
 431                 args->swizzle_mode = I915_BIT_6_SWIZZLE_NONE;
 432                 break;
 433         }
 434
 435         /* Hide bit 17 from the user -- see comment in i915_gem_set_tiling */
 436         if (dev_priv->quirks & QUIRK_PIN_SWIZZLED_PAGES)
 437                 args->phys_swizzle_mode = I915_BIT_6_SWIZZLE_UNKNOWN;
 438         else
 439                 args->phys_swizzle_mode = args->swizzle_mode;
 440         if (args->swizzle_mode == I915_BIT_6_SWIZZLE_9_17)
 441                 args->swizzle_mode = I915_BIT_6_SWIZZLE_9;
 442         if (args->swizzle_mode == I915_BIT_6_SWIZZLE_9_10_17)
 443                 args->swizzle_mode = I915_BIT_6_SWIZZLE_9_10;
 444
 445         return 0;
 446 }