drivers/gpu/drm/i915/gvt/gvt.h

   1 /*
   2  * Copyright(c) 2011-2016 Intel Corporation. All rights reserved.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice (including the next
  12  * paragraph) shall be included in all copies or substantial portions of the
  13  * Software.
  14  *
  15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  16  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  17  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  18  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  19  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
  20  * OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  21  * SOFTWARE.
  22  *
  23  * Authors:
  24  *    Kevin Tian <kevin.tian@intel.com>
  25  *    Eddie Dong <eddie.dong@intel.com>
  26  *
  27  * Contributors:
  28  *    Niu Bing <bing.niu@intel.com>
  29  *    Zhi Wang <zhi.a.wang@intel.com>
  30  *
  31  */
  32
  33 #ifndef _GVT_H_
  34 #define _GVT_H_
  35
  36 #include "debug.h"
  37 #include "hypercall.h"
  38 #include "mmio.h"
  39 #include "reg.h"
  40 #include "interrupt.h"
  41 #include "gtt.h"
  42 #include "display.h"
  43 #include "edid.h"
  44 #include "execlist.h"
  45 #include "scheduler.h"
  46 #include "sched_policy.h"
  47 #include "mmio_context.h"
  48 #include "cmd_parser.h"
  49 #include "fb_decoder.h"
  50 #include "dmabuf.h"
  51 #include "page_track.h"
  52
  53 #define GVT_MAX_VGPU 8
  54
  55 enum {
  56         INTEL_GVT_HYPERVISOR_XEN = 0,
  57         INTEL_GVT_HYPERVISOR_KVM,
  58 };
  59
  60 struct intel_gvt_host {
  61         bool initialized;
  62         int hypervisor_type;
  63         struct intel_gvt_mpt *mpt;
  64 };
  65
  66 extern struct intel_gvt_host intel_gvt_host;
  67
  68 /* Describe per-platform limitations. */
  69 struct intel_gvt_device_info {
  70         u32 max_support_vgpus;
  71         u32 cfg_space_size;
  72         u32 mmio_size;
  73         u32 mmio_bar;
  74         unsigned long msi_cap_offset;
  75         u32 gtt_start_offset;
  76         u32 gtt_entry_size;
  77         u32 gtt_entry_size_shift;
  78         int gmadr_bytes_in_cmd;
  79         u32 max_surface_size;
  80 };
  81
  82 /* GM resources owned by a vGPU */
  83 struct intel_vgpu_gm {
  84         u64 aperture_sz;
  85         u64 hidden_sz;
  86         struct drm_mm_node low_gm_node;
  87         struct drm_mm_node high_gm_node;
  88 };
  89
  90 #define INTEL_GVT_MAX_NUM_FENCES 32
  91
  92 /* Fences owned by a vGPU */
  93 struct intel_vgpu_fence {
  94         struct drm_i915_fence_reg *regs[INTEL_GVT_MAX_NUM_FENCES];
  95         u32 base;
  96         u32 size;
  97 };
  98
  99 struct intel_vgpu_mmio {
 100         void *vreg;
 101         void *sreg;
 102         bool disable_warn_untrack;
 103 };
 104
 105 #define INTEL_GVT_MAX_BAR_NUM 4
 106
 107 struct intel_vgpu_pci_bar {
 108         u64 size;
 109         bool tracked;
 110 };
 111
 112 struct intel_vgpu_cfg_space {
 113         unsigned char virtual_cfg_space[PCI_CFG_SPACE_EXP_SIZE];
 114         struct intel_vgpu_pci_bar bar[INTEL_GVT_MAX_BAR_NUM];
 115 };
 116
 117 #define vgpu_cfg_space(vgpu) ((vgpu)->cfg_space.virtual_cfg_space)
 118
 119 #define INTEL_GVT_MAX_PIPE 4
 120
 121 struct intel_vgpu_irq {
 122         bool irq_warn_once[INTEL_GVT_EVENT_MAX];
 123         DECLARE_BITMAP(flip_done_event[INTEL_GVT_MAX_PIPE],
 124                        INTEL_GVT_EVENT_MAX);
 125 };
 126
 127 struct intel_vgpu_opregion {
 128         bool mapped;
 129         void *va;
 130         u32 gfn[INTEL_GVT_OPREGION_PAGES];
 131 };
 132
 133 #define vgpu_opregion(vgpu) (&(vgpu->opregion))
 134
 135 struct intel_vgpu_display {
 136         struct intel_vgpu_i2c_edid i2c_edid;
 137         struct intel_vgpu_port ports[I915_MAX_PORTS];
 138         struct intel_vgpu_sbi sbi;
 139 };
 140
 141 struct vgpu_sched_ctl {
 142         int weight;
 143 };
 144
 145 enum {
 146         INTEL_VGPU_EXECLIST_SUBMISSION = 1,
 147         INTEL_VGPU_GUC_SUBMISSION,
 148 };
 149
 150 struct intel_vgpu_submission_ops {
 151         const char *name;
 152         int (*init)(struct intel_vgpu *vgpu, unsigned long engine_mask);
 153         void (*clean)(struct intel_vgpu *vgpu, unsigned long engine_mask);
 154         void (*reset)(struct intel_vgpu *vgpu, unsigned long engine_mask);
 155 };
 156
 157 struct intel_vgpu_submission {
 158         struct intel_vgpu_execlist execlist[I915_NUM_ENGINES];
 159         struct list_head workload_q_head[I915_NUM_ENGINES];
 160         struct kmem_cache *workloads;
 161         atomic_t running_workload_num;
 162         struct i915_gem_context *shadow_ctx;
 163         DECLARE_BITMAP(shadow_ctx_desc_updated, I915_NUM_ENGINES);
 164         DECLARE_BITMAP(tlb_handle_pending, I915_NUM_ENGINES);
 165         void *ring_scan_buffer[I915_NUM_ENGINES];
 166         int ring_scan_buffer_size[I915_NUM_ENGINES];
 167         const struct intel_vgpu_submission_ops *ops;
 168         int virtual_submission_interface;
 169         bool active;
 170 };
 171
 172 struct intel_vgpu {
 173         struct intel_gvt *gvt;
 174         int id;
 175         unsigned long handle; /* vGPU handle used by hypervisor MPT modules */
 176         bool active;
 177         bool pv_notified;
 178         bool failsafe;
 179         unsigned int resetting_eng;
 180         void *sched_data;
 181         struct vgpu_sched_ctl sched_ctl;
 182
 183         struct intel_vgpu_fence fence;
 184         struct intel_vgpu_gm gm;
 185         struct intel_vgpu_cfg_space cfg_space;
 186         struct intel_vgpu_mmio mmio;
 187         struct intel_vgpu_irq irq;
 188         struct intel_vgpu_gtt gtt;
 189         struct intel_vgpu_opregion opregion;
 190         struct intel_vgpu_display display;
 191         struct intel_vgpu_submission submission;
 192         struct radix_tree_root page_track_tree;
 193         u32 hws_pga[I915_NUM_ENGINES];
 194
 195         struct dentry *debugfs;
 196
 197 #if IS_ENABLED(CONFIG_DRM_I915_GVT_KVMGT)
 198         struct {
 199                 struct mdev_device *mdev;
 200                 struct vfio_region *region;
 201                 int num_regions;
 202                 struct eventfd_ctx *intx_trigger;
 203                 struct eventfd_ctx *msi_trigger;
 204
 205                 /*
 206                  * Two caches are used to avoid mapping duplicated pages (eg.
 207                  * scratch pages). This help to reduce dma setup overhead.
 208                  */
 209                 struct rb_root gfn_cache;
 210                 struct rb_root dma_addr_cache;
 211                 unsigned long nr_cache_entries;
 212                 struct mutex cache_lock;
 213
 214                 struct notifier_block iommu_notifier;
 215                 struct notifier_block group_notifier;
 216                 struct kvm *kvm;
 217                 struct work_struct release_work;
 218                 atomic_t released;
 219                 struct vfio_device *vfio_device;
 220         } vdev;
 221 #endif
 222
 223         struct list_head dmabuf_obj_list_head;
 224         struct mutex dmabuf_lock;
 225         struct idr object_idr;
 226
 227         struct completion vblank_done;
 228
 229         u32 scan_nonprivbb;
 230 };
 231
 232 /* validating GM healthy status*/
 233 #define vgpu_is_vm_unhealthy(ret_val) \
 234         (((ret_val) == -EBADRQC) || ((ret_val) == -EFAULT))
 235
 236 struct intel_gvt_gm {
 237         unsigned long vgpu_allocated_low_gm_size;
 238         unsigned long vgpu_allocated_high_gm_size;
 239 };
 240
 241 struct intel_gvt_fence {
 242         unsigned long vgpu_allocated_fence_num;
 243 };
 244
 245 /* Special MMIO blocks. */
 246 struct gvt_mmio_block {
 247         unsigned int device;
 248         i915_reg_t   offset;
 249         unsigned int size;
 250         gvt_mmio_func read;
 251         gvt_mmio_func write;
 252 };
 253
 254 #define INTEL_GVT_MMIO_HASH_BITS 11
 255
 256 struct intel_gvt_mmio {
 257         u8 *mmio_attribute;
 258 /* Register contains RO bits */
 259 #define F_RO            (1 << 0)
 260 /* Register contains graphics address */
 261 #define F_GMADR         (1 << 1)
 262 /* Mode mask registers with high 16 bits as the mask bits */
 263 #define F_MODE_MASK     (1 << 2)
 264 /* This reg can be accessed by GPU commands */
 265 #define F_CMD_ACCESS    (1 << 3)
 266 /* This reg has been accessed by a VM */
 267 #define F_ACCESSED      (1 << 4)
 268 /* This reg has been accessed through GPU commands */
 269 #define F_CMD_ACCESSED  (1 << 5)
 270 /* This reg could be accessed by unaligned address */
 271 #define F_UNALIGN       (1 << 6)
 272
 273         struct gvt_mmio_block *mmio_block;
 274         unsigned int num_mmio_block;
 275
 276         DECLARE_HASHTABLE(mmio_info_table, INTEL_GVT_MMIO_HASH_BITS);
 277         unsigned long num_tracked_mmio;
 278 };
 279
 280 struct intel_gvt_firmware {
 281         void *cfg_space;
 282         void *mmio;
 283         bool firmware_loaded;
 284 };
 285
 286 #define NR_MAX_INTEL_VGPU_TYPES 20
 287 struct intel_vgpu_type {
 288         char name[16];
 289         unsigned int avail_instance;
 290         unsigned int low_gm_size;
 291         unsigned int high_gm_size;
 292         unsigned int fence;
 293         unsigned int weight;
 294         enum intel_vgpu_edid resolution;
 295 };
 296
 297 struct intel_gvt {
 298         struct mutex lock;
 299         struct drm_i915_private *dev_priv;
 300         struct idr vgpu_idr;    /* vGPU IDR pool */
 301
 302         struct intel_gvt_device_info device_info;
 303         struct intel_gvt_gm gm;
 304         struct intel_gvt_fence fence;
 305         struct intel_gvt_mmio mmio;
 306         struct intel_gvt_firmware firmware;
 307         struct intel_gvt_irq irq;
 308         struct intel_gvt_gtt gtt;
 309         struct intel_gvt_workload_scheduler scheduler;
 310         struct notifier_block shadow_ctx_notifier_block[I915_NUM_ENGINES];
 311         DECLARE_HASHTABLE(cmd_table, GVT_CMD_HASH_BITS);
 312         struct intel_vgpu_type *types;
 313         unsigned int num_types;
 314         struct intel_vgpu *idle_vgpu;
 315
 316         struct task_struct *service_thread;
 317         wait_queue_head_t service_thread_wq;
 318         unsigned long service_request;
 319
 320         struct {
 321                 struct engine_mmio *mmio;
 322                 int ctx_mmio_count[I915_NUM_ENGINES];
 323         } engine_mmio_list;
 324
 325         struct dentry *debugfs_root;
 326 };
 327
 328 static inline struct intel_gvt *to_gvt(struct drm_i915_private *i915)
 329 {
 330         return i915->gvt;
 331 }
 332
 333 enum {
 334         INTEL_GVT_REQUEST_EMULATE_VBLANK = 0,
 335
 336         /* Scheduling trigger by timer */
 337         INTEL_GVT_REQUEST_SCHED = 1,
 338
 339         /* Scheduling trigger by event */
 340         INTEL_GVT_REQUEST_EVENT_SCHED = 2,
 341 };
 342
 343 static inline void intel_gvt_request_service(struct intel_gvt *gvt,
 344                 int service)
 345 {
 346         set_bit(service, (void *)&gvt->service_request);
 347         wake_up(&gvt->service_thread_wq);
 348 }
 349
 350 void intel_gvt_free_firmware(struct intel_gvt *gvt);
 351 int intel_gvt_load_firmware(struct intel_gvt *gvt);
 352
 353 /* Aperture/GM space definitions for GVT device */
 354 #define MB_TO_BYTES(mb) ((mb) << 20ULL)
 355 #define BYTES_TO_MB(b) ((b) >> 20ULL)
 356
 357 #define HOST_LOW_GM_SIZE MB_TO_BYTES(128)
 358 #define HOST_HIGH_GM_SIZE MB_TO_BYTES(384)
 359 #define HOST_FENCE 4
 360
 361 /* Aperture/GM space definitions for GVT device */
 362 #define gvt_aperture_sz(gvt)      (gvt->dev_priv->ggtt.mappable_end)
 363 #define gvt_aperture_pa_base(gvt) (gvt->dev_priv->ggtt.gmadr.start)
 364
 365 #define gvt_ggtt_gm_sz(gvt)       (gvt->dev_priv->ggtt.base.total)
 366 #define gvt_ggtt_sz(gvt) \
 367         ((gvt->dev_priv->ggtt.base.total >> PAGE_SHIFT) << 3)
 368 #define gvt_hidden_sz(gvt)        (gvt_ggtt_gm_sz(gvt) - gvt_aperture_sz(gvt))
 369
 370 #define gvt_aperture_gmadr_base(gvt) (0)
 371 #define gvt_aperture_gmadr_end(gvt) (gvt_aperture_gmadr_base(gvt) \
 372                                      + gvt_aperture_sz(gvt) - 1)
 373
 374 #define gvt_hidden_gmadr_base(gvt) (gvt_aperture_gmadr_base(gvt) \
 375                                     + gvt_aperture_sz(gvt))
 376 #define gvt_hidden_gmadr_end(gvt) (gvt_hidden_gmadr_base(gvt) \
 377                                    + gvt_hidden_sz(gvt) - 1)
 378
 379 #define gvt_fence_sz(gvt) (gvt->dev_priv->num_fence_regs)
 380
 381 /* Aperture/GM space definitions for vGPU */
 382 #define vgpu_aperture_offset(vgpu)      ((vgpu)->gm.low_gm_node.start)
 383 #define vgpu_hidden_offset(vgpu)        ((vgpu)->gm.high_gm_node.start)
 384 #define vgpu_aperture_sz(vgpu)          ((vgpu)->gm.aperture_sz)
 385 #define vgpu_hidden_sz(vgpu)            ((vgpu)->gm.hidden_sz)
 386
 387 #define vgpu_aperture_pa_base(vgpu) \
 388         (gvt_aperture_pa_base(vgpu->gvt) + vgpu_aperture_offset(vgpu))
 389
 390 #define vgpu_ggtt_gm_sz(vgpu) ((vgpu)->gm.aperture_sz + (vgpu)->gm.hidden_sz)
 391
 392 #define vgpu_aperture_pa_end(vgpu) \
 393         (vgpu_aperture_pa_base(vgpu) + vgpu_aperture_sz(vgpu) - 1)
 394
 395 #define vgpu_aperture_gmadr_base(vgpu) (vgpu_aperture_offset(vgpu))
 396 #define vgpu_aperture_gmadr_end(vgpu) \
 397         (vgpu_aperture_gmadr_base(vgpu) + vgpu_aperture_sz(vgpu) - 1)
 398
 399 #define vgpu_hidden_gmadr_base(vgpu) (vgpu_hidden_offset(vgpu))
 400 #define vgpu_hidden_gmadr_end(vgpu) \
 401         (vgpu_hidden_gmadr_base(vgpu) + vgpu_hidden_sz(vgpu) - 1)
 402
 403 #define vgpu_fence_base(vgpu) (vgpu->fence.base)
 404 #define vgpu_fence_sz(vgpu) (vgpu->fence.size)
 405
 406 struct intel_vgpu_creation_params {
 407         __u64 handle;
 408         __u64 low_gm_sz;  /* in MB */
 409         __u64 high_gm_sz; /* in MB */
 410         __u64 fence_sz;
 411         __u64 resolution;
 412         __s32 primary;
 413         __u64 vgpu_id;
 414
 415         __u32 weight;
 416 };
 417
 418 int intel_vgpu_alloc_resource(struct intel_vgpu *vgpu,
 419                               struct intel_vgpu_creation_params *param);
 420 void intel_vgpu_reset_resource(struct intel_vgpu *vgpu);
 421 void intel_vgpu_free_resource(struct intel_vgpu *vgpu);
 422 void intel_vgpu_write_fence(struct intel_vgpu *vgpu,
 423         u32 fence, u64 value);
 424
 425 /* Macros for easily accessing vGPU virtual/shadow register.
 426    Explicitly seperate use for typed MMIO reg or real offset.*/
 427 #define vgpu_vreg_t(vgpu, reg) \
 428         (*(u32 *)(vgpu->mmio.vreg + i915_mmio_reg_offset(reg)))
 429 #define vgpu_vreg(vgpu, offset) \
 430         (*(u32 *)(vgpu->mmio.vreg + (offset)))
 431 #define vgpu_vreg64_t(vgpu, reg) \
 432         (*(u64 *)(vgpu->mmio.vreg + i915_mmio_reg_offset(reg)))
 433 #define vgpu_vreg64(vgpu, offset) \
 434         (*(u64 *)(vgpu->mmio.vreg + (offset)))
 435 #define vgpu_sreg_t(vgpu, reg) \
 436         (*(u32 *)(vgpu->mmio.sreg + i915_mmio_reg_offset(reg)))
 437 #define vgpu_sreg(vgpu, offset) \
 438         (*(u32 *)(vgpu->mmio.sreg + (offset)))
 439
 440 #define for_each_active_vgpu(gvt, vgpu, id) \
 441         idr_for_each_entry((&(gvt)->vgpu_idr), (vgpu), (id)) \
 442                 for_each_if(vgpu->active)
 443
 444 static inline void intel_vgpu_write_pci_bar(struct intel_vgpu *vgpu,
 445                                             u32 offset, u32 val, bool low)
 446 {
 447         u32 *pval;
 448
 449         /* BAR offset should be 32 bits algiend */
 450         offset = rounddown(offset, 4);
 451         pval = (u32 *)(vgpu_cfg_space(vgpu) + offset);
 452
 453         if (low) {
 454                 /*
 455                  * only update bit 31 - bit 4,
 456                  * leave the bit 3 - bit 0 unchanged.
 457                  */
 458                 *pval = (val & GENMASK(31, 4)) | (*pval & GENMASK(3, 0));
 459         } else {
 460                 *pval = val;
 461         }
 462 }
 463
 464 int intel_gvt_init_vgpu_types(struct intel_gvt *gvt);
 465 void intel_gvt_clean_vgpu_types(struct intel_gvt *gvt);
 466
 467 struct intel_vgpu *intel_gvt_create_idle_vgpu(struct intel_gvt *gvt);
 468 void intel_gvt_destroy_idle_vgpu(struct intel_vgpu *vgpu);
 469 struct intel_vgpu *intel_gvt_create_vgpu(struct intel_gvt *gvt,
 470                                          struct intel_vgpu_type *type);
 471 void intel_gvt_destroy_vgpu(struct intel_vgpu *vgpu);
 472 void intel_gvt_reset_vgpu_locked(struct intel_vgpu *vgpu, bool dmlr,
 473                                  unsigned int engine_mask);
 474 void intel_gvt_reset_vgpu(struct intel_vgpu *vgpu);
 475 void intel_gvt_activate_vgpu(struct intel_vgpu *vgpu);
 476 void intel_gvt_deactivate_vgpu(struct intel_vgpu *vgpu);
 477
 478 /* validating GM functions */
 479 #define vgpu_gmadr_is_aperture(vgpu, gmadr) \
 480         ((gmadr >= vgpu_aperture_gmadr_base(vgpu)) && \
 481          (gmadr <= vgpu_aperture_gmadr_end(vgpu)))
 482
 483 #define vgpu_gmadr_is_hidden(vgpu, gmadr) \
 484         ((gmadr >= vgpu_hidden_gmadr_base(vgpu)) && \
 485          (gmadr <= vgpu_hidden_gmadr_end(vgpu)))
 486
 487 #define vgpu_gmadr_is_valid(vgpu, gmadr) \
 488          ((vgpu_gmadr_is_aperture(vgpu, gmadr) || \
 489           (vgpu_gmadr_is_hidden(vgpu, gmadr))))
 490
 491 #define gvt_gmadr_is_aperture(gvt, gmadr) \
 492          ((gmadr >= gvt_aperture_gmadr_base(gvt)) && \
 493           (gmadr <= gvt_aperture_gmadr_end(gvt)))
 494
 495 #define gvt_gmadr_is_hidden(gvt, gmadr) \
 496           ((gmadr >= gvt_hidden_gmadr_base(gvt)) && \
 497            (gmadr <= gvt_hidden_gmadr_end(gvt)))
 498
 499 #define gvt_gmadr_is_valid(gvt, gmadr) \
 500           (gvt_gmadr_is_aperture(gvt, gmadr) || \
 501             gvt_gmadr_is_hidden(gvt, gmadr))
 502
 503 bool intel_gvt_ggtt_validate_range(struct intel_vgpu *vgpu, u64 addr, u32 size);
 504 int intel_gvt_ggtt_gmadr_g2h(struct intel_vgpu *vgpu, u64 g_addr, u64 *h_addr);
 505 int intel_gvt_ggtt_gmadr_h2g(struct intel_vgpu *vgpu, u64 h_addr, u64 *g_addr);
 506 int intel_gvt_ggtt_index_g2h(struct intel_vgpu *vgpu, unsigned long g_index,
 507                              unsigned long *h_index);
 508 int intel_gvt_ggtt_h2g_index(struct intel_vgpu *vgpu, unsigned long h_index,
 509                              unsigned long *g_index);
 510
 511 void intel_vgpu_init_cfg_space(struct intel_vgpu *vgpu,
 512                 bool primary);
 513 void intel_vgpu_reset_cfg_space(struct intel_vgpu *vgpu);
 514
 515 int intel_vgpu_emulate_cfg_read(struct intel_vgpu *vgpu, unsigned int offset,
 516                 void *p_data, unsigned int bytes);
 517
 518 int intel_vgpu_emulate_cfg_write(struct intel_vgpu *vgpu, unsigned int offset,
 519                 void *p_data, unsigned int bytes);
 520
 521 static inline u64 intel_vgpu_get_bar_gpa(struct intel_vgpu *vgpu, int bar)
 522 {
 523         /* We are 64bit bar. */
 524         return (*(u64 *)(vgpu->cfg_space.virtual_cfg_space + bar)) &
 525                         PCI_BASE_ADDRESS_MEM_MASK;
 526 }
 527
 528 void intel_vgpu_clean_opregion(struct intel_vgpu *vgpu);
 529 int intel_vgpu_init_opregion(struct intel_vgpu *vgpu);
 530 int intel_vgpu_opregion_base_write_handler(struct intel_vgpu *vgpu, u32 gpa);
 531
 532 int intel_vgpu_emulate_opregion_request(struct intel_vgpu *vgpu, u32 swsci);
 533 void populate_pvinfo_page(struct intel_vgpu *vgpu);
 534
 535 int intel_gvt_scan_and_shadow_workload(struct intel_vgpu_workload *workload);
 536 void enter_failsafe_mode(struct intel_vgpu *vgpu, int reason);
 537
 538 struct intel_gvt_ops {
 539         int (*emulate_cfg_read)(struct intel_vgpu *, unsigned int, void *,
 540                                 unsigned int);
 541         int (*emulate_cfg_write)(struct intel_vgpu *, unsigned int, void *,
 542                                 unsigned int);
 543         int (*emulate_mmio_read)(struct intel_vgpu *, u64, void *,
 544                                 unsigned int);
 545         int (*emulate_mmio_write)(struct intel_vgpu *, u64, void *,
 546                                 unsigned int);
 547         struct intel_vgpu *(*vgpu_create)(struct intel_gvt *,
 548                                 struct intel_vgpu_type *);
 549         void (*vgpu_destroy)(struct intel_vgpu *);
 550         void (*vgpu_reset)(struct intel_vgpu *);
 551         void (*vgpu_activate)(struct intel_vgpu *);
 552         void (*vgpu_deactivate)(struct intel_vgpu *);
 553         struct intel_vgpu_type *(*gvt_find_vgpu_type)(struct intel_gvt *gvt,
 554                         const char *name);
 555         bool (*get_gvt_attrs)(struct attribute ***type_attrs,
 556                         struct attribute_group ***intel_vgpu_type_groups);
 557         int (*vgpu_query_plane)(struct intel_vgpu *vgpu, void *);
 558         int (*vgpu_get_dmabuf)(struct intel_vgpu *vgpu, unsigned int);
 559         int (*write_protect_handler)(struct intel_vgpu *, u64, void *,
 560                                      unsigned int);
 561 };
 562
 563
 564 enum {
 565         GVT_FAILSAFE_UNSUPPORTED_GUEST,
 566         GVT_FAILSAFE_INSUFFICIENT_RESOURCE,
 567         GVT_FAILSAFE_GUEST_ERR,
 568 };
 569
 570 static inline void mmio_hw_access_pre(struct drm_i915_private *dev_priv)
 571 {
 572         intel_runtime_pm_get(dev_priv);
 573 }
 574
 575 static inline void mmio_hw_access_post(struct drm_i915_private *dev_priv)
 576 {
 577         intel_runtime_pm_put(dev_priv);
 578 }
 579
 580 /**
 581  * intel_gvt_mmio_set_accessed - mark a MMIO has been accessed
 582  * @gvt: a GVT device
 583  * @offset: register offset
 584  *
 585  */
 586 static inline void intel_gvt_mmio_set_accessed(
 587                         struct intel_gvt *gvt, unsigned int offset)
 588 {
 589         gvt->mmio.mmio_attribute[offset >> 2] |= F_ACCESSED;
 590 }
 591
 592 /**
 593  * intel_gvt_mmio_is_cmd_accessed - mark a MMIO could be accessed by command
 594  * @gvt: a GVT device
 595  * @offset: register offset
 596  *
 597  */
 598 static inline bool intel_gvt_mmio_is_cmd_access(
 599                         struct intel_gvt *gvt, unsigned int offset)
 600 {
 601         return gvt->mmio.mmio_attribute[offset >> 2] & F_CMD_ACCESS;
 602 }
 603
 604 /**
 605  * intel_gvt_mmio_is_unalign - mark a MMIO could be accessed unaligned
 606  * @gvt: a GVT device
 607  * @offset: register offset
 608  *
 609  */
 610 static inline bool intel_gvt_mmio_is_unalign(
 611                         struct intel_gvt *gvt, unsigned int offset)
 612 {
 613         return gvt->mmio.mmio_attribute[offset >> 2] & F_UNALIGN;
 614 }
 615
 616 /**
 617  * intel_gvt_mmio_set_cmd_accessed - mark a MMIO has been accessed by command
 618  * @gvt: a GVT device
 619  * @offset: register offset
 620  *
 621  */
 622 static inline void intel_gvt_mmio_set_cmd_accessed(
 623                         struct intel_gvt *gvt, unsigned int offset)
 624 {
 625         gvt->mmio.mmio_attribute[offset >> 2] |= F_CMD_ACCESSED;
 626 }
 627
 628 /**
 629  * intel_gvt_mmio_has_mode_mask - if a MMIO has a mode mask
 630  * @gvt: a GVT device
 631  * @offset: register offset
 632  *
 633  * Returns:
 634  * True if a MMIO has a mode mask in its higher 16 bits, false if it isn't.
 635  *
 636  */
 637 static inline bool intel_gvt_mmio_has_mode_mask(
 638                         struct intel_gvt *gvt, unsigned int offset)
 639 {
 640         return gvt->mmio.mmio_attribute[offset >> 2] & F_MODE_MASK;
 641 }
 642
 643 int intel_gvt_debugfs_add_vgpu(struct intel_vgpu *vgpu);
 644 void intel_gvt_debugfs_remove_vgpu(struct intel_vgpu *vgpu);
 645 int intel_gvt_debugfs_init(struct intel_gvt *gvt);
 646 void intel_gvt_debugfs_clean(struct intel_gvt *gvt);
 647
 648
 649 #include "trace.h"
 650 #include "mpt.h"
 651
 652 #endif