drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include "i915_gem_gtt.h"
  39 #include <linux/io-mapping.h>
  40 #include <linux/i2c.h>
  41 #include <linux/i2c-algo-bit.h>
  42 #include <drm/intel-gtt.h>
  43 #include <linux/backlight.h>
  44 #include <linux/hashtable.h>
  45 #include <linux/intel-iommu.h>
  46 #include <linux/kref.h>
  47 #include <linux/pm_qos.h>
  48
  49 /* General customization:
  50  */
  51
  52 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  53
  54 #define DRIVER_NAME             "i915"
  55 #define DRIVER_DESC             "Intel Graphics"
  56 #define DRIVER_DATE             "20140808"
  57
  58 enum pipe {
  59         INVALID_PIPE = -1,
  60         PIPE_A = 0,
  61         PIPE_B,
  62         PIPE_C,
  63         _PIPE_EDP,
  64         I915_MAX_PIPES = _PIPE_EDP
  65 };
  66 #define pipe_name(p) ((p) + 'A')
  67
  68 enum transcoder {
  69         TRANSCODER_A = 0,
  70         TRANSCODER_B,
  71         TRANSCODER_C,
  72         TRANSCODER_EDP,
  73         I915_MAX_TRANSCODERS
  74 };
  75 #define transcoder_name(t) ((t) + 'A')
  76
  77 enum plane {
  78         PLANE_A = 0,
  79         PLANE_B,
  80         PLANE_C,
  81 };
  82 #define plane_name(p) ((p) + 'A')
  83
  84 #define sprite_name(p, s) ((p) * INTEL_INFO(dev)->num_sprites[(p)] + (s) + 'A')
  85
  86 enum port {
  87         PORT_A = 0,
  88         PORT_B,
  89         PORT_C,
  90         PORT_D,
  91         PORT_E,
  92         I915_MAX_PORTS
  93 };
  94 #define port_name(p) ((p) + 'A')
  95
  96 #define I915_NUM_PHYS_VLV 2
  97
  98 enum dpio_channel {
  99         DPIO_CH0,
 100         DPIO_CH1
 101 };
 102
 103 enum dpio_phy {
 104         DPIO_PHY0,
 105         DPIO_PHY1
 106 };
 107
 108 enum intel_display_power_domain {
 109         POWER_DOMAIN_PIPE_A,
 110         POWER_DOMAIN_PIPE_B,
 111         POWER_DOMAIN_PIPE_C,
 112         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
 113         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
 114         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
 115         POWER_DOMAIN_TRANSCODER_A,
 116         POWER_DOMAIN_TRANSCODER_B,
 117         POWER_DOMAIN_TRANSCODER_C,
 118         POWER_DOMAIN_TRANSCODER_EDP,
 119         POWER_DOMAIN_PORT_DDI_A_2_LANES,
 120         POWER_DOMAIN_PORT_DDI_A_4_LANES,
 121         POWER_DOMAIN_PORT_DDI_B_2_LANES,
 122         POWER_DOMAIN_PORT_DDI_B_4_LANES,
 123         POWER_DOMAIN_PORT_DDI_C_2_LANES,
 124         POWER_DOMAIN_PORT_DDI_C_4_LANES,
 125         POWER_DOMAIN_PORT_DDI_D_2_LANES,
 126         POWER_DOMAIN_PORT_DDI_D_4_LANES,
 127         POWER_DOMAIN_PORT_DSI,
 128         POWER_DOMAIN_PORT_CRT,
 129         POWER_DOMAIN_PORT_OTHER,
 130         POWER_DOMAIN_VGA,
 131         POWER_DOMAIN_AUDIO,
 132         POWER_DOMAIN_PLLS,
 133         POWER_DOMAIN_INIT,
 134
 135         POWER_DOMAIN_NUM,
 136 };
 137
 138 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 139 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 140                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 141 #define POWER_DOMAIN_TRANSCODER(tran) \
 142         ((tran) == TRANSCODER_EDP ? POWER_DOMAIN_TRANSCODER_EDP : \
 143          (tran) + POWER_DOMAIN_TRANSCODER_A)
 144
 145 enum hpd_pin {
 146         HPD_NONE = 0,
 147         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 148         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 149         HPD_CRT,
 150         HPD_SDVO_B,
 151         HPD_SDVO_C,
 152         HPD_PORT_B,
 153         HPD_PORT_C,
 154         HPD_PORT_D,
 155         HPD_NUM_PINS
 156 };
 157
 158 #define I915_GEM_GPU_DOMAINS \
 159         (I915_GEM_DOMAIN_RENDER | \
 160          I915_GEM_DOMAIN_SAMPLER | \
 161          I915_GEM_DOMAIN_COMMAND | \
 162          I915_GEM_DOMAIN_INSTRUCTION | \
 163          I915_GEM_DOMAIN_VERTEX)
 164
 165 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 166 #define for_each_sprite(p, s) for ((s) = 0; (s) < INTEL_INFO(dev)->num_sprites[(p)]; (s)++)
 167
 168 #define for_each_crtc(dev, crtc) \
 169         list_for_each_entry(crtc, &dev->mode_config.crtc_list, head)
 170
 171 #define for_each_intel_crtc(dev, intel_crtc) \
 172         list_for_each_entry(intel_crtc, &dev->mode_config.crtc_list, base.head)
 173
 174 #define for_each_intel_encoder(dev, intel_encoder)              \
 175         list_for_each_entry(intel_encoder,                      \
 176                             &(dev)->mode_config.encoder_list,   \
 177                             base.head)
 178
 179 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 180         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 181                 if ((intel_encoder)->base.crtc == (__crtc))
 182
 183 #define for_each_connector_on_encoder(dev, __encoder, intel_connector) \
 184         list_for_each_entry((intel_connector), &(dev)->mode_config.connector_list, base.head) \
 185                 if ((intel_connector)->base.encoder == (__encoder))
 186
 187 #define for_each_power_domain(domain, mask)                             \
 188         for ((domain) = 0; (domain) < POWER_DOMAIN_NUM; (domain)++)     \
 189                 if ((1 << (domain)) & (mask))
 190
 191 struct drm_i915_private;
 192 struct i915_mmu_object;
 193
 194 enum intel_dpll_id {
 195         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 196         /* real shared dpll ids must be >= 0 */
 197         DPLL_ID_PCH_PLL_A = 0,
 198         DPLL_ID_PCH_PLL_B = 1,
 199         DPLL_ID_WRPLL1 = 0,
 200         DPLL_ID_WRPLL2 = 1,
 201 };
 202 #define I915_NUM_PLLS 2
 203
 204 struct intel_dpll_hw_state {
 205         /* i9xx, pch plls */
 206         uint32_t dpll;
 207         uint32_t dpll_md;
 208         uint32_t fp0;
 209         uint32_t fp1;
 210
 211         /* hsw, bdw */
 212         uint32_t wrpll;
 213 };
 214
 215 struct intel_shared_dpll {
 216         int refcount; /* count of number of CRTCs sharing this PLL */
 217         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 218         bool on; /* is the PLL actually active? Disabled during modeset */
 219         const char *name;
 220         /* should match the index in the dev_priv->shared_dplls array */
 221         enum intel_dpll_id id;
 222         struct intel_dpll_hw_state hw_state;
 223         /* The mode_set hook is optional and should be used together with the
 224          * intel_prepare_shared_dpll function. */
 225         void (*mode_set)(struct drm_i915_private *dev_priv,
 226                          struct intel_shared_dpll *pll);
 227         void (*enable)(struct drm_i915_private *dev_priv,
 228                        struct intel_shared_dpll *pll);
 229         void (*disable)(struct drm_i915_private *dev_priv,
 230                         struct intel_shared_dpll *pll);
 231         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 232                              struct intel_shared_dpll *pll,
 233                              struct intel_dpll_hw_state *hw_state);
 234 };
 235
 236 /* Used by dp and fdi links */
 237 struct intel_link_m_n {
 238         uint32_t        tu;
 239         uint32_t        gmch_m;
 240         uint32_t        gmch_n;
 241         uint32_t        link_m;
 242         uint32_t        link_n;
 243 };
 244
 245 void intel_link_compute_m_n(int bpp, int nlanes,
 246                             int pixel_clock, int link_clock,
 247                             struct intel_link_m_n *m_n);
 248
 249 /* Interface history:
 250  *
 251  * 1.1: Original.
 252  * 1.2: Add Power Management
 253  * 1.3: Add vblank support
 254  * 1.4: Fix cmdbuffer path, add heap destroy
 255  * 1.5: Add vblank pipe configuration
 256  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 257  *      - Support vertical blank on secondary display pipe
 258  */
 259 #define DRIVER_MAJOR            1
 260 #define DRIVER_MINOR            6
 261 #define DRIVER_PATCHLEVEL       0
 262
 263 #define WATCH_LISTS     0
 264 #define WATCH_GTT       0
 265
 266 struct opregion_header;
 267 struct opregion_acpi;
 268 struct opregion_swsci;
 269 struct opregion_asle;
 270
 271 struct intel_opregion {
 272         struct opregion_header __iomem *header;
 273         struct opregion_acpi __iomem *acpi;
 274         struct opregion_swsci __iomem *swsci;
 275         u32 swsci_gbda_sub_functions;
 276         u32 swsci_sbcb_sub_functions;
 277         struct opregion_asle __iomem *asle;
 278         void __iomem *vbt;
 279         u32 __iomem *lid_state;
 280         struct work_struct asle_work;
 281 };
 282 #define OPREGION_SIZE            (8*1024)
 283
 284 struct intel_overlay;
 285 struct intel_overlay_error_state;
 286
 287 struct drm_i915_master_private {
 288         drm_local_map_t *sarea;
 289         struct _drm_i915_sarea *sarea_priv;
 290 };
 291 #define I915_FENCE_REG_NONE -1
 292 #define I915_MAX_NUM_FENCES 32
 293 /* 32 fences + sign bit for FENCE_REG_NONE */
 294 #define I915_MAX_NUM_FENCE_BITS 6
 295
 296 struct drm_i915_fence_reg {
 297         struct list_head lru_list;
 298         struct drm_i915_gem_object *obj;
 299         int pin_count;
 300 };
 301
 302 struct sdvo_device_mapping {
 303         u8 initialized;
 304         u8 dvo_port;
 305         u8 slave_addr;
 306         u8 dvo_wiring;
 307         u8 i2c_pin;
 308         u8 ddc_pin;
 309 };
 310
 311 struct intel_display_error_state;
 312
 313 struct drm_i915_error_state {
 314         struct kref ref;
 315         struct timeval time;
 316
 317         char error_msg[128];
 318         u32 reset_count;
 319         u32 suspend_count;
 320
 321         /* Generic register state */
 322         u32 eir;
 323         u32 pgtbl_er;
 324         u32 ier;
 325         u32 gtier[4];
 326         u32 ccid;
 327         u32 derrmr;
 328         u32 forcewake;
 329         u32 error; /* gen6+ */
 330         u32 err_int; /* gen7 */
 331         u32 done_reg;
 332         u32 gac_eco;
 333         u32 gam_ecochk;
 334         u32 gab_ctl;
 335         u32 gfx_mode;
 336         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 337         u64 fence[I915_MAX_NUM_FENCES];
 338         struct intel_overlay_error_state *overlay;
 339         struct intel_display_error_state *display;
 340         struct drm_i915_error_object *semaphore_obj;
 341
 342         struct drm_i915_error_ring {
 343                 bool valid;
 344                 /* Software tracked state */
 345                 bool waiting;
 346                 int hangcheck_score;
 347                 enum intel_ring_hangcheck_action hangcheck_action;
 348                 int num_requests;
 349
 350                 /* our own tracking of ring head and tail */
 351                 u32 cpu_ring_head;
 352                 u32 cpu_ring_tail;
 353
 354                 u32 semaphore_seqno[I915_NUM_RINGS - 1];
 355
 356                 /* Register state */
 357                 u32 tail;
 358                 u32 head;
 359                 u32 ctl;
 360                 u32 hws;
 361                 u32 ipeir;
 362                 u32 ipehr;
 363                 u32 instdone;
 364                 u32 bbstate;
 365                 u32 instpm;
 366                 u32 instps;
 367                 u32 seqno;
 368                 u64 bbaddr;
 369                 u64 acthd;
 370                 u32 fault_reg;
 371                 u64 faddr;
 372                 u32 rc_psmi; /* sleep state */
 373                 u32 semaphore_mboxes[I915_NUM_RINGS - 1];
 374
 375                 struct drm_i915_error_object {
 376                         int page_count;
 377                         u32 gtt_offset;
 378                         u32 *pages[0];
 379                 } *ringbuffer, *batchbuffer, *wa_batchbuffer, *ctx, *hws_page;
 380
 381                 struct drm_i915_error_request {
 382                         long jiffies;
 383                         u32 seqno;
 384                         u32 tail;
 385                 } *requests;
 386
 387                 struct {
 388                         u32 gfx_mode;
 389                         union {
 390                                 u64 pdp[4];
 391                                 u32 pp_dir_base;
 392                         };
 393                 } vm_info;
 394
 395                 pid_t pid;
 396                 char comm[TASK_COMM_LEN];
 397         } ring[I915_NUM_RINGS];
 398         struct drm_i915_error_buffer {
 399                 u32 size;
 400                 u32 name;
 401                 u32 rseqno, wseqno;
 402                 u32 gtt_offset;
 403                 u32 read_domains;
 404                 u32 write_domain;
 405                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 406                 s32 pinned:2;
 407                 u32 tiling:2;
 408                 u32 dirty:1;
 409                 u32 purgeable:1;
 410                 u32 userptr:1;
 411                 s32 ring:4;
 412                 u32 cache_level:3;
 413         } **active_bo, **pinned_bo;
 414
 415         u32 *active_bo_count, *pinned_bo_count;
 416 };
 417
 418 struct intel_connector;
 419 struct intel_crtc_config;
 420 struct intel_plane_config;
 421 struct intel_crtc;
 422 struct intel_limit;
 423 struct dpll;
 424
 425 struct drm_i915_display_funcs {
 426         bool (*fbc_enabled)(struct drm_device *dev);
 427         void (*enable_fbc)(struct drm_crtc *crtc);
 428         void (*disable_fbc)(struct drm_device *dev);
 429         int (*get_display_clock_speed)(struct drm_device *dev);
 430         int (*get_fifo_size)(struct drm_device *dev, int plane);
 431         /**
 432          * find_dpll() - Find the best values for the PLL
 433          * @limit: limits for the PLL
 434          * @crtc: current CRTC
 435          * @target: target frequency in kHz
 436          * @refclk: reference clock frequency in kHz
 437          * @match_clock: if provided, @best_clock P divider must
 438          *               match the P divider from @match_clock
 439          *               used for LVDS downclocking
 440          * @best_clock: best PLL values found
 441          *
 442          * Returns true on success, false on failure.
 443          */
 444         bool (*find_dpll)(const struct intel_limit *limit,
 445                           struct drm_crtc *crtc,
 446                           int target, int refclk,
 447                           struct dpll *match_clock,
 448                           struct dpll *best_clock);
 449         void (*update_wm)(struct drm_crtc *crtc);
 450         void (*update_sprite_wm)(struct drm_plane *plane,
 451                                  struct drm_crtc *crtc,
 452                                  uint32_t sprite_width, uint32_t sprite_height,
 453                                  int pixel_size, bool enable, bool scaled);
 454         void (*modeset_global_resources)(struct drm_device *dev);
 455         /* Returns the active state of the crtc, and if the crtc is active,
 456          * fills out the pipe-config with the hw state. */
 457         bool (*get_pipe_config)(struct intel_crtc *,
 458                                 struct intel_crtc_config *);
 459         void (*get_plane_config)(struct intel_crtc *,
 460                                  struct intel_plane_config *);
 461         int (*crtc_mode_set)(struct drm_crtc *crtc,
 462                              int x, int y,
 463                              struct drm_framebuffer *old_fb);
 464         void (*crtc_enable)(struct drm_crtc *crtc);
 465         void (*crtc_disable)(struct drm_crtc *crtc);
 466         void (*off)(struct drm_crtc *crtc);
 467         void (*write_eld)(struct drm_connector *connector,
 468                           struct drm_crtc *crtc,
 469                           struct drm_display_mode *mode);
 470         void (*fdi_link_train)(struct drm_crtc *crtc);
 471         void (*init_clock_gating)(struct drm_device *dev);
 472         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 473                           struct drm_framebuffer *fb,
 474                           struct drm_i915_gem_object *obj,
 475                           struct intel_engine_cs *ring,
 476                           uint32_t flags);
 477         void (*update_primary_plane)(struct drm_crtc *crtc,
 478                                      struct drm_framebuffer *fb,
 479                                      int x, int y);
 480         void (*hpd_irq_setup)(struct drm_device *dev);
 481         /* clock updates for mode set */
 482         /* cursor updates */
 483         /* render clock increase/decrease */
 484         /* display clock increase/decrease */
 485         /* pll clock increase/decrease */
 486
 487         int (*setup_backlight)(struct intel_connector *connector);
 488         uint32_t (*get_backlight)(struct intel_connector *connector);
 489         void (*set_backlight)(struct intel_connector *connector,
 490                               uint32_t level);
 491         void (*disable_backlight)(struct intel_connector *connector);
 492         void (*enable_backlight)(struct intel_connector *connector);
 493 };
 494
 495 struct intel_uncore_funcs {
 496         void (*force_wake_get)(struct drm_i915_private *dev_priv,
 497                                                         int fw_engine);
 498         void (*force_wake_put)(struct drm_i915_private *dev_priv,
 499                                                         int fw_engine);
 500
 501         uint8_t  (*mmio_readb)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 502         uint16_t (*mmio_readw)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 503         uint32_t (*mmio_readl)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 504         uint64_t (*mmio_readq)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 505
 506         void (*mmio_writeb)(struct drm_i915_private *dev_priv, off_t offset,
 507                                 uint8_t val, bool trace);
 508         void (*mmio_writew)(struct drm_i915_private *dev_priv, off_t offset,
 509                                 uint16_t val, bool trace);
 510         void (*mmio_writel)(struct drm_i915_private *dev_priv, off_t offset,
 511                                 uint32_t val, bool trace);
 512         void (*mmio_writeq)(struct drm_i915_private *dev_priv, off_t offset,
 513                                 uint64_t val, bool trace);
 514 };
 515
 516 struct intel_uncore {
 517         spinlock_t lock; /** lock is also taken in irq contexts. */
 518
 519         struct intel_uncore_funcs funcs;
 520
 521         unsigned fifo_count;
 522         unsigned forcewake_count;
 523
 524         unsigned fw_rendercount;
 525         unsigned fw_mediacount;
 526
 527         struct timer_list force_wake_timer;
 528 };
 529
 530 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 531         func(is_mobile) sep \
 532         func(is_i85x) sep \
 533         func(is_i915g) sep \
 534         func(is_i945gm) sep \
 535         func(is_g33) sep \
 536         func(need_gfx_hws) sep \
 537         func(is_g4x) sep \
 538         func(is_pineview) sep \
 539         func(is_broadwater) sep \
 540         func(is_crestline) sep \
 541         func(is_ivybridge) sep \
 542         func(is_valleyview) sep \
 543         func(is_haswell) sep \
 544         func(is_preliminary) sep \
 545         func(has_fbc) sep \
 546         func(has_pipe_cxsr) sep \
 547         func(has_hotplug) sep \
 548         func(cursor_needs_physical) sep \
 549         func(has_overlay) sep \
 550         func(overlay_needs_physical) sep \
 551         func(supports_tv) sep \
 552         func(has_llc) sep \
 553         func(has_ddi) sep \
 554         func(has_fpga_dbg)
 555
 556 #define DEFINE_FLAG(name) u8 name:1
 557 #define SEP_SEMICOLON ;
 558
 559 struct intel_device_info {
 560         u32 display_mmio_offset;
 561         u8 num_pipes:3;
 562         u8 num_sprites[I915_MAX_PIPES];
 563         u8 gen;
 564         u8 ring_mask; /* Rings supported by the HW */
 565         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 566         /* Register offsets for the various display pipes and transcoders */
 567         int pipe_offsets[I915_MAX_TRANSCODERS];
 568         int trans_offsets[I915_MAX_TRANSCODERS];
 569         int palette_offsets[I915_MAX_PIPES];
 570         int cursor_offsets[I915_MAX_PIPES];
 571 };
 572
 573 #undef DEFINE_FLAG
 574 #undef SEP_SEMICOLON
 575
 576 enum i915_cache_level {
 577         I915_CACHE_NONE = 0,
 578         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
 579         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
 580                               caches, eg sampler/render caches, and the
 581                               large Last-Level-Cache. LLC is coherent with
 582                               the CPU, but L3 is only visible to the GPU. */
 583         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
 584 };
 585
 586 struct i915_ctx_hang_stats {
 587         /* This context had batch pending when hang was declared */
 588         unsigned batch_pending;
 589
 590         /* This context had batch active when hang was declared */
 591         unsigned batch_active;
 592
 593         /* Time when this context was last blamed for a GPU reset */
 594         unsigned long guilty_ts;
 595
 596         /* This context is banned to submit more work */
 597         bool banned;
 598 };
 599
 600 /* This must match up with the value previously used for execbuf2.rsvd1. */
 601 #define DEFAULT_CONTEXT_HANDLE 0
 602 /**
 603  * struct intel_context - as the name implies, represents a context.
 604  * @ref: reference count.
 605  * @user_handle: userspace tracking identity for this context.
 606  * @remap_slice: l3 row remapping information.
 607  * @file_priv: filp associated with this context (NULL for global default
 608  *             context).
 609  * @hang_stats: information about the role of this context in possible GPU
 610  *              hangs.
 611  * @vm: virtual memory space used by this context.
 612  * @legacy_hw_ctx: render context backing object and whether it is correctly
 613  *                initialized (legacy ring submission mechanism only).
 614  * @link: link in the global list of contexts.
 615  *
 616  * Contexts are memory images used by the hardware to store copies of their
 617  * internal state.
 618  */
 619 struct intel_context {
 620         struct kref ref;
 621         int user_handle;
 622         uint8_t remap_slice;
 623         struct drm_i915_file_private *file_priv;
 624         struct i915_ctx_hang_stats hang_stats;
 625         struct i915_address_space *vm;
 626
 627         struct {
 628                 struct drm_i915_gem_object *rcs_state;
 629                 bool initialized;
 630         } legacy_hw_ctx;
 631
 632         struct list_head link;
 633 };
 634
 635 struct i915_fbc {
 636         unsigned long size;
 637         unsigned threshold;
 638         unsigned int fb_id;
 639         enum plane plane;
 640         int y;
 641
 642         struct drm_mm_node compressed_fb;
 643         struct drm_mm_node *compressed_llb;
 644
 645         bool false_color;
 646
 647         struct intel_fbc_work {
 648                 struct delayed_work work;
 649                 struct drm_crtc *crtc;
 650                 struct drm_framebuffer *fb;
 651         } *fbc_work;
 652
 653         enum no_fbc_reason {
 654                 FBC_OK, /* FBC is enabled */
 655                 FBC_UNSUPPORTED, /* FBC is not supported by this chipset */
 656                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 657                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 658                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 659                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 660                 FBC_BAD_PLANE, /* fbc not supported on plane */
 661                 FBC_NOT_TILED, /* buffer not tiled */
 662                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 663                 FBC_MODULE_PARAM,
 664                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 665         } no_fbc_reason;
 666 };
 667
 668 struct i915_drrs {
 669         struct intel_connector *connector;
 670 };
 671
 672 struct intel_dp;
 673 struct i915_psr {
 674         struct mutex lock;
 675         bool sink_support;
 676         bool source_ok;
 677         struct intel_dp *enabled;
 678         bool active;
 679         struct delayed_work work;
 680         unsigned busy_frontbuffer_bits;
 681 };
 682
 683 enum intel_pch {
 684         PCH_NONE = 0,   /* No PCH present */
 685         PCH_IBX,        /* Ibexpeak PCH */
 686         PCH_CPT,        /* Cougarpoint PCH */
 687         PCH_LPT,        /* Lynxpoint PCH */
 688         PCH_NOP,
 689 };
 690
 691 enum intel_sbi_destination {
 692         SBI_ICLK,
 693         SBI_MPHY,
 694 };
 695
 696 #define QUIRK_PIPEA_FORCE (1<<0)
 697 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 698 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 699 #define QUIRK_BACKLIGHT_PRESENT (1<<3)
 700
 701 struct intel_fbdev;
 702 struct intel_fbc_work;
 703
 704 struct intel_gmbus {
 705         struct i2c_adapter adapter;
 706         u32 force_bit;
 707         u32 reg0;
 708         u32 gpio_reg;
 709         struct i2c_algo_bit_data bit_algo;
 710         struct drm_i915_private *dev_priv;
 711 };
 712
 713 struct i915_suspend_saved_registers {
 714         u8 saveLBB;
 715         u32 saveDSPACNTR;
 716         u32 saveDSPBCNTR;
 717         u32 saveDSPARB;
 718         u32 savePIPEACONF;
 719         u32 savePIPEBCONF;
 720         u32 savePIPEASRC;
 721         u32 savePIPEBSRC;
 722         u32 saveFPA0;
 723         u32 saveFPA1;
 724         u32 saveDPLL_A;
 725         u32 saveDPLL_A_MD;
 726         u32 saveHTOTAL_A;
 727         u32 saveHBLANK_A;
 728         u32 saveHSYNC_A;
 729         u32 saveVTOTAL_A;
 730         u32 saveVBLANK_A;
 731         u32 saveVSYNC_A;
 732         u32 saveBCLRPAT_A;
 733         u32 saveTRANSACONF;
 734         u32 saveTRANS_HTOTAL_A;
 735         u32 saveTRANS_HBLANK_A;
 736         u32 saveTRANS_HSYNC_A;
 737         u32 saveTRANS_VTOTAL_A;
 738         u32 saveTRANS_VBLANK_A;
 739         u32 saveTRANS_VSYNC_A;
 740         u32 savePIPEASTAT;
 741         u32 saveDSPASTRIDE;
 742         u32 saveDSPASIZE;
 743         u32 saveDSPAPOS;
 744         u32 saveDSPAADDR;
 745         u32 saveDSPASURF;
 746         u32 saveDSPATILEOFF;
 747         u32 savePFIT_PGM_RATIOS;
 748         u32 saveBLC_HIST_CTL;
 749         u32 saveBLC_PWM_CTL;
 750         u32 saveBLC_PWM_CTL2;
 751         u32 saveBLC_HIST_CTL_B;
 752         u32 saveBLC_CPU_PWM_CTL;
 753         u32 saveBLC_CPU_PWM_CTL2;
 754         u32 saveFPB0;
 755         u32 saveFPB1;
 756         u32 saveDPLL_B;
 757         u32 saveDPLL_B_MD;
 758         u32 saveHTOTAL_B;
 759         u32 saveHBLANK_B;
 760         u32 saveHSYNC_B;
 761         u32 saveVTOTAL_B;
 762         u32 saveVBLANK_B;
 763         u32 saveVSYNC_B;
 764         u32 saveBCLRPAT_B;
 765         u32 saveTRANSBCONF;
 766         u32 saveTRANS_HTOTAL_B;
 767         u32 saveTRANS_HBLANK_B;
 768         u32 saveTRANS_HSYNC_B;
 769         u32 saveTRANS_VTOTAL_B;
 770         u32 saveTRANS_VBLANK_B;
 771         u32 saveTRANS_VSYNC_B;
 772         u32 savePIPEBSTAT;
 773         u32 saveDSPBSTRIDE;
 774         u32 saveDSPBSIZE;
 775         u32 saveDSPBPOS;
 776         u32 saveDSPBADDR;
 777         u32 saveDSPBSURF;
 778         u32 saveDSPBTILEOFF;
 779         u32 saveVGA0;
 780         u32 saveVGA1;
 781         u32 saveVGA_PD;
 782         u32 saveVGACNTRL;
 783         u32 saveADPA;
 784         u32 saveLVDS;
 785         u32 savePP_ON_DELAYS;
 786         u32 savePP_OFF_DELAYS;
 787         u32 saveDVOA;
 788         u32 saveDVOB;
 789         u32 saveDVOC;
 790         u32 savePP_ON;
 791         u32 savePP_OFF;
 792         u32 savePP_CONTROL;
 793         u32 savePP_DIVISOR;
 794         u32 savePFIT_CONTROL;
 795         u32 save_palette_a[256];
 796         u32 save_palette_b[256];
 797         u32 saveFBC_CONTROL;
 798         u32 saveIER;
 799         u32 saveIIR;
 800         u32 saveIMR;
 801         u32 saveDEIER;
 802         u32 saveDEIMR;
 803         u32 saveGTIER;
 804         u32 saveGTIMR;
 805         u32 saveFDI_RXA_IMR;
 806         u32 saveFDI_RXB_IMR;
 807         u32 saveCACHE_MODE_0;
 808         u32 saveMI_ARB_STATE;
 809         u32 saveSWF0[16];
 810         u32 saveSWF1[16];
 811         u32 saveSWF2[3];
 812         u8 saveMSR;
 813         u8 saveSR[8];
 814         u8 saveGR[25];
 815         u8 saveAR_INDEX;
 816         u8 saveAR[21];
 817         u8 saveDACMASK;
 818         u8 saveCR[37];
 819         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 820         u32 saveCURACNTR;
 821         u32 saveCURAPOS;
 822         u32 saveCURABASE;
 823         u32 saveCURBCNTR;
 824         u32 saveCURBPOS;
 825         u32 saveCURBBASE;
 826         u32 saveCURSIZE;
 827         u32 saveDP_B;
 828         u32 saveDP_C;
 829         u32 saveDP_D;
 830         u32 savePIPEA_GMCH_DATA_M;
 831         u32 savePIPEB_GMCH_DATA_M;
 832         u32 savePIPEA_GMCH_DATA_N;
 833         u32 savePIPEB_GMCH_DATA_N;
 834         u32 savePIPEA_DP_LINK_M;
 835         u32 savePIPEB_DP_LINK_M;
 836         u32 savePIPEA_DP_LINK_N;
 837         u32 savePIPEB_DP_LINK_N;
 838         u32 saveFDI_RXA_CTL;
 839         u32 saveFDI_TXA_CTL;
 840         u32 saveFDI_RXB_CTL;
 841         u32 saveFDI_TXB_CTL;
 842         u32 savePFA_CTL_1;
 843         u32 savePFB_CTL_1;
 844         u32 savePFA_WIN_SZ;
 845         u32 savePFB_WIN_SZ;
 846         u32 savePFA_WIN_POS;
 847         u32 savePFB_WIN_POS;
 848         u32 savePCH_DREF_CONTROL;
 849         u32 saveDISP_ARB_CTL;
 850         u32 savePIPEA_DATA_M1;
 851         u32 savePIPEA_DATA_N1;
 852         u32 savePIPEA_LINK_M1;
 853         u32 savePIPEA_LINK_N1;
 854         u32 savePIPEB_DATA_M1;
 855         u32 savePIPEB_DATA_N1;
 856         u32 savePIPEB_LINK_M1;
 857         u32 savePIPEB_LINK_N1;
 858         u32 saveMCHBAR_RENDER_STANDBY;
 859         u32 savePCH_PORT_HOTPLUG;
 860 };
 861
 862 struct vlv_s0ix_state {
 863         /* GAM */
 864         u32 wr_watermark;
 865         u32 gfx_prio_ctrl;
 866         u32 arb_mode;
 867         u32 gfx_pend_tlb0;
 868         u32 gfx_pend_tlb1;
 869         u32 lra_limits[GEN7_LRA_LIMITS_REG_NUM];
 870         u32 media_max_req_count;
 871         u32 gfx_max_req_count;
 872         u32 render_hwsp;
 873         u32 ecochk;
 874         u32 bsd_hwsp;
 875         u32 blt_hwsp;
 876         u32 tlb_rd_addr;
 877
 878         /* MBC */
 879         u32 g3dctl;
 880         u32 gsckgctl;
 881         u32 mbctl;
 882
 883         /* GCP */
 884         u32 ucgctl1;
 885         u32 ucgctl3;
 886         u32 rcgctl1;
 887         u32 rcgctl2;
 888         u32 rstctl;
 889         u32 misccpctl;
 890
 891         /* GPM */
 892         u32 gfxpause;
 893         u32 rpdeuhwtc;
 894         u32 rpdeuc;
 895         u32 ecobus;
 896         u32 pwrdwnupctl;
 897         u32 rp_down_timeout;
 898         u32 rp_deucsw;
 899         u32 rcubmabdtmr;
 900         u32 rcedata;
 901         u32 spare2gh;
 902
 903         /* Display 1 CZ domain */
 904         u32 gt_imr;
 905         u32 gt_ier;
 906         u32 pm_imr;
 907         u32 pm_ier;
 908         u32 gt_scratch[GEN7_GT_SCRATCH_REG_NUM];
 909
 910         /* GT SA CZ domain */
 911         u32 tilectl;
 912         u32 gt_fifoctl;
 913         u32 gtlc_wake_ctrl;
 914         u32 gtlc_survive;
 915         u32 pmwgicz;
 916
 917         /* Display 2 CZ domain */
 918         u32 gu_ctl0;
 919         u32 gu_ctl1;
 920         u32 clock_gate_dis2;
 921 };
 922
 923 struct intel_rps_ei {
 924         u32 cz_clock;
 925         u32 render_c0;
 926         u32 media_c0;
 927 };
 928
 929 struct intel_gen6_power_mgmt {
 930         /* work and pm_iir are protected by dev_priv->irq_lock */
 931         struct work_struct work;
 932         u32 pm_iir;
 933
 934         /* Frequencies are stored in potentially platform dependent multiples.
 935          * In other words, *_freq needs to be multiplied by X to be interesting.
 936          * Soft limits are those which are used for the dynamic reclocking done
 937          * by the driver (raise frequencies under heavy loads, and lower for
 938          * lighter loads). Hard limits are those imposed by the hardware.
 939          *
 940          * A distinction is made for overclocking, which is never enabled by
 941          * default, and is considered to be above the hard limit if it's
 942          * possible at all.
 943          */
 944         u8 cur_freq;            /* Current frequency (cached, may not == HW) */
 945         u8 min_freq_softlimit;  /* Minimum frequency permitted by the driver */
 946         u8 max_freq_softlimit;  /* Max frequency permitted by the driver */
 947         u8 max_freq;            /* Maximum frequency, RP0 if not overclocking */
 948         u8 min_freq;            /* AKA RPn. Minimum frequency */
 949         u8 efficient_freq;      /* AKA RPe. Pre-determined balanced frequency */
 950         u8 rp1_freq;            /* "less than" RP0 power/freqency */
 951         u8 rp0_freq;            /* Non-overclocked max frequency. */
 952         u32 cz_freq;
 953
 954         u32 ei_interrupt_count;
 955
 956         int last_adj;
 957         enum { LOW_POWER, BETWEEN, HIGH_POWER } power;
 958
 959         bool enabled;
 960         struct delayed_work delayed_resume_work;
 961
 962         /* manual wa residency calculations */
 963         struct intel_rps_ei up_ei, down_ei;
 964
 965         /*
 966          * Protects RPS/RC6 register access and PCU communication.
 967          * Must be taken after struct_mutex if nested.
 968          */
 969         struct mutex hw_lock;
 970 };
 971
 972 /* defined intel_pm.c */
 973 extern spinlock_t mchdev_lock;
 974
 975 struct intel_ilk_power_mgmt {
 976         u8 cur_delay;
 977         u8 min_delay;
 978         u8 max_delay;
 979         u8 fmax;
 980         u8 fstart;
 981
 982         u64 last_count1;
 983         unsigned long last_time1;
 984         unsigned long chipset_power;
 985         u64 last_count2;
 986         u64 last_time2;
 987         unsigned long gfx_power;
 988         u8 corr;
 989
 990         int c_m;
 991         int r_t;
 992
 993         struct drm_i915_gem_object *pwrctx;
 994         struct drm_i915_gem_object *renderctx;
 995 };
 996
 997 struct drm_i915_private;
 998 struct i915_power_well;
 999
1000 struct i915_power_well_ops {
1001         /*
1002          * Synchronize the well's hw state to match the current sw state, for
1003          * example enable/disable it based on the current refcount. Called
1004          * during driver init and resume time, possibly after first calling
1005          * the enable/disable handlers.
1006          */
1007         void (*sync_hw)(struct drm_i915_private *dev_priv,
1008                         struct i915_power_well *power_well);
1009         /*
1010          * Enable the well and resources that depend on it (for example
1011          * interrupts located on the well). Called after the 0->1 refcount
1012          * transition.
1013          */
1014         void (*enable)(struct drm_i915_private *dev_priv,
1015                        struct i915_power_well *power_well);
1016         /*
1017          * Disable the well and resources that depend on it. Called after
1018          * the 1->0 refcount transition.
1019          */
1020         void (*disable)(struct drm_i915_private *dev_priv,
1021                         struct i915_power_well *power_well);
1022         /* Returns the hw enabled state. */
1023         bool (*is_enabled)(struct drm_i915_private *dev_priv,
1024                            struct i915_power_well *power_well);
1025 };
1026
1027 /* Power well structure for haswell */
1028 struct i915_power_well {
1029         const char *name;
1030         bool always_on;
1031         /* power well enable/disable usage count */
1032         int count;
1033         /* cached hw enabled state */
1034         bool hw_enabled;
1035         unsigned long domains;
1036         unsigned long data;
1037         const struct i915_power_well_ops *ops;
1038 };
1039
1040 struct i915_power_domains {
1041         /*
1042          * Power wells needed for initialization at driver init and suspend
1043          * time are on. They are kept on until after the first modeset.
1044          */
1045         bool init_power_on;
1046         bool initializing;
1047         int power_well_count;
1048
1049         struct mutex lock;
1050         int domain_use_count[POWER_DOMAIN_NUM];
1051         struct i915_power_well *power_wells;
1052 };
1053
1054 struct i915_dri1_state {
1055         unsigned allow_batchbuffer : 1;
1056         u32 __iomem *gfx_hws_cpu_addr;
1057
1058         unsigned int cpp;
1059         int back_offset;
1060         int front_offset;
1061         int current_page;
1062         int page_flipping;
1063
1064         uint32_t counter;
1065 };
1066
1067 struct i915_ums_state {
1068         /**
1069          * Flag if the X Server, and thus DRM, is not currently in
1070          * control of the device.
1071          *
1072          * This is set between LeaveVT and EnterVT.  It needs to be
1073          * replaced with a semaphore.  It also needs to be
1074          * transitioned away from for kernel modesetting.
1075          */
1076         int mm_suspended;
1077 };
1078
1079 #define MAX_L3_SLICES 2
1080 struct intel_l3_parity {
1081         u32 *remap_info[MAX_L3_SLICES];
1082         struct work_struct error_work;
1083         int which_slice;
1084 };
1085
1086 struct i915_gem_mm {
1087         /** Memory allocator for GTT stolen memory */
1088         struct drm_mm stolen;
1089         /** List of all objects in gtt_space. Used to restore gtt
1090          * mappings on resume */
1091         struct list_head bound_list;
1092         /**
1093          * List of objects which are not bound to the GTT (thus
1094          * are idle and not used by the GPU) but still have
1095          * (presumably uncached) pages still attached.
1096          */
1097         struct list_head unbound_list;
1098
1099         /** Usable portion of the GTT for GEM */
1100         unsigned long stolen_base; /* limited to low memory (32-bit) */
1101
1102         /** PPGTT used for aliasing the PPGTT with the GTT */
1103         struct i915_hw_ppgtt *aliasing_ppgtt;
1104
1105         struct notifier_block oom_notifier;
1106         struct shrinker shrinker;
1107         bool shrinker_no_lock_stealing;
1108
1109         /** LRU list of objects with fence regs on them. */
1110         struct list_head fence_list;
1111
1112         /**
1113          * We leave the user IRQ off as much as possible,
1114          * but this means that requests will finish and never
1115          * be retired once the system goes idle. Set a timer to
1116          * fire periodically while the ring is running. When it
1117          * fires, go retire requests.
1118          */
1119         struct delayed_work retire_work;
1120
1121         /**
1122          * When we detect an idle GPU, we want to turn on
1123          * powersaving features. So once we see that there
1124          * are no more requests outstanding and no more
1125          * arrive within a small period of time, we fire
1126          * off the idle_work.
1127          */
1128         struct delayed_work idle_work;
1129
1130         /**
1131          * Are we in a non-interruptible section of code like
1132          * modesetting?
1133          */
1134         bool interruptible;
1135
1136         /**
1137          * Is the GPU currently considered idle, or busy executing userspace
1138          * requests?  Whilst idle, we attempt to power down the hardware and
1139          * display clocks. In order to reduce the effect on performance, there
1140          * is a slight delay before we do so.
1141          */
1142         bool busy;
1143
1144         /* the indicator for dispatch video commands on two BSD rings */
1145         int bsd_ring_dispatch_index;
1146
1147         /** Bit 6 swizzling required for X tiling */
1148         uint32_t bit_6_swizzle_x;
1149         /** Bit 6 swizzling required for Y tiling */
1150         uint32_t bit_6_swizzle_y;
1151
1152         /* accounting, useful for userland debugging */
1153         spinlock_t object_stat_lock;
1154         size_t object_memory;
1155         u32 object_count;
1156 };
1157
1158 struct drm_i915_error_state_buf {
1159         unsigned bytes;
1160         unsigned size;
1161         int err;
1162         u8 *buf;
1163         loff_t start;
1164         loff_t pos;
1165 };
1166
1167 struct i915_error_state_file_priv {
1168         struct drm_device *dev;
1169         struct drm_i915_error_state *error;
1170 };
1171
1172 struct i915_gpu_error {
1173         /* For hangcheck timer */
1174 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
1175 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
1176         /* Hang gpu twice in this window and your context gets banned */
1177 #define DRM_I915_CTX_BAN_PERIOD DIV_ROUND_UP(8*DRM_I915_HANGCHECK_PERIOD, 1000)
1178
1179         struct timer_list hangcheck_timer;
1180
1181         /* For reset and error_state handling. */
1182         spinlock_t lock;
1183         /* Protected by the above dev->gpu_error.lock. */
1184         struct drm_i915_error_state *first_error;
1185         struct work_struct work;
1186
1187
1188         unsigned long missed_irq_rings;
1189
1190         /**
1191          * State variable controlling the reset flow and count
1192          *
1193          * This is a counter which gets incremented when reset is triggered,
1194          * and again when reset has been handled. So odd values (lowest bit set)
1195          * means that reset is in progress and even values that
1196          * (reset_counter >> 1):th reset was successfully completed.
1197          *
1198          * If reset is not completed succesfully, the I915_WEDGE bit is
1199          * set meaning that hardware is terminally sour and there is no
1200          * recovery. All waiters on the reset_queue will be woken when
1201          * that happens.
1202          *
1203          * This counter is used by the wait_seqno code to notice that reset
1204          * event happened and it needs to restart the entire ioctl (since most
1205          * likely the seqno it waited for won't ever signal anytime soon).
1206          *
1207          * This is important for lock-free wait paths, where no contended lock
1208          * naturally enforces the correct ordering between the bail-out of the
1209          * waiter and the gpu reset work code.
1210          */
1211         atomic_t reset_counter;
1212
1213 #define I915_RESET_IN_PROGRESS_FLAG     1
1214 #define I915_WEDGED                     (1 << 31)
1215
1216         /**
1217          * Waitqueue to signal when the reset has completed. Used by clients
1218          * that wait for dev_priv->mm.wedged to settle.
1219          */
1220         wait_queue_head_t reset_queue;
1221
1222         /* Userspace knobs for gpu hang simulation;
1223          * combines both a ring mask, and extra flags
1224          */
1225         u32 stop_rings;
1226 #define I915_STOP_RING_ALLOW_BAN       (1 << 31)
1227 #define I915_STOP_RING_ALLOW_WARN      (1 << 30)
1228
1229         /* For missed irq/seqno simulation. */
1230         unsigned int test_irq_rings;
1231 };
1232
1233 enum modeset_restore {
1234         MODESET_ON_LID_OPEN,
1235         MODESET_DONE,
1236         MODESET_SUSPENDED,
1237 };
1238
1239 struct ddi_vbt_port_info {
1240         /*
1241          * This is an index in the HDMI/DVI DDI buffer translation table.
1242          * The special value HDMI_LEVEL_SHIFT_UNKNOWN means the VBT didn't
1243          * populate this field.
1244          */
1245 #define HDMI_LEVEL_SHIFT_UNKNOWN        0xff
1246         uint8_t hdmi_level_shift;
1247
1248         uint8_t supports_dvi:1;
1249         uint8_t supports_hdmi:1;
1250         uint8_t supports_dp:1;
1251 };
1252
1253 enum drrs_support_type {
1254         DRRS_NOT_SUPPORTED = 0,
1255         STATIC_DRRS_SUPPORT = 1,
1256         SEAMLESS_DRRS_SUPPORT = 2
1257 };
1258
1259 struct intel_vbt_data {
1260         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1261         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1262
1263         /* Feature bits */
1264         unsigned int int_tv_support:1;
1265         unsigned int lvds_dither:1;
1266         unsigned int lvds_vbt:1;
1267         unsigned int int_crt_support:1;
1268         unsigned int lvds_use_ssc:1;
1269         unsigned int display_clock_mode:1;
1270         unsigned int fdi_rx_polarity_inverted:1;
1271         unsigned int has_mipi:1;
1272         int lvds_ssc_freq;
1273         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1274
1275         enum drrs_support_type drrs_type;
1276
1277         /* eDP */
1278         int edp_rate;
1279         int edp_lanes;
1280         int edp_preemphasis;
1281         int edp_vswing;
1282         bool edp_initialized;
1283         bool edp_support;
1284         int edp_bpp;
1285         struct edp_power_seq edp_pps;
1286
1287         struct {
1288                 u16 pwm_freq_hz;
1289                 bool present;
1290                 bool active_low_pwm;
1291                 u8 min_brightness;      /* min_brightness/255 of max */
1292         } backlight;
1293
1294         /* MIPI DSI */
1295         struct {
1296                 u16 port;
1297                 u16 panel_id;
1298                 struct mipi_config *config;
1299                 struct mipi_pps_data *pps;
1300                 u8 seq_version;
1301                 u32 size;
1302                 u8 *data;
1303                 u8 *sequence[MIPI_SEQ_MAX];
1304         } dsi;
1305
1306         int crt_ddc_pin;
1307
1308         int child_dev_num;
1309         union child_device_config *child_dev;
1310
1311         struct ddi_vbt_port_info ddi_port_info[I915_MAX_PORTS];
1312 };
1313
1314 enum intel_ddb_partitioning {
1315         INTEL_DDB_PART_1_2,
1316         INTEL_DDB_PART_5_6, /* IVB+ */
1317 };
1318
1319 struct intel_wm_level {
1320         bool enable;
1321         uint32_t pri_val;
1322         uint32_t spr_val;
1323         uint32_t cur_val;
1324         uint32_t fbc_val;
1325 };
1326
1327 struct ilk_wm_values {
1328         uint32_t wm_pipe[3];
1329         uint32_t wm_lp[3];
1330         uint32_t wm_lp_spr[3];
1331         uint32_t wm_linetime[3];
1332         bool enable_fbc_wm;
1333         enum intel_ddb_partitioning partitioning;
1334 };
1335
1336 /*
1337  * This struct helps tracking the state needed for runtime PM, which puts the
1338  * device in PCI D3 state. Notice that when this happens, nothing on the
1339  * graphics device works, even register access, so we don't get interrupts nor
1340  * anything else.
1341  *
1342  * Every piece of our code that needs to actually touch the hardware needs to
1343  * either call intel_runtime_pm_get or call intel_display_power_get with the
1344  * appropriate power domain.
1345  *
1346  * Our driver uses the autosuspend delay feature, which means we'll only really
1347  * suspend if we stay with zero refcount for a certain amount of time. The
1348  * default value is currently very conservative (see intel_init_runtime_pm), but
1349  * it can be changed with the standard runtime PM files from sysfs.
1350  *
1351  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1352  * goes back to false exactly before we reenable the IRQs. We use this variable
1353  * to check if someone is trying to enable/disable IRQs while they're supposed
1354  * to be disabled. This shouldn't happen and we'll print some error messages in
1355  * case it happens.
1356  *
1357  * For more, read the Documentation/power/runtime_pm.txt.
1358  */
1359 struct i915_runtime_pm {
1360         bool suspended;
1361         bool _irqs_disabled;
1362 };
1363
1364 enum intel_pipe_crc_source {
1365         INTEL_PIPE_CRC_SOURCE_NONE,
1366         INTEL_PIPE_CRC_SOURCE_PLANE1,
1367         INTEL_PIPE_CRC_SOURCE_PLANE2,
1368         INTEL_PIPE_CRC_SOURCE_PF,
1369         INTEL_PIPE_CRC_SOURCE_PIPE,
1370         /* TV/DP on pre-gen5/vlv can't use the pipe source. */
1371         INTEL_PIPE_CRC_SOURCE_TV,
1372         INTEL_PIPE_CRC_SOURCE_DP_B,
1373         INTEL_PIPE_CRC_SOURCE_DP_C,
1374         INTEL_PIPE_CRC_SOURCE_DP_D,
1375         INTEL_PIPE_CRC_SOURCE_AUTO,
1376         INTEL_PIPE_CRC_SOURCE_MAX,
1377 };
1378
1379 struct intel_pipe_crc_entry {
1380         uint32_t frame;
1381         uint32_t crc[5];
1382 };
1383
1384 #define INTEL_PIPE_CRC_ENTRIES_NR       128
1385 struct intel_pipe_crc {
1386         spinlock_t lock;
1387         bool opened;            /* exclusive access to the result file */
1388         struct intel_pipe_crc_entry *entries;
1389         enum intel_pipe_crc_source source;
1390         int head, tail;
1391         wait_queue_head_t wq;
1392 };
1393
1394 struct i915_frontbuffer_tracking {
1395         struct mutex lock;
1396
1397         /*
1398          * Tracking bits for delayed frontbuffer flushing du to gpu activity or
1399          * scheduled flips.
1400          */
1401         unsigned busy_bits;
1402         unsigned flip_bits;
1403 };
1404
1405 struct drm_i915_private {
1406         struct drm_device *dev;
1407         struct kmem_cache *slab;
1408
1409         const struct intel_device_info info;
1410
1411         int relative_constants_mode;
1412
1413         void __iomem *regs;
1414
1415         struct intel_uncore uncore;
1416
1417         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1418
1419
1420         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1421          * controller on different i2c buses. */
1422         struct mutex gmbus_mutex;
1423
1424         /**
1425          * Base address of the gmbus and gpio block.
1426          */
1427         uint32_t gpio_mmio_base;
1428
1429         /* MMIO base address for MIPI regs */
1430         uint32_t mipi_mmio_base;
1431
1432         wait_queue_head_t gmbus_wait_queue;
1433
1434         struct pci_dev *bridge_dev;
1435         struct intel_engine_cs ring[I915_NUM_RINGS];
1436         struct drm_i915_gem_object *semaphore_obj;
1437         uint32_t last_seqno, next_seqno;
1438
1439         drm_dma_handle_t *status_page_dmah;
1440         struct resource mch_res;
1441
1442         /* protects the irq masks */
1443         spinlock_t irq_lock;
1444
1445         /* protects the mmio flip data */
1446         spinlock_t mmio_flip_lock;
1447
1448         bool display_irqs_enabled;
1449
1450         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1451         struct pm_qos_request pm_qos;
1452
1453         /* DPIO indirect register protection */
1454         struct mutex dpio_lock;
1455
1456         /** Cached value of IMR to avoid reads in updating the bitfield */
1457         union {
1458                 u32 irq_mask;
1459                 u32 de_irq_mask[I915_MAX_PIPES];
1460         };
1461         u32 gt_irq_mask;
1462         u32 pm_irq_mask;
1463         u32 pm_rps_events;
1464         u32 pipestat_irq_mask[I915_MAX_PIPES];
1465
1466         struct work_struct hotplug_work;
1467         struct {
1468                 unsigned long hpd_last_jiffies;
1469                 int hpd_cnt;
1470                 enum {
1471                         HPD_ENABLED = 0,
1472                         HPD_DISABLED = 1,
1473                         HPD_MARK_DISABLED = 2
1474                 } hpd_mark;
1475         } hpd_stats[HPD_NUM_PINS];
1476         u32 hpd_event_bits;
1477         struct delayed_work hotplug_reenable_work;
1478
1479         struct i915_fbc fbc;
1480         struct i915_drrs drrs;
1481         struct intel_opregion opregion;
1482         struct intel_vbt_data vbt;
1483
1484         /* overlay */
1485         struct intel_overlay *overlay;
1486
1487         /* backlight registers and fields in struct intel_panel */
1488         spinlock_t backlight_lock;
1489
1490         /* LVDS info */
1491         bool no_aux_handshake;
1492
1493         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1494         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1495         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1496
1497         unsigned int fsb_freq, mem_freq, is_ddr3;
1498         unsigned int vlv_cdclk_freq;
1499
1500         /**
1501          * wq - Driver workqueue for GEM.
1502          *
1503          * NOTE: Work items scheduled here are not allowed to grab any modeset
1504          * locks, for otherwise the flushing done in the pageflip code will
1505          * result in deadlocks.
1506          */
1507         struct workqueue_struct *wq;
1508
1509         /* Display functions */
1510         struct drm_i915_display_funcs display;
1511
1512         /* PCH chipset type */
1513         enum intel_pch pch_type;
1514         unsigned short pch_id;
1515
1516         unsigned long quirks;
1517
1518         enum modeset_restore modeset_restore;
1519         struct mutex modeset_restore_lock;
1520
1521         struct list_head vm_list; /* Global list of all address spaces */
1522         struct i915_gtt gtt; /* VM representing the global address space */
1523
1524         struct i915_gem_mm mm;
1525 #if defined(CONFIG_MMU_NOTIFIER)
1526         DECLARE_HASHTABLE(mmu_notifiers, 7);
1527 #endif
1528
1529         /* Kernel Modesetting */
1530
1531         struct sdvo_device_mapping sdvo_mappings[2];
1532
1533         struct drm_crtc *plane_to_crtc_mapping[I915_MAX_PIPES];
1534         struct drm_crtc *pipe_to_crtc_mapping[I915_MAX_PIPES];
1535         wait_queue_head_t pending_flip_queue;
1536
1537 #ifdef CONFIG_DEBUG_FS
1538         struct intel_pipe_crc pipe_crc[I915_MAX_PIPES];
1539 #endif
1540
1541         int num_shared_dpll;
1542         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1543         int dpio_phy_iosf_port[I915_NUM_PHYS_VLV];
1544
1545         /* Reclocking support */
1546         bool render_reclock_avail;
1547         bool lvds_downclock_avail;
1548         /* indicates the reduced downclock for LVDS*/
1549         int lvds_downclock;
1550
1551         struct i915_frontbuffer_tracking fb_tracking;
1552
1553         u16 orig_clock;
1554
1555         bool mchbar_need_disable;
1556
1557         struct intel_l3_parity l3_parity;
1558
1559         /* Cannot be determined by PCIID. You must always read a register. */
1560         size_t ellc_size;
1561
1562         /* gen6+ rps state */
1563         struct intel_gen6_power_mgmt rps;
1564
1565         /* ilk-only ips/rps state. Everything in here is protected by the global
1566          * mchdev_lock in intel_pm.c */
1567         struct intel_ilk_power_mgmt ips;
1568
1569         struct i915_power_domains power_domains;
1570
1571         struct i915_psr psr;
1572
1573         struct i915_gpu_error gpu_error;
1574
1575         struct drm_i915_gem_object *vlv_pctx;
1576
1577 #ifdef CONFIG_DRM_I915_FBDEV
1578         /* list of fbdev register on this device */
1579         struct intel_fbdev *fbdev;
1580 #endif
1581
1582         /*
1583          * The console may be contended at resume, but we don't
1584          * want it to block on it.
1585          */
1586         struct work_struct console_resume_work;
1587
1588         struct drm_property *broadcast_rgb_property;
1589         struct drm_property *force_audio_property;
1590
1591         uint32_t hw_context_size;
1592         struct list_head context_list;
1593
1594         u32 fdi_rx_config;
1595
1596         u32 suspend_count;
1597         struct i915_suspend_saved_registers regfile;
1598         struct vlv_s0ix_state vlv_s0ix_state;
1599
1600         struct {
1601                 /*
1602                  * Raw watermark latency values:
1603                  * in 0.1us units for WM0,
1604                  * in 0.5us units for WM1+.
1605                  */
1606                 /* primary */
1607                 uint16_t pri_latency[5];
1608                 /* sprite */
1609                 uint16_t spr_latency[5];
1610                 /* cursor */
1611                 uint16_t cur_latency[5];
1612
1613                 /* current hardware state */
1614                 struct ilk_wm_values hw;
1615         } wm;
1616
1617         struct i915_runtime_pm pm;
1618
1619         struct intel_digital_port *hpd_irq_port[I915_MAX_PORTS];
1620         u32 long_hpd_port_mask;
1621         u32 short_hpd_port_mask;
1622         struct work_struct dig_port_work;
1623
1624         /*
1625          * if we get a HPD irq from DP and a HPD irq from non-DP
1626          * the non-DP HPD could block the workqueue on a mode config
1627          * mutex getting, that userspace may have taken. However
1628          * userspace is waiting on the DP workqueue to run which is
1629          * blocked behind the non-DP one.
1630          */
1631         struct workqueue_struct *dp_wq;
1632
1633         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1634          * here! */
1635         struct i915_dri1_state dri1;
1636         /* Old ums support infrastructure, same warning applies. */
1637         struct i915_ums_state ums;
1638
1639         /*
1640          * NOTE: This is the dri1/ums dungeon, don't add stuff here. Your patch
1641          * will be rejected. Instead look for a better place.
1642          */
1643 };
1644
1645 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1646 {
1647         return dev->dev_private;
1648 }
1649
1650 /* Iterate over initialised rings */
1651 #define for_each_ring(ring__, dev_priv__, i__) \
1652         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1653                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1654
1655 enum hdmi_force_audio {
1656         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1657         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1658         HDMI_AUDIO_AUTO,                /* trust EDID */
1659         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1660 };
1661
1662 #define I915_GTT_OFFSET_NONE ((u32)-1)
1663
1664 struct drm_i915_gem_object_ops {
1665         /* Interface between the GEM object and its backing storage.
1666          * get_pages() is called once prior to the use of the associated set
1667          * of pages before to binding them into the GTT, and put_pages() is
1668          * called after we no longer need them. As we expect there to be
1669          * associated cost with migrating pages between the backing storage
1670          * and making them available for the GPU (e.g. clflush), we may hold
1671          * onto the pages after they are no longer referenced by the GPU
1672          * in case they may be used again shortly (for example migrating the
1673          * pages to a different memory domain within the GTT). put_pages()
1674          * will therefore most likely be called when the object itself is
1675          * being released or under memory pressure (where we attempt to
1676          * reap pages for the shrinker).
1677          */
1678         int (*get_pages)(struct drm_i915_gem_object *);
1679         void (*put_pages)(struct drm_i915_gem_object *);
1680         int (*dmabuf_export)(struct drm_i915_gem_object *);
1681         void (*release)(struct drm_i915_gem_object *);
1682 };
1683
1684 /*
1685  * Frontbuffer tracking bits. Set in obj->frontbuffer_bits while a gem bo is
1686  * considered to be the frontbuffer for the given plane interface-vise. This
1687  * doesn't mean that the hw necessarily already scans it out, but that any
1688  * rendering (by the cpu or gpu) will land in the frontbuffer eventually.
1689  *
1690  * We have one bit per pipe and per scanout plane type.
1691  */
1692 #define INTEL_FRONTBUFFER_BITS_PER_PIPE 4
1693 #define INTEL_FRONTBUFFER_BITS \
1694         (INTEL_FRONTBUFFER_BITS_PER_PIPE * I915_MAX_PIPES)
1695 #define INTEL_FRONTBUFFER_PRIMARY(pipe) \
1696         (1 << (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)))
1697 #define INTEL_FRONTBUFFER_CURSOR(pipe) \
1698         (1 << (1 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1699 #define INTEL_FRONTBUFFER_SPRITE(pipe) \
1700         (1 << (2 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1701 #define INTEL_FRONTBUFFER_OVERLAY(pipe) \
1702         (1 << (3 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1703 #define INTEL_FRONTBUFFER_ALL_MASK(pipe) \
1704         (0xf << (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)))
1705
1706 struct drm_i915_gem_object {
1707         struct drm_gem_object base;
1708
1709         const struct drm_i915_gem_object_ops *ops;
1710
1711         /** List of VMAs backed by this object */
1712         struct list_head vma_list;
1713
1714         /** Stolen memory for this object, instead of being backed by shmem. */
1715         struct drm_mm_node *stolen;
1716         struct list_head global_list;
1717
1718         struct list_head ring_list;
1719         /** Used in execbuf to temporarily hold a ref */
1720         struct list_head obj_exec_link;
1721
1722         /**
1723          * This is set if the object is on the active lists (has pending
1724          * rendering and so a non-zero seqno), and is not set if it i s on
1725          * inactive (ready to be unbound) list.
1726          */
1727         unsigned int active:1;
1728
1729         /**
1730          * This is set if the object has been written to since last bound
1731          * to the GTT
1732          */
1733         unsigned int dirty:1;
1734
1735         /**
1736          * Fence register bits (if any) for this object.  Will be set
1737          * as needed when mapped into the GTT.
1738          * Protected by dev->struct_mutex.
1739          */
1740         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1741
1742         /**
1743          * Advice: are the backing pages purgeable?
1744          */
1745         unsigned int madv:2;
1746
1747         /**
1748          * Current tiling mode for the object.
1749          */
1750         unsigned int tiling_mode:2;
1751         /**
1752          * Whether the tiling parameters for the currently associated fence
1753          * register have changed. Note that for the purposes of tracking
1754          * tiling changes we also treat the unfenced register, the register
1755          * slot that the object occupies whilst it executes a fenced
1756          * command (such as BLT on gen2/3), as a "fence".
1757          */
1758         unsigned int fence_dirty:1;
1759
1760         /**
1761          * Is the object at the current location in the gtt mappable and
1762          * fenceable? Used to avoid costly recalculations.
1763          */
1764         unsigned int map_and_fenceable:1;
1765
1766         /**
1767          * Whether the current gtt mapping needs to be mappable (and isn't just
1768          * mappable by accident). Track pin and fault separate for a more
1769          * accurate mappable working set.
1770          */
1771         unsigned int fault_mappable:1;
1772         unsigned int pin_mappable:1;
1773         unsigned int pin_display:1;
1774
1775         /*
1776          * Is the object to be mapped as read-only to the GPU
1777          * Only honoured if hardware has relevant pte bit
1778          */
1779         unsigned long gt_ro:1;
1780
1781         /*
1782          * Is the GPU currently using a fence to access this buffer,
1783          */
1784         unsigned int pending_fenced_gpu_access:1;
1785         unsigned int fenced_gpu_access:1;
1786
1787         unsigned int cache_level:3;
1788
1789         unsigned int has_aliasing_ppgtt_mapping:1;
1790         unsigned int has_global_gtt_mapping:1;
1791         unsigned int has_dma_mapping:1;
1792
1793         unsigned int frontbuffer_bits:INTEL_FRONTBUFFER_BITS;
1794
1795         struct sg_table *pages;
1796         int pages_pin_count;
1797
1798         /* prime dma-buf support */
1799         void *dma_buf_vmapping;
1800         int vmapping_count;
1801
1802         struct intel_engine_cs *ring;
1803
1804         /** Breadcrumb of last rendering to the buffer. */
1805         uint32_t last_read_seqno;
1806         uint32_t last_write_seqno;
1807         /** Breadcrumb of last fenced GPU access to the buffer. */
1808         uint32_t last_fenced_seqno;
1809
1810         /** Current tiling stride for the object, if it's tiled. */
1811         uint32_t stride;
1812
1813         /** References from framebuffers, locks out tiling changes. */
1814         unsigned long framebuffer_references;
1815
1816         /** Record of address bit 17 of each page at last unbind. */
1817         unsigned long *bit_17;
1818
1819         /** User space pin count and filp owning the pin */
1820         unsigned long user_pin_count;
1821         struct drm_file *pin_filp;
1822
1823         /** for phy allocated objects */
1824         drm_dma_handle_t *phys_handle;
1825
1826         union {
1827                 struct i915_gem_userptr {
1828                         uintptr_t ptr;
1829                         unsigned read_only :1;
1830                         unsigned workers :4;
1831 #define I915_GEM_USERPTR_MAX_WORKERS 15
1832
1833                         struct mm_struct *mm;
1834                         struct i915_mmu_object *mn;
1835                         struct work_struct *work;
1836                 } userptr;
1837         };
1838 };
1839 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1840
1841 void i915_gem_track_fb(struct drm_i915_gem_object *old,
1842                        struct drm_i915_gem_object *new,
1843                        unsigned frontbuffer_bits);
1844
1845 /**
1846  * Request queue structure.
1847  *
1848  * The request queue allows us to note sequence numbers that have been emitted
1849  * and may be associated with active buffers to be retired.
1850  *
1851  * By keeping this list, we can avoid having to do questionable
1852  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1853  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1854  */
1855 struct drm_i915_gem_request {
1856         /** On Which ring this request was generated */
1857         struct intel_engine_cs *ring;
1858
1859         /** GEM sequence number associated with this request. */
1860         uint32_t seqno;
1861
1862         /** Position in the ringbuffer of the start of the request */
1863         u32 head;
1864
1865         /** Position in the ringbuffer of the end of the request */
1866         u32 tail;
1867
1868         /** Context related to this request */
1869         struct intel_context *ctx;
1870
1871         /** Batch buffer related to this request if any */
1872         struct drm_i915_gem_object *batch_obj;
1873
1874         /** Time at which this request was emitted, in jiffies. */
1875         unsigned long emitted_jiffies;
1876
1877         /** global list entry for this request */
1878         struct list_head list;
1879
1880         struct drm_i915_file_private *file_priv;
1881         /** file_priv list entry for this request */
1882         struct list_head client_list;
1883 };
1884
1885 struct drm_i915_file_private {
1886         struct drm_i915_private *dev_priv;
1887         struct drm_file *file;
1888
1889         struct {
1890                 spinlock_t lock;
1891                 struct list_head request_list;
1892                 struct delayed_work idle_work;
1893         } mm;
1894         struct idr context_idr;
1895
1896         atomic_t rps_wait_boost;
1897         struct  intel_engine_cs *bsd_ring;
1898 };
1899
1900 /*
1901  * A command that requires special handling by the command parser.
1902  */
1903 struct drm_i915_cmd_descriptor {
1904         /*
1905          * Flags describing how the command parser processes the command.
1906          *
1907          * CMD_DESC_FIXED: The command has a fixed length if this is set,
1908          *                 a length mask if not set
1909          * CMD_DESC_SKIP: The command is allowed but does not follow the
1910          *                standard length encoding for the opcode range in
1911          *                which it falls
1912          * CMD_DESC_REJECT: The command is never allowed
1913          * CMD_DESC_REGISTER: The command should be checked against the
1914          *                    register whitelist for the appropriate ring
1915          * CMD_DESC_MASTER: The command is allowed if the submitting process
1916          *                  is the DRM master
1917          */
1918         u32 flags;
1919 #define CMD_DESC_FIXED    (1<<0)
1920 #define CMD_DESC_SKIP     (1<<1)
1921 #define CMD_DESC_REJECT   (1<<2)
1922 #define CMD_DESC_REGISTER (1<<3)
1923 #define CMD_DESC_BITMASK  (1<<4)
1924 #define CMD_DESC_MASTER   (1<<5)
1925
1926         /*
1927          * The command's unique identification bits and the bitmask to get them.
1928          * This isn't strictly the opcode field as defined in the spec and may
1929          * also include type, subtype, and/or subop fields.
1930          */
1931         struct {
1932                 u32 value;
1933                 u32 mask;
1934         } cmd;
1935
1936         /*
1937          * The command's length. The command is either fixed length (i.e. does
1938          * not include a length field) or has a length field mask. The flag
1939          * CMD_DESC_FIXED indicates a fixed length. Otherwise, the command has
1940          * a length mask. All command entries in a command table must include
1941          * length information.
1942          */
1943         union {
1944                 u32 fixed;
1945                 u32 mask;
1946         } length;
1947
1948         /*
1949          * Describes where to find a register address in the command to check
1950          * against the ring's register whitelist. Only valid if flags has the
1951          * CMD_DESC_REGISTER bit set.
1952          */
1953         struct {
1954                 u32 offset;
1955                 u32 mask;
1956         } reg;
1957
1958 #define MAX_CMD_DESC_BITMASKS 3
1959         /*
1960          * Describes command checks where a particular dword is masked and
1961          * compared against an expected value. If the command does not match
1962          * the expected value, the parser rejects it. Only valid if flags has
1963          * the CMD_DESC_BITMASK bit set. Only entries where mask is non-zero
1964          * are valid.
1965          *
1966          * If the check specifies a non-zero condition_mask then the parser
1967          * only performs the check when the bits specified by condition_mask
1968          * are non-zero.
1969          */
1970         struct {
1971                 u32 offset;
1972                 u32 mask;
1973                 u32 expected;
1974                 u32 condition_offset;
1975                 u32 condition_mask;
1976         } bits[MAX_CMD_DESC_BITMASKS];
1977 };
1978
1979 /*
1980  * A table of commands requiring special handling by the command parser.
1981  *
1982  * Each ring has an array of tables. Each table consists of an array of command
1983  * descriptors, which must be sorted with command opcodes in ascending order.
1984  */
1985 struct drm_i915_cmd_table {
1986         const struct drm_i915_cmd_descriptor *table;
1987         int count;
1988 };
1989
1990 #define INTEL_INFO(dev) (&to_i915(dev)->info)
1991
1992 #define IS_I830(dev)            ((dev)->pdev->device == 0x3577)
1993 #define IS_845G(dev)            ((dev)->pdev->device == 0x2562)
1994 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1995 #define IS_I865G(dev)           ((dev)->pdev->device == 0x2572)
1996 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1997 #define IS_I915GM(dev)          ((dev)->pdev->device == 0x2592)
1998 #define IS_I945G(dev)           ((dev)->pdev->device == 0x2772)
1999 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
2000 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
2001 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
2002 #define IS_GM45(dev)            ((dev)->pdev->device == 0x2A42)
2003 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
2004 #define IS_PINEVIEW_G(dev)      ((dev)->pdev->device == 0xa001)
2005 #define IS_PINEVIEW_M(dev)      ((dev)->pdev->device == 0xa011)
2006 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
2007 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
2008 #define IS_IRONLAKE_M(dev)      ((dev)->pdev->device == 0x0046)
2009 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
2010 #define IS_IVB_GT1(dev)         ((dev)->pdev->device == 0x0156 || \
2011                                  (dev)->pdev->device == 0x0152 || \
2012                                  (dev)->pdev->device == 0x015a)
2013 #define IS_SNB_GT1(dev)         ((dev)->pdev->device == 0x0102 || \
2014                                  (dev)->pdev->device == 0x0106 || \
2015                                  (dev)->pdev->device == 0x010A)
2016 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
2017 #define IS_CHERRYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview && IS_GEN8(dev))
2018 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
2019 #define IS_BROADWELL(dev)       (!INTEL_INFO(dev)->is_valleyview && IS_GEN8(dev))
2020 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
2021 #define IS_HSW_EARLY_SDV(dev)   (IS_HASWELL(dev) && \
2022                                  ((dev)->pdev->device & 0xFF00) == 0x0C00)
2023 #define IS_BDW_ULT(dev)         (IS_BROADWELL(dev) && \
2024                                  (((dev)->pdev->device & 0xf) == 0x2  || \
2025                                  ((dev)->pdev->device & 0xf) == 0x6 || \
2026                                  ((dev)->pdev->device & 0xf) == 0xe))
2027 #define IS_HSW_ULT(dev)         (IS_HASWELL(dev) && \
2028                                  ((dev)->pdev->device & 0xFF00) == 0x0A00)
2029 #define IS_ULT(dev)             (IS_HSW_ULT(dev) || IS_BDW_ULT(dev))
2030 #define IS_HSW_GT3(dev)         (IS_HASWELL(dev) && \
2031                                  ((dev)->pdev->device & 0x00F0) == 0x0020)
2032 /* ULX machines are also considered ULT. */
2033 #define IS_HSW_ULX(dev)         ((dev)->pdev->device == 0x0A0E || \
2034                                  (dev)->pdev->device == 0x0A1E)
2035 #define IS_PRELIMINARY_HW(intel_info) ((intel_info)->is_preliminary)
2036
2037 /*
2038  * The genX designation typically refers to the render engine, so render
2039  * capability related checks should use IS_GEN, while display and other checks
2040  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
2041  * chips, etc.).
2042  */
2043 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
2044 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
2045 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
2046 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
2047 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
2048 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
2049 #define IS_GEN8(dev)    (INTEL_INFO(dev)->gen == 8)
2050
2051 #define RENDER_RING             (1<<RCS)
2052 #define BSD_RING                (1<<VCS)
2053 #define BLT_RING                (1<<BCS)
2054 #define VEBOX_RING              (1<<VECS)
2055 #define BSD2_RING               (1<<VCS2)
2056 #define HAS_BSD(dev)            (INTEL_INFO(dev)->ring_mask & BSD_RING)
2057 #define HAS_BSD2(dev)           (INTEL_INFO(dev)->ring_mask & BSD2_RING)
2058 #define HAS_BLT(dev)            (INTEL_INFO(dev)->ring_mask & BLT_RING)
2059 #define HAS_VEBOX(dev)          (INTEL_INFO(dev)->ring_mask & VEBOX_RING)
2060 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
2061 #define HAS_WT(dev)             ((IS_HASWELL(dev) || IS_BROADWELL(dev)) && \
2062                                  to_i915(dev)->ellc_size)
2063 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
2064
2065 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
2066 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >= 6)
2067 #define HAS_PPGTT(dev)          (INTEL_INFO(dev)->gen >= 7 && !IS_GEN8(dev))
2068 #define USES_PPGTT(dev)         (i915.enable_ppgtt)
2069 #define USES_FULL_PPGTT(dev)    (i915.enable_ppgtt == 2)
2070
2071 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
2072 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
2073
2074 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
2075 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
2076 /*
2077  * dp aux and gmbus irq on gen4 seems to be able to generate legacy interrupts
2078  * even when in MSI mode. This results in spurious interrupt warnings if the
2079  * legacy irq no. is shared with another device. The kernel then disables that
2080  * interrupt source and so prevents the other device from working properly.
2081  */
2082 #define HAS_AUX_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
2083 #define HAS_GMBUS_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
2084
2085 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
2086  * rows, which changed the alignment requirements and fence programming.
2087  */
2088 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
2089                                                       IS_I915GM(dev)))
2090 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
2091 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
2092 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
2093 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
2094 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
2095
2096 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
2097 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
2098 #define HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
2099
2100 #define HAS_IPS(dev)            (IS_ULT(dev) || IS_BROADWELL(dev))
2101
2102 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
2103 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
2104 #define HAS_PSR(dev)            (IS_HASWELL(dev) || IS_BROADWELL(dev))
2105 #define HAS_RUNTIME_PM(dev)     (IS_GEN6(dev) || IS_HASWELL(dev) || \
2106                                  IS_BROADWELL(dev) || IS_VALLEYVIEW(dev))
2107
2108 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
2109 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
2110 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
2111 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
2112 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
2113 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
2114
2115 #define INTEL_PCH_TYPE(dev) (to_i915(dev)->pch_type)
2116 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
2117 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
2118 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
2119 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
2120 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
2121
2122 #define HAS_GMCH_DISPLAY(dev) (INTEL_INFO(dev)->gen < 5 || IS_VALLEYVIEW(dev))
2123
2124 /* DPF == dynamic parity feature */
2125 #define HAS_L3_DPF(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
2126 #define NUM_L3_SLICES(dev) (IS_HSW_GT3(dev) ? 2 : HAS_L3_DPF(dev))
2127
2128 #define GT_FREQUENCY_MULTIPLIER 50
2129
2130 #include "i915_trace.h"
2131
2132 extern const struct drm_ioctl_desc i915_ioctls[];
2133 extern int i915_max_ioctl;
2134
2135 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
2136 extern int i915_resume(struct drm_device *dev);
2137 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
2138 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
2139
2140 /* i915_params.c */
2141 struct i915_params {
2142         int modeset;
2143         int panel_ignore_lid;
2144         unsigned int powersave;
2145         int semaphores;
2146         unsigned int lvds_downclock;
2147         int lvds_channel_mode;
2148         int panel_use_ssc;
2149         int vbt_sdvo_panel_type;
2150         int enable_rc6;
2151         int enable_fbc;
2152         int enable_ppgtt;
2153         int enable_psr;
2154         unsigned int preliminary_hw_support;
2155         int disable_power_well;
2156         int enable_ips;
2157         int invert_brightness;
2158         int enable_cmd_parser;
2159         /* leave bools at the end to not create holes */
2160         bool enable_hangcheck;
2161         bool fastboot;
2162         bool prefault_disable;
2163         bool reset;
2164         bool disable_display;
2165         bool disable_vtd_wa;
2166         int use_mmio_flip;
2167         bool mmio_debug;
2168 };
2169 extern struct i915_params i915 __read_mostly;
2170
2171                                 /* i915_dma.c */
2172 void i915_update_dri1_breadcrumb(struct drm_device *dev);
2173 extern void i915_kernel_lost_context(struct drm_device * dev);
2174 extern int i915_driver_load(struct drm_device *, unsigned long flags);
2175 extern int i915_driver_unload(struct drm_device *);
2176 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file);
2177 extern void i915_driver_lastclose(struct drm_device * dev);
2178 extern void i915_driver_preclose(struct drm_device *dev,
2179                                  struct drm_file *file);
2180 extern void i915_driver_postclose(struct drm_device *dev,
2181                                   struct drm_file *file);
2182 extern int i915_driver_device_is_agp(struct drm_device * dev);
2183 #ifdef CONFIG_COMPAT
2184 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
2185                               unsigned long arg);
2186 #endif
2187 extern int i915_emit_box(struct drm_device *dev,
2188                          struct drm_clip_rect *box,
2189                          int DR1, int DR4);
2190 extern int intel_gpu_reset(struct drm_device *dev);
2191 extern int i915_reset(struct drm_device *dev);
2192 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
2193 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
2194 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
2195 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
2196 int vlv_force_gfx_clock(struct drm_i915_private *dev_priv, bool on);
2197 void intel_hpd_cancel_work(struct drm_i915_private *dev_priv);
2198
2199 extern void intel_console_resume(struct work_struct *work);
2200
2201 /* i915_irq.c */
2202 void i915_queue_hangcheck(struct drm_device *dev);
2203 __printf(3, 4)
2204 void i915_handle_error(struct drm_device *dev, bool wedged,
2205                        const char *fmt, ...);
2206
2207 void gen6_set_pm_mask(struct drm_i915_private *dev_priv, u32 pm_iir,
2208                                                         int new_delay);
2209 extern void intel_irq_init(struct drm_device *dev);
2210 extern void intel_hpd_init(struct drm_device *dev);
2211
2212 extern void intel_uncore_sanitize(struct drm_device *dev);
2213 extern void intel_uncore_early_sanitize(struct drm_device *dev,
2214                                         bool restore_forcewake);
2215 extern void intel_uncore_init(struct drm_device *dev);
2216 extern void intel_uncore_check_errors(struct drm_device *dev);
2217 extern void intel_uncore_fini(struct drm_device *dev);
2218 extern void intel_uncore_forcewake_reset(struct drm_device *dev, bool restore);
2219
2220 void
2221 i915_enable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2222                      u32 status_mask);
2223
2224 void
2225 i915_disable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2226                       u32 status_mask);
2227
2228 void valleyview_enable_display_irqs(struct drm_i915_private *dev_priv);
2229 void valleyview_disable_display_irqs(struct drm_i915_private *dev_priv);
2230
2231 /* i915_gem.c */
2232 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
2233                         struct drm_file *file_priv);
2234 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
2235                           struct drm_file *file_priv);
2236 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
2237                          struct drm_file *file_priv);
2238 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
2239                           struct drm_file *file_priv);
2240 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
2241                         struct drm_file *file_priv);
2242 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
2243                         struct drm_file *file_priv);
2244 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
2245                               struct drm_file *file_priv);
2246 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
2247                              struct drm_file *file_priv);
2248 int i915_gem_execbuffer(struct drm_device *dev, void *data,
2249                         struct drm_file *file_priv);
2250 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
2251                          struct drm_file *file_priv);
2252 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
2253                        struct drm_file *file_priv);
2254 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
2255                          struct drm_file *file_priv);
2256 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
2257                         struct drm_file *file_priv);
2258 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
2259                                struct drm_file *file);
2260 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
2261                                struct drm_file *file);
2262 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
2263                             struct drm_file *file_priv);
2264 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
2265                            struct drm_file *file_priv);
2266 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
2267                            struct drm_file *file_priv);
2268 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
2269                            struct drm_file *file_priv);
2270 int i915_gem_set_tiling(struct drm_device *dev, void *data,
2271                         struct drm_file *file_priv);
2272 int i915_gem_get_tiling(struct drm_device *dev, void *data,
2273                         struct drm_file *file_priv);
2274 int i915_gem_init_userptr(struct drm_device *dev);
2275 int i915_gem_userptr_ioctl(struct drm_device *dev, void *data,
2276                            struct drm_file *file);
2277 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
2278                                 struct drm_file *file_priv);
2279 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
2280                         struct drm_file *file_priv);
2281 void i915_gem_load(struct drm_device *dev);
2282 void *i915_gem_object_alloc(struct drm_device *dev);
2283 void i915_gem_object_free(struct drm_i915_gem_object *obj);
2284 void i915_gem_object_init(struct drm_i915_gem_object *obj,
2285                          const struct drm_i915_gem_object_ops *ops);
2286 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
2287                                                   size_t size);
2288 void i915_init_vm(struct drm_i915_private *dev_priv,
2289                   struct i915_address_space *vm);
2290 void i915_gem_free_object(struct drm_gem_object *obj);
2291 void i915_gem_vma_destroy(struct i915_vma *vma);
2292
2293 #define PIN_MAPPABLE 0x1
2294 #define PIN_NONBLOCK 0x2
2295 #define PIN_GLOBAL 0x4
2296 #define PIN_OFFSET_BIAS 0x8
2297 #define PIN_OFFSET_MASK (~4095)
2298 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
2299                                      struct i915_address_space *vm,
2300                                      uint32_t alignment,
2301                                      uint64_t flags);
2302 int __must_check i915_vma_unbind(struct i915_vma *vma);
2303 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
2304 void i915_gem_release_all_mmaps(struct drm_i915_private *dev_priv);
2305 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
2306 void i915_gem_lastclose(struct drm_device *dev);
2307
2308 int i915_gem_obj_prepare_shmem_read(struct drm_i915_gem_object *obj,
2309                                     int *needs_clflush);
2310
2311 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
2312 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
2313 {
2314         struct sg_page_iter sg_iter;
2315
2316         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
2317                 return sg_page_iter_page(&sg_iter);
2318
2319         return NULL;
2320 }
2321 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
2322 {
2323         BUG_ON(obj->pages == NULL);
2324         obj->pages_pin_count++;
2325 }
2326 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
2327 {
2328         BUG_ON(obj->pages_pin_count == 0);
2329         obj->pages_pin_count--;
2330 }
2331
2332 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
2333 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
2334                          struct intel_engine_cs *to);
2335 void i915_vma_move_to_active(struct i915_vma *vma,
2336                              struct intel_engine_cs *ring);
2337 int i915_gem_dumb_create(struct drm_file *file_priv,
2338                          struct drm_device *dev,
2339                          struct drm_mode_create_dumb *args);
2340 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
2341                       uint32_t handle, uint64_t *offset);
2342 /**
2343  * Returns true if seq1 is later than seq2.
2344  */
2345 static inline bool
2346 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
2347 {
2348         return (int32_t)(seq1 - seq2) >= 0;
2349 }
2350
2351 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
2352 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
2353 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
2354 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
2355
2356 bool i915_gem_object_pin_fence(struct drm_i915_gem_object *obj);
2357 void i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj);
2358
2359 struct drm_i915_gem_request *
2360 i915_gem_find_active_request(struct intel_engine_cs *ring);
2361
2362 bool i915_gem_retire_requests(struct drm_device *dev);
2363 void i915_gem_retire_requests_ring(struct intel_engine_cs *ring);
2364 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
2365                                       bool interruptible);
2366 int __must_check i915_gem_check_olr(struct intel_engine_cs *ring, u32 seqno);
2367
2368 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
2369 {
2370         return unlikely(atomic_read(&error->reset_counter)
2371                         & (I915_RESET_IN_PROGRESS_FLAG | I915_WEDGED));
2372 }
2373
2374 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
2375 {
2376         return atomic_read(&error->reset_counter) & I915_WEDGED;
2377 }
2378
2379 static inline u32 i915_reset_count(struct i915_gpu_error *error)
2380 {
2381         return ((atomic_read(&error->reset_counter) & ~I915_WEDGED) + 1) / 2;
2382 }
2383
2384 static inline bool i915_stop_ring_allow_ban(struct drm_i915_private *dev_priv)
2385 {
2386         return dev_priv->gpu_error.stop_rings == 0 ||
2387                 dev_priv->gpu_error.stop_rings & I915_STOP_RING_ALLOW_BAN;
2388 }
2389
2390 static inline bool i915_stop_ring_allow_warn(struct drm_i915_private *dev_priv)
2391 {
2392         return dev_priv->gpu_error.stop_rings == 0 ||
2393                 dev_priv->gpu_error.stop_rings & I915_STOP_RING_ALLOW_WARN;
2394 }
2395
2396 void i915_gem_reset(struct drm_device *dev);
2397 bool i915_gem_clflush_object(struct drm_i915_gem_object *obj, bool force);
2398 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
2399 int __must_check i915_gem_init(struct drm_device *dev);
2400 int __must_check i915_gem_init_hw(struct drm_device *dev);
2401 int i915_gem_l3_remap(struct intel_engine_cs *ring, int slice);
2402 void i915_gem_init_swizzling(struct drm_device *dev);
2403 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
2404 int __must_check i915_gpu_idle(struct drm_device *dev);
2405 int __must_check i915_gem_suspend(struct drm_device *dev);
2406 int __i915_add_request(struct intel_engine_cs *ring,
2407                        struct drm_file *file,
2408                        struct drm_i915_gem_object *batch_obj,
2409                        u32 *seqno);
2410 #define i915_add_request(ring, seqno) \
2411         __i915_add_request(ring, NULL, NULL, seqno)
2412 int __must_check i915_wait_seqno(struct intel_engine_cs *ring,
2413                                  uint32_t seqno);
2414 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
2415 int __must_check
2416 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
2417                                   bool write);
2418 int __must_check
2419 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
2420 int __must_check
2421 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
2422                                      u32 alignment,
2423                                      struct intel_engine_cs *pipelined);
2424 void i915_gem_object_unpin_from_display_plane(struct drm_i915_gem_object *obj);
2425 int i915_gem_object_attach_phys(struct drm_i915_gem_object *obj,
2426                                 int align);
2427 int i915_gem_open(struct drm_device *dev, struct drm_file *file);
2428 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
2429
2430 uint32_t
2431 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
2432 uint32_t
2433 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
2434                             int tiling_mode, bool fenced);
2435
2436 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
2437                                     enum i915_cache_level cache_level);
2438
2439 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
2440                                 struct dma_buf *dma_buf);
2441
2442 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
2443                                 struct drm_gem_object *gem_obj, int flags);
2444
2445 void i915_gem_restore_fences(struct drm_device *dev);
2446
2447 unsigned long i915_gem_obj_offset(struct drm_i915_gem_object *o,
2448                                   struct i915_address_space *vm);
2449 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
2450 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
2451                         struct i915_address_space *vm);
2452 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
2453                                 struct i915_address_space *vm);
2454 struct i915_vma *i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
2455                                      struct i915_address_space *vm);
2456 struct i915_vma *
2457 i915_gem_obj_lookup_or_create_vma(struct drm_i915_gem_object *obj,
2458                                   struct i915_address_space *vm);
2459
2460 struct i915_vma *i915_gem_obj_to_ggtt(struct drm_i915_gem_object *obj);
2461 static inline bool i915_gem_obj_is_pinned(struct drm_i915_gem_object *obj) {
2462         struct i915_vma *vma;
2463         list_for_each_entry(vma, &obj->vma_list, vma_link)
2464                 if (vma->pin_count > 0)
2465                         return true;
2466         return false;
2467 }
2468
2469 /* Some GGTT VM helpers */
2470 #define obj_to_ggtt(obj) \
2471         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
2472 static inline bool i915_is_ggtt(struct i915_address_space *vm)
2473 {
2474         struct i915_address_space *ggtt =
2475                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
2476         return vm == ggtt;
2477 }
2478
2479 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
2480 {
2481         return i915_gem_obj_bound(obj, obj_to_ggtt(obj));
2482 }
2483
2484 static inline unsigned long
2485 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *obj)
2486 {
2487         return i915_gem_obj_offset(obj, obj_to_ggtt(obj));
2488 }
2489
2490 static inline unsigned long
2491 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
2492 {
2493         return i915_gem_obj_size(obj, obj_to_ggtt(obj));
2494 }
2495
2496 static inline int __must_check
2497 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
2498                       uint32_t alignment,
2499                       unsigned flags)
2500 {
2501         return i915_gem_object_pin(obj, obj_to_ggtt(obj), alignment, flags | PIN_GLOBAL);
2502 }
2503
2504 static inline int
2505 i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj)
2506 {
2507         return i915_vma_unbind(i915_gem_obj_to_ggtt(obj));
2508 }
2509
2510 void i915_gem_object_ggtt_unpin(struct drm_i915_gem_object *obj);
2511
2512 /* i915_gem_context.c */
2513 #define ctx_to_ppgtt(ctx) container_of((ctx)->vm, struct i915_hw_ppgtt, base)
2514 int __must_check i915_gem_context_init(struct drm_device *dev);
2515 void i915_gem_context_fini(struct drm_device *dev);
2516 void i915_gem_context_reset(struct drm_device *dev);
2517 int i915_gem_context_open(struct drm_device *dev, struct drm_file *file);
2518 int i915_gem_context_enable(struct drm_i915_private *dev_priv);
2519 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
2520 int i915_switch_context(struct intel_engine_cs *ring,
2521                         struct intel_context *to);
2522 struct intel_context *
2523 i915_gem_context_get(struct drm_i915_file_private *file_priv, u32 id);
2524 void i915_gem_context_free(struct kref *ctx_ref);
2525 static inline void i915_gem_context_reference(struct intel_context *ctx)
2526 {
2527         kref_get(&ctx->ref);
2528 }
2529
2530 static inline void i915_gem_context_unreference(struct intel_context *ctx)
2531 {
2532         kref_put(&ctx->ref, i915_gem_context_free);
2533 }
2534
2535 static inline bool i915_gem_context_is_default(const struct intel_context *c)
2536 {
2537         return c->user_handle == DEFAULT_CONTEXT_HANDLE;
2538 }
2539
2540 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
2541                                   struct drm_file *file);
2542 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
2543                                    struct drm_file *file);
2544
2545 /* i915_gem_render_state.c */
2546 int i915_gem_render_state_init(struct intel_engine_cs *ring);
2547 /* i915_gem_evict.c */
2548 int __must_check i915_gem_evict_something(struct drm_device *dev,
2549                                           struct i915_address_space *vm,
2550                                           int min_size,
2551                                           unsigned alignment,
2552                                           unsigned cache_level,
2553                                           unsigned long start,
2554                                           unsigned long end,
2555                                           unsigned flags);
2556 int i915_gem_evict_vm(struct i915_address_space *vm, bool do_idle);
2557 int i915_gem_evict_everything(struct drm_device *dev);
2558
2559 /* belongs in i915_gem_gtt.h */
2560 static inline void i915_gem_chipset_flush(struct drm_device *dev)
2561 {
2562         if (INTEL_INFO(dev)->gen < 6)
2563                 intel_gtt_chipset_flush();
2564 }
2565
2566 /* i915_gem_stolen.c */
2567 int i915_gem_init_stolen(struct drm_device *dev);
2568 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size, int fb_cpp);
2569 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
2570 void i915_gem_cleanup_stolen(struct drm_device *dev);
2571 struct drm_i915_gem_object *
2572 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
2573 struct drm_i915_gem_object *
2574 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
2575                                                u32 stolen_offset,
2576                                                u32 gtt_offset,
2577                                                u32 size);
2578
2579 /* i915_gem_tiling.c */
2580 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
2581 {
2582         struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2583
2584         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
2585                 obj->tiling_mode != I915_TILING_NONE;
2586 }
2587
2588 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
2589 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
2590 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
2591
2592 /* i915_gem_debug.c */
2593 #if WATCH_LISTS
2594 int i915_verify_lists(struct drm_device *dev);
2595 #else
2596 #define i915_verify_lists(dev) 0
2597 #endif
2598
2599 /* i915_debugfs.c */
2600 int i915_debugfs_init(struct drm_minor *minor);
2601 void i915_debugfs_cleanup(struct drm_minor *minor);
2602 #ifdef CONFIG_DEBUG_FS
2603 void intel_display_crc_init(struct drm_device *dev);
2604 #else
2605 static inline void intel_display_crc_init(struct drm_device *dev) {}
2606 #endif
2607
2608 /* i915_gpu_error.c */
2609 __printf(2, 3)
2610 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
2611 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
2612                             const struct i915_error_state_file_priv *error);
2613 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
2614                               size_t count, loff_t pos);
2615 static inline void i915_error_state_buf_release(
2616         struct drm_i915_error_state_buf *eb)
2617 {
2618         kfree(eb->buf);
2619 }
2620 void i915_capture_error_state(struct drm_device *dev, bool wedge,
2621                               const char *error_msg);
2622 void i915_error_state_get(struct drm_device *dev,
2623                           struct i915_error_state_file_priv *error_priv);
2624 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2625 void i915_destroy_error_state(struct drm_device *dev);
2626
2627 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2628 const char *i915_cache_level_str(int type);
2629
2630 /* i915_cmd_parser.c */
2631 int i915_cmd_parser_get_version(void);
2632 int i915_cmd_parser_init_ring(struct intel_engine_cs *ring);
2633 void i915_cmd_parser_fini_ring(struct intel_engine_cs *ring);
2634 bool i915_needs_cmd_parser(struct intel_engine_cs *ring);
2635 int i915_parse_cmds(struct intel_engine_cs *ring,
2636                     struct drm_i915_gem_object *batch_obj,
2637                     u32 batch_start_offset,
2638                     bool is_master);
2639
2640 /* i915_suspend.c */
2641 extern int i915_save_state(struct drm_device *dev);
2642 extern int i915_restore_state(struct drm_device *dev);
2643
2644 /* i915_ums.c */
2645 void i915_save_display_reg(struct drm_device *dev);
2646 void i915_restore_display_reg(struct drm_device *dev);
2647
2648 /* i915_sysfs.c */
2649 void i915_setup_sysfs(struct drm_device *dev_priv);
2650 void i915_teardown_sysfs(struct drm_device *dev_priv);
2651
2652 /* intel_i2c.c */
2653 extern int intel_setup_gmbus(struct drm_device *dev);
2654 extern void intel_teardown_gmbus(struct drm_device *dev);
2655 static inline bool intel_gmbus_is_port_valid(unsigned port)
2656 {
2657         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
2658 }
2659
2660 extern struct i2c_adapter *intel_gmbus_get_adapter(
2661                 struct drm_i915_private *dev_priv, unsigned port);
2662 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
2663 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
2664 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
2665 {
2666         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
2667 }
2668 extern void intel_i2c_reset(struct drm_device *dev);
2669
2670 /* intel_opregion.c */
2671 struct intel_encoder;
2672 #ifdef CONFIG_ACPI
2673 extern int intel_opregion_setup(struct drm_device *dev);
2674 extern void intel_opregion_init(struct drm_device *dev);
2675 extern void intel_opregion_fini(struct drm_device *dev);
2676 extern void intel_opregion_asle_intr(struct drm_device *dev);
2677 extern int intel_opregion_notify_encoder(struct intel_encoder *intel_encoder,
2678                                          bool enable);
2679 extern int intel_opregion_notify_adapter(struct drm_device *dev,
2680                                          pci_power_t state);
2681 #else
2682 static inline int intel_opregion_setup(struct drm_device *dev) { return 0; }
2683 static inline void intel_opregion_init(struct drm_device *dev) { return; }
2684 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
2685 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
2686 static inline int
2687 intel_opregion_notify_encoder(struct intel_encoder *intel_encoder, bool enable)
2688 {
2689         return 0;
2690 }
2691 static inline int
2692 intel_opregion_notify_adapter(struct drm_device *dev, pci_power_t state)
2693 {
2694         return 0;
2695 }
2696 #endif
2697
2698 /* intel_acpi.c */
2699 #ifdef CONFIG_ACPI
2700 extern void intel_register_dsm_handler(void);
2701 extern void intel_unregister_dsm_handler(void);
2702 #else
2703 static inline void intel_register_dsm_handler(void) { return; }
2704 static inline void intel_unregister_dsm_handler(void) { return; }
2705 #endif /* CONFIG_ACPI */
2706
2707 /* modesetting */
2708 extern void intel_modeset_init_hw(struct drm_device *dev);
2709 extern void intel_modeset_suspend_hw(struct drm_device *dev);
2710 extern void intel_modeset_init(struct drm_device *dev);
2711 extern void intel_modeset_gem_init(struct drm_device *dev);
2712 extern void intel_modeset_cleanup(struct drm_device *dev);
2713 extern void intel_connector_unregister(struct intel_connector *);
2714 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
2715 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
2716                                          bool force_restore);
2717 extern void i915_redisable_vga(struct drm_device *dev);
2718 extern void i915_redisable_vga_power_on(struct drm_device *dev);
2719 extern bool intel_fbc_enabled(struct drm_device *dev);
2720 extern void intel_disable_fbc(struct drm_device *dev);
2721 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
2722 extern void intel_init_pch_refclk(struct drm_device *dev);
2723 extern void gen6_set_rps(struct drm_device *dev, u8 val);
2724 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
2725 extern void intel_set_memory_cxsr(struct drm_i915_private *dev_priv,
2726                                   bool enable);
2727 extern void intel_detect_pch(struct drm_device *dev);
2728 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
2729 extern int intel_enable_rc6(const struct drm_device *dev);
2730
2731 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
2732 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
2733                         struct drm_file *file);
2734 int i915_get_reset_stats_ioctl(struct drm_device *dev, void *data,
2735                                struct drm_file *file);
2736
2737 void intel_notify_mmio_flip(struct intel_engine_cs *ring);
2738
2739 /* overlay */
2740 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
2741 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
2742                                             struct intel_overlay_error_state *error);
2743
2744 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
2745 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
2746                                             struct drm_device *dev,
2747                                             struct intel_display_error_state *error);
2748
2749 /* On SNB platform, before reading ring registers forcewake bit
2750  * must be set to prevent GT core from power down and stale values being
2751  * returned.
2752  */
2753 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv, int fw_engine);
2754 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv, int fw_engine);
2755 void assert_force_wake_inactive(struct drm_i915_private *dev_priv);
2756
2757 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
2758 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
2759
2760 /* intel_sideband.c */
2761 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
2762 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
2763 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
2764 u32 vlv_gpio_nc_read(struct drm_i915_private *dev_priv, u32 reg);
2765 void vlv_gpio_nc_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2766 u32 vlv_cck_read(struct drm_i915_private *dev_priv, u32 reg);
2767 void vlv_cck_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2768 u32 vlv_ccu_read(struct drm_i915_private *dev_priv, u32 reg);
2769 void vlv_ccu_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2770 u32 vlv_bunit_read(struct drm_i915_private *dev_priv, u32 reg);
2771 void vlv_bunit_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2772 u32 vlv_gps_core_read(struct drm_i915_private *dev_priv, u32 reg);
2773 void vlv_gps_core_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2774 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, enum pipe pipe, int reg);
2775 void vlv_dpio_write(struct drm_i915_private *dev_priv, enum pipe pipe, int reg, u32 val);
2776 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
2777                    enum intel_sbi_destination destination);
2778 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
2779                      enum intel_sbi_destination destination);
2780 u32 vlv_flisdsi_read(struct drm_i915_private *dev_priv, u32 reg);
2781 void vlv_flisdsi_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2782
2783 int vlv_gpu_freq(struct drm_i915_private *dev_priv, int val);
2784 int vlv_freq_opcode(struct drm_i915_private *dev_priv, int val);
2785
2786 #define FORCEWAKE_RENDER        (1 << 0)
2787 #define FORCEWAKE_MEDIA         (1 << 1)
2788 #define FORCEWAKE_ALL           (FORCEWAKE_RENDER | FORCEWAKE_MEDIA)
2789
2790
2791 #define I915_READ8(reg)         dev_priv->uncore.funcs.mmio_readb(dev_priv, (reg), true)
2792 #define I915_WRITE8(reg, val)   dev_priv->uncore.funcs.mmio_writeb(dev_priv, (reg), (val), true)
2793
2794 #define I915_READ16(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), true)
2795 #define I915_WRITE16(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), true)
2796 #define I915_READ16_NOTRACE(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), false)
2797 #define I915_WRITE16_NOTRACE(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), false)
2798
2799 #define I915_READ(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), true)
2800 #define I915_WRITE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), true)
2801 #define I915_READ_NOTRACE(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), false)
2802 #define I915_WRITE_NOTRACE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), false)
2803
2804 /* Be very careful with read/write 64-bit values. On 32-bit machines, they
2805  * will be implemented using 2 32-bit writes in an arbitrary order with
2806  * an arbitrary delay between them. This can cause the hardware to
2807  * act upon the intermediate value, possibly leading to corruption and
2808  * machine death. You have been warned.
2809  */
2810 #define I915_WRITE64(reg, val)  dev_priv->uncore.funcs.mmio_writeq(dev_priv, (reg), (val), true)
2811 #define I915_READ64(reg)        dev_priv->uncore.funcs.mmio_readq(dev_priv, (reg), true)
2812
2813 #define I915_READ64_2x32(lower_reg, upper_reg) ({                       \
2814                 u32 upper = I915_READ(upper_reg);                       \
2815                 u32 lower = I915_READ(lower_reg);                       \
2816                 u32 tmp = I915_READ(upper_reg);                         \
2817                 if (upper != tmp) {                                     \
2818                         upper = tmp;                                    \
2819                         lower = I915_READ(lower_reg);                   \
2820                         WARN_ON(I915_READ(upper_reg) != upper);         \
2821                 }                                                       \
2822                 (u64)upper << 32 | lower; })
2823
2824 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2825 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2826
2827 /* "Broadcast RGB" property */
2828 #define INTEL_BROADCAST_RGB_AUTO 0
2829 #define INTEL_BROADCAST_RGB_FULL 1
2830 #define INTEL_BROADCAST_RGB_LIMITED 2
2831
2832 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2833 {
2834         if (IS_VALLEYVIEW(dev))
2835                 return VLV_VGACNTRL;
2836         else if (INTEL_INFO(dev)->gen >= 5)
2837                 return CPU_VGACNTRL;
2838         else
2839                 return VGACNTRL;
2840 }
2841
2842 static inline void __user *to_user_ptr(u64 address)
2843 {
2844         return (void __user *)(uintptr_t)address;
2845 }
2846
2847 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
2848 {
2849         unsigned long j = msecs_to_jiffies(m);
2850
2851         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2852 }
2853
2854 static inline unsigned long
2855 timespec_to_jiffies_timeout(const struct timespec *value)
2856 {
2857         unsigned long j = timespec_to_jiffies(value);
2858
2859         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2860 }
2861
2862 /*
2863  * If you need to wait X milliseconds between events A and B, but event B
2864  * doesn't happen exactly after event A, you record the timestamp (jiffies) of
2865  * when event A happened, then just before event B you call this function and
2866  * pass the timestamp as the first argument, and X as the second argument.
2867  */
2868 static inline void
2869 wait_remaining_ms_from_jiffies(unsigned long timestamp_jiffies, int to_wait_ms)
2870 {
2871         unsigned long target_jiffies, tmp_jiffies, remaining_jiffies;
2872
2873         /*
2874          * Don't re-read the value of "jiffies" every time since it may change
2875          * behind our back and break the math.
2876          */
2877         tmp_jiffies = jiffies;
2878         target_jiffies = timestamp_jiffies +
2879                          msecs_to_jiffies_timeout(to_wait_ms);
2880
2881         if (time_after(target_jiffies, tmp_jiffies)) {
2882                 remaining_jiffies = target_jiffies - tmp_jiffies;
2883                 while (remaining_jiffies)
2884                         remaining_jiffies =
2885                             schedule_timeout_uninterruptible(remaining_jiffies);
2886         }
2887 }
2888
2889 #endif