drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include "intel_lrc.h"
  39 #include "i915_gem_gtt.h"
  40 #include "i915_gem_render_state.h"
  41 #include <linux/io-mapping.h>
  42 #include <linux/i2c.h>
  43 #include <linux/i2c-algo-bit.h>
  44 #include <drm/intel-gtt.h>
  45 #include <drm/drm_legacy.h> /* for struct drm_dma_handle */
  46 #include <drm/drm_gem.h>
  47 #include <linux/backlight.h>
  48 #include <linux/hashtable.h>
  49 #include <linux/intel-iommu.h>
  50 #include <linux/kref.h>
  51 #include <linux/pm_qos.h>
  52
  53 /* General customization:
  54  */
  55
  56 #define DRIVER_NAME             "i915"
  57 #define DRIVER_DESC             "Intel Graphics"
  58 #define DRIVER_DATE             "20141107"
  59
  60 #undef WARN_ON
  61 #define WARN_ON(x)              WARN(x, "WARN_ON(" #x ")")
  62
  63 enum pipe {
  64         INVALID_PIPE = -1,
  65         PIPE_A = 0,
  66         PIPE_B,
  67         PIPE_C,
  68         _PIPE_EDP,
  69         I915_MAX_PIPES = _PIPE_EDP
  70 };
  71 #define pipe_name(p) ((p) + 'A')
  72
  73 enum transcoder {
  74         TRANSCODER_A = 0,
  75         TRANSCODER_B,
  76         TRANSCODER_C,
  77         TRANSCODER_EDP,
  78         I915_MAX_TRANSCODERS
  79 };
  80 #define transcoder_name(t) ((t) + 'A')
  81
  82 /*
  83  * This is the maximum (across all platforms) number of planes (primary +
  84  * sprites) that can be active at the same time on one pipe.
  85  *
  86  * This value doesn't count the cursor plane.
  87  */
  88 #define I915_MAX_PLANES 3
  89
  90 enum plane {
  91         PLANE_A = 0,
  92         PLANE_B,
  93         PLANE_C,
  94 };
  95 #define plane_name(p) ((p) + 'A')
  96
  97 #define sprite_name(p, s) ((p) * INTEL_INFO(dev)->num_sprites[(p)] + (s) + 'A')
  98
  99 enum port {
 100         PORT_A = 0,
 101         PORT_B,
 102         PORT_C,
 103         PORT_D,
 104         PORT_E,
 105         I915_MAX_PORTS
 106 };
 107 #define port_name(p) ((p) + 'A')
 108
 109 #define I915_NUM_PHYS_VLV 2
 110
 111 enum dpio_channel {
 112         DPIO_CH0,
 113         DPIO_CH1
 114 };
 115
 116 enum dpio_phy {
 117         DPIO_PHY0,
 118         DPIO_PHY1
 119 };
 120
 121 enum intel_display_power_domain {
 122         POWER_DOMAIN_PIPE_A,
 123         POWER_DOMAIN_PIPE_B,
 124         POWER_DOMAIN_PIPE_C,
 125         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
 126         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
 127         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
 128         POWER_DOMAIN_TRANSCODER_A,
 129         POWER_DOMAIN_TRANSCODER_B,
 130         POWER_DOMAIN_TRANSCODER_C,
 131         POWER_DOMAIN_TRANSCODER_EDP,
 132         POWER_DOMAIN_PORT_DDI_A_2_LANES,
 133         POWER_DOMAIN_PORT_DDI_A_4_LANES,
 134         POWER_DOMAIN_PORT_DDI_B_2_LANES,
 135         POWER_DOMAIN_PORT_DDI_B_4_LANES,
 136         POWER_DOMAIN_PORT_DDI_C_2_LANES,
 137         POWER_DOMAIN_PORT_DDI_C_4_LANES,
 138         POWER_DOMAIN_PORT_DDI_D_2_LANES,
 139         POWER_DOMAIN_PORT_DDI_D_4_LANES,
 140         POWER_DOMAIN_PORT_DSI,
 141         POWER_DOMAIN_PORT_CRT,
 142         POWER_DOMAIN_PORT_OTHER,
 143         POWER_DOMAIN_VGA,
 144         POWER_DOMAIN_AUDIO,
 145         POWER_DOMAIN_PLLS,
 146         POWER_DOMAIN_INIT,
 147
 148         POWER_DOMAIN_NUM,
 149 };
 150
 151 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 152 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 153                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 154 #define POWER_DOMAIN_TRANSCODER(tran) \
 155         ((tran) == TRANSCODER_EDP ? POWER_DOMAIN_TRANSCODER_EDP : \
 156          (tran) + POWER_DOMAIN_TRANSCODER_A)
 157
 158 enum hpd_pin {
 159         HPD_NONE = 0,
 160         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 161         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 162         HPD_CRT,
 163         HPD_SDVO_B,
 164         HPD_SDVO_C,
 165         HPD_PORT_B,
 166         HPD_PORT_C,
 167         HPD_PORT_D,
 168         HPD_NUM_PINS
 169 };
 170
 171 #define I915_GEM_GPU_DOMAINS \
 172         (I915_GEM_DOMAIN_RENDER | \
 173          I915_GEM_DOMAIN_SAMPLER | \
 174          I915_GEM_DOMAIN_COMMAND | \
 175          I915_GEM_DOMAIN_INSTRUCTION | \
 176          I915_GEM_DOMAIN_VERTEX)
 177
 178 #define for_each_pipe(__dev_priv, __p) \
 179         for ((__p) = 0; (__p) < INTEL_INFO(__dev_priv)->num_pipes; (__p)++)
 180 #define for_each_plane(pipe, p) \
 181         for ((p) = 0; (p) < INTEL_INFO(dev)->num_sprites[(pipe)] + 1; (p)++)
 182 #define for_each_sprite(p, s) for ((s) = 0; (s) < INTEL_INFO(dev)->num_sprites[(p)]; (s)++)
 183
 184 #define for_each_crtc(dev, crtc) \
 185         list_for_each_entry(crtc, &dev->mode_config.crtc_list, head)
 186
 187 #define for_each_intel_crtc(dev, intel_crtc) \
 188         list_for_each_entry(intel_crtc, &dev->mode_config.crtc_list, base.head)
 189
 190 #define for_each_intel_encoder(dev, intel_encoder)              \
 191         list_for_each_entry(intel_encoder,                      \
 192                             &(dev)->mode_config.encoder_list,   \
 193                             base.head)
 194
 195 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 196         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 197                 if ((intel_encoder)->base.crtc == (__crtc))
 198
 199 #define for_each_connector_on_encoder(dev, __encoder, intel_connector) \
 200         list_for_each_entry((intel_connector), &(dev)->mode_config.connector_list, base.head) \
 201                 if ((intel_connector)->base.encoder == (__encoder))
 202
 203 #define for_each_power_domain(domain, mask)                             \
 204         for ((domain) = 0; (domain) < POWER_DOMAIN_NUM; (domain)++)     \
 205                 if ((1 << (domain)) & (mask))
 206
 207 struct drm_i915_private;
 208 struct i915_mm_struct;
 209 struct i915_mmu_object;
 210
 211 enum intel_dpll_id {
 212         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 213         /* real shared dpll ids must be >= 0 */
 214         DPLL_ID_PCH_PLL_A = 0,
 215         DPLL_ID_PCH_PLL_B = 1,
 216         DPLL_ID_WRPLL1 = 0,
 217         DPLL_ID_WRPLL2 = 1,
 218 };
 219 #define I915_NUM_PLLS 2
 220
 221 struct intel_dpll_hw_state {
 222         /* i9xx, pch plls */
 223         uint32_t dpll;
 224         uint32_t dpll_md;
 225         uint32_t fp0;
 226         uint32_t fp1;
 227
 228         /* hsw, bdw */
 229         uint32_t wrpll;
 230 };
 231
 232 struct intel_shared_dpll_config {
 233         unsigned crtc_mask; /* mask of CRTCs sharing this PLL */
 234         struct intel_dpll_hw_state hw_state;
 235 };
 236
 237 struct intel_shared_dpll {
 238         struct intel_shared_dpll_config config;
 239         struct intel_shared_dpll_config *new_config;
 240
 241         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 242         bool on; /* is the PLL actually active? Disabled during modeset */
 243         const char *name;
 244         /* should match the index in the dev_priv->shared_dplls array */
 245         enum intel_dpll_id id;
 246         /* The mode_set hook is optional and should be used together with the
 247          * intel_prepare_shared_dpll function. */
 248         void (*mode_set)(struct drm_i915_private *dev_priv,
 249                          struct intel_shared_dpll *pll);
 250         void (*enable)(struct drm_i915_private *dev_priv,
 251                        struct intel_shared_dpll *pll);
 252         void (*disable)(struct drm_i915_private *dev_priv,
 253                         struct intel_shared_dpll *pll);
 254         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 255                              struct intel_shared_dpll *pll,
 256                              struct intel_dpll_hw_state *hw_state);
 257 };
 258
 259 /* Used by dp and fdi links */
 260 struct intel_link_m_n {
 261         uint32_t        tu;
 262         uint32_t        gmch_m;
 263         uint32_t        gmch_n;
 264         uint32_t        link_m;
 265         uint32_t        link_n;
 266 };
 267
 268 void intel_link_compute_m_n(int bpp, int nlanes,
 269                             int pixel_clock, int link_clock,
 270                             struct intel_link_m_n *m_n);
 271
 272 /* Interface history:
 273  *
 274  * 1.1: Original.
 275  * 1.2: Add Power Management
 276  * 1.3: Add vblank support
 277  * 1.4: Fix cmdbuffer path, add heap destroy
 278  * 1.5: Add vblank pipe configuration
 279  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 280  *      - Support vertical blank on secondary display pipe
 281  */
 282 #define DRIVER_MAJOR            1
 283 #define DRIVER_MINOR            6
 284 #define DRIVER_PATCHLEVEL       0
 285
 286 #define WATCH_LISTS     0
 287
 288 struct opregion_header;
 289 struct opregion_acpi;
 290 struct opregion_swsci;
 291 struct opregion_asle;
 292
 293 struct intel_opregion {
 294         struct opregion_header __iomem *header;
 295         struct opregion_acpi __iomem *acpi;
 296         struct opregion_swsci __iomem *swsci;
 297         u32 swsci_gbda_sub_functions;
 298         u32 swsci_sbcb_sub_functions;
 299         struct opregion_asle __iomem *asle;
 300         void __iomem *vbt;
 301         u32 __iomem *lid_state;
 302         struct work_struct asle_work;
 303 };
 304 #define OPREGION_SIZE            (8*1024)
 305
 306 struct intel_overlay;
 307 struct intel_overlay_error_state;
 308
 309 struct drm_local_map;
 310
 311 struct drm_i915_master_private {
 312         struct drm_local_map *sarea;
 313         struct _drm_i915_sarea *sarea_priv;
 314 };
 315 #define I915_FENCE_REG_NONE -1
 316 #define I915_MAX_NUM_FENCES 32
 317 /* 32 fences + sign bit for FENCE_REG_NONE */
 318 #define I915_MAX_NUM_FENCE_BITS 6
 319
 320 struct drm_i915_fence_reg {
 321         struct list_head lru_list;
 322         struct drm_i915_gem_object *obj;
 323         int pin_count;
 324 };
 325
 326 struct sdvo_device_mapping {
 327         u8 initialized;
 328         u8 dvo_port;
 329         u8 slave_addr;
 330         u8 dvo_wiring;
 331         u8 i2c_pin;
 332         u8 ddc_pin;
 333 };
 334
 335 struct intel_display_error_state;
 336
 337 struct drm_i915_error_state {
 338         struct kref ref;
 339         struct timeval time;
 340
 341         char error_msg[128];
 342         u32 reset_count;
 343         u32 suspend_count;
 344
 345         /* Generic register state */
 346         u32 eir;
 347         u32 pgtbl_er;
 348         u32 ier;
 349         u32 gtier[4];
 350         u32 ccid;
 351         u32 derrmr;
 352         u32 forcewake;
 353         u32 error; /* gen6+ */
 354         u32 err_int; /* gen7 */
 355         u32 done_reg;
 356         u32 gac_eco;
 357         u32 gam_ecochk;
 358         u32 gab_ctl;
 359         u32 gfx_mode;
 360         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 361         u64 fence[I915_MAX_NUM_FENCES];
 362         struct intel_overlay_error_state *overlay;
 363         struct intel_display_error_state *display;
 364         struct drm_i915_error_object *semaphore_obj;
 365
 366         struct drm_i915_error_ring {
 367                 bool valid;
 368                 /* Software tracked state */
 369                 bool waiting;
 370                 int hangcheck_score;
 371                 enum intel_ring_hangcheck_action hangcheck_action;
 372                 int num_requests;
 373
 374                 /* our own tracking of ring head and tail */
 375                 u32 cpu_ring_head;
 376                 u32 cpu_ring_tail;
 377
 378                 u32 semaphore_seqno[I915_NUM_RINGS - 1];
 379
 380                 /* Register state */
 381                 u32 tail;
 382                 u32 head;
 383                 u32 ctl;
 384                 u32 hws;
 385                 u32 ipeir;
 386                 u32 ipehr;
 387                 u32 instdone;
 388                 u32 bbstate;
 389                 u32 instpm;
 390                 u32 instps;
 391                 u32 seqno;
 392                 u64 bbaddr;
 393                 u64 acthd;
 394                 u32 fault_reg;
 395                 u64 faddr;
 396                 u32 rc_psmi; /* sleep state */
 397                 u32 semaphore_mboxes[I915_NUM_RINGS - 1];
 398
 399                 struct drm_i915_error_object {
 400                         int page_count;
 401                         u32 gtt_offset;
 402                         u32 *pages[0];
 403                 } *ringbuffer, *batchbuffer, *wa_batchbuffer, *ctx, *hws_page;
 404
 405                 struct drm_i915_error_request {
 406                         long jiffies;
 407                         u32 seqno;
 408                         u32 tail;
 409                 } *requests;
 410
 411                 struct {
 412                         u32 gfx_mode;
 413                         union {
 414                                 u64 pdp[4];
 415                                 u32 pp_dir_base;
 416                         };
 417                 } vm_info;
 418
 419                 pid_t pid;
 420                 char comm[TASK_COMM_LEN];
 421         } ring[I915_NUM_RINGS];
 422
 423         struct drm_i915_error_buffer {
 424                 u32 size;
 425                 u32 name;
 426                 u32 rseqno, wseqno;
 427                 u32 gtt_offset;
 428                 u32 read_domains;
 429                 u32 write_domain;
 430                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 431                 s32 pinned:2;
 432                 u32 tiling:2;
 433                 u32 dirty:1;
 434                 u32 purgeable:1;
 435                 u32 userptr:1;
 436                 s32 ring:4;
 437                 u32 cache_level:3;
 438         } **active_bo, **pinned_bo;
 439
 440         u32 *active_bo_count, *pinned_bo_count;
 441         u32 vm_count;
 442 };
 443
 444 struct intel_connector;
 445 struct intel_encoder;
 446 struct intel_crtc_config;
 447 struct intel_plane_config;
 448 struct intel_crtc;
 449 struct intel_limit;
 450 struct dpll;
 451
 452 struct drm_i915_display_funcs {
 453         bool (*fbc_enabled)(struct drm_device *dev);
 454         void (*enable_fbc)(struct drm_crtc *crtc);
 455         void (*disable_fbc)(struct drm_device *dev);
 456         int (*get_display_clock_speed)(struct drm_device *dev);
 457         int (*get_fifo_size)(struct drm_device *dev, int plane);
 458         /**
 459          * find_dpll() - Find the best values for the PLL
 460          * @limit: limits for the PLL
 461          * @crtc: current CRTC
 462          * @target: target frequency in kHz
 463          * @refclk: reference clock frequency in kHz
 464          * @match_clock: if provided, @best_clock P divider must
 465          *               match the P divider from @match_clock
 466          *               used for LVDS downclocking
 467          * @best_clock: best PLL values found
 468          *
 469          * Returns true on success, false on failure.
 470          */
 471         bool (*find_dpll)(const struct intel_limit *limit,
 472                           struct intel_crtc *crtc,
 473                           int target, int refclk,
 474                           struct dpll *match_clock,
 475                           struct dpll *best_clock);
 476         void (*update_wm)(struct drm_crtc *crtc);
 477         void (*update_sprite_wm)(struct drm_plane *plane,
 478                                  struct drm_crtc *crtc,
 479                                  uint32_t sprite_width, uint32_t sprite_height,
 480                                  int pixel_size, bool enable, bool scaled);
 481         void (*modeset_global_resources)(struct drm_device *dev);
 482         /* Returns the active state of the crtc, and if the crtc is active,
 483          * fills out the pipe-config with the hw state. */
 484         bool (*get_pipe_config)(struct intel_crtc *,
 485                                 struct intel_crtc_config *);
 486         void (*get_plane_config)(struct intel_crtc *,
 487                                  struct intel_plane_config *);
 488         int (*crtc_compute_clock)(struct intel_crtc *crtc);
 489         void (*crtc_enable)(struct drm_crtc *crtc);
 490         void (*crtc_disable)(struct drm_crtc *crtc);
 491         void (*off)(struct drm_crtc *crtc);
 492         void (*audio_codec_enable)(struct drm_connector *connector,
 493                                    struct intel_encoder *encoder,
 494                                    struct drm_display_mode *mode);
 495         void (*audio_codec_disable)(struct intel_encoder *encoder);
 496         void (*fdi_link_train)(struct drm_crtc *crtc);
 497         void (*init_clock_gating)(struct drm_device *dev);
 498         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 499                           struct drm_framebuffer *fb,
 500                           struct drm_i915_gem_object *obj,
 501                           struct intel_engine_cs *ring,
 502                           uint32_t flags);
 503         void (*update_primary_plane)(struct drm_crtc *crtc,
 504                                      struct drm_framebuffer *fb,
 505                                      int x, int y);
 506         void (*hpd_irq_setup)(struct drm_device *dev);
 507         /* clock updates for mode set */
 508         /* cursor updates */
 509         /* render clock increase/decrease */
 510         /* display clock increase/decrease */
 511         /* pll clock increase/decrease */
 512
 513         int (*setup_backlight)(struct intel_connector *connector, enum pipe pipe);
 514         uint32_t (*get_backlight)(struct intel_connector *connector);
 515         void (*set_backlight)(struct intel_connector *connector,
 516                               uint32_t level);
 517         void (*disable_backlight)(struct intel_connector *connector);
 518         void (*enable_backlight)(struct intel_connector *connector);
 519 };
 520
 521 struct intel_uncore_funcs {
 522         void (*force_wake_get)(struct drm_i915_private *dev_priv,
 523                                                         int fw_engine);
 524         void (*force_wake_put)(struct drm_i915_private *dev_priv,
 525                                                         int fw_engine);
 526
 527         uint8_t  (*mmio_readb)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 528         uint16_t (*mmio_readw)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 529         uint32_t (*mmio_readl)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 530         uint64_t (*mmio_readq)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 531
 532         void (*mmio_writeb)(struct drm_i915_private *dev_priv, off_t offset,
 533                                 uint8_t val, bool trace);
 534         void (*mmio_writew)(struct drm_i915_private *dev_priv, off_t offset,
 535                                 uint16_t val, bool trace);
 536         void (*mmio_writel)(struct drm_i915_private *dev_priv, off_t offset,
 537                                 uint32_t val, bool trace);
 538         void (*mmio_writeq)(struct drm_i915_private *dev_priv, off_t offset,
 539                                 uint64_t val, bool trace);
 540 };
 541
 542 struct intel_uncore {
 543         spinlock_t lock; /** lock is also taken in irq contexts. */
 544
 545         struct intel_uncore_funcs funcs;
 546
 547         unsigned fifo_count;
 548         unsigned forcewake_count;
 549
 550         unsigned fw_rendercount;
 551         unsigned fw_mediacount;
 552         unsigned fw_blittercount;
 553
 554         struct timer_list force_wake_timer;
 555 };
 556
 557 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 558         func(is_mobile) sep \
 559         func(is_i85x) sep \
 560         func(is_i915g) sep \
 561         func(is_i945gm) sep \
 562         func(is_g33) sep \
 563         func(need_gfx_hws) sep \
 564         func(is_g4x) sep \
 565         func(is_pineview) sep \
 566         func(is_broadwater) sep \
 567         func(is_crestline) sep \
 568         func(is_ivybridge) sep \
 569         func(is_valleyview) sep \
 570         func(is_haswell) sep \
 571         func(is_skylake) sep \
 572         func(is_preliminary) sep \
 573         func(has_fbc) sep \
 574         func(has_pipe_cxsr) sep \
 575         func(has_hotplug) sep \
 576         func(cursor_needs_physical) sep \
 577         func(has_overlay) sep \
 578         func(overlay_needs_physical) sep \
 579         func(supports_tv) sep \
 580         func(has_llc) sep \
 581         func(has_ddi) sep \
 582         func(has_fpga_dbg)
 583
 584 #define DEFINE_FLAG(name) u8 name:1
 585 #define SEP_SEMICOLON ;
 586
 587 struct intel_device_info {
 588         u32 display_mmio_offset;
 589         u16 device_id;
 590         u8 num_pipes:3;
 591         u8 num_sprites[I915_MAX_PIPES];
 592         u8 gen;
 593         u8 ring_mask; /* Rings supported by the HW */
 594         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 595         /* Register offsets for the various display pipes and transcoders */
 596         int pipe_offsets[I915_MAX_TRANSCODERS];
 597         int trans_offsets[I915_MAX_TRANSCODERS];
 598         int palette_offsets[I915_MAX_PIPES];
 599         int cursor_offsets[I915_MAX_PIPES];
 600 };
 601
 602 #undef DEFINE_FLAG
 603 #undef SEP_SEMICOLON
 604
 605 enum i915_cache_level {
 606         I915_CACHE_NONE = 0,
 607         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
 608         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
 609                               caches, eg sampler/render caches, and the
 610                               large Last-Level-Cache. LLC is coherent with
 611                               the CPU, but L3 is only visible to the GPU. */
 612         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
 613 };
 614
 615 struct i915_ctx_hang_stats {
 616         /* This context had batch pending when hang was declared */
 617         unsigned batch_pending;
 618
 619         /* This context had batch active when hang was declared */
 620         unsigned batch_active;
 621
 622         /* Time when this context was last blamed for a GPU reset */
 623         unsigned long guilty_ts;
 624
 625         /* This context is banned to submit more work */
 626         bool banned;
 627 };
 628
 629 /* This must match up with the value previously used for execbuf2.rsvd1. */
 630 #define DEFAULT_CONTEXT_HANDLE 0
 631 /**
 632  * struct intel_context - as the name implies, represents a context.
 633  * @ref: reference count.
 634  * @user_handle: userspace tracking identity for this context.
 635  * @remap_slice: l3 row remapping information.
 636  * @file_priv: filp associated with this context (NULL for global default
 637  *             context).
 638  * @hang_stats: information about the role of this context in possible GPU
 639  *              hangs.
 640  * @vm: virtual memory space used by this context.
 641  * @legacy_hw_ctx: render context backing object and whether it is correctly
 642  *                initialized (legacy ring submission mechanism only).
 643  * @link: link in the global list of contexts.
 644  *
 645  * Contexts are memory images used by the hardware to store copies of their
 646  * internal state.
 647  */
 648 struct intel_context {
 649         struct kref ref;
 650         int user_handle;
 651         uint8_t remap_slice;
 652         struct drm_i915_file_private *file_priv;
 653         struct i915_ctx_hang_stats hang_stats;
 654         struct i915_hw_ppgtt *ppgtt;
 655
 656         /* Legacy ring buffer submission */
 657         struct {
 658                 struct drm_i915_gem_object *rcs_state;
 659                 bool initialized;
 660         } legacy_hw_ctx;
 661
 662         /* Execlists */
 663         bool rcs_initialized;
 664         struct {
 665                 struct drm_i915_gem_object *state;
 666                 struct intel_ringbuffer *ringbuf;
 667         } engine[I915_NUM_RINGS];
 668
 669         struct list_head link;
 670 };
 671
 672 struct i915_fbc {
 673         unsigned long size;
 674         unsigned threshold;
 675         unsigned int fb_id;
 676         enum plane plane;
 677         int y;
 678
 679         struct drm_mm_node compressed_fb;
 680         struct drm_mm_node *compressed_llb;
 681
 682         bool false_color;
 683
 684         /* Tracks whether the HW is actually enabled, not whether the feature is
 685          * possible. */
 686         bool enabled;
 687
 688         /* On gen8 some rings cannont perform fbc clean operation so for now
 689          * we are doing this on SW with mmio.
 690          * This variable works in the opposite information direction
 691          * of ring->fbc_dirty telling software on frontbuffer tracking
 692          * to perform the cache clean on sw side.
 693          */
 694         bool need_sw_cache_clean;
 695
 696         struct intel_fbc_work {
 697                 struct delayed_work work;
 698                 struct drm_crtc *crtc;
 699                 struct drm_framebuffer *fb;
 700         } *fbc_work;
 701
 702         enum no_fbc_reason {
 703                 FBC_OK, /* FBC is enabled */
 704                 FBC_UNSUPPORTED, /* FBC is not supported by this chipset */
 705                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 706                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 707                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 708                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 709                 FBC_BAD_PLANE, /* fbc not supported on plane */
 710                 FBC_NOT_TILED, /* buffer not tiled */
 711                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 712                 FBC_MODULE_PARAM,
 713                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 714         } no_fbc_reason;
 715 };
 716
 717 struct i915_drrs {
 718         struct intel_connector *connector;
 719 };
 720
 721 struct intel_dp;
 722 struct i915_psr {
 723         struct mutex lock;
 724         bool sink_support;
 725         bool source_ok;
 726         struct intel_dp *enabled;
 727         bool active;
 728         struct delayed_work work;
 729         unsigned busy_frontbuffer_bits;
 730 };
 731
 732 enum intel_pch {
 733         PCH_NONE = 0,   /* No PCH present */
 734         PCH_IBX,        /* Ibexpeak PCH */
 735         PCH_CPT,        /* Cougarpoint PCH */
 736         PCH_LPT,        /* Lynxpoint PCH */
 737         PCH_SPT,        /* Sunrisepoint PCH */
 738         PCH_NOP,
 739 };
 740
 741 enum intel_sbi_destination {
 742         SBI_ICLK,
 743         SBI_MPHY,
 744 };
 745
 746 #define QUIRK_PIPEA_FORCE (1<<0)
 747 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 748 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 749 #define QUIRK_BACKLIGHT_PRESENT (1<<3)
 750 #define QUIRK_PIPEB_FORCE (1<<4)
 751
 752 struct intel_fbdev;
 753 struct intel_fbc_work;
 754
 755 struct intel_gmbus {
 756         struct i2c_adapter adapter;
 757         u32 force_bit;
 758         u32 reg0;
 759         u32 gpio_reg;
 760         struct i2c_algo_bit_data bit_algo;
 761         struct drm_i915_private *dev_priv;
 762 };
 763
 764 struct i915_suspend_saved_registers {
 765         u8 saveLBB;
 766         u32 saveDSPACNTR;
 767         u32 saveDSPBCNTR;
 768         u32 saveDSPARB;
 769         u32 savePIPEACONF;
 770         u32 savePIPEBCONF;
 771         u32 savePIPEASRC;
 772         u32 savePIPEBSRC;
 773         u32 saveFPA0;
 774         u32 saveFPA1;
 775         u32 saveDPLL_A;
 776         u32 saveDPLL_A_MD;
 777         u32 saveHTOTAL_A;
 778         u32 saveHBLANK_A;
 779         u32 saveHSYNC_A;
 780         u32 saveVTOTAL_A;
 781         u32 saveVBLANK_A;
 782         u32 saveVSYNC_A;
 783         u32 saveBCLRPAT_A;
 784         u32 saveTRANSACONF;
 785         u32 saveTRANS_HTOTAL_A;
 786         u32 saveTRANS_HBLANK_A;
 787         u32 saveTRANS_HSYNC_A;
 788         u32 saveTRANS_VTOTAL_A;
 789         u32 saveTRANS_VBLANK_A;
 790         u32 saveTRANS_VSYNC_A;
 791         u32 savePIPEASTAT;
 792         u32 saveDSPASTRIDE;
 793         u32 saveDSPASIZE;
 794         u32 saveDSPAPOS;
 795         u32 saveDSPAADDR;
 796         u32 saveDSPASURF;
 797         u32 saveDSPATILEOFF;
 798         u32 savePFIT_PGM_RATIOS;
 799         u32 saveBLC_HIST_CTL;
 800         u32 saveBLC_PWM_CTL;
 801         u32 saveBLC_PWM_CTL2;
 802         u32 saveBLC_CPU_PWM_CTL;
 803         u32 saveBLC_CPU_PWM_CTL2;
 804         u32 saveFPB0;
 805         u32 saveFPB1;
 806         u32 saveDPLL_B;
 807         u32 saveDPLL_B_MD;
 808         u32 saveHTOTAL_B;
 809         u32 saveHBLANK_B;
 810         u32 saveHSYNC_B;
 811         u32 saveVTOTAL_B;
 812         u32 saveVBLANK_B;
 813         u32 saveVSYNC_B;
 814         u32 saveBCLRPAT_B;
 815         u32 saveTRANSBCONF;
 816         u32 saveTRANS_HTOTAL_B;
 817         u32 saveTRANS_HBLANK_B;
 818         u32 saveTRANS_HSYNC_B;
 819         u32 saveTRANS_VTOTAL_B;
 820         u32 saveTRANS_VBLANK_B;
 821         u32 saveTRANS_VSYNC_B;
 822         u32 savePIPEBSTAT;
 823         u32 saveDSPBSTRIDE;
 824         u32 saveDSPBSIZE;
 825         u32 saveDSPBPOS;
 826         u32 saveDSPBADDR;
 827         u32 saveDSPBSURF;
 828         u32 saveDSPBTILEOFF;
 829         u32 saveVGA0;
 830         u32 saveVGA1;
 831         u32 saveVGA_PD;
 832         u32 saveVGACNTRL;
 833         u32 saveADPA;
 834         u32 saveLVDS;
 835         u32 savePP_ON_DELAYS;
 836         u32 savePP_OFF_DELAYS;
 837         u32 saveDVOA;
 838         u32 saveDVOB;
 839         u32 saveDVOC;
 840         u32 savePP_ON;
 841         u32 savePP_OFF;
 842         u32 savePP_CONTROL;
 843         u32 savePP_DIVISOR;
 844         u32 savePFIT_CONTROL;
 845         u32 save_palette_a[256];
 846         u32 save_palette_b[256];
 847         u32 saveFBC_CONTROL;
 848         u32 saveIER;
 849         u32 saveIIR;
 850         u32 saveIMR;
 851         u32 saveDEIER;
 852         u32 saveDEIMR;
 853         u32 saveGTIER;
 854         u32 saveGTIMR;
 855         u32 saveFDI_RXA_IMR;
 856         u32 saveFDI_RXB_IMR;
 857         u32 saveCACHE_MODE_0;
 858         u32 saveMI_ARB_STATE;
 859         u32 saveSWF0[16];
 860         u32 saveSWF1[16];
 861         u32 saveSWF2[3];
 862         u8 saveMSR;
 863         u8 saveSR[8];
 864         u8 saveGR[25];
 865         u8 saveAR_INDEX;
 866         u8 saveAR[21];
 867         u8 saveDACMASK;
 868         u8 saveCR[37];
 869         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 870         u32 saveCURACNTR;
 871         u32 saveCURAPOS;
 872         u32 saveCURABASE;
 873         u32 saveCURBCNTR;
 874         u32 saveCURBPOS;
 875         u32 saveCURBBASE;
 876         u32 saveCURSIZE;
 877         u32 saveDP_B;
 878         u32 saveDP_C;
 879         u32 saveDP_D;
 880         u32 savePIPEA_GMCH_DATA_M;
 881         u32 savePIPEB_GMCH_DATA_M;
 882         u32 savePIPEA_GMCH_DATA_N;
 883         u32 savePIPEB_GMCH_DATA_N;
 884         u32 savePIPEA_DP_LINK_M;
 885         u32 savePIPEB_DP_LINK_M;
 886         u32 savePIPEA_DP_LINK_N;
 887         u32 savePIPEB_DP_LINK_N;
 888         u32 saveFDI_RXA_CTL;
 889         u32 saveFDI_TXA_CTL;
 890         u32 saveFDI_RXB_CTL;
 891         u32 saveFDI_TXB_CTL;
 892         u32 savePFA_CTL_1;
 893         u32 savePFB_CTL_1;
 894         u32 savePFA_WIN_SZ;
 895         u32 savePFB_WIN_SZ;
 896         u32 savePFA_WIN_POS;
 897         u32 savePFB_WIN_POS;
 898         u32 savePCH_DREF_CONTROL;
 899         u32 saveDISP_ARB_CTL;
 900         u32 savePIPEA_DATA_M1;
 901         u32 savePIPEA_DATA_N1;
 902         u32 savePIPEA_LINK_M1;
 903         u32 savePIPEA_LINK_N1;
 904         u32 savePIPEB_DATA_M1;
 905         u32 savePIPEB_DATA_N1;
 906         u32 savePIPEB_LINK_M1;
 907         u32 savePIPEB_LINK_N1;
 908         u32 saveMCHBAR_RENDER_STANDBY;
 909         u32 savePCH_PORT_HOTPLUG;
 910 };
 911
 912 struct vlv_s0ix_state {
 913         /* GAM */
 914         u32 wr_watermark;
 915         u32 gfx_prio_ctrl;
 916         u32 arb_mode;
 917         u32 gfx_pend_tlb0;
 918         u32 gfx_pend_tlb1;
 919         u32 lra_limits[GEN7_LRA_LIMITS_REG_NUM];
 920         u32 media_max_req_count;
 921         u32 gfx_max_req_count;
 922         u32 render_hwsp;
 923         u32 ecochk;
 924         u32 bsd_hwsp;
 925         u32 blt_hwsp;
 926         u32 tlb_rd_addr;
 927
 928         /* MBC */
 929         u32 g3dctl;
 930         u32 gsckgctl;
 931         u32 mbctl;
 932
 933         /* GCP */
 934         u32 ucgctl1;
 935         u32 ucgctl3;
 936         u32 rcgctl1;
 937         u32 rcgctl2;
 938         u32 rstctl;
 939         u32 misccpctl;
 940
 941         /* GPM */
 942         u32 gfxpause;
 943         u32 rpdeuhwtc;
 944         u32 rpdeuc;
 945         u32 ecobus;
 946         u32 pwrdwnupctl;
 947         u32 rp_down_timeout;
 948         u32 rp_deucsw;
 949         u32 rcubmabdtmr;
 950         u32 rcedata;
 951         u32 spare2gh;
 952
 953         /* Display 1 CZ domain */
 954         u32 gt_imr;
 955         u32 gt_ier;
 956         u32 pm_imr;
 957         u32 pm_ier;
 958         u32 gt_scratch[GEN7_GT_SCRATCH_REG_NUM];
 959
 960         /* GT SA CZ domain */
 961         u32 tilectl;
 962         u32 gt_fifoctl;
 963         u32 gtlc_wake_ctrl;
 964         u32 gtlc_survive;
 965         u32 pmwgicz;
 966
 967         /* Display 2 CZ domain */
 968         u32 gu_ctl0;
 969         u32 gu_ctl1;
 970         u32 clock_gate_dis2;
 971 };
 972
 973 struct intel_rps_ei {
 974         u32 cz_clock;
 975         u32 render_c0;
 976         u32 media_c0;
 977 };
 978
 979 struct intel_gen6_power_mgmt {
 980         /* work and pm_iir are protected by dev_priv->irq_lock */
 981         struct work_struct work;
 982         u32 pm_iir;
 983
 984         /* Frequencies are stored in potentially platform dependent multiples.
 985          * In other words, *_freq needs to be multiplied by X to be interesting.
 986          * Soft limits are those which are used for the dynamic reclocking done
 987          * by the driver (raise frequencies under heavy loads, and lower for
 988          * lighter loads). Hard limits are those imposed by the hardware.
 989          *
 990          * A distinction is made for overclocking, which is never enabled by
 991          * default, and is considered to be above the hard limit if it's
 992          * possible at all.
 993          */
 994         u8 cur_freq;            /* Current frequency (cached, may not == HW) */
 995         u8 min_freq_softlimit;  /* Minimum frequency permitted by the driver */
 996         u8 max_freq_softlimit;  /* Max frequency permitted by the driver */
 997         u8 max_freq;            /* Maximum frequency, RP0 if not overclocking */
 998         u8 min_freq;            /* AKA RPn. Minimum frequency */
 999         u8 efficient_freq;      /* AKA RPe. Pre-determined balanced frequency */
1000         u8 rp1_freq;            /* "less than" RP0 power/freqency */
1001         u8 rp0_freq;            /* Non-overclocked max frequency. */
1002         u32 cz_freq;
1003
1004         u32 ei_interrupt_count;
1005
1006         int last_adj;
1007         enum { LOW_POWER, BETWEEN, HIGH_POWER } power;
1008
1009         bool enabled;
1010         struct delayed_work delayed_resume_work;
1011
1012         /* manual wa residency calculations */
1013         struct intel_rps_ei up_ei, down_ei;
1014
1015         /*
1016          * Protects RPS/RC6 register access and PCU communication.
1017          * Must be taken after struct_mutex if nested.
1018          */
1019         struct mutex hw_lock;
1020 };
1021
1022 /* defined intel_pm.c */
1023 extern spinlock_t mchdev_lock;
1024
1025 struct intel_ilk_power_mgmt {
1026         u8 cur_delay;
1027         u8 min_delay;
1028         u8 max_delay;
1029         u8 fmax;
1030         u8 fstart;
1031
1032         u64 last_count1;
1033         unsigned long last_time1;
1034         unsigned long chipset_power;
1035         u64 last_count2;
1036         u64 last_time2;
1037         unsigned long gfx_power;
1038         u8 corr;
1039
1040         int c_m;
1041         int r_t;
1042
1043         struct drm_i915_gem_object *pwrctx;
1044         struct drm_i915_gem_object *renderctx;
1045 };
1046
1047 struct drm_i915_private;
1048 struct i915_power_well;
1049
1050 struct i915_power_well_ops {
1051         /*
1052          * Synchronize the well's hw state to match the current sw state, for
1053          * example enable/disable it based on the current refcount. Called
1054          * during driver init and resume time, possibly after first calling
1055          * the enable/disable handlers.
1056          */
1057         void (*sync_hw)(struct drm_i915_private *dev_priv,
1058                         struct i915_power_well *power_well);
1059         /*
1060          * Enable the well and resources that depend on it (for example
1061          * interrupts located on the well). Called after the 0->1 refcount
1062          * transition.
1063          */
1064         void (*enable)(struct drm_i915_private *dev_priv,
1065                        struct i915_power_well *power_well);
1066         /*
1067          * Disable the well and resources that depend on it. Called after
1068          * the 1->0 refcount transition.
1069          */
1070         void (*disable)(struct drm_i915_private *dev_priv,
1071                         struct i915_power_well *power_well);
1072         /* Returns the hw enabled state. */
1073         bool (*is_enabled)(struct drm_i915_private *dev_priv,
1074                            struct i915_power_well *power_well);
1075 };
1076
1077 /* Power well structure for haswell */
1078 struct i915_power_well {
1079         const char *name;
1080         bool always_on;
1081         /* power well enable/disable usage count */
1082         int count;
1083         /* cached hw enabled state */
1084         bool hw_enabled;
1085         unsigned long domains;
1086         unsigned long data;
1087         const struct i915_power_well_ops *ops;
1088 };
1089
1090 struct i915_power_domains {
1091         /*
1092          * Power wells needed for initialization at driver init and suspend
1093          * time are on. They are kept on until after the first modeset.
1094          */
1095         bool init_power_on;
1096         bool initializing;
1097         int power_well_count;
1098
1099         struct mutex lock;
1100         int domain_use_count[POWER_DOMAIN_NUM];
1101         struct i915_power_well *power_wells;
1102 };
1103
1104 struct i915_dri1_state {
1105         unsigned allow_batchbuffer : 1;
1106         u32 __iomem *gfx_hws_cpu_addr;
1107
1108         unsigned int cpp;
1109         int back_offset;
1110         int front_offset;
1111         int current_page;
1112         int page_flipping;
1113
1114         uint32_t counter;
1115 };
1116
1117 struct i915_ums_state {
1118         /**
1119          * Flag if the X Server, and thus DRM, is not currently in
1120          * control of the device.
1121          *
1122          * This is set between LeaveVT and EnterVT.  It needs to be
1123          * replaced with a semaphore.  It also needs to be
1124          * transitioned away from for kernel modesetting.
1125          */
1126         int mm_suspended;
1127 };
1128
1129 #define MAX_L3_SLICES 2
1130 struct intel_l3_parity {
1131         u32 *remap_info[MAX_L3_SLICES];
1132         struct work_struct error_work;
1133         int which_slice;
1134 };
1135
1136 struct i915_gem_mm {
1137         /** Memory allocator for GTT stolen memory */
1138         struct drm_mm stolen;
1139         /** List of all objects in gtt_space. Used to restore gtt
1140          * mappings on resume */
1141         struct list_head bound_list;
1142         /**
1143          * List of objects which are not bound to the GTT (thus
1144          * are idle and not used by the GPU) but still have
1145          * (presumably uncached) pages still attached.
1146          */
1147         struct list_head unbound_list;
1148
1149         /** Usable portion of the GTT for GEM */
1150         unsigned long stolen_base; /* limited to low memory (32-bit) */
1151
1152         /** PPGTT used for aliasing the PPGTT with the GTT */
1153         struct i915_hw_ppgtt *aliasing_ppgtt;
1154
1155         struct notifier_block oom_notifier;
1156         struct shrinker shrinker;
1157         bool shrinker_no_lock_stealing;
1158
1159         /** LRU list of objects with fence regs on them. */
1160         struct list_head fence_list;
1161
1162         /**
1163          * We leave the user IRQ off as much as possible,
1164          * but this means that requests will finish and never
1165          * be retired once the system goes idle. Set a timer to
1166          * fire periodically while the ring is running. When it
1167          * fires, go retire requests.
1168          */
1169         struct delayed_work retire_work;
1170
1171         /**
1172          * When we detect an idle GPU, we want to turn on
1173          * powersaving features. So once we see that there
1174          * are no more requests outstanding and no more
1175          * arrive within a small period of time, we fire
1176          * off the idle_work.
1177          */
1178         struct delayed_work idle_work;
1179
1180         /**
1181          * Are we in a non-interruptible section of code like
1182          * modesetting?
1183          */
1184         bool interruptible;
1185
1186         /**
1187          * Is the GPU currently considered idle, or busy executing userspace
1188          * requests?  Whilst idle, we attempt to power down the hardware and
1189          * display clocks. In order to reduce the effect on performance, there
1190          * is a slight delay before we do so.
1191          */
1192         bool busy;
1193
1194         /* the indicator for dispatch video commands on two BSD rings */
1195         int bsd_ring_dispatch_index;
1196
1197         /** Bit 6 swizzling required for X tiling */
1198         uint32_t bit_6_swizzle_x;
1199         /** Bit 6 swizzling required for Y tiling */
1200         uint32_t bit_6_swizzle_y;
1201
1202         /* accounting, useful for userland debugging */
1203         spinlock_t object_stat_lock;
1204         size_t object_memory;
1205         u32 object_count;
1206 };
1207
1208 struct drm_i915_error_state_buf {
1209         struct drm_i915_private *i915;
1210         unsigned bytes;
1211         unsigned size;
1212         int err;
1213         u8 *buf;
1214         loff_t start;
1215         loff_t pos;
1216 };
1217
1218 struct i915_error_state_file_priv {
1219         struct drm_device *dev;
1220         struct drm_i915_error_state *error;
1221 };
1222
1223 struct i915_gpu_error {
1224         /* For hangcheck timer */
1225 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
1226 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
1227         /* Hang gpu twice in this window and your context gets banned */
1228 #define DRM_I915_CTX_BAN_PERIOD DIV_ROUND_UP(8*DRM_I915_HANGCHECK_PERIOD, 1000)
1229
1230         struct timer_list hangcheck_timer;
1231
1232         /* For reset and error_state handling. */
1233         spinlock_t lock;
1234         /* Protected by the above dev->gpu_error.lock. */
1235         struct drm_i915_error_state *first_error;
1236         struct work_struct work;
1237
1238
1239         unsigned long missed_irq_rings;
1240
1241         /**
1242          * State variable controlling the reset flow and count
1243          *
1244          * This is a counter which gets incremented when reset is triggered,
1245          * and again when reset has been handled. So odd values (lowest bit set)
1246          * means that reset is in progress and even values that
1247          * (reset_counter >> 1):th reset was successfully completed.
1248          *
1249          * If reset is not completed succesfully, the I915_WEDGE bit is
1250          * set meaning that hardware is terminally sour and there is no
1251          * recovery. All waiters on the reset_queue will be woken when
1252          * that happens.
1253          *
1254          * This counter is used by the wait_seqno code to notice that reset
1255          * event happened and it needs to restart the entire ioctl (since most
1256          * likely the seqno it waited for won't ever signal anytime soon).
1257          *
1258          * This is important for lock-free wait paths, where no contended lock
1259          * naturally enforces the correct ordering between the bail-out of the
1260          * waiter and the gpu reset work code.
1261          */
1262         atomic_t reset_counter;
1263
1264 #define I915_RESET_IN_PROGRESS_FLAG     1
1265 #define I915_WEDGED                     (1 << 31)
1266
1267         /**
1268          * Waitqueue to signal when the reset has completed. Used by clients
1269          * that wait for dev_priv->mm.wedged to settle.
1270          */
1271         wait_queue_head_t reset_queue;
1272
1273         /* Userspace knobs for gpu hang simulation;
1274          * combines both a ring mask, and extra flags
1275          */
1276         u32 stop_rings;
1277 #define I915_STOP_RING_ALLOW_BAN       (1 << 31)
1278 #define I915_STOP_RING_ALLOW_WARN      (1 << 30)
1279
1280         /* For missed irq/seqno simulation. */
1281         unsigned int test_irq_rings;
1282
1283         /* Used to prevent gem_check_wedged returning -EAGAIN during gpu reset   */
1284         bool reload_in_reset;
1285 };
1286
1287 enum modeset_restore {
1288         MODESET_ON_LID_OPEN,
1289         MODESET_DONE,
1290         MODESET_SUSPENDED,
1291 };
1292
1293 struct ddi_vbt_port_info {
1294         /*
1295          * This is an index in the HDMI/DVI DDI buffer translation table.
1296          * The special value HDMI_LEVEL_SHIFT_UNKNOWN means the VBT didn't
1297          * populate this field.
1298          */
1299 #define HDMI_LEVEL_SHIFT_UNKNOWN        0xff
1300         uint8_t hdmi_level_shift;
1301
1302         uint8_t supports_dvi:1;
1303         uint8_t supports_hdmi:1;
1304         uint8_t supports_dp:1;
1305 };
1306
1307 enum drrs_support_type {
1308         DRRS_NOT_SUPPORTED = 0,
1309         STATIC_DRRS_SUPPORT = 1,
1310         SEAMLESS_DRRS_SUPPORT = 2
1311 };
1312
1313 struct intel_vbt_data {
1314         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1315         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1316
1317         /* Feature bits */
1318         unsigned int int_tv_support:1;
1319         unsigned int lvds_dither:1;
1320         unsigned int lvds_vbt:1;
1321         unsigned int int_crt_support:1;
1322         unsigned int lvds_use_ssc:1;
1323         unsigned int display_clock_mode:1;
1324         unsigned int fdi_rx_polarity_inverted:1;
1325         unsigned int has_mipi:1;
1326         int lvds_ssc_freq;
1327         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1328
1329         enum drrs_support_type drrs_type;
1330
1331         /* eDP */
1332         int edp_rate;
1333         int edp_lanes;
1334         int edp_preemphasis;
1335         int edp_vswing;
1336         bool edp_initialized;
1337         bool edp_support;
1338         int edp_bpp;
1339         struct edp_power_seq edp_pps;
1340
1341         struct {
1342                 u16 pwm_freq_hz;
1343                 bool present;
1344                 bool active_low_pwm;
1345                 u8 min_brightness;      /* min_brightness/255 of max */
1346         } backlight;
1347
1348         /* MIPI DSI */
1349         struct {
1350                 u16 port;
1351                 u16 panel_id;
1352                 struct mipi_config *config;
1353                 struct mipi_pps_data *pps;
1354                 u8 seq_version;
1355                 u32 size;
1356                 u8 *data;
1357                 u8 *sequence[MIPI_SEQ_MAX];
1358         } dsi;
1359
1360         int crt_ddc_pin;
1361
1362         int child_dev_num;
1363         union child_device_config *child_dev;
1364
1365         struct ddi_vbt_port_info ddi_port_info[I915_MAX_PORTS];
1366 };
1367
1368 enum intel_ddb_partitioning {
1369         INTEL_DDB_PART_1_2,
1370         INTEL_DDB_PART_5_6, /* IVB+ */
1371 };
1372
1373 struct intel_wm_level {
1374         bool enable;
1375         uint32_t pri_val;
1376         uint32_t spr_val;
1377         uint32_t cur_val;
1378         uint32_t fbc_val;
1379 };
1380
1381 struct ilk_wm_values {
1382         uint32_t wm_pipe[3];
1383         uint32_t wm_lp[3];
1384         uint32_t wm_lp_spr[3];
1385         uint32_t wm_linetime[3];
1386         bool enable_fbc_wm;
1387         enum intel_ddb_partitioning partitioning;
1388 };
1389
1390 struct skl_ddb_entry {
1391         uint16_t start, end;    /* in number of blocks, 'end' is exclusive */
1392 };
1393
1394 static inline uint16_t skl_ddb_entry_size(const struct skl_ddb_entry *entry)
1395 {
1396         return entry->end - entry->start;
1397 }
1398
1399 static inline bool skl_ddb_entry_equal(const struct skl_ddb_entry *e1,
1400                                        const struct skl_ddb_entry *e2)
1401 {
1402         if (e1->start == e2->start && e1->end == e2->end)
1403                 return true;
1404
1405         return false;
1406 }
1407
1408 struct skl_ddb_allocation {
1409         struct skl_ddb_entry pipe[I915_MAX_PIPES];
1410         struct skl_ddb_entry plane[I915_MAX_PIPES][I915_MAX_PLANES];
1411         struct skl_ddb_entry cursor[I915_MAX_PIPES];
1412 };
1413
1414 struct skl_wm_values {
1415         bool dirty[I915_MAX_PIPES];
1416         struct skl_ddb_allocation ddb;
1417         uint32_t wm_linetime[I915_MAX_PIPES];
1418         uint32_t plane[I915_MAX_PIPES][I915_MAX_PLANES][8];
1419         uint32_t cursor[I915_MAX_PIPES][8];
1420         uint32_t plane_trans[I915_MAX_PIPES][I915_MAX_PLANES];
1421         uint32_t cursor_trans[I915_MAX_PIPES];
1422 };
1423
1424 struct skl_wm_level {
1425         bool plane_en[I915_MAX_PLANES];
1426         bool cursor_en;
1427         uint16_t plane_res_b[I915_MAX_PLANES];
1428         uint8_t plane_res_l[I915_MAX_PLANES];
1429         uint16_t cursor_res_b;
1430         uint8_t cursor_res_l;
1431 };
1432
1433 /*
1434  * This struct helps tracking the state needed for runtime PM, which puts the
1435  * device in PCI D3 state. Notice that when this happens, nothing on the
1436  * graphics device works, even register access, so we don't get interrupts nor
1437  * anything else.
1438  *
1439  * Every piece of our code that needs to actually touch the hardware needs to
1440  * either call intel_runtime_pm_get or call intel_display_power_get with the
1441  * appropriate power domain.
1442  *
1443  * Our driver uses the autosuspend delay feature, which means we'll only really
1444  * suspend if we stay with zero refcount for a certain amount of time. The
1445  * default value is currently very conservative (see intel_runtime_pm_enable), but
1446  * it can be changed with the standard runtime PM files from sysfs.
1447  *
1448  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1449  * goes back to false exactly before we reenable the IRQs. We use this variable
1450  * to check if someone is trying to enable/disable IRQs while they're supposed
1451  * to be disabled. This shouldn't happen and we'll print some error messages in
1452  * case it happens.
1453  *
1454  * For more, read the Documentation/power/runtime_pm.txt.
1455  */
1456 struct i915_runtime_pm {
1457         bool suspended;
1458         bool irqs_enabled;
1459 };
1460
1461 enum intel_pipe_crc_source {
1462         INTEL_PIPE_CRC_SOURCE_NONE,
1463         INTEL_PIPE_CRC_SOURCE_PLANE1,
1464         INTEL_PIPE_CRC_SOURCE_PLANE2,
1465         INTEL_PIPE_CRC_SOURCE_PF,
1466         INTEL_PIPE_CRC_SOURCE_PIPE,
1467         /* TV/DP on pre-gen5/vlv can't use the pipe source. */
1468         INTEL_PIPE_CRC_SOURCE_TV,
1469         INTEL_PIPE_CRC_SOURCE_DP_B,
1470         INTEL_PIPE_CRC_SOURCE_DP_C,
1471         INTEL_PIPE_CRC_SOURCE_DP_D,
1472         INTEL_PIPE_CRC_SOURCE_AUTO,
1473         INTEL_PIPE_CRC_SOURCE_MAX,
1474 };
1475
1476 struct intel_pipe_crc_entry {
1477         uint32_t frame;
1478         uint32_t crc[5];
1479 };
1480
1481 #define INTEL_PIPE_CRC_ENTRIES_NR       128
1482 struct intel_pipe_crc {
1483         spinlock_t lock;
1484         bool opened;            /* exclusive access to the result file */
1485         struct intel_pipe_crc_entry *entries;
1486         enum intel_pipe_crc_source source;
1487         int head, tail;
1488         wait_queue_head_t wq;
1489 };
1490
1491 struct i915_frontbuffer_tracking {
1492         struct mutex lock;
1493
1494         /*
1495          * Tracking bits for delayed frontbuffer flushing du to gpu activity or
1496          * scheduled flips.
1497          */
1498         unsigned busy_bits;
1499         unsigned flip_bits;
1500 };
1501
1502 struct i915_wa_reg {
1503         u32 addr;
1504         u32 value;
1505         /* bitmask representing WA bits */
1506         u32 mask;
1507 };
1508
1509 #define I915_MAX_WA_REGS 16
1510
1511 struct i915_workarounds {
1512         struct i915_wa_reg reg[I915_MAX_WA_REGS];
1513         u32 count;
1514 };
1515
1516 struct drm_i915_private {
1517         struct drm_device *dev;
1518         struct kmem_cache *slab;
1519
1520         const struct intel_device_info info;
1521
1522         int relative_constants_mode;
1523
1524         void __iomem *regs;
1525
1526         struct intel_uncore uncore;
1527
1528         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1529
1530
1531         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1532          * controller on different i2c buses. */
1533         struct mutex gmbus_mutex;
1534
1535         /**
1536          * Base address of the gmbus and gpio block.
1537          */
1538         uint32_t gpio_mmio_base;
1539
1540         /* MMIO base address for MIPI regs */
1541         uint32_t mipi_mmio_base;
1542
1543         wait_queue_head_t gmbus_wait_queue;
1544
1545         struct pci_dev *bridge_dev;
1546         struct intel_engine_cs ring[I915_NUM_RINGS];
1547         struct drm_i915_gem_object *semaphore_obj;
1548         uint32_t last_seqno, next_seqno;
1549
1550         struct drm_dma_handle *status_page_dmah;
1551         struct resource mch_res;
1552
1553         /* protects the irq masks */
1554         spinlock_t irq_lock;
1555
1556         /* protects the mmio flip data */
1557         spinlock_t mmio_flip_lock;
1558
1559         bool display_irqs_enabled;
1560
1561         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1562         struct pm_qos_request pm_qos;
1563
1564         /* DPIO indirect register protection */
1565         struct mutex dpio_lock;
1566
1567         /** Cached value of IMR to avoid reads in updating the bitfield */
1568         union {
1569                 u32 irq_mask;
1570                 u32 de_irq_mask[I915_MAX_PIPES];
1571         };
1572         u32 gt_irq_mask;
1573         u32 pm_irq_mask;
1574         u32 pm_rps_events;
1575         u32 pipestat_irq_mask[I915_MAX_PIPES];
1576
1577         struct work_struct hotplug_work;
1578         struct {
1579                 unsigned long hpd_last_jiffies;
1580                 int hpd_cnt;
1581                 enum {
1582                         HPD_ENABLED = 0,
1583                         HPD_DISABLED = 1,
1584                         HPD_MARK_DISABLED = 2
1585                 } hpd_mark;
1586         } hpd_stats[HPD_NUM_PINS];
1587         u32 hpd_event_bits;
1588         struct delayed_work hotplug_reenable_work;
1589
1590         struct i915_fbc fbc;
1591         struct i915_drrs drrs;
1592         struct intel_opregion opregion;
1593         struct intel_vbt_data vbt;
1594
1595         bool preserve_bios_swizzle;
1596
1597         /* overlay */
1598         struct intel_overlay *overlay;
1599
1600         /* backlight registers and fields in struct intel_panel */
1601         struct mutex backlight_lock;
1602
1603         /* LVDS info */
1604         bool no_aux_handshake;
1605
1606         /* protects panel power sequencer state */
1607         struct mutex pps_mutex;
1608
1609         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1610         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1611         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1612
1613         unsigned int fsb_freq, mem_freq, is_ddr3;
1614         unsigned int vlv_cdclk_freq;
1615         unsigned int hpll_freq;
1616
1617         /**
1618          * wq - Driver workqueue for GEM.
1619          *
1620          * NOTE: Work items scheduled here are not allowed to grab any modeset
1621          * locks, for otherwise the flushing done in the pageflip code will
1622          * result in deadlocks.
1623          */
1624         struct workqueue_struct *wq;
1625
1626         /* Display functions */
1627         struct drm_i915_display_funcs display;
1628
1629         /* PCH chipset type */
1630         enum intel_pch pch_type;
1631         unsigned short pch_id;
1632
1633         unsigned long quirks;
1634
1635         enum modeset_restore modeset_restore;
1636         struct mutex modeset_restore_lock;
1637
1638         struct list_head vm_list; /* Global list of all address spaces */
1639         struct i915_gtt gtt; /* VM representing the global address space */
1640
1641         struct i915_gem_mm mm;
1642         DECLARE_HASHTABLE(mm_structs, 7);
1643         struct mutex mm_lock;
1644
1645         /* Kernel Modesetting */
1646
1647         struct sdvo_device_mapping sdvo_mappings[2];
1648
1649         struct drm_crtc *plane_to_crtc_mapping[I915_MAX_PIPES];
1650         struct drm_crtc *pipe_to_crtc_mapping[I915_MAX_PIPES];
1651         wait_queue_head_t pending_flip_queue;
1652
1653 #ifdef CONFIG_DEBUG_FS
1654         struct intel_pipe_crc pipe_crc[I915_MAX_PIPES];
1655 #endif
1656
1657         int num_shared_dpll;
1658         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1659         int dpio_phy_iosf_port[I915_NUM_PHYS_VLV];
1660
1661         struct i915_workarounds workarounds;
1662
1663         /* Reclocking support */
1664         bool render_reclock_avail;
1665         bool lvds_downclock_avail;
1666         /* indicates the reduced downclock for LVDS*/
1667         int lvds_downclock;
1668
1669         struct i915_frontbuffer_tracking fb_tracking;
1670
1671         u16 orig_clock;
1672
1673         bool mchbar_need_disable;
1674
1675         struct intel_l3_parity l3_parity;
1676
1677         /* Cannot be determined by PCIID. You must always read a register. */
1678         size_t ellc_size;
1679
1680         /* gen6+ rps state */
1681         struct intel_gen6_power_mgmt rps;
1682
1683         /* ilk-only ips/rps state. Everything in here is protected by the global
1684          * mchdev_lock in intel_pm.c */
1685         struct intel_ilk_power_mgmt ips;
1686
1687         struct i915_power_domains power_domains;
1688
1689         struct i915_psr psr;
1690
1691         struct i915_gpu_error gpu_error;
1692
1693         struct drm_i915_gem_object *vlv_pctx;
1694
1695 #ifdef CONFIG_DRM_I915_FBDEV
1696         /* list of fbdev register on this device */
1697         struct intel_fbdev *fbdev;
1698         struct work_struct fbdev_suspend_work;
1699 #endif
1700
1701         struct drm_property *broadcast_rgb_property;
1702         struct drm_property *force_audio_property;
1703
1704         uint32_t hw_context_size;
1705         struct list_head context_list;
1706
1707         u32 fdi_rx_config;
1708
1709         u32 suspend_count;
1710         struct i915_suspend_saved_registers regfile;
1711         struct vlv_s0ix_state vlv_s0ix_state;
1712
1713         struct {
1714                 /*
1715                  * Raw watermark latency values:
1716                  * in 0.1us units for WM0,
1717                  * in 0.5us units for WM1+.
1718                  */
1719                 /* primary */
1720                 uint16_t pri_latency[5];
1721                 /* sprite */
1722                 uint16_t spr_latency[5];
1723                 /* cursor */
1724                 uint16_t cur_latency[5];
1725                 /*
1726                  * Raw watermark memory latency values
1727                  * for SKL for all 8 levels
1728                  * in 1us units.
1729                  */
1730                 uint16_t skl_latency[8];
1731
1732                 /*
1733                  * The skl_wm_values structure is a bit too big for stack
1734                  * allocation, so we keep the staging struct where we store
1735                  * intermediate results here instead.
1736                  */
1737                 struct skl_wm_values skl_results;
1738
1739                 /* current hardware state */
1740                 union {
1741                         struct ilk_wm_values hw;
1742                         struct skl_wm_values skl_hw;
1743                 };
1744         } wm;
1745
1746         struct i915_runtime_pm pm;
1747
1748         struct intel_digital_port *hpd_irq_port[I915_MAX_PORTS];
1749         u32 long_hpd_port_mask;
1750         u32 short_hpd_port_mask;
1751         struct work_struct dig_port_work;
1752
1753         /*
1754          * if we get a HPD irq from DP and a HPD irq from non-DP
1755          * the non-DP HPD could block the workqueue on a mode config
1756          * mutex getting, that userspace may have taken. However
1757          * userspace is waiting on the DP workqueue to run which is
1758          * blocked behind the non-DP one.
1759          */
1760         struct workqueue_struct *dp_wq;
1761
1762         uint32_t bios_vgacntr;
1763
1764         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1765          * here! */
1766         struct i915_dri1_state dri1;
1767         /* Old ums support infrastructure, same warning applies. */
1768         struct i915_ums_state ums;
1769
1770         /* Abstract the submission mechanism (legacy ringbuffer or execlists) away */
1771         struct {
1772                 int (*do_execbuf)(struct drm_device *dev, struct drm_file *file,
1773                                   struct intel_engine_cs *ring,
1774                                   struct intel_context *ctx,
1775                                   struct drm_i915_gem_execbuffer2 *args,
1776                                   struct list_head *vmas,
1777                                   struct drm_i915_gem_object *batch_obj,
1778                                   u64 exec_start, u32 flags);
1779                 int (*init_rings)(struct drm_device *dev);
1780                 void (*cleanup_ring)(struct intel_engine_cs *ring);
1781                 void (*stop_ring)(struct intel_engine_cs *ring);
1782         } gt;
1783
1784         /*
1785          * NOTE: This is the dri1/ums dungeon, don't add stuff here. Your patch
1786          * will be rejected. Instead look for a better place.
1787          */
1788 };
1789
1790 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1791 {
1792         return dev->dev_private;
1793 }
1794
1795 /* Iterate over initialised rings */
1796 #define for_each_ring(ring__, dev_priv__, i__) \
1797         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1798                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1799
1800 enum hdmi_force_audio {
1801         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1802         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1803         HDMI_AUDIO_AUTO,                /* trust EDID */
1804         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1805 };
1806
1807 #define I915_GTT_OFFSET_NONE ((u32)-1)
1808
1809 struct drm_i915_gem_object_ops {
1810         /* Interface between the GEM object and its backing storage.
1811          * get_pages() is called once prior to the use of the associated set
1812          * of pages before to binding them into the GTT, and put_pages() is
1813          * called after we no longer need them. As we expect there to be
1814          * associated cost with migrating pages between the backing storage
1815          * and making them available for the GPU (e.g. clflush), we may hold
1816          * onto the pages after they are no longer referenced by the GPU
1817          * in case they may be used again shortly (for example migrating the
1818          * pages to a different memory domain within the GTT). put_pages()
1819          * will therefore most likely be called when the object itself is
1820          * being released or under memory pressure (where we attempt to
1821          * reap pages for the shrinker).
1822          */
1823         int (*get_pages)(struct drm_i915_gem_object *);
1824         void (*put_pages)(struct drm_i915_gem_object *);
1825         int (*dmabuf_export)(struct drm_i915_gem_object *);
1826         void (*release)(struct drm_i915_gem_object *);
1827 };
1828
1829 /*
1830  * Frontbuffer tracking bits. Set in obj->frontbuffer_bits while a gem bo is
1831  * considered to be the frontbuffer for the given plane interface-vise. This
1832  * doesn't mean that the hw necessarily already scans it out, but that any
1833  * rendering (by the cpu or gpu) will land in the frontbuffer eventually.
1834  *
1835  * We have one bit per pipe and per scanout plane type.
1836  */
1837 #define INTEL_FRONTBUFFER_BITS_PER_PIPE 4
1838 #define INTEL_FRONTBUFFER_BITS \
1839         (INTEL_FRONTBUFFER_BITS_PER_PIPE * I915_MAX_PIPES)
1840 #define INTEL_FRONTBUFFER_PRIMARY(pipe) \
1841         (1 << (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)))
1842 #define INTEL_FRONTBUFFER_CURSOR(pipe) \
1843         (1 << (1 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1844 #define INTEL_FRONTBUFFER_SPRITE(pipe) \
1845         (1 << (2 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1846 #define INTEL_FRONTBUFFER_OVERLAY(pipe) \
1847         (1 << (3 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1848 #define INTEL_FRONTBUFFER_ALL_MASK(pipe) \
1849         (0xf << (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)))
1850
1851 struct drm_i915_gem_object {
1852         struct drm_gem_object base;
1853
1854         const struct drm_i915_gem_object_ops *ops;
1855
1856         /** List of VMAs backed by this object */
1857         struct list_head vma_list;
1858
1859         /** Stolen memory for this object, instead of being backed by shmem. */
1860         struct drm_mm_node *stolen;
1861         struct list_head global_list;
1862
1863         struct list_head ring_list;
1864         /** Used in execbuf to temporarily hold a ref */
1865         struct list_head obj_exec_link;
1866
1867         /**
1868          * This is set if the object is on the active lists (has pending
1869          * rendering and so a non-zero seqno), and is not set if it i s on
1870          * inactive (ready to be unbound) list.
1871          */
1872         unsigned int active:1;
1873
1874         /**
1875          * This is set if the object has been written to since last bound
1876          * to the GTT
1877          */
1878         unsigned int dirty:1;
1879
1880         /**
1881          * Fence register bits (if any) for this object.  Will be set
1882          * as needed when mapped into the GTT.
1883          * Protected by dev->struct_mutex.
1884          */
1885         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1886
1887         /**
1888          * Advice: are the backing pages purgeable?
1889          */
1890         unsigned int madv:2;
1891
1892         /**
1893          * Current tiling mode for the object.
1894          */
1895         unsigned int tiling_mode:2;
1896         /**
1897          * Whether the tiling parameters for the currently associated fence
1898          * register have changed. Note that for the purposes of tracking
1899          * tiling changes we also treat the unfenced register, the register
1900          * slot that the object occupies whilst it executes a fenced
1901          * command (such as BLT on gen2/3), as a "fence".
1902          */
1903         unsigned int fence_dirty:1;
1904
1905         /**
1906          * Is the object at the current location in the gtt mappable and
1907          * fenceable? Used to avoid costly recalculations.
1908          */
1909         unsigned int map_and_fenceable:1;
1910
1911         /**
1912          * Whether the current gtt mapping needs to be mappable (and isn't just
1913          * mappable by accident). Track pin and fault separate for a more
1914          * accurate mappable working set.
1915          */
1916         unsigned int fault_mappable:1;
1917         unsigned int pin_mappable:1;
1918         unsigned int pin_display:1;
1919
1920         /*
1921          * Is the object to be mapped as read-only to the GPU
1922          * Only honoured if hardware has relevant pte bit
1923          */
1924         unsigned long gt_ro:1;
1925         unsigned int cache_level:3;
1926
1927         unsigned int has_dma_mapping:1;
1928
1929         unsigned int frontbuffer_bits:INTEL_FRONTBUFFER_BITS;
1930
1931         struct sg_table *pages;
1932         int pages_pin_count;
1933
1934         /* prime dma-buf support */
1935         void *dma_buf_vmapping;
1936         int vmapping_count;
1937
1938         struct intel_engine_cs *ring;
1939
1940         /** Breadcrumb of last rendering to the buffer. */
1941         uint32_t last_read_seqno;
1942         uint32_t last_write_seqno;
1943         /** Breadcrumb of last fenced GPU access to the buffer. */
1944         uint32_t last_fenced_seqno;
1945
1946         /** Current tiling stride for the object, if it's tiled. */
1947         uint32_t stride;
1948
1949         /** References from framebuffers, locks out tiling changes. */
1950         unsigned long framebuffer_references;
1951
1952         /** Record of address bit 17 of each page at last unbind. */
1953         unsigned long *bit_17;
1954
1955         /** User space pin count and filp owning the pin */
1956         unsigned long user_pin_count;
1957         struct drm_file *pin_filp;
1958
1959         union {
1960                 /** for phy allocated objects */
1961                 struct drm_dma_handle *phys_handle;
1962
1963                 struct i915_gem_userptr {
1964                         uintptr_t ptr;
1965                         unsigned read_only :1;
1966                         unsigned workers :4;
1967 #define I915_GEM_USERPTR_MAX_WORKERS 15
1968
1969                         struct i915_mm_struct *mm;
1970                         struct i915_mmu_object *mmu_object;
1971                         struct work_struct *work;
1972                 } userptr;
1973         };
1974 };
1975 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1976
1977 void i915_gem_track_fb(struct drm_i915_gem_object *old,
1978                        struct drm_i915_gem_object *new,
1979                        unsigned frontbuffer_bits);
1980
1981 /**
1982  * Request queue structure.
1983  *
1984  * The request queue allows us to note sequence numbers that have been emitted
1985  * and may be associated with active buffers to be retired.
1986  *
1987  * By keeping this list, we can avoid having to do questionable
1988  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1989  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1990  */
1991 struct drm_i915_gem_request {
1992         /** On Which ring this request was generated */
1993         struct intel_engine_cs *ring;
1994
1995         /** GEM sequence number associated with this request. */
1996         uint32_t seqno;
1997
1998         /** Position in the ringbuffer of the start of the request */
1999         u32 head;
2000
2001         /** Position in the ringbuffer of the end of the request */
2002         u32 tail;
2003
2004         /** Context related to this request */
2005         struct intel_context *ctx;
2006
2007         /** Batch buffer related to this request if any */
2008         struct drm_i915_gem_object *batch_obj;
2009
2010         /** Time at which this request was emitted, in jiffies. */
2011         unsigned long emitted_jiffies;
2012
2013         /** global list entry for this request */
2014         struct list_head list;
2015
2016         struct drm_i915_file_private *file_priv;
2017         /** file_priv list entry for this request */
2018         struct list_head client_list;
2019 };
2020
2021 struct drm_i915_file_private {
2022         struct drm_i915_private *dev_priv;
2023         struct drm_file *file;
2024
2025         struct {
2026                 spinlock_t lock;
2027                 struct list_head request_list;
2028                 struct delayed_work idle_work;
2029         } mm;
2030         struct idr context_idr;
2031
2032         atomic_t rps_wait_boost;
2033         struct  intel_engine_cs *bsd_ring;
2034 };
2035
2036 /*
2037  * A command that requires special handling by the command parser.
2038  */
2039 struct drm_i915_cmd_descriptor {
2040         /*
2041          * Flags describing how the command parser processes the command.
2042          *
2043          * CMD_DESC_FIXED: The command has a fixed length if this is set,
2044          *                 a length mask if not set
2045          * CMD_DESC_SKIP: The command is allowed but does not follow the
2046          *                standard length encoding for the opcode range in
2047          *                which it falls
2048          * CMD_DESC_REJECT: The command is never allowed
2049          * CMD_DESC_REGISTER: The command should be checked against the
2050          *                    register whitelist for the appropriate ring
2051          * CMD_DESC_MASTER: The command is allowed if the submitting process
2052          *                  is the DRM master
2053          */
2054         u32 flags;
2055 #define CMD_DESC_FIXED    (1<<0)
2056 #define CMD_DESC_SKIP     (1<<1)
2057 #define CMD_DESC_REJECT   (1<<2)
2058 #define CMD_DESC_REGISTER (1<<3)
2059 #define CMD_DESC_BITMASK  (1<<4)
2060 #define CMD_DESC_MASTER   (1<<5)
2061
2062         /*
2063          * The command's unique identification bits and the bitmask to get them.
2064          * This isn't strictly the opcode field as defined in the spec and may
2065          * also include type, subtype, and/or subop fields.
2066          */
2067         struct {
2068                 u32 value;
2069                 u32 mask;
2070         } cmd;
2071
2072         /*
2073          * The command's length. The command is either fixed length (i.e. does
2074          * not include a length field) or has a length field mask. The flag
2075          * CMD_DESC_FIXED indicates a fixed length. Otherwise, the command has
2076          * a length mask. All command entries in a command table must include
2077          * length information.
2078          */
2079         union {
2080                 u32 fixed;
2081                 u32 mask;
2082         } length;
2083
2084         /*
2085          * Describes where to find a register address in the command to check
2086          * against the ring's register whitelist. Only valid if flags has the
2087          * CMD_DESC_REGISTER bit set.
2088          */
2089         struct {
2090                 u32 offset;
2091                 u32 mask;
2092         } reg;
2093
2094 #define MAX_CMD_DESC_BITMASKS 3
2095         /*
2096          * Describes command checks where a particular dword is masked and
2097          * compared against an expected value. If the command does not match
2098          * the expected value, the parser rejects it. Only valid if flags has
2099          * the CMD_DESC_BITMASK bit set. Only entries where mask is non-zero
2100          * are valid.
2101          *
2102          * If the check specifies a non-zero condition_mask then the parser
2103          * only performs the check when the bits specified by condition_mask
2104          * are non-zero.
2105          */
2106         struct {
2107                 u32 offset;
2108                 u32 mask;
2109                 u32 expected;
2110                 u32 condition_offset;
2111                 u32 condition_mask;
2112         } bits[MAX_CMD_DESC_BITMASKS];
2113 };
2114
2115 /*
2116  * A table of commands requiring special handling by the command parser.
2117  *
2118  * Each ring has an array of tables. Each table consists of an array of command
2119  * descriptors, which must be sorted with command opcodes in ascending order.
2120  */
2121 struct drm_i915_cmd_table {
2122         const struct drm_i915_cmd_descriptor *table;
2123         int count;
2124 };
2125
2126 /* Note that the (struct drm_i915_private *) cast is just to shut up gcc. */
2127 #define __I915__(p) ({ \
2128         struct drm_i915_private *__p; \
2129         if (__builtin_types_compatible_p(typeof(*p), struct drm_i915_private)) \
2130                 __p = (struct drm_i915_private *)p; \
2131         else if (__builtin_types_compatible_p(typeof(*p), struct drm_device)) \
2132                 __p = to_i915((struct drm_device *)p); \
2133         else \
2134                 BUILD_BUG(); \
2135         __p; \
2136 })
2137 #define INTEL_INFO(p)   (&__I915__(p)->info)
2138 #define INTEL_DEVID(p)  (INTEL_INFO(p)->device_id)
2139
2140 #define IS_I830(dev)            (INTEL_DEVID(dev) == 0x3577)
2141 #define IS_845G(dev)            (INTEL_DEVID(dev) == 0x2562)
2142 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
2143 #define IS_I865G(dev)           (INTEL_DEVID(dev) == 0x2572)
2144 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
2145 #define IS_I915GM(dev)          (INTEL_DEVID(dev) == 0x2592)
2146 #define IS_I945G(dev)           (INTEL_DEVID(dev) == 0x2772)
2147 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
2148 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
2149 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
2150 #define IS_GM45(dev)            (INTEL_DEVID(dev) == 0x2A42)
2151 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
2152 #define IS_PINEVIEW_G(dev)      (INTEL_DEVID(dev) == 0xa001)
2153 #define IS_PINEVIEW_M(dev)      (INTEL_DEVID(dev) == 0xa011)
2154 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
2155 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
2156 #define IS_IRONLAKE_M(dev)      (INTEL_DEVID(dev) == 0x0046)
2157 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
2158 #define IS_IVB_GT1(dev)         (INTEL_DEVID(dev) == 0x0156 || \
2159                                  INTEL_DEVID(dev) == 0x0152 || \
2160                                  INTEL_DEVID(dev) == 0x015a)
2161 #define IS_SNB_GT1(dev)         (INTEL_DEVID(dev) == 0x0102 || \
2162                                  INTEL_DEVID(dev) == 0x0106 || \
2163                                  INTEL_DEVID(dev) == 0x010A)
2164 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
2165 #define IS_CHERRYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview && IS_GEN8(dev))
2166 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
2167 #define IS_BROADWELL(dev)       (!INTEL_INFO(dev)->is_valleyview && IS_GEN8(dev))
2168 #define IS_SKYLAKE(dev) (INTEL_INFO(dev)->is_skylake)
2169 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
2170 #define IS_HSW_EARLY_SDV(dev)   (IS_HASWELL(dev) && \
2171                                  (INTEL_DEVID(dev) & 0xFF00) == 0x0C00)
2172 #define IS_BDW_ULT(dev)         (IS_BROADWELL(dev) && \
2173                                  ((INTEL_DEVID(dev) & 0xf) == 0x2  || \
2174                                  (INTEL_DEVID(dev) & 0xf) == 0x6 || \
2175                                  (INTEL_DEVID(dev) & 0xf) == 0xe))
2176 #define IS_BDW_GT3(dev)         (IS_BROADWELL(dev) && \
2177                                  (INTEL_DEVID(dev) & 0x00F0) == 0x0020)
2178 #define IS_HSW_ULT(dev)         (IS_HASWELL(dev) && \
2179                                  (INTEL_DEVID(dev) & 0xFF00) == 0x0A00)
2180 #define IS_HSW_GT3(dev)         (IS_HASWELL(dev) && \
2181                                  (INTEL_DEVID(dev) & 0x00F0) == 0x0020)
2182 /* ULX machines are also considered ULT. */
2183 #define IS_HSW_ULX(dev)         (INTEL_DEVID(dev) == 0x0A0E || \
2184                                  INTEL_DEVID(dev) == 0x0A1E)
2185 #define IS_PRELIMINARY_HW(intel_info) ((intel_info)->is_preliminary)
2186
2187 /*
2188  * The genX designation typically refers to the render engine, so render
2189  * capability related checks should use IS_GEN, while display and other checks
2190  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
2191  * chips, etc.).
2192  */
2193 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
2194 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
2195 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
2196 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
2197 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
2198 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
2199 #define IS_GEN8(dev)    (INTEL_INFO(dev)->gen == 8)
2200 #define IS_GEN9(dev)    (INTEL_INFO(dev)->gen == 9)
2201
2202 #define RENDER_RING             (1<<RCS)
2203 #define BSD_RING                (1<<VCS)
2204 #define BLT_RING                (1<<BCS)
2205 #define VEBOX_RING              (1<<VECS)
2206 #define BSD2_RING               (1<<VCS2)
2207 #define HAS_BSD(dev)            (INTEL_INFO(dev)->ring_mask & BSD_RING)
2208 #define HAS_BSD2(dev)           (INTEL_INFO(dev)->ring_mask & BSD2_RING)
2209 #define HAS_BLT(dev)            (INTEL_INFO(dev)->ring_mask & BLT_RING)
2210 #define HAS_VEBOX(dev)          (INTEL_INFO(dev)->ring_mask & VEBOX_RING)
2211 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
2212 #define HAS_WT(dev)             ((IS_HASWELL(dev) || IS_BROADWELL(dev)) && \
2213                                  __I915__(dev)->ellc_size)
2214 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
2215
2216 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
2217 #define HAS_LOGICAL_RING_CONTEXTS(dev)  (INTEL_INFO(dev)->gen >= 8)
2218 #define USES_PPGTT(dev)         (i915.enable_ppgtt)
2219 #define USES_FULL_PPGTT(dev)    (i915.enable_ppgtt == 2)
2220
2221 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
2222 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
2223
2224 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
2225 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
2226 /*
2227  * dp aux and gmbus irq on gen4 seems to be able to generate legacy interrupts
2228  * even when in MSI mode. This results in spurious interrupt warnings if the
2229  * legacy irq no. is shared with another device. The kernel then disables that
2230  * interrupt source and so prevents the other device from working properly.
2231  */
2232 #define HAS_AUX_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
2233 #define HAS_GMBUS_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
2234
2235 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
2236  * rows, which changed the alignment requirements and fence programming.
2237  */
2238 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
2239                                                       IS_I915GM(dev)))
2240 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
2241 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
2242 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
2243 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
2244 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
2245
2246 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
2247 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
2248 #define HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
2249
2250 #define HAS_IPS(dev)            (IS_HSW_ULT(dev) || IS_BROADWELL(dev))
2251
2252 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
2253 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
2254 #define HAS_PSR(dev)            (IS_HASWELL(dev) || IS_BROADWELL(dev))
2255 #define HAS_RUNTIME_PM(dev)     (IS_GEN6(dev) || IS_HASWELL(dev) || \
2256                                  IS_BROADWELL(dev) || IS_VALLEYVIEW(dev))
2257 #define HAS_RC6(dev)            (INTEL_INFO(dev)->gen >= 6)
2258 #define HAS_RC6p(dev)           (INTEL_INFO(dev)->gen == 6 || IS_IVYBRIDGE(dev))
2259
2260 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
2261 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
2262 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
2263 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
2264 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
2265 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
2266 #define INTEL_PCH_SPT_DEVICE_ID_TYPE            0xA100
2267 #define INTEL_PCH_SPT_LP_DEVICE_ID_TYPE         0x9D00
2268
2269 #define INTEL_PCH_TYPE(dev) (__I915__(dev)->pch_type)
2270 #define HAS_PCH_SPT(dev) (INTEL_PCH_TYPE(dev) == PCH_SPT)
2271 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
2272 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
2273 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
2274 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
2275 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
2276
2277 #define HAS_GMCH_DISPLAY(dev) (INTEL_INFO(dev)->gen < 5 || IS_VALLEYVIEW(dev))
2278
2279 /* DPF == dynamic parity feature */
2280 #define HAS_L3_DPF(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
2281 #define NUM_L3_SLICES(dev) (IS_HSW_GT3(dev) ? 2 : HAS_L3_DPF(dev))
2282
2283 #define GT_FREQUENCY_MULTIPLIER 50
2284
2285 #include "i915_trace.h"
2286
2287 extern const struct drm_ioctl_desc i915_ioctls[];
2288 extern int i915_max_ioctl;
2289
2290 extern int i915_suspend_legacy(struct drm_device *dev, pm_message_t state);
2291 extern int i915_resume_legacy(struct drm_device *dev);
2292 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
2293 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
2294
2295 /* i915_params.c */
2296 struct i915_params {
2297         int modeset;
2298         int panel_ignore_lid;
2299         unsigned int powersave;
2300         int semaphores;
2301         unsigned int lvds_downclock;
2302         int lvds_channel_mode;
2303         int panel_use_ssc;
2304         int vbt_sdvo_panel_type;
2305         int enable_rc6;
2306         int enable_fbc;
2307         int enable_ppgtt;
2308         int enable_execlists;
2309         int enable_psr;
2310         unsigned int preliminary_hw_support;
2311         int disable_power_well;
2312         int enable_ips;
2313         int invert_brightness;
2314         int enable_cmd_parser;
2315         /* leave bools at the end to not create holes */
2316         bool enable_hangcheck;
2317         bool fastboot;
2318         bool prefault_disable;
2319         bool reset;
2320         bool disable_display;
2321         bool disable_vtd_wa;
2322         int use_mmio_flip;
2323         bool mmio_debug;
2324 };
2325 extern struct i915_params i915 __read_mostly;
2326
2327                                 /* i915_dma.c */
2328 void i915_update_dri1_breadcrumb(struct drm_device *dev);
2329 extern void i915_kernel_lost_context(struct drm_device * dev);
2330 extern int i915_driver_load(struct drm_device *, unsigned long flags);
2331 extern int i915_driver_unload(struct drm_device *);
2332 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file);
2333 extern void i915_driver_lastclose(struct drm_device * dev);
2334 extern void i915_driver_preclose(struct drm_device *dev,
2335                                  struct drm_file *file);
2336 extern void i915_driver_postclose(struct drm_device *dev,
2337                                   struct drm_file *file);
2338 extern int i915_driver_device_is_agp(struct drm_device * dev);
2339 #ifdef CONFIG_COMPAT
2340 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
2341                               unsigned long arg);
2342 #endif
2343 extern int i915_emit_box(struct drm_device *dev,
2344                          struct drm_clip_rect *box,
2345                          int DR1, int DR4);
2346 extern int intel_gpu_reset(struct drm_device *dev);
2347 extern int i915_reset(struct drm_device *dev);
2348 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
2349 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
2350 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
2351 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
2352 int vlv_force_gfx_clock(struct drm_i915_private *dev_priv, bool on);
2353 void intel_hpd_cancel_work(struct drm_i915_private *dev_priv);
2354
2355 /* i915_irq.c */
2356 void i915_queue_hangcheck(struct drm_device *dev);
2357 __printf(3, 4)
2358 void i915_handle_error(struct drm_device *dev, bool wedged,
2359                        const char *fmt, ...);
2360
2361 extern void intel_irq_init(struct drm_i915_private *dev_priv);
2362 extern void intel_hpd_init(struct drm_i915_private *dev_priv);
2363 int intel_irq_install(struct drm_i915_private *dev_priv);
2364 void intel_irq_uninstall(struct drm_i915_private *dev_priv);
2365
2366 extern void intel_uncore_sanitize(struct drm_device *dev);
2367 extern void intel_uncore_early_sanitize(struct drm_device *dev,
2368                                         bool restore_forcewake);
2369 extern void intel_uncore_init(struct drm_device *dev);
2370 extern void intel_uncore_check_errors(struct drm_device *dev);
2371 extern void intel_uncore_fini(struct drm_device *dev);
2372 extern void intel_uncore_forcewake_reset(struct drm_device *dev, bool restore);
2373
2374 void
2375 i915_enable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2376                      u32 status_mask);
2377
2378 void
2379 i915_disable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2380                       u32 status_mask);
2381
2382 void valleyview_enable_display_irqs(struct drm_i915_private *dev_priv);
2383 void valleyview_disable_display_irqs(struct drm_i915_private *dev_priv);
2384 void
2385 ironlake_enable_display_irq(struct drm_i915_private *dev_priv, u32 mask);
2386 void
2387 ironlake_disable_display_irq(struct drm_i915_private *dev_priv, u32 mask);
2388 void ibx_display_interrupt_update(struct drm_i915_private *dev_priv,
2389                                   uint32_t interrupt_mask,
2390                                   uint32_t enabled_irq_mask);
2391 #define ibx_enable_display_interrupt(dev_priv, bits) \
2392         ibx_display_interrupt_update((dev_priv), (bits), (bits))
2393 #define ibx_disable_display_interrupt(dev_priv, bits) \
2394         ibx_display_interrupt_update((dev_priv), (bits), 0)
2395
2396 /* i915_gem.c */
2397 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
2398                         struct drm_file *file_priv);
2399 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
2400                           struct drm_file *file_priv);
2401 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
2402                          struct drm_file *file_priv);
2403 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
2404                           struct drm_file *file_priv);
2405 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
2406                         struct drm_file *file_priv);
2407 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
2408                         struct drm_file *file_priv);
2409 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
2410                               struct drm_file *file_priv);
2411 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
2412                              struct drm_file *file_priv);
2413 void i915_gem_execbuffer_move_to_active(struct list_head *vmas,
2414                                         struct intel_engine_cs *ring);
2415 void i915_gem_execbuffer_retire_commands(struct drm_device *dev,
2416                                          struct drm_file *file,
2417                                          struct intel_engine_cs *ring,
2418                                          struct drm_i915_gem_object *obj);
2419 int i915_gem_ringbuffer_submission(struct drm_device *dev,
2420                                    struct drm_file *file,
2421                                    struct intel_engine_cs *ring,
2422                                    struct intel_context *ctx,
2423                                    struct drm_i915_gem_execbuffer2 *args,
2424                                    struct list_head *vmas,
2425                                    struct drm_i915_gem_object *batch_obj,
2426                                    u64 exec_start, u32 flags);
2427 int i915_gem_execbuffer(struct drm_device *dev, void *data,
2428                         struct drm_file *file_priv);
2429 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
2430                          struct drm_file *file_priv);
2431 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
2432                        struct drm_file *file_priv);
2433 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
2434                          struct drm_file *file_priv);
2435 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
2436                         struct drm_file *file_priv);
2437 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
2438                                struct drm_file *file);
2439 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
2440                                struct drm_file *file);
2441 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
2442                             struct drm_file *file_priv);
2443 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
2444                            struct drm_file *file_priv);
2445 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
2446                            struct drm_file *file_priv);
2447 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
2448                            struct drm_file *file_priv);
2449 int i915_gem_set_tiling(struct drm_device *dev, void *data,
2450                         struct drm_file *file_priv);
2451 int i915_gem_get_tiling(struct drm_device *dev, void *data,
2452                         struct drm_file *file_priv);
2453 int i915_gem_init_userptr(struct drm_device *dev);
2454 int i915_gem_userptr_ioctl(struct drm_device *dev, void *data,
2455                            struct drm_file *file);
2456 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
2457                                 struct drm_file *file_priv);
2458 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
2459                         struct drm_file *file_priv);
2460 void i915_gem_load(struct drm_device *dev);
2461 unsigned long i915_gem_shrink(struct drm_i915_private *dev_priv,
2462                               long target,
2463                               unsigned flags);
2464 #define I915_SHRINK_PURGEABLE 0x1
2465 #define I915_SHRINK_UNBOUND 0x2
2466 #define I915_SHRINK_BOUND 0x4
2467 void *i915_gem_object_alloc(struct drm_device *dev);
2468 void i915_gem_object_free(struct drm_i915_gem_object *obj);
2469 void i915_gem_object_init(struct drm_i915_gem_object *obj,
2470                          const struct drm_i915_gem_object_ops *ops);
2471 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
2472                                                   size_t size);
2473 void i915_init_vm(struct drm_i915_private *dev_priv,
2474                   struct i915_address_space *vm);
2475 void i915_gem_free_object(struct drm_gem_object *obj);
2476 void i915_gem_vma_destroy(struct i915_vma *vma);
2477
2478 #define PIN_MAPPABLE 0x1
2479 #define PIN_NONBLOCK 0x2
2480 #define PIN_GLOBAL 0x4
2481 #define PIN_OFFSET_BIAS 0x8
2482 #define PIN_OFFSET_MASK (~4095)
2483 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
2484                                      struct i915_address_space *vm,
2485                                      uint32_t alignment,
2486                                      uint64_t flags);
2487 int __must_check i915_vma_unbind(struct i915_vma *vma);
2488 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
2489 void i915_gem_release_all_mmaps(struct drm_i915_private *dev_priv);
2490 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
2491 void i915_gem_lastclose(struct drm_device *dev);
2492
2493 int i915_gem_obj_prepare_shmem_read(struct drm_i915_gem_object *obj,
2494                                     int *needs_clflush);
2495
2496 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
2497 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
2498 {
2499         struct sg_page_iter sg_iter;
2500
2501         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
2502                 return sg_page_iter_page(&sg_iter);
2503
2504         return NULL;
2505 }
2506 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
2507 {
2508         BUG_ON(obj->pages == NULL);
2509         obj->pages_pin_count++;
2510 }
2511 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
2512 {
2513         BUG_ON(obj->pages_pin_count == 0);
2514         obj->pages_pin_count--;
2515 }
2516
2517 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
2518 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
2519                          struct intel_engine_cs *to);
2520 void i915_vma_move_to_active(struct i915_vma *vma,
2521                              struct intel_engine_cs *ring);
2522 int i915_gem_dumb_create(struct drm_file *file_priv,
2523                          struct drm_device *dev,
2524                          struct drm_mode_create_dumb *args);
2525 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
2526                       uint32_t handle, uint64_t *offset);
2527 /**
2528  * Returns true if seq1 is later than seq2.
2529  */
2530 static inline bool
2531 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
2532 {
2533         return (int32_t)(seq1 - seq2) >= 0;
2534 }
2535
2536 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
2537 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
2538 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
2539 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
2540
2541 bool i915_gem_object_pin_fence(struct drm_i915_gem_object *obj);
2542 void i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj);
2543
2544 struct drm_i915_gem_request *
2545 i915_gem_find_active_request(struct intel_engine_cs *ring);
2546
2547 bool i915_gem_retire_requests(struct drm_device *dev);
2548 void i915_gem_retire_requests_ring(struct intel_engine_cs *ring);
2549 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
2550                                       bool interruptible);
2551 int __must_check i915_gem_check_olr(struct intel_engine_cs *ring, u32 seqno);
2552
2553 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
2554 {
2555         return unlikely(atomic_read(&error->reset_counter)
2556                         & (I915_RESET_IN_PROGRESS_FLAG | I915_WEDGED));
2557 }
2558
2559 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
2560 {
2561         return atomic_read(&error->reset_counter) & I915_WEDGED;
2562 }
2563
2564 static inline u32 i915_reset_count(struct i915_gpu_error *error)
2565 {
2566         return ((atomic_read(&error->reset_counter) & ~I915_WEDGED) + 1) / 2;
2567 }
2568
2569 static inline bool i915_stop_ring_allow_ban(struct drm_i915_private *dev_priv)
2570 {
2571         return dev_priv->gpu_error.stop_rings == 0 ||
2572                 dev_priv->gpu_error.stop_rings & I915_STOP_RING_ALLOW_BAN;
2573 }
2574
2575 static inline bool i915_stop_ring_allow_warn(struct drm_i915_private *dev_priv)
2576 {
2577         return dev_priv->gpu_error.stop_rings == 0 ||
2578                 dev_priv->gpu_error.stop_rings & I915_STOP_RING_ALLOW_WARN;
2579 }
2580
2581 void i915_gem_reset(struct drm_device *dev);
2582 bool i915_gem_clflush_object(struct drm_i915_gem_object *obj, bool force);
2583 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
2584 int __must_check i915_gem_init(struct drm_device *dev);
2585 int i915_gem_init_rings(struct drm_device *dev);
2586 int __must_check i915_gem_init_hw(struct drm_device *dev);
2587 int i915_gem_l3_remap(struct intel_engine_cs *ring, int slice);
2588 void i915_gem_init_swizzling(struct drm_device *dev);
2589 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
2590 int __must_check i915_gpu_idle(struct drm_device *dev);
2591 int __must_check i915_gem_suspend(struct drm_device *dev);
2592 int __i915_add_request(struct intel_engine_cs *ring,
2593                        struct drm_file *file,
2594                        struct drm_i915_gem_object *batch_obj,
2595                        u32 *seqno);
2596 #define i915_add_request(ring, seqno) \
2597         __i915_add_request(ring, NULL, NULL, seqno)
2598 int __i915_wait_seqno(struct intel_engine_cs *ring, u32 seqno,
2599                         unsigned reset_counter,
2600                         bool interruptible,
2601                         s64 *timeout,
2602                         struct drm_i915_file_private *file_priv);
2603 int __must_check i915_wait_seqno(struct intel_engine_cs *ring,
2604                                  uint32_t seqno);
2605 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
2606 int __must_check
2607 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
2608                                   bool write);
2609 int __must_check
2610 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
2611 int __must_check
2612 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
2613                                      u32 alignment,
2614                                      struct intel_engine_cs *pipelined);
2615 void i915_gem_object_unpin_from_display_plane(struct drm_i915_gem_object *obj);
2616 int i915_gem_object_attach_phys(struct drm_i915_gem_object *obj,
2617                                 int align);
2618 int i915_gem_open(struct drm_device *dev, struct drm_file *file);
2619 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
2620
2621 uint32_t
2622 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
2623 uint32_t
2624 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
2625                             int tiling_mode, bool fenced);
2626
2627 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
2628                                     enum i915_cache_level cache_level);
2629
2630 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
2631                                 struct dma_buf *dma_buf);
2632
2633 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
2634                                 struct drm_gem_object *gem_obj, int flags);
2635
2636 void i915_gem_restore_fences(struct drm_device *dev);
2637
2638 unsigned long i915_gem_obj_offset(struct drm_i915_gem_object *o,
2639                                   struct i915_address_space *vm);
2640 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
2641 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
2642                         struct i915_address_space *vm);
2643 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
2644                                 struct i915_address_space *vm);
2645 struct i915_vma *i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
2646                                      struct i915_address_space *vm);
2647 struct i915_vma *
2648 i915_gem_obj_lookup_or_create_vma(struct drm_i915_gem_object *obj,
2649                                   struct i915_address_space *vm);
2650
2651 struct i915_vma *i915_gem_obj_to_ggtt(struct drm_i915_gem_object *obj);
2652 static inline bool i915_gem_obj_is_pinned(struct drm_i915_gem_object *obj) {
2653         struct i915_vma *vma;
2654         list_for_each_entry(vma, &obj->vma_list, vma_link)
2655                 if (vma->pin_count > 0)
2656                         return true;
2657         return false;
2658 }
2659
2660 /* Some GGTT VM helpers */
2661 #define i915_obj_to_ggtt(obj) \
2662         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
2663 static inline bool i915_is_ggtt(struct i915_address_space *vm)
2664 {
2665         struct i915_address_space *ggtt =
2666                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
2667         return vm == ggtt;
2668 }
2669
2670 static inline struct i915_hw_ppgtt *
2671 i915_vm_to_ppgtt(struct i915_address_space *vm)
2672 {
2673         WARN_ON(i915_is_ggtt(vm));
2674
2675         return container_of(vm, struct i915_hw_ppgtt, base);
2676 }
2677
2678
2679 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
2680 {
2681         return i915_gem_obj_bound(obj, i915_obj_to_ggtt(obj));
2682 }
2683
2684 static inline unsigned long
2685 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *obj)
2686 {
2687         return i915_gem_obj_offset(obj, i915_obj_to_ggtt(obj));
2688 }
2689
2690 static inline unsigned long
2691 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
2692 {
2693         return i915_gem_obj_size(obj, i915_obj_to_ggtt(obj));
2694 }
2695
2696 static inline int __must_check
2697 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
2698                       uint32_t alignment,
2699                       unsigned flags)
2700 {
2701         return i915_gem_object_pin(obj, i915_obj_to_ggtt(obj),
2702                                    alignment, flags | PIN_GLOBAL);
2703 }
2704
2705 static inline int
2706 i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj)
2707 {
2708         return i915_vma_unbind(i915_gem_obj_to_ggtt(obj));
2709 }
2710
2711 void i915_gem_object_ggtt_unpin(struct drm_i915_gem_object *obj);
2712
2713 /* i915_gem_context.c */
2714 int __must_check i915_gem_context_init(struct drm_device *dev);
2715 void i915_gem_context_fini(struct drm_device *dev);
2716 void i915_gem_context_reset(struct drm_device *dev);
2717 int i915_gem_context_open(struct drm_device *dev, struct drm_file *file);
2718 int i915_gem_context_enable(struct drm_i915_private *dev_priv);
2719 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
2720 int i915_switch_context(struct intel_engine_cs *ring,
2721                         struct intel_context *to);
2722 struct intel_context *
2723 i915_gem_context_get(struct drm_i915_file_private *file_priv, u32 id);
2724 void i915_gem_context_free(struct kref *ctx_ref);
2725 struct drm_i915_gem_object *
2726 i915_gem_alloc_context_obj(struct drm_device *dev, size_t size);
2727 static inline void i915_gem_context_reference(struct intel_context *ctx)
2728 {
2729         kref_get(&ctx->ref);
2730 }
2731
2732 static inline void i915_gem_context_unreference(struct intel_context *ctx)
2733 {
2734         kref_put(&ctx->ref, i915_gem_context_free);
2735 }
2736
2737 static inline bool i915_gem_context_is_default(const struct intel_context *c)
2738 {
2739         return c->user_handle == DEFAULT_CONTEXT_HANDLE;
2740 }
2741
2742 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
2743                                   struct drm_file *file);
2744 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
2745                                    struct drm_file *file);
2746
2747 /* i915_gem_evict.c */
2748 int __must_check i915_gem_evict_something(struct drm_device *dev,
2749                                           struct i915_address_space *vm,
2750                                           int min_size,
2751                                           unsigned alignment,
2752                                           unsigned cache_level,
2753                                           unsigned long start,
2754                                           unsigned long end,
2755                                           unsigned flags);
2756 int i915_gem_evict_vm(struct i915_address_space *vm, bool do_idle);
2757 int i915_gem_evict_everything(struct drm_device *dev);
2758
2759 /* belongs in i915_gem_gtt.h */
2760 static inline void i915_gem_chipset_flush(struct drm_device *dev)
2761 {
2762         if (INTEL_INFO(dev)->gen < 6)
2763                 intel_gtt_chipset_flush();
2764 }
2765
2766 /* i915_gem_stolen.c */
2767 int i915_gem_init_stolen(struct drm_device *dev);
2768 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size, int fb_cpp);
2769 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
2770 void i915_gem_cleanup_stolen(struct drm_device *dev);
2771 struct drm_i915_gem_object *
2772 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
2773 struct drm_i915_gem_object *
2774 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
2775                                                u32 stolen_offset,
2776                                                u32 gtt_offset,
2777                                                u32 size);
2778
2779 /* i915_gem_tiling.c */
2780 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
2781 {
2782         struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2783
2784         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
2785                 obj->tiling_mode != I915_TILING_NONE;
2786 }
2787
2788 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
2789 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
2790 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
2791
2792 /* i915_gem_debug.c */
2793 #if WATCH_LISTS
2794 int i915_verify_lists(struct drm_device *dev);
2795 #else
2796 #define i915_verify_lists(dev) 0
2797 #endif
2798
2799 /* i915_debugfs.c */
2800 int i915_debugfs_init(struct drm_minor *minor);
2801 void i915_debugfs_cleanup(struct drm_minor *minor);
2802 #ifdef CONFIG_DEBUG_FS
2803 void intel_display_crc_init(struct drm_device *dev);
2804 #else
2805 static inline void intel_display_crc_init(struct drm_device *dev) {}
2806 #endif
2807
2808 /* i915_gpu_error.c */
2809 __printf(2, 3)
2810 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
2811 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
2812                             const struct i915_error_state_file_priv *error);
2813 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
2814                               struct drm_i915_private *i915,
2815                               size_t count, loff_t pos);
2816 static inline void i915_error_state_buf_release(
2817         struct drm_i915_error_state_buf *eb)
2818 {
2819         kfree(eb->buf);
2820 }
2821 void i915_capture_error_state(struct drm_device *dev, bool wedge,
2822                               const char *error_msg);
2823 void i915_error_state_get(struct drm_device *dev,
2824                           struct i915_error_state_file_priv *error_priv);
2825 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2826 void i915_destroy_error_state(struct drm_device *dev);
2827
2828 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2829 const char *i915_cache_level_str(struct drm_i915_private *i915, int type);
2830
2831 /* i915_cmd_parser.c */
2832 int i915_cmd_parser_get_version(void);
2833 int i915_cmd_parser_init_ring(struct intel_engine_cs *ring);
2834 void i915_cmd_parser_fini_ring(struct intel_engine_cs *ring);
2835 bool i915_needs_cmd_parser(struct intel_engine_cs *ring);
2836 int i915_parse_cmds(struct intel_engine_cs *ring,
2837                     struct drm_i915_gem_object *batch_obj,
2838                     u32 batch_start_offset,
2839                     bool is_master);
2840
2841 /* i915_suspend.c */
2842 extern int i915_save_state(struct drm_device *dev);
2843 extern int i915_restore_state(struct drm_device *dev);
2844
2845 /* i915_ums.c */
2846 void i915_save_display_reg(struct drm_device *dev);
2847 void i915_restore_display_reg(struct drm_device *dev);
2848
2849 /* i915_sysfs.c */
2850 void i915_setup_sysfs(struct drm_device *dev_priv);
2851 void i915_teardown_sysfs(struct drm_device *dev_priv);
2852
2853 /* intel_i2c.c */
2854 extern int intel_setup_gmbus(struct drm_device *dev);
2855 extern void intel_teardown_gmbus(struct drm_device *dev);
2856 static inline bool intel_gmbus_is_port_valid(unsigned port)
2857 {
2858         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
2859 }
2860
2861 extern struct i2c_adapter *intel_gmbus_get_adapter(
2862                 struct drm_i915_private *dev_priv, unsigned port);
2863 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
2864 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
2865 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
2866 {
2867         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
2868 }
2869 extern void intel_i2c_reset(struct drm_device *dev);
2870
2871 /* intel_opregion.c */
2872 #ifdef CONFIG_ACPI
2873 extern int intel_opregion_setup(struct drm_device *dev);
2874 extern void intel_opregion_init(struct drm_device *dev);
2875 extern void intel_opregion_fini(struct drm_device *dev);
2876 extern void intel_opregion_asle_intr(struct drm_device *dev);
2877 extern int intel_opregion_notify_encoder(struct intel_encoder *intel_encoder,
2878                                          bool enable);
2879 extern int intel_opregion_notify_adapter(struct drm_device *dev,
2880                                          pci_power_t state);
2881 #else
2882 static inline int intel_opregion_setup(struct drm_device *dev) { return 0; }
2883 static inline void intel_opregion_init(struct drm_device *dev) { return; }
2884 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
2885 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
2886 static inline int
2887 intel_opregion_notify_encoder(struct intel_encoder *intel_encoder, bool enable)
2888 {
2889         return 0;
2890 }
2891 static inline int
2892 intel_opregion_notify_adapter(struct drm_device *dev, pci_power_t state)
2893 {
2894         return 0;
2895 }
2896 #endif
2897
2898 /* intel_acpi.c */
2899 #ifdef CONFIG_ACPI
2900 extern void intel_register_dsm_handler(void);
2901 extern void intel_unregister_dsm_handler(void);
2902 #else
2903 static inline void intel_register_dsm_handler(void) { return; }
2904 static inline void intel_unregister_dsm_handler(void) { return; }
2905 #endif /* CONFIG_ACPI */
2906
2907 /* modesetting */
2908 extern void intel_modeset_init_hw(struct drm_device *dev);
2909 extern void intel_modeset_init(struct drm_device *dev);
2910 extern void intel_modeset_gem_init(struct drm_device *dev);
2911 extern void intel_modeset_cleanup(struct drm_device *dev);
2912 extern void intel_connector_unregister(struct intel_connector *);
2913 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
2914 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
2915                                          bool force_restore);
2916 extern void i915_redisable_vga(struct drm_device *dev);
2917 extern void i915_redisable_vga_power_on(struct drm_device *dev);
2918 extern bool intel_fbc_enabled(struct drm_device *dev);
2919 extern void bdw_fbc_sw_flush(struct drm_device *dev, u32 value);
2920 extern void intel_disable_fbc(struct drm_device *dev);
2921 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
2922 extern void intel_init_pch_refclk(struct drm_device *dev);
2923 extern void gen6_set_rps(struct drm_device *dev, u8 val);
2924 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
2925 extern void intel_set_memory_cxsr(struct drm_i915_private *dev_priv,
2926                                   bool enable);
2927 extern void intel_detect_pch(struct drm_device *dev);
2928 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
2929 extern int intel_enable_rc6(const struct drm_device *dev);
2930
2931 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
2932 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
2933                         struct drm_file *file);
2934 int i915_get_reset_stats_ioctl(struct drm_device *dev, void *data,
2935                                struct drm_file *file);
2936
2937 void intel_notify_mmio_flip(struct intel_engine_cs *ring);
2938
2939 /* overlay */
2940 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
2941 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
2942                                             struct intel_overlay_error_state *error);
2943
2944 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
2945 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
2946                                             struct drm_device *dev,
2947                                             struct intel_display_error_state *error);
2948
2949 /* On SNB platform, before reading ring registers forcewake bit
2950  * must be set to prevent GT core from power down and stale values being
2951  * returned.
2952  */
2953 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv, int fw_engine);
2954 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv, int fw_engine);
2955 void assert_force_wake_inactive(struct drm_i915_private *dev_priv);
2956
2957 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
2958 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
2959
2960 /* intel_sideband.c */
2961 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
2962 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
2963 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
2964 u32 vlv_gpio_nc_read(struct drm_i915_private *dev_priv, u32 reg);
2965 void vlv_gpio_nc_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2966 u32 vlv_cck_read(struct drm_i915_private *dev_priv, u32 reg);
2967 void vlv_cck_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2968 u32 vlv_ccu_read(struct drm_i915_private *dev_priv, u32 reg);
2969 void vlv_ccu_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2970 u32 vlv_bunit_read(struct drm_i915_private *dev_priv, u32 reg);
2971 void vlv_bunit_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2972 u32 vlv_gps_core_read(struct drm_i915_private *dev_priv, u32 reg);
2973 void vlv_gps_core_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2974 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, enum pipe pipe, int reg);
2975 void vlv_dpio_write(struct drm_i915_private *dev_priv, enum pipe pipe, int reg, u32 val);
2976 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
2977                    enum intel_sbi_destination destination);
2978 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
2979                      enum intel_sbi_destination destination);
2980 u32 vlv_flisdsi_read(struct drm_i915_private *dev_priv, u32 reg);
2981 void vlv_flisdsi_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2982
2983 int vlv_gpu_freq(struct drm_i915_private *dev_priv, int val);
2984 int vlv_freq_opcode(struct drm_i915_private *dev_priv, int val);
2985
2986 #define FORCEWAKE_RENDER        (1 << 0)
2987 #define FORCEWAKE_MEDIA         (1 << 1)
2988 #define FORCEWAKE_BLITTER       (1 << 2)
2989 #define FORCEWAKE_ALL           (FORCEWAKE_RENDER | FORCEWAKE_MEDIA | \
2990                                         FORCEWAKE_BLITTER)
2991
2992
2993 #define I915_READ8(reg)         dev_priv->uncore.funcs.mmio_readb(dev_priv, (reg), true)
2994 #define I915_WRITE8(reg, val)   dev_priv->uncore.funcs.mmio_writeb(dev_priv, (reg), (val), true)
2995
2996 #define I915_READ16(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), true)
2997 #define I915_WRITE16(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), true)
2998 #define I915_READ16_NOTRACE(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), false)
2999 #define I915_WRITE16_NOTRACE(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), false)
3000
3001 #define I915_READ(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), true)
3002 #define I915_WRITE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), true)
3003 #define I915_READ_NOTRACE(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), false)
3004 #define I915_WRITE_NOTRACE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), false)
3005
3006 /* Be very careful with read/write 64-bit values. On 32-bit machines, they
3007  * will be implemented using 2 32-bit writes in an arbitrary order with
3008  * an arbitrary delay between them. This can cause the hardware to
3009  * act upon the intermediate value, possibly leading to corruption and
3010  * machine death. You have been warned.
3011  */
3012 #define I915_WRITE64(reg, val)  dev_priv->uncore.funcs.mmio_writeq(dev_priv, (reg), (val), true)
3013 #define I915_READ64(reg)        dev_priv->uncore.funcs.mmio_readq(dev_priv, (reg), true)
3014
3015 #define I915_READ64_2x32(lower_reg, upper_reg) ({                       \
3016                 u32 upper = I915_READ(upper_reg);                       \
3017                 u32 lower = I915_READ(lower_reg);                       \
3018                 u32 tmp = I915_READ(upper_reg);                         \
3019                 if (upper != tmp) {                                     \
3020                         upper = tmp;                                    \
3021                         lower = I915_READ(lower_reg);                   \
3022                         WARN_ON(I915_READ(upper_reg) != upper);         \
3023                 }                                                       \
3024                 (u64)upper << 32 | lower; })
3025
3026 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
3027 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
3028
3029 /* "Broadcast RGB" property */
3030 #define INTEL_BROADCAST_RGB_AUTO 0
3031 #define INTEL_BROADCAST_RGB_FULL 1
3032 #define INTEL_BROADCAST_RGB_LIMITED 2
3033
3034 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
3035 {
3036         if (IS_VALLEYVIEW(dev))
3037                 return VLV_VGACNTRL;
3038         else if (INTEL_INFO(dev)->gen >= 5)
3039                 return CPU_VGACNTRL;
3040         else
3041                 return VGACNTRL;
3042 }
3043
3044 static inline void __user *to_user_ptr(u64 address)
3045 {
3046         return (void __user *)(uintptr_t)address;
3047 }
3048
3049 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
3050 {
3051         unsigned long j = msecs_to_jiffies(m);
3052
3053         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
3054 }
3055
3056 static inline unsigned long
3057 timespec_to_jiffies_timeout(const struct timespec *value)
3058 {
3059         unsigned long j = timespec_to_jiffies(value);
3060
3061         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
3062 }
3063
3064 /*
3065  * If you need to wait X milliseconds between events A and B, but event B
3066  * doesn't happen exactly after event A, you record the timestamp (jiffies) of
3067  * when event A happened, then just before event B you call this function and
3068  * pass the timestamp as the first argument, and X as the second argument.
3069  */
3070 static inline void
3071 wait_remaining_ms_from_jiffies(unsigned long timestamp_jiffies, int to_wait_ms)
3072 {
3073         unsigned long target_jiffies, tmp_jiffies, remaining_jiffies;
3074
3075         /*
3076          * Don't re-read the value of "jiffies" every time since it may change
3077          * behind our back and break the math.
3078          */
3079         tmp_jiffies = jiffies;
3080         target_jiffies = timestamp_jiffies +
3081                          msecs_to_jiffies_timeout(to_wait_ms);
3082
3083         if (time_after(target_jiffies, tmp_jiffies)) {
3084                 remaining_jiffies = target_jiffies - tmp_jiffies;
3085                 while (remaining_jiffies)
3086                         remaining_jiffies =
3087                             schedule_timeout_uninterruptible(remaining_jiffies);
3088         }
3089 }
3090
3091 #endif