drivers/gpu/drm/i915/intel_ringbuffer.h

   1 /* SPDX-License-Identifier: MIT */
   2 #ifndef _INTEL_RINGBUFFER_H_
   3 #define _INTEL_RINGBUFFER_H_
   4
   5 #include <drm/drm_util.h>
   6
   7 #include <linux/hashtable.h>
   8 #include <linux/seqlock.h>
   9
  10 #include "i915_gem_batch_pool.h"
  11
  12 #include "i915_reg.h"
  13 #include "i915_pmu.h"
  14 #include "i915_request.h"
  15 #include "i915_selftest.h"
  16 #include "i915_timeline.h"
  17 #include "intel_gpu_commands.h"
  18 #include "intel_workarounds.h"
  19
  20 struct drm_printer;
  21 struct i915_sched_attr;
  22
  23 #define I915_CMD_HASH_ORDER 9
  24
  25 /* Early gen2 devices have a cacheline of just 32 bytes, using 64 is overkill,
  26  * but keeps the logic simple. Indeed, the whole purpose of this macro is just
  27  * to give some inclination as to some of the magic values used in the various
  28  * workarounds!
  29  */
  30 #define CACHELINE_BYTES 64
  31 #define CACHELINE_DWORDS (CACHELINE_BYTES / sizeof(uint32_t))
  32
  33 struct intel_hw_status_page {
  34         struct i915_vma *vma;
  35         u32 *page_addr;
  36         u32 ggtt_offset;
  37 };
  38
  39 #define I915_READ_TAIL(engine) I915_READ(RING_TAIL((engine)->mmio_base))
  40 #define I915_WRITE_TAIL(engine, val) I915_WRITE(RING_TAIL((engine)->mmio_base), val)
  41
  42 #define I915_READ_START(engine) I915_READ(RING_START((engine)->mmio_base))
  43 #define I915_WRITE_START(engine, val) I915_WRITE(RING_START((engine)->mmio_base), val)
  44
  45 #define I915_READ_HEAD(engine)  I915_READ(RING_HEAD((engine)->mmio_base))
  46 #define I915_WRITE_HEAD(engine, val) I915_WRITE(RING_HEAD((engine)->mmio_base), val)
  47
  48 #define I915_READ_CTL(engine) I915_READ(RING_CTL((engine)->mmio_base))
  49 #define I915_WRITE_CTL(engine, val) I915_WRITE(RING_CTL((engine)->mmio_base), val)
  50
  51 #define I915_READ_IMR(engine) I915_READ(RING_IMR((engine)->mmio_base))
  52 #define I915_WRITE_IMR(engine, val) I915_WRITE(RING_IMR((engine)->mmio_base), val)
  53
  54 #define I915_READ_MODE(engine) I915_READ(RING_MI_MODE((engine)->mmio_base))
  55 #define I915_WRITE_MODE(engine, val) I915_WRITE(RING_MI_MODE((engine)->mmio_base), val)
  56
  57 /* seqno size is actually only a uint32, but since we plan to use MI_FLUSH_DW to
  58  * do the writes, and that must have qw aligned offsets, simply pretend it's 8b.
  59  */
  60 enum intel_engine_hangcheck_action {
  61         ENGINE_IDLE = 0,
  62         ENGINE_WAIT,
  63         ENGINE_ACTIVE_SEQNO,
  64         ENGINE_ACTIVE_HEAD,
  65         ENGINE_ACTIVE_SUBUNITS,
  66         ENGINE_WAIT_KICK,
  67         ENGINE_DEAD,
  68 };
  69
  70 static inline const char *
  71 hangcheck_action_to_str(const enum intel_engine_hangcheck_action a)
  72 {
  73         switch (a) {
  74         case ENGINE_IDLE:
  75                 return "idle";
  76         case ENGINE_WAIT:
  77                 return "wait";
  78         case ENGINE_ACTIVE_SEQNO:
  79                 return "active seqno";
  80         case ENGINE_ACTIVE_HEAD:
  81                 return "active head";
  82         case ENGINE_ACTIVE_SUBUNITS:
  83                 return "active subunits";
  84         case ENGINE_WAIT_KICK:
  85                 return "wait kick";
  86         case ENGINE_DEAD:
  87                 return "dead";
  88         }
  89
  90         return "unknown";
  91 }
  92
  93 #define I915_MAX_SLICES 3
  94 #define I915_MAX_SUBSLICES 8
  95
  96 #define instdone_slice_mask(dev_priv__) \
  97         (IS_GEN7(dev_priv__) ? \
  98          1 : INTEL_INFO(dev_priv__)->sseu.slice_mask)
  99
 100 #define instdone_subslice_mask(dev_priv__) \
 101         (IS_GEN7(dev_priv__) ? \
 102          1 : INTEL_INFO(dev_priv__)->sseu.subslice_mask[0])
 103
 104 #define for_each_instdone_slice_subslice(dev_priv__, slice__, subslice__) \
 105         for ((slice__) = 0, (subslice__) = 0; \
 106              (slice__) < I915_MAX_SLICES; \
 107              (subslice__) = ((subslice__) + 1) < I915_MAX_SUBSLICES ? (subslice__) + 1 : 0, \
 108                (slice__) += ((subslice__) == 0)) \
 109                 for_each_if((BIT(slice__) & instdone_slice_mask(dev_priv__)) && \
 110                             (BIT(subslice__) & instdone_subslice_mask(dev_priv__)))
 111
 112 struct intel_instdone {
 113         u32 instdone;
 114         /* The following exist only in the RCS engine */
 115         u32 slice_common;
 116         u32 sampler[I915_MAX_SLICES][I915_MAX_SUBSLICES];
 117         u32 row[I915_MAX_SLICES][I915_MAX_SUBSLICES];
 118 };
 119
 120 struct intel_engine_hangcheck {
 121         u64 acthd;
 122         u32 seqno;
 123         enum intel_engine_hangcheck_action action;
 124         unsigned long action_timestamp;
 125         int deadlock;
 126         struct intel_instdone instdone;
 127         struct i915_request *active_request;
 128         bool stalled:1;
 129         bool wedged:1;
 130 };
 131
 132 struct intel_ring {
 133         struct i915_vma *vma;
 134         void *vaddr;
 135
 136         struct i915_timeline *timeline;
 137         struct list_head request_list;
 138         struct list_head active_link;
 139
 140         u32 head;
 141         u32 tail;
 142         u32 emit;
 143
 144         u32 space;
 145         u32 size;
 146         u32 effective_size;
 147 };
 148
 149 struct i915_gem_context;
 150 struct drm_i915_reg_table;
 151
 152 /*
 153  * we use a single page to load ctx workarounds so all of these
 154  * values are referred in terms of dwords
 155  *
 156  * struct i915_wa_ctx_bb:
 157  *  offset: specifies batch starting position, also helpful in case
 158  *    if we want to have multiple batches at different offsets based on
 159  *    some criteria. It is not a requirement at the moment but provides
 160  *    an option for future use.
 161  *  size: size of the batch in DWORDS
 162  */
 163 struct i915_ctx_workarounds {
 164         struct i915_wa_ctx_bb {
 165                 u32 offset;
 166                 u32 size;
 167         } indirect_ctx, per_ctx;
 168         struct i915_vma *vma;
 169 };
 170
 171 struct i915_request;
 172
 173 #define I915_MAX_VCS    4
 174 #define I915_MAX_VECS   2
 175
 176 /*
 177  * Engine IDs definitions.
 178  * Keep instances of the same type engine together.
 179  */
 180 enum intel_engine_id {
 181         RCS = 0,
 182         BCS,
 183         VCS,
 184         VCS2,
 185         VCS3,
 186         VCS4,
 187 #define _VCS(n) (VCS + (n))
 188         VECS,
 189         VECS2
 190 #define _VECS(n) (VECS + (n))
 191 };
 192
 193 struct i915_priolist {
 194         struct list_head requests[I915_PRIORITY_COUNT];
 195         struct rb_node node;
 196         unsigned long used;
 197         int priority;
 198 };
 199
 200 #define priolist_for_each_request(it, plist, idx) \
 201         for (idx = 0; idx < ARRAY_SIZE((plist)->requests); idx++) \
 202                 list_for_each_entry(it, &(plist)->requests[idx], sched.link)
 203
 204 #define priolist_for_each_request_consume(it, n, plist, idx) \
 205         for (; (idx = ffs((plist)->used)); (plist)->used &= ~BIT(idx - 1)) \
 206                 list_for_each_entry_safe(it, n, \
 207                                          &(plist)->requests[idx - 1], \
 208                                          sched.link)
 209
 210 struct st_preempt_hang {
 211         struct completion completion;
 212         bool inject_hang;
 213 };
 214
 215 /**
 216  * struct intel_engine_execlists - execlist submission queue and port state
 217  *
 218  * The struct intel_engine_execlists represents the combined logical state of
 219  * driver and the hardware state for execlist mode of submission.
 220  */
 221 struct intel_engine_execlists {
 222         /**
 223          * @tasklet: softirq tasklet for bottom handler
 224          */
 225         struct tasklet_struct tasklet;
 226
 227         /**
 228          * @default_priolist: priority list for I915_PRIORITY_NORMAL
 229          */
 230         struct i915_priolist default_priolist;
 231
 232         /**
 233          * @no_priolist: priority lists disabled
 234          */
 235         bool no_priolist;
 236
 237         /**
 238          * @submit_reg: gen-specific execlist submission register
 239          * set to the ExecList Submission Port (elsp) register pre-Gen11 and to
 240          * the ExecList Submission Queue Contents register array for Gen11+
 241          */
 242         u32 __iomem *submit_reg;
 243
 244         /**
 245          * @ctrl_reg: the enhanced execlists control register, used to load the
 246          * submit queue on the HW and to request preemptions to idle
 247          */
 248         u32 __iomem *ctrl_reg;
 249
 250         /**
 251          * @port: execlist port states
 252          *
 253          * For each hardware ELSP (ExecList Submission Port) we keep
 254          * track of the last request and the number of times we submitted
 255          * that port to hw. We then count the number of times the hw reports
 256          * a context completion or preemption. As only one context can
 257          * be active on hw, we limit resubmission of context to port[0]. This
 258          * is called Lite Restore, of the context.
 259          */
 260         struct execlist_port {
 261                 /**
 262                  * @request_count: combined request and submission count
 263                  */
 264                 struct i915_request *request_count;
 265 #define EXECLIST_COUNT_BITS 2
 266 #define port_request(p) ptr_mask_bits((p)->request_count, EXECLIST_COUNT_BITS)
 267 #define port_count(p) ptr_unmask_bits((p)->request_count, EXECLIST_COUNT_BITS)
 268 #define port_pack(rq, count) ptr_pack_bits(rq, count, EXECLIST_COUNT_BITS)
 269 #define port_unpack(p, count) ptr_unpack_bits((p)->request_count, count, EXECLIST_COUNT_BITS)
 270 #define port_set(p, packed) ((p)->request_count = (packed))
 271 #define port_isset(p) ((p)->request_count)
 272 #define port_index(p, execlists) ((p) - (execlists)->port)
 273
 274                 /**
 275                  * @context_id: context ID for port
 276                  */
 277                 GEM_DEBUG_DECL(u32 context_id);
 278
 279 #define EXECLIST_MAX_PORTS 2
 280         } port[EXECLIST_MAX_PORTS];
 281
 282         /**
 283          * @active: is the HW active? We consider the HW as active after
 284          * submitting any context for execution and until we have seen the
 285          * last context completion event. After that, we do not expect any
 286          * more events until we submit, and so can park the HW.
 287          *
 288          * As we have a small number of different sources from which we feed
 289          * the HW, we track the state of each inside a single bitfield.
 290          */
 291         unsigned int active;
 292 #define EXECLISTS_ACTIVE_USER 0
 293 #define EXECLISTS_ACTIVE_PREEMPT 1
 294 #define EXECLISTS_ACTIVE_HWACK 2
 295
 296         /**
 297          * @port_mask: number of execlist ports - 1
 298          */
 299         unsigned int port_mask;
 300
 301         /**
 302          * @queue_priority: Highest pending priority.
 303          *
 304          * When we add requests into the queue, or adjust the priority of
 305          * executing requests, we compute the maximum priority of those
 306          * pending requests. We can then use this value to determine if
 307          * we need to preempt the executing requests to service the queue.
 308          */
 309         int queue_priority;
 310
 311         /**
 312          * @queue: queue of requests, in priority lists
 313          */
 314         struct rb_root_cached queue;
 315
 316         /**
 317          * @csb_write: control register for Context Switch buffer
 318          *
 319          * Note this register may be either mmio or HWSP shadow.
 320          */
 321         u32 *csb_write;
 322
 323         /**
 324          * @csb_status: status array for Context Switch buffer
 325          *
 326          * Note these register may be either mmio or HWSP shadow.
 327          */
 328         u32 *csb_status;
 329
 330         /**
 331          * @preempt_complete_status: expected CSB upon completing preemption
 332          */
 333         u32 preempt_complete_status;
 334
 335         /**
 336          * @csb_head: context status buffer head
 337          */
 338         u8 csb_head;
 339
 340         I915_SELFTEST_DECLARE(struct st_preempt_hang preempt_hang;)
 341 };
 342
 343 #define INTEL_ENGINE_CS_MAX_NAME 8
 344
 345 struct intel_engine_cs {
 346         struct drm_i915_private *i915;
 347         char name[INTEL_ENGINE_CS_MAX_NAME];
 348
 349         enum intel_engine_id id;
 350         unsigned int hw_id;
 351         unsigned int guc_id;
 352
 353         u8 uabi_id;
 354         u8 uabi_class;
 355
 356         u8 class;
 357         u8 instance;
 358         u32 context_size;
 359         u32 mmio_base;
 360
 361         struct intel_ring *buffer;
 362
 363         struct i915_timeline timeline;
 364
 365         struct drm_i915_gem_object *default_state;
 366         void *pinned_default_state;
 367
 368         unsigned long irq_posted;
 369 #define ENGINE_IRQ_BREADCRUMB 0
 370
 371         /* Rather than have every client wait upon all user interrupts,
 372          * with the herd waking after every interrupt and each doing the
 373          * heavyweight seqno dance, we delegate the task (of being the
 374          * bottom-half of the user interrupt) to the first client. After
 375          * every interrupt, we wake up one client, who does the heavyweight
 376          * coherent seqno read and either goes back to sleep (if incomplete),
 377          * or wakes up all the completed clients in parallel, before then
 378          * transferring the bottom-half status to the next client in the queue.
 379          *
 380          * Compared to walking the entire list of waiters in a single dedicated
 381          * bottom-half, we reduce the latency of the first waiter by avoiding
 382          * a context switch, but incur additional coherent seqno reads when
 383          * following the chain of request breadcrumbs. Since it is most likely
 384          * that we have a single client waiting on each seqno, then reducing
 385          * the overhead of waking that client is much preferred.
 386          */
 387         struct intel_breadcrumbs {
 388                 spinlock_t irq_lock; /* protects irq_*; irqsafe */
 389                 struct intel_wait *irq_wait; /* oldest waiter by retirement */
 390
 391                 spinlock_t rb_lock; /* protects the rb and wraps irq_lock */
 392                 struct rb_root waiters; /* sorted by retirement, priority */
 393                 struct list_head signals; /* sorted by retirement */
 394                 struct task_struct *signaler; /* used for fence signalling */
 395
 396                 struct timer_list fake_irq; /* used after a missed interrupt */
 397                 struct timer_list hangcheck; /* detect missed interrupts */
 398
 399                 unsigned int hangcheck_interrupts;
 400                 unsigned int irq_enabled;
 401                 unsigned int irq_count;
 402
 403                 bool irq_armed : 1;
 404                 I915_SELFTEST_DECLARE(bool mock : 1);
 405         } breadcrumbs;
 406
 407         struct {
 408                 /**
 409                  * @enable: Bitmask of enable sample events on this engine.
 410                  *
 411                  * Bits correspond to sample event types, for instance
 412                  * I915_SAMPLE_QUEUED is bit 0 etc.
 413                  */
 414                 u32 enable;
 415                 /**
 416                  * @enable_count: Reference count for the enabled samplers.
 417                  *
 418                  * Index number corresponds to the bit number from @enable.
 419                  */
 420                 unsigned int enable_count[I915_PMU_SAMPLE_BITS];
 421                 /**
 422                  * @sample: Counter values for sampling events.
 423                  *
 424                  * Our internal timer stores the current counters in this field.
 425                  */
 426 #define I915_ENGINE_SAMPLE_MAX (I915_SAMPLE_SEMA + 1)
 427                 struct i915_pmu_sample sample[I915_ENGINE_SAMPLE_MAX];
 428         } pmu;
 429
 430         /*
 431          * A pool of objects to use as shadow copies of client batch buffers
 432          * when the command parser is enabled. Prevents the client from
 433          * modifying the batch contents after software parsing.
 434          */
 435         struct i915_gem_batch_pool batch_pool;
 436
 437         struct intel_hw_status_page status_page;
 438         struct i915_ctx_workarounds wa_ctx;
 439         struct i915_wa_list ctx_wa_list;
 440         struct i915_wa_list wa_list;
 441         struct i915_wa_list whitelist;
 442
 443         u32             irq_keep_mask; /* always keep these interrupts */
 444         u32             irq_enable_mask; /* bitmask to enable ring interrupt */
 445         void            (*irq_enable)(struct intel_engine_cs *engine);
 446         void            (*irq_disable)(struct intel_engine_cs *engine);
 447
 448         int             (*init_hw)(struct intel_engine_cs *engine);
 449
 450         struct {
 451                 struct i915_request *(*prepare)(struct intel_engine_cs *engine);
 452                 void (*reset)(struct intel_engine_cs *engine,
 453                               struct i915_request *rq);
 454                 void (*finish)(struct intel_engine_cs *engine);
 455         } reset;
 456
 457         void            (*park)(struct intel_engine_cs *engine);
 458         void            (*unpark)(struct intel_engine_cs *engine);
 459
 460         void            (*set_default_submission)(struct intel_engine_cs *engine);
 461
 462         struct intel_context *(*context_pin)(struct intel_engine_cs *engine,
 463                                              struct i915_gem_context *ctx);
 464
 465         int             (*request_alloc)(struct i915_request *rq);
 466         int             (*init_context)(struct i915_request *rq);
 467
 468         int             (*emit_flush)(struct i915_request *request, u32 mode);
 469 #define EMIT_INVALIDATE BIT(0)
 470 #define EMIT_FLUSH      BIT(1)
 471 #define EMIT_BARRIER    (EMIT_INVALIDATE | EMIT_FLUSH)
 472         int             (*emit_bb_start)(struct i915_request *rq,
 473                                          u64 offset, u32 length,
 474                                          unsigned int dispatch_flags);
 475 #define I915_DISPATCH_SECURE BIT(0)
 476 #define I915_DISPATCH_PINNED BIT(1)
 477         void            (*emit_breadcrumb)(struct i915_request *rq, u32 *cs);
 478         int             emit_breadcrumb_sz;
 479
 480         /* Pass the request to the hardware queue (e.g. directly into
 481          * the legacy ringbuffer or to the end of an execlist).
 482          *
 483          * This is called from an atomic context with irqs disabled; must
 484          * be irq safe.
 485          */
 486         void            (*submit_request)(struct i915_request *rq);
 487
 488         /*
 489          * Call when the priority on a request has changed and it and its
 490          * dependencies may need rescheduling. Note the request itself may
 491          * not be ready to run!
 492          */
 493         void            (*schedule)(struct i915_request *request,
 494                                     const struct i915_sched_attr *attr);
 495
 496         /*
 497          * Cancel all requests on the hardware, or queued for execution.
 498          * This should only cancel the ready requests that have been
 499          * submitted to the engine (via the engine->submit_request callback).
 500          * This is called when marking the device as wedged.
 501          */
 502         void            (*cancel_requests)(struct intel_engine_cs *engine);
 503
 504         /* Some chipsets are not quite as coherent as advertised and need
 505          * an expensive kick to force a true read of the up-to-date seqno.
 506          * However, the up-to-date seqno is not always required and the last
 507          * seen value is good enough. Note that the seqno will always be
 508          * monotonic, even if not coherent.
 509          */
 510         void            (*irq_seqno_barrier)(struct intel_engine_cs *engine);
 511         void            (*cleanup)(struct intel_engine_cs *engine);
 512
 513         /* GEN8 signal/wait table - never trust comments!
 514          *        signal to     signal to    signal to   signal to      signal to
 515          *          RCS            VCS          BCS        VECS          VCS2
 516          *      --------------------------------------------------------------------
 517          *  RCS | NOP (0x00) | VCS (0x08) | BCS (0x10) | VECS (0x18) | VCS2 (0x20) |
 518          *      |-------------------------------------------------------------------
 519          *  VCS | RCS (0x28) | NOP (0x30) | BCS (0x38) | VECS (0x40) | VCS2 (0x48) |
 520          *      |-------------------------------------------------------------------
 521          *  BCS | RCS (0x50) | VCS (0x58) | NOP (0x60) | VECS (0x68) | VCS2 (0x70) |
 522          *      |-------------------------------------------------------------------
 523          * VECS | RCS (0x78) | VCS (0x80) | BCS (0x88) |  NOP (0x90) | VCS2 (0x98) |
 524          *      |-------------------------------------------------------------------
 525          * VCS2 | RCS (0xa0) | VCS (0xa8) | BCS (0xb0) | VECS (0xb8) | NOP  (0xc0) |
 526          *      |-------------------------------------------------------------------
 527          *
 528          * Generalization:
 529          *  f(x, y) := (x->id * NUM_RINGS * seqno_size) + (seqno_size * y->id)
 530          *  ie. transpose of g(x, y)
 531          *
 532          *       sync from      sync from    sync from    sync from     sync from
 533          *          RCS            VCS          BCS        VECS          VCS2
 534          *      --------------------------------------------------------------------
 535          *  RCS | NOP (0x00) | VCS (0x28) | BCS (0x50) | VECS (0x78) | VCS2 (0xa0) |
 536          *      |-------------------------------------------------------------------
 537          *  VCS | RCS (0x08) | NOP (0x30) | BCS (0x58) | VECS (0x80) | VCS2 (0xa8) |
 538          *      |-------------------------------------------------------------------
 539          *  BCS | RCS (0x10) | VCS (0x38) | NOP (0x60) | VECS (0x88) | VCS2 (0xb0) |
 540          *      |-------------------------------------------------------------------
 541          * VECS | RCS (0x18) | VCS (0x40) | BCS (0x68) |  NOP (0x90) | VCS2 (0xb8) |
 542          *      |-------------------------------------------------------------------
 543          * VCS2 | RCS (0x20) | VCS (0x48) | BCS (0x70) | VECS (0x98) |  NOP (0xc0) |
 544          *      |-------------------------------------------------------------------
 545          *
 546          * Generalization:
 547          *  g(x, y) := (y->id * NUM_RINGS * seqno_size) + (seqno_size * x->id)
 548          *  ie. transpose of f(x, y)
 549          */
 550         struct {
 551 #define GEN6_SEMAPHORE_LAST     VECS_HW
 552 #define GEN6_NUM_SEMAPHORES     (GEN6_SEMAPHORE_LAST + 1)
 553 #define GEN6_SEMAPHORES_MASK    GENMASK(GEN6_SEMAPHORE_LAST, 0)
 554                 struct {
 555                         /* our mbox written by others */
 556                         u32             wait[GEN6_NUM_SEMAPHORES];
 557                         /* mboxes this ring signals to */
 558                         i915_reg_t      signal[GEN6_NUM_SEMAPHORES];
 559                 } mbox;
 560
 561                 /* AKA wait() */
 562                 int     (*sync_to)(struct i915_request *rq,
 563                                    struct i915_request *signal);
 564                 u32     *(*signal)(struct i915_request *rq, u32 *cs);
 565         } semaphore;
 566
 567         struct intel_engine_execlists execlists;
 568
 569         /* Contexts are pinned whilst they are active on the GPU. The last
 570          * context executed remains active whilst the GPU is idle - the
 571          * switch away and write to the context object only occurs on the
 572          * next execution.  Contexts are only unpinned on retirement of the
 573          * following request ensuring that we can always write to the object
 574          * on the context switch even after idling. Across suspend, we switch
 575          * to the kernel context and trash it as the save may not happen
 576          * before the hardware is powered down.
 577          */
 578         struct intel_context *last_retired_context;
 579
 580         /* status_notifier: list of callbacks for context-switch changes */
 581         struct atomic_notifier_head context_status_notifier;
 582
 583         struct intel_engine_hangcheck hangcheck;
 584
 585 #define I915_ENGINE_NEEDS_CMD_PARSER BIT(0)
 586 #define I915_ENGINE_SUPPORTS_STATS   BIT(1)
 587 #define I915_ENGINE_HAS_PREEMPTION   BIT(2)
 588         unsigned int flags;
 589
 590         /*
 591          * Table of commands the command parser needs to know about
 592          * for this engine.
 593          */
 594         DECLARE_HASHTABLE(cmd_hash, I915_CMD_HASH_ORDER);
 595
 596         /*
 597          * Table of registers allowed in commands that read/write registers.
 598          */
 599         const struct drm_i915_reg_table *reg_tables;
 600         int reg_table_count;
 601
 602         /*
 603          * Returns the bitmask for the length field of the specified command.
 604          * Return 0 for an unrecognized/invalid command.
 605          *
 606          * If the command parser finds an entry for a command in the engine's
 607          * cmd_tables, it gets the command's length based on the table entry.
 608          * If not, it calls this function to determine the per-engine length
 609          * field encoding for the command (i.e. different opcode ranges use
 610          * certain bits to encode the command length in the header).
 611          */
 612         u32 (*get_cmd_length_mask)(u32 cmd_header);
 613
 614         struct {
 615                 /**
 616                  * @lock: Lock protecting the below fields.
 617                  */
 618                 seqlock_t lock;
 619                 /**
 620                  * @enabled: Reference count indicating number of listeners.
 621                  */
 622                 unsigned int enabled;
 623                 /**
 624                  * @active: Number of contexts currently scheduled in.
 625                  */
 626                 unsigned int active;
 627                 /**
 628                  * @enabled_at: Timestamp when busy stats were enabled.
 629                  */
 630                 ktime_t enabled_at;
 631                 /**
 632                  * @start: Timestamp of the last idle to active transition.
 633                  *
 634                  * Idle is defined as active == 0, active is active > 0.
 635                  */
 636                 ktime_t start;
 637                 /**
 638                  * @total: Total time this engine was busy.
 639                  *
 640                  * Accumulated time not counting the most recent block in cases
 641                  * where engine is currently busy (active > 0).
 642                  */
 643                 ktime_t total;
 644         } stats;
 645 };
 646
 647 static inline bool
 648 intel_engine_needs_cmd_parser(const struct intel_engine_cs *engine)
 649 {
 650         return engine->flags & I915_ENGINE_NEEDS_CMD_PARSER;
 651 }
 652
 653 static inline bool
 654 intel_engine_supports_stats(const struct intel_engine_cs *engine)
 655 {
 656         return engine->flags & I915_ENGINE_SUPPORTS_STATS;
 657 }
 658
 659 static inline bool
 660 intel_engine_has_preemption(const struct intel_engine_cs *engine)
 661 {
 662         return engine->flags & I915_ENGINE_HAS_PREEMPTION;
 663 }
 664
 665 static inline bool __execlists_need_preempt(int prio, int last)
 666 {
 667         return prio > max(0, last);
 668 }
 669
 670 static inline void
 671 execlists_set_active(struct intel_engine_execlists *execlists,
 672                      unsigned int bit)
 673 {
 674         __set_bit(bit, (unsigned long *)&execlists->active);
 675 }
 676
 677 static inline bool
 678 execlists_set_active_once(struct intel_engine_execlists *execlists,
 679                           unsigned int bit)
 680 {
 681         return !__test_and_set_bit(bit, (unsigned long *)&execlists->active);
 682 }
 683
 684 static inline void
 685 execlists_clear_active(struct intel_engine_execlists *execlists,
 686                        unsigned int bit)
 687 {
 688         __clear_bit(bit, (unsigned long *)&execlists->active);
 689 }
 690
 691 static inline void
 692 execlists_clear_all_active(struct intel_engine_execlists *execlists)
 693 {
 694         execlists->active = 0;
 695 }
 696
 697 static inline bool
 698 execlists_is_active(const struct intel_engine_execlists *execlists,
 699                     unsigned int bit)
 700 {
 701         return test_bit(bit, (unsigned long *)&execlists->active);
 702 }
 703
 704 void execlists_user_begin(struct intel_engine_execlists *execlists,
 705                           const struct execlist_port *port);
 706 void execlists_user_end(struct intel_engine_execlists *execlists);
 707
 708 void
 709 execlists_cancel_port_requests(struct intel_engine_execlists * const execlists);
 710
 711 void
 712 execlists_unwind_incomplete_requests(struct intel_engine_execlists *execlists);
 713
 714 static inline unsigned int
 715 execlists_num_ports(const struct intel_engine_execlists * const execlists)
 716 {
 717         return execlists->port_mask + 1;
 718 }
 719
 720 static inline struct execlist_port *
 721 execlists_port_complete(struct intel_engine_execlists * const execlists,
 722                         struct execlist_port * const port)
 723 {
 724         const unsigned int m = execlists->port_mask;
 725
 726         GEM_BUG_ON(port_index(port, execlists) != 0);
 727         GEM_BUG_ON(!execlists_is_active(execlists, EXECLISTS_ACTIVE_USER));
 728
 729         memmove(port, port + 1, m * sizeof(struct execlist_port));
 730         memset(port + m, 0, sizeof(struct execlist_port));
 731
 732         return port;
 733 }
 734
 735 static inline unsigned int
 736 intel_engine_flag(const struct intel_engine_cs *engine)
 737 {
 738         return BIT(engine->id);
 739 }
 740
 741 static inline u32
 742 intel_read_status_page(const struct intel_engine_cs *engine, int reg)
 743 {
 744         /* Ensure that the compiler doesn't optimize away the load. */
 745         return READ_ONCE(engine->status_page.page_addr[reg]);
 746 }
 747
 748 static inline void
 749 intel_write_status_page(struct intel_engine_cs *engine, int reg, u32 value)
 750 {
 751         /* Writing into the status page should be done sparingly. Since
 752          * we do when we are uncertain of the device state, we take a bit
 753          * of extra paranoia to try and ensure that the HWS takes the value
 754          * we give and that it doesn't end up trapped inside the CPU!
 755          */
 756         if (static_cpu_has(X86_FEATURE_CLFLUSH)) {
 757                 mb();
 758                 clflush(&engine->status_page.page_addr[reg]);
 759                 engine->status_page.page_addr[reg] = value;
 760                 clflush(&engine->status_page.page_addr[reg]);
 761                 mb();
 762         } else {
 763                 WRITE_ONCE(engine->status_page.page_addr[reg], value);
 764         }
 765 }
 766
 767 /*
 768  * Reads a dword out of the status page, which is written to from the command
 769  * queue by automatic updates, MI_REPORT_HEAD, MI_STORE_DATA_INDEX, or
 770  * MI_STORE_DATA_IMM.
 771  *
 772  * The following dwords have a reserved meaning:
 773  * 0x00: ISR copy, updated when an ISR bit not set in the HWSTAM changes.
 774  * 0x04: ring 0 head pointer
 775  * 0x05: ring 1 head pointer (915-class)
 776  * 0x06: ring 2 head pointer (915-class)
 777  * 0x10-0x1b: Context status DWords (GM45)
 778  * 0x1f: Last written status offset. (GM45)
 779  * 0x20-0x2f: Reserved (Gen6+)
 780  *
 781  * The area from dword 0x30 to 0x3ff is available for driver usage.
 782  */
 783 #define I915_GEM_HWS_INDEX              0x30
 784 #define I915_GEM_HWS_INDEX_ADDR (I915_GEM_HWS_INDEX << MI_STORE_DWORD_INDEX_SHIFT)
 785 #define I915_GEM_HWS_PREEMPT_INDEX      0x32
 786 #define I915_GEM_HWS_PREEMPT_ADDR (I915_GEM_HWS_PREEMPT_INDEX << MI_STORE_DWORD_INDEX_SHIFT)
 787 #define I915_GEM_HWS_SCRATCH_INDEX      0x40
 788 #define I915_GEM_HWS_SCRATCH_ADDR (I915_GEM_HWS_SCRATCH_INDEX << MI_STORE_DWORD_INDEX_SHIFT)
 789
 790 #define I915_HWS_CSB_BUF0_INDEX         0x10
 791 #define I915_HWS_CSB_WRITE_INDEX        0x1f
 792 #define CNL_HWS_CSB_WRITE_INDEX         0x2f
 793
 794 struct intel_ring *
 795 intel_engine_create_ring(struct intel_engine_cs *engine,
 796                          struct i915_timeline *timeline,
 797                          int size);
 798 int intel_ring_pin(struct intel_ring *ring);
 799 void intel_ring_reset(struct intel_ring *ring, u32 tail);
 800 unsigned int intel_ring_update_space(struct intel_ring *ring);
 801 void intel_ring_unpin(struct intel_ring *ring);
 802 void intel_ring_free(struct intel_ring *ring);
 803
 804 void intel_engine_stop(struct intel_engine_cs *engine);
 805 void intel_engine_cleanup(struct intel_engine_cs *engine);
 806
 807 void intel_legacy_submission_resume(struct drm_i915_private *dev_priv);
 808
 809 int __must_check intel_ring_cacheline_align(struct i915_request *rq);
 810
 811 int intel_ring_wait_for_space(struct intel_ring *ring, unsigned int bytes);
 812 u32 __must_check *intel_ring_begin(struct i915_request *rq, unsigned int n);
 813
 814 static inline void intel_ring_advance(struct i915_request *rq, u32 *cs)
 815 {
 816         /* Dummy function.
 817          *
 818          * This serves as a placeholder in the code so that the reader
 819          * can compare against the preceding intel_ring_begin() and
 820          * check that the number of dwords emitted matches the space
 821          * reserved for the command packet (i.e. the value passed to
 822          * intel_ring_begin()).
 823          */
 824         GEM_BUG_ON((rq->ring->vaddr + rq->ring->emit) != cs);
 825 }
 826
 827 static inline u32 intel_ring_wrap(const struct intel_ring *ring, u32 pos)
 828 {
 829         return pos & (ring->size - 1);
 830 }
 831
 832 static inline bool
 833 intel_ring_offset_valid(const struct intel_ring *ring,
 834                         unsigned int pos)
 835 {
 836         if (pos & -ring->size) /* must be strictly within the ring */
 837                 return false;
 838
 839         if (!IS_ALIGNED(pos, 8)) /* must be qword aligned */
 840                 return false;
 841
 842         return true;
 843 }
 844
 845 static inline u32 intel_ring_offset(const struct i915_request *rq, void *addr)
 846 {
 847         /* Don't write ring->size (equivalent to 0) as that hangs some GPUs. */
 848         u32 offset = addr - rq->ring->vaddr;
 849         GEM_BUG_ON(offset > rq->ring->size);
 850         return intel_ring_wrap(rq->ring, offset);
 851 }
 852
 853 static inline void
 854 assert_ring_tail_valid(const struct intel_ring *ring, unsigned int tail)
 855 {
 856         GEM_BUG_ON(!intel_ring_offset_valid(ring, tail));
 857
 858         /*
 859          * "Ring Buffer Use"
 860          *      Gen2 BSpec "1. Programming Environment" / 1.4.4.6
 861          *      Gen3 BSpec "1c Memory Interface Functions" / 2.3.4.5
 862          *      Gen4+ BSpec "1c Memory Interface and Command Stream" / 5.3.4.5
 863          * "If the Ring Buffer Head Pointer and the Tail Pointer are on the
 864          * same cacheline, the Head Pointer must not be greater than the Tail
 865          * Pointer."
 866          *
 867          * We use ring->head as the last known location of the actual RING_HEAD,
 868          * it may have advanced but in the worst case it is equally the same
 869          * as ring->head and so we should never program RING_TAIL to advance
 870          * into the same cacheline as ring->head.
 871          */
 872 #define cacheline(a) round_down(a, CACHELINE_BYTES)
 873         GEM_BUG_ON(cacheline(tail) == cacheline(ring->head) &&
 874                    tail < ring->head);
 875 #undef cacheline
 876 }
 877
 878 static inline unsigned int
 879 intel_ring_set_tail(struct intel_ring *ring, unsigned int tail)
 880 {
 881         /* Whilst writes to the tail are strictly order, there is no
 882          * serialisation between readers and the writers. The tail may be
 883          * read by i915_request_retire() just as it is being updated
 884          * by execlists, as although the breadcrumb is complete, the context
 885          * switch hasn't been seen.
 886          */
 887         assert_ring_tail_valid(ring, tail);
 888         ring->tail = tail;
 889         return tail;
 890 }
 891
 892 void intel_engine_init_global_seqno(struct intel_engine_cs *engine, u32 seqno);
 893
 894 void intel_engine_setup_common(struct intel_engine_cs *engine);
 895 int intel_engine_init_common(struct intel_engine_cs *engine);
 896 void intel_engine_cleanup_common(struct intel_engine_cs *engine);
 897
 898 int intel_init_render_ring_buffer(struct intel_engine_cs *engine);
 899 int intel_init_bsd_ring_buffer(struct intel_engine_cs *engine);
 900 int intel_init_blt_ring_buffer(struct intel_engine_cs *engine);
 901 int intel_init_vebox_ring_buffer(struct intel_engine_cs *engine);
 902
 903 int intel_engine_stop_cs(struct intel_engine_cs *engine);
 904 void intel_engine_cancel_stop_cs(struct intel_engine_cs *engine);
 905
 906 u64 intel_engine_get_active_head(const struct intel_engine_cs *engine);
 907 u64 intel_engine_get_last_batch_head(const struct intel_engine_cs *engine);
 908
 909 static inline u32 intel_engine_last_submit(struct intel_engine_cs *engine)
 910 {
 911         /*
 912          * We are only peeking at the tail of the submit queue (and not the
 913          * queue itself) in order to gain a hint as to the current active
 914          * state of the engine. Callers are not expected to be taking
 915          * engine->timeline->lock, nor are they expected to be concerned
 916          * wtih serialising this hint with anything, so document it as
 917          * a hint and nothing more.
 918          */
 919         return READ_ONCE(engine->timeline.seqno);
 920 }
 921
 922 static inline u32 intel_engine_get_seqno(struct intel_engine_cs *engine)
 923 {
 924         return intel_read_status_page(engine, I915_GEM_HWS_INDEX);
 925 }
 926
 927 static inline bool intel_engine_signaled(struct intel_engine_cs *engine,
 928                                          u32 seqno)
 929 {
 930         return i915_seqno_passed(intel_engine_get_seqno(engine), seqno);
 931 }
 932
 933 static inline bool intel_engine_has_completed(struct intel_engine_cs *engine,
 934                                               u32 seqno)
 935 {
 936         GEM_BUG_ON(!seqno);
 937         return intel_engine_signaled(engine, seqno);
 938 }
 939
 940 static inline bool intel_engine_has_started(struct intel_engine_cs *engine,
 941                                             u32 seqno)
 942 {
 943         GEM_BUG_ON(!seqno);
 944         return intel_engine_signaled(engine, seqno - 1);
 945 }
 946
 947 void intel_engine_get_instdone(struct intel_engine_cs *engine,
 948                                struct intel_instdone *instdone);
 949
 950 /*
 951  * Arbitrary size for largest possible 'add request' sequence. The code paths
 952  * are complex and variable. Empirical measurement shows that the worst case
 953  * is BDW at 192 bytes (6 + 6 + 36 dwords), then ILK at 136 bytes. However,
 954  * we need to allocate double the largest single packet within that emission
 955  * to account for tail wraparound (so 6 + 6 + 72 dwords for BDW).
 956  */
 957 #define MIN_SPACE_FOR_ADD_REQUEST 336
 958
 959 static inline u32 intel_hws_seqno_address(struct intel_engine_cs *engine)
 960 {
 961         return engine->status_page.ggtt_offset + I915_GEM_HWS_INDEX_ADDR;
 962 }
 963
 964 static inline u32 intel_hws_preempt_done_address(struct intel_engine_cs *engine)
 965 {
 966         return engine->status_page.ggtt_offset + I915_GEM_HWS_PREEMPT_ADDR;
 967 }
 968
 969 /* intel_breadcrumbs.c -- user interrupt bottom-half for waiters */
 970 int intel_engine_init_breadcrumbs(struct intel_engine_cs *engine);
 971
 972 static inline void intel_wait_init(struct intel_wait *wait)
 973 {
 974         wait->tsk = current;
 975         wait->request = NULL;
 976 }
 977
 978 static inline void intel_wait_init_for_seqno(struct intel_wait *wait, u32 seqno)
 979 {
 980         wait->tsk = current;
 981         wait->seqno = seqno;
 982 }
 983
 984 static inline bool intel_wait_has_seqno(const struct intel_wait *wait)
 985 {
 986         return wait->seqno;
 987 }
 988
 989 static inline bool
 990 intel_wait_update_seqno(struct intel_wait *wait, u32 seqno)
 991 {
 992         wait->seqno = seqno;
 993         return intel_wait_has_seqno(wait);
 994 }
 995
 996 static inline bool
 997 intel_wait_update_request(struct intel_wait *wait,
 998                           const struct i915_request *rq)
 999 {
1000         return intel_wait_update_seqno(wait, i915_request_global_seqno(rq));
1001 }
1002
1003 static inline bool
1004 intel_wait_check_seqno(const struct intel_wait *wait, u32 seqno)
1005 {
1006         return wait->seqno == seqno;
1007 }
1008
1009 static inline bool
1010 intel_wait_check_request(const struct intel_wait *wait,
1011                          const struct i915_request *rq)
1012 {
1013         return intel_wait_check_seqno(wait, i915_request_global_seqno(rq));
1014 }
1015
1016 static inline bool intel_wait_complete(const struct intel_wait *wait)
1017 {
1018         return RB_EMPTY_NODE(&wait->node);
1019 }
1020
1021 bool intel_engine_add_wait(struct intel_engine_cs *engine,
1022                            struct intel_wait *wait);
1023 void intel_engine_remove_wait(struct intel_engine_cs *engine,
1024                               struct intel_wait *wait);
1025 bool intel_engine_enable_signaling(struct i915_request *request, bool wakeup);
1026 void intel_engine_cancel_signaling(struct i915_request *request);
1027
1028 static inline bool intel_engine_has_waiter(const struct intel_engine_cs *engine)
1029 {
1030         return READ_ONCE(engine->breadcrumbs.irq_wait);
1031 }
1032
1033 unsigned int intel_engine_wakeup(struct intel_engine_cs *engine);
1034 #define ENGINE_WAKEUP_WAITER BIT(0)
1035 #define ENGINE_WAKEUP_ASLEEP BIT(1)
1036
1037 void intel_engine_pin_breadcrumbs_irq(struct intel_engine_cs *engine);
1038 void intel_engine_unpin_breadcrumbs_irq(struct intel_engine_cs *engine);
1039
1040 void __intel_engine_disarm_breadcrumbs(struct intel_engine_cs *engine);
1041 void intel_engine_disarm_breadcrumbs(struct intel_engine_cs *engine);
1042
1043 void intel_engine_reset_breadcrumbs(struct intel_engine_cs *engine);
1044 void intel_engine_fini_breadcrumbs(struct intel_engine_cs *engine);
1045
1046 static inline u32 *gen8_emit_pipe_control(u32 *batch, u32 flags, u32 offset)
1047 {
1048         memset(batch, 0, 6 * sizeof(u32));
1049
1050         batch[0] = GFX_OP_PIPE_CONTROL(6);
1051         batch[1] = flags;
1052         batch[2] = offset;
1053
1054         return batch + 6;
1055 }
1056
1057 static inline u32 *
1058 gen8_emit_ggtt_write_rcs(u32 *cs, u32 value, u32 gtt_offset)
1059 {
1060         /* We're using qword write, offset should be aligned to 8 bytes. */
1061         GEM_BUG_ON(!IS_ALIGNED(gtt_offset, 8));
1062
1063         /* w/a for post sync ops following a GPGPU operation we
1064          * need a prior CS_STALL, which is emitted by the flush
1065          * following the batch.
1066          */
1067         *cs++ = GFX_OP_PIPE_CONTROL(6);
1068         *cs++ = PIPE_CONTROL_GLOBAL_GTT_IVB | PIPE_CONTROL_CS_STALL |
1069                 PIPE_CONTROL_QW_WRITE;
1070         *cs++ = gtt_offset;
1071         *cs++ = 0;
1072         *cs++ = value;
1073         /* We're thrashing one dword of HWS. */
1074         *cs++ = 0;
1075
1076         return cs;
1077 }
1078
1079 static inline u32 *
1080 gen8_emit_ggtt_write(u32 *cs, u32 value, u32 gtt_offset)
1081 {
1082         /* w/a: bit 5 needs to be zero for MI_FLUSH_DW address. */
1083         GEM_BUG_ON(gtt_offset & (1 << 5));
1084         /* Offset should be aligned to 8 bytes for both (QW/DW) write types */
1085         GEM_BUG_ON(!IS_ALIGNED(gtt_offset, 8));
1086
1087         *cs++ = (MI_FLUSH_DW + 1) | MI_FLUSH_DW_OP_STOREDW;
1088         *cs++ = gtt_offset | MI_FLUSH_DW_USE_GTT;
1089         *cs++ = 0;
1090         *cs++ = value;
1091
1092         return cs;
1093 }
1094
1095 void intel_engines_sanitize(struct drm_i915_private *i915);
1096
1097 bool intel_engine_is_idle(struct intel_engine_cs *engine);
1098 bool intel_engines_are_idle(struct drm_i915_private *dev_priv);
1099
1100 bool intel_engine_has_kernel_context(const struct intel_engine_cs *engine);
1101 void intel_engine_lost_context(struct intel_engine_cs *engine);
1102
1103 void intel_engines_park(struct drm_i915_private *i915);
1104 void intel_engines_unpark(struct drm_i915_private *i915);
1105
1106 void intel_engines_reset_default_submission(struct drm_i915_private *i915);
1107 unsigned int intel_engines_has_context_isolation(struct drm_i915_private *i915);
1108
1109 bool intel_engine_can_store_dword(struct intel_engine_cs *engine);
1110
1111 __printf(3, 4)
1112 void intel_engine_dump(struct intel_engine_cs *engine,
1113                        struct drm_printer *m,
1114                        const char *header, ...);
1115
1116 struct intel_engine_cs *
1117 intel_engine_lookup_user(struct drm_i915_private *i915, u8 class, u8 instance);
1118
1119 static inline void intel_engine_context_in(struct intel_engine_cs *engine)
1120 {
1121         unsigned long flags;
1122
1123         if (READ_ONCE(engine->stats.enabled) == 0)
1124                 return;
1125
1126         write_seqlock_irqsave(&engine->stats.lock, flags);
1127
1128         if (engine->stats.enabled > 0) {
1129                 if (engine->stats.active++ == 0)
1130                         engine->stats.start = ktime_get();
1131                 GEM_BUG_ON(engine->stats.active == 0);
1132         }
1133
1134         write_sequnlock_irqrestore(&engine->stats.lock, flags);
1135 }
1136
1137 static inline void intel_engine_context_out(struct intel_engine_cs *engine)
1138 {
1139         unsigned long flags;
1140
1141         if (READ_ONCE(engine->stats.enabled) == 0)
1142                 return;
1143
1144         write_seqlock_irqsave(&engine->stats.lock, flags);
1145
1146         if (engine->stats.enabled > 0) {
1147                 ktime_t last;
1148
1149                 if (engine->stats.active && --engine->stats.active == 0) {
1150                         /*
1151                          * Decrement the active context count and in case GPU
1152                          * is now idle add up to the running total.
1153                          */
1154                         last = ktime_sub(ktime_get(), engine->stats.start);
1155
1156                         engine->stats.total = ktime_add(engine->stats.total,
1157                                                         last);
1158                 } else if (engine->stats.active == 0) {
1159                         /*
1160                          * After turning on engine stats, context out might be
1161                          * the first event in which case we account from the
1162                          * time stats gathering was turned on.
1163                          */
1164                         last = ktime_sub(ktime_get(), engine->stats.enabled_at);
1165
1166                         engine->stats.total = ktime_add(engine->stats.total,
1167                                                         last);
1168                 }
1169         }
1170
1171         write_sequnlock_irqrestore(&engine->stats.lock, flags);
1172 }
1173
1174 int intel_enable_engine_stats(struct intel_engine_cs *engine);
1175 void intel_disable_engine_stats(struct intel_engine_cs *engine);
1176
1177 ktime_t intel_engine_get_busy_time(struct intel_engine_cs *engine);
1178
1179 #if IS_ENABLED(CONFIG_DRM_I915_SELFTEST)
1180
1181 static inline bool inject_preempt_hang(struct intel_engine_execlists *execlists)
1182 {
1183         if (!execlists->preempt_hang.inject_hang)
1184                 return false;
1185
1186         complete(&execlists->preempt_hang.completion);
1187         return true;
1188 }
1189
1190 #else
1191
1192 static inline bool inject_preempt_hang(struct intel_engine_execlists *execlists)
1193 {
1194         return false;
1195 }
1196
1197 #endif
1198
1199 #endif /* _INTEL_RINGBUFFER_H_ */