drivers/infiniband/hw/hfi1/pcie.c

   1 /*
   2  * Copyright(c) 2015 - 2017 Intel Corporation.
   3  *
   4  * This file is provided under a dual BSD/GPLv2 license.  When using or
   5  * redistributing this file, you may do so under either license.
   6  *
   7  * GPL LICENSE SUMMARY
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of version 2 of the GNU General Public License as
  11  * published by the Free Software Foundation.
  12  *
  13  * This program is distributed in the hope that it will be useful, but
  14  * WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  16  * General Public License for more details.
  17  *
  18  * BSD LICENSE
  19  *
  20  * Redistribution and use in source and binary forms, with or without
  21  * modification, are permitted provided that the following conditions
  22  * are met:
  23  *
  24  *  - Redistributions of source code must retain the above copyright
  25  *    notice, this list of conditions and the following disclaimer.
  26  *  - Redistributions in binary form must reproduce the above copyright
  27  *    notice, this list of conditions and the following disclaimer in
  28  *    the documentation and/or other materials provided with the
  29  *    distribution.
  30  *  - Neither the name of Intel Corporation nor the names of its
  31  *    contributors may be used to endorse or promote products derived
  32  *    from this software without specific prior written permission.
  33  *
  34  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  35  * "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  36  * LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
  37  * A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
  38  * OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  39  * SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
  40  * LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  41  * DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  42  * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  43  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  44  * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  45  *
  46  */
  47
  48 #include <linux/pci.h>
  49 #include <linux/io.h>
  50 #include <linux/delay.h>
  51 #include <linux/vmalloc.h>
  52 #include <linux/aer.h>
  53 #include <linux/module.h>
  54
  55 #include "hfi.h"
  56 #include "chip_registers.h"
  57 #include "aspm.h"
  58
  59 /*
  60  * This file contains PCIe utility routines.
  61  */
  62
  63 /*
  64  * Code to adjust PCIe capabilities.
  65  */
  66 static void tune_pcie_caps(struct hfi1_devdata *);
  67
  68 /*
  69  * Do all the common PCIe setup and initialization.
  70  * devdata is not yet allocated, and is not allocated until after this
  71  * routine returns success.  Therefore dd_dev_err() can't be used for error
  72  * printing.
  73  */
  74 int hfi1_pcie_init(struct pci_dev *pdev, const struct pci_device_id *ent)
  75 {
  76         int ret;
  77
  78         ret = pci_enable_device(pdev);
  79         if (ret) {
  80                 /*
  81                  * This can happen (in theory) iff:
  82                  * We did a chip reset, and then failed to reprogram the
  83                  * BAR, or the chip reset due to an internal error.  We then
  84                  * unloaded the driver and reloaded it.
  85                  *
  86                  * Both reset cases set the BAR back to initial state.  For
  87                  * the latter case, the AER sticky error bit at offset 0x718
  88                  * should be set, but the Linux kernel doesn't yet know
  89                  * about that, it appears.  If the original BAR was retained
  90                  * in the kernel data structures, this may be OK.
  91                  */
  92                 hfi1_early_err(&pdev->dev, "pci enable failed: error %d\n",
  93                                -ret);
  94                 goto done;
  95         }
  96
  97         ret = pci_request_regions(pdev, DRIVER_NAME);
  98         if (ret) {
  99                 hfi1_early_err(&pdev->dev,
 100                                "pci_request_regions fails: err %d\n", -ret);
 101                 goto bail;
 102         }
 103
 104         ret = pci_set_dma_mask(pdev, DMA_BIT_MASK(64));
 105         if (ret) {
 106                 /*
 107                  * If the 64 bit setup fails, try 32 bit.  Some systems
 108                  * do not setup 64 bit maps on systems with 2GB or less
 109                  * memory installed.
 110                  */
 111                 ret = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
 112                 if (ret) {
 113                         hfi1_early_err(&pdev->dev,
 114                                        "Unable to set DMA mask: %d\n", ret);
 115                         goto bail;
 116                 }
 117                 ret = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(32));
 118         } else {
 119                 ret = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
 120         }
 121         if (ret) {
 122                 hfi1_early_err(&pdev->dev,
 123                                "Unable to set DMA consistent mask: %d\n", ret);
 124                 goto bail;
 125         }
 126
 127         pci_set_master(pdev);
 128         (void)pci_enable_pcie_error_reporting(pdev);
 129         goto done;
 130
 131 bail:
 132         hfi1_pcie_cleanup(pdev);
 133 done:
 134         return ret;
 135 }
 136
 137 /*
 138  * Clean what was done in hfi1_pcie_init()
 139  */
 140 void hfi1_pcie_cleanup(struct pci_dev *pdev)
 141 {
 142         pci_disable_device(pdev);
 143         /*
 144          * Release regions should be called after the disable. OK to
 145          * call if request regions has not been called or failed.
 146          */
 147         pci_release_regions(pdev);
 148 }
 149
 150 /*
 151  * Do remaining PCIe setup, once dd is allocated, and save away
 152  * fields required to re-initialize after a chip reset, or for
 153  * various other purposes
 154  */
 155 int hfi1_pcie_ddinit(struct hfi1_devdata *dd, struct pci_dev *pdev)
 156 {
 157         unsigned long len;
 158         resource_size_t addr;
 159         int ret = 0;
 160         u32 rcv_array_count;
 161
 162         addr = pci_resource_start(pdev, 0);
 163         len = pci_resource_len(pdev, 0);
 164
 165         /*
 166          * The TXE PIO buffers are at the tail end of the chip space.
 167          * Cut them off and map them separately.
 168          */
 169
 170         /* sanity check vs expectations */
 171         if (len != TXE_PIO_SEND + TXE_PIO_SIZE) {
 172                 dd_dev_err(dd, "chip PIO range does not match\n");
 173                 return -EINVAL;
 174         }
 175
 176         dd->kregbase1 = ioremap_nocache(addr, RCV_ARRAY);
 177         if (!dd->kregbase1) {
 178                 dd_dev_err(dd, "UC mapping of kregbase1 failed\n");
 179                 return -ENOMEM;
 180         }
 181         dd_dev_info(dd, "UC base1: %p for %x\n", dd->kregbase1, RCV_ARRAY);
 182
 183         /* verify that reads actually work, save revision for reset check */
 184         dd->revision = readq(dd->kregbase1 + CCE_REVISION);
 185         if (dd->revision == ~(u64)0) {
 186                 dd_dev_err(dd, "Cannot read chip CSRs\n");
 187                 goto nomem;
 188         }
 189
 190         rcv_array_count = readq(dd->kregbase1 + RCV_ARRAY_CNT);
 191         dd_dev_info(dd, "RcvArray count: %u\n", rcv_array_count);
 192         dd->base2_start  = RCV_ARRAY + rcv_array_count * 8;
 193
 194         dd->kregbase2 = ioremap_nocache(
 195                 addr + dd->base2_start,
 196                 TXE_PIO_SEND - dd->base2_start);
 197         if (!dd->kregbase2) {
 198                 dd_dev_err(dd, "UC mapping of kregbase2 failed\n");
 199                 goto nomem;
 200         }
 201         dd_dev_info(dd, "UC base2: %p for %x\n", dd->kregbase2,
 202                     TXE_PIO_SEND - dd->base2_start);
 203
 204         dd->piobase = ioremap_wc(addr + TXE_PIO_SEND, TXE_PIO_SIZE);
 205         if (!dd->piobase) {
 206                 dd_dev_err(dd, "WC mapping of send buffers failed\n");
 207                 goto nomem;
 208         }
 209         dd_dev_info(dd, "WC piobase: %p\n for %x", dd->piobase, TXE_PIO_SIZE);
 210
 211         dd->physaddr = addr;        /* used for io_remap, etc. */
 212
 213         /*
 214          * Map the chip's RcvArray as write-combining to allow us
 215          * to write an entire cacheline worth of entries in one shot.
 216          */
 217         dd->rcvarray_wc = ioremap_wc(addr + RCV_ARRAY,
 218                                      rcv_array_count * 8);
 219         if (!dd->rcvarray_wc) {
 220                 dd_dev_err(dd, "WC mapping of receive array failed\n");
 221                 goto nomem;
 222         }
 223         dd_dev_info(dd, "WC RcvArray: %p for %x\n",
 224                     dd->rcvarray_wc, rcv_array_count * 8);
 225
 226         dd->flags |= HFI1_PRESENT;      /* chip.c CSR routines now work */
 227         return 0;
 228 nomem:
 229         ret = -ENOMEM;
 230         hfi1_pcie_ddcleanup(dd);
 231         return ret;
 232 }
 233
 234 /*
 235  * Do PCIe cleanup related to dd, after chip-specific cleanup, etc.  Just prior
 236  * to releasing the dd memory.
 237  * Void because all of the core pcie cleanup functions are void.
 238  */
 239 void hfi1_pcie_ddcleanup(struct hfi1_devdata *dd)
 240 {
 241         dd->flags &= ~HFI1_PRESENT;
 242         if (dd->kregbase1)
 243                 iounmap(dd->kregbase1);
 244         dd->kregbase1 = NULL;
 245         if (dd->kregbase2)
 246                 iounmap(dd->kregbase2);
 247         dd->kregbase2 = NULL;
 248         if (dd->rcvarray_wc)
 249                 iounmap(dd->rcvarray_wc);
 250         dd->rcvarray_wc = NULL;
 251         if (dd->piobase)
 252                 iounmap(dd->piobase);
 253         dd->piobase = NULL;
 254 }
 255
 256 /* return the PCIe link speed from the given link status */
 257 static u32 extract_speed(u16 linkstat)
 258 {
 259         u32 speed;
 260
 261         switch (linkstat & PCI_EXP_LNKSTA_CLS) {
 262         default: /* not defined, assume Gen1 */
 263         case PCI_EXP_LNKSTA_CLS_2_5GB:
 264                 speed = 2500; /* Gen 1, 2.5GHz */
 265                 break;
 266         case PCI_EXP_LNKSTA_CLS_5_0GB:
 267                 speed = 5000; /* Gen 2, 5GHz */
 268                 break;
 269         case PCI_EXP_LNKSTA_CLS_8_0GB:
 270                 speed = 8000; /* Gen 3, 8GHz */
 271                 break;
 272         }
 273         return speed;
 274 }
 275
 276 /* return the PCIe link speed from the given link status */
 277 static u32 extract_width(u16 linkstat)
 278 {
 279         return (linkstat & PCI_EXP_LNKSTA_NLW) >> PCI_EXP_LNKSTA_NLW_SHIFT;
 280 }
 281
 282 /* read the link status and set dd->{lbus_width,lbus_speed,lbus_info} */
 283 static void update_lbus_info(struct hfi1_devdata *dd)
 284 {
 285         u16 linkstat;
 286         int ret;
 287
 288         ret = pcie_capability_read_word(dd->pcidev, PCI_EXP_LNKSTA, &linkstat);
 289         if (ret) {
 290                 dd_dev_err(dd, "Unable to read from PCI config\n");
 291                 return;
 292         }
 293
 294         dd->lbus_width = extract_width(linkstat);
 295         dd->lbus_speed = extract_speed(linkstat);
 296         snprintf(dd->lbus_info, sizeof(dd->lbus_info),
 297                  "PCIe,%uMHz,x%u", dd->lbus_speed, dd->lbus_width);
 298 }
 299
 300 /*
 301  * Read in the current PCIe link width and speed.  Find if the link is
 302  * Gen3 capable.
 303  */
 304 int pcie_speeds(struct hfi1_devdata *dd)
 305 {
 306         u32 linkcap;
 307         struct pci_dev *parent = dd->pcidev->bus->self;
 308         int ret;
 309
 310         if (!pci_is_pcie(dd->pcidev)) {
 311                 dd_dev_err(dd, "Can't find PCI Express capability!\n");
 312                 return -EINVAL;
 313         }
 314
 315         /* find if our max speed is Gen3 and parent supports Gen3 speeds */
 316         dd->link_gen3_capable = 1;
 317
 318         ret = pcie_capability_read_dword(dd->pcidev, PCI_EXP_LNKCAP, &linkcap);
 319         if (ret) {
 320                 dd_dev_err(dd, "Unable to read from PCI config\n");
 321                 return ret;
 322         }
 323
 324         if ((linkcap & PCI_EXP_LNKCAP_SLS) != PCI_EXP_LNKCAP_SLS_8_0GB) {
 325                 dd_dev_info(dd,
 326                             "This HFI is not Gen3 capable, max speed 0x%x, need 0x3\n",
 327                             linkcap & PCI_EXP_LNKCAP_SLS);
 328                 dd->link_gen3_capable = 0;
 329         }
 330
 331         /*
 332          * bus->max_bus_speed is set from the bridge's linkcap Max Link Speed
 333          */
 334         if (parent && dd->pcidev->bus->max_bus_speed != PCIE_SPEED_8_0GT) {
 335                 dd_dev_info(dd, "Parent PCIe bridge does not support Gen3\n");
 336                 dd->link_gen3_capable = 0;
 337         }
 338
 339         /* obtain the link width and current speed */
 340         update_lbus_info(dd);
 341
 342         dd_dev_info(dd, "%s\n", dd->lbus_info);
 343
 344         return 0;
 345 }
 346
 347 /*
 348  * Returns:
 349  *      - actual number of interrupts allocated or
 350  *      - 0 if fell back to INTx.
 351  *      - error
 352  */
 353 int request_msix(struct hfi1_devdata *dd, u32 msireq)
 354 {
 355         int nvec;
 356
 357         nvec = pci_alloc_irq_vectors(dd->pcidev, 1, msireq,
 358                                      PCI_IRQ_MSIX | PCI_IRQ_LEGACY);
 359         if (nvec < 0) {
 360                 dd_dev_err(dd, "pci_alloc_irq_vectors() failed: %d\n", nvec);
 361                 return nvec;
 362         }
 363
 364         tune_pcie_caps(dd);
 365
 366         /* check for legacy IRQ */
 367         if (nvec == 1 && !dd->pcidev->msix_enabled)
 368                 return 0;
 369
 370         return nvec;
 371 }
 372
 373 /* restore command and BARs after a reset has wiped them out */
 374 int restore_pci_variables(struct hfi1_devdata *dd)
 375 {
 376         int ret = 0;
 377
 378         ret = pci_write_config_word(dd->pcidev, PCI_COMMAND, dd->pci_command);
 379         if (ret)
 380                 goto error;
 381
 382         ret = pci_write_config_dword(dd->pcidev, PCI_BASE_ADDRESS_0,
 383                                      dd->pcibar0);
 384         if (ret)
 385                 goto error;
 386
 387         ret = pci_write_config_dword(dd->pcidev, PCI_BASE_ADDRESS_1,
 388                                      dd->pcibar1);
 389         if (ret)
 390                 goto error;
 391
 392         ret = pci_write_config_dword(dd->pcidev, PCI_ROM_ADDRESS, dd->pci_rom);
 393         if (ret)
 394                 goto error;
 395
 396         ret = pcie_capability_write_word(dd->pcidev, PCI_EXP_DEVCTL,
 397                                          dd->pcie_devctl);
 398         if (ret)
 399                 goto error;
 400
 401         ret = pcie_capability_write_word(dd->pcidev, PCI_EXP_LNKCTL,
 402                                          dd->pcie_lnkctl);
 403         if (ret)
 404                 goto error;
 405
 406         ret = pcie_capability_write_word(dd->pcidev, PCI_EXP_DEVCTL2,
 407                                          dd->pcie_devctl2);
 408         if (ret)
 409                 goto error;
 410
 411         ret = pci_write_config_dword(dd->pcidev, PCI_CFG_MSIX0, dd->pci_msix0);
 412         if (ret)
 413                 goto error;
 414
 415         if (pci_find_ext_capability(dd->pcidev, PCI_EXT_CAP_ID_TPH)) {
 416                 ret = pci_write_config_dword(dd->pcidev, PCIE_CFG_TPH2,
 417                                              dd->pci_tph2);
 418                 if (ret)
 419                         goto error;
 420         }
 421         return 0;
 422
 423 error:
 424         dd_dev_err(dd, "Unable to write to PCI config\n");
 425         return ret;
 426 }
 427
 428 /* Save BARs and command to rewrite after device reset */
 429 int save_pci_variables(struct hfi1_devdata *dd)
 430 {
 431         int ret = 0;
 432
 433         ret = pci_read_config_dword(dd->pcidev, PCI_BASE_ADDRESS_0,
 434                                     &dd->pcibar0);
 435         if (ret)
 436                 goto error;
 437
 438         ret = pci_read_config_dword(dd->pcidev, PCI_BASE_ADDRESS_1,
 439                                     &dd->pcibar1);
 440         if (ret)
 441                 goto error;
 442
 443         ret = pci_read_config_dword(dd->pcidev, PCI_ROM_ADDRESS, &dd->pci_rom);
 444         if (ret)
 445                 goto error;
 446
 447         ret = pci_read_config_word(dd->pcidev, PCI_COMMAND, &dd->pci_command);
 448         if (ret)
 449                 goto error;
 450
 451         ret = pcie_capability_read_word(dd->pcidev, PCI_EXP_DEVCTL,
 452                                         &dd->pcie_devctl);
 453         if (ret)
 454                 goto error;
 455
 456         ret = pcie_capability_read_word(dd->pcidev, PCI_EXP_LNKCTL,
 457                                         &dd->pcie_lnkctl);
 458         if (ret)
 459                 goto error;
 460
 461         ret = pcie_capability_read_word(dd->pcidev, PCI_EXP_DEVCTL2,
 462                                         &dd->pcie_devctl2);
 463         if (ret)
 464                 goto error;
 465
 466         ret = pci_read_config_dword(dd->pcidev, PCI_CFG_MSIX0, &dd->pci_msix0);
 467         if (ret)
 468                 goto error;
 469
 470         if (pci_find_ext_capability(dd->pcidev, PCI_EXT_CAP_ID_TPH)) {
 471                 ret = pci_read_config_dword(dd->pcidev, PCIE_CFG_TPH2,
 472                                             &dd->pci_tph2);
 473                 if (ret)
 474                         goto error;
 475         }
 476         return 0;
 477
 478 error:
 479         dd_dev_err(dd, "Unable to read from PCI config\n");
 480         return ret;
 481 }
 482
 483 /*
 484  * BIOS may not set PCIe bus-utilization parameters for best performance.
 485  * Check and optionally adjust them to maximize our throughput.
 486  */
 487 static int hfi1_pcie_caps;
 488 module_param_named(pcie_caps, hfi1_pcie_caps, int, S_IRUGO);
 489 MODULE_PARM_DESC(pcie_caps, "Max PCIe tuning: Payload (0..3), ReadReq (4..7)");
 490
 491 uint aspm_mode = ASPM_MODE_DISABLED;
 492 module_param_named(aspm, aspm_mode, uint, S_IRUGO);
 493 MODULE_PARM_DESC(aspm, "PCIe ASPM: 0: disable, 1: enable, 2: dynamic");
 494
 495 static void tune_pcie_caps(struct hfi1_devdata *dd)
 496 {
 497         struct pci_dev *parent;
 498         u16 rc_mpss, rc_mps, ep_mpss, ep_mps;
 499         u16 rc_mrrs, ep_mrrs, max_mrrs, ectl;
 500         int ret;
 501
 502         /*
 503          * Turn on extended tags in DevCtl in case the BIOS has turned it off
 504          * to improve WFR SDMA bandwidth
 505          */
 506         ret = pcie_capability_read_word(dd->pcidev, PCI_EXP_DEVCTL, &ectl);
 507         if ((!ret) && !(ectl & PCI_EXP_DEVCTL_EXT_TAG)) {
 508                 dd_dev_info(dd, "Enabling PCIe extended tags\n");
 509                 ectl |= PCI_EXP_DEVCTL_EXT_TAG;
 510                 ret = pcie_capability_write_word(dd->pcidev,
 511                                                  PCI_EXP_DEVCTL, ectl);
 512                 if (ret)
 513                         dd_dev_info(dd, "Unable to write to PCI config\n");
 514         }
 515         /* Find out supported and configured values for parent (root) */
 516         parent = dd->pcidev->bus->self;
 517         /*
 518          * The driver cannot perform the tuning if it does not have
 519          * access to the upstream component.
 520          */
 521         if (!parent) {
 522                 dd_dev_info(dd, "Parent not found\n");
 523                 return;
 524         }
 525         if (!pci_is_root_bus(parent->bus)) {
 526                 dd_dev_info(dd, "Parent not root\n");
 527                 return;
 528         }
 529         if (!pci_is_pcie(parent)) {
 530                 dd_dev_info(dd, "Parent is not PCI Express capable\n");
 531                 return;
 532         }
 533         if (!pci_is_pcie(dd->pcidev)) {
 534                 dd_dev_info(dd, "PCI device is not PCI Express capable\n");
 535                 return;
 536         }
 537         rc_mpss = parent->pcie_mpss;
 538         rc_mps = ffs(pcie_get_mps(parent)) - 8;
 539         /* Find out supported and configured values for endpoint (us) */
 540         ep_mpss = dd->pcidev->pcie_mpss;
 541         ep_mps = ffs(pcie_get_mps(dd->pcidev)) - 8;
 542
 543         /* Find max payload supported by root, endpoint */
 544         if (rc_mpss > ep_mpss)
 545                 rc_mpss = ep_mpss;
 546
 547         /* If Supported greater than limit in module param, limit it */
 548         if (rc_mpss > (hfi1_pcie_caps & 7))
 549                 rc_mpss = hfi1_pcie_caps & 7;
 550         /* If less than (allowed, supported), bump root payload */
 551         if (rc_mpss > rc_mps) {
 552                 rc_mps = rc_mpss;
 553                 pcie_set_mps(parent, 128 << rc_mps);
 554         }
 555         /* If less than (allowed, supported), bump endpoint payload */
 556         if (rc_mpss > ep_mps) {
 557                 ep_mps = rc_mpss;
 558                 pcie_set_mps(dd->pcidev, 128 << ep_mps);
 559         }
 560
 561         /*
 562          * Now the Read Request size.
 563          * No field for max supported, but PCIe spec limits it to 4096,
 564          * which is code '5' (log2(4096) - 7)
 565          */
 566         max_mrrs = 5;
 567         if (max_mrrs > ((hfi1_pcie_caps >> 4) & 7))
 568                 max_mrrs = (hfi1_pcie_caps >> 4) & 7;
 569
 570         max_mrrs = 128 << max_mrrs;
 571         rc_mrrs = pcie_get_readrq(parent);
 572         ep_mrrs = pcie_get_readrq(dd->pcidev);
 573
 574         if (max_mrrs > rc_mrrs) {
 575                 rc_mrrs = max_mrrs;
 576                 pcie_set_readrq(parent, rc_mrrs);
 577         }
 578         if (max_mrrs > ep_mrrs) {
 579                 ep_mrrs = max_mrrs;
 580                 pcie_set_readrq(dd->pcidev, ep_mrrs);
 581         }
 582 }
 583
 584 /* End of PCIe capability tuning */
 585
 586 /*
 587  * From here through hfi1_pci_err_handler definition is invoked via
 588  * PCI error infrastructure, registered via pci
 589  */
 590 static pci_ers_result_t
 591 pci_error_detected(struct pci_dev *pdev, pci_channel_state_t state)
 592 {
 593         struct hfi1_devdata *dd = pci_get_drvdata(pdev);
 594         pci_ers_result_t ret = PCI_ERS_RESULT_RECOVERED;
 595
 596         switch (state) {
 597         case pci_channel_io_normal:
 598                 dd_dev_info(dd, "State Normal, ignoring\n");
 599                 break;
 600
 601         case pci_channel_io_frozen:
 602                 dd_dev_info(dd, "State Frozen, requesting reset\n");
 603                 pci_disable_device(pdev);
 604                 ret = PCI_ERS_RESULT_NEED_RESET;
 605                 break;
 606
 607         case pci_channel_io_perm_failure:
 608                 if (dd) {
 609                         dd_dev_info(dd, "State Permanent Failure, disabling\n");
 610                         /* no more register accesses! */
 611                         dd->flags &= ~HFI1_PRESENT;
 612                         hfi1_disable_after_error(dd);
 613                 }
 614                  /* else early, or other problem */
 615                 ret =  PCI_ERS_RESULT_DISCONNECT;
 616                 break;
 617
 618         default: /* shouldn't happen */
 619                 dd_dev_info(dd, "HFI1 PCI errors detected (state %d)\n",
 620                             state);
 621                 break;
 622         }
 623         return ret;
 624 }
 625
 626 static pci_ers_result_t
 627 pci_mmio_enabled(struct pci_dev *pdev)
 628 {
 629         u64 words = 0U;
 630         struct hfi1_devdata *dd = pci_get_drvdata(pdev);
 631         pci_ers_result_t ret = PCI_ERS_RESULT_RECOVERED;
 632
 633         if (dd && dd->pport) {
 634                 words = read_port_cntr(dd->pport, C_RX_WORDS, CNTR_INVALID_VL);
 635                 if (words == ~0ULL)
 636                         ret = PCI_ERS_RESULT_NEED_RESET;
 637                 dd_dev_info(dd,
 638                             "HFI1 mmio_enabled function called, read wordscntr %llx, returning %d\n",
 639                             words, ret);
 640         }
 641         return  ret;
 642 }
 643
 644 static pci_ers_result_t
 645 pci_slot_reset(struct pci_dev *pdev)
 646 {
 647         struct hfi1_devdata *dd = pci_get_drvdata(pdev);
 648
 649         dd_dev_info(dd, "HFI1 slot_reset function called, ignored\n");
 650         return PCI_ERS_RESULT_CAN_RECOVER;
 651 }
 652
 653 static void
 654 pci_resume(struct pci_dev *pdev)
 655 {
 656         struct hfi1_devdata *dd = pci_get_drvdata(pdev);
 657
 658         dd_dev_info(dd, "HFI1 resume function called\n");
 659         pci_cleanup_aer_uncorrect_error_status(pdev);
 660         /*
 661          * Running jobs will fail, since it's asynchronous
 662          * unlike sysfs-requested reset.   Better than
 663          * doing nothing.
 664          */
 665         hfi1_init(dd, 1); /* same as re-init after reset */
 666 }
 667
 668 const struct pci_error_handlers hfi1_pci_err_handler = {
 669         .error_detected = pci_error_detected,
 670         .mmio_enabled = pci_mmio_enabled,
 671         .slot_reset = pci_slot_reset,
 672         .resume = pci_resume,
 673 };
 674
 675 /*============================================================================*/
 676 /* PCIe Gen3 support */
 677
 678 /*
 679  * This code is separated out because it is expected to be removed in the
 680  * final shipping product.  If not, then it will be revisited and items
 681  * will be moved to more standard locations.
 682  */
 683
 684 /* ASIC_PCI_SD_HOST_STATUS.FW_DNLD_STS field values */
 685 #define DL_STATUS_HFI0 0x1      /* hfi0 firmware download complete */
 686 #define DL_STATUS_HFI1 0x2      /* hfi1 firmware download complete */
 687 #define DL_STATUS_BOTH 0x3      /* hfi0 and hfi1 firmware download complete */
 688
 689 /* ASIC_PCI_SD_HOST_STATUS.FW_DNLD_ERR field values */
 690 #define DL_ERR_NONE             0x0     /* no error */
 691 #define DL_ERR_SWAP_PARITY      0x1     /* parity error in SerDes interrupt */
 692                                         /*   or response data */
 693 #define DL_ERR_DISABLED 0x2     /* hfi disabled */
 694 #define DL_ERR_SECURITY 0x3     /* security check failed */
 695 #define DL_ERR_SBUS             0x4     /* SBus status error */
 696 #define DL_ERR_XFR_PARITY       0x5     /* parity error during ROM transfer*/
 697
 698 /* gasket block secondary bus reset delay */
 699 #define SBR_DELAY_US 200000     /* 200ms */
 700
 701 static uint pcie_target = 3;
 702 module_param(pcie_target, uint, S_IRUGO);
 703 MODULE_PARM_DESC(pcie_target, "PCIe target speed (0 skip, 1-3 Gen1-3)");
 704
 705 static uint pcie_force;
 706 module_param(pcie_force, uint, S_IRUGO);
 707 MODULE_PARM_DESC(pcie_force, "Force driver to do a PCIe firmware download even if already at target speed");
 708
 709 static uint pcie_retry = 5;
 710 module_param(pcie_retry, uint, S_IRUGO);
 711 MODULE_PARM_DESC(pcie_retry, "Driver will try this many times to reach requested speed");
 712
 713 #define UNSET_PSET 255
 714 #define DEFAULT_DISCRETE_PSET 2 /* discrete HFI */
 715 #define DEFAULT_MCP_PSET 6      /* MCP HFI */
 716 static uint pcie_pset = UNSET_PSET;
 717 module_param(pcie_pset, uint, S_IRUGO);
 718 MODULE_PARM_DESC(pcie_pset, "PCIe Eq Pset value to use, range is 0-10");
 719
 720 static uint pcie_ctle = 3; /* discrete on, integrated on */
 721 module_param(pcie_ctle, uint, S_IRUGO);
 722 MODULE_PARM_DESC(pcie_ctle, "PCIe static CTLE mode, bit 0 - discrete on/off, bit 1 - integrated on/off");
 723
 724 /* equalization columns */
 725 #define PREC 0
 726 #define ATTN 1
 727 #define POST 2
 728
 729 /* discrete silicon preliminary equalization values */
 730 static const u8 discrete_preliminary_eq[11][3] = {
 731         /* prec   attn   post */
 732         {  0x00,  0x00,  0x12 },        /* p0 */
 733         {  0x00,  0x00,  0x0c },        /* p1 */
 734         {  0x00,  0x00,  0x0f },        /* p2 */
 735         {  0x00,  0x00,  0x09 },        /* p3 */
 736         {  0x00,  0x00,  0x00 },        /* p4 */
 737         {  0x06,  0x00,  0x00 },        /* p5 */
 738         {  0x09,  0x00,  0x00 },        /* p6 */
 739         {  0x06,  0x00,  0x0f },        /* p7 */
 740         {  0x09,  0x00,  0x09 },        /* p8 */
 741         {  0x0c,  0x00,  0x00 },        /* p9 */
 742         {  0x00,  0x00,  0x18 },        /* p10 */
 743 };
 744
 745 /* integrated silicon preliminary equalization values */
 746 static const u8 integrated_preliminary_eq[11][3] = {
 747         /* prec   attn   post */
 748         {  0x00,  0x1e,  0x07 },        /* p0 */
 749         {  0x00,  0x1e,  0x05 },        /* p1 */
 750         {  0x00,  0x1e,  0x06 },        /* p2 */
 751         {  0x00,  0x1e,  0x04 },        /* p3 */
 752         {  0x00,  0x1e,  0x00 },        /* p4 */
 753         {  0x03,  0x1e,  0x00 },        /* p5 */
 754         {  0x04,  0x1e,  0x00 },        /* p6 */
 755         {  0x03,  0x1e,  0x06 },        /* p7 */
 756         {  0x03,  0x1e,  0x04 },        /* p8 */
 757         {  0x05,  0x1e,  0x00 },        /* p9 */
 758         {  0x00,  0x1e,  0x0a },        /* p10 */
 759 };
 760
 761 static const u8 discrete_ctle_tunings[11][4] = {
 762         /* DC     LF     HF     BW */
 763         {  0x48,  0x0b,  0x04,  0x04 }, /* p0 */
 764         {  0x60,  0x05,  0x0f,  0x0a }, /* p1 */
 765         {  0x50,  0x09,  0x06,  0x06 }, /* p2 */
 766         {  0x68,  0x05,  0x0f,  0x0a }, /* p3 */
 767         {  0x80,  0x05,  0x0f,  0x0a }, /* p4 */
 768         {  0x70,  0x05,  0x0f,  0x0a }, /* p5 */
 769         {  0x68,  0x05,  0x0f,  0x0a }, /* p6 */
 770         {  0x38,  0x0f,  0x00,  0x00 }, /* p7 */
 771         {  0x48,  0x09,  0x06,  0x06 }, /* p8 */
 772         {  0x60,  0x05,  0x0f,  0x0a }, /* p9 */
 773         {  0x38,  0x0f,  0x00,  0x00 }, /* p10 */
 774 };
 775
 776 static const u8 integrated_ctle_tunings[11][4] = {
 777         /* DC     LF     HF     BW */
 778         {  0x38,  0x0f,  0x00,  0x00 }, /* p0 */
 779         {  0x38,  0x0f,  0x00,  0x00 }, /* p1 */
 780         {  0x38,  0x0f,  0x00,  0x00 }, /* p2 */
 781         {  0x38,  0x0f,  0x00,  0x00 }, /* p3 */
 782         {  0x58,  0x0a,  0x05,  0x05 }, /* p4 */
 783         {  0x48,  0x0a,  0x05,  0x05 }, /* p5 */
 784         {  0x40,  0x0a,  0x05,  0x05 }, /* p6 */
 785         {  0x38,  0x0f,  0x00,  0x00 }, /* p7 */
 786         {  0x38,  0x0f,  0x00,  0x00 }, /* p8 */
 787         {  0x38,  0x09,  0x06,  0x06 }, /* p9 */
 788         {  0x38,  0x0e,  0x01,  0x01 }, /* p10 */
 789 };
 790
 791 /* helper to format the value to write to hardware */
 792 #define eq_value(pre, curr, post) \
 793         ((((u32)(pre)) << \
 794                         PCIE_CFG_REG_PL102_GEN3_EQ_PRE_CURSOR_PSET_SHIFT) \
 795         | (((u32)(curr)) << PCIE_CFG_REG_PL102_GEN3_EQ_CURSOR_PSET_SHIFT) \
 796         | (((u32)(post)) << \
 797                 PCIE_CFG_REG_PL102_GEN3_EQ_POST_CURSOR_PSET_SHIFT))
 798
 799 /*
 800  * Load the given EQ preset table into the PCIe hardware.
 801  */
 802 static int load_eq_table(struct hfi1_devdata *dd, const u8 eq[11][3], u8 fs,
 803                          u8 div)
 804 {
 805         struct pci_dev *pdev = dd->pcidev;
 806         u32 hit_error = 0;
 807         u32 violation;
 808         u32 i;
 809         u8 c_minus1, c0, c_plus1;
 810         int ret;
 811
 812         for (i = 0; i < 11; i++) {
 813                 /* set index */
 814                 pci_write_config_dword(pdev, PCIE_CFG_REG_PL103, i);
 815                 /* write the value */
 816                 c_minus1 = eq[i][PREC] / div;
 817                 c0 = fs - (eq[i][PREC] / div) - (eq[i][POST] / div);
 818                 c_plus1 = eq[i][POST] / div;
 819                 pci_write_config_dword(pdev, PCIE_CFG_REG_PL102,
 820                                        eq_value(c_minus1, c0, c_plus1));
 821                 /* check if these coefficients violate EQ rules */
 822                 ret = pci_read_config_dword(dd->pcidev,
 823                                             PCIE_CFG_REG_PL105, &violation);
 824                 if (ret) {
 825                         dd_dev_err(dd, "Unable to read from PCI config\n");
 826                         hit_error = 1;
 827                         break;
 828                 }
 829
 830                 if (violation
 831                     & PCIE_CFG_REG_PL105_GEN3_EQ_VIOLATE_COEF_RULES_SMASK){
 832                         if (hit_error == 0) {
 833                                 dd_dev_err(dd,
 834                                            "Gen3 EQ Table Coefficient rule violations\n");
 835                                 dd_dev_err(dd, "         prec   attn   post\n");
 836                         }
 837                         dd_dev_err(dd, "   p%02d:   %02x     %02x     %02x\n",
 838                                    i, (u32)eq[i][0], (u32)eq[i][1],
 839                                    (u32)eq[i][2]);
 840                         dd_dev_err(dd, "            %02x     %02x     %02x\n",
 841                                    (u32)c_minus1, (u32)c0, (u32)c_plus1);
 842                         hit_error = 1;
 843                 }
 844         }
 845         if (hit_error)
 846                 return -EINVAL;
 847         return 0;
 848 }
 849
 850 /*
 851  * Steps to be done after the PCIe firmware is downloaded and
 852  * before the SBR for the Pcie Gen3.
 853  * The SBus resource is already being held.
 854  */
 855 static void pcie_post_steps(struct hfi1_devdata *dd)
 856 {
 857         int i;
 858
 859         set_sbus_fast_mode(dd);
 860         /*
 861          * Write to the PCIe PCSes to set the G3_LOCKED_NEXT bits to 1.
 862          * This avoids a spurious framing error that can otherwise be
 863          * generated by the MAC layer.
 864          *
 865          * Use individual addresses since no broadcast is set up.
 866          */
 867         for (i = 0; i < NUM_PCIE_SERDES; i++) {
 868                 sbus_request(dd, pcie_pcs_addrs[dd->hfi1_id][i],
 869                              0x03, WRITE_SBUS_RECEIVER, 0x00022132);
 870         }
 871
 872         clear_sbus_fast_mode(dd);
 873 }
 874
 875 /*
 876  * Trigger a secondary bus reset (SBR) on ourselves using our parent.
 877  *
 878  * Based on pci_parent_bus_reset() which is not exported by the
 879  * kernel core.
 880  */
 881 static int trigger_sbr(struct hfi1_devdata *dd)
 882 {
 883         struct pci_dev *dev = dd->pcidev;
 884         struct pci_dev *pdev;
 885
 886         /* need a parent */
 887         if (!dev->bus->self) {
 888                 dd_dev_err(dd, "%s: no parent device\n", __func__);
 889                 return -ENOTTY;
 890         }
 891
 892         /* should not be anyone else on the bus */
 893         list_for_each_entry(pdev, &dev->bus->devices, bus_list)
 894                 if (pdev != dev) {
 895                         dd_dev_err(dd,
 896                                    "%s: another device is on the same bus\n",
 897                                    __func__);
 898                         return -ENOTTY;
 899                 }
 900
 901         /*
 902          * A secondary bus reset (SBR) issues a hot reset to our device.
 903          * The following routine does a 1s wait after the reset is dropped
 904          * per PCI Trhfa (recovery time).  PCIe 3.0 section 6.6.1 -
 905          * Conventional Reset, paragraph 3, line 35 also says that a 1s
 906          * delay after a reset is required.  Per spec requirements,
 907          * the link is either working or not after that point.
 908          */
 909         pci_reset_bridge_secondary_bus(dev->bus->self);
 910
 911         return 0;
 912 }
 913
 914 /*
 915  * Write the given gasket interrupt register.
 916  */
 917 static void write_gasket_interrupt(struct hfi1_devdata *dd, int index,
 918                                    u16 code, u16 data)
 919 {
 920         write_csr(dd, ASIC_PCIE_SD_INTRPT_LIST + (index * 8),
 921                   (((u64)code << ASIC_PCIE_SD_INTRPT_LIST_INTRPT_CODE_SHIFT) |
 922                    ((u64)data << ASIC_PCIE_SD_INTRPT_LIST_INTRPT_DATA_SHIFT)));
 923 }
 924
 925 /*
 926  * Tell the gasket logic how to react to the reset.
 927  */
 928 static void arm_gasket_logic(struct hfi1_devdata *dd)
 929 {
 930         u64 reg;
 931
 932         reg = (((u64)1 << dd->hfi1_id) <<
 933                ASIC_PCIE_SD_HOST_CMD_INTRPT_CMD_SHIFT) |
 934               ((u64)pcie_serdes_broadcast[dd->hfi1_id] <<
 935                ASIC_PCIE_SD_HOST_CMD_SBUS_RCVR_ADDR_SHIFT |
 936                ASIC_PCIE_SD_HOST_CMD_SBR_MODE_SMASK |
 937                ((u64)SBR_DELAY_US & ASIC_PCIE_SD_HOST_CMD_TIMER_MASK) <<
 938                ASIC_PCIE_SD_HOST_CMD_TIMER_SHIFT);
 939         write_csr(dd, ASIC_PCIE_SD_HOST_CMD, reg);
 940         /* read back to push the write */
 941         read_csr(dd, ASIC_PCIE_SD_HOST_CMD);
 942 }
 943
 944 /*
 945  * CCE_PCIE_CTRL long name helpers
 946  * We redefine these shorter macros to use in the code while leaving
 947  * chip_registers.h to be autogenerated from the hardware spec.
 948  */
 949 #define LANE_BUNDLE_MASK              CCE_PCIE_CTRL_PCIE_LANE_BUNDLE_MASK
 950 #define LANE_BUNDLE_SHIFT             CCE_PCIE_CTRL_PCIE_LANE_BUNDLE_SHIFT
 951 #define LANE_DELAY_MASK               CCE_PCIE_CTRL_PCIE_LANE_DELAY_MASK
 952 #define LANE_DELAY_SHIFT              CCE_PCIE_CTRL_PCIE_LANE_DELAY_SHIFT
 953 #define MARGIN_OVERWRITE_ENABLE_SHIFT CCE_PCIE_CTRL_XMT_MARGIN_OVERWRITE_ENABLE_SHIFT
 954 #define MARGIN_SHIFT                  CCE_PCIE_CTRL_XMT_MARGIN_SHIFT
 955 #define MARGIN_G1_G2_OVERWRITE_MASK   CCE_PCIE_CTRL_XMT_MARGIN_GEN1_GEN2_OVERWRITE_ENABLE_MASK
 956 #define MARGIN_G1_G2_OVERWRITE_SHIFT  CCE_PCIE_CTRL_XMT_MARGIN_GEN1_GEN2_OVERWRITE_ENABLE_SHIFT
 957 #define MARGIN_GEN1_GEN2_MASK         CCE_PCIE_CTRL_XMT_MARGIN_GEN1_GEN2_MASK
 958 #define MARGIN_GEN1_GEN2_SHIFT        CCE_PCIE_CTRL_XMT_MARGIN_GEN1_GEN2_SHIFT
 959
 960  /*
 961   * Write xmt_margin for full-swing (WFR-B) or half-swing (WFR-C).
 962   */
 963 static void write_xmt_margin(struct hfi1_devdata *dd, const char *fname)
 964 {
 965         u64 pcie_ctrl;
 966         u64 xmt_margin;
 967         u64 xmt_margin_oe;
 968         u64 lane_delay;
 969         u64 lane_bundle;
 970
 971         pcie_ctrl = read_csr(dd, CCE_PCIE_CTRL);
 972
 973         /*
 974          * For Discrete, use full-swing.
 975          *  - PCIe TX defaults to full-swing.
 976          *    Leave this register as default.
 977          * For Integrated, use half-swing
 978          *  - Copy xmt_margin and xmt_margin_oe
 979          *    from Gen1/Gen2 to Gen3.
 980          */
 981         if (dd->pcidev->device == PCI_DEVICE_ID_INTEL1) { /* integrated */
 982                 /* extract initial fields */
 983                 xmt_margin = (pcie_ctrl >> MARGIN_GEN1_GEN2_SHIFT)
 984                               & MARGIN_GEN1_GEN2_MASK;
 985                 xmt_margin_oe = (pcie_ctrl >> MARGIN_G1_G2_OVERWRITE_SHIFT)
 986                                  & MARGIN_G1_G2_OVERWRITE_MASK;
 987                 lane_delay = (pcie_ctrl >> LANE_DELAY_SHIFT) & LANE_DELAY_MASK;
 988                 lane_bundle = (pcie_ctrl >> LANE_BUNDLE_SHIFT)
 989                                & LANE_BUNDLE_MASK;
 990
 991                 /*
 992                  * For A0, EFUSE values are not set.  Override with the
 993                  * correct values.
 994                  */
 995                 if (is_ax(dd)) {
 996                         /*
 997                          * xmt_margin and OverwiteEnabel should be the
 998                          * same for Gen1/Gen2 and Gen3
 999                          */
1000                         xmt_margin = 0x5;
1001                         xmt_margin_oe = 0x1;
1002                         lane_delay = 0xF; /* Delay 240ns. */
1003                         lane_bundle = 0x0; /* Set to 1 lane. */
1004                 }
1005
1006                 /* overwrite existing values */
1007                 pcie_ctrl = (xmt_margin << MARGIN_GEN1_GEN2_SHIFT)
1008                         | (xmt_margin_oe << MARGIN_G1_G2_OVERWRITE_SHIFT)
1009                         | (xmt_margin << MARGIN_SHIFT)
1010                         | (xmt_margin_oe << MARGIN_OVERWRITE_ENABLE_SHIFT)
1011                         | (lane_delay << LANE_DELAY_SHIFT)
1012                         | (lane_bundle << LANE_BUNDLE_SHIFT);
1013
1014                 write_csr(dd, CCE_PCIE_CTRL, pcie_ctrl);
1015         }
1016
1017         dd_dev_dbg(dd, "%s: program XMT margin, CcePcieCtrl 0x%llx\n",
1018                    fname, pcie_ctrl);
1019 }
1020
1021 /*
1022  * Do all the steps needed to transition the PCIe link to Gen3 speed.
1023  */
1024 int do_pcie_gen3_transition(struct hfi1_devdata *dd)
1025 {
1026         struct pci_dev *parent = dd->pcidev->bus->self;
1027         u64 fw_ctrl;
1028         u64 reg, therm;
1029         u32 reg32, fs, lf;
1030         u32 status, err;
1031         int ret;
1032         int do_retry, retry_count = 0;
1033         int intnum = 0;
1034         uint default_pset;
1035         uint pset = pcie_pset;
1036         u16 target_vector, target_speed;
1037         u16 lnkctl2, vendor;
1038         u8 div;
1039         const u8 (*eq)[3];
1040         const u8 (*ctle_tunings)[4];
1041         uint static_ctle_mode;
1042         int return_error = 0;
1043
1044         /* PCIe Gen3 is for the ASIC only */
1045         if (dd->icode != ICODE_RTL_SILICON)
1046                 return 0;
1047
1048         if (pcie_target == 1) {                 /* target Gen1 */
1049                 target_vector = PCI_EXP_LNKCTL2_TLS_2_5GT;
1050                 target_speed = 2500;
1051         } else if (pcie_target == 2) {          /* target Gen2 */
1052                 target_vector = PCI_EXP_LNKCTL2_TLS_5_0GT;
1053                 target_speed = 5000;
1054         } else if (pcie_target == 3) {          /* target Gen3 */
1055                 target_vector = PCI_EXP_LNKCTL2_TLS_8_0GT;
1056                 target_speed = 8000;
1057         } else {
1058                 /* off or invalid target - skip */
1059                 dd_dev_info(dd, "%s: Skipping PCIe transition\n", __func__);
1060                 return 0;
1061         }
1062
1063         /* if already at target speed, done (unless forced) */
1064         if (dd->lbus_speed == target_speed) {
1065                 dd_dev_info(dd, "%s: PCIe already at gen%d, %s\n", __func__,
1066                             pcie_target,
1067                             pcie_force ? "re-doing anyway" : "skipping");
1068                 if (!pcie_force)
1069                         return 0;
1070         }
1071
1072         /*
1073          * The driver cannot do the transition if it has no access to the
1074          * upstream component
1075          */
1076         if (!parent) {
1077                 dd_dev_info(dd, "%s: No upstream, Can't do gen3 transition\n",
1078                             __func__);
1079                 return 0;
1080         }
1081
1082         /*
1083          * Do the Gen3 transition.  Steps are those of the PCIe Gen3
1084          * recipe.
1085          */
1086
1087         /* step 1: pcie link working in gen1/gen2 */
1088
1089         /* step 2: if either side is not capable of Gen3, done */
1090         if (pcie_target == 3 && !dd->link_gen3_capable) {
1091                 dd_dev_err(dd, "The PCIe link is not Gen3 capable\n");
1092                 ret = -ENOSYS;
1093                 goto done_no_mutex;
1094         }
1095
1096         /* hold the SBus resource across the firmware download and SBR */
1097         ret = acquire_chip_resource(dd, CR_SBUS, SBUS_TIMEOUT);
1098         if (ret) {
1099                 dd_dev_err(dd, "%s: unable to acquire SBus resource\n",
1100                            __func__);
1101                 return ret;
1102         }
1103
1104         /* make sure thermal polling is not causing interrupts */
1105         therm = read_csr(dd, ASIC_CFG_THERM_POLL_EN);
1106         if (therm) {
1107                 write_csr(dd, ASIC_CFG_THERM_POLL_EN, 0x0);
1108                 msleep(100);
1109                 dd_dev_info(dd, "%s: Disabled therm polling\n",
1110                             __func__);
1111         }
1112
1113 retry:
1114         /* the SBus download will reset the spico for thermal */
1115
1116         /* step 3: download SBus Master firmware */
1117         /* step 4: download PCIe Gen3 SerDes firmware */
1118         dd_dev_info(dd, "%s: downloading firmware\n", __func__);
1119         ret = load_pcie_firmware(dd);
1120         if (ret) {
1121                 /* do not proceed if the firmware cannot be downloaded */
1122                 return_error = 1;
1123                 goto done;
1124         }
1125
1126         /* step 5: set up device parameter settings */
1127         dd_dev_info(dd, "%s: setting PCIe registers\n", __func__);
1128
1129         /*
1130          * PcieCfgSpcie1 - Link Control 3
1131          * Leave at reset value.  No need to set PerfEq - link equalization
1132          * will be performed automatically after the SBR when the target
1133          * speed is 8GT/s.
1134          */
1135
1136         /* clear all 16 per-lane error bits (PCIe: Lane Error Status) */
1137         pci_write_config_dword(dd->pcidev, PCIE_CFG_SPCIE2, 0xffff);
1138
1139         /* step 5a: Set Synopsys Port Logic registers */
1140
1141         /*
1142          * PcieCfgRegPl2 - Port Force Link
1143          *
1144          * Set the low power field to 0x10 to avoid unnecessary power
1145          * management messages.  All other fields are zero.
1146          */
1147         reg32 = 0x10ul << PCIE_CFG_REG_PL2_LOW_PWR_ENT_CNT_SHIFT;
1148         pci_write_config_dword(dd->pcidev, PCIE_CFG_REG_PL2, reg32);
1149
1150         /*
1151          * PcieCfgRegPl100 - Gen3 Control
1152          *
1153          * turn off PcieCfgRegPl100.Gen3ZRxDcNonCompl
1154          * turn on PcieCfgRegPl100.EqEieosCnt
1155          * Everything else zero.
1156          */
1157         reg32 = PCIE_CFG_REG_PL100_EQ_EIEOS_CNT_SMASK;
1158         pci_write_config_dword(dd->pcidev, PCIE_CFG_REG_PL100, reg32);
1159
1160         /*
1161          * PcieCfgRegPl101 - Gen3 EQ FS and LF
1162          * PcieCfgRegPl102 - Gen3 EQ Presets to Coefficients Mapping
1163          * PcieCfgRegPl103 - Gen3 EQ Preset Index
1164          * PcieCfgRegPl105 - Gen3 EQ Status
1165          *
1166          * Give initial EQ settings.
1167          */
1168         if (dd->pcidev->device == PCI_DEVICE_ID_INTEL0) { /* discrete */
1169                 /* 1000mV, FS=24, LF = 8 */
1170                 fs = 24;
1171                 lf = 8;
1172                 div = 3;
1173                 eq = discrete_preliminary_eq;
1174                 default_pset = DEFAULT_DISCRETE_PSET;
1175                 ctle_tunings = discrete_ctle_tunings;
1176                 /* bit 0 - discrete on/off */
1177                 static_ctle_mode = pcie_ctle & 0x1;
1178         } else {
1179                 /* 400mV, FS=29, LF = 9 */
1180                 fs = 29;
1181                 lf = 9;
1182                 div = 1;
1183                 eq = integrated_preliminary_eq;
1184                 default_pset = DEFAULT_MCP_PSET;
1185                 ctle_tunings = integrated_ctle_tunings;
1186                 /* bit 1 - integrated on/off */
1187                 static_ctle_mode = (pcie_ctle >> 1) & 0x1;
1188         }
1189         pci_write_config_dword(dd->pcidev, PCIE_CFG_REG_PL101,
1190                                (fs <<
1191                                 PCIE_CFG_REG_PL101_GEN3_EQ_LOCAL_FS_SHIFT) |
1192                                (lf <<
1193                                 PCIE_CFG_REG_PL101_GEN3_EQ_LOCAL_LF_SHIFT));
1194         ret = load_eq_table(dd, eq, fs, div);
1195         if (ret)
1196                 goto done;
1197
1198         /*
1199          * PcieCfgRegPl106 - Gen3 EQ Control
1200          *
1201          * Set Gen3EqPsetReqVec, leave other fields 0.
1202          */
1203         if (pset == UNSET_PSET)
1204                 pset = default_pset;
1205         if (pset > 10) {        /* valid range is 0-10, inclusive */
1206                 dd_dev_err(dd, "%s: Invalid Eq Pset %u, setting to %d\n",
1207                            __func__, pset, default_pset);
1208                 pset = default_pset;
1209         }
1210         dd_dev_info(dd, "%s: using EQ Pset %u\n", __func__, pset);
1211         pci_write_config_dword(dd->pcidev, PCIE_CFG_REG_PL106,
1212                                ((1 << pset) <<
1213                         PCIE_CFG_REG_PL106_GEN3_EQ_PSET_REQ_VEC_SHIFT) |
1214                         PCIE_CFG_REG_PL106_GEN3_EQ_EVAL2MS_DISABLE_SMASK |
1215                         PCIE_CFG_REG_PL106_GEN3_EQ_PHASE23_EXIT_MODE_SMASK);
1216
1217         /*
1218          * step 5b: Do post firmware download steps via SBus
1219          */
1220         dd_dev_info(dd, "%s: doing pcie post steps\n", __func__);
1221         pcie_post_steps(dd);
1222
1223         /*
1224          * step 5c: Program gasket interrupts
1225          */
1226         /* set the Rx Bit Rate to REFCLK ratio */
1227         write_gasket_interrupt(dd, intnum++, 0x0006, 0x0050);
1228         /* disable pCal for PCIe Gen3 RX equalization */
1229         /* select adaptive or static CTLE */
1230         write_gasket_interrupt(dd, intnum++, 0x0026,
1231                                0x5b01 | (static_ctle_mode << 3));
1232         /*
1233          * Enable iCal for PCIe Gen3 RX equalization, and set which
1234          * evaluation of RX_EQ_EVAL will launch the iCal procedure.
1235          */
1236         write_gasket_interrupt(dd, intnum++, 0x0026, 0x5202);
1237
1238         if (static_ctle_mode) {
1239                 /* apply static CTLE tunings */
1240                 u8 pcie_dc, pcie_lf, pcie_hf, pcie_bw;
1241
1242                 pcie_dc = ctle_tunings[pset][0];
1243                 pcie_lf = ctle_tunings[pset][1];
1244                 pcie_hf = ctle_tunings[pset][2];
1245                 pcie_bw = ctle_tunings[pset][3];
1246                 write_gasket_interrupt(dd, intnum++, 0x0026, 0x0200 | pcie_dc);
1247                 write_gasket_interrupt(dd, intnum++, 0x0026, 0x0100 | pcie_lf);
1248                 write_gasket_interrupt(dd, intnum++, 0x0026, 0x0000 | pcie_hf);
1249                 write_gasket_interrupt(dd, intnum++, 0x0026, 0x5500 | pcie_bw);
1250         }
1251
1252         /* terminate list */
1253         write_gasket_interrupt(dd, intnum++, 0x0000, 0x0000);
1254
1255         /*
1256          * step 5d: program XMT margin
1257          */
1258         write_xmt_margin(dd, __func__);
1259
1260         /*
1261          * step 5e: disable active state power management (ASPM). It
1262          * will be enabled if required later
1263          */
1264         dd_dev_info(dd, "%s: clearing ASPM\n", __func__);
1265         aspm_hw_disable_l1(dd);
1266
1267         /*
1268          * step 5f: clear DirectSpeedChange
1269          * PcieCfgRegPl67.DirectSpeedChange must be zero to prevent the
1270          * change in the speed target from starting before we are ready.
1271          * This field defaults to 0 and we are not changing it, so nothing
1272          * needs to be done.
1273          */
1274
1275         /* step 5g: Set target link speed */
1276         /*
1277          * Set target link speed to be target on both device and parent.
1278          * On setting the parent: Some system BIOSs "helpfully" set the
1279          * parent target speed to Gen2 to match the ASIC's initial speed.
1280          * We can set the target Gen3 because we have already checked
1281          * that it is Gen3 capable earlier.
1282          */
1283         dd_dev_info(dd, "%s: setting parent target link speed\n", __func__);
1284         ret = pcie_capability_read_word(parent, PCI_EXP_LNKCTL2, &lnkctl2);
1285         if (ret) {
1286                 dd_dev_err(dd, "Unable to read from PCI config\n");
1287                 return_error = 1;
1288                 goto done;
1289         }
1290
1291         dd_dev_info(dd, "%s: ..old link control2: 0x%x\n", __func__,
1292                     (u32)lnkctl2);
1293         /* only write to parent if target is not as high as ours */
1294         if ((lnkctl2 & PCI_EXP_LNKCTL2_TLS) < target_vector) {
1295                 lnkctl2 &= ~PCI_EXP_LNKCTL2_TLS;
1296                 lnkctl2 |= target_vector;
1297                 dd_dev_info(dd, "%s: ..new link control2: 0x%x\n", __func__,
1298                             (u32)lnkctl2);
1299                 ret = pcie_capability_write_word(parent,
1300                                                  PCI_EXP_LNKCTL2, lnkctl2);
1301                 if (ret) {
1302                         dd_dev_err(dd, "Unable to write to PCI config\n");
1303                         return_error = 1;
1304                         goto done;
1305                 }
1306         } else {
1307                 dd_dev_info(dd, "%s: ..target speed is OK\n", __func__);
1308         }
1309
1310         dd_dev_info(dd, "%s: setting target link speed\n", __func__);
1311         ret = pcie_capability_read_word(dd->pcidev, PCI_EXP_LNKCTL2, &lnkctl2);
1312         if (ret) {
1313                 dd_dev_err(dd, "Unable to read from PCI config\n");
1314                 return_error = 1;
1315                 goto done;
1316         }
1317
1318         dd_dev_info(dd, "%s: ..old link control2: 0x%x\n", __func__,
1319                     (u32)lnkctl2);
1320         lnkctl2 &= ~PCI_EXP_LNKCTL2_TLS;
1321         lnkctl2 |= target_vector;
1322         dd_dev_info(dd, "%s: ..new link control2: 0x%x\n", __func__,
1323                     (u32)lnkctl2);
1324         ret = pcie_capability_write_word(dd->pcidev, PCI_EXP_LNKCTL2, lnkctl2);
1325         if (ret) {
1326                 dd_dev_err(dd, "Unable to write to PCI config\n");
1327                 return_error = 1;
1328                 goto done;
1329         }
1330
1331         /* step 5h: arm gasket logic */
1332         /* hold DC in reset across the SBR */
1333         write_csr(dd, CCE_DC_CTRL, CCE_DC_CTRL_DC_RESET_SMASK);
1334         (void)read_csr(dd, CCE_DC_CTRL); /* DC reset hold */
1335         /* save firmware control across the SBR */
1336         fw_ctrl = read_csr(dd, MISC_CFG_FW_CTRL);
1337
1338         dd_dev_info(dd, "%s: arming gasket logic\n", __func__);
1339         arm_gasket_logic(dd);
1340
1341         /*
1342          * step 6: quiesce PCIe link
1343          * The chip has already been reset, so there will be no traffic
1344          * from the chip.  Linux has no easy way to enforce that it will
1345          * not try to access the device, so we just need to hope it doesn't
1346          * do it while we are doing the reset.
1347          */
1348
1349         /*
1350          * step 7: initiate the secondary bus reset (SBR)
1351          * step 8: hardware brings the links back up
1352          * step 9: wait for link speed transition to be complete
1353          */
1354         dd_dev_info(dd, "%s: calling trigger_sbr\n", __func__);
1355         ret = trigger_sbr(dd);
1356         if (ret)
1357                 goto done;
1358
1359         /* step 10: decide what to do next */
1360
1361         /* check if we can read PCI space */
1362         ret = pci_read_config_word(dd->pcidev, PCI_VENDOR_ID, &vendor);
1363         if (ret) {
1364                 dd_dev_info(dd,
1365                             "%s: read of VendorID failed after SBR, err %d\n",
1366                             __func__, ret);
1367                 return_error = 1;
1368                 goto done;
1369         }
1370         if (vendor == 0xffff) {
1371                 dd_dev_info(dd, "%s: VendorID is all 1s after SBR\n", __func__);
1372                 return_error = 1;
1373                 ret = -EIO;
1374                 goto done;
1375         }
1376
1377         /* restore PCI space registers we know were reset */
1378         dd_dev_info(dd, "%s: calling restore_pci_variables\n", __func__);
1379         ret = restore_pci_variables(dd);
1380         if (ret) {
1381                 dd_dev_err(dd, "%s: Could not restore PCI variables\n",
1382                            __func__);
1383                 return_error = 1;
1384                 goto done;
1385         }
1386
1387         /* restore firmware control */
1388         write_csr(dd, MISC_CFG_FW_CTRL, fw_ctrl);
1389
1390         /*
1391          * Check the gasket block status.
1392          *
1393          * This is the first CSR read after the SBR.  If the read returns
1394          * all 1s (fails), the link did not make it back.
1395          *
1396          * Once we're sure we can read and write, clear the DC reset after
1397          * the SBR.  Then check for any per-lane errors. Then look over
1398          * the status.
1399          */
1400         reg = read_csr(dd, ASIC_PCIE_SD_HOST_STATUS);
1401         dd_dev_info(dd, "%s: gasket block status: 0x%llx\n", __func__, reg);
1402         if (reg == ~0ull) {     /* PCIe read failed/timeout */
1403                 dd_dev_err(dd, "SBR failed - unable to read from device\n");
1404                 return_error = 1;
1405                 ret = -ENOSYS;
1406                 goto done;
1407         }
1408
1409         /* clear the DC reset */
1410         write_csr(dd, CCE_DC_CTRL, 0);
1411
1412         /* Set the LED off */
1413         setextled(dd, 0);
1414
1415         /* check for any per-lane errors */
1416         ret = pci_read_config_dword(dd->pcidev, PCIE_CFG_SPCIE2, &reg32);
1417         if (ret) {
1418                 dd_dev_err(dd, "Unable to read from PCI config\n");
1419                 return_error = 1;
1420                 goto done;
1421         }
1422
1423         dd_dev_info(dd, "%s: per-lane errors: 0x%x\n", __func__, reg32);
1424
1425         /* extract status, look for our HFI */
1426         status = (reg >> ASIC_PCIE_SD_HOST_STATUS_FW_DNLD_STS_SHIFT)
1427                         & ASIC_PCIE_SD_HOST_STATUS_FW_DNLD_STS_MASK;
1428         if ((status & (1 << dd->hfi1_id)) == 0) {
1429                 dd_dev_err(dd,
1430                            "%s: gasket status 0x%x, expecting 0x%x\n",
1431                            __func__, status, 1 << dd->hfi1_id);
1432                 ret = -EIO;
1433                 goto done;
1434         }
1435
1436         /* extract error */
1437         err = (reg >> ASIC_PCIE_SD_HOST_STATUS_FW_DNLD_ERR_SHIFT)
1438                 & ASIC_PCIE_SD_HOST_STATUS_FW_DNLD_ERR_MASK;
1439         if (err) {
1440                 dd_dev_err(dd, "%s: gasket error %d\n", __func__, err);
1441                 ret = -EIO;
1442                 goto done;
1443         }
1444
1445         /* update our link information cache */
1446         update_lbus_info(dd);
1447         dd_dev_info(dd, "%s: new speed and width: %s\n", __func__,
1448                     dd->lbus_info);
1449
1450         if (dd->lbus_speed != target_speed) { /* not target */
1451                 /* maybe retry */
1452                 do_retry = retry_count < pcie_retry;
1453                 dd_dev_err(dd, "PCIe link speed did not switch to Gen%d%s\n",
1454                            pcie_target, do_retry ? ", retrying" : "");
1455                 retry_count++;
1456                 if (do_retry) {
1457                         msleep(100); /* allow time to settle */
1458                         goto retry;
1459                 }
1460                 ret = -EIO;
1461         }
1462
1463 done:
1464         if (therm) {
1465                 write_csr(dd, ASIC_CFG_THERM_POLL_EN, 0x1);
1466                 msleep(100);
1467                 dd_dev_info(dd, "%s: Re-enable therm polling\n",
1468                             __func__);
1469         }
1470         release_chip_resource(dd, CR_SBUS);
1471 done_no_mutex:
1472         /* return no error if it is OK to be at current speed */
1473         if (ret && !return_error) {
1474                 dd_dev_err(dd, "Proceeding at current speed PCIe speed\n");
1475                 ret = 0;
1476         }
1477
1478         dd_dev_info(dd, "%s: done\n", __func__);
1479         return ret;
1480 }