drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <jroedel@suse.de>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/acpi.h>
  23 #include <linux/amba/bus.h>
  24 #include <linux/platform_device.h>
  25 #include <linux/pci-ats.h>
  26 #include <linux/bitmap.h>
  27 #include <linux/slab.h>
  28 #include <linux/debugfs.h>
  29 #include <linux/scatterlist.h>
  30 #include <linux/dma-mapping.h>
  31 #include <linux/iommu-helper.h>
  32 #include <linux/iommu.h>
  33 #include <linux/delay.h>
  34 #include <linux/amd-iommu.h>
  35 #include <linux/notifier.h>
  36 #include <linux/export.h>
  37 #include <linux/irq.h>
  38 #include <linux/msi.h>
  39 #include <linux/dma-contiguous.h>
  40 #include <linux/irqdomain.h>
  41 #include <linux/percpu.h>
  42 #include <linux/iova.h>
  43 #include <asm/irq_remapping.h>
  44 #include <asm/io_apic.h>
  45 #include <asm/apic.h>
  46 #include <asm/hw_irq.h>
  47 #include <asm/msidef.h>
  48 #include <asm/proto.h>
  49 #include <asm/iommu.h>
  50 #include <asm/gart.h>
  51 #include <asm/dma.h>
  52
  53 #include "amd_iommu_proto.h"
  54 #include "amd_iommu_types.h"
  55 #include "irq_remapping.h"
  56
  57 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  58
  59 #define LOOP_TIMEOUT    100000
  60
  61 /* IO virtual address start page frame number */
  62 #define IOVA_START_PFN          (1)
  63 #define IOVA_PFN(addr)          ((addr) >> PAGE_SHIFT)
  64 #define DMA_32BIT_PFN           IOVA_PFN(DMA_BIT_MASK(32))
  65
  66 /* Reserved IOVA ranges */
  67 #define MSI_RANGE_START         (0xfee00000)
  68 #define MSI_RANGE_END           (0xfeefffff)
  69 #define HT_RANGE_START          (0xfd00000000ULL)
  70 #define HT_RANGE_END            (0xffffffffffULL)
  71
  72 /*
  73  * This bitmap is used to advertise the page sizes our hardware support
  74  * to the IOMMU core, which will then use this information to split
  75  * physically contiguous memory regions it is mapping into page sizes
  76  * that we support.
  77  *
  78  * 512GB Pages are not supported due to a hardware bug
  79  */
  80 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  81
  82 static DEFINE_RWLOCK(amd_iommu_devtable_lock);
  83
  84 /* List of all available dev_data structures */
  85 static LIST_HEAD(dev_data_list);
  86 static DEFINE_SPINLOCK(dev_data_list_lock);
  87
  88 LIST_HEAD(ioapic_map);
  89 LIST_HEAD(hpet_map);
  90 LIST_HEAD(acpihid_map);
  91
  92 /*
  93  * Domain for untranslated devices - only allocated
  94  * if iommu=pt passed on kernel cmd line.
  95  */
  96 static const struct iommu_ops amd_iommu_ops;
  97
  98 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  99 int amd_iommu_max_glx_val = -1;
 100
 101 static struct dma_map_ops amd_iommu_dma_ops;
 102
 103 /*
 104  * This struct contains device specific data for the IOMMU
 105  */
 106 struct iommu_dev_data {
 107         struct list_head list;            /* For domain->dev_list */
 108         struct list_head dev_data_list;   /* For global dev_data_list */
 109         struct protection_domain *domain; /* Domain the device is bound to */
 110         u16 devid;                        /* PCI Device ID */
 111         u16 alias;                        /* Alias Device ID */
 112         bool iommu_v2;                    /* Device can make use of IOMMUv2 */
 113         bool passthrough;                 /* Device is identity mapped */
 114         struct {
 115                 bool enabled;
 116                 int qdep;
 117         } ats;                            /* ATS state */
 118         bool pri_tlp;                     /* PASID TLB required for
 119                                              PPR completions */
 120         u32 errata;                       /* Bitmap for errata to apply */
 121 };
 122
 123 /*
 124  * general struct to manage commands send to an IOMMU
 125  */
 126 struct iommu_cmd {
 127         u32 data[4];
 128 };
 129
 130 struct kmem_cache *amd_iommu_irq_cache;
 131
 132 static void update_domain(struct protection_domain *domain);
 133 static int protection_domain_init(struct protection_domain *domain);
 134 static void detach_device(struct device *dev);
 135
 136 /*
 137  * For dynamic growth the aperture size is split into ranges of 128MB of
 138  * DMA address space each. This struct represents one such range.
 139  */
 140 struct aperture_range {
 141
 142         spinlock_t bitmap_lock;
 143
 144         /* address allocation bitmap */
 145         unsigned long *bitmap;
 146         unsigned long offset;
 147         unsigned long next_bit;
 148
 149         /*
 150          * Array of PTE pages for the aperture. In this array we save all the
 151          * leaf pages of the domain page table used for the aperture. This way
 152          * we don't need to walk the page table to find a specific PTE. We can
 153          * just calculate its address in constant time.
 154          */
 155         u64 *pte_pages[64];
 156 };
 157
 158 /*
 159  * Data container for a dma_ops specific protection domain
 160  */
 161 struct dma_ops_domain {
 162         /* generic protection domain information */
 163         struct protection_domain domain;
 164
 165         /* size of the aperture for the mappings */
 166         unsigned long aperture_size;
 167
 168         /* aperture index we start searching for free addresses */
 169         u32 __percpu *next_index;
 170
 171         /* address space relevant data */
 172         struct aperture_range *aperture[APERTURE_MAX_RANGES];
 173
 174         /* IOVA RB-Tree */
 175         struct iova_domain iovad;
 176 };
 177
 178 static struct iova_domain reserved_iova_ranges;
 179 static struct lock_class_key reserved_rbtree_key;
 180
 181 /****************************************************************************
 182  *
 183  * Helper functions
 184  *
 185  ****************************************************************************/
 186
 187 static inline int match_hid_uid(struct device *dev,
 188                                 struct acpihid_map_entry *entry)
 189 {
 190         const char *hid, *uid;
 191
 192         hid = acpi_device_hid(ACPI_COMPANION(dev));
 193         uid = acpi_device_uid(ACPI_COMPANION(dev));
 194
 195         if (!hid || !(*hid))
 196                 return -ENODEV;
 197
 198         if (!uid || !(*uid))
 199                 return strcmp(hid, entry->hid);
 200
 201         if (!(*entry->uid))
 202                 return strcmp(hid, entry->hid);
 203
 204         return (strcmp(hid, entry->hid) || strcmp(uid, entry->uid));
 205 }
 206
 207 static inline u16 get_pci_device_id(struct device *dev)
 208 {
 209         struct pci_dev *pdev = to_pci_dev(dev);
 210
 211         return PCI_DEVID(pdev->bus->number, pdev->devfn);
 212 }
 213
 214 static inline int get_acpihid_device_id(struct device *dev,
 215                                         struct acpihid_map_entry **entry)
 216 {
 217         struct acpihid_map_entry *p;
 218
 219         list_for_each_entry(p, &acpihid_map, list) {
 220                 if (!match_hid_uid(dev, p)) {
 221                         if (entry)
 222                                 *entry = p;
 223                         return p->devid;
 224                 }
 225         }
 226         return -EINVAL;
 227 }
 228
 229 static inline int get_device_id(struct device *dev)
 230 {
 231         int devid;
 232
 233         if (dev_is_pci(dev))
 234                 devid = get_pci_device_id(dev);
 235         else
 236                 devid = get_acpihid_device_id(dev, NULL);
 237
 238         return devid;
 239 }
 240
 241 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 242 {
 243         return container_of(dom, struct protection_domain, domain);
 244 }
 245
 246 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 247 {
 248         struct iommu_dev_data *dev_data;
 249         unsigned long flags;
 250
 251         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 252         if (!dev_data)
 253                 return NULL;
 254
 255         dev_data->devid = devid;
 256
 257         spin_lock_irqsave(&dev_data_list_lock, flags);
 258         list_add_tail(&dev_data->dev_data_list, &dev_data_list);
 259         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 260
 261         return dev_data;
 262 }
 263
 264 static struct iommu_dev_data *search_dev_data(u16 devid)
 265 {
 266         struct iommu_dev_data *dev_data;
 267         unsigned long flags;
 268
 269         spin_lock_irqsave(&dev_data_list_lock, flags);
 270         list_for_each_entry(dev_data, &dev_data_list, dev_data_list) {
 271                 if (dev_data->devid == devid)
 272                         goto out_unlock;
 273         }
 274
 275         dev_data = NULL;
 276
 277 out_unlock:
 278         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 279
 280         return dev_data;
 281 }
 282
 283 static int __last_alias(struct pci_dev *pdev, u16 alias, void *data)
 284 {
 285         *(u16 *)data = alias;
 286         return 0;
 287 }
 288
 289 static u16 get_alias(struct device *dev)
 290 {
 291         struct pci_dev *pdev = to_pci_dev(dev);
 292         u16 devid, ivrs_alias, pci_alias;
 293
 294         /* The callers make sure that get_device_id() does not fail here */
 295         devid = get_device_id(dev);
 296         ivrs_alias = amd_iommu_alias_table[devid];
 297         pci_for_each_dma_alias(pdev, __last_alias, &pci_alias);
 298
 299         if (ivrs_alias == pci_alias)
 300                 return ivrs_alias;
 301
 302         /*
 303          * DMA alias showdown
 304          *
 305          * The IVRS is fairly reliable in telling us about aliases, but it
 306          * can't know about every screwy device.  If we don't have an IVRS
 307          * reported alias, use the PCI reported alias.  In that case we may
 308          * still need to initialize the rlookup and dev_table entries if the
 309          * alias is to a non-existent device.
 310          */
 311         if (ivrs_alias == devid) {
 312                 if (!amd_iommu_rlookup_table[pci_alias]) {
 313                         amd_iommu_rlookup_table[pci_alias] =
 314                                 amd_iommu_rlookup_table[devid];
 315                         memcpy(amd_iommu_dev_table[pci_alias].data,
 316                                amd_iommu_dev_table[devid].data,
 317                                sizeof(amd_iommu_dev_table[pci_alias].data));
 318                 }
 319
 320                 return pci_alias;
 321         }
 322
 323         pr_info("AMD-Vi: Using IVRS reported alias %02x:%02x.%d "
 324                 "for device %s[%04x:%04x], kernel reported alias "
 325                 "%02x:%02x.%d\n", PCI_BUS_NUM(ivrs_alias), PCI_SLOT(ivrs_alias),
 326                 PCI_FUNC(ivrs_alias), dev_name(dev), pdev->vendor, pdev->device,
 327                 PCI_BUS_NUM(pci_alias), PCI_SLOT(pci_alias),
 328                 PCI_FUNC(pci_alias));
 329
 330         /*
 331          * If we don't have a PCI DMA alias and the IVRS alias is on the same
 332          * bus, then the IVRS table may know about a quirk that we don't.
 333          */
 334         if (pci_alias == devid &&
 335             PCI_BUS_NUM(ivrs_alias) == pdev->bus->number) {
 336                 pci_add_dma_alias(pdev, ivrs_alias & 0xff);
 337                 pr_info("AMD-Vi: Added PCI DMA alias %02x.%d for %s\n",
 338                         PCI_SLOT(ivrs_alias), PCI_FUNC(ivrs_alias),
 339                         dev_name(dev));
 340         }
 341
 342         return ivrs_alias;
 343 }
 344
 345 static struct iommu_dev_data *find_dev_data(u16 devid)
 346 {
 347         struct iommu_dev_data *dev_data;
 348
 349         dev_data = search_dev_data(devid);
 350
 351         if (dev_data == NULL)
 352                 dev_data = alloc_dev_data(devid);
 353
 354         return dev_data;
 355 }
 356
 357 static struct iommu_dev_data *get_dev_data(struct device *dev)
 358 {
 359         return dev->archdata.iommu;
 360 }
 361
 362 /*
 363 * Find or create an IOMMU group for a acpihid device.
 364 */
 365 static struct iommu_group *acpihid_device_group(struct device *dev)
 366 {
 367         struct acpihid_map_entry *p, *entry = NULL;
 368         int devid;
 369
 370         devid = get_acpihid_device_id(dev, &entry);
 371         if (devid < 0)
 372                 return ERR_PTR(devid);
 373
 374         list_for_each_entry(p, &acpihid_map, list) {
 375                 if ((devid == p->devid) && p->group)
 376                         entry->group = p->group;
 377         }
 378
 379         if (!entry->group)
 380                 entry->group = generic_device_group(dev);
 381
 382         return entry->group;
 383 }
 384
 385 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 386 {
 387         static const int caps[] = {
 388                 PCI_EXT_CAP_ID_ATS,
 389                 PCI_EXT_CAP_ID_PRI,
 390                 PCI_EXT_CAP_ID_PASID,
 391         };
 392         int i, pos;
 393
 394         for (i = 0; i < 3; ++i) {
 395                 pos = pci_find_ext_capability(pdev, caps[i]);
 396                 if (pos == 0)
 397                         return false;
 398         }
 399
 400         return true;
 401 }
 402
 403 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 404 {
 405         struct iommu_dev_data *dev_data;
 406
 407         dev_data = get_dev_data(&pdev->dev);
 408
 409         return dev_data->errata & (1 << erratum) ? true : false;
 410 }
 411
 412 /*
 413  * This function actually applies the mapping to the page table of the
 414  * dma_ops domain.
 415  */
 416 static void alloc_unity_mapping(struct dma_ops_domain *dma_dom,
 417                                 struct unity_map_entry *e)
 418 {
 419         u64 addr;
 420
 421         for (addr = e->address_start; addr < e->address_end;
 422              addr += PAGE_SIZE) {
 423                 if (addr < dma_dom->aperture_size)
 424                         __set_bit(addr >> PAGE_SHIFT,
 425                                   dma_dom->aperture[0]->bitmap);
 426         }
 427 }
 428
 429 /*
 430  * Inits the unity mappings required for a specific device
 431  */
 432 static void init_unity_mappings_for_device(struct device *dev,
 433                                            struct dma_ops_domain *dma_dom)
 434 {
 435         struct unity_map_entry *e;
 436         int devid;
 437
 438         devid = get_device_id(dev);
 439         if (devid < 0)
 440                 return;
 441
 442         list_for_each_entry(e, &amd_iommu_unity_map, list) {
 443                 if (!(devid >= e->devid_start && devid <= e->devid_end))
 444                         continue;
 445                 alloc_unity_mapping(dma_dom, e);
 446         }
 447 }
 448
 449 /*
 450  * This function checks if the driver got a valid device from the caller to
 451  * avoid dereferencing invalid pointers.
 452  */
 453 static bool check_device(struct device *dev)
 454 {
 455         int devid;
 456
 457         if (!dev || !dev->dma_mask)
 458                 return false;
 459
 460         devid = get_device_id(dev);
 461         if (devid < 0)
 462                 return false;
 463
 464         /* Out of our scope? */
 465         if (devid > amd_iommu_last_bdf)
 466                 return false;
 467
 468         if (amd_iommu_rlookup_table[devid] == NULL)
 469                 return false;
 470
 471         return true;
 472 }
 473
 474 static void init_iommu_group(struct device *dev)
 475 {
 476         struct dma_ops_domain *dma_domain;
 477         struct iommu_domain *domain;
 478         struct iommu_group *group;
 479
 480         group = iommu_group_get_for_dev(dev);
 481         if (IS_ERR(group))
 482                 return;
 483
 484         domain = iommu_group_default_domain(group);
 485         if (!domain)
 486                 goto out;
 487
 488         if (to_pdomain(domain)->flags == PD_DMA_OPS_MASK) {
 489                 dma_domain = to_pdomain(domain)->priv;
 490                 init_unity_mappings_for_device(dev, dma_domain);
 491         }
 492
 493 out:
 494         iommu_group_put(group);
 495 }
 496
 497 static int iommu_init_device(struct device *dev)
 498 {
 499         struct iommu_dev_data *dev_data;
 500         int devid;
 501
 502         if (dev->archdata.iommu)
 503                 return 0;
 504
 505         devid = get_device_id(dev);
 506         if (devid < 0)
 507                 return devid;
 508
 509         dev_data = find_dev_data(devid);
 510         if (!dev_data)
 511                 return -ENOMEM;
 512
 513         dev_data->alias = get_alias(dev);
 514
 515         if (dev_is_pci(dev) && pci_iommuv2_capable(to_pci_dev(dev))) {
 516                 struct amd_iommu *iommu;
 517
 518                 iommu = amd_iommu_rlookup_table[dev_data->devid];
 519                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 520         }
 521
 522         dev->archdata.iommu = dev_data;
 523
 524         iommu_device_link(amd_iommu_rlookup_table[dev_data->devid]->iommu_dev,
 525                           dev);
 526
 527         return 0;
 528 }
 529
 530 static void iommu_ignore_device(struct device *dev)
 531 {
 532         u16 alias;
 533         int devid;
 534
 535         devid = get_device_id(dev);
 536         if (devid < 0)
 537                 return;
 538
 539         alias = get_alias(dev);
 540
 541         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 542         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 543
 544         amd_iommu_rlookup_table[devid] = NULL;
 545         amd_iommu_rlookup_table[alias] = NULL;
 546 }
 547
 548 static void iommu_uninit_device(struct device *dev)
 549 {
 550         int devid;
 551         struct iommu_dev_data *dev_data;
 552
 553         devid = get_device_id(dev);
 554         if (devid < 0)
 555                 return;
 556
 557         dev_data = search_dev_data(devid);
 558         if (!dev_data)
 559                 return;
 560
 561         if (dev_data->domain)
 562                 detach_device(dev);
 563
 564         iommu_device_unlink(amd_iommu_rlookup_table[dev_data->devid]->iommu_dev,
 565                             dev);
 566
 567         iommu_group_remove_device(dev);
 568
 569         /* Remove dma-ops */
 570         dev->archdata.dma_ops = NULL;
 571
 572         /*
 573          * We keep dev_data around for unplugged devices and reuse it when the
 574          * device is re-plugged - not doing so would introduce a ton of races.
 575          */
 576 }
 577
 578 /****************************************************************************
 579  *
 580  * Interrupt handling functions
 581  *
 582  ****************************************************************************/
 583
 584 static void dump_dte_entry(u16 devid)
 585 {
 586         int i;
 587
 588         for (i = 0; i < 4; ++i)
 589                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 590                         amd_iommu_dev_table[devid].data[i]);
 591 }
 592
 593 static void dump_command(unsigned long phys_addr)
 594 {
 595         struct iommu_cmd *cmd = phys_to_virt(phys_addr);
 596         int i;
 597
 598         for (i = 0; i < 4; ++i)
 599                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 600 }
 601
 602 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 603 {
 604         int type, devid, domid, flags;
 605         volatile u32 *event = __evt;
 606         int count = 0;
 607         u64 address;
 608
 609 retry:
 610         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 611         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 612         domid   = (event[1] >> EVENT_DOMID_SHIFT) & EVENT_DOMID_MASK;
 613         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 614         address = (u64)(((u64)event[3]) << 32) | event[2];
 615
 616         if (type == 0) {
 617                 /* Did we hit the erratum? */
 618                 if (++count == LOOP_TIMEOUT) {
 619                         pr_err("AMD-Vi: No event written to event log\n");
 620                         return;
 621                 }
 622                 udelay(1);
 623                 goto retry;
 624         }
 625
 626         printk(KERN_ERR "AMD-Vi: Event logged [");
 627
 628         switch (type) {
 629         case EVENT_TYPE_ILL_DEV:
 630                 printk("ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x "
 631                        "address=0x%016llx flags=0x%04x]\n",
 632                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 633                        address, flags);
 634                 dump_dte_entry(devid);
 635                 break;
 636         case EVENT_TYPE_IO_FAULT:
 637                 printk("IO_PAGE_FAULT device=%02x:%02x.%x "
 638                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 639                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 640                        domid, address, flags);
 641                 break;
 642         case EVENT_TYPE_DEV_TAB_ERR:
 643                 printk("DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 644                        "address=0x%016llx flags=0x%04x]\n",
 645                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 646                        address, flags);
 647                 break;
 648         case EVENT_TYPE_PAGE_TAB_ERR:
 649                 printk("PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 650                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 651                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 652                        domid, address, flags);
 653                 break;
 654         case EVENT_TYPE_ILL_CMD:
 655                 printk("ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 656                 dump_command(address);
 657                 break;
 658         case EVENT_TYPE_CMD_HARD_ERR:
 659                 printk("COMMAND_HARDWARE_ERROR address=0x%016llx "
 660                        "flags=0x%04x]\n", address, flags);
 661                 break;
 662         case EVENT_TYPE_IOTLB_INV_TO:
 663                 printk("IOTLB_INV_TIMEOUT device=%02x:%02x.%x "
 664                        "address=0x%016llx]\n",
 665                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 666                        address);
 667                 break;
 668         case EVENT_TYPE_INV_DEV_REQ:
 669                 printk("INVALID_DEVICE_REQUEST device=%02x:%02x.%x "
 670                        "address=0x%016llx flags=0x%04x]\n",
 671                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 672                        address, flags);
 673                 break;
 674         default:
 675                 printk(KERN_ERR "UNKNOWN type=0x%02x]\n", type);
 676         }
 677
 678         memset(__evt, 0, 4 * sizeof(u32));
 679 }
 680
 681 static void iommu_poll_events(struct amd_iommu *iommu)
 682 {
 683         u32 head, tail;
 684
 685         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 686         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 687
 688         while (head != tail) {
 689                 iommu_print_event(iommu, iommu->evt_buf + head);
 690                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 691         }
 692
 693         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 694 }
 695
 696 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 697 {
 698         struct amd_iommu_fault fault;
 699
 700         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 701                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 702                 return;
 703         }
 704
 705         fault.address   = raw[1];
 706         fault.pasid     = PPR_PASID(raw[0]);
 707         fault.device_id = PPR_DEVID(raw[0]);
 708         fault.tag       = PPR_TAG(raw[0]);
 709         fault.flags     = PPR_FLAGS(raw[0]);
 710
 711         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 712 }
 713
 714 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 715 {
 716         u32 head, tail;
 717
 718         if (iommu->ppr_log == NULL)
 719                 return;
 720
 721         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 722         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 723
 724         while (head != tail) {
 725                 volatile u64 *raw;
 726                 u64 entry[2];
 727                 int i;
 728
 729                 raw = (u64 *)(iommu->ppr_log + head);
 730
 731                 /*
 732                  * Hardware bug: Interrupt may arrive before the entry is
 733                  * written to memory. If this happens we need to wait for the
 734                  * entry to arrive.
 735                  */
 736                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 737                         if (PPR_REQ_TYPE(raw[0]) != 0)
 738                                 break;
 739                         udelay(1);
 740                 }
 741
 742                 /* Avoid memcpy function-call overhead */
 743                 entry[0] = raw[0];
 744                 entry[1] = raw[1];
 745
 746                 /*
 747                  * To detect the hardware bug we need to clear the entry
 748                  * back to zero.
 749                  */
 750                 raw[0] = raw[1] = 0UL;
 751
 752                 /* Update head pointer of hardware ring-buffer */
 753                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 754                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 755
 756                 /* Handle PPR entry */
 757                 iommu_handle_ppr_entry(iommu, entry);
 758
 759                 /* Refresh ring-buffer information */
 760                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 761                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 762         }
 763 }
 764
 765 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 766 {
 767         struct amd_iommu *iommu = (struct amd_iommu *) data;
 768         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 769
 770         while (status & (MMIO_STATUS_EVT_INT_MASK | MMIO_STATUS_PPR_INT_MASK)) {
 771                 /* Enable EVT and PPR interrupts again */
 772                 writel((MMIO_STATUS_EVT_INT_MASK | MMIO_STATUS_PPR_INT_MASK),
 773                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 774
 775                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 776                         pr_devel("AMD-Vi: Processing IOMMU Event Log\n");
 777                         iommu_poll_events(iommu);
 778                 }
 779
 780                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 781                         pr_devel("AMD-Vi: Processing IOMMU PPR Log\n");
 782                         iommu_poll_ppr_log(iommu);
 783                 }
 784
 785                 /*
 786                  * Hardware bug: ERBT1312
 787                  * When re-enabling interrupt (by writing 1
 788                  * to clear the bit), the hardware might also try to set
 789                  * the interrupt bit in the event status register.
 790                  * In this scenario, the bit will be set, and disable
 791                  * subsequent interrupts.
 792                  *
 793                  * Workaround: The IOMMU driver should read back the
 794                  * status register and check if the interrupt bits are cleared.
 795                  * If not, driver will need to go through the interrupt handler
 796                  * again and re-clear the bits
 797                  */
 798                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 799         }
 800         return IRQ_HANDLED;
 801 }
 802
 803 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 804 {
 805         return IRQ_WAKE_THREAD;
 806 }
 807
 808 /****************************************************************************
 809  *
 810  * IOMMU command queuing functions
 811  *
 812  ****************************************************************************/
 813
 814 static int wait_on_sem(volatile u64 *sem)
 815 {
 816         int i = 0;
 817
 818         while (*sem == 0 && i < LOOP_TIMEOUT) {
 819                 udelay(1);
 820                 i += 1;
 821         }
 822
 823         if (i == LOOP_TIMEOUT) {
 824                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 825                 return -EIO;
 826         }
 827
 828         return 0;
 829 }
 830
 831 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 832                                struct iommu_cmd *cmd,
 833                                u32 tail)
 834 {
 835         u8 *target;
 836
 837         target = iommu->cmd_buf + tail;
 838         tail   = (tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
 839
 840         /* Copy command to buffer */
 841         memcpy(target, cmd, sizeof(*cmd));
 842
 843         /* Tell the IOMMU about it */
 844         writel(tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 845 }
 846
 847 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 848 {
 849         WARN_ON(address & 0x7ULL);
 850
 851         memset(cmd, 0, sizeof(*cmd));
 852         cmd->data[0] = lower_32_bits(__pa(address)) | CMD_COMPL_WAIT_STORE_MASK;
 853         cmd->data[1] = upper_32_bits(__pa(address));
 854         cmd->data[2] = 1;
 855         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 856 }
 857
 858 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 859 {
 860         memset(cmd, 0, sizeof(*cmd));
 861         cmd->data[0] = devid;
 862         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 863 }
 864
 865 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 866                                   size_t size, u16 domid, int pde)
 867 {
 868         u64 pages;
 869         bool s;
 870
 871         pages = iommu_num_pages(address, size, PAGE_SIZE);
 872         s     = false;
 873
 874         if (pages > 1) {
 875                 /*
 876                  * If we have to flush more than one page, flush all
 877                  * TLB entries for this domain
 878                  */
 879                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 880                 s = true;
 881         }
 882
 883         address &= PAGE_MASK;
 884
 885         memset(cmd, 0, sizeof(*cmd));
 886         cmd->data[1] |= domid;
 887         cmd->data[2]  = lower_32_bits(address);
 888         cmd->data[3]  = upper_32_bits(address);
 889         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 890         if (s) /* size bit - we flush more than one 4kb page */
 891                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 892         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 893                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 894 }
 895
 896 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 897                                   u64 address, size_t size)
 898 {
 899         u64 pages;
 900         bool s;
 901
 902         pages = iommu_num_pages(address, size, PAGE_SIZE);
 903         s     = false;
 904
 905         if (pages > 1) {
 906                 /*
 907                  * If we have to flush more than one page, flush all
 908                  * TLB entries for this domain
 909                  */
 910                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 911                 s = true;
 912         }
 913
 914         address &= PAGE_MASK;
 915
 916         memset(cmd, 0, sizeof(*cmd));
 917         cmd->data[0]  = devid;
 918         cmd->data[0] |= (qdep & 0xff) << 24;
 919         cmd->data[1]  = devid;
 920         cmd->data[2]  = lower_32_bits(address);
 921         cmd->data[3]  = upper_32_bits(address);
 922         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 923         if (s)
 924                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 925 }
 926
 927 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 928                                   u64 address, bool size)
 929 {
 930         memset(cmd, 0, sizeof(*cmd));
 931
 932         address &= ~(0xfffULL);
 933
 934         cmd->data[0]  = pasid;
 935         cmd->data[1]  = domid;
 936         cmd->data[2]  = lower_32_bits(address);
 937         cmd->data[3]  = upper_32_bits(address);
 938         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 939         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 940         if (size)
 941                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 942         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 943 }
 944
 945 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 946                                   int qdep, u64 address, bool size)
 947 {
 948         memset(cmd, 0, sizeof(*cmd));
 949
 950         address &= ~(0xfffULL);
 951
 952         cmd->data[0]  = devid;
 953         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 954         cmd->data[0] |= (qdep  & 0xff) << 24;
 955         cmd->data[1]  = devid;
 956         cmd->data[1] |= (pasid & 0xff) << 16;
 957         cmd->data[2]  = lower_32_bits(address);
 958         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 959         cmd->data[3]  = upper_32_bits(address);
 960         if (size)
 961                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 962         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 963 }
 964
 965 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 966                                int status, int tag, bool gn)
 967 {
 968         memset(cmd, 0, sizeof(*cmd));
 969
 970         cmd->data[0]  = devid;
 971         if (gn) {
 972                 cmd->data[1]  = pasid;
 973                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 974         }
 975         cmd->data[3]  = tag & 0x1ff;
 976         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
 977
 978         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
 979 }
 980
 981 static void build_inv_all(struct iommu_cmd *cmd)
 982 {
 983         memset(cmd, 0, sizeof(*cmd));
 984         CMD_SET_TYPE(cmd, CMD_INV_ALL);
 985 }
 986
 987 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
 988 {
 989         memset(cmd, 0, sizeof(*cmd));
 990         cmd->data[0] = devid;
 991         CMD_SET_TYPE(cmd, CMD_INV_IRT);
 992 }
 993
 994 /*
 995  * Writes the command to the IOMMUs command buffer and informs the
 996  * hardware about the new command.
 997  */
 998 static int iommu_queue_command_sync(struct amd_iommu *iommu,
 999                                     struct iommu_cmd *cmd,
1000                                     bool sync)
1001 {
1002         u32 left, tail, head, next_tail;
1003         unsigned long flags;
1004
1005 again:
1006         spin_lock_irqsave(&iommu->lock, flags);
1007
1008         head      = readl(iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
1009         tail      = readl(iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
1010         next_tail = (tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
1011         left      = (head - next_tail) % CMD_BUFFER_SIZE;
1012
1013         if (left <= 2) {
1014                 struct iommu_cmd sync_cmd;
1015                 volatile u64 sem = 0;
1016                 int ret;
1017
1018                 build_completion_wait(&sync_cmd, (u64)&sem);
1019                 copy_cmd_to_buffer(iommu, &sync_cmd, tail);
1020
1021                 spin_unlock_irqrestore(&iommu->lock, flags);
1022
1023                 if ((ret = wait_on_sem(&sem)) != 0)
1024                         return ret;
1025
1026                 goto again;
1027         }
1028
1029         copy_cmd_to_buffer(iommu, cmd, tail);
1030
1031         /* We need to sync now to make sure all commands are processed */
1032         iommu->need_sync = sync;
1033
1034         spin_unlock_irqrestore(&iommu->lock, flags);
1035
1036         return 0;
1037 }
1038
1039 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1040 {
1041         return iommu_queue_command_sync(iommu, cmd, true);
1042 }
1043
1044 /*
1045  * This function queues a completion wait command into the command
1046  * buffer of an IOMMU
1047  */
1048 static int iommu_completion_wait(struct amd_iommu *iommu)
1049 {
1050         struct iommu_cmd cmd;
1051         volatile u64 sem = 0;
1052         int ret;
1053
1054         if (!iommu->need_sync)
1055                 return 0;
1056
1057         build_completion_wait(&cmd, (u64)&sem);
1058
1059         ret = iommu_queue_command_sync(iommu, &cmd, false);
1060         if (ret)
1061                 return ret;
1062
1063         return wait_on_sem(&sem);
1064 }
1065
1066 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1067 {
1068         struct iommu_cmd cmd;
1069
1070         build_inv_dte(&cmd, devid);
1071
1072         return iommu_queue_command(iommu, &cmd);
1073 }
1074
1075 static void iommu_flush_dte_all(struct amd_iommu *iommu)
1076 {
1077         u32 devid;
1078
1079         for (devid = 0; devid <= 0xffff; ++devid)
1080                 iommu_flush_dte(iommu, devid);
1081
1082         iommu_completion_wait(iommu);
1083 }
1084
1085 /*
1086  * This function uses heavy locking and may disable irqs for some time. But
1087  * this is no issue because it is only called during resume.
1088  */
1089 static void iommu_flush_tlb_all(struct amd_iommu *iommu)
1090 {
1091         u32 dom_id;
1092
1093         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1094                 struct iommu_cmd cmd;
1095                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1096                                       dom_id, 1);
1097                 iommu_queue_command(iommu, &cmd);
1098         }
1099
1100         iommu_completion_wait(iommu);
1101 }
1102
1103 static void iommu_flush_all(struct amd_iommu *iommu)
1104 {
1105         struct iommu_cmd cmd;
1106
1107         build_inv_all(&cmd);
1108
1109         iommu_queue_command(iommu, &cmd);
1110         iommu_completion_wait(iommu);
1111 }
1112
1113 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1114 {
1115         struct iommu_cmd cmd;
1116
1117         build_inv_irt(&cmd, devid);
1118
1119         iommu_queue_command(iommu, &cmd);
1120 }
1121
1122 static void iommu_flush_irt_all(struct amd_iommu *iommu)
1123 {
1124         u32 devid;
1125
1126         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1127                 iommu_flush_irt(iommu, devid);
1128
1129         iommu_completion_wait(iommu);
1130 }
1131
1132 void iommu_flush_all_caches(struct amd_iommu *iommu)
1133 {
1134         if (iommu_feature(iommu, FEATURE_IA)) {
1135                 iommu_flush_all(iommu);
1136         } else {
1137                 iommu_flush_dte_all(iommu);
1138                 iommu_flush_irt_all(iommu);
1139                 iommu_flush_tlb_all(iommu);
1140         }
1141 }
1142
1143 /*
1144  * Command send function for flushing on-device TLB
1145  */
1146 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1147                               u64 address, size_t size)
1148 {
1149         struct amd_iommu *iommu;
1150         struct iommu_cmd cmd;
1151         int qdep;
1152
1153         qdep     = dev_data->ats.qdep;
1154         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1155
1156         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1157
1158         return iommu_queue_command(iommu, &cmd);
1159 }
1160
1161 /*
1162  * Command send function for invalidating a device table entry
1163  */
1164 static int device_flush_dte(struct iommu_dev_data *dev_data)
1165 {
1166         struct amd_iommu *iommu;
1167         u16 alias;
1168         int ret;
1169
1170         iommu = amd_iommu_rlookup_table[dev_data->devid];
1171         alias = dev_data->alias;
1172
1173         ret = iommu_flush_dte(iommu, dev_data->devid);
1174         if (!ret && alias != dev_data->devid)
1175                 ret = iommu_flush_dte(iommu, alias);
1176         if (ret)
1177                 return ret;
1178
1179         if (dev_data->ats.enabled)
1180                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1181
1182         return ret;
1183 }
1184
1185 /*
1186  * TLB invalidation function which is called from the mapping functions.
1187  * It invalidates a single PTE if the range to flush is within a single
1188  * page. Otherwise it flushes the whole TLB of the IOMMU.
1189  */
1190 static void __domain_flush_pages(struct protection_domain *domain,
1191                                  u64 address, size_t size, int pde)
1192 {
1193         struct iommu_dev_data *dev_data;
1194         struct iommu_cmd cmd;
1195         int ret = 0, i;
1196
1197         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1198
1199         for (i = 0; i < amd_iommus_present; ++i) {
1200                 if (!domain->dev_iommu[i])
1201                         continue;
1202
1203                 /*
1204                  * Devices of this domain are behind this IOMMU
1205                  * We need a TLB flush
1206                  */
1207                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1208         }
1209
1210         list_for_each_entry(dev_data, &domain->dev_list, list) {
1211
1212                 if (!dev_data->ats.enabled)
1213                         continue;
1214
1215                 ret |= device_flush_iotlb(dev_data, address, size);
1216         }
1217
1218         WARN_ON(ret);
1219 }
1220
1221 static void domain_flush_pages(struct protection_domain *domain,
1222                                u64 address, size_t size)
1223 {
1224         __domain_flush_pages(domain, address, size, 0);
1225 }
1226
1227 /* Flush the whole IO/TLB for a given protection domain */
1228 static void domain_flush_tlb(struct protection_domain *domain)
1229 {
1230         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1231 }
1232
1233 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1234 static void domain_flush_tlb_pde(struct protection_domain *domain)
1235 {
1236         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1237 }
1238
1239 static void domain_flush_complete(struct protection_domain *domain)
1240 {
1241         int i;
1242
1243         for (i = 0; i < amd_iommus_present; ++i) {
1244                 if (!domain->dev_iommu[i])
1245                         continue;
1246
1247                 /*
1248                  * Devices of this domain are behind this IOMMU
1249                  * We need to wait for completion of all commands.
1250                  */
1251                 iommu_completion_wait(amd_iommus[i]);
1252         }
1253 }
1254
1255
1256 /*
1257  * This function flushes the DTEs for all devices in domain
1258  */
1259 static void domain_flush_devices(struct protection_domain *domain)
1260 {
1261         struct iommu_dev_data *dev_data;
1262
1263         list_for_each_entry(dev_data, &domain->dev_list, list)
1264                 device_flush_dte(dev_data);
1265 }
1266
1267 /****************************************************************************
1268  *
1269  * The functions below are used the create the page table mappings for
1270  * unity mapped regions.
1271  *
1272  ****************************************************************************/
1273
1274 /*
1275  * This function is used to add another level to an IO page table. Adding
1276  * another level increases the size of the address space by 9 bits to a size up
1277  * to 64 bits.
1278  */
1279 static bool increase_address_space(struct protection_domain *domain,
1280                                    gfp_t gfp)
1281 {
1282         u64 *pte;
1283
1284         if (domain->mode == PAGE_MODE_6_LEVEL)
1285                 /* address space already 64 bit large */
1286                 return false;
1287
1288         pte = (void *)get_zeroed_page(gfp);
1289         if (!pte)
1290                 return false;
1291
1292         *pte             = PM_LEVEL_PDE(domain->mode,
1293                                         virt_to_phys(domain->pt_root));
1294         domain->pt_root  = pte;
1295         domain->mode    += 1;
1296         domain->updated  = true;
1297
1298         return true;
1299 }
1300
1301 static u64 *alloc_pte(struct protection_domain *domain,
1302                       unsigned long address,
1303                       unsigned long page_size,
1304                       u64 **pte_page,
1305                       gfp_t gfp)
1306 {
1307         int level, end_lvl;
1308         u64 *pte, *page;
1309
1310         BUG_ON(!is_power_of_2(page_size));
1311
1312         while (address > PM_LEVEL_SIZE(domain->mode))
1313                 increase_address_space(domain, gfp);
1314
1315         level   = domain->mode - 1;
1316         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1317         address = PAGE_SIZE_ALIGN(address, page_size);
1318         end_lvl = PAGE_SIZE_LEVEL(page_size);
1319
1320         while (level > end_lvl) {
1321                 u64 __pte, __npte;
1322
1323                 __pte = *pte;
1324
1325                 if (!IOMMU_PTE_PRESENT(__pte)) {
1326                         page = (u64 *)get_zeroed_page(gfp);
1327                         if (!page)
1328                                 return NULL;
1329
1330                         __npte = PM_LEVEL_PDE(level, virt_to_phys(page));
1331
1332                         if (cmpxchg64(pte, __pte, __npte)) {
1333                                 free_page((unsigned long)page);
1334                                 continue;
1335                         }
1336                 }
1337
1338                 /* No level skipping support yet */
1339                 if (PM_PTE_LEVEL(*pte) != level)
1340                         return NULL;
1341
1342                 level -= 1;
1343
1344                 pte = IOMMU_PTE_PAGE(*pte);
1345
1346                 if (pte_page && level == end_lvl)
1347                         *pte_page = pte;
1348
1349                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1350         }
1351
1352         return pte;
1353 }
1354
1355 /*
1356  * This function checks if there is a PTE for a given dma address. If
1357  * there is one, it returns the pointer to it.
1358  */
1359 static u64 *fetch_pte(struct protection_domain *domain,
1360                       unsigned long address,
1361                       unsigned long *page_size)
1362 {
1363         int level;
1364         u64 *pte;
1365
1366         if (address > PM_LEVEL_SIZE(domain->mode))
1367                 return NULL;
1368
1369         level      =  domain->mode - 1;
1370         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1371         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1372
1373         while (level > 0) {
1374
1375                 /* Not Present */
1376                 if (!IOMMU_PTE_PRESENT(*pte))
1377                         return NULL;
1378
1379                 /* Large PTE */
1380                 if (PM_PTE_LEVEL(*pte) == 7 ||
1381                     PM_PTE_LEVEL(*pte) == 0)
1382                         break;
1383
1384                 /* No level skipping support yet */
1385                 if (PM_PTE_LEVEL(*pte) != level)
1386                         return NULL;
1387
1388                 level -= 1;
1389
1390                 /* Walk to the next level */
1391                 pte        = IOMMU_PTE_PAGE(*pte);
1392                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1393                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1394         }
1395
1396         if (PM_PTE_LEVEL(*pte) == 0x07) {
1397                 unsigned long pte_mask;
1398
1399                 /*
1400                  * If we have a series of large PTEs, make
1401                  * sure to return a pointer to the first one.
1402                  */
1403                 *page_size = pte_mask = PTE_PAGE_SIZE(*pte);
1404                 pte_mask   = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1405                 pte        = (u64 *)(((unsigned long)pte) & pte_mask);
1406         }
1407
1408         return pte;
1409 }
1410
1411 /*
1412  * Generic mapping functions. It maps a physical address into a DMA
1413  * address space. It allocates the page table pages if necessary.
1414  * In the future it can be extended to a generic mapping function
1415  * supporting all features of AMD IOMMU page tables like level skipping
1416  * and full 64 bit address spaces.
1417  */
1418 static int iommu_map_page(struct protection_domain *dom,
1419                           unsigned long bus_addr,
1420                           unsigned long phys_addr,
1421                           unsigned long page_size,
1422                           int prot,
1423                           gfp_t gfp)
1424 {
1425         u64 __pte, *pte;
1426         int i, count;
1427
1428         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1429         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1430
1431         if (!(prot & IOMMU_PROT_MASK))
1432                 return -EINVAL;
1433
1434         count = PAGE_SIZE_PTE_COUNT(page_size);
1435         pte   = alloc_pte(dom, bus_addr, page_size, NULL, gfp);
1436
1437         if (!pte)
1438                 return -ENOMEM;
1439
1440         for (i = 0; i < count; ++i)
1441                 if (IOMMU_PTE_PRESENT(pte[i]))
1442                         return -EBUSY;
1443
1444         if (count > 1) {
1445                 __pte = PAGE_SIZE_PTE(phys_addr, page_size);
1446                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_P | IOMMU_PTE_FC;
1447         } else
1448                 __pte = phys_addr | IOMMU_PTE_P | IOMMU_PTE_FC;
1449
1450         if (prot & IOMMU_PROT_IR)
1451                 __pte |= IOMMU_PTE_IR;
1452         if (prot & IOMMU_PROT_IW)
1453                 __pte |= IOMMU_PTE_IW;
1454
1455         for (i = 0; i < count; ++i)
1456                 pte[i] = __pte;
1457
1458         update_domain(dom);
1459
1460         return 0;
1461 }
1462
1463 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1464                                       unsigned long bus_addr,
1465                                       unsigned long page_size)
1466 {
1467         unsigned long long unmapped;
1468         unsigned long unmap_size;
1469         u64 *pte;
1470
1471         BUG_ON(!is_power_of_2(page_size));
1472
1473         unmapped = 0;
1474
1475         while (unmapped < page_size) {
1476
1477                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1478
1479                 if (pte) {
1480                         int i, count;
1481
1482                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1483                         for (i = 0; i < count; i++)
1484                                 pte[i] = 0ULL;
1485                 }
1486
1487                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1488                 unmapped += unmap_size;
1489         }
1490
1491         BUG_ON(unmapped && !is_power_of_2(unmapped));
1492
1493         return unmapped;
1494 }
1495
1496 /****************************************************************************
1497  *
1498  * The next functions belong to the address allocator for the dma_ops
1499  * interface functions. They work like the allocators in the other IOMMU
1500  * drivers. Its basically a bitmap which marks the allocated pages in
1501  * the aperture. Maybe it could be enhanced in the future to a more
1502  * efficient allocator.
1503  *
1504  ****************************************************************************/
1505
1506 /*
1507  * The address allocator core functions.
1508  *
1509  * called with domain->lock held
1510  */
1511
1512 /*
1513  * Used to reserve address ranges in the aperture (e.g. for exclusion
1514  * ranges.
1515  */
1516 static void dma_ops_reserve_addresses(struct dma_ops_domain *dom,
1517                                       unsigned long start_page,
1518                                       unsigned int pages)
1519 {
1520         unsigned int i, last_page = dom->aperture_size >> PAGE_SHIFT;
1521
1522         if (start_page + pages > last_page)
1523                 pages = last_page - start_page;
1524
1525         for (i = start_page; i < start_page + pages; ++i) {
1526                 int index = i / APERTURE_RANGE_PAGES;
1527                 int page  = i % APERTURE_RANGE_PAGES;
1528                 __set_bit(page, dom->aperture[index]->bitmap);
1529         }
1530 }
1531
1532 /*
1533  * This function is used to add a new aperture range to an existing
1534  * aperture in case of dma_ops domain allocation or address allocation
1535  * failure.
1536  */
1537 static int alloc_new_range(struct dma_ops_domain *dma_dom,
1538                            bool populate, gfp_t gfp)
1539 {
1540         int index = dma_dom->aperture_size >> APERTURE_RANGE_SHIFT;
1541         unsigned long i, old_size, pte_pgsize;
1542         struct aperture_range *range;
1543         struct amd_iommu *iommu;
1544         unsigned long flags;
1545
1546 #ifdef CONFIG_IOMMU_STRESS
1547         populate = false;
1548 #endif
1549
1550         if (index >= APERTURE_MAX_RANGES)
1551                 return -ENOMEM;
1552
1553         range = kzalloc(sizeof(struct aperture_range), gfp);
1554         if (!range)
1555                 return -ENOMEM;
1556
1557         range->bitmap = (void *)get_zeroed_page(gfp);
1558         if (!range->bitmap)
1559                 goto out_free;
1560
1561         range->offset = dma_dom->aperture_size;
1562
1563         spin_lock_init(&range->bitmap_lock);
1564
1565         if (populate) {
1566                 unsigned long address = dma_dom->aperture_size;
1567                 int i, num_ptes = APERTURE_RANGE_PAGES / 512;
1568                 u64 *pte, *pte_page;
1569
1570                 for (i = 0; i < num_ptes; ++i) {
1571                         pte = alloc_pte(&dma_dom->domain, address, PAGE_SIZE,
1572                                         &pte_page, gfp);
1573                         if (!pte)
1574                                 goto out_free;
1575
1576                         range->pte_pages[i] = pte_page;
1577
1578                         address += APERTURE_RANGE_SIZE / 64;
1579                 }
1580         }
1581
1582         spin_lock_irqsave(&dma_dom->domain.lock, flags);
1583
1584         /* First take the bitmap_lock and then publish the range */
1585         spin_lock(&range->bitmap_lock);
1586
1587         old_size                 = dma_dom->aperture_size;
1588         dma_dom->aperture[index] = range;
1589         dma_dom->aperture_size  += APERTURE_RANGE_SIZE;
1590
1591         /* Reserve address range used for MSI messages */
1592         if (old_size < MSI_ADDR_BASE_LO &&
1593             dma_dom->aperture_size > MSI_ADDR_BASE_LO) {
1594                 unsigned long spage;
1595                 int pages;
1596
1597                 pages = iommu_num_pages(MSI_ADDR_BASE_LO, 0x10000, PAGE_SIZE);
1598                 spage = MSI_ADDR_BASE_LO >> PAGE_SHIFT;
1599
1600                 dma_ops_reserve_addresses(dma_dom, spage, pages);
1601         }
1602
1603         /* Initialize the exclusion range if necessary */
1604         for_each_iommu(iommu) {
1605                 if (iommu->exclusion_start &&
1606                     iommu->exclusion_start >= dma_dom->aperture[index]->offset
1607                     && iommu->exclusion_start < dma_dom->aperture_size) {
1608                         unsigned long startpage;
1609                         int pages = iommu_num_pages(iommu->exclusion_start,
1610                                                     iommu->exclusion_length,
1611                                                     PAGE_SIZE);
1612                         startpage = iommu->exclusion_start >> PAGE_SHIFT;
1613                         dma_ops_reserve_addresses(dma_dom, startpage, pages);
1614                 }
1615         }
1616
1617         /*
1618          * Check for areas already mapped as present in the new aperture
1619          * range and mark those pages as reserved in the allocator. Such
1620          * mappings may already exist as a result of requested unity
1621          * mappings for devices.
1622          */
1623         for (i = dma_dom->aperture[index]->offset;
1624              i < dma_dom->aperture_size;
1625              i += pte_pgsize) {
1626                 u64 *pte = fetch_pte(&dma_dom->domain, i, &pte_pgsize);
1627                 if (!pte || !IOMMU_PTE_PRESENT(*pte))
1628                         continue;
1629
1630                 dma_ops_reserve_addresses(dma_dom, i >> PAGE_SHIFT,
1631                                           pte_pgsize >> 12);
1632         }
1633
1634         update_domain(&dma_dom->domain);
1635
1636         spin_unlock(&range->bitmap_lock);
1637
1638         spin_unlock_irqrestore(&dma_dom->domain.lock, flags);
1639
1640         return 0;
1641
1642 out_free:
1643         update_domain(&dma_dom->domain);
1644
1645         free_page((unsigned long)range->bitmap);
1646
1647         kfree(range);
1648
1649         return -ENOMEM;
1650 }
1651
1652 static dma_addr_t dma_ops_aperture_alloc(struct dma_ops_domain *dom,
1653                                          struct aperture_range *range,
1654                                          unsigned long pages,
1655                                          unsigned long dma_mask,
1656                                          unsigned long boundary_size,
1657                                          unsigned long align_mask,
1658                                          bool trylock)
1659 {
1660         unsigned long offset, limit, flags;
1661         dma_addr_t address;
1662         bool flush = false;
1663
1664         offset = range->offset >> PAGE_SHIFT;
1665         limit  = iommu_device_max_index(APERTURE_RANGE_PAGES, offset,
1666                                         dma_mask >> PAGE_SHIFT);
1667
1668         if (trylock) {
1669                 if (!spin_trylock_irqsave(&range->bitmap_lock, flags))
1670                         return -1;
1671         } else {
1672                 spin_lock_irqsave(&range->bitmap_lock, flags);
1673         }
1674
1675         address = iommu_area_alloc(range->bitmap, limit, range->next_bit,
1676                                    pages, offset, boundary_size, align_mask);
1677         if (address == -1) {
1678                 /* Nothing found, retry one time */
1679                 address = iommu_area_alloc(range->bitmap, limit,
1680                                            0, pages, offset, boundary_size,
1681                                            align_mask);
1682                 flush = true;
1683         }
1684
1685         if (address != -1)
1686                 range->next_bit = address + pages;
1687
1688         spin_unlock_irqrestore(&range->bitmap_lock, flags);
1689
1690         if (flush) {
1691                 domain_flush_tlb(&dom->domain);
1692                 domain_flush_complete(&dom->domain);
1693         }
1694
1695         return address;
1696 }
1697
1698 static unsigned long dma_ops_area_alloc(struct device *dev,
1699                                         struct dma_ops_domain *dom,
1700                                         unsigned int pages,
1701                                         unsigned long align_mask,
1702                                         u64 dma_mask)
1703 {
1704         unsigned long boundary_size, mask;
1705         unsigned long address = -1;
1706         bool first = true;
1707         u32 start, i;
1708
1709         preempt_disable();
1710
1711         mask = dma_get_seg_boundary(dev);
1712
1713 again:
1714         start = this_cpu_read(*dom->next_index);
1715
1716         /* Sanity check - is it really necessary? */
1717         if (unlikely(start > APERTURE_MAX_RANGES)) {
1718                 start = 0;
1719                 this_cpu_write(*dom->next_index, 0);
1720         }
1721
1722         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
1723                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
1724
1725         for (i = 0; i < APERTURE_MAX_RANGES; ++i) {
1726                 struct aperture_range *range;
1727                 int index;
1728
1729                 index = (start + i) % APERTURE_MAX_RANGES;
1730
1731                 range = dom->aperture[index];
1732
1733                 if (!range || range->offset >= dma_mask)
1734                         continue;
1735
1736                 address = dma_ops_aperture_alloc(dom, range, pages,
1737                                                  dma_mask, boundary_size,
1738                                                  align_mask, first);
1739                 if (address != -1) {
1740                         address = range->offset + (address << PAGE_SHIFT);
1741                         this_cpu_write(*dom->next_index, index);
1742                         break;
1743                 }
1744         }
1745
1746         if (address == -1 && first) {
1747                 first = false;
1748                 goto again;
1749         }
1750
1751         preempt_enable();
1752
1753         return address;
1754 }
1755
1756 static unsigned long dma_ops_alloc_addresses(struct device *dev,
1757                                              struct dma_ops_domain *dom,
1758                                              unsigned int pages,
1759                                              unsigned long align_mask,
1760                                              u64 dma_mask)
1761 {
1762         unsigned long address = -1;
1763
1764         while (address == -1) {
1765                 address = dma_ops_area_alloc(dev, dom, pages,
1766                                              align_mask, dma_mask);
1767
1768                 if (address == -1 && alloc_new_range(dom, false, GFP_ATOMIC))
1769                         break;
1770         }
1771
1772         if (unlikely(address == -1))
1773                 address = DMA_ERROR_CODE;
1774
1775         WARN_ON((address + (PAGE_SIZE*pages)) > dom->aperture_size);
1776
1777         return address;
1778 }
1779
1780 /*
1781  * The address free function.
1782  *
1783  * called with domain->lock held
1784  */
1785 static void dma_ops_free_addresses(struct dma_ops_domain *dom,
1786                                    unsigned long address,
1787                                    unsigned int pages)
1788 {
1789         unsigned i = address >> APERTURE_RANGE_SHIFT;
1790         struct aperture_range *range = dom->aperture[i];
1791         unsigned long flags;
1792
1793         BUG_ON(i >= APERTURE_MAX_RANGES || range == NULL);
1794
1795 #ifdef CONFIG_IOMMU_STRESS
1796         if (i < 4)
1797                 return;
1798 #endif
1799
1800         if (amd_iommu_unmap_flush) {
1801                 domain_flush_tlb(&dom->domain);
1802                 domain_flush_complete(&dom->domain);
1803         }
1804
1805         address = (address % APERTURE_RANGE_SIZE) >> PAGE_SHIFT;
1806
1807         spin_lock_irqsave(&range->bitmap_lock, flags);
1808         if (address + pages > range->next_bit)
1809                 range->next_bit = address + pages;
1810         bitmap_clear(range->bitmap, address, pages);
1811         spin_unlock_irqrestore(&range->bitmap_lock, flags);
1812
1813 }
1814
1815 /****************************************************************************
1816  *
1817  * The next functions belong to the domain allocation. A domain is
1818  * allocated for every IOMMU as the default domain. If device isolation
1819  * is enabled, every device get its own domain. The most important thing
1820  * about domains is the page table mapping the DMA address space they
1821  * contain.
1822  *
1823  ****************************************************************************/
1824
1825 /*
1826  * This function adds a protection domain to the global protection domain list
1827  */
1828 static void add_domain_to_list(struct protection_domain *domain)
1829 {
1830         unsigned long flags;
1831
1832         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1833         list_add(&domain->list, &amd_iommu_pd_list);
1834         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1835 }
1836
1837 /*
1838  * This function removes a protection domain to the global
1839  * protection domain list
1840  */
1841 static void del_domain_from_list(struct protection_domain *domain)
1842 {
1843         unsigned long flags;
1844
1845         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1846         list_del(&domain->list);
1847         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1848 }
1849
1850 static u16 domain_id_alloc(void)
1851 {
1852         unsigned long flags;
1853         int id;
1854
1855         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1856         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1857         BUG_ON(id == 0);
1858         if (id > 0 && id < MAX_DOMAIN_ID)
1859                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1860         else
1861                 id = 0;
1862         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1863
1864         return id;
1865 }
1866
1867 static void domain_id_free(int id)
1868 {
1869         unsigned long flags;
1870
1871         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1872         if (id > 0 && id < MAX_DOMAIN_ID)
1873                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1874         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1875 }
1876
1877 #define DEFINE_FREE_PT_FN(LVL, FN)                              \
1878 static void free_pt_##LVL (unsigned long __pt)                  \
1879 {                                                               \
1880         unsigned long p;                                        \
1881         u64 *pt;                                                \
1882         int i;                                                  \
1883                                                                 \
1884         pt = (u64 *)__pt;                                       \
1885                                                                 \
1886         for (i = 0; i < 512; ++i) {                             \
1887                 /* PTE present? */                              \
1888                 if (!IOMMU_PTE_PRESENT(pt[i]))                  \
1889                         continue;                               \
1890                                                                 \
1891                 /* Large PTE? */                                \
1892                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                 \
1893                     PM_PTE_LEVEL(pt[i]) == 7)                   \
1894                         continue;                               \
1895                                                                 \
1896                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);       \
1897                 FN(p);                                          \
1898         }                                                       \
1899         free_page((unsigned long)pt);                           \
1900 }
1901
1902 DEFINE_FREE_PT_FN(l2, free_page)
1903 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1904 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1905 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1906 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1907
1908 static void free_pagetable(struct protection_domain *domain)
1909 {
1910         unsigned long root = (unsigned long)domain->pt_root;
1911
1912         switch (domain->mode) {
1913         case PAGE_MODE_NONE:
1914                 break;
1915         case PAGE_MODE_1_LEVEL:
1916                 free_page(root);
1917                 break;
1918         case PAGE_MODE_2_LEVEL:
1919                 free_pt_l2(root);
1920                 break;
1921         case PAGE_MODE_3_LEVEL:
1922                 free_pt_l3(root);
1923                 break;
1924         case PAGE_MODE_4_LEVEL:
1925                 free_pt_l4(root);
1926                 break;
1927         case PAGE_MODE_5_LEVEL:
1928                 free_pt_l5(root);
1929                 break;
1930         case PAGE_MODE_6_LEVEL:
1931                 free_pt_l6(root);
1932                 break;
1933         default:
1934                 BUG();
1935         }
1936 }
1937
1938 static void free_gcr3_tbl_level1(u64 *tbl)
1939 {
1940         u64 *ptr;
1941         int i;
1942
1943         for (i = 0; i < 512; ++i) {
1944                 if (!(tbl[i] & GCR3_VALID))
1945                         continue;
1946
1947                 ptr = __va(tbl[i] & PAGE_MASK);
1948
1949                 free_page((unsigned long)ptr);
1950         }
1951 }
1952
1953 static void free_gcr3_tbl_level2(u64 *tbl)
1954 {
1955         u64 *ptr;
1956         int i;
1957
1958         for (i = 0; i < 512; ++i) {
1959                 if (!(tbl[i] & GCR3_VALID))
1960                         continue;
1961
1962                 ptr = __va(tbl[i] & PAGE_MASK);
1963
1964                 free_gcr3_tbl_level1(ptr);
1965         }
1966 }
1967
1968 static void free_gcr3_table(struct protection_domain *domain)
1969 {
1970         if (domain->glx == 2)
1971                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1972         else if (domain->glx == 1)
1973                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1974         else
1975                 BUG_ON(domain->glx != 0);
1976
1977         free_page((unsigned long)domain->gcr3_tbl);
1978 }
1979
1980 /*
1981  * Free a domain, only used if something went wrong in the
1982  * allocation path and we need to free an already allocated page table
1983  */
1984 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1985 {
1986         int i;
1987
1988         if (!dom)
1989                 return;
1990
1991         put_iova_domain(&dom->iovad);
1992
1993         free_percpu(dom->next_index);
1994
1995         del_domain_from_list(&dom->domain);
1996
1997         free_pagetable(&dom->domain);
1998
1999         for (i = 0; i < APERTURE_MAX_RANGES; ++i) {
2000                 if (!dom->aperture[i])
2001                         continue;
2002                 free_page((unsigned long)dom->aperture[i]->bitmap);
2003                 kfree(dom->aperture[i]);
2004         }
2005
2006         kfree(dom);
2007 }
2008
2009 static int dma_ops_domain_alloc_apertures(struct dma_ops_domain *dma_dom,
2010                                           int max_apertures)
2011 {
2012         int ret, i, apertures;
2013
2014         apertures = dma_dom->aperture_size >> APERTURE_RANGE_SHIFT;
2015         ret       = 0;
2016
2017         for (i = apertures; i < max_apertures; ++i) {
2018                 ret = alloc_new_range(dma_dom, false, GFP_KERNEL);
2019                 if (ret)
2020                         break;
2021         }
2022
2023         return ret;
2024 }
2025
2026 /*
2027  * Allocates a new protection domain usable for the dma_ops functions.
2028  * It also initializes the page table and the address allocator data
2029  * structures required for the dma_ops interface
2030  */
2031 static struct dma_ops_domain *dma_ops_domain_alloc(void)
2032 {
2033         struct dma_ops_domain *dma_dom;
2034         int cpu;
2035
2036         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
2037         if (!dma_dom)
2038                 return NULL;
2039
2040         if (protection_domain_init(&dma_dom->domain))
2041                 goto free_dma_dom;
2042
2043         dma_dom->next_index = alloc_percpu(u32);
2044         if (!dma_dom->next_index)
2045                 goto free_dma_dom;
2046
2047         dma_dom->domain.mode = PAGE_MODE_2_LEVEL;
2048         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2049         dma_dom->domain.flags = PD_DMA_OPS_MASK;
2050         dma_dom->domain.priv = dma_dom;
2051         if (!dma_dom->domain.pt_root)
2052                 goto free_dma_dom;
2053
2054         add_domain_to_list(&dma_dom->domain);
2055
2056         if (alloc_new_range(dma_dom, true, GFP_KERNEL))
2057                 goto free_dma_dom;
2058
2059         /*
2060          * mark the first page as allocated so we never return 0 as
2061          * a valid dma-address. So we can use 0 as error value
2062          */
2063         dma_dom->aperture[0]->bitmap[0] = 1;
2064
2065         for_each_possible_cpu(cpu)
2066                 *per_cpu_ptr(dma_dom->next_index, cpu) = 0;
2067
2068         init_iova_domain(&dma_dom->iovad, PAGE_SIZE,
2069                          IOVA_START_PFN, DMA_32BIT_PFN);
2070
2071         /* Initialize reserved ranges */
2072         copy_reserved_iova(&reserved_iova_ranges, &dma_dom->iovad);
2073
2074         return dma_dom;
2075
2076 free_dma_dom:
2077         dma_ops_domain_free(dma_dom);
2078
2079         return NULL;
2080 }
2081
2082 /*
2083  * little helper function to check whether a given protection domain is a
2084  * dma_ops domain
2085  */
2086 static bool dma_ops_domain(struct protection_domain *domain)
2087 {
2088         return domain->flags & PD_DMA_OPS_MASK;
2089 }
2090
2091 static void set_dte_entry(u16 devid, struct protection_domain *domain, bool ats)
2092 {
2093         u64 pte_root = 0;
2094         u64 flags = 0;
2095
2096         if (domain->mode != PAGE_MODE_NONE)
2097                 pte_root = virt_to_phys(domain->pt_root);
2098
2099         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
2100                     << DEV_ENTRY_MODE_SHIFT;
2101         pte_root |= IOMMU_PTE_IR | IOMMU_PTE_IW | IOMMU_PTE_P | IOMMU_PTE_TV;
2102
2103         flags = amd_iommu_dev_table[devid].data[1];
2104
2105         if (ats)
2106                 flags |= DTE_FLAG_IOTLB;
2107
2108         if (domain->flags & PD_IOMMUV2_MASK) {
2109                 u64 gcr3 = __pa(domain->gcr3_tbl);
2110                 u64 glx  = domain->glx;
2111                 u64 tmp;
2112
2113                 pte_root |= DTE_FLAG_GV;
2114                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
2115
2116                 /* First mask out possible old values for GCR3 table */
2117                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
2118                 flags    &= ~tmp;
2119
2120                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
2121                 flags    &= ~tmp;
2122
2123                 /* Encode GCR3 table into DTE */
2124                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
2125                 pte_root |= tmp;
2126
2127                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
2128                 flags    |= tmp;
2129
2130                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
2131                 flags    |= tmp;
2132         }
2133
2134         flags &= ~(0xffffUL);
2135         flags |= domain->id;
2136
2137         amd_iommu_dev_table[devid].data[1]  = flags;
2138         amd_iommu_dev_table[devid].data[0]  = pte_root;
2139 }
2140
2141 static void clear_dte_entry(u16 devid)
2142 {
2143         /* remove entry from the device table seen by the hardware */
2144         amd_iommu_dev_table[devid].data[0]  = IOMMU_PTE_P | IOMMU_PTE_TV;
2145         amd_iommu_dev_table[devid].data[1] &= DTE_FLAG_MASK;
2146
2147         amd_iommu_apply_erratum_63(devid);
2148 }
2149
2150 static void do_attach(struct iommu_dev_data *dev_data,
2151                       struct protection_domain *domain)
2152 {
2153         struct amd_iommu *iommu;
2154         u16 alias;
2155         bool ats;
2156
2157         iommu = amd_iommu_rlookup_table[dev_data->devid];
2158         alias = dev_data->alias;
2159         ats   = dev_data->ats.enabled;
2160
2161         /* Update data structures */
2162         dev_data->domain = domain;
2163         list_add(&dev_data->list, &domain->dev_list);
2164
2165         /* Do reference counting */
2166         domain->dev_iommu[iommu->index] += 1;
2167         domain->dev_cnt                 += 1;
2168
2169         /* Update device table */
2170         set_dte_entry(dev_data->devid, domain, ats);
2171         if (alias != dev_data->devid)
2172                 set_dte_entry(alias, domain, ats);
2173
2174         device_flush_dte(dev_data);
2175 }
2176
2177 static void do_detach(struct iommu_dev_data *dev_data)
2178 {
2179         struct amd_iommu *iommu;
2180         u16 alias;
2181
2182         /*
2183          * First check if the device is still attached. It might already
2184          * be detached from its domain because the generic
2185          * iommu_detach_group code detached it and we try again here in
2186          * our alias handling.
2187          */
2188         if (!dev_data->domain)
2189                 return;
2190
2191         iommu = amd_iommu_rlookup_table[dev_data->devid];
2192         alias = dev_data->alias;
2193
2194         /* decrease reference counters */
2195         dev_data->domain->dev_iommu[iommu->index] -= 1;
2196         dev_data->domain->dev_cnt                 -= 1;
2197
2198         /* Update data structures */
2199         dev_data->domain = NULL;
2200         list_del(&dev_data->list);
2201         clear_dte_entry(dev_data->devid);
2202         if (alias != dev_data->devid)
2203                 clear_dte_entry(alias);
2204
2205         /* Flush the DTE entry */
2206         device_flush_dte(dev_data);
2207 }
2208
2209 /*
2210  * If a device is not yet associated with a domain, this function does
2211  * assigns it visible for the hardware
2212  */
2213 static int __attach_device(struct iommu_dev_data *dev_data,
2214                            struct protection_domain *domain)
2215 {
2216         int ret;
2217
2218         /*
2219          * Must be called with IRQs disabled. Warn here to detect early
2220          * when its not.
2221          */
2222         WARN_ON(!irqs_disabled());
2223
2224         /* lock domain */
2225         spin_lock(&domain->lock);
2226
2227         ret = -EBUSY;
2228         if (dev_data->domain != NULL)
2229                 goto out_unlock;
2230
2231         /* Attach alias group root */
2232         do_attach(dev_data, domain);
2233
2234         ret = 0;
2235
2236 out_unlock:
2237
2238         /* ready */
2239         spin_unlock(&domain->lock);
2240
2241         return ret;
2242 }
2243
2244
2245 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2246 {
2247         pci_disable_ats(pdev);
2248         pci_disable_pri(pdev);
2249         pci_disable_pasid(pdev);
2250 }
2251
2252 /* FIXME: Change generic reset-function to do the same */
2253 static int pri_reset_while_enabled(struct pci_dev *pdev)
2254 {
2255         u16 control;
2256         int pos;
2257
2258         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2259         if (!pos)
2260                 return -EINVAL;
2261
2262         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2263         control |= PCI_PRI_CTRL_RESET;
2264         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2265
2266         return 0;
2267 }
2268
2269 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2270 {
2271         bool reset_enable;
2272         int reqs, ret;
2273
2274         /* FIXME: Hardcode number of outstanding requests for now */
2275         reqs = 32;
2276         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2277                 reqs = 1;
2278         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2279
2280         /* Only allow access to user-accessible pages */
2281         ret = pci_enable_pasid(pdev, 0);
2282         if (ret)
2283                 goto out_err;
2284
2285         /* First reset the PRI state of the device */
2286         ret = pci_reset_pri(pdev);
2287         if (ret)
2288                 goto out_err;
2289
2290         /* Enable PRI */
2291         ret = pci_enable_pri(pdev, reqs);
2292         if (ret)
2293                 goto out_err;
2294
2295         if (reset_enable) {
2296                 ret = pri_reset_while_enabled(pdev);
2297                 if (ret)
2298                         goto out_err;
2299         }
2300
2301         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2302         if (ret)
2303                 goto out_err;
2304
2305         return 0;
2306
2307 out_err:
2308         pci_disable_pri(pdev);
2309         pci_disable_pasid(pdev);
2310
2311         return ret;
2312 }
2313
2314 /* FIXME: Move this to PCI code */
2315 #define PCI_PRI_TLP_OFF         (1 << 15)
2316
2317 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2318 {
2319         u16 status;
2320         int pos;
2321
2322         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2323         if (!pos)
2324                 return false;
2325
2326         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2327
2328         return (status & PCI_PRI_TLP_OFF) ? true : false;
2329 }
2330
2331 /*
2332  * If a device is not yet associated with a domain, this function
2333  * assigns it visible for the hardware
2334  */
2335 static int attach_device(struct device *dev,
2336                          struct protection_domain *domain)
2337 {
2338         struct pci_dev *pdev;
2339         struct iommu_dev_data *dev_data;
2340         unsigned long flags;
2341         int ret;
2342
2343         dev_data = get_dev_data(dev);
2344
2345         if (!dev_is_pci(dev))
2346                 goto skip_ats_check;
2347
2348         pdev = to_pci_dev(dev);
2349         if (domain->flags & PD_IOMMUV2_MASK) {
2350                 if (!dev_data->passthrough)
2351                         return -EINVAL;
2352
2353                 if (dev_data->iommu_v2) {
2354                         if (pdev_iommuv2_enable(pdev) != 0)
2355                                 return -EINVAL;
2356
2357                         dev_data->ats.enabled = true;
2358                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2359                         dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2360                 }
2361         } else if (amd_iommu_iotlb_sup &&
2362                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2363                 dev_data->ats.enabled = true;
2364                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2365         }
2366
2367 skip_ats_check:
2368         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2369         ret = __attach_device(dev_data, domain);
2370         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2371
2372         /*
2373          * We might boot into a crash-kernel here. The crashed kernel
2374          * left the caches in the IOMMU dirty. So we have to flush
2375          * here to evict all dirty stuff.
2376          */
2377         domain_flush_tlb_pde(domain);
2378
2379         return ret;
2380 }
2381
2382 /*
2383  * Removes a device from a protection domain (unlocked)
2384  */
2385 static void __detach_device(struct iommu_dev_data *dev_data)
2386 {
2387         struct protection_domain *domain;
2388
2389         /*
2390          * Must be called with IRQs disabled. Warn here to detect early
2391          * when its not.
2392          */
2393         WARN_ON(!irqs_disabled());
2394
2395         if (WARN_ON(!dev_data->domain))
2396                 return;
2397
2398         domain = dev_data->domain;
2399
2400         spin_lock(&domain->lock);
2401
2402         do_detach(dev_data);
2403
2404         spin_unlock(&domain->lock);
2405 }
2406
2407 /*
2408  * Removes a device from a protection domain (with devtable_lock held)
2409  */
2410 static void detach_device(struct device *dev)
2411 {
2412         struct protection_domain *domain;
2413         struct iommu_dev_data *dev_data;
2414         unsigned long flags;
2415
2416         dev_data = get_dev_data(dev);
2417         domain   = dev_data->domain;
2418
2419         /* lock device table */
2420         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2421         __detach_device(dev_data);
2422         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2423
2424         if (!dev_is_pci(dev))
2425                 return;
2426
2427         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2428                 pdev_iommuv2_disable(to_pci_dev(dev));
2429         else if (dev_data->ats.enabled)
2430                 pci_disable_ats(to_pci_dev(dev));
2431
2432         dev_data->ats.enabled = false;
2433 }
2434
2435 static int amd_iommu_add_device(struct device *dev)
2436 {
2437         struct iommu_dev_data *dev_data;
2438         struct iommu_domain *domain;
2439         struct amd_iommu *iommu;
2440         int ret, devid;
2441
2442         if (!check_device(dev) || get_dev_data(dev))
2443                 return 0;
2444
2445         devid = get_device_id(dev);
2446         if (devid < 0)
2447                 return devid;
2448
2449         iommu = amd_iommu_rlookup_table[devid];
2450
2451         ret = iommu_init_device(dev);
2452         if (ret) {
2453                 if (ret != -ENOTSUPP)
2454                         pr_err("Failed to initialize device %s - trying to proceed anyway\n",
2455                                 dev_name(dev));
2456
2457                 iommu_ignore_device(dev);
2458                 dev->archdata.dma_ops = &nommu_dma_ops;
2459                 goto out;
2460         }
2461         init_iommu_group(dev);
2462
2463         dev_data = get_dev_data(dev);
2464
2465         BUG_ON(!dev_data);
2466
2467         if (iommu_pass_through || dev_data->iommu_v2)
2468                 iommu_request_dm_for_dev(dev);
2469
2470         /* Domains are initialized for this device - have a look what we ended up with */
2471         domain = iommu_get_domain_for_dev(dev);
2472         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2473                 dev_data->passthrough = true;
2474         else
2475                 dev->archdata.dma_ops = &amd_iommu_dma_ops;
2476
2477 out:
2478         iommu_completion_wait(iommu);
2479
2480         return 0;
2481 }
2482
2483 static void amd_iommu_remove_device(struct device *dev)
2484 {
2485         struct amd_iommu *iommu;
2486         int devid;
2487
2488         if (!check_device(dev))
2489                 return;
2490
2491         devid = get_device_id(dev);
2492         if (devid < 0)
2493                 return;
2494
2495         iommu = amd_iommu_rlookup_table[devid];
2496
2497         iommu_uninit_device(dev);
2498         iommu_completion_wait(iommu);
2499 }
2500
2501 static struct iommu_group *amd_iommu_device_group(struct device *dev)
2502 {
2503         if (dev_is_pci(dev))
2504                 return pci_device_group(dev);
2505
2506         return acpihid_device_group(dev);
2507 }
2508
2509 /*****************************************************************************
2510  *
2511  * The next functions belong to the dma_ops mapping/unmapping code.
2512  *
2513  *****************************************************************************/
2514
2515 /*
2516  * In the dma_ops path we only have the struct device. This function
2517  * finds the corresponding IOMMU, the protection domain and the
2518  * requestor id for a given device.
2519  * If the device is not yet associated with a domain this is also done
2520  * in this function.
2521  */
2522 static struct protection_domain *get_domain(struct device *dev)
2523 {
2524         struct protection_domain *domain;
2525         struct iommu_domain *io_domain;
2526
2527         if (!check_device(dev))
2528                 return ERR_PTR(-EINVAL);
2529
2530         io_domain = iommu_get_domain_for_dev(dev);
2531         if (!io_domain)
2532                 return NULL;
2533
2534         domain = to_pdomain(io_domain);
2535         if (!dma_ops_domain(domain))
2536                 return ERR_PTR(-EBUSY);
2537
2538         return domain;
2539 }
2540
2541 static void update_device_table(struct protection_domain *domain)
2542 {
2543         struct iommu_dev_data *dev_data;
2544
2545         list_for_each_entry(dev_data, &domain->dev_list, list)
2546                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled);
2547 }
2548
2549 static void update_domain(struct protection_domain *domain)
2550 {
2551         if (!domain->updated)
2552                 return;
2553
2554         update_device_table(domain);
2555
2556         domain_flush_devices(domain);
2557         domain_flush_tlb_pde(domain);
2558
2559         domain->updated = false;
2560 }
2561
2562 /*
2563  * This function contains common code for mapping of a physically
2564  * contiguous memory region into DMA address space. It is used by all
2565  * mapping functions provided with this IOMMU driver.
2566  * Must be called with the domain lock held.
2567  */
2568 static dma_addr_t __map_single(struct device *dev,
2569                                struct dma_ops_domain *dma_dom,
2570                                phys_addr_t paddr,
2571                                size_t size,
2572                                int direction,
2573                                bool align,
2574                                u64 dma_mask)
2575 {
2576         dma_addr_t offset = paddr & ~PAGE_MASK;
2577         dma_addr_t address, start, ret;
2578         unsigned int pages;
2579         unsigned long align_mask = 0;
2580         int prot = 0;
2581         int i;
2582
2583         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2584         paddr &= PAGE_MASK;
2585
2586         if (align)
2587                 align_mask = (1UL << get_order(size)) - 1;
2588
2589         address = dma_ops_alloc_addresses(dev, dma_dom, pages, align_mask,
2590                                           dma_mask);
2591
2592         if (address == DMA_ERROR_CODE)
2593                 goto out;
2594
2595         if (direction == DMA_TO_DEVICE)
2596                 prot = IOMMU_PROT_IR;
2597         else if (direction == DMA_FROM_DEVICE)
2598                 prot = IOMMU_PROT_IW;
2599         else if (direction == DMA_BIDIRECTIONAL)
2600                 prot = IOMMU_PROT_IW | IOMMU_PROT_IR;
2601
2602         start = address;
2603         for (i = 0; i < pages; ++i) {
2604                 ret = iommu_map_page(&dma_dom->domain, start, paddr,
2605                                      PAGE_SIZE, prot, GFP_ATOMIC);
2606                 if (ret)
2607                         goto out_unmap;
2608
2609                 paddr += PAGE_SIZE;
2610                 start += PAGE_SIZE;
2611         }
2612         address += offset;
2613
2614         if (unlikely(amd_iommu_np_cache)) {
2615                 domain_flush_pages(&dma_dom->domain, address, size);
2616                 domain_flush_complete(&dma_dom->domain);
2617         }
2618
2619 out:
2620         return address;
2621
2622 out_unmap:
2623
2624         for (--i; i >= 0; --i) {
2625                 start -= PAGE_SIZE;
2626                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2627         }
2628
2629         dma_ops_free_addresses(dma_dom, address, pages);
2630
2631         return DMA_ERROR_CODE;
2632 }
2633
2634 /*
2635  * Does the reverse of the __map_single function. Must be called with
2636  * the domain lock held too
2637  */
2638 static void __unmap_single(struct dma_ops_domain *dma_dom,
2639                            dma_addr_t dma_addr,
2640                            size_t size,
2641                            int dir)
2642 {
2643         dma_addr_t flush_addr;
2644         dma_addr_t i, start;
2645         unsigned int pages;
2646
2647         if ((dma_addr == DMA_ERROR_CODE) ||
2648             (dma_addr + size > dma_dom->aperture_size))
2649                 return;
2650
2651         flush_addr = dma_addr;
2652         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2653         dma_addr &= PAGE_MASK;
2654         start = dma_addr;
2655
2656         for (i = 0; i < pages; ++i) {
2657                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2658                 start += PAGE_SIZE;
2659         }
2660
2661         dma_ops_free_addresses(dma_dom, dma_addr, pages);
2662 }
2663
2664 /*
2665  * The exported map_single function for dma_ops.
2666  */
2667 static dma_addr_t map_page(struct device *dev, struct page *page,
2668                            unsigned long offset, size_t size,
2669                            enum dma_data_direction dir,
2670                            struct dma_attrs *attrs)
2671 {
2672         phys_addr_t paddr = page_to_phys(page) + offset;
2673         struct protection_domain *domain;
2674         u64 dma_mask;
2675
2676         domain = get_domain(dev);
2677         if (PTR_ERR(domain) == -EINVAL)
2678                 return (dma_addr_t)paddr;
2679         else if (IS_ERR(domain))
2680                 return DMA_ERROR_CODE;
2681
2682         dma_mask = *dev->dma_mask;
2683
2684         return __map_single(dev, domain->priv, paddr, size, dir, false,
2685                             dma_mask);
2686 }
2687
2688 /*
2689  * The exported unmap_single function for dma_ops.
2690  */
2691 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2692                        enum dma_data_direction dir, struct dma_attrs *attrs)
2693 {
2694         struct protection_domain *domain;
2695
2696         domain = get_domain(dev);
2697         if (IS_ERR(domain))
2698                 return;
2699
2700         __unmap_single(domain->priv, dma_addr, size, dir);
2701 }
2702
2703 /*
2704  * The exported map_sg function for dma_ops (handles scatter-gather
2705  * lists).
2706  */
2707 static int map_sg(struct device *dev, struct scatterlist *sglist,
2708                   int nelems, enum dma_data_direction dir,
2709                   struct dma_attrs *attrs)
2710 {
2711         struct protection_domain *domain;
2712         int i;
2713         struct scatterlist *s;
2714         phys_addr_t paddr;
2715         int mapped_elems = 0;
2716         u64 dma_mask;
2717
2718         domain = get_domain(dev);
2719         if (IS_ERR(domain))
2720                 return 0;
2721
2722         dma_mask = *dev->dma_mask;
2723
2724         for_each_sg(sglist, s, nelems, i) {
2725                 paddr = sg_phys(s);
2726
2727                 s->dma_address = __map_single(dev, domain->priv,
2728                                               paddr, s->length, dir, false,
2729                                               dma_mask);
2730
2731                 if (s->dma_address) {
2732                         s->dma_length = s->length;
2733                         mapped_elems++;
2734                 } else
2735                         goto unmap;
2736         }
2737
2738         return mapped_elems;
2739
2740 unmap:
2741         for_each_sg(sglist, s, mapped_elems, i) {
2742                 if (s->dma_address)
2743                         __unmap_single(domain->priv, s->dma_address,
2744                                        s->dma_length, dir);
2745                 s->dma_address = s->dma_length = 0;
2746         }
2747
2748         return 0;
2749 }
2750
2751 /*
2752  * The exported map_sg function for dma_ops (handles scatter-gather
2753  * lists).
2754  */
2755 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2756                      int nelems, enum dma_data_direction dir,
2757                      struct dma_attrs *attrs)
2758 {
2759         struct protection_domain *domain;
2760         struct scatterlist *s;
2761         int i;
2762
2763         domain = get_domain(dev);
2764         if (IS_ERR(domain))
2765                 return;
2766
2767         for_each_sg(sglist, s, nelems, i) {
2768                 __unmap_single(domain->priv, s->dma_address,
2769                                s->dma_length, dir);
2770                 s->dma_address = s->dma_length = 0;
2771         }
2772 }
2773
2774 /*
2775  * The exported alloc_coherent function for dma_ops.
2776  */
2777 static void *alloc_coherent(struct device *dev, size_t size,
2778                             dma_addr_t *dma_addr, gfp_t flag,
2779                             struct dma_attrs *attrs)
2780 {
2781         u64 dma_mask = dev->coherent_dma_mask;
2782         struct protection_domain *domain;
2783         struct page *page;
2784
2785         domain = get_domain(dev);
2786         if (PTR_ERR(domain) == -EINVAL) {
2787                 page = alloc_pages(flag, get_order(size));
2788                 *dma_addr = page_to_phys(page);
2789                 return page_address(page);
2790         } else if (IS_ERR(domain))
2791                 return NULL;
2792
2793         size      = PAGE_ALIGN(size);
2794         dma_mask  = dev->coherent_dma_mask;
2795         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2796         flag     |= __GFP_ZERO;
2797
2798         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2799         if (!page) {
2800                 if (!gfpflags_allow_blocking(flag))
2801                         return NULL;
2802
2803                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2804                                                  get_order(size));
2805                 if (!page)
2806                         return NULL;
2807         }
2808
2809         if (!dma_mask)
2810                 dma_mask = *dev->dma_mask;
2811
2812         *dma_addr = __map_single(dev, domain->priv, page_to_phys(page),
2813                                  size, DMA_BIDIRECTIONAL, true, dma_mask);
2814
2815         if (*dma_addr == DMA_ERROR_CODE)
2816                 goto out_free;
2817
2818         return page_address(page);
2819
2820 out_free:
2821
2822         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2823                 __free_pages(page, get_order(size));
2824
2825         return NULL;
2826 }
2827
2828 /*
2829  * The exported free_coherent function for dma_ops.
2830  */
2831 static void free_coherent(struct device *dev, size_t size,
2832                           void *virt_addr, dma_addr_t dma_addr,
2833                           struct dma_attrs *attrs)
2834 {
2835         struct protection_domain *domain;
2836         struct page *page;
2837
2838         page = virt_to_page(virt_addr);
2839         size = PAGE_ALIGN(size);
2840
2841         domain = get_domain(dev);
2842         if (IS_ERR(domain))
2843                 goto free_mem;
2844
2845         __unmap_single(domain->priv, dma_addr, size, DMA_BIDIRECTIONAL);
2846
2847 free_mem:
2848         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2849                 __free_pages(page, get_order(size));
2850 }
2851
2852 /*
2853  * This function is called by the DMA layer to find out if we can handle a
2854  * particular device. It is part of the dma_ops.
2855  */
2856 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2857 {
2858         return check_device(dev);
2859 }
2860
2861 static int set_dma_mask(struct device *dev, u64 mask)
2862 {
2863         struct protection_domain *domain;
2864         int max_apertures = 1;
2865
2866         domain = get_domain(dev);
2867         if (IS_ERR(domain))
2868                 return PTR_ERR(domain);
2869
2870         if (mask == DMA_BIT_MASK(64))
2871                 max_apertures = 8;
2872         else if (mask > DMA_BIT_MASK(32))
2873                 max_apertures = 4;
2874
2875         /*
2876          * To prevent lock contention it doesn't make sense to allocate more
2877          * apertures than online cpus
2878          */
2879         if (max_apertures > num_online_cpus())
2880                 max_apertures = num_online_cpus();
2881
2882         if (dma_ops_domain_alloc_apertures(domain->priv, max_apertures))
2883                 dev_err(dev, "Can't allocate %d iommu apertures\n",
2884                         max_apertures);
2885
2886         return 0;
2887 }
2888
2889 static struct dma_map_ops amd_iommu_dma_ops = {
2890         .alloc          = alloc_coherent,
2891         .free           = free_coherent,
2892         .map_page       = map_page,
2893         .unmap_page     = unmap_page,
2894         .map_sg         = map_sg,
2895         .unmap_sg       = unmap_sg,
2896         .dma_supported  = amd_iommu_dma_supported,
2897         .set_dma_mask   = set_dma_mask,
2898 };
2899
2900 static int init_reserved_iova_ranges(void)
2901 {
2902         struct pci_dev *pdev = NULL;
2903         struct iova *val;
2904
2905         init_iova_domain(&reserved_iova_ranges, PAGE_SIZE,
2906                          IOVA_START_PFN, DMA_32BIT_PFN);
2907
2908         lockdep_set_class(&reserved_iova_ranges.iova_rbtree_lock,
2909                           &reserved_rbtree_key);
2910
2911         /* MSI memory range */
2912         val = reserve_iova(&reserved_iova_ranges,
2913                            IOVA_PFN(MSI_RANGE_START), IOVA_PFN(MSI_RANGE_END));
2914         if (!val) {
2915                 pr_err("Reserving MSI range failed\n");
2916                 return -ENOMEM;
2917         }
2918
2919         /* HT memory range */
2920         val = reserve_iova(&reserved_iova_ranges,
2921                            IOVA_PFN(HT_RANGE_START), IOVA_PFN(HT_RANGE_END));
2922         if (!val) {
2923                 pr_err("Reserving HT range failed\n");
2924                 return -ENOMEM;
2925         }
2926
2927         /*
2928          * Memory used for PCI resources
2929          * FIXME: Check whether we can reserve the PCI-hole completly
2930          */
2931         for_each_pci_dev(pdev) {
2932                 int i;
2933
2934                 for (i = 0; i < PCI_NUM_RESOURCES; ++i) {
2935                         struct resource *r = &pdev->resource[i];
2936
2937                         if (!(r->flags & IORESOURCE_MEM))
2938                                 continue;
2939
2940                         val = reserve_iova(&reserved_iova_ranges,
2941                                            IOVA_PFN(r->start),
2942                                            IOVA_PFN(r->end));
2943                         if (!val) {
2944                                 pr_err("Reserve pci-resource range failed\n");
2945                                 return -ENOMEM;
2946                         }
2947                 }
2948         }
2949
2950         return 0;
2951 }
2952
2953 int __init amd_iommu_init_api(void)
2954 {
2955         int ret, err = 0;
2956
2957         ret = iova_cache_get();
2958         if (ret)
2959                 return ret;
2960
2961         ret = init_reserved_iova_ranges();
2962         if (ret)
2963                 return ret;
2964
2965         err = bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2966         if (err)
2967                 return err;
2968 #ifdef CONFIG_ARM_AMBA
2969         err = bus_set_iommu(&amba_bustype, &amd_iommu_ops);
2970         if (err)
2971                 return err;
2972 #endif
2973         err = bus_set_iommu(&platform_bus_type, &amd_iommu_ops);
2974         if (err)
2975                 return err;
2976         return 0;
2977 }
2978
2979 int __init amd_iommu_init_dma_ops(void)
2980 {
2981         swiotlb        = iommu_pass_through ? 1 : 0;
2982         iommu_detected = 1;
2983
2984         /*
2985          * In case we don't initialize SWIOTLB (actually the common case
2986          * when AMD IOMMU is enabled), make sure there are global
2987          * dma_ops set as a fall-back for devices not handled by this
2988          * driver (for example non-PCI devices).
2989          */
2990         if (!swiotlb)
2991                 dma_ops = &nommu_dma_ops;
2992
2993         if (amd_iommu_unmap_flush)
2994                 pr_info("AMD-Vi: IO/TLB flush on unmap enabled\n");
2995         else
2996                 pr_info("AMD-Vi: Lazy IO/TLB flushing enabled\n");
2997
2998         return 0;
2999 }
3000
3001 /*****************************************************************************
3002  *
3003  * The following functions belong to the exported interface of AMD IOMMU
3004  *
3005  * This interface allows access to lower level functions of the IOMMU
3006  * like protection domain handling and assignement of devices to domains
3007  * which is not possible with the dma_ops interface.
3008  *
3009  *****************************************************************************/
3010
3011 static void cleanup_domain(struct protection_domain *domain)
3012 {
3013         struct iommu_dev_data *entry;
3014         unsigned long flags;
3015
3016         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3017
3018         while (!list_empty(&domain->dev_list)) {
3019                 entry = list_first_entry(&domain->dev_list,
3020                                          struct iommu_dev_data, list);
3021                 __detach_device(entry);
3022         }
3023
3024         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3025 }
3026
3027 static void protection_domain_free(struct protection_domain *domain)
3028 {
3029         if (!domain)
3030                 return;
3031
3032         del_domain_from_list(domain);
3033
3034         if (domain->id)
3035                 domain_id_free(domain->id);
3036
3037         kfree(domain);
3038 }
3039
3040 static int protection_domain_init(struct protection_domain *domain)
3041 {
3042         spin_lock_init(&domain->lock);
3043         mutex_init(&domain->api_lock);
3044         domain->id = domain_id_alloc();
3045         if (!domain->id)
3046                 return -ENOMEM;
3047         INIT_LIST_HEAD(&domain->dev_list);
3048
3049         return 0;
3050 }
3051
3052 static struct protection_domain *protection_domain_alloc(void)
3053 {
3054         struct protection_domain *domain;
3055
3056         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
3057         if (!domain)
3058                 return NULL;
3059
3060         if (protection_domain_init(domain))
3061                 goto out_err;
3062
3063         add_domain_to_list(domain);
3064
3065         return domain;
3066
3067 out_err:
3068         kfree(domain);
3069
3070         return NULL;
3071 }
3072
3073 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
3074 {
3075         struct protection_domain *pdomain;
3076         struct dma_ops_domain *dma_domain;
3077
3078         switch (type) {
3079         case IOMMU_DOMAIN_UNMANAGED:
3080                 pdomain = protection_domain_alloc();
3081                 if (!pdomain)
3082                         return NULL;
3083
3084                 pdomain->mode    = PAGE_MODE_3_LEVEL;
3085                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
3086                 if (!pdomain->pt_root) {
3087                         protection_domain_free(pdomain);
3088                         return NULL;
3089                 }
3090
3091                 pdomain->domain.geometry.aperture_start = 0;
3092                 pdomain->domain.geometry.aperture_end   = ~0ULL;
3093                 pdomain->domain.geometry.force_aperture = true;
3094
3095                 break;
3096         case IOMMU_DOMAIN_DMA:
3097                 dma_domain = dma_ops_domain_alloc();
3098                 if (!dma_domain) {
3099                         pr_err("AMD-Vi: Failed to allocate\n");
3100                         return NULL;
3101                 }
3102                 pdomain = &dma_domain->domain;
3103                 break;
3104         case IOMMU_DOMAIN_IDENTITY:
3105                 pdomain = protection_domain_alloc();
3106                 if (!pdomain)
3107                         return NULL;
3108
3109                 pdomain->mode = PAGE_MODE_NONE;
3110                 break;
3111         default:
3112                 return NULL;
3113         }
3114
3115         return &pdomain->domain;
3116 }
3117
3118 static void amd_iommu_domain_free(struct iommu_domain *dom)
3119 {
3120         struct protection_domain *domain;
3121
3122         if (!dom)
3123                 return;
3124
3125         domain = to_pdomain(dom);
3126
3127         if (domain->dev_cnt > 0)
3128                 cleanup_domain(domain);
3129
3130         BUG_ON(domain->dev_cnt != 0);
3131
3132         if (domain->mode != PAGE_MODE_NONE)
3133                 free_pagetable(domain);
3134
3135         if (domain->flags & PD_IOMMUV2_MASK)
3136                 free_gcr3_table(domain);
3137
3138         protection_domain_free(domain);
3139 }
3140
3141 static void amd_iommu_detach_device(struct iommu_domain *dom,
3142                                     struct device *dev)
3143 {
3144         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3145         struct amd_iommu *iommu;
3146         int devid;
3147
3148         if (!check_device(dev))
3149                 return;
3150
3151         devid = get_device_id(dev);
3152         if (devid < 0)
3153                 return;
3154
3155         if (dev_data->domain != NULL)
3156                 detach_device(dev);
3157
3158         iommu = amd_iommu_rlookup_table[devid];
3159         if (!iommu)
3160                 return;
3161
3162         iommu_completion_wait(iommu);
3163 }
3164
3165 static int amd_iommu_attach_device(struct iommu_domain *dom,
3166                                    struct device *dev)
3167 {
3168         struct protection_domain *domain = to_pdomain(dom);
3169         struct iommu_dev_data *dev_data;
3170         struct amd_iommu *iommu;
3171         int ret;
3172
3173         if (!check_device(dev))
3174                 return -EINVAL;
3175
3176         dev_data = dev->archdata.iommu;
3177
3178         iommu = amd_iommu_rlookup_table[dev_data->devid];
3179         if (!iommu)
3180                 return -EINVAL;
3181
3182         if (dev_data->domain)
3183                 detach_device(dev);
3184
3185         ret = attach_device(dev, domain);
3186
3187         iommu_completion_wait(iommu);
3188
3189         return ret;
3190 }
3191
3192 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3193                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3194 {
3195         struct protection_domain *domain = to_pdomain(dom);
3196         int prot = 0;
3197         int ret;
3198
3199         if (domain->mode == PAGE_MODE_NONE)
3200                 return -EINVAL;
3201
3202         if (iommu_prot & IOMMU_READ)
3203                 prot |= IOMMU_PROT_IR;
3204         if (iommu_prot & IOMMU_WRITE)
3205                 prot |= IOMMU_PROT_IW;
3206
3207         mutex_lock(&domain->api_lock);
3208         ret = iommu_map_page(domain, iova, paddr, page_size, prot, GFP_KERNEL);
3209         mutex_unlock(&domain->api_lock);
3210
3211         return ret;
3212 }
3213
3214 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3215                            size_t page_size)
3216 {
3217         struct protection_domain *domain = to_pdomain(dom);
3218         size_t unmap_size;
3219
3220         if (domain->mode == PAGE_MODE_NONE)
3221                 return -EINVAL;
3222
3223         mutex_lock(&domain->api_lock);
3224         unmap_size = iommu_unmap_page(domain, iova, page_size);
3225         mutex_unlock(&domain->api_lock);
3226
3227         domain_flush_tlb_pde(domain);
3228
3229         return unmap_size;
3230 }
3231
3232 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3233                                           dma_addr_t iova)
3234 {
3235         struct protection_domain *domain = to_pdomain(dom);
3236         unsigned long offset_mask, pte_pgsize;
3237         u64 *pte, __pte;
3238
3239         if (domain->mode == PAGE_MODE_NONE)
3240                 return iova;
3241
3242         pte = fetch_pte(domain, iova, &pte_pgsize);
3243
3244         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3245                 return 0;
3246
3247         offset_mask = pte_pgsize - 1;
3248         __pte       = *pte & PM_ADDR_MASK;
3249
3250         return (__pte & ~offset_mask) | (iova & offset_mask);
3251 }
3252
3253 static bool amd_iommu_capable(enum iommu_cap cap)
3254 {
3255         switch (cap) {
3256         case IOMMU_CAP_CACHE_COHERENCY:
3257                 return true;
3258         case IOMMU_CAP_INTR_REMAP:
3259                 return (irq_remapping_enabled == 1);
3260         case IOMMU_CAP_NOEXEC:
3261                 return false;
3262         }
3263
3264         return false;
3265 }
3266
3267 static void amd_iommu_get_dm_regions(struct device *dev,
3268                                      struct list_head *head)
3269 {
3270         struct unity_map_entry *entry;
3271         int devid;
3272
3273         devid = get_device_id(dev);
3274         if (devid < 0)
3275                 return;
3276
3277         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3278                 struct iommu_dm_region *region;
3279
3280                 if (devid < entry->devid_start || devid > entry->devid_end)
3281                         continue;
3282
3283                 region = kzalloc(sizeof(*region), GFP_KERNEL);
3284                 if (!region) {
3285                         pr_err("Out of memory allocating dm-regions for %s\n",
3286                                 dev_name(dev));
3287                         return;
3288                 }
3289
3290                 region->start = entry->address_start;
3291                 region->length = entry->address_end - entry->address_start;
3292                 if (entry->prot & IOMMU_PROT_IR)
3293                         region->prot |= IOMMU_READ;
3294                 if (entry->prot & IOMMU_PROT_IW)
3295                         region->prot |= IOMMU_WRITE;
3296
3297                 list_add_tail(&region->list, head);
3298         }
3299 }
3300
3301 static void amd_iommu_put_dm_regions(struct device *dev,
3302                                      struct list_head *head)
3303 {
3304         struct iommu_dm_region *entry, *next;
3305
3306         list_for_each_entry_safe(entry, next, head, list)
3307                 kfree(entry);
3308 }
3309
3310 static void amd_iommu_apply_dm_region(struct device *dev,
3311                                       struct iommu_domain *domain,
3312                                       struct iommu_dm_region *region)
3313 {
3314         struct protection_domain *pdomain = to_pdomain(domain);
3315         struct dma_ops_domain *dma_dom = pdomain->priv;
3316         unsigned long start, end;
3317
3318         start = IOVA_PFN(region->start);
3319         end   = IOVA_PFN(region->start + region->length);
3320
3321         WARN_ON_ONCE(reserve_iova(&dma_dom->iovad, start, end) == NULL);
3322 }
3323
3324 static const struct iommu_ops amd_iommu_ops = {
3325         .capable = amd_iommu_capable,
3326         .domain_alloc = amd_iommu_domain_alloc,
3327         .domain_free  = amd_iommu_domain_free,
3328         .attach_dev = amd_iommu_attach_device,
3329         .detach_dev = amd_iommu_detach_device,
3330         .map = amd_iommu_map,
3331         .unmap = amd_iommu_unmap,
3332         .map_sg = default_iommu_map_sg,
3333         .iova_to_phys = amd_iommu_iova_to_phys,
3334         .add_device = amd_iommu_add_device,
3335         .remove_device = amd_iommu_remove_device,
3336         .device_group = amd_iommu_device_group,
3337         .get_dm_regions = amd_iommu_get_dm_regions,
3338         .put_dm_regions = amd_iommu_put_dm_regions,
3339         .apply_dm_region = amd_iommu_apply_dm_region,
3340         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3341 };
3342
3343 /*****************************************************************************
3344  *
3345  * The next functions do a basic initialization of IOMMU for pass through
3346  * mode
3347  *
3348  * In passthrough mode the IOMMU is initialized and enabled but not used for
3349  * DMA-API translation.
3350  *
3351  *****************************************************************************/
3352
3353 /* IOMMUv2 specific functions */
3354 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3355 {
3356         return atomic_notifier_chain_register(&ppr_notifier, nb);
3357 }
3358 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3359
3360 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3361 {
3362         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3363 }
3364 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3365
3366 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3367 {
3368         struct protection_domain *domain = to_pdomain(dom);
3369         unsigned long flags;
3370
3371         spin_lock_irqsave(&domain->lock, flags);
3372
3373         /* Update data structure */
3374         domain->mode    = PAGE_MODE_NONE;
3375         domain->updated = true;
3376
3377         /* Make changes visible to IOMMUs */
3378         update_domain(domain);
3379
3380         /* Page-table is not visible to IOMMU anymore, so free it */
3381         free_pagetable(domain);
3382
3383         spin_unlock_irqrestore(&domain->lock, flags);
3384 }
3385 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3386
3387 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3388 {
3389         struct protection_domain *domain = to_pdomain(dom);
3390         unsigned long flags;
3391         int levels, ret;
3392
3393         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3394                 return -EINVAL;
3395
3396         /* Number of GCR3 table levels required */
3397         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3398                 levels += 1;
3399
3400         if (levels > amd_iommu_max_glx_val)
3401                 return -EINVAL;
3402
3403         spin_lock_irqsave(&domain->lock, flags);
3404
3405         /*
3406          * Save us all sanity checks whether devices already in the
3407          * domain support IOMMUv2. Just force that the domain has no
3408          * devices attached when it is switched into IOMMUv2 mode.
3409          */
3410         ret = -EBUSY;
3411         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3412                 goto out;
3413
3414         ret = -ENOMEM;
3415         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3416         if (domain->gcr3_tbl == NULL)
3417                 goto out;
3418
3419         domain->glx      = levels;
3420         domain->flags   |= PD_IOMMUV2_MASK;
3421         domain->updated  = true;
3422
3423         update_domain(domain);
3424
3425         ret = 0;
3426
3427 out:
3428         spin_unlock_irqrestore(&domain->lock, flags);
3429
3430         return ret;
3431 }
3432 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3433
3434 static int __flush_pasid(struct protection_domain *domain, int pasid,
3435                          u64 address, bool size)
3436 {
3437         struct iommu_dev_data *dev_data;
3438         struct iommu_cmd cmd;
3439         int i, ret;
3440
3441         if (!(domain->flags & PD_IOMMUV2_MASK))
3442                 return -EINVAL;
3443
3444         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3445
3446         /*
3447          * IOMMU TLB needs to be flushed before Device TLB to
3448          * prevent device TLB refill from IOMMU TLB
3449          */
3450         for (i = 0; i < amd_iommus_present; ++i) {
3451                 if (domain->dev_iommu[i] == 0)
3452                         continue;
3453
3454                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3455                 if (ret != 0)
3456                         goto out;
3457         }
3458
3459         /* Wait until IOMMU TLB flushes are complete */
3460         domain_flush_complete(domain);
3461
3462         /* Now flush device TLBs */
3463         list_for_each_entry(dev_data, &domain->dev_list, list) {
3464                 struct amd_iommu *iommu;
3465                 int qdep;
3466
3467                 /*
3468                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3469                  * domain.
3470                  */
3471                 if (!dev_data->ats.enabled)
3472                         continue;
3473
3474                 qdep  = dev_data->ats.qdep;
3475                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3476
3477                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3478                                       qdep, address, size);
3479
3480                 ret = iommu_queue_command(iommu, &cmd);
3481                 if (ret != 0)
3482                         goto out;
3483         }
3484
3485         /* Wait until all device TLBs are flushed */
3486         domain_flush_complete(domain);
3487
3488         ret = 0;
3489
3490 out:
3491
3492         return ret;
3493 }
3494
3495 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3496                                   u64 address)
3497 {
3498         return __flush_pasid(domain, pasid, address, false);
3499 }
3500
3501 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3502                          u64 address)
3503 {
3504         struct protection_domain *domain = to_pdomain(dom);
3505         unsigned long flags;
3506         int ret;
3507
3508         spin_lock_irqsave(&domain->lock, flags);
3509         ret = __amd_iommu_flush_page(domain, pasid, address);
3510         spin_unlock_irqrestore(&domain->lock, flags);
3511
3512         return ret;
3513 }
3514 EXPORT_SYMBOL(amd_iommu_flush_page);
3515
3516 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3517 {
3518         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3519                              true);
3520 }
3521
3522 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3523 {
3524         struct protection_domain *domain = to_pdomain(dom);
3525         unsigned long flags;
3526         int ret;
3527
3528         spin_lock_irqsave(&domain->lock, flags);
3529         ret = __amd_iommu_flush_tlb(domain, pasid);
3530         spin_unlock_irqrestore(&domain->lock, flags);
3531
3532         return ret;
3533 }
3534 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3535
3536 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3537 {
3538         int index;
3539         u64 *pte;
3540
3541         while (true) {
3542
3543                 index = (pasid >> (9 * level)) & 0x1ff;
3544                 pte   = &root[index];
3545
3546                 if (level == 0)
3547                         break;
3548
3549                 if (!(*pte & GCR3_VALID)) {
3550                         if (!alloc)
3551                                 return NULL;
3552
3553                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3554                         if (root == NULL)
3555                                 return NULL;
3556
3557                         *pte = __pa(root) | GCR3_VALID;
3558                 }
3559
3560                 root = __va(*pte & PAGE_MASK);
3561
3562                 level -= 1;
3563         }
3564
3565         return pte;
3566 }
3567
3568 static int __set_gcr3(struct protection_domain *domain, int pasid,
3569                       unsigned long cr3)
3570 {
3571         u64 *pte;
3572
3573         if (domain->mode != PAGE_MODE_NONE)
3574                 return -EINVAL;
3575
3576         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3577         if (pte == NULL)
3578                 return -ENOMEM;
3579
3580         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3581
3582         return __amd_iommu_flush_tlb(domain, pasid);
3583 }
3584
3585 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3586 {
3587         u64 *pte;
3588
3589         if (domain->mode != PAGE_MODE_NONE)
3590                 return -EINVAL;
3591
3592         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3593         if (pte == NULL)
3594                 return 0;
3595
3596         *pte = 0;
3597
3598         return __amd_iommu_flush_tlb(domain, pasid);
3599 }
3600
3601 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3602                               unsigned long cr3)
3603 {
3604         struct protection_domain *domain = to_pdomain(dom);
3605         unsigned long flags;
3606         int ret;
3607
3608         spin_lock_irqsave(&domain->lock, flags);
3609         ret = __set_gcr3(domain, pasid, cr3);
3610         spin_unlock_irqrestore(&domain->lock, flags);
3611
3612         return ret;
3613 }
3614 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3615
3616 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3617 {
3618         struct protection_domain *domain = to_pdomain(dom);
3619         unsigned long flags;
3620         int ret;
3621
3622         spin_lock_irqsave(&domain->lock, flags);
3623         ret = __clear_gcr3(domain, pasid);
3624         spin_unlock_irqrestore(&domain->lock, flags);
3625
3626         return ret;
3627 }
3628 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3629
3630 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3631                            int status, int tag)
3632 {
3633         struct iommu_dev_data *dev_data;
3634         struct amd_iommu *iommu;
3635         struct iommu_cmd cmd;
3636
3637         dev_data = get_dev_data(&pdev->dev);
3638         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3639
3640         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3641                            tag, dev_data->pri_tlp);
3642
3643         return iommu_queue_command(iommu, &cmd);
3644 }
3645 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3646
3647 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3648 {
3649         struct protection_domain *pdomain;
3650
3651         pdomain = get_domain(&pdev->dev);
3652         if (IS_ERR(pdomain))
3653                 return NULL;
3654
3655         /* Only return IOMMUv2 domains */
3656         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3657                 return NULL;
3658
3659         return &pdomain->domain;
3660 }
3661 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3662
3663 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3664 {
3665         struct iommu_dev_data *dev_data;
3666
3667         if (!amd_iommu_v2_supported())
3668                 return;
3669
3670         dev_data = get_dev_data(&pdev->dev);
3671         dev_data->errata |= (1 << erratum);
3672 }
3673 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3674
3675 int amd_iommu_device_info(struct pci_dev *pdev,
3676                           struct amd_iommu_device_info *info)
3677 {
3678         int max_pasids;
3679         int pos;
3680
3681         if (pdev == NULL || info == NULL)
3682                 return -EINVAL;
3683
3684         if (!amd_iommu_v2_supported())
3685                 return -EINVAL;
3686
3687         memset(info, 0, sizeof(*info));
3688
3689         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3690         if (pos)
3691                 info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3692
3693         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3694         if (pos)
3695                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3696
3697         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3698         if (pos) {
3699                 int features;
3700
3701                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3702                 max_pasids = min(max_pasids, (1 << 20));
3703
3704                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3705                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3706
3707                 features = pci_pasid_features(pdev);
3708                 if (features & PCI_PASID_CAP_EXEC)
3709                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3710                 if (features & PCI_PASID_CAP_PRIV)
3711                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3712         }
3713
3714         return 0;
3715 }
3716 EXPORT_SYMBOL(amd_iommu_device_info);
3717
3718 #ifdef CONFIG_IRQ_REMAP
3719
3720 /*****************************************************************************
3721  *
3722  * Interrupt Remapping Implementation
3723  *
3724  *****************************************************************************/
3725
3726 union irte {
3727         u32 val;
3728         struct {
3729                 u32 valid       : 1,
3730                     no_fault    : 1,
3731                     int_type    : 3,
3732                     rq_eoi      : 1,
3733                     dm          : 1,
3734                     rsvd_1      : 1,
3735                     destination : 8,
3736                     vector      : 8,
3737                     rsvd_2      : 8;
3738         } fields;
3739 };
3740
3741 struct irq_2_irte {
3742         u16 devid; /* Device ID for IRTE table */
3743         u16 index; /* Index into IRTE table*/
3744 };
3745
3746 struct amd_ir_data {
3747         struct irq_2_irte                       irq_2_irte;
3748         union irte                              irte_entry;
3749         union {
3750                 struct msi_msg                  msi_entry;
3751         };
3752 };
3753
3754 static struct irq_chip amd_ir_chip;
3755
3756 #define DTE_IRQ_PHYS_ADDR_MASK  (((1ULL << 45)-1) << 6)
3757 #define DTE_IRQ_REMAP_INTCTL    (2ULL << 60)
3758 #define DTE_IRQ_TABLE_LEN       (8ULL << 1)
3759 #define DTE_IRQ_REMAP_ENABLE    1ULL
3760
3761 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3762 {
3763         u64 dte;
3764
3765         dte     = amd_iommu_dev_table[devid].data[2];
3766         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3767         dte     |= virt_to_phys(table->table);
3768         dte     |= DTE_IRQ_REMAP_INTCTL;
3769         dte     |= DTE_IRQ_TABLE_LEN;
3770         dte     |= DTE_IRQ_REMAP_ENABLE;
3771
3772         amd_iommu_dev_table[devid].data[2] = dte;
3773 }
3774
3775 #define IRTE_ALLOCATED (~1U)
3776
3777 static struct irq_remap_table *get_irq_table(u16 devid, bool ioapic)
3778 {
3779         struct irq_remap_table *table = NULL;
3780         struct amd_iommu *iommu;
3781         unsigned long flags;
3782         u16 alias;
3783
3784         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3785
3786         iommu = amd_iommu_rlookup_table[devid];
3787         if (!iommu)
3788                 goto out_unlock;
3789
3790         table = irq_lookup_table[devid];
3791         if (table)
3792                 goto out;
3793
3794         alias = amd_iommu_alias_table[devid];
3795         table = irq_lookup_table[alias];
3796         if (table) {
3797                 irq_lookup_table[devid] = table;
3798                 set_dte_irq_entry(devid, table);
3799                 iommu_flush_dte(iommu, devid);
3800                 goto out;
3801         }
3802
3803         /* Nothing there yet, allocate new irq remapping table */
3804         table = kzalloc(sizeof(*table), GFP_ATOMIC);
3805         if (!table)
3806                 goto out;
3807
3808         /* Initialize table spin-lock */
3809         spin_lock_init(&table->lock);
3810
3811         if (ioapic)
3812                 /* Keep the first 32 indexes free for IOAPIC interrupts */
3813                 table->min_index = 32;
3814
3815         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_ATOMIC);
3816         if (!table->table) {
3817                 kfree(table);
3818                 table = NULL;
3819                 goto out;
3820         }
3821
3822         memset(table->table, 0, MAX_IRQS_PER_TABLE * sizeof(u32));
3823
3824         if (ioapic) {
3825                 int i;
3826
3827                 for (i = 0; i < 32; ++i)
3828                         table->table[i] = IRTE_ALLOCATED;
3829         }
3830
3831         irq_lookup_table[devid] = table;
3832         set_dte_irq_entry(devid, table);
3833         iommu_flush_dte(iommu, devid);
3834         if (devid != alias) {
3835                 irq_lookup_table[alias] = table;
3836                 set_dte_irq_entry(alias, table);
3837                 iommu_flush_dte(iommu, alias);
3838         }
3839
3840 out:
3841         iommu_completion_wait(iommu);
3842
3843 out_unlock:
3844         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3845
3846         return table;
3847 }
3848
3849 static int alloc_irq_index(u16 devid, int count)
3850 {
3851         struct irq_remap_table *table;
3852         unsigned long flags;
3853         int index, c;
3854
3855         table = get_irq_table(devid, false);
3856         if (!table)
3857                 return -ENODEV;
3858
3859         spin_lock_irqsave(&table->lock, flags);
3860
3861         /* Scan table for free entries */
3862         for (c = 0, index = table->min_index;
3863              index < MAX_IRQS_PER_TABLE;
3864              ++index) {
3865                 if (table->table[index] == 0)
3866                         c += 1;
3867                 else
3868                         c = 0;
3869
3870                 if (c == count) {
3871                         for (; c != 0; --c)
3872                                 table->table[index - c + 1] = IRTE_ALLOCATED;
3873
3874                         index -= count - 1;
3875                         goto out;
3876                 }
3877         }
3878
3879         index = -ENOSPC;
3880
3881 out:
3882         spin_unlock_irqrestore(&table->lock, flags);
3883
3884         return index;
3885 }
3886
3887 static int modify_irte(u16 devid, int index, union irte irte)
3888 {
3889         struct irq_remap_table *table;
3890         struct amd_iommu *iommu;
3891         unsigned long flags;
3892
3893         iommu = amd_iommu_rlookup_table[devid];
3894         if (iommu == NULL)
3895                 return -EINVAL;
3896
3897         table = get_irq_table(devid, false);
3898         if (!table)
3899                 return -ENOMEM;
3900
3901         spin_lock_irqsave(&table->lock, flags);
3902         table->table[index] = irte.val;
3903         spin_unlock_irqrestore(&table->lock, flags);
3904
3905         iommu_flush_irt(iommu, devid);
3906         iommu_completion_wait(iommu);
3907
3908         return 0;
3909 }
3910
3911 static void free_irte(u16 devid, int index)
3912 {
3913         struct irq_remap_table *table;
3914         struct amd_iommu *iommu;
3915         unsigned long flags;
3916
3917         iommu = amd_iommu_rlookup_table[devid];
3918         if (iommu == NULL)
3919                 return;
3920
3921         table = get_irq_table(devid, false);
3922         if (!table)
3923                 return;
3924
3925         spin_lock_irqsave(&table->lock, flags);
3926         table->table[index] = 0;
3927         spin_unlock_irqrestore(&table->lock, flags);
3928
3929         iommu_flush_irt(iommu, devid);
3930         iommu_completion_wait(iommu);
3931 }
3932
3933 static int get_devid(struct irq_alloc_info *info)
3934 {
3935         int devid = -1;
3936
3937         switch (info->type) {
3938         case X86_IRQ_ALLOC_TYPE_IOAPIC:
3939                 devid     = get_ioapic_devid(info->ioapic_id);
3940                 break;
3941         case X86_IRQ_ALLOC_TYPE_HPET:
3942                 devid     = get_hpet_devid(info->hpet_id);
3943                 break;
3944         case X86_IRQ_ALLOC_TYPE_MSI:
3945         case X86_IRQ_ALLOC_TYPE_MSIX:
3946                 devid = get_device_id(&info->msi_dev->dev);
3947                 break;
3948         default:
3949                 BUG_ON(1);
3950                 break;
3951         }
3952
3953         return devid;
3954 }
3955
3956 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
3957 {
3958         struct amd_iommu *iommu;
3959         int devid;
3960
3961         if (!info)
3962                 return NULL;
3963
3964         devid = get_devid(info);
3965         if (devid >= 0) {
3966                 iommu = amd_iommu_rlookup_table[devid];
3967                 if (iommu)
3968                         return iommu->ir_domain;
3969         }
3970
3971         return NULL;
3972 }
3973
3974 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
3975 {
3976         struct amd_iommu *iommu;
3977         int devid;
3978
3979         if (!info)
3980                 return NULL;
3981
3982         switch (info->type) {
3983         case X86_IRQ_ALLOC_TYPE_MSI:
3984         case X86_IRQ_ALLOC_TYPE_MSIX:
3985                 devid = get_device_id(&info->msi_dev->dev);
3986                 if (devid < 0)
3987                         return NULL;
3988
3989                 iommu = amd_iommu_rlookup_table[devid];
3990                 if (iommu)
3991                         return iommu->msi_domain;
3992                 break;
3993         default:
3994                 break;
3995         }
3996
3997         return NULL;
3998 }
3999
4000 struct irq_remap_ops amd_iommu_irq_ops = {
4001         .prepare                = amd_iommu_prepare,
4002         .enable                 = amd_iommu_enable,
4003         .disable                = amd_iommu_disable,
4004         .reenable               = amd_iommu_reenable,
4005         .enable_faulting        = amd_iommu_enable_faulting,
4006         .get_ir_irq_domain      = get_ir_irq_domain,
4007         .get_irq_domain         = get_irq_domain,
4008 };
4009
4010 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
4011                                        struct irq_cfg *irq_cfg,
4012                                        struct irq_alloc_info *info,
4013                                        int devid, int index, int sub_handle)
4014 {
4015         struct irq_2_irte *irte_info = &data->irq_2_irte;
4016         struct msi_msg *msg = &data->msi_entry;
4017         union irte *irte = &data->irte_entry;
4018         struct IO_APIC_route_entry *entry;
4019
4020         data->irq_2_irte.devid = devid;
4021         data->irq_2_irte.index = index + sub_handle;
4022
4023         /* Setup IRTE for IOMMU */
4024         irte->val = 0;
4025         irte->fields.vector      = irq_cfg->vector;
4026         irte->fields.int_type    = apic->irq_delivery_mode;
4027         irte->fields.destination = irq_cfg->dest_apicid;
4028         irte->fields.dm          = apic->irq_dest_mode;
4029         irte->fields.valid       = 1;
4030
4031         switch (info->type) {
4032         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4033                 /* Setup IOAPIC entry */
4034                 entry = info->ioapic_entry;
4035                 info->ioapic_entry = NULL;
4036                 memset(entry, 0, sizeof(*entry));
4037                 entry->vector        = index;
4038                 entry->mask          = 0;
4039                 entry->trigger       = info->ioapic_trigger;
4040                 entry->polarity      = info->ioapic_polarity;
4041                 /* Mask level triggered irqs. */
4042                 if (info->ioapic_trigger)
4043                         entry->mask = 1;
4044                 break;
4045
4046         case X86_IRQ_ALLOC_TYPE_HPET:
4047         case X86_IRQ_ALLOC_TYPE_MSI:
4048         case X86_IRQ_ALLOC_TYPE_MSIX:
4049                 msg->address_hi = MSI_ADDR_BASE_HI;
4050                 msg->address_lo = MSI_ADDR_BASE_LO;
4051                 msg->data = irte_info->index;
4052                 break;
4053
4054         default:
4055                 BUG_ON(1);
4056                 break;
4057         }
4058 }
4059
4060 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
4061                                unsigned int nr_irqs, void *arg)
4062 {
4063         struct irq_alloc_info *info = arg;
4064         struct irq_data *irq_data;
4065         struct amd_ir_data *data;
4066         struct irq_cfg *cfg;
4067         int i, ret, devid;
4068         int index = -1;
4069
4070         if (!info)
4071                 return -EINVAL;
4072         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
4073             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
4074                 return -EINVAL;
4075
4076         /*
4077          * With IRQ remapping enabled, don't need contiguous CPU vectors
4078          * to support multiple MSI interrupts.
4079          */
4080         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
4081                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
4082
4083         devid = get_devid(info);
4084         if (devid < 0)
4085                 return -EINVAL;
4086
4087         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
4088         if (ret < 0)
4089                 return ret;
4090
4091         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
4092                 if (get_irq_table(devid, true))
4093                         index = info->ioapic_pin;
4094                 else
4095                         ret = -ENOMEM;
4096         } else {
4097                 index = alloc_irq_index(devid, nr_irqs);
4098         }
4099         if (index < 0) {
4100                 pr_warn("Failed to allocate IRTE\n");
4101                 goto out_free_parent;
4102         }
4103
4104         for (i = 0; i < nr_irqs; i++) {
4105                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4106                 cfg = irqd_cfg(irq_data);
4107                 if (!irq_data || !cfg) {
4108                         ret = -EINVAL;
4109                         goto out_free_data;
4110                 }
4111
4112                 ret = -ENOMEM;
4113                 data = kzalloc(sizeof(*data), GFP_KERNEL);
4114                 if (!data)
4115                         goto out_free_data;
4116
4117                 irq_data->hwirq = (devid << 16) + i;
4118                 irq_data->chip_data = data;
4119                 irq_data->chip = &amd_ir_chip;
4120                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
4121                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
4122         }
4123
4124         return 0;
4125
4126 out_free_data:
4127         for (i--; i >= 0; i--) {
4128                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4129                 if (irq_data)
4130                         kfree(irq_data->chip_data);
4131         }
4132         for (i = 0; i < nr_irqs; i++)
4133                 free_irte(devid, index + i);
4134 out_free_parent:
4135         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4136         return ret;
4137 }
4138
4139 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
4140                                unsigned int nr_irqs)
4141 {
4142         struct irq_2_irte *irte_info;
4143         struct irq_data *irq_data;
4144         struct amd_ir_data *data;
4145         int i;
4146
4147         for (i = 0; i < nr_irqs; i++) {
4148                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
4149                 if (irq_data && irq_data->chip_data) {
4150                         data = irq_data->chip_data;
4151                         irte_info = &data->irq_2_irte;
4152                         free_irte(irte_info->devid, irte_info->index);
4153                         kfree(data);
4154                 }
4155         }
4156         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4157 }
4158
4159 static void irq_remapping_activate(struct irq_domain *domain,
4160                                    struct irq_data *irq_data)
4161 {
4162         struct amd_ir_data *data = irq_data->chip_data;
4163         struct irq_2_irte *irte_info = &data->irq_2_irte;
4164
4165         modify_irte(irte_info->devid, irte_info->index, data->irte_entry);
4166 }
4167
4168 static void irq_remapping_deactivate(struct irq_domain *domain,
4169                                      struct irq_data *irq_data)
4170 {
4171         struct amd_ir_data *data = irq_data->chip_data;
4172         struct irq_2_irte *irte_info = &data->irq_2_irte;
4173         union irte entry;
4174
4175         entry.val = 0;
4176         modify_irte(irte_info->devid, irte_info->index, data->irte_entry);
4177 }
4178
4179 static struct irq_domain_ops amd_ir_domain_ops = {
4180         .alloc = irq_remapping_alloc,
4181         .free = irq_remapping_free,
4182         .activate = irq_remapping_activate,
4183         .deactivate = irq_remapping_deactivate,
4184 };
4185
4186 static int amd_ir_set_affinity(struct irq_data *data,
4187                                const struct cpumask *mask, bool force)
4188 {
4189         struct amd_ir_data *ir_data = data->chip_data;
4190         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4191         struct irq_cfg *cfg = irqd_cfg(data);
4192         struct irq_data *parent = data->parent_data;
4193         int ret;
4194
4195         ret = parent->chip->irq_set_affinity(parent, mask, force);
4196         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
4197                 return ret;
4198
4199         /*
4200          * Atomically updates the IRTE with the new destination, vector
4201          * and flushes the interrupt entry cache.
4202          */
4203         ir_data->irte_entry.fields.vector = cfg->vector;
4204         ir_data->irte_entry.fields.destination = cfg->dest_apicid;
4205         modify_irte(irte_info->devid, irte_info->index, ir_data->irte_entry);
4206
4207         /*
4208          * After this point, all the interrupts will start arriving
4209          * at the new destination. So, time to cleanup the previous
4210          * vector allocation.
4211          */
4212         send_cleanup_vector(cfg);
4213
4214         return IRQ_SET_MASK_OK_DONE;
4215 }
4216
4217 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
4218 {
4219         struct amd_ir_data *ir_data = irq_data->chip_data;
4220
4221         *msg = ir_data->msi_entry;
4222 }
4223
4224 static struct irq_chip amd_ir_chip = {
4225         .irq_ack = ir_ack_apic_edge,
4226         .irq_set_affinity = amd_ir_set_affinity,
4227         .irq_compose_msi_msg = ir_compose_msi_msg,
4228 };
4229
4230 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
4231 {
4232         iommu->ir_domain = irq_domain_add_tree(NULL, &amd_ir_domain_ops, iommu);
4233         if (!iommu->ir_domain)
4234                 return -ENOMEM;
4235
4236         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4237         iommu->msi_domain = arch_create_msi_irq_domain(iommu->ir_domain);
4238
4239         return 0;
4240 }
4241 #endif