drivers/iommu/amd_iommu.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   4  * Author: Joerg Roedel <jroedel@suse.de>
   5  *         Leo Duran <leo.duran@amd.com>
   6  */
   7
   8 #define pr_fmt(fmt)     "AMD-Vi: " fmt
   9 #define dev_fmt(fmt)    pr_fmt(fmt)
  10
  11 #include <linux/ratelimit.h>
  12 #include <linux/pci.h>
  13 #include <linux/acpi.h>
  14 #include <linux/amba/bus.h>
  15 #include <linux/platform_device.h>
  16 #include <linux/pci-ats.h>
  17 #include <linux/bitmap.h>
  18 #include <linux/slab.h>
  19 #include <linux/debugfs.h>
  20 #include <linux/scatterlist.h>
  21 #include <linux/dma-mapping.h>
  22 #include <linux/dma-direct.h>
  23 #include <linux/iommu-helper.h>
  24 #include <linux/iommu.h>
  25 #include <linux/delay.h>
  26 #include <linux/amd-iommu.h>
  27 #include <linux/notifier.h>
  28 #include <linux/export.h>
  29 #include <linux/irq.h>
  30 #include <linux/msi.h>
  31 #include <linux/dma-contiguous.h>
  32 #include <linux/irqdomain.h>
  33 #include <linux/percpu.h>
  34 #include <linux/iova.h>
  35 #include <asm/irq_remapping.h>
  36 #include <asm/io_apic.h>
  37 #include <asm/apic.h>
  38 #include <asm/hw_irq.h>
  39 #include <asm/msidef.h>
  40 #include <asm/proto.h>
  41 #include <asm/iommu.h>
  42 #include <asm/gart.h>
  43 #include <asm/dma.h>
  44
  45 #include "amd_iommu_proto.h"
  46 #include "amd_iommu_types.h"
  47 #include "irq_remapping.h"
  48
  49 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  50
  51 #define LOOP_TIMEOUT    100000
  52
  53 /* IO virtual address start page frame number */
  54 #define IOVA_START_PFN          (1)
  55 #define IOVA_PFN(addr)          ((addr) >> PAGE_SHIFT)
  56
  57 /* Reserved IOVA ranges */
  58 #define MSI_RANGE_START         (0xfee00000)
  59 #define MSI_RANGE_END           (0xfeefffff)
  60 #define HT_RANGE_START          (0xfd00000000ULL)
  61 #define HT_RANGE_END            (0xffffffffffULL)
  62
  63 /*
  64  * This bitmap is used to advertise the page sizes our hardware support
  65  * to the IOMMU core, which will then use this information to split
  66  * physically contiguous memory regions it is mapping into page sizes
  67  * that we support.
  68  *
  69  * 512GB Pages are not supported due to a hardware bug
  70  */
  71 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  72
  73 static DEFINE_SPINLOCK(pd_bitmap_lock);
  74
  75 /* List of all available dev_data structures */
  76 static LLIST_HEAD(dev_data_list);
  77
  78 LIST_HEAD(ioapic_map);
  79 LIST_HEAD(hpet_map);
  80 LIST_HEAD(acpihid_map);
  81
  82 /*
  83  * Domain for untranslated devices - only allocated
  84  * if iommu=pt passed on kernel cmd line.
  85  */
  86 const struct iommu_ops amd_iommu_ops;
  87
  88 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  89 int amd_iommu_max_glx_val = -1;
  90
  91 static const struct dma_map_ops amd_iommu_dma_ops;
  92
  93 /*
  94  * general struct to manage commands send to an IOMMU
  95  */
  96 struct iommu_cmd {
  97         u32 data[4];
  98 };
  99
 100 struct kmem_cache *amd_iommu_irq_cache;
 101
 102 static void update_domain(struct protection_domain *domain);
 103 static int protection_domain_init(struct protection_domain *domain);
 104 static void detach_device(struct device *dev);
 105 static void iova_domain_flush_tlb(struct iova_domain *iovad);
 106
 107 /*
 108  * Data container for a dma_ops specific protection domain
 109  */
 110 struct dma_ops_domain {
 111         /* generic protection domain information */
 112         struct protection_domain domain;
 113
 114         /* IOVA RB-Tree */
 115         struct iova_domain iovad;
 116 };
 117
 118 static struct iova_domain reserved_iova_ranges;
 119 static struct lock_class_key reserved_rbtree_key;
 120
 121 /****************************************************************************
 122  *
 123  * Helper functions
 124  *
 125  ****************************************************************************/
 126
 127 static inline int match_hid_uid(struct device *dev,
 128                                 struct acpihid_map_entry *entry)
 129 {
 130         struct acpi_device *adev = ACPI_COMPANION(dev);
 131         const char *hid, *uid;
 132
 133         if (!adev)
 134                 return -ENODEV;
 135
 136         hid = acpi_device_hid(adev);
 137         uid = acpi_device_uid(adev);
 138
 139         if (!hid || !(*hid))
 140                 return -ENODEV;
 141
 142         if (!uid || !(*uid))
 143                 return strcmp(hid, entry->hid);
 144
 145         if (!(*entry->uid))
 146                 return strcmp(hid, entry->hid);
 147
 148         return (strcmp(hid, entry->hid) || strcmp(uid, entry->uid));
 149 }
 150
 151 static inline u16 get_pci_device_id(struct device *dev)
 152 {
 153         struct pci_dev *pdev = to_pci_dev(dev);
 154
 155         return pci_dev_id(pdev);
 156 }
 157
 158 static inline int get_acpihid_device_id(struct device *dev,
 159                                         struct acpihid_map_entry **entry)
 160 {
 161         struct acpihid_map_entry *p;
 162
 163         list_for_each_entry(p, &acpihid_map, list) {
 164                 if (!match_hid_uid(dev, p)) {
 165                         if (entry)
 166                                 *entry = p;
 167                         return p->devid;
 168                 }
 169         }
 170         return -EINVAL;
 171 }
 172
 173 static inline int get_device_id(struct device *dev)
 174 {
 175         int devid;
 176
 177         if (dev_is_pci(dev))
 178                 devid = get_pci_device_id(dev);
 179         else
 180                 devid = get_acpihid_device_id(dev, NULL);
 181
 182         return devid;
 183 }
 184
 185 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 186 {
 187         return container_of(dom, struct protection_domain, domain);
 188 }
 189
 190 static struct dma_ops_domain* to_dma_ops_domain(struct protection_domain *domain)
 191 {
 192         BUG_ON(domain->flags != PD_DMA_OPS_MASK);
 193         return container_of(domain, struct dma_ops_domain, domain);
 194 }
 195
 196 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 197 {
 198         struct iommu_dev_data *dev_data;
 199
 200         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 201         if (!dev_data)
 202                 return NULL;
 203
 204         dev_data->devid = devid;
 205         ratelimit_default_init(&dev_data->rs);
 206
 207         llist_add(&dev_data->dev_data_list, &dev_data_list);
 208         return dev_data;
 209 }
 210
 211 static struct iommu_dev_data *search_dev_data(u16 devid)
 212 {
 213         struct iommu_dev_data *dev_data;
 214         struct llist_node *node;
 215
 216         if (llist_empty(&dev_data_list))
 217                 return NULL;
 218
 219         node = dev_data_list.first;
 220         llist_for_each_entry(dev_data, node, dev_data_list) {
 221                 if (dev_data->devid == devid)
 222                         return dev_data;
 223         }
 224
 225         return NULL;
 226 }
 227
 228 static int __last_alias(struct pci_dev *pdev, u16 alias, void *data)
 229 {
 230         *(u16 *)data = alias;
 231         return 0;
 232 }
 233
 234 static u16 get_alias(struct device *dev)
 235 {
 236         struct pci_dev *pdev = to_pci_dev(dev);
 237         u16 devid, ivrs_alias, pci_alias;
 238
 239         /* The callers make sure that get_device_id() does not fail here */
 240         devid = get_device_id(dev);
 241
 242         /* For ACPI HID devices, we simply return the devid as such */
 243         if (!dev_is_pci(dev))
 244                 return devid;
 245
 246         ivrs_alias = amd_iommu_alias_table[devid];
 247
 248         pci_for_each_dma_alias(pdev, __last_alias, &pci_alias);
 249
 250         if (ivrs_alias == pci_alias)
 251                 return ivrs_alias;
 252
 253         /*
 254          * DMA alias showdown
 255          *
 256          * The IVRS is fairly reliable in telling us about aliases, but it
 257          * can't know about every screwy device.  If we don't have an IVRS
 258          * reported alias, use the PCI reported alias.  In that case we may
 259          * still need to initialize the rlookup and dev_table entries if the
 260          * alias is to a non-existent device.
 261          */
 262         if (ivrs_alias == devid) {
 263                 if (!amd_iommu_rlookup_table[pci_alias]) {
 264                         amd_iommu_rlookup_table[pci_alias] =
 265                                 amd_iommu_rlookup_table[devid];
 266                         memcpy(amd_iommu_dev_table[pci_alias].data,
 267                                amd_iommu_dev_table[devid].data,
 268                                sizeof(amd_iommu_dev_table[pci_alias].data));
 269                 }
 270
 271                 return pci_alias;
 272         }
 273
 274         pci_info(pdev, "Using IVRS reported alias %02x:%02x.%d "
 275                 "for device [%04x:%04x], kernel reported alias "
 276                 "%02x:%02x.%d\n", PCI_BUS_NUM(ivrs_alias), PCI_SLOT(ivrs_alias),
 277                 PCI_FUNC(ivrs_alias), pdev->vendor, pdev->device,
 278                 PCI_BUS_NUM(pci_alias), PCI_SLOT(pci_alias),
 279                 PCI_FUNC(pci_alias));
 280
 281         /*
 282          * If we don't have a PCI DMA alias and the IVRS alias is on the same
 283          * bus, then the IVRS table may know about a quirk that we don't.
 284          */
 285         if (pci_alias == devid &&
 286             PCI_BUS_NUM(ivrs_alias) == pdev->bus->number) {
 287                 pci_add_dma_alias(pdev, ivrs_alias & 0xff);
 288                 pci_info(pdev, "Added PCI DMA alias %02x.%d\n",
 289                         PCI_SLOT(ivrs_alias), PCI_FUNC(ivrs_alias));
 290         }
 291
 292         return ivrs_alias;
 293 }
 294
 295 static struct iommu_dev_data *find_dev_data(u16 devid)
 296 {
 297         struct iommu_dev_data *dev_data;
 298         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
 299
 300         dev_data = search_dev_data(devid);
 301
 302         if (dev_data == NULL) {
 303                 dev_data = alloc_dev_data(devid);
 304                 if (!dev_data)
 305                         return NULL;
 306
 307                 if (translation_pre_enabled(iommu))
 308                         dev_data->defer_attach = true;
 309         }
 310
 311         return dev_data;
 312 }
 313
 314 struct iommu_dev_data *get_dev_data(struct device *dev)
 315 {
 316         return dev->archdata.iommu;
 317 }
 318 EXPORT_SYMBOL(get_dev_data);
 319
 320 /*
 321 * Find or create an IOMMU group for a acpihid device.
 322 */
 323 static struct iommu_group *acpihid_device_group(struct device *dev)
 324 {
 325         struct acpihid_map_entry *p, *entry = NULL;
 326         int devid;
 327
 328         devid = get_acpihid_device_id(dev, &entry);
 329         if (devid < 0)
 330                 return ERR_PTR(devid);
 331
 332         list_for_each_entry(p, &acpihid_map, list) {
 333                 if ((devid == p->devid) && p->group)
 334                         entry->group = p->group;
 335         }
 336
 337         if (!entry->group)
 338                 entry->group = generic_device_group(dev);
 339         else
 340                 iommu_group_ref_get(entry->group);
 341
 342         return entry->group;
 343 }
 344
 345 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 346 {
 347         static const int caps[] = {
 348                 PCI_EXT_CAP_ID_ATS,
 349                 PCI_EXT_CAP_ID_PRI,
 350                 PCI_EXT_CAP_ID_PASID,
 351         };
 352         int i, pos;
 353
 354         if (pci_ats_disabled())
 355                 return false;
 356
 357         for (i = 0; i < 3; ++i) {
 358                 pos = pci_find_ext_capability(pdev, caps[i]);
 359                 if (pos == 0)
 360                         return false;
 361         }
 362
 363         return true;
 364 }
 365
 366 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 367 {
 368         struct iommu_dev_data *dev_data;
 369
 370         dev_data = get_dev_data(&pdev->dev);
 371
 372         return dev_data->errata & (1 << erratum) ? true : false;
 373 }
 374
 375 /*
 376  * This function checks if the driver got a valid device from the caller to
 377  * avoid dereferencing invalid pointers.
 378  */
 379 static bool check_device(struct device *dev)
 380 {
 381         int devid;
 382
 383         if (!dev || !dev->dma_mask)
 384                 return false;
 385
 386         devid = get_device_id(dev);
 387         if (devid < 0)
 388                 return false;
 389
 390         /* Out of our scope? */
 391         if (devid > amd_iommu_last_bdf)
 392                 return false;
 393
 394         if (amd_iommu_rlookup_table[devid] == NULL)
 395                 return false;
 396
 397         return true;
 398 }
 399
 400 static void init_iommu_group(struct device *dev)
 401 {
 402         struct iommu_group *group;
 403
 404         group = iommu_group_get_for_dev(dev);
 405         if (IS_ERR(group))
 406                 return;
 407
 408         iommu_group_put(group);
 409 }
 410
 411 static int iommu_init_device(struct device *dev)
 412 {
 413         struct iommu_dev_data *dev_data;
 414         struct amd_iommu *iommu;
 415         int devid;
 416
 417         if (dev->archdata.iommu)
 418                 return 0;
 419
 420         devid = get_device_id(dev);
 421         if (devid < 0)
 422                 return devid;
 423
 424         iommu = amd_iommu_rlookup_table[devid];
 425
 426         dev_data = find_dev_data(devid);
 427         if (!dev_data)
 428                 return -ENOMEM;
 429
 430         dev_data->alias = get_alias(dev);
 431
 432         /*
 433          * By default we use passthrough mode for IOMMUv2 capable device.
 434          * But if amd_iommu=force_isolation is set (e.g. to debug DMA to
 435          * invalid address), we ignore the capability for the device so
 436          * it'll be forced to go into translation mode.
 437          */
 438         if ((iommu_default_passthrough() || !amd_iommu_force_isolation) &&
 439             dev_is_pci(dev) && pci_iommuv2_capable(to_pci_dev(dev))) {
 440                 struct amd_iommu *iommu;
 441
 442                 iommu = amd_iommu_rlookup_table[dev_data->devid];
 443                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 444         }
 445
 446         dev->archdata.iommu = dev_data;
 447
 448         iommu_device_link(&iommu->iommu, dev);
 449
 450         return 0;
 451 }
 452
 453 static void iommu_ignore_device(struct device *dev)
 454 {
 455         u16 alias;
 456         int devid;
 457
 458         devid = get_device_id(dev);
 459         if (devid < 0)
 460                 return;
 461
 462         alias = get_alias(dev);
 463
 464         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 465         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 466
 467         amd_iommu_rlookup_table[devid] = NULL;
 468         amd_iommu_rlookup_table[alias] = NULL;
 469 }
 470
 471 static void iommu_uninit_device(struct device *dev)
 472 {
 473         struct iommu_dev_data *dev_data;
 474         struct amd_iommu *iommu;
 475         int devid;
 476
 477         devid = get_device_id(dev);
 478         if (devid < 0)
 479                 return;
 480
 481         iommu = amd_iommu_rlookup_table[devid];
 482
 483         dev_data = search_dev_data(devid);
 484         if (!dev_data)
 485                 return;
 486
 487         if (dev_data->domain)
 488                 detach_device(dev);
 489
 490         iommu_device_unlink(&iommu->iommu, dev);
 491
 492         iommu_group_remove_device(dev);
 493
 494         /* Remove dma-ops */
 495         dev->dma_ops = NULL;
 496
 497         /*
 498          * We keep dev_data around for unplugged devices and reuse it when the
 499          * device is re-plugged - not doing so would introduce a ton of races.
 500          */
 501 }
 502
 503 /*
 504  * Helper function to get the first pte of a large mapping
 505  */
 506 static u64 *first_pte_l7(u64 *pte, unsigned long *page_size,
 507                          unsigned long *count)
 508 {
 509         unsigned long pte_mask, pg_size, cnt;
 510         u64 *fpte;
 511
 512         pg_size  = PTE_PAGE_SIZE(*pte);
 513         cnt      = PAGE_SIZE_PTE_COUNT(pg_size);
 514         pte_mask = ~((cnt << 3) - 1);
 515         fpte     = (u64 *)(((unsigned long)pte) & pte_mask);
 516
 517         if (page_size)
 518                 *page_size = pg_size;
 519
 520         if (count)
 521                 *count = cnt;
 522
 523         return fpte;
 524 }
 525
 526 /****************************************************************************
 527  *
 528  * Interrupt handling functions
 529  *
 530  ****************************************************************************/
 531
 532 static void dump_dte_entry(u16 devid)
 533 {
 534         int i;
 535
 536         for (i = 0; i < 4; ++i)
 537                 pr_err("DTE[%d]: %016llx\n", i,
 538                         amd_iommu_dev_table[devid].data[i]);
 539 }
 540
 541 static void dump_command(unsigned long phys_addr)
 542 {
 543         struct iommu_cmd *cmd = iommu_phys_to_virt(phys_addr);
 544         int i;
 545
 546         for (i = 0; i < 4; ++i)
 547                 pr_err("CMD[%d]: %08x\n", i, cmd->data[i]);
 548 }
 549
 550 static void amd_iommu_report_page_fault(u16 devid, u16 domain_id,
 551                                         u64 address, int flags)
 552 {
 553         struct iommu_dev_data *dev_data = NULL;
 554         struct pci_dev *pdev;
 555
 556         pdev = pci_get_domain_bus_and_slot(0, PCI_BUS_NUM(devid),
 557                                            devid & 0xff);
 558         if (pdev)
 559                 dev_data = get_dev_data(&pdev->dev);
 560
 561         if (dev_data && __ratelimit(&dev_data->rs)) {
 562                 pci_err(pdev, "Event logged [IO_PAGE_FAULT domain=0x%04x address=0x%llx flags=0x%04x]\n",
 563                         domain_id, address, flags);
 564         } else if (printk_ratelimit()) {
 565                 pr_err("Event logged [IO_PAGE_FAULT device=%02x:%02x.%x domain=0x%04x address=0x%llx flags=0x%04x]\n",
 566                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 567                         domain_id, address, flags);
 568         }
 569
 570         if (pdev)
 571                 pci_dev_put(pdev);
 572 }
 573
 574 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 575 {
 576         struct device *dev = iommu->iommu.dev;
 577         int type, devid, pasid, flags, tag;
 578         volatile u32 *event = __evt;
 579         int count = 0;
 580         u64 address;
 581
 582 retry:
 583         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 584         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 585         pasid   = PPR_PASID(*(u64 *)&event[0]);
 586         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 587         address = (u64)(((u64)event[3]) << 32) | event[2];
 588
 589         if (type == 0) {
 590                 /* Did we hit the erratum? */
 591                 if (++count == LOOP_TIMEOUT) {
 592                         pr_err("No event written to event log\n");
 593                         return;
 594                 }
 595                 udelay(1);
 596                 goto retry;
 597         }
 598
 599         if (type == EVENT_TYPE_IO_FAULT) {
 600                 amd_iommu_report_page_fault(devid, pasid, address, flags);
 601                 return;
 602         }
 603
 604         switch (type) {
 605         case EVENT_TYPE_ILL_DEV:
 606                 dev_err(dev, "Event logged [ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x]\n",
 607                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 608                         pasid, address, flags);
 609                 dump_dte_entry(devid);
 610                 break;
 611         case EVENT_TYPE_DEV_TAB_ERR:
 612                 dev_err(dev, "Event logged [DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 613                         "address=0x%llx flags=0x%04x]\n",
 614                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 615                         address, flags);
 616                 break;
 617         case EVENT_TYPE_PAGE_TAB_ERR:
 618                 dev_err(dev, "Event logged [PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x domain=0x%04x address=0x%llx flags=0x%04x]\n",
 619                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 620                         pasid, address, flags);
 621                 break;
 622         case EVENT_TYPE_ILL_CMD:
 623                 dev_err(dev, "Event logged [ILLEGAL_COMMAND_ERROR address=0x%llx]\n", address);
 624                 dump_command(address);
 625                 break;
 626         case EVENT_TYPE_CMD_HARD_ERR:
 627                 dev_err(dev, "Event logged [COMMAND_HARDWARE_ERROR address=0x%llx flags=0x%04x]\n",
 628                         address, flags);
 629                 break;
 630         case EVENT_TYPE_IOTLB_INV_TO:
 631                 dev_err(dev, "Event logged [IOTLB_INV_TIMEOUT device=%02x:%02x.%x address=0x%llx]\n",
 632                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 633                         address);
 634                 break;
 635         case EVENT_TYPE_INV_DEV_REQ:
 636                 dev_err(dev, "Event logged [INVALID_DEVICE_REQUEST device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x]\n",
 637                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 638                         pasid, address, flags);
 639                 break;
 640         case EVENT_TYPE_INV_PPR_REQ:
 641                 pasid = ((event[0] >> 16) & 0xFFFF)
 642                         | ((event[1] << 6) & 0xF0000);
 643                 tag = event[1] & 0x03FF;
 644                 dev_err(dev, "Event logged [INVALID_PPR_REQUEST device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x tag=0x%03x]\n",
 645                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 646                         pasid, address, flags, tag);
 647                 break;
 648         default:
 649                 dev_err(dev, "Event logged [UNKNOWN event[0]=0x%08x event[1]=0x%08x event[2]=0x%08x event[3]=0x%08x\n",
 650                         event[0], event[1], event[2], event[3]);
 651         }
 652
 653         memset(__evt, 0, 4 * sizeof(u32));
 654 }
 655
 656 static void iommu_poll_events(struct amd_iommu *iommu)
 657 {
 658         u32 head, tail;
 659
 660         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 661         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 662
 663         while (head != tail) {
 664                 iommu_print_event(iommu, iommu->evt_buf + head);
 665                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 666         }
 667
 668         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 669 }
 670
 671 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 672 {
 673         struct amd_iommu_fault fault;
 674
 675         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 676                 pr_err_ratelimited("Unknown PPR request received\n");
 677                 return;
 678         }
 679
 680         fault.address   = raw[1];
 681         fault.pasid     = PPR_PASID(raw[0]);
 682         fault.device_id = PPR_DEVID(raw[0]);
 683         fault.tag       = PPR_TAG(raw[0]);
 684         fault.flags     = PPR_FLAGS(raw[0]);
 685
 686         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 687 }
 688
 689 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 690 {
 691         u32 head, tail;
 692
 693         if (iommu->ppr_log == NULL)
 694                 return;
 695
 696         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 697         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 698
 699         while (head != tail) {
 700                 volatile u64 *raw;
 701                 u64 entry[2];
 702                 int i;
 703
 704                 raw = (u64 *)(iommu->ppr_log + head);
 705
 706                 /*
 707                  * Hardware bug: Interrupt may arrive before the entry is
 708                  * written to memory. If this happens we need to wait for the
 709                  * entry to arrive.
 710                  */
 711                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 712                         if (PPR_REQ_TYPE(raw[0]) != 0)
 713                                 break;
 714                         udelay(1);
 715                 }
 716
 717                 /* Avoid memcpy function-call overhead */
 718                 entry[0] = raw[0];
 719                 entry[1] = raw[1];
 720
 721                 /*
 722                  * To detect the hardware bug we need to clear the entry
 723                  * back to zero.
 724                  */
 725                 raw[0] = raw[1] = 0UL;
 726
 727                 /* Update head pointer of hardware ring-buffer */
 728                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 729                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 730
 731                 /* Handle PPR entry */
 732                 iommu_handle_ppr_entry(iommu, entry);
 733
 734                 /* Refresh ring-buffer information */
 735                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 736                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 737         }
 738 }
 739
 740 #ifdef CONFIG_IRQ_REMAP
 741 static int (*iommu_ga_log_notifier)(u32);
 742
 743 int amd_iommu_register_ga_log_notifier(int (*notifier)(u32))
 744 {
 745         iommu_ga_log_notifier = notifier;
 746
 747         return 0;
 748 }
 749 EXPORT_SYMBOL(amd_iommu_register_ga_log_notifier);
 750
 751 static void iommu_poll_ga_log(struct amd_iommu *iommu)
 752 {
 753         u32 head, tail, cnt = 0;
 754
 755         if (iommu->ga_log == NULL)
 756                 return;
 757
 758         head = readl(iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 759         tail = readl(iommu->mmio_base + MMIO_GA_TAIL_OFFSET);
 760
 761         while (head != tail) {
 762                 volatile u64 *raw;
 763                 u64 log_entry;
 764
 765                 raw = (u64 *)(iommu->ga_log + head);
 766                 cnt++;
 767
 768                 /* Avoid memcpy function-call overhead */
 769                 log_entry = *raw;
 770
 771                 /* Update head pointer of hardware ring-buffer */
 772                 head = (head + GA_ENTRY_SIZE) % GA_LOG_SIZE;
 773                 writel(head, iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 774
 775                 /* Handle GA entry */
 776                 switch (GA_REQ_TYPE(log_entry)) {
 777                 case GA_GUEST_NR:
 778                         if (!iommu_ga_log_notifier)
 779                                 break;
 780
 781                         pr_debug("%s: devid=%#x, ga_tag=%#x\n",
 782                                  __func__, GA_DEVID(log_entry),
 783                                  GA_TAG(log_entry));
 784
 785                         if (iommu_ga_log_notifier(GA_TAG(log_entry)) != 0)
 786                                 pr_err("GA log notifier failed.\n");
 787                         break;
 788                 default:
 789                         break;
 790                 }
 791         }
 792 }
 793 #endif /* CONFIG_IRQ_REMAP */
 794
 795 #define AMD_IOMMU_INT_MASK      \
 796         (MMIO_STATUS_EVT_INT_MASK | \
 797          MMIO_STATUS_PPR_INT_MASK | \
 798          MMIO_STATUS_GALOG_INT_MASK)
 799
 800 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 801 {
 802         struct amd_iommu *iommu = (struct amd_iommu *) data;
 803         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 804
 805         while (status & AMD_IOMMU_INT_MASK) {
 806                 /* Enable EVT and PPR and GA interrupts again */
 807                 writel(AMD_IOMMU_INT_MASK,
 808                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 809
 810                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 811                         pr_devel("Processing IOMMU Event Log\n");
 812                         iommu_poll_events(iommu);
 813                 }
 814
 815                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 816                         pr_devel("Processing IOMMU PPR Log\n");
 817                         iommu_poll_ppr_log(iommu);
 818                 }
 819
 820 #ifdef CONFIG_IRQ_REMAP
 821                 if (status & MMIO_STATUS_GALOG_INT_MASK) {
 822                         pr_devel("Processing IOMMU GA Log\n");
 823                         iommu_poll_ga_log(iommu);
 824                 }
 825 #endif
 826
 827                 /*
 828                  * Hardware bug: ERBT1312
 829                  * When re-enabling interrupt (by writing 1
 830                  * to clear the bit), the hardware might also try to set
 831                  * the interrupt bit in the event status register.
 832                  * In this scenario, the bit will be set, and disable
 833                  * subsequent interrupts.
 834                  *
 835                  * Workaround: The IOMMU driver should read back the
 836                  * status register and check if the interrupt bits are cleared.
 837                  * If not, driver will need to go through the interrupt handler
 838                  * again and re-clear the bits
 839                  */
 840                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 841         }
 842         return IRQ_HANDLED;
 843 }
 844
 845 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 846 {
 847         return IRQ_WAKE_THREAD;
 848 }
 849
 850 /****************************************************************************
 851  *
 852  * IOMMU command queuing functions
 853  *
 854  ****************************************************************************/
 855
 856 static int wait_on_sem(volatile u64 *sem)
 857 {
 858         int i = 0;
 859
 860         while (*sem == 0 && i < LOOP_TIMEOUT) {
 861                 udelay(1);
 862                 i += 1;
 863         }
 864
 865         if (i == LOOP_TIMEOUT) {
 866                 pr_alert("Completion-Wait loop timed out\n");
 867                 return -EIO;
 868         }
 869
 870         return 0;
 871 }
 872
 873 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 874                                struct iommu_cmd *cmd)
 875 {
 876         u8 *target;
 877
 878         target = iommu->cmd_buf + iommu->cmd_buf_tail;
 879
 880         iommu->cmd_buf_tail += sizeof(*cmd);
 881         iommu->cmd_buf_tail %= CMD_BUFFER_SIZE;
 882
 883         /* Copy command to buffer */
 884         memcpy(target, cmd, sizeof(*cmd));
 885
 886         /* Tell the IOMMU about it */
 887         writel(iommu->cmd_buf_tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 888 }
 889
 890 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 891 {
 892         u64 paddr = iommu_virt_to_phys((void *)address);
 893
 894         WARN_ON(address & 0x7ULL);
 895
 896         memset(cmd, 0, sizeof(*cmd));
 897         cmd->data[0] = lower_32_bits(paddr) | CMD_COMPL_WAIT_STORE_MASK;
 898         cmd->data[1] = upper_32_bits(paddr);
 899         cmd->data[2] = 1;
 900         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 901 }
 902
 903 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 904 {
 905         memset(cmd, 0, sizeof(*cmd));
 906         cmd->data[0] = devid;
 907         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 908 }
 909
 910 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 911                                   size_t size, u16 domid, int pde)
 912 {
 913         u64 pages;
 914         bool s;
 915
 916         pages = iommu_num_pages(address, size, PAGE_SIZE);
 917         s     = false;
 918
 919         if (pages > 1) {
 920                 /*
 921                  * If we have to flush more than one page, flush all
 922                  * TLB entries for this domain
 923                  */
 924                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 925                 s = true;
 926         }
 927
 928         address &= PAGE_MASK;
 929
 930         memset(cmd, 0, sizeof(*cmd));
 931         cmd->data[1] |= domid;
 932         cmd->data[2]  = lower_32_bits(address);
 933         cmd->data[3]  = upper_32_bits(address);
 934         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 935         if (s) /* size bit - we flush more than one 4kb page */
 936                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 937         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 938                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 939 }
 940
 941 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 942                                   u64 address, size_t size)
 943 {
 944         u64 pages;
 945         bool s;
 946
 947         pages = iommu_num_pages(address, size, PAGE_SIZE);
 948         s     = false;
 949
 950         if (pages > 1) {
 951                 /*
 952                  * If we have to flush more than one page, flush all
 953                  * TLB entries for this domain
 954                  */
 955                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 956                 s = true;
 957         }
 958
 959         address &= PAGE_MASK;
 960
 961         memset(cmd, 0, sizeof(*cmd));
 962         cmd->data[0]  = devid;
 963         cmd->data[0] |= (qdep & 0xff) << 24;
 964         cmd->data[1]  = devid;
 965         cmd->data[2]  = lower_32_bits(address);
 966         cmd->data[3]  = upper_32_bits(address);
 967         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 968         if (s)
 969                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 970 }
 971
 972 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 973                                   u64 address, bool size)
 974 {
 975         memset(cmd, 0, sizeof(*cmd));
 976
 977         address &= ~(0xfffULL);
 978
 979         cmd->data[0]  = pasid;
 980         cmd->data[1]  = domid;
 981         cmd->data[2]  = lower_32_bits(address);
 982         cmd->data[3]  = upper_32_bits(address);
 983         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 984         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 985         if (size)
 986                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 987         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 988 }
 989
 990 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 991                                   int qdep, u64 address, bool size)
 992 {
 993         memset(cmd, 0, sizeof(*cmd));
 994
 995         address &= ~(0xfffULL);
 996
 997         cmd->data[0]  = devid;
 998         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 999         cmd->data[0] |= (qdep  & 0xff) << 24;
1000         cmd->data[1]  = devid;
1001         cmd->data[1] |= (pasid & 0xff) << 16;
1002         cmd->data[2]  = lower_32_bits(address);
1003         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
1004         cmd->data[3]  = upper_32_bits(address);
1005         if (size)
1006                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
1007         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
1008 }
1009
1010 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
1011                                int status, int tag, bool gn)
1012 {
1013         memset(cmd, 0, sizeof(*cmd));
1014
1015         cmd->data[0]  = devid;
1016         if (gn) {
1017                 cmd->data[1]  = pasid;
1018                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
1019         }
1020         cmd->data[3]  = tag & 0x1ff;
1021         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
1022
1023         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
1024 }
1025
1026 static void build_inv_all(struct iommu_cmd *cmd)
1027 {
1028         memset(cmd, 0, sizeof(*cmd));
1029         CMD_SET_TYPE(cmd, CMD_INV_ALL);
1030 }
1031
1032 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
1033 {
1034         memset(cmd, 0, sizeof(*cmd));
1035         cmd->data[0] = devid;
1036         CMD_SET_TYPE(cmd, CMD_INV_IRT);
1037 }
1038
1039 /*
1040  * Writes the command to the IOMMUs command buffer and informs the
1041  * hardware about the new command.
1042  */
1043 static int __iommu_queue_command_sync(struct amd_iommu *iommu,
1044                                       struct iommu_cmd *cmd,
1045                                       bool sync)
1046 {
1047         unsigned int count = 0;
1048         u32 left, next_tail;
1049
1050         next_tail = (iommu->cmd_buf_tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
1051 again:
1052         left      = (iommu->cmd_buf_head - next_tail) % CMD_BUFFER_SIZE;
1053
1054         if (left <= 0x20) {
1055                 /* Skip udelay() the first time around */
1056                 if (count++) {
1057                         if (count == LOOP_TIMEOUT) {
1058                                 pr_err("Command buffer timeout\n");
1059                                 return -EIO;
1060                         }
1061
1062                         udelay(1);
1063                 }
1064
1065                 /* Update head and recheck remaining space */
1066                 iommu->cmd_buf_head = readl(iommu->mmio_base +
1067                                             MMIO_CMD_HEAD_OFFSET);
1068
1069                 goto again;
1070         }
1071
1072         copy_cmd_to_buffer(iommu, cmd);
1073
1074         /* Do we need to make sure all commands are processed? */
1075         iommu->need_sync = sync;
1076
1077         return 0;
1078 }
1079
1080 static int iommu_queue_command_sync(struct amd_iommu *iommu,
1081                                     struct iommu_cmd *cmd,
1082                                     bool sync)
1083 {
1084         unsigned long flags;
1085         int ret;
1086
1087         raw_spin_lock_irqsave(&iommu->lock, flags);
1088         ret = __iommu_queue_command_sync(iommu, cmd, sync);
1089         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1090
1091         return ret;
1092 }
1093
1094 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1095 {
1096         return iommu_queue_command_sync(iommu, cmd, true);
1097 }
1098
1099 /*
1100  * This function queues a completion wait command into the command
1101  * buffer of an IOMMU
1102  */
1103 static int iommu_completion_wait(struct amd_iommu *iommu)
1104 {
1105         struct iommu_cmd cmd;
1106         unsigned long flags;
1107         int ret;
1108
1109         if (!iommu->need_sync)
1110                 return 0;
1111
1112
1113         build_completion_wait(&cmd, (u64)&iommu->cmd_sem);
1114
1115         raw_spin_lock_irqsave(&iommu->lock, flags);
1116
1117         iommu->cmd_sem = 0;
1118
1119         ret = __iommu_queue_command_sync(iommu, &cmd, false);
1120         if (ret)
1121                 goto out_unlock;
1122
1123         ret = wait_on_sem(&iommu->cmd_sem);
1124
1125 out_unlock:
1126         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1127
1128         return ret;
1129 }
1130
1131 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1132 {
1133         struct iommu_cmd cmd;
1134
1135         build_inv_dte(&cmd, devid);
1136
1137         return iommu_queue_command(iommu, &cmd);
1138 }
1139
1140 static void amd_iommu_flush_dte_all(struct amd_iommu *iommu)
1141 {
1142         u32 devid;
1143
1144         for (devid = 0; devid <= 0xffff; ++devid)
1145                 iommu_flush_dte(iommu, devid);
1146
1147         iommu_completion_wait(iommu);
1148 }
1149
1150 /*
1151  * This function uses heavy locking and may disable irqs for some time. But
1152  * this is no issue because it is only called during resume.
1153  */
1154 static void amd_iommu_flush_tlb_all(struct amd_iommu *iommu)
1155 {
1156         u32 dom_id;
1157
1158         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1159                 struct iommu_cmd cmd;
1160                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1161                                       dom_id, 1);
1162                 iommu_queue_command(iommu, &cmd);
1163         }
1164
1165         iommu_completion_wait(iommu);
1166 }
1167
1168 static void amd_iommu_flush_tlb_domid(struct amd_iommu *iommu, u32 dom_id)
1169 {
1170         struct iommu_cmd cmd;
1171
1172         build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1173                               dom_id, 1);
1174         iommu_queue_command(iommu, &cmd);
1175
1176         iommu_completion_wait(iommu);
1177 }
1178
1179 static void amd_iommu_flush_all(struct amd_iommu *iommu)
1180 {
1181         struct iommu_cmd cmd;
1182
1183         build_inv_all(&cmd);
1184
1185         iommu_queue_command(iommu, &cmd);
1186         iommu_completion_wait(iommu);
1187 }
1188
1189 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1190 {
1191         struct iommu_cmd cmd;
1192
1193         build_inv_irt(&cmd, devid);
1194
1195         iommu_queue_command(iommu, &cmd);
1196 }
1197
1198 static void amd_iommu_flush_irt_all(struct amd_iommu *iommu)
1199 {
1200         u32 devid;
1201
1202         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1203                 iommu_flush_irt(iommu, devid);
1204
1205         iommu_completion_wait(iommu);
1206 }
1207
1208 void iommu_flush_all_caches(struct amd_iommu *iommu)
1209 {
1210         if (iommu_feature(iommu, FEATURE_IA)) {
1211                 amd_iommu_flush_all(iommu);
1212         } else {
1213                 amd_iommu_flush_dte_all(iommu);
1214                 amd_iommu_flush_irt_all(iommu);
1215                 amd_iommu_flush_tlb_all(iommu);
1216         }
1217 }
1218
1219 /*
1220  * Command send function for flushing on-device TLB
1221  */
1222 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1223                               u64 address, size_t size)
1224 {
1225         struct amd_iommu *iommu;
1226         struct iommu_cmd cmd;
1227         int qdep;
1228
1229         qdep     = dev_data->ats.qdep;
1230         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1231
1232         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1233
1234         return iommu_queue_command(iommu, &cmd);
1235 }
1236
1237 /*
1238  * Command send function for invalidating a device table entry
1239  */
1240 static int device_flush_dte(struct iommu_dev_data *dev_data)
1241 {
1242         struct amd_iommu *iommu;
1243         u16 alias;
1244         int ret;
1245
1246         iommu = amd_iommu_rlookup_table[dev_data->devid];
1247         alias = dev_data->alias;
1248
1249         ret = iommu_flush_dte(iommu, dev_data->devid);
1250         if (!ret && alias != dev_data->devid)
1251                 ret = iommu_flush_dte(iommu, alias);
1252         if (ret)
1253                 return ret;
1254
1255         if (dev_data->ats.enabled)
1256                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1257
1258         return ret;
1259 }
1260
1261 /*
1262  * TLB invalidation function which is called from the mapping functions.
1263  * It invalidates a single PTE if the range to flush is within a single
1264  * page. Otherwise it flushes the whole TLB of the IOMMU.
1265  */
1266 static void __domain_flush_pages(struct protection_domain *domain,
1267                                  u64 address, size_t size, int pde)
1268 {
1269         struct iommu_dev_data *dev_data;
1270         struct iommu_cmd cmd;
1271         int ret = 0, i;
1272
1273         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1274
1275         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1276                 if (!domain->dev_iommu[i])
1277                         continue;
1278
1279                 /*
1280                  * Devices of this domain are behind this IOMMU
1281                  * We need a TLB flush
1282                  */
1283                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1284         }
1285
1286         list_for_each_entry(dev_data, &domain->dev_list, list) {
1287
1288                 if (!dev_data->ats.enabled)
1289                         continue;
1290
1291                 ret |= device_flush_iotlb(dev_data, address, size);
1292         }
1293
1294         WARN_ON(ret);
1295 }
1296
1297 static void domain_flush_pages(struct protection_domain *domain,
1298                                u64 address, size_t size)
1299 {
1300         __domain_flush_pages(domain, address, size, 0);
1301 }
1302
1303 /* Flush the whole IO/TLB for a given protection domain */
1304 static void domain_flush_tlb(struct protection_domain *domain)
1305 {
1306         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1307 }
1308
1309 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1310 static void domain_flush_tlb_pde(struct protection_domain *domain)
1311 {
1312         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1313 }
1314
1315 static void domain_flush_complete(struct protection_domain *domain)
1316 {
1317         int i;
1318
1319         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1320                 if (domain && !domain->dev_iommu[i])
1321                         continue;
1322
1323                 /*
1324                  * Devices of this domain are behind this IOMMU
1325                  * We need to wait for completion of all commands.
1326                  */
1327                 iommu_completion_wait(amd_iommus[i]);
1328         }
1329 }
1330
1331 /* Flush the not present cache if it exists */
1332 static void domain_flush_np_cache(struct protection_domain *domain,
1333                 dma_addr_t iova, size_t size)
1334 {
1335         if (unlikely(amd_iommu_np_cache)) {
1336                 domain_flush_pages(domain, iova, size);
1337                 domain_flush_complete(domain);
1338         }
1339 }
1340
1341
1342 /*
1343  * This function flushes the DTEs for all devices in domain
1344  */
1345 static void domain_flush_devices(struct protection_domain *domain)
1346 {
1347         struct iommu_dev_data *dev_data;
1348
1349         list_for_each_entry(dev_data, &domain->dev_list, list)
1350                 device_flush_dte(dev_data);
1351 }
1352
1353 /****************************************************************************
1354  *
1355  * The functions below are used the create the page table mappings for
1356  * unity mapped regions.
1357  *
1358  ****************************************************************************/
1359
1360 static void free_page_list(struct page *freelist)
1361 {
1362         while (freelist != NULL) {
1363                 unsigned long p = (unsigned long)page_address(freelist);
1364                 freelist = freelist->freelist;
1365                 free_page(p);
1366         }
1367 }
1368
1369 static struct page *free_pt_page(unsigned long pt, struct page *freelist)
1370 {
1371         struct page *p = virt_to_page((void *)pt);
1372
1373         p->freelist = freelist;
1374
1375         return p;
1376 }
1377
1378 #define DEFINE_FREE_PT_FN(LVL, FN)                                              \
1379 static struct page *free_pt_##LVL (unsigned long __pt, struct page *freelist)   \
1380 {                                                                               \
1381         unsigned long p;                                                        \
1382         u64 *pt;                                                                \
1383         int i;                                                                  \
1384                                                                                 \
1385         pt = (u64 *)__pt;                                                       \
1386                                                                                 \
1387         for (i = 0; i < 512; ++i) {                                             \
1388                 /* PTE present? */                                              \
1389                 if (!IOMMU_PTE_PRESENT(pt[i]))                                  \
1390                         continue;                                               \
1391                                                                                 \
1392                 /* Large PTE? */                                                \
1393                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                                 \
1394                     PM_PTE_LEVEL(pt[i]) == 7)                                   \
1395                         continue;                                               \
1396                                                                                 \
1397                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);                       \
1398                 freelist = FN(p, freelist);                                     \
1399         }                                                                       \
1400                                                                                 \
1401         return free_pt_page((unsigned long)pt, freelist);                       \
1402 }
1403
1404 DEFINE_FREE_PT_FN(l2, free_pt_page)
1405 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1406 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1407 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1408 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1409
1410 static struct page *free_sub_pt(unsigned long root, int mode,
1411                                 struct page *freelist)
1412 {
1413         switch (mode) {
1414         case PAGE_MODE_NONE:
1415         case PAGE_MODE_7_LEVEL:
1416                 break;
1417         case PAGE_MODE_1_LEVEL:
1418                 freelist = free_pt_page(root, freelist);
1419                 break;
1420         case PAGE_MODE_2_LEVEL:
1421                 freelist = free_pt_l2(root, freelist);
1422                 break;
1423         case PAGE_MODE_3_LEVEL:
1424                 freelist = free_pt_l3(root, freelist);
1425                 break;
1426         case PAGE_MODE_4_LEVEL:
1427                 freelist = free_pt_l4(root, freelist);
1428                 break;
1429         case PAGE_MODE_5_LEVEL:
1430                 freelist = free_pt_l5(root, freelist);
1431                 break;
1432         case PAGE_MODE_6_LEVEL:
1433                 freelist = free_pt_l6(root, freelist);
1434                 break;
1435         default:
1436                 BUG();
1437         }
1438
1439         return freelist;
1440 }
1441
1442 static void free_pagetable(struct protection_domain *domain)
1443 {
1444         unsigned long root = (unsigned long)domain->pt_root;
1445         struct page *freelist = NULL;
1446
1447         BUG_ON(domain->mode < PAGE_MODE_NONE ||
1448                domain->mode > PAGE_MODE_6_LEVEL);
1449
1450         freelist = free_sub_pt(root, domain->mode, freelist);
1451
1452         free_page_list(freelist);
1453 }
1454
1455 /*
1456  * This function is used to add another level to an IO page table. Adding
1457  * another level increases the size of the address space by 9 bits to a size up
1458  * to 64 bits.
1459  */
1460 static bool increase_address_space(struct protection_domain *domain,
1461                                    gfp_t gfp)
1462 {
1463         unsigned long flags;
1464         bool ret = false;
1465         u64 *pte;
1466
1467         spin_lock_irqsave(&domain->lock, flags);
1468
1469         if (WARN_ON_ONCE(domain->mode == PAGE_MODE_6_LEVEL))
1470                 /* address space already 64 bit large */
1471                 goto out;
1472
1473         pte = (void *)get_zeroed_page(gfp);
1474         if (!pte)
1475                 goto out;
1476
1477         *pte             = PM_LEVEL_PDE(domain->mode,
1478                                         iommu_virt_to_phys(domain->pt_root));
1479         domain->pt_root  = pte;
1480         domain->mode    += 1;
1481
1482         ret = true;
1483
1484 out:
1485         spin_unlock_irqrestore(&domain->lock, flags);
1486
1487         return ret;
1488 }
1489
1490 static u64 *alloc_pte(struct protection_domain *domain,
1491                       unsigned long address,
1492                       unsigned long page_size,
1493                       u64 **pte_page,
1494                       gfp_t gfp,
1495                       bool *updated)
1496 {
1497         int level, end_lvl;
1498         u64 *pte, *page;
1499
1500         BUG_ON(!is_power_of_2(page_size));
1501
1502         while (address > PM_LEVEL_SIZE(domain->mode))
1503                 *updated = increase_address_space(domain, gfp) || *updated;
1504
1505         level   = domain->mode - 1;
1506         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1507         address = PAGE_SIZE_ALIGN(address, page_size);
1508         end_lvl = PAGE_SIZE_LEVEL(page_size);
1509
1510         while (level > end_lvl) {
1511                 u64 __pte, __npte;
1512                 int pte_level;
1513
1514                 __pte     = *pte;
1515                 pte_level = PM_PTE_LEVEL(__pte);
1516
1517                 /*
1518                  * If we replace a series of large PTEs, we need
1519                  * to tear down all of them.
1520                  */
1521                 if (IOMMU_PTE_PRESENT(__pte) &&
1522                     pte_level == PAGE_MODE_7_LEVEL) {
1523                         unsigned long count, i;
1524                         u64 *lpte;
1525
1526                         lpte = first_pte_l7(pte, NULL, &count);
1527
1528                         /*
1529                          * Unmap the replicated PTEs that still match the
1530                          * original large mapping
1531                          */
1532                         for (i = 0; i < count; ++i)
1533                                 cmpxchg64(&lpte[i], __pte, 0ULL);
1534
1535                         *updated = true;
1536                         continue;
1537                 }
1538
1539                 if (!IOMMU_PTE_PRESENT(__pte) ||
1540                     pte_level == PAGE_MODE_NONE) {
1541                         page = (u64 *)get_zeroed_page(gfp);
1542
1543                         if (!page)
1544                                 return NULL;
1545
1546                         __npte = PM_LEVEL_PDE(level, iommu_virt_to_phys(page));
1547
1548                         /* pte could have been changed somewhere. */
1549                         if (cmpxchg64(pte, __pte, __npte) != __pte)
1550                                 free_page((unsigned long)page);
1551                         else if (IOMMU_PTE_PRESENT(__pte))
1552                                 *updated = true;
1553
1554                         continue;
1555                 }
1556
1557                 /* No level skipping support yet */
1558                 if (pte_level != level)
1559                         return NULL;
1560
1561                 level -= 1;
1562
1563                 pte = IOMMU_PTE_PAGE(__pte);
1564
1565                 if (pte_page && level == end_lvl)
1566                         *pte_page = pte;
1567
1568                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1569         }
1570
1571         return pte;
1572 }
1573
1574 /*
1575  * This function checks if there is a PTE for a given dma address. If
1576  * there is one, it returns the pointer to it.
1577  */
1578 static u64 *fetch_pte(struct protection_domain *domain,
1579                       unsigned long address,
1580                       unsigned long *page_size)
1581 {
1582         int level;
1583         u64 *pte;
1584
1585         *page_size = 0;
1586
1587         if (address > PM_LEVEL_SIZE(domain->mode))
1588                 return NULL;
1589
1590         level      =  domain->mode - 1;
1591         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1592         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1593
1594         while (level > 0) {
1595
1596                 /* Not Present */
1597                 if (!IOMMU_PTE_PRESENT(*pte))
1598                         return NULL;
1599
1600                 /* Large PTE */
1601                 if (PM_PTE_LEVEL(*pte) == 7 ||
1602                     PM_PTE_LEVEL(*pte) == 0)
1603                         break;
1604
1605                 /* No level skipping support yet */
1606                 if (PM_PTE_LEVEL(*pte) != level)
1607                         return NULL;
1608
1609                 level -= 1;
1610
1611                 /* Walk to the next level */
1612                 pte        = IOMMU_PTE_PAGE(*pte);
1613                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1614                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1615         }
1616
1617         /*
1618          * If we have a series of large PTEs, make
1619          * sure to return a pointer to the first one.
1620          */
1621         if (PM_PTE_LEVEL(*pte) == PAGE_MODE_7_LEVEL)
1622                 pte = first_pte_l7(pte, page_size, NULL);
1623
1624         return pte;
1625 }
1626
1627 static struct page *free_clear_pte(u64 *pte, u64 pteval, struct page *freelist)
1628 {
1629         unsigned long pt;
1630         int mode;
1631
1632         while (cmpxchg64(pte, pteval, 0) != pteval) {
1633                 pr_warn("AMD-Vi: IOMMU pte changed since we read it\n");
1634                 pteval = *pte;
1635         }
1636
1637         if (!IOMMU_PTE_PRESENT(pteval))
1638                 return freelist;
1639
1640         pt   = (unsigned long)IOMMU_PTE_PAGE(pteval);
1641         mode = IOMMU_PTE_MODE(pteval);
1642
1643         return free_sub_pt(pt, mode, freelist);
1644 }
1645
1646 /*
1647  * Generic mapping functions. It maps a physical address into a DMA
1648  * address space. It allocates the page table pages if necessary.
1649  * In the future it can be extended to a generic mapping function
1650  * supporting all features of AMD IOMMU page tables like level skipping
1651  * and full 64 bit address spaces.
1652  */
1653 static int iommu_map_page(struct protection_domain *dom,
1654                           unsigned long bus_addr,
1655                           unsigned long phys_addr,
1656                           unsigned long page_size,
1657                           int prot,
1658                           gfp_t gfp)
1659 {
1660         struct page *freelist = NULL;
1661         bool updated = false;
1662         u64 __pte, *pte;
1663         int ret, i, count;
1664
1665         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1666         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1667
1668         ret = -EINVAL;
1669         if (!(prot & IOMMU_PROT_MASK))
1670                 goto out;
1671
1672         count = PAGE_SIZE_PTE_COUNT(page_size);
1673         pte   = alloc_pte(dom, bus_addr, page_size, NULL, gfp, &updated);
1674
1675         ret = -ENOMEM;
1676         if (!pte)
1677                 goto out;
1678
1679         for (i = 0; i < count; ++i)
1680                 freelist = free_clear_pte(&pte[i], pte[i], freelist);
1681
1682         if (freelist != NULL)
1683                 updated = true;
1684
1685         if (count > 1) {
1686                 __pte = PAGE_SIZE_PTE(__sme_set(phys_addr), page_size);
1687                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1688         } else
1689                 __pte = __sme_set(phys_addr) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1690
1691         if (prot & IOMMU_PROT_IR)
1692                 __pte |= IOMMU_PTE_IR;
1693         if (prot & IOMMU_PROT_IW)
1694                 __pte |= IOMMU_PTE_IW;
1695
1696         for (i = 0; i < count; ++i)
1697                 pte[i] = __pte;
1698
1699         ret = 0;
1700
1701 out:
1702         if (updated)
1703                 update_domain(dom);
1704
1705         /* Everything flushed out, free pages now */
1706         free_page_list(freelist);
1707
1708         return ret;
1709 }
1710
1711 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1712                                       unsigned long bus_addr,
1713                                       unsigned long page_size)
1714 {
1715         unsigned long long unmapped;
1716         unsigned long unmap_size;
1717         u64 *pte;
1718
1719         BUG_ON(!is_power_of_2(page_size));
1720
1721         unmapped = 0;
1722
1723         while (unmapped < page_size) {
1724
1725                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1726
1727                 if (pte) {
1728                         int i, count;
1729
1730                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1731                         for (i = 0; i < count; i++)
1732                                 pte[i] = 0ULL;
1733                 }
1734
1735                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1736                 unmapped += unmap_size;
1737         }
1738
1739         BUG_ON(unmapped && !is_power_of_2(unmapped));
1740
1741         return unmapped;
1742 }
1743
1744 /****************************************************************************
1745  *
1746  * The next functions belong to the address allocator for the dma_ops
1747  * interface functions.
1748  *
1749  ****************************************************************************/
1750
1751
1752 static unsigned long dma_ops_alloc_iova(struct device *dev,
1753                                         struct dma_ops_domain *dma_dom,
1754                                         unsigned int pages, u64 dma_mask)
1755 {
1756         unsigned long pfn = 0;
1757
1758         pages = __roundup_pow_of_two(pages);
1759
1760         if (dma_mask > DMA_BIT_MASK(32))
1761                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1762                                       IOVA_PFN(DMA_BIT_MASK(32)), false);
1763
1764         if (!pfn)
1765                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1766                                       IOVA_PFN(dma_mask), true);
1767
1768         return (pfn << PAGE_SHIFT);
1769 }
1770
1771 static void dma_ops_free_iova(struct dma_ops_domain *dma_dom,
1772                               unsigned long address,
1773                               unsigned int pages)
1774 {
1775         pages = __roundup_pow_of_two(pages);
1776         address >>= PAGE_SHIFT;
1777
1778         free_iova_fast(&dma_dom->iovad, address, pages);
1779 }
1780
1781 /****************************************************************************
1782  *
1783  * The next functions belong to the domain allocation. A domain is
1784  * allocated for every IOMMU as the default domain. If device isolation
1785  * is enabled, every device get its own domain. The most important thing
1786  * about domains is the page table mapping the DMA address space they
1787  * contain.
1788  *
1789  ****************************************************************************/
1790
1791 static u16 domain_id_alloc(void)
1792 {
1793         int id;
1794
1795         spin_lock(&pd_bitmap_lock);
1796         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1797         BUG_ON(id == 0);
1798         if (id > 0 && id < MAX_DOMAIN_ID)
1799                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1800         else
1801                 id = 0;
1802         spin_unlock(&pd_bitmap_lock);
1803
1804         return id;
1805 }
1806
1807 static void domain_id_free(int id)
1808 {
1809         spin_lock(&pd_bitmap_lock);
1810         if (id > 0 && id < MAX_DOMAIN_ID)
1811                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1812         spin_unlock(&pd_bitmap_lock);
1813 }
1814
1815 static void free_gcr3_tbl_level1(u64 *tbl)
1816 {
1817         u64 *ptr;
1818         int i;
1819
1820         for (i = 0; i < 512; ++i) {
1821                 if (!(tbl[i] & GCR3_VALID))
1822                         continue;
1823
1824                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1825
1826                 free_page((unsigned long)ptr);
1827         }
1828 }
1829
1830 static void free_gcr3_tbl_level2(u64 *tbl)
1831 {
1832         u64 *ptr;
1833         int i;
1834
1835         for (i = 0; i < 512; ++i) {
1836                 if (!(tbl[i] & GCR3_VALID))
1837                         continue;
1838
1839                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1840
1841                 free_gcr3_tbl_level1(ptr);
1842         }
1843 }
1844
1845 static void free_gcr3_table(struct protection_domain *domain)
1846 {
1847         if (domain->glx == 2)
1848                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1849         else if (domain->glx == 1)
1850                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1851         else
1852                 BUG_ON(domain->glx != 0);
1853
1854         free_page((unsigned long)domain->gcr3_tbl);
1855 }
1856
1857 static void dma_ops_domain_flush_tlb(struct dma_ops_domain *dom)
1858 {
1859         domain_flush_tlb(&dom->domain);
1860         domain_flush_complete(&dom->domain);
1861 }
1862
1863 static void iova_domain_flush_tlb(struct iova_domain *iovad)
1864 {
1865         struct dma_ops_domain *dom;
1866
1867         dom = container_of(iovad, struct dma_ops_domain, iovad);
1868
1869         dma_ops_domain_flush_tlb(dom);
1870 }
1871
1872 /*
1873  * Free a domain, only used if something went wrong in the
1874  * allocation path and we need to free an already allocated page table
1875  */
1876 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1877 {
1878         if (!dom)
1879                 return;
1880
1881         put_iova_domain(&dom->iovad);
1882
1883         free_pagetable(&dom->domain);
1884
1885         if (dom->domain.id)
1886                 domain_id_free(dom->domain.id);
1887
1888         kfree(dom);
1889 }
1890
1891 /*
1892  * Allocates a new protection domain usable for the dma_ops functions.
1893  * It also initializes the page table and the address allocator data
1894  * structures required for the dma_ops interface
1895  */
1896 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1897 {
1898         struct dma_ops_domain *dma_dom;
1899
1900         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1901         if (!dma_dom)
1902                 return NULL;
1903
1904         if (protection_domain_init(&dma_dom->domain))
1905                 goto free_dma_dom;
1906
1907         dma_dom->domain.mode = PAGE_MODE_3_LEVEL;
1908         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1909         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1910         if (!dma_dom->domain.pt_root)
1911                 goto free_dma_dom;
1912
1913         init_iova_domain(&dma_dom->iovad, PAGE_SIZE, IOVA_START_PFN);
1914
1915         if (init_iova_flush_queue(&dma_dom->iovad, iova_domain_flush_tlb, NULL))
1916                 goto free_dma_dom;
1917
1918         /* Initialize reserved ranges */
1919         copy_reserved_iova(&reserved_iova_ranges, &dma_dom->iovad);
1920
1921         return dma_dom;
1922
1923 free_dma_dom:
1924         dma_ops_domain_free(dma_dom);
1925
1926         return NULL;
1927 }
1928
1929 /*
1930  * little helper function to check whether a given protection domain is a
1931  * dma_ops domain
1932  */
1933 static bool dma_ops_domain(struct protection_domain *domain)
1934 {
1935         return domain->flags & PD_DMA_OPS_MASK;
1936 }
1937
1938 static void set_dte_entry(u16 devid, struct protection_domain *domain,
1939                           bool ats, bool ppr)
1940 {
1941         u64 pte_root = 0;
1942         u64 flags = 0;
1943         u32 old_domid;
1944
1945         if (domain->mode != PAGE_MODE_NONE)
1946                 pte_root = iommu_virt_to_phys(domain->pt_root);
1947
1948         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1949                     << DEV_ENTRY_MODE_SHIFT;
1950         pte_root |= DTE_FLAG_IR | DTE_FLAG_IW | DTE_FLAG_V | DTE_FLAG_TV;
1951
1952         flags = amd_iommu_dev_table[devid].data[1];
1953
1954         if (ats)
1955                 flags |= DTE_FLAG_IOTLB;
1956
1957         if (ppr) {
1958                 struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
1959
1960                 if (iommu_feature(iommu, FEATURE_EPHSUP))
1961                         pte_root |= 1ULL << DEV_ENTRY_PPR;
1962         }
1963
1964         if (domain->flags & PD_IOMMUV2_MASK) {
1965                 u64 gcr3 = iommu_virt_to_phys(domain->gcr3_tbl);
1966                 u64 glx  = domain->glx;
1967                 u64 tmp;
1968
1969                 pte_root |= DTE_FLAG_GV;
1970                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1971
1972                 /* First mask out possible old values for GCR3 table */
1973                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1974                 flags    &= ~tmp;
1975
1976                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1977                 flags    &= ~tmp;
1978
1979                 /* Encode GCR3 table into DTE */
1980                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1981                 pte_root |= tmp;
1982
1983                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1984                 flags    |= tmp;
1985
1986                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
1987                 flags    |= tmp;
1988         }
1989
1990         flags &= ~DEV_DOMID_MASK;
1991         flags |= domain->id;
1992
1993         old_domid = amd_iommu_dev_table[devid].data[1] & DEV_DOMID_MASK;
1994         amd_iommu_dev_table[devid].data[1]  = flags;
1995         amd_iommu_dev_table[devid].data[0]  = pte_root;
1996
1997         /*
1998          * A kdump kernel might be replacing a domain ID that was copied from
1999          * the previous kernel--if so, it needs to flush the translation cache
2000          * entries for the old domain ID that is being overwritten
2001          */
2002         if (old_domid) {
2003                 struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
2004
2005                 amd_iommu_flush_tlb_domid(iommu, old_domid);
2006         }
2007 }
2008
2009 static void clear_dte_entry(u16 devid)
2010 {
2011         /* remove entry from the device table seen by the hardware */
2012         amd_iommu_dev_table[devid].data[0]  = DTE_FLAG_V | DTE_FLAG_TV;
2013         amd_iommu_dev_table[devid].data[1] &= DTE_FLAG_MASK;
2014
2015         amd_iommu_apply_erratum_63(devid);
2016 }
2017
2018 static void do_attach(struct iommu_dev_data *dev_data,
2019                       struct protection_domain *domain)
2020 {
2021         struct amd_iommu *iommu;
2022         u16 alias;
2023         bool ats;
2024
2025         iommu = amd_iommu_rlookup_table[dev_data->devid];
2026         alias = dev_data->alias;
2027         ats   = dev_data->ats.enabled;
2028
2029         /* Update data structures */
2030         dev_data->domain = domain;
2031         list_add(&dev_data->list, &domain->dev_list);
2032
2033         /* Do reference counting */
2034         domain->dev_iommu[iommu->index] += 1;
2035         domain->dev_cnt                 += 1;
2036
2037         /* Update device table */
2038         set_dte_entry(dev_data->devid, domain, ats, dev_data->iommu_v2);
2039         if (alias != dev_data->devid)
2040                 set_dte_entry(alias, domain, ats, dev_data->iommu_v2);
2041
2042         device_flush_dte(dev_data);
2043 }
2044
2045 static void do_detach(struct iommu_dev_data *dev_data)
2046 {
2047         struct protection_domain *domain = dev_data->domain;
2048         struct amd_iommu *iommu;
2049         u16 alias;
2050
2051         iommu = amd_iommu_rlookup_table[dev_data->devid];
2052         alias = dev_data->alias;
2053
2054         /* Update data structures */
2055         dev_data->domain = NULL;
2056         list_del(&dev_data->list);
2057         clear_dte_entry(dev_data->devid);
2058         if (alias != dev_data->devid)
2059                 clear_dte_entry(alias);
2060
2061         /* Flush the DTE entry */
2062         device_flush_dte(dev_data);
2063
2064         /* Flush IOTLB */
2065         domain_flush_tlb_pde(domain);
2066
2067         /* Wait for the flushes to finish */
2068         domain_flush_complete(domain);
2069
2070         /* decrease reference counters - needs to happen after the flushes */
2071         domain->dev_iommu[iommu->index] -= 1;
2072         domain->dev_cnt                 -= 1;
2073 }
2074
2075 /*
2076  * If a device is not yet associated with a domain, this function makes the
2077  * device visible in the domain
2078  */
2079 static int __attach_device(struct iommu_dev_data *dev_data,
2080                            struct protection_domain *domain)
2081 {
2082         unsigned long flags;
2083         int ret;
2084
2085         /* lock domain */
2086         spin_lock_irqsave(&domain->lock, flags);
2087
2088         ret = -EBUSY;
2089         if (dev_data->domain != NULL)
2090                 goto out_unlock;
2091
2092         /* Attach alias group root */
2093         do_attach(dev_data, domain);
2094
2095         ret = 0;
2096
2097 out_unlock:
2098
2099         /* ready */
2100         spin_unlock_irqrestore(&domain->lock, flags);
2101
2102         return ret;
2103 }
2104
2105
2106 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2107 {
2108         pci_disable_ats(pdev);
2109         pci_disable_pri(pdev);
2110         pci_disable_pasid(pdev);
2111 }
2112
2113 /* FIXME: Change generic reset-function to do the same */
2114 static int pri_reset_while_enabled(struct pci_dev *pdev)
2115 {
2116         u16 control;
2117         int pos;
2118
2119         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2120         if (!pos)
2121                 return -EINVAL;
2122
2123         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2124         control |= PCI_PRI_CTRL_RESET;
2125         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2126
2127         return 0;
2128 }
2129
2130 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2131 {
2132         bool reset_enable;
2133         int reqs, ret;
2134
2135         /* FIXME: Hardcode number of outstanding requests for now */
2136         reqs = 32;
2137         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2138                 reqs = 1;
2139         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2140
2141         /* Only allow access to user-accessible pages */
2142         ret = pci_enable_pasid(pdev, 0);
2143         if (ret)
2144                 goto out_err;
2145
2146         /* First reset the PRI state of the device */
2147         ret = pci_reset_pri(pdev);
2148         if (ret)
2149                 goto out_err;
2150
2151         /* Enable PRI */
2152         ret = pci_enable_pri(pdev, reqs);
2153         if (ret)
2154                 goto out_err;
2155
2156         if (reset_enable) {
2157                 ret = pri_reset_while_enabled(pdev);
2158                 if (ret)
2159                         goto out_err;
2160         }
2161
2162         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2163         if (ret)
2164                 goto out_err;
2165
2166         return 0;
2167
2168 out_err:
2169         pci_disable_pri(pdev);
2170         pci_disable_pasid(pdev);
2171
2172         return ret;
2173 }
2174
2175 /*
2176  * If a device is not yet associated with a domain, this function makes the
2177  * device visible in the domain
2178  */
2179 static int attach_device(struct device *dev,
2180                          struct protection_domain *domain)
2181 {
2182         struct pci_dev *pdev;
2183         struct iommu_dev_data *dev_data;
2184         int ret;
2185
2186         dev_data = get_dev_data(dev);
2187
2188         if (!dev_is_pci(dev))
2189                 goto skip_ats_check;
2190
2191         pdev = to_pci_dev(dev);
2192         if (domain->flags & PD_IOMMUV2_MASK) {
2193                 if (!dev_data->passthrough)
2194                         return -EINVAL;
2195
2196                 if (dev_data->iommu_v2) {
2197                         if (pdev_iommuv2_enable(pdev) != 0)
2198                                 return -EINVAL;
2199
2200                         dev_data->ats.enabled = true;
2201                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2202                         dev_data->pri_tlp     = pci_prg_resp_pasid_required(pdev);
2203                 }
2204         } else if (amd_iommu_iotlb_sup &&
2205                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2206                 dev_data->ats.enabled = true;
2207                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2208         }
2209
2210 skip_ats_check:
2211         ret = __attach_device(dev_data, domain);
2212
2213         /*
2214          * We might boot into a crash-kernel here. The crashed kernel
2215          * left the caches in the IOMMU dirty. So we have to flush
2216          * here to evict all dirty stuff.
2217          */
2218         domain_flush_tlb_pde(domain);
2219
2220         domain_flush_complete(domain);
2221
2222         return ret;
2223 }
2224
2225 /*
2226  * Removes a device from a protection domain (unlocked)
2227  */
2228 static void __detach_device(struct iommu_dev_data *dev_data)
2229 {
2230         struct protection_domain *domain;
2231         unsigned long flags;
2232
2233         domain = dev_data->domain;
2234
2235         spin_lock_irqsave(&domain->lock, flags);
2236
2237         do_detach(dev_data);
2238
2239         spin_unlock_irqrestore(&domain->lock, flags);
2240 }
2241
2242 /*
2243  * Removes a device from a protection domain (with devtable_lock held)
2244  */
2245 static void detach_device(struct device *dev)
2246 {
2247         struct protection_domain *domain;
2248         struct iommu_dev_data *dev_data;
2249
2250         dev_data = get_dev_data(dev);
2251         domain   = dev_data->domain;
2252
2253         /*
2254          * First check if the device is still attached. It might already
2255          * be detached from its domain because the generic
2256          * iommu_detach_group code detached it and we try again here in
2257          * our alias handling.
2258          */
2259         if (WARN_ON(!dev_data->domain))
2260                 return;
2261
2262         __detach_device(dev_data);
2263
2264         if (!dev_is_pci(dev))
2265                 return;
2266
2267         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2268                 pdev_iommuv2_disable(to_pci_dev(dev));
2269         else if (dev_data->ats.enabled)
2270                 pci_disable_ats(to_pci_dev(dev));
2271
2272         dev_data->ats.enabled = false;
2273 }
2274
2275 static int amd_iommu_add_device(struct device *dev)
2276 {
2277         struct iommu_dev_data *dev_data;
2278         struct iommu_domain *domain;
2279         struct amd_iommu *iommu;
2280         int ret, devid;
2281
2282         if (!check_device(dev) || get_dev_data(dev))
2283                 return 0;
2284
2285         devid = get_device_id(dev);
2286         if (devid < 0)
2287                 return devid;
2288
2289         iommu = amd_iommu_rlookup_table[devid];
2290
2291         ret = iommu_init_device(dev);
2292         if (ret) {
2293                 if (ret != -ENOTSUPP)
2294                         dev_err(dev, "Failed to initialize - trying to proceed anyway\n");
2295
2296                 iommu_ignore_device(dev);
2297                 dev->dma_ops = NULL;
2298                 goto out;
2299         }
2300         init_iommu_group(dev);
2301
2302         dev_data = get_dev_data(dev);
2303
2304         BUG_ON(!dev_data);
2305
2306         if (dev_data->iommu_v2)
2307                 iommu_request_dm_for_dev(dev);
2308
2309         /* Domains are initialized for this device - have a look what we ended up with */
2310         domain = iommu_get_domain_for_dev(dev);
2311         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2312                 dev_data->passthrough = true;
2313         else
2314                 dev->dma_ops = &amd_iommu_dma_ops;
2315
2316 out:
2317         iommu_completion_wait(iommu);
2318
2319         return 0;
2320 }
2321
2322 static void amd_iommu_remove_device(struct device *dev)
2323 {
2324         struct amd_iommu *iommu;
2325         int devid;
2326
2327         if (!check_device(dev))
2328                 return;
2329
2330         devid = get_device_id(dev);
2331         if (devid < 0)
2332                 return;
2333
2334         iommu = amd_iommu_rlookup_table[devid];
2335
2336         iommu_uninit_device(dev);
2337         iommu_completion_wait(iommu);
2338 }
2339
2340 static struct iommu_group *amd_iommu_device_group(struct device *dev)
2341 {
2342         if (dev_is_pci(dev))
2343                 return pci_device_group(dev);
2344
2345         return acpihid_device_group(dev);
2346 }
2347
2348 /*****************************************************************************
2349  *
2350  * The next functions belong to the dma_ops mapping/unmapping code.
2351  *
2352  *****************************************************************************/
2353
2354 /*
2355  * In the dma_ops path we only have the struct device. This function
2356  * finds the corresponding IOMMU, the protection domain and the
2357  * requestor id for a given device.
2358  * If the device is not yet associated with a domain this is also done
2359  * in this function.
2360  */
2361 static struct protection_domain *get_domain(struct device *dev)
2362 {
2363         struct protection_domain *domain;
2364         struct iommu_domain *io_domain;
2365
2366         if (!check_device(dev))
2367                 return ERR_PTR(-EINVAL);
2368
2369         domain = get_dev_data(dev)->domain;
2370         if (domain == NULL && get_dev_data(dev)->defer_attach) {
2371                 get_dev_data(dev)->defer_attach = false;
2372                 io_domain = iommu_get_domain_for_dev(dev);
2373                 domain = to_pdomain(io_domain);
2374                 attach_device(dev, domain);
2375         }
2376         if (domain == NULL)
2377                 return ERR_PTR(-EBUSY);
2378
2379         if (!dma_ops_domain(domain))
2380                 return ERR_PTR(-EBUSY);
2381
2382         return domain;
2383 }
2384
2385 static void update_device_table(struct protection_domain *domain)
2386 {
2387         struct iommu_dev_data *dev_data;
2388
2389         list_for_each_entry(dev_data, &domain->dev_list, list) {
2390                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled,
2391                               dev_data->iommu_v2);
2392
2393                 if (dev_data->devid == dev_data->alias)
2394                         continue;
2395
2396                 /* There is an alias, update device table entry for it */
2397                 set_dte_entry(dev_data->alias, domain, dev_data->ats.enabled,
2398                               dev_data->iommu_v2);
2399         }
2400 }
2401
2402 static void update_domain(struct protection_domain *domain)
2403 {
2404         update_device_table(domain);
2405
2406         domain_flush_devices(domain);
2407         domain_flush_tlb_pde(domain);
2408 }
2409
2410 static int dir2prot(enum dma_data_direction direction)
2411 {
2412         if (direction == DMA_TO_DEVICE)
2413                 return IOMMU_PROT_IR;
2414         else if (direction == DMA_FROM_DEVICE)
2415                 return IOMMU_PROT_IW;
2416         else if (direction == DMA_BIDIRECTIONAL)
2417                 return IOMMU_PROT_IW | IOMMU_PROT_IR;
2418         else
2419                 return 0;
2420 }
2421
2422 /*
2423  * This function contains common code for mapping of a physically
2424  * contiguous memory region into DMA address space. It is used by all
2425  * mapping functions provided with this IOMMU driver.
2426  * Must be called with the domain lock held.
2427  */
2428 static dma_addr_t __map_single(struct device *dev,
2429                                struct dma_ops_domain *dma_dom,
2430                                phys_addr_t paddr,
2431                                size_t size,
2432                                enum dma_data_direction direction,
2433                                u64 dma_mask)
2434 {
2435         dma_addr_t offset = paddr & ~PAGE_MASK;
2436         dma_addr_t address, start, ret;
2437         unsigned int pages;
2438         int prot = 0;
2439         int i;
2440
2441         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2442         paddr &= PAGE_MASK;
2443
2444         address = dma_ops_alloc_iova(dev, dma_dom, pages, dma_mask);
2445         if (!address)
2446                 goto out;
2447
2448         prot = dir2prot(direction);
2449
2450         start = address;
2451         for (i = 0; i < pages; ++i) {
2452                 ret = iommu_map_page(&dma_dom->domain, start, paddr,
2453                                      PAGE_SIZE, prot, GFP_ATOMIC);
2454                 if (ret)
2455                         goto out_unmap;
2456
2457                 paddr += PAGE_SIZE;
2458                 start += PAGE_SIZE;
2459         }
2460         address += offset;
2461
2462         domain_flush_np_cache(&dma_dom->domain, address, size);
2463
2464 out:
2465         return address;
2466
2467 out_unmap:
2468
2469         for (--i; i >= 0; --i) {
2470                 start -= PAGE_SIZE;
2471                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2472         }
2473
2474         domain_flush_tlb(&dma_dom->domain);
2475         domain_flush_complete(&dma_dom->domain);
2476
2477         dma_ops_free_iova(dma_dom, address, pages);
2478
2479         return DMA_MAPPING_ERROR;
2480 }
2481
2482 /*
2483  * Does the reverse of the __map_single function. Must be called with
2484  * the domain lock held too
2485  */
2486 static void __unmap_single(struct dma_ops_domain *dma_dom,
2487                            dma_addr_t dma_addr,
2488                            size_t size,
2489                            int dir)
2490 {
2491         dma_addr_t i, start;
2492         unsigned int pages;
2493
2494         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2495         dma_addr &= PAGE_MASK;
2496         start = dma_addr;
2497
2498         for (i = 0; i < pages; ++i) {
2499                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2500                 start += PAGE_SIZE;
2501         }
2502
2503         if (amd_iommu_unmap_flush) {
2504                 domain_flush_tlb(&dma_dom->domain);
2505                 domain_flush_complete(&dma_dom->domain);
2506                 dma_ops_free_iova(dma_dom, dma_addr, pages);
2507         } else {
2508                 pages = __roundup_pow_of_two(pages);
2509                 queue_iova(&dma_dom->iovad, dma_addr >> PAGE_SHIFT, pages, 0);
2510         }
2511 }
2512
2513 /*
2514  * The exported map_single function for dma_ops.
2515  */
2516 static dma_addr_t map_page(struct device *dev, struct page *page,
2517                            unsigned long offset, size_t size,
2518                            enum dma_data_direction dir,
2519                            unsigned long attrs)
2520 {
2521         phys_addr_t paddr = page_to_phys(page) + offset;
2522         struct protection_domain *domain;
2523         struct dma_ops_domain *dma_dom;
2524         u64 dma_mask;
2525
2526         domain = get_domain(dev);
2527         if (PTR_ERR(domain) == -EINVAL)
2528                 return (dma_addr_t)paddr;
2529         else if (IS_ERR(domain))
2530                 return DMA_MAPPING_ERROR;
2531
2532         dma_mask = *dev->dma_mask;
2533         dma_dom = to_dma_ops_domain(domain);
2534
2535         return __map_single(dev, dma_dom, paddr, size, dir, dma_mask);
2536 }
2537
2538 /*
2539  * The exported unmap_single function for dma_ops.
2540  */
2541 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2542                        enum dma_data_direction dir, unsigned long attrs)
2543 {
2544         struct protection_domain *domain;
2545         struct dma_ops_domain *dma_dom;
2546
2547         domain = get_domain(dev);
2548         if (IS_ERR(domain))
2549                 return;
2550
2551         dma_dom = to_dma_ops_domain(domain);
2552
2553         __unmap_single(dma_dom, dma_addr, size, dir);
2554 }
2555
2556 static int sg_num_pages(struct device *dev,
2557                         struct scatterlist *sglist,
2558                         int nelems)
2559 {
2560         unsigned long mask, boundary_size;
2561         struct scatterlist *s;
2562         int i, npages = 0;
2563
2564         mask          = dma_get_seg_boundary(dev);
2565         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
2566                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
2567
2568         for_each_sg(sglist, s, nelems, i) {
2569                 int p, n;
2570
2571                 s->dma_address = npages << PAGE_SHIFT;
2572                 p = npages % boundary_size;
2573                 n = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2574                 if (p + n > boundary_size)
2575                         npages += boundary_size - p;
2576                 npages += n;
2577         }
2578
2579         return npages;
2580 }
2581
2582 /*
2583  * The exported map_sg function for dma_ops (handles scatter-gather
2584  * lists).
2585  */
2586 static int map_sg(struct device *dev, struct scatterlist *sglist,
2587                   int nelems, enum dma_data_direction direction,
2588                   unsigned long attrs)
2589 {
2590         int mapped_pages = 0, npages = 0, prot = 0, i;
2591         struct protection_domain *domain;
2592         struct dma_ops_domain *dma_dom;
2593         struct scatterlist *s;
2594         unsigned long address;
2595         u64 dma_mask;
2596         int ret;
2597
2598         domain = get_domain(dev);
2599         if (IS_ERR(domain))
2600                 return 0;
2601
2602         dma_dom  = to_dma_ops_domain(domain);
2603         dma_mask = *dev->dma_mask;
2604
2605         npages = sg_num_pages(dev, sglist, nelems);
2606
2607         address = dma_ops_alloc_iova(dev, dma_dom, npages, dma_mask);
2608         if (!address)
2609                 goto out_err;
2610
2611         prot = dir2prot(direction);
2612
2613         /* Map all sg entries */
2614         for_each_sg(sglist, s, nelems, i) {
2615                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2616
2617                 for (j = 0; j < pages; ++j) {
2618                         unsigned long bus_addr, phys_addr;
2619
2620                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2621                         phys_addr = (sg_phys(s) & PAGE_MASK) + (j << PAGE_SHIFT);
2622                         ret = iommu_map_page(domain, bus_addr, phys_addr,
2623                                              PAGE_SIZE, prot,
2624                                              GFP_ATOMIC | __GFP_NOWARN);
2625                         if (ret)
2626                                 goto out_unmap;
2627
2628                         mapped_pages += 1;
2629                 }
2630         }
2631
2632         /* Everything is mapped - write the right values into s->dma_address */
2633         for_each_sg(sglist, s, nelems, i) {
2634                 /*
2635                  * Add in the remaining piece of the scatter-gather offset that
2636                  * was masked out when we were determining the physical address
2637                  * via (sg_phys(s) & PAGE_MASK) earlier.
2638                  */
2639                 s->dma_address += address + (s->offset & ~PAGE_MASK);
2640                 s->dma_length   = s->length;
2641         }
2642
2643         if (s)
2644                 domain_flush_np_cache(domain, s->dma_address, s->dma_length);
2645
2646         return nelems;
2647
2648 out_unmap:
2649         dev_err(dev, "IOMMU mapping error in map_sg (io-pages: %d reason: %d)\n",
2650                 npages, ret);
2651
2652         for_each_sg(sglist, s, nelems, i) {
2653                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2654
2655                 for (j = 0; j < pages; ++j) {
2656                         unsigned long bus_addr;
2657
2658                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2659                         iommu_unmap_page(domain, bus_addr, PAGE_SIZE);
2660
2661                         if (--mapped_pages == 0)
2662                                 goto out_free_iova;
2663                 }
2664         }
2665
2666 out_free_iova:
2667         free_iova_fast(&dma_dom->iovad, address >> PAGE_SHIFT, npages);
2668
2669 out_err:
2670         return 0;
2671 }
2672
2673 /*
2674  * The exported map_sg function for dma_ops (handles scatter-gather
2675  * lists).
2676  */
2677 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2678                      int nelems, enum dma_data_direction dir,
2679                      unsigned long attrs)
2680 {
2681         struct protection_domain *domain;
2682         struct dma_ops_domain *dma_dom;
2683         unsigned long startaddr;
2684         int npages;
2685
2686         domain = get_domain(dev);
2687         if (IS_ERR(domain))
2688                 return;
2689
2690         startaddr = sg_dma_address(sglist) & PAGE_MASK;
2691         dma_dom   = to_dma_ops_domain(domain);
2692         npages    = sg_num_pages(dev, sglist, nelems);
2693
2694         __unmap_single(dma_dom, startaddr, npages << PAGE_SHIFT, dir);
2695 }
2696
2697 /*
2698  * The exported alloc_coherent function for dma_ops.
2699  */
2700 static void *alloc_coherent(struct device *dev, size_t size,
2701                             dma_addr_t *dma_addr, gfp_t flag,
2702                             unsigned long attrs)
2703 {
2704         u64 dma_mask = dev->coherent_dma_mask;
2705         struct protection_domain *domain;
2706         struct dma_ops_domain *dma_dom;
2707         struct page *page;
2708
2709         domain = get_domain(dev);
2710         if (PTR_ERR(domain) == -EINVAL) {
2711                 page = alloc_pages(flag, get_order(size));
2712                 *dma_addr = page_to_phys(page);
2713                 return page_address(page);
2714         } else if (IS_ERR(domain))
2715                 return NULL;
2716
2717         dma_dom   = to_dma_ops_domain(domain);
2718         size      = PAGE_ALIGN(size);
2719         dma_mask  = dev->coherent_dma_mask;
2720         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2721         flag     |= __GFP_ZERO;
2722
2723         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2724         if (!page) {
2725                 if (!gfpflags_allow_blocking(flag))
2726                         return NULL;
2727
2728                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2729                                         get_order(size), flag & __GFP_NOWARN);
2730                 if (!page)
2731                         return NULL;
2732         }
2733
2734         if (!dma_mask)
2735                 dma_mask = *dev->dma_mask;
2736
2737         *dma_addr = __map_single(dev, dma_dom, page_to_phys(page),
2738                                  size, DMA_BIDIRECTIONAL, dma_mask);
2739
2740         if (*dma_addr == DMA_MAPPING_ERROR)
2741                 goto out_free;
2742
2743         return page_address(page);
2744
2745 out_free:
2746
2747         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2748                 __free_pages(page, get_order(size));
2749
2750         return NULL;
2751 }
2752
2753 /*
2754  * The exported free_coherent function for dma_ops.
2755  */
2756 static void free_coherent(struct device *dev, size_t size,
2757                           void *virt_addr, dma_addr_t dma_addr,
2758                           unsigned long attrs)
2759 {
2760         struct protection_domain *domain;
2761         struct dma_ops_domain *dma_dom;
2762         struct page *page;
2763
2764         page = virt_to_page(virt_addr);
2765         size = PAGE_ALIGN(size);
2766
2767         domain = get_domain(dev);
2768         if (IS_ERR(domain))
2769                 goto free_mem;
2770
2771         dma_dom = to_dma_ops_domain(domain);
2772
2773         __unmap_single(dma_dom, dma_addr, size, DMA_BIDIRECTIONAL);
2774
2775 free_mem:
2776         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2777                 __free_pages(page, get_order(size));
2778 }
2779
2780 /*
2781  * This function is called by the DMA layer to find out if we can handle a
2782  * particular device. It is part of the dma_ops.
2783  */
2784 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2785 {
2786         if (!dma_direct_supported(dev, mask))
2787                 return 0;
2788         return check_device(dev);
2789 }
2790
2791 static const struct dma_map_ops amd_iommu_dma_ops = {
2792         .alloc          = alloc_coherent,
2793         .free           = free_coherent,
2794         .map_page       = map_page,
2795         .unmap_page     = unmap_page,
2796         .map_sg         = map_sg,
2797         .unmap_sg       = unmap_sg,
2798         .dma_supported  = amd_iommu_dma_supported,
2799 };
2800
2801 static int init_reserved_iova_ranges(void)
2802 {
2803         struct pci_dev *pdev = NULL;
2804         struct iova *val;
2805
2806         init_iova_domain(&reserved_iova_ranges, PAGE_SIZE, IOVA_START_PFN);
2807
2808         lockdep_set_class(&reserved_iova_ranges.iova_rbtree_lock,
2809                           &reserved_rbtree_key);
2810
2811         /* MSI memory range */
2812         val = reserve_iova(&reserved_iova_ranges,
2813                            IOVA_PFN(MSI_RANGE_START), IOVA_PFN(MSI_RANGE_END));
2814         if (!val) {
2815                 pr_err("Reserving MSI range failed\n");
2816                 return -ENOMEM;
2817         }
2818
2819         /* HT memory range */
2820         val = reserve_iova(&reserved_iova_ranges,
2821                            IOVA_PFN(HT_RANGE_START), IOVA_PFN(HT_RANGE_END));
2822         if (!val) {
2823                 pr_err("Reserving HT range failed\n");
2824                 return -ENOMEM;
2825         }
2826
2827         /*
2828          * Memory used for PCI resources
2829          * FIXME: Check whether we can reserve the PCI-hole completly
2830          */
2831         for_each_pci_dev(pdev) {
2832                 int i;
2833
2834                 for (i = 0; i < PCI_NUM_RESOURCES; ++i) {
2835                         struct resource *r = &pdev->resource[i];
2836
2837                         if (!(r->flags & IORESOURCE_MEM))
2838                                 continue;
2839
2840                         val = reserve_iova(&reserved_iova_ranges,
2841                                            IOVA_PFN(r->start),
2842                                            IOVA_PFN(r->end));
2843                         if (!val) {
2844                                 pci_err(pdev, "Reserve pci-resource range %pR failed\n", r);
2845                                 return -ENOMEM;
2846                         }
2847                 }
2848         }
2849
2850         return 0;
2851 }
2852
2853 int __init amd_iommu_init_api(void)
2854 {
2855         int ret, err = 0;
2856
2857         ret = iova_cache_get();
2858         if (ret)
2859                 return ret;
2860
2861         ret = init_reserved_iova_ranges();
2862         if (ret)
2863                 return ret;
2864
2865         err = bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2866         if (err)
2867                 return err;
2868 #ifdef CONFIG_ARM_AMBA
2869         err = bus_set_iommu(&amba_bustype, &amd_iommu_ops);
2870         if (err)
2871                 return err;
2872 #endif
2873         err = bus_set_iommu(&platform_bus_type, &amd_iommu_ops);
2874         if (err)
2875                 return err;
2876
2877         return 0;
2878 }
2879
2880 int __init amd_iommu_init_dma_ops(void)
2881 {
2882         swiotlb        = (iommu_default_passthrough() || sme_me_mask) ? 1 : 0;
2883         iommu_detected = 1;
2884
2885         if (amd_iommu_unmap_flush)
2886                 pr_info("IO/TLB flush on unmap enabled\n");
2887         else
2888                 pr_info("Lazy IO/TLB flushing enabled\n");
2889
2890         return 0;
2891
2892 }
2893
2894 /*****************************************************************************
2895  *
2896  * The following functions belong to the exported interface of AMD IOMMU
2897  *
2898  * This interface allows access to lower level functions of the IOMMU
2899  * like protection domain handling and assignement of devices to domains
2900  * which is not possible with the dma_ops interface.
2901  *
2902  *****************************************************************************/
2903
2904 static void cleanup_domain(struct protection_domain *domain)
2905 {
2906         struct iommu_dev_data *entry;
2907
2908         while (!list_empty(&domain->dev_list)) {
2909                 entry = list_first_entry(&domain->dev_list,
2910                                          struct iommu_dev_data, list);
2911                 BUG_ON(!entry->domain);
2912                 __detach_device(entry);
2913         }
2914 }
2915
2916 static void protection_domain_free(struct protection_domain *domain)
2917 {
2918         if (!domain)
2919                 return;
2920
2921         if (domain->id)
2922                 domain_id_free(domain->id);
2923
2924         kfree(domain);
2925 }
2926
2927 static int protection_domain_init(struct protection_domain *domain)
2928 {
2929         spin_lock_init(&domain->lock);
2930         mutex_init(&domain->api_lock);
2931         domain->id = domain_id_alloc();
2932         if (!domain->id)
2933                 return -ENOMEM;
2934         INIT_LIST_HEAD(&domain->dev_list);
2935
2936         return 0;
2937 }
2938
2939 static struct protection_domain *protection_domain_alloc(void)
2940 {
2941         struct protection_domain *domain;
2942
2943         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
2944         if (!domain)
2945                 return NULL;
2946
2947         if (protection_domain_init(domain))
2948                 goto out_err;
2949
2950         return domain;
2951
2952 out_err:
2953         kfree(domain);
2954
2955         return NULL;
2956 }
2957
2958 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
2959 {
2960         struct protection_domain *pdomain;
2961         struct dma_ops_domain *dma_domain;
2962
2963         switch (type) {
2964         case IOMMU_DOMAIN_UNMANAGED:
2965                 pdomain = protection_domain_alloc();
2966                 if (!pdomain)
2967                         return NULL;
2968
2969                 pdomain->mode    = PAGE_MODE_3_LEVEL;
2970                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2971                 if (!pdomain->pt_root) {
2972                         protection_domain_free(pdomain);
2973                         return NULL;
2974                 }
2975
2976                 pdomain->domain.geometry.aperture_start = 0;
2977                 pdomain->domain.geometry.aperture_end   = ~0ULL;
2978                 pdomain->domain.geometry.force_aperture = true;
2979
2980                 break;
2981         case IOMMU_DOMAIN_DMA:
2982                 dma_domain = dma_ops_domain_alloc();
2983                 if (!dma_domain) {
2984                         pr_err("Failed to allocate\n");
2985                         return NULL;
2986                 }
2987                 pdomain = &dma_domain->domain;
2988                 break;
2989         case IOMMU_DOMAIN_IDENTITY:
2990                 pdomain = protection_domain_alloc();
2991                 if (!pdomain)
2992                         return NULL;
2993
2994                 pdomain->mode = PAGE_MODE_NONE;
2995                 break;
2996         default:
2997                 return NULL;
2998         }
2999
3000         return &pdomain->domain;
3001 }
3002
3003 static void amd_iommu_domain_free(struct iommu_domain *dom)
3004 {
3005         struct protection_domain *domain;
3006         struct dma_ops_domain *dma_dom;
3007
3008         domain = to_pdomain(dom);
3009
3010         if (domain->dev_cnt > 0)
3011                 cleanup_domain(domain);
3012
3013         BUG_ON(domain->dev_cnt != 0);
3014
3015         if (!dom)
3016                 return;
3017
3018         switch (dom->type) {
3019         case IOMMU_DOMAIN_DMA:
3020                 /* Now release the domain */
3021                 dma_dom = to_dma_ops_domain(domain);
3022                 dma_ops_domain_free(dma_dom);
3023                 break;
3024         default:
3025                 if (domain->mode != PAGE_MODE_NONE)
3026                         free_pagetable(domain);
3027
3028                 if (domain->flags & PD_IOMMUV2_MASK)
3029                         free_gcr3_table(domain);
3030
3031                 protection_domain_free(domain);
3032                 break;
3033         }
3034 }
3035
3036 static void amd_iommu_detach_device(struct iommu_domain *dom,
3037                                     struct device *dev)
3038 {
3039         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3040         struct amd_iommu *iommu;
3041         int devid;
3042
3043         if (!check_device(dev))
3044                 return;
3045
3046         devid = get_device_id(dev);
3047         if (devid < 0)
3048                 return;
3049
3050         if (dev_data->domain != NULL)
3051                 detach_device(dev);
3052
3053         iommu = amd_iommu_rlookup_table[devid];
3054         if (!iommu)
3055                 return;
3056
3057 #ifdef CONFIG_IRQ_REMAP
3058         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) &&
3059             (dom->type == IOMMU_DOMAIN_UNMANAGED))
3060                 dev_data->use_vapic = 0;
3061 #endif
3062
3063         iommu_completion_wait(iommu);
3064 }
3065
3066 static int amd_iommu_attach_device(struct iommu_domain *dom,
3067                                    struct device *dev)
3068 {
3069         struct protection_domain *domain = to_pdomain(dom);
3070         struct iommu_dev_data *dev_data;
3071         struct amd_iommu *iommu;
3072         int ret;
3073
3074         if (!check_device(dev))
3075                 return -EINVAL;
3076
3077         dev_data = dev->archdata.iommu;
3078
3079         iommu = amd_iommu_rlookup_table[dev_data->devid];
3080         if (!iommu)
3081                 return -EINVAL;
3082
3083         if (dev_data->domain)
3084                 detach_device(dev);
3085
3086         ret = attach_device(dev, domain);
3087
3088 #ifdef CONFIG_IRQ_REMAP
3089         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
3090                 if (dom->type == IOMMU_DOMAIN_UNMANAGED)
3091                         dev_data->use_vapic = 1;
3092                 else
3093                         dev_data->use_vapic = 0;
3094         }
3095 #endif
3096
3097         iommu_completion_wait(iommu);
3098
3099         return ret;
3100 }
3101
3102 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3103                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3104 {
3105         struct protection_domain *domain = to_pdomain(dom);
3106         int prot = 0;
3107         int ret;
3108
3109         if (domain->mode == PAGE_MODE_NONE)
3110                 return -EINVAL;
3111
3112         if (iommu_prot & IOMMU_READ)
3113                 prot |= IOMMU_PROT_IR;
3114         if (iommu_prot & IOMMU_WRITE)
3115                 prot |= IOMMU_PROT_IW;
3116
3117         mutex_lock(&domain->api_lock);
3118         ret = iommu_map_page(domain, iova, paddr, page_size, prot, GFP_KERNEL);
3119         mutex_unlock(&domain->api_lock);
3120
3121         domain_flush_np_cache(domain, iova, page_size);
3122
3123         return ret;
3124 }
3125
3126 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3127                               size_t page_size,
3128                               struct iommu_iotlb_gather *gather)
3129 {
3130         struct protection_domain *domain = to_pdomain(dom);
3131         size_t unmap_size;
3132
3133         if (domain->mode == PAGE_MODE_NONE)
3134                 return 0;
3135
3136         mutex_lock(&domain->api_lock);
3137         unmap_size = iommu_unmap_page(domain, iova, page_size);
3138         mutex_unlock(&domain->api_lock);
3139
3140         return unmap_size;
3141 }
3142
3143 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3144                                           dma_addr_t iova)
3145 {
3146         struct protection_domain *domain = to_pdomain(dom);
3147         unsigned long offset_mask, pte_pgsize;
3148         u64 *pte, __pte;
3149
3150         if (domain->mode == PAGE_MODE_NONE)
3151                 return iova;
3152
3153         pte = fetch_pte(domain, iova, &pte_pgsize);
3154
3155         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3156                 return 0;
3157
3158         offset_mask = pte_pgsize - 1;
3159         __pte       = __sme_clr(*pte & PM_ADDR_MASK);
3160
3161         return (__pte & ~offset_mask) | (iova & offset_mask);
3162 }
3163
3164 static bool amd_iommu_capable(enum iommu_cap cap)
3165 {
3166         switch (cap) {
3167         case IOMMU_CAP_CACHE_COHERENCY:
3168                 return true;
3169         case IOMMU_CAP_INTR_REMAP:
3170                 return (irq_remapping_enabled == 1);
3171         case IOMMU_CAP_NOEXEC:
3172                 return false;
3173         default:
3174                 break;
3175         }
3176
3177         return false;
3178 }
3179
3180 static void amd_iommu_get_resv_regions(struct device *dev,
3181                                        struct list_head *head)
3182 {
3183         struct iommu_resv_region *region;
3184         struct unity_map_entry *entry;
3185         int devid;
3186
3187         devid = get_device_id(dev);
3188         if (devid < 0)
3189                 return;
3190
3191         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3192                 int type, prot = 0;
3193                 size_t length;
3194
3195                 if (devid < entry->devid_start || devid > entry->devid_end)
3196                         continue;
3197
3198                 type   = IOMMU_RESV_DIRECT;
3199                 length = entry->address_end - entry->address_start;
3200                 if (entry->prot & IOMMU_PROT_IR)
3201                         prot |= IOMMU_READ;
3202                 if (entry->prot & IOMMU_PROT_IW)
3203                         prot |= IOMMU_WRITE;
3204                 if (entry->prot & IOMMU_UNITY_MAP_FLAG_EXCL_RANGE)
3205                         /* Exclusion range */
3206                         type = IOMMU_RESV_RESERVED;
3207
3208                 region = iommu_alloc_resv_region(entry->address_start,
3209                                                  length, prot, type);
3210                 if (!region) {
3211                         dev_err(dev, "Out of memory allocating dm-regions\n");
3212                         return;
3213                 }
3214                 list_add_tail(&region->list, head);
3215         }
3216
3217         region = iommu_alloc_resv_region(MSI_RANGE_START,
3218                                          MSI_RANGE_END - MSI_RANGE_START + 1,
3219                                          0, IOMMU_RESV_MSI);
3220         if (!region)
3221                 return;
3222         list_add_tail(&region->list, head);
3223
3224         region = iommu_alloc_resv_region(HT_RANGE_START,
3225                                          HT_RANGE_END - HT_RANGE_START + 1,
3226                                          0, IOMMU_RESV_RESERVED);
3227         if (!region)
3228                 return;
3229         list_add_tail(&region->list, head);
3230 }
3231
3232 static void amd_iommu_put_resv_regions(struct device *dev,
3233                                      struct list_head *head)
3234 {
3235         struct iommu_resv_region *entry, *next;
3236
3237         list_for_each_entry_safe(entry, next, head, list)
3238                 kfree(entry);
3239 }
3240
3241 static void amd_iommu_apply_resv_region(struct device *dev,
3242                                       struct iommu_domain *domain,
3243                                       struct iommu_resv_region *region)
3244 {
3245         struct dma_ops_domain *dma_dom = to_dma_ops_domain(to_pdomain(domain));
3246         unsigned long start, end;
3247
3248         start = IOVA_PFN(region->start);
3249         end   = IOVA_PFN(region->start + region->length - 1);
3250
3251         WARN_ON_ONCE(reserve_iova(&dma_dom->iovad, start, end) == NULL);
3252 }
3253
3254 static bool amd_iommu_is_attach_deferred(struct iommu_domain *domain,
3255                                          struct device *dev)
3256 {
3257         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3258         return dev_data->defer_attach;
3259 }
3260
3261 static void amd_iommu_flush_iotlb_all(struct iommu_domain *domain)
3262 {
3263         struct protection_domain *dom = to_pdomain(domain);
3264
3265         domain_flush_tlb_pde(dom);
3266         domain_flush_complete(dom);
3267 }
3268
3269 static void amd_iommu_iotlb_sync(struct iommu_domain *domain,
3270                                  struct iommu_iotlb_gather *gather)
3271 {
3272         amd_iommu_flush_iotlb_all(domain);
3273 }
3274
3275 const struct iommu_ops amd_iommu_ops = {
3276         .capable = amd_iommu_capable,
3277         .domain_alloc = amd_iommu_domain_alloc,
3278         .domain_free  = amd_iommu_domain_free,
3279         .attach_dev = amd_iommu_attach_device,
3280         .detach_dev = amd_iommu_detach_device,
3281         .map = amd_iommu_map,
3282         .unmap = amd_iommu_unmap,
3283         .iova_to_phys = amd_iommu_iova_to_phys,
3284         .add_device = amd_iommu_add_device,
3285         .remove_device = amd_iommu_remove_device,
3286         .device_group = amd_iommu_device_group,
3287         .get_resv_regions = amd_iommu_get_resv_regions,
3288         .put_resv_regions = amd_iommu_put_resv_regions,
3289         .apply_resv_region = amd_iommu_apply_resv_region,
3290         .is_attach_deferred = amd_iommu_is_attach_deferred,
3291         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3292         .flush_iotlb_all = amd_iommu_flush_iotlb_all,
3293         .iotlb_sync = amd_iommu_iotlb_sync,
3294 };
3295
3296 /*****************************************************************************
3297  *
3298  * The next functions do a basic initialization of IOMMU for pass through
3299  * mode
3300  *
3301  * In passthrough mode the IOMMU is initialized and enabled but not used for
3302  * DMA-API translation.
3303  *
3304  *****************************************************************************/
3305
3306 /* IOMMUv2 specific functions */
3307 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3308 {
3309         return atomic_notifier_chain_register(&ppr_notifier, nb);
3310 }
3311 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3312
3313 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3314 {
3315         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3316 }
3317 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3318
3319 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3320 {
3321         struct protection_domain *domain = to_pdomain(dom);
3322         unsigned long flags;
3323
3324         spin_lock_irqsave(&domain->lock, flags);
3325
3326         /* Update data structure */
3327         domain->mode    = PAGE_MODE_NONE;
3328
3329         /* Make changes visible to IOMMUs */
3330         update_domain(domain);
3331
3332         /* Page-table is not visible to IOMMU anymore, so free it */
3333         free_pagetable(domain);
3334
3335         spin_unlock_irqrestore(&domain->lock, flags);
3336 }
3337 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3338
3339 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3340 {
3341         struct protection_domain *domain = to_pdomain(dom);
3342         unsigned long flags;
3343         int levels, ret;
3344
3345         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3346                 return -EINVAL;
3347
3348         /* Number of GCR3 table levels required */
3349         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3350                 levels += 1;
3351
3352         if (levels > amd_iommu_max_glx_val)
3353                 return -EINVAL;
3354
3355         spin_lock_irqsave(&domain->lock, flags);
3356
3357         /*
3358          * Save us all sanity checks whether devices already in the
3359          * domain support IOMMUv2. Just force that the domain has no
3360          * devices attached when it is switched into IOMMUv2 mode.
3361          */
3362         ret = -EBUSY;
3363         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3364                 goto out;
3365
3366         ret = -ENOMEM;
3367         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3368         if (domain->gcr3_tbl == NULL)
3369                 goto out;
3370
3371         domain->glx      = levels;
3372         domain->flags   |= PD_IOMMUV2_MASK;
3373
3374         update_domain(domain);
3375
3376         ret = 0;
3377
3378 out:
3379         spin_unlock_irqrestore(&domain->lock, flags);
3380
3381         return ret;
3382 }
3383 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3384
3385 static int __flush_pasid(struct protection_domain *domain, int pasid,
3386                          u64 address, bool size)
3387 {
3388         struct iommu_dev_data *dev_data;
3389         struct iommu_cmd cmd;
3390         int i, ret;
3391
3392         if (!(domain->flags & PD_IOMMUV2_MASK))
3393                 return -EINVAL;
3394
3395         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3396
3397         /*
3398          * IOMMU TLB needs to be flushed before Device TLB to
3399          * prevent device TLB refill from IOMMU TLB
3400          */
3401         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
3402                 if (domain->dev_iommu[i] == 0)
3403                         continue;
3404
3405                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3406                 if (ret != 0)
3407                         goto out;
3408         }
3409
3410         /* Wait until IOMMU TLB flushes are complete */
3411         domain_flush_complete(domain);
3412
3413         /* Now flush device TLBs */
3414         list_for_each_entry(dev_data, &domain->dev_list, list) {
3415                 struct amd_iommu *iommu;
3416                 int qdep;
3417
3418                 /*
3419                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3420                  * domain.
3421                  */
3422                 if (!dev_data->ats.enabled)
3423                         continue;
3424
3425                 qdep  = dev_data->ats.qdep;
3426                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3427
3428                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3429                                       qdep, address, size);
3430
3431                 ret = iommu_queue_command(iommu, &cmd);
3432                 if (ret != 0)
3433                         goto out;
3434         }
3435
3436         /* Wait until all device TLBs are flushed */
3437         domain_flush_complete(domain);
3438
3439         ret = 0;
3440
3441 out:
3442
3443         return ret;
3444 }
3445
3446 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3447                                   u64 address)
3448 {
3449         return __flush_pasid(domain, pasid, address, false);
3450 }
3451
3452 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3453                          u64 address)
3454 {
3455         struct protection_domain *domain = to_pdomain(dom);
3456         unsigned long flags;
3457         int ret;
3458
3459         spin_lock_irqsave(&domain->lock, flags);
3460         ret = __amd_iommu_flush_page(domain, pasid, address);
3461         spin_unlock_irqrestore(&domain->lock, flags);
3462
3463         return ret;
3464 }
3465 EXPORT_SYMBOL(amd_iommu_flush_page);
3466
3467 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3468 {
3469         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3470                              true);
3471 }
3472
3473 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3474 {
3475         struct protection_domain *domain = to_pdomain(dom);
3476         unsigned long flags;
3477         int ret;
3478
3479         spin_lock_irqsave(&domain->lock, flags);
3480         ret = __amd_iommu_flush_tlb(domain, pasid);
3481         spin_unlock_irqrestore(&domain->lock, flags);
3482
3483         return ret;
3484 }
3485 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3486
3487 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3488 {
3489         int index;
3490         u64 *pte;
3491
3492         while (true) {
3493
3494                 index = (pasid >> (9 * level)) & 0x1ff;
3495                 pte   = &root[index];
3496
3497                 if (level == 0)
3498                         break;
3499
3500                 if (!(*pte & GCR3_VALID)) {
3501                         if (!alloc)
3502                                 return NULL;
3503
3504                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3505                         if (root == NULL)
3506                                 return NULL;
3507
3508                         *pte = iommu_virt_to_phys(root) | GCR3_VALID;
3509                 }
3510
3511                 root = iommu_phys_to_virt(*pte & PAGE_MASK);
3512
3513                 level -= 1;
3514         }
3515
3516         return pte;
3517 }
3518
3519 static int __set_gcr3(struct protection_domain *domain, int pasid,
3520                       unsigned long cr3)
3521 {
3522         u64 *pte;
3523
3524         if (domain->mode != PAGE_MODE_NONE)
3525                 return -EINVAL;
3526
3527         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3528         if (pte == NULL)
3529                 return -ENOMEM;
3530
3531         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3532
3533         return __amd_iommu_flush_tlb(domain, pasid);
3534 }
3535
3536 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3537 {
3538         u64 *pte;
3539
3540         if (domain->mode != PAGE_MODE_NONE)
3541                 return -EINVAL;
3542
3543         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3544         if (pte == NULL)
3545                 return 0;
3546
3547         *pte = 0;
3548
3549         return __amd_iommu_flush_tlb(domain, pasid);
3550 }
3551
3552 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3553                               unsigned long cr3)
3554 {
3555         struct protection_domain *domain = to_pdomain(dom);
3556         unsigned long flags;
3557         int ret;
3558
3559         spin_lock_irqsave(&domain->lock, flags);
3560         ret = __set_gcr3(domain, pasid, cr3);
3561         spin_unlock_irqrestore(&domain->lock, flags);
3562
3563         return ret;
3564 }
3565 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3566
3567 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3568 {
3569         struct protection_domain *domain = to_pdomain(dom);
3570         unsigned long flags;
3571         int ret;
3572
3573         spin_lock_irqsave(&domain->lock, flags);
3574         ret = __clear_gcr3(domain, pasid);
3575         spin_unlock_irqrestore(&domain->lock, flags);
3576
3577         return ret;
3578 }
3579 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3580
3581 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3582                            int status, int tag)
3583 {
3584         struct iommu_dev_data *dev_data;
3585         struct amd_iommu *iommu;
3586         struct iommu_cmd cmd;
3587
3588         dev_data = get_dev_data(&pdev->dev);
3589         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3590
3591         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3592                            tag, dev_data->pri_tlp);
3593
3594         return iommu_queue_command(iommu, &cmd);
3595 }
3596 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3597
3598 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3599 {
3600         struct protection_domain *pdomain;
3601
3602         pdomain = get_domain(&pdev->dev);
3603         if (IS_ERR(pdomain))
3604                 return NULL;
3605
3606         /* Only return IOMMUv2 domains */
3607         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3608                 return NULL;
3609
3610         return &pdomain->domain;
3611 }
3612 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3613
3614 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3615 {
3616         struct iommu_dev_data *dev_data;
3617
3618         if (!amd_iommu_v2_supported())
3619                 return;
3620
3621         dev_data = get_dev_data(&pdev->dev);
3622         dev_data->errata |= (1 << erratum);
3623 }
3624 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3625
3626 int amd_iommu_device_info(struct pci_dev *pdev,
3627                           struct amd_iommu_device_info *info)
3628 {
3629         int max_pasids;
3630         int pos;
3631
3632         if (pdev == NULL || info == NULL)
3633                 return -EINVAL;
3634
3635         if (!amd_iommu_v2_supported())
3636                 return -EINVAL;
3637
3638         memset(info, 0, sizeof(*info));
3639
3640         if (!pci_ats_disabled()) {
3641                 pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3642                 if (pos)
3643                         info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3644         }
3645
3646         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3647         if (pos)
3648                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3649
3650         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3651         if (pos) {
3652                 int features;
3653
3654                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3655                 max_pasids = min(max_pasids, (1 << 20));
3656
3657                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3658                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3659
3660                 features = pci_pasid_features(pdev);
3661                 if (features & PCI_PASID_CAP_EXEC)
3662                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3663                 if (features & PCI_PASID_CAP_PRIV)
3664                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3665         }
3666
3667         return 0;
3668 }
3669 EXPORT_SYMBOL(amd_iommu_device_info);
3670
3671 #ifdef CONFIG_IRQ_REMAP
3672
3673 /*****************************************************************************
3674  *
3675  * Interrupt Remapping Implementation
3676  *
3677  *****************************************************************************/
3678
3679 static struct irq_chip amd_ir_chip;
3680 static DEFINE_SPINLOCK(iommu_table_lock);
3681
3682 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3683 {
3684         u64 dte;
3685
3686         dte     = amd_iommu_dev_table[devid].data[2];
3687         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3688         dte     |= iommu_virt_to_phys(table->table);
3689         dte     |= DTE_IRQ_REMAP_INTCTL;
3690         dte     |= DTE_IRQ_TABLE_LEN;
3691         dte     |= DTE_IRQ_REMAP_ENABLE;
3692
3693         amd_iommu_dev_table[devid].data[2] = dte;
3694 }
3695
3696 static struct irq_remap_table *get_irq_table(u16 devid)
3697 {
3698         struct irq_remap_table *table;
3699
3700         if (WARN_ONCE(!amd_iommu_rlookup_table[devid],
3701                       "%s: no iommu for devid %x\n", __func__, devid))
3702                 return NULL;
3703
3704         table = irq_lookup_table[devid];
3705         if (WARN_ONCE(!table, "%s: no table for devid %x\n", __func__, devid))
3706                 return NULL;
3707
3708         return table;
3709 }
3710
3711 static struct irq_remap_table *__alloc_irq_table(void)
3712 {
3713         struct irq_remap_table *table;
3714
3715         table = kzalloc(sizeof(*table), GFP_KERNEL);
3716         if (!table)
3717                 return NULL;
3718
3719         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_KERNEL);
3720         if (!table->table) {
3721                 kfree(table);
3722                 return NULL;
3723         }
3724         raw_spin_lock_init(&table->lock);
3725
3726         if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
3727                 memset(table->table, 0,
3728                        MAX_IRQS_PER_TABLE * sizeof(u32));
3729         else
3730                 memset(table->table, 0,
3731                        (MAX_IRQS_PER_TABLE * (sizeof(u64) * 2)));
3732         return table;
3733 }
3734
3735 static void set_remap_table_entry(struct amd_iommu *iommu, u16 devid,
3736                                   struct irq_remap_table *table)
3737 {
3738         irq_lookup_table[devid] = table;
3739         set_dte_irq_entry(devid, table);
3740         iommu_flush_dte(iommu, devid);
3741 }
3742
3743 static struct irq_remap_table *alloc_irq_table(u16 devid)
3744 {
3745         struct irq_remap_table *table = NULL;
3746         struct irq_remap_table *new_table = NULL;
3747         struct amd_iommu *iommu;
3748         unsigned long flags;
3749         u16 alias;
3750
3751         spin_lock_irqsave(&iommu_table_lock, flags);
3752
3753         iommu = amd_iommu_rlookup_table[devid];
3754         if (!iommu)
3755                 goto out_unlock;
3756
3757         table = irq_lookup_table[devid];
3758         if (table)
3759                 goto out_unlock;
3760
3761         alias = amd_iommu_alias_table[devid];
3762         table = irq_lookup_table[alias];
3763         if (table) {
3764                 set_remap_table_entry(iommu, devid, table);
3765                 goto out_wait;
3766         }
3767         spin_unlock_irqrestore(&iommu_table_lock, flags);
3768
3769         /* Nothing there yet, allocate new irq remapping table */
3770         new_table = __alloc_irq_table();
3771         if (!new_table)
3772                 return NULL;
3773
3774         spin_lock_irqsave(&iommu_table_lock, flags);
3775
3776         table = irq_lookup_table[devid];
3777         if (table)
3778                 goto out_unlock;
3779
3780         table = irq_lookup_table[alias];
3781         if (table) {
3782                 set_remap_table_entry(iommu, devid, table);
3783                 goto out_wait;
3784         }
3785
3786         table = new_table;
3787         new_table = NULL;
3788
3789         set_remap_table_entry(iommu, devid, table);
3790         if (devid != alias)
3791                 set_remap_table_entry(iommu, alias, table);
3792
3793 out_wait:
3794         iommu_completion_wait(iommu);
3795
3796 out_unlock:
3797         spin_unlock_irqrestore(&iommu_table_lock, flags);
3798
3799         if (new_table) {
3800                 kmem_cache_free(amd_iommu_irq_cache, new_table->table);
3801                 kfree(new_table);
3802         }
3803         return table;
3804 }
3805
3806 static int alloc_irq_index(u16 devid, int count, bool align)
3807 {
3808         struct irq_remap_table *table;
3809         int index, c, alignment = 1;
3810         unsigned long flags;
3811         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
3812
3813         if (!iommu)
3814                 return -ENODEV;
3815
3816         table = alloc_irq_table(devid);
3817         if (!table)
3818                 return -ENODEV;
3819
3820         if (align)
3821                 alignment = roundup_pow_of_two(count);
3822
3823         raw_spin_lock_irqsave(&table->lock, flags);
3824
3825         /* Scan table for free entries */
3826         for (index = ALIGN(table->min_index, alignment), c = 0;
3827              index < MAX_IRQS_PER_TABLE;) {
3828                 if (!iommu->irte_ops->is_allocated(table, index)) {
3829                         c += 1;
3830                 } else {
3831                         c     = 0;
3832                         index = ALIGN(index + 1, alignment);
3833                         continue;
3834                 }
3835
3836                 if (c == count) {
3837                         for (; c != 0; --c)
3838                                 iommu->irte_ops->set_allocated(table, index - c + 1);
3839
3840                         index -= count - 1;
3841                         goto out;
3842                 }
3843
3844                 index++;
3845         }
3846
3847         index = -ENOSPC;
3848
3849 out:
3850         raw_spin_unlock_irqrestore(&table->lock, flags);
3851
3852         return index;
3853 }
3854
3855 static int modify_irte_ga(u16 devid, int index, struct irte_ga *irte,
3856                           struct amd_ir_data *data)
3857 {
3858         struct irq_remap_table *table;
3859         struct amd_iommu *iommu;
3860         unsigned long flags;
3861         struct irte_ga *entry;
3862
3863         iommu = amd_iommu_rlookup_table[devid];
3864         if (iommu == NULL)
3865                 return -EINVAL;
3866
3867         table = get_irq_table(devid);
3868         if (!table)
3869                 return -ENOMEM;
3870
3871         raw_spin_lock_irqsave(&table->lock, flags);
3872
3873         entry = (struct irte_ga *)table->table;
3874         entry = &entry[index];
3875         entry->lo.fields_remap.valid = 0;
3876         entry->hi.val = irte->hi.val;
3877         entry->lo.val = irte->lo.val;
3878         entry->lo.fields_remap.valid = 1;
3879         if (data)
3880                 data->ref = entry;
3881
3882         raw_spin_unlock_irqrestore(&table->lock, flags);
3883
3884         iommu_flush_irt(iommu, devid);
3885         iommu_completion_wait(iommu);
3886
3887         return 0;
3888 }
3889
3890 static int modify_irte(u16 devid, int index, union irte *irte)
3891 {
3892         struct irq_remap_table *table;
3893         struct amd_iommu *iommu;
3894         unsigned long flags;
3895
3896         iommu = amd_iommu_rlookup_table[devid];
3897         if (iommu == NULL)
3898                 return -EINVAL;
3899
3900         table = get_irq_table(devid);
3901         if (!table)
3902                 return -ENOMEM;
3903
3904         raw_spin_lock_irqsave(&table->lock, flags);
3905         table->table[index] = irte->val;
3906         raw_spin_unlock_irqrestore(&table->lock, flags);
3907
3908         iommu_flush_irt(iommu, devid);
3909         iommu_completion_wait(iommu);
3910
3911         return 0;
3912 }
3913
3914 static void free_irte(u16 devid, int index)
3915 {
3916         struct irq_remap_table *table;
3917         struct amd_iommu *iommu;
3918         unsigned long flags;
3919
3920         iommu = amd_iommu_rlookup_table[devid];
3921         if (iommu == NULL)
3922                 return;
3923
3924         table = get_irq_table(devid);
3925         if (!table)
3926                 return;
3927
3928         raw_spin_lock_irqsave(&table->lock, flags);
3929         iommu->irte_ops->clear_allocated(table, index);
3930         raw_spin_unlock_irqrestore(&table->lock, flags);
3931
3932         iommu_flush_irt(iommu, devid);
3933         iommu_completion_wait(iommu);
3934 }
3935
3936 static void irte_prepare(void *entry,
3937                          u32 delivery_mode, u32 dest_mode,
3938                          u8 vector, u32 dest_apicid, int devid)
3939 {
3940         union irte *irte = (union irte *) entry;
3941
3942         irte->val                = 0;
3943         irte->fields.vector      = vector;
3944         irte->fields.int_type    = delivery_mode;
3945         irte->fields.destination = dest_apicid;
3946         irte->fields.dm          = dest_mode;
3947         irte->fields.valid       = 1;
3948 }
3949
3950 static void irte_ga_prepare(void *entry,
3951                             u32 delivery_mode, u32 dest_mode,
3952                             u8 vector, u32 dest_apicid, int devid)
3953 {
3954         struct irte_ga *irte = (struct irte_ga *) entry;
3955
3956         irte->lo.val                      = 0;
3957         irte->hi.val                      = 0;
3958         irte->lo.fields_remap.int_type    = delivery_mode;
3959         irte->lo.fields_remap.dm          = dest_mode;
3960         irte->hi.fields.vector            = vector;
3961         irte->lo.fields_remap.destination = APICID_TO_IRTE_DEST_LO(dest_apicid);
3962         irte->hi.fields.destination       = APICID_TO_IRTE_DEST_HI(dest_apicid);
3963         irte->lo.fields_remap.valid       = 1;
3964 }
3965
3966 static void irte_activate(void *entry, u16 devid, u16 index)
3967 {
3968         union irte *irte = (union irte *) entry;
3969
3970         irte->fields.valid = 1;
3971         modify_irte(devid, index, irte);
3972 }
3973
3974 static void irte_ga_activate(void *entry, u16 devid, u16 index)
3975 {
3976         struct irte_ga *irte = (struct irte_ga *) entry;
3977
3978         irte->lo.fields_remap.valid = 1;
3979         modify_irte_ga(devid, index, irte, NULL);
3980 }
3981
3982 static void irte_deactivate(void *entry, u16 devid, u16 index)
3983 {
3984         union irte *irte = (union irte *) entry;
3985
3986         irte->fields.valid = 0;
3987         modify_irte(devid, index, irte);
3988 }
3989
3990 static void irte_ga_deactivate(void *entry, u16 devid, u16 index)
3991 {
3992         struct irte_ga *irte = (struct irte_ga *) entry;
3993
3994         irte->lo.fields_remap.valid = 0;
3995         modify_irte_ga(devid, index, irte, NULL);
3996 }
3997
3998 static void irte_set_affinity(void *entry, u16 devid, u16 index,
3999                               u8 vector, u32 dest_apicid)
4000 {
4001         union irte *irte = (union irte *) entry;
4002
4003         irte->fields.vector = vector;
4004         irte->fields.destination = dest_apicid;
4005         modify_irte(devid, index, irte);
4006 }
4007
4008 static void irte_ga_set_affinity(void *entry, u16 devid, u16 index,
4009                                  u8 vector, u32 dest_apicid)
4010 {
4011         struct irte_ga *irte = (struct irte_ga *) entry;
4012
4013         if (!irte->lo.fields_remap.guest_mode) {
4014                 irte->hi.fields.vector = vector;
4015                 irte->lo.fields_remap.destination =
4016                                         APICID_TO_IRTE_DEST_LO(dest_apicid);
4017                 irte->hi.fields.destination =
4018                                         APICID_TO_IRTE_DEST_HI(dest_apicid);
4019                 modify_irte_ga(devid, index, irte, NULL);
4020         }
4021 }
4022
4023 #define IRTE_ALLOCATED (~1U)
4024 static void irte_set_allocated(struct irq_remap_table *table, int index)
4025 {
4026         table->table[index] = IRTE_ALLOCATED;
4027 }
4028
4029 static void irte_ga_set_allocated(struct irq_remap_table *table, int index)
4030 {
4031         struct irte_ga *ptr = (struct irte_ga *)table->table;
4032         struct irte_ga *irte = &ptr[index];
4033
4034         memset(&irte->lo.val, 0, sizeof(u64));
4035         memset(&irte->hi.val, 0, sizeof(u64));
4036         irte->hi.fields.vector = 0xff;
4037 }
4038
4039 static bool irte_is_allocated(struct irq_remap_table *table, int index)
4040 {
4041         union irte *ptr = (union irte *)table->table;
4042         union irte *irte = &ptr[index];
4043
4044         return irte->val != 0;
4045 }
4046
4047 static bool irte_ga_is_allocated(struct irq_remap_table *table, int index)
4048 {
4049         struct irte_ga *ptr = (struct irte_ga *)table->table;
4050         struct irte_ga *irte = &ptr[index];
4051
4052         return irte->hi.fields.vector != 0;
4053 }
4054
4055 static void irte_clear_allocated(struct irq_remap_table *table, int index)
4056 {
4057         table->table[index] = 0;
4058 }
4059
4060 static void irte_ga_clear_allocated(struct irq_remap_table *table, int index)
4061 {
4062         struct irte_ga *ptr = (struct irte_ga *)table->table;
4063         struct irte_ga *irte = &ptr[index];
4064
4065         memset(&irte->lo.val, 0, sizeof(u64));
4066         memset(&irte->hi.val, 0, sizeof(u64));
4067 }
4068
4069 static int get_devid(struct irq_alloc_info *info)
4070 {
4071         int devid = -1;
4072
4073         switch (info->type) {
4074         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4075                 devid     = get_ioapic_devid(info->ioapic_id);
4076                 break;
4077         case X86_IRQ_ALLOC_TYPE_HPET:
4078                 devid     = get_hpet_devid(info->hpet_id);
4079                 break;
4080         case X86_IRQ_ALLOC_TYPE_MSI:
4081         case X86_IRQ_ALLOC_TYPE_MSIX:
4082                 devid = get_device_id(&info->msi_dev->dev);
4083                 break;
4084         default:
4085                 BUG_ON(1);
4086                 break;
4087         }
4088
4089         return devid;
4090 }
4091
4092 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
4093 {
4094         struct amd_iommu *iommu;
4095         int devid;
4096
4097         if (!info)
4098                 return NULL;
4099
4100         devid = get_devid(info);
4101         if (devid >= 0) {
4102                 iommu = amd_iommu_rlookup_table[devid];
4103                 if (iommu)
4104                         return iommu->ir_domain;
4105         }
4106
4107         return NULL;
4108 }
4109
4110 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
4111 {
4112         struct amd_iommu *iommu;
4113         int devid;
4114
4115         if (!info)
4116                 return NULL;
4117
4118         switch (info->type) {
4119         case X86_IRQ_ALLOC_TYPE_MSI:
4120         case X86_IRQ_ALLOC_TYPE_MSIX:
4121                 devid = get_device_id(&info->msi_dev->dev);
4122                 if (devid < 0)
4123                         return NULL;
4124
4125                 iommu = amd_iommu_rlookup_table[devid];
4126                 if (iommu)
4127                         return iommu->msi_domain;
4128                 break;
4129         default:
4130                 break;
4131         }
4132
4133         return NULL;
4134 }
4135
4136 struct irq_remap_ops amd_iommu_irq_ops = {
4137         .prepare                = amd_iommu_prepare,
4138         .enable                 = amd_iommu_enable,
4139         .disable                = amd_iommu_disable,
4140         .reenable               = amd_iommu_reenable,
4141         .enable_faulting        = amd_iommu_enable_faulting,
4142         .get_ir_irq_domain      = get_ir_irq_domain,
4143         .get_irq_domain         = get_irq_domain,
4144 };
4145
4146 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
4147                                        struct irq_cfg *irq_cfg,
4148                                        struct irq_alloc_info *info,
4149                                        int devid, int index, int sub_handle)
4150 {
4151         struct irq_2_irte *irte_info = &data->irq_2_irte;
4152         struct msi_msg *msg = &data->msi_entry;
4153         struct IO_APIC_route_entry *entry;
4154         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
4155
4156         if (!iommu)
4157                 return;
4158
4159         data->irq_2_irte.devid = devid;
4160         data->irq_2_irte.index = index + sub_handle;
4161         iommu->irte_ops->prepare(data->entry, apic->irq_delivery_mode,
4162                                  apic->irq_dest_mode, irq_cfg->vector,
4163                                  irq_cfg->dest_apicid, devid);
4164
4165         switch (info->type) {
4166         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4167                 /* Setup IOAPIC entry */
4168                 entry = info->ioapic_entry;
4169                 info->ioapic_entry = NULL;
4170                 memset(entry, 0, sizeof(*entry));
4171                 entry->vector        = index;
4172                 entry->mask          = 0;
4173                 entry->trigger       = info->ioapic_trigger;
4174                 entry->polarity      = info->ioapic_polarity;
4175                 /* Mask level triggered irqs. */
4176                 if (info->ioapic_trigger)
4177                         entry->mask = 1;
4178                 break;
4179
4180         case X86_IRQ_ALLOC_TYPE_HPET:
4181         case X86_IRQ_ALLOC_TYPE_MSI:
4182         case X86_IRQ_ALLOC_TYPE_MSIX:
4183                 msg->address_hi = MSI_ADDR_BASE_HI;
4184                 msg->address_lo = MSI_ADDR_BASE_LO;
4185                 msg->data = irte_info->index;
4186                 break;
4187
4188         default:
4189                 BUG_ON(1);
4190                 break;
4191         }
4192 }
4193
4194 struct amd_irte_ops irte_32_ops = {
4195         .prepare = irte_prepare,
4196         .activate = irte_activate,
4197         .deactivate = irte_deactivate,
4198         .set_affinity = irte_set_affinity,
4199         .set_allocated = irte_set_allocated,
4200         .is_allocated = irte_is_allocated,
4201         .clear_allocated = irte_clear_allocated,
4202 };
4203
4204 struct amd_irte_ops irte_128_ops = {
4205         .prepare = irte_ga_prepare,
4206         .activate = irte_ga_activate,
4207         .deactivate = irte_ga_deactivate,
4208         .set_affinity = irte_ga_set_affinity,
4209         .set_allocated = irte_ga_set_allocated,
4210         .is_allocated = irte_ga_is_allocated,
4211         .clear_allocated = irte_ga_clear_allocated,
4212 };
4213
4214 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
4215                                unsigned int nr_irqs, void *arg)
4216 {
4217         struct irq_alloc_info *info = arg;
4218         struct irq_data *irq_data;
4219         struct amd_ir_data *data = NULL;
4220         struct irq_cfg *cfg;
4221         int i, ret, devid;
4222         int index;
4223
4224         if (!info)
4225                 return -EINVAL;
4226         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
4227             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
4228                 return -EINVAL;
4229
4230         /*
4231          * With IRQ remapping enabled, don't need contiguous CPU vectors
4232          * to support multiple MSI interrupts.
4233          */
4234         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
4235                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
4236
4237         devid = get_devid(info);
4238         if (devid < 0)
4239                 return -EINVAL;
4240
4241         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
4242         if (ret < 0)
4243                 return ret;
4244
4245         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
4246                 struct irq_remap_table *table;
4247                 struct amd_iommu *iommu;
4248
4249                 table = alloc_irq_table(devid);
4250                 if (table) {
4251                         if (!table->min_index) {
4252                                 /*
4253                                  * Keep the first 32 indexes free for IOAPIC
4254                                  * interrupts.
4255                                  */
4256                                 table->min_index = 32;
4257                                 iommu = amd_iommu_rlookup_table[devid];
4258                                 for (i = 0; i < 32; ++i)
4259                                         iommu->irte_ops->set_allocated(table, i);
4260                         }
4261                         WARN_ON(table->min_index != 32);
4262                         index = info->ioapic_pin;
4263                 } else {
4264                         index = -ENOMEM;
4265                 }
4266         } else {
4267                 bool align = (info->type == X86_IRQ_ALLOC_TYPE_MSI);
4268
4269                 index = alloc_irq_index(devid, nr_irqs, align);
4270         }
4271         if (index < 0) {
4272                 pr_warn("Failed to allocate IRTE\n");
4273                 ret = index;
4274                 goto out_free_parent;
4275         }
4276
4277         for (i = 0; i < nr_irqs; i++) {
4278                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4279                 cfg = irqd_cfg(irq_data);
4280                 if (!irq_data || !cfg) {
4281                         ret = -EINVAL;
4282                         goto out_free_data;
4283                 }
4284
4285                 ret = -ENOMEM;
4286                 data = kzalloc(sizeof(*data), GFP_KERNEL);
4287                 if (!data)
4288                         goto out_free_data;
4289
4290                 if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
4291                         data->entry = kzalloc(sizeof(union irte), GFP_KERNEL);
4292                 else
4293                         data->entry = kzalloc(sizeof(struct irte_ga),
4294                                                      GFP_KERNEL);
4295                 if (!data->entry) {
4296                         kfree(data);
4297                         goto out_free_data;
4298                 }
4299
4300                 irq_data->hwirq = (devid << 16) + i;
4301                 irq_data->chip_data = data;
4302                 irq_data->chip = &amd_ir_chip;
4303                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
4304                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
4305         }
4306
4307         return 0;
4308
4309 out_free_data:
4310         for (i--; i >= 0; i--) {
4311                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4312                 if (irq_data)
4313                         kfree(irq_data->chip_data);
4314         }
4315         for (i = 0; i < nr_irqs; i++)
4316                 free_irte(devid, index + i);
4317 out_free_parent:
4318         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4319         return ret;
4320 }
4321
4322 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
4323                                unsigned int nr_irqs)
4324 {
4325         struct irq_2_irte *irte_info;
4326         struct irq_data *irq_data;
4327         struct amd_ir_data *data;
4328         int i;
4329
4330         for (i = 0; i < nr_irqs; i++) {
4331                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
4332                 if (irq_data && irq_data->chip_data) {
4333                         data = irq_data->chip_data;
4334                         irte_info = &data->irq_2_irte;
4335                         free_irte(irte_info->devid, irte_info->index);
4336                         kfree(data->entry);
4337                         kfree(data);
4338                 }
4339         }
4340         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4341 }
4342
4343 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4344                                struct amd_ir_data *ir_data,
4345                                struct irq_2_irte *irte_info,
4346                                struct irq_cfg *cfg);
4347
4348 static int irq_remapping_activate(struct irq_domain *domain,
4349                                   struct irq_data *irq_data, bool reserve)
4350 {
4351         struct amd_ir_data *data = irq_data->chip_data;
4352         struct irq_2_irte *irte_info = &data->irq_2_irte;
4353         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4354         struct irq_cfg *cfg = irqd_cfg(irq_data);
4355
4356         if (!iommu)
4357                 return 0;
4358
4359         iommu->irte_ops->activate(data->entry, irte_info->devid,
4360                                   irte_info->index);
4361         amd_ir_update_irte(irq_data, iommu, data, irte_info, cfg);
4362         return 0;
4363 }
4364
4365 static void irq_remapping_deactivate(struct irq_domain *domain,
4366                                      struct irq_data *irq_data)
4367 {
4368         struct amd_ir_data *data = irq_data->chip_data;
4369         struct irq_2_irte *irte_info = &data->irq_2_irte;
4370         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4371
4372         if (iommu)
4373                 iommu->irte_ops->deactivate(data->entry, irte_info->devid,
4374                                             irte_info->index);
4375 }
4376
4377 static const struct irq_domain_ops amd_ir_domain_ops = {
4378         .alloc = irq_remapping_alloc,
4379         .free = irq_remapping_free,
4380         .activate = irq_remapping_activate,
4381         .deactivate = irq_remapping_deactivate,
4382 };
4383
4384 int amd_iommu_activate_guest_mode(void *data)
4385 {
4386         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4387         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4388
4389         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4390             !entry || entry->lo.fields_vapic.guest_mode)
4391                 return 0;
4392
4393         entry->lo.val = 0;
4394         entry->hi.val = 0;
4395
4396         entry->lo.fields_vapic.guest_mode  = 1;
4397         entry->lo.fields_vapic.ga_log_intr = 1;
4398         entry->hi.fields.ga_root_ptr       = ir_data->ga_root_ptr;
4399         entry->hi.fields.vector            = ir_data->ga_vector;
4400         entry->lo.fields_vapic.ga_tag      = ir_data->ga_tag;
4401
4402         return modify_irte_ga(ir_data->irq_2_irte.devid,
4403                               ir_data->irq_2_irte.index, entry, NULL);
4404 }
4405 EXPORT_SYMBOL(amd_iommu_activate_guest_mode);
4406
4407 int amd_iommu_deactivate_guest_mode(void *data)
4408 {
4409         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4410         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4411         struct irq_cfg *cfg = ir_data->cfg;
4412
4413         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4414             !entry || !entry->lo.fields_vapic.guest_mode)
4415                 return 0;
4416
4417         entry->lo.val = 0;
4418         entry->hi.val = 0;
4419
4420         entry->lo.fields_remap.dm          = apic->irq_dest_mode;
4421         entry->lo.fields_remap.int_type    = apic->irq_delivery_mode;
4422         entry->hi.fields.vector            = cfg->vector;
4423         entry->lo.fields_remap.destination =
4424                                 APICID_TO_IRTE_DEST_LO(cfg->dest_apicid);
4425         entry->hi.fields.destination =
4426                                 APICID_TO_IRTE_DEST_HI(cfg->dest_apicid);
4427
4428         return modify_irte_ga(ir_data->irq_2_irte.devid,
4429                               ir_data->irq_2_irte.index, entry, NULL);
4430 }
4431 EXPORT_SYMBOL(amd_iommu_deactivate_guest_mode);
4432
4433 static int amd_ir_set_vcpu_affinity(struct irq_data *data, void *vcpu_info)
4434 {
4435         int ret;
4436         struct amd_iommu *iommu;
4437         struct amd_iommu_pi_data *pi_data = vcpu_info;
4438         struct vcpu_data *vcpu_pi_info = pi_data->vcpu_data;
4439         struct amd_ir_data *ir_data = data->chip_data;
4440         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4441         struct iommu_dev_data *dev_data = search_dev_data(irte_info->devid);
4442
4443         /* Note:
4444          * This device has never been set up for guest mode.
4445          * we should not modify the IRTE
4446          */
4447         if (!dev_data || !dev_data->use_vapic)
4448                 return 0;
4449
4450         ir_data->cfg = irqd_cfg(data);
4451         pi_data->ir_data = ir_data;
4452
4453         /* Note:
4454          * SVM tries to set up for VAPIC mode, but we are in
4455          * legacy mode. So, we force legacy mode instead.
4456          */
4457         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
4458                 pr_debug("%s: Fall back to using intr legacy remap\n",
4459                          __func__);
4460                 pi_data->is_guest_mode = false;
4461         }
4462
4463         iommu = amd_iommu_rlookup_table[irte_info->devid];
4464         if (iommu == NULL)
4465                 return -EINVAL;
4466
4467         pi_data->prev_ga_tag = ir_data->cached_ga_tag;
4468         if (pi_data->is_guest_mode) {
4469                 ir_data->ga_root_ptr = (pi_data->base >> 12);
4470                 ir_data->ga_vector = vcpu_pi_info->vector;
4471                 ir_data->ga_tag = pi_data->ga_tag;
4472                 ret = amd_iommu_activate_guest_mode(ir_data);
4473                 if (!ret)
4474                         ir_data->cached_ga_tag = pi_data->ga_tag;
4475         } else {
4476                 ret = amd_iommu_deactivate_guest_mode(ir_data);
4477
4478                 /*
4479                  * This communicates the ga_tag back to the caller
4480                  * so that it can do all the necessary clean up.
4481                  */
4482                 if (!ret)
4483                         ir_data->cached_ga_tag = 0;
4484         }
4485
4486         return ret;
4487 }
4488
4489
4490 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4491                                struct amd_ir_data *ir_data,
4492                                struct irq_2_irte *irte_info,
4493                                struct irq_cfg *cfg)
4494 {
4495
4496         /*
4497          * Atomically updates the IRTE with the new destination, vector
4498          * and flushes the interrupt entry cache.
4499          */
4500         iommu->irte_ops->set_affinity(ir_data->entry, irte_info->devid,
4501                                       irte_info->index, cfg->vector,
4502                                       cfg->dest_apicid);
4503 }
4504
4505 static int amd_ir_set_affinity(struct irq_data *data,
4506                                const struct cpumask *mask, bool force)
4507 {
4508         struct amd_ir_data *ir_data = data->chip_data;
4509         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4510         struct irq_cfg *cfg = irqd_cfg(data);
4511         struct irq_data *parent = data->parent_data;
4512         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4513         int ret;
4514
4515         if (!iommu)
4516                 return -ENODEV;
4517
4518         ret = parent->chip->irq_set_affinity(parent, mask, force);
4519         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
4520                 return ret;
4521
4522         amd_ir_update_irte(data, iommu, ir_data, irte_info, cfg);
4523         /*
4524          * After this point, all the interrupts will start arriving
4525          * at the new destination. So, time to cleanup the previous
4526          * vector allocation.
4527          */
4528         send_cleanup_vector(cfg);
4529
4530         return IRQ_SET_MASK_OK_DONE;
4531 }
4532
4533 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
4534 {
4535         struct amd_ir_data *ir_data = irq_data->chip_data;
4536
4537         *msg = ir_data->msi_entry;
4538 }
4539
4540 static struct irq_chip amd_ir_chip = {
4541         .name                   = "AMD-IR",
4542         .irq_ack                = apic_ack_irq,
4543         .irq_set_affinity       = amd_ir_set_affinity,
4544         .irq_set_vcpu_affinity  = amd_ir_set_vcpu_affinity,
4545         .irq_compose_msi_msg    = ir_compose_msi_msg,
4546 };
4547
4548 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
4549 {
4550         struct fwnode_handle *fn;
4551
4552         fn = irq_domain_alloc_named_id_fwnode("AMD-IR", iommu->index);
4553         if (!fn)
4554                 return -ENOMEM;
4555         iommu->ir_domain = irq_domain_create_tree(fn, &amd_ir_domain_ops, iommu);
4556         irq_domain_free_fwnode(fn);
4557         if (!iommu->ir_domain)
4558                 return -ENOMEM;
4559
4560         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4561         iommu->msi_domain = arch_create_remap_msi_irq_domain(iommu->ir_domain,
4562                                                              "AMD-IR-MSI",
4563                                                              iommu->index);
4564         return 0;
4565 }
4566
4567 int amd_iommu_update_ga(int cpu, bool is_run, void *data)
4568 {
4569         unsigned long flags;
4570         struct amd_iommu *iommu;
4571         struct irq_remap_table *table;
4572         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4573         int devid = ir_data->irq_2_irte.devid;
4574         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4575         struct irte_ga *ref = (struct irte_ga *) ir_data->ref;
4576
4577         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4578             !ref || !entry || !entry->lo.fields_vapic.guest_mode)
4579                 return 0;
4580
4581         iommu = amd_iommu_rlookup_table[devid];
4582         if (!iommu)
4583                 return -ENODEV;
4584
4585         table = get_irq_table(devid);
4586         if (!table)
4587                 return -ENODEV;
4588
4589         raw_spin_lock_irqsave(&table->lock, flags);
4590
4591         if (ref->lo.fields_vapic.guest_mode) {
4592                 if (cpu >= 0) {
4593                         ref->lo.fields_vapic.destination =
4594                                                 APICID_TO_IRTE_DEST_LO(cpu);
4595                         ref->hi.fields.destination =
4596                                                 APICID_TO_IRTE_DEST_HI(cpu);
4597                 }
4598                 ref->lo.fields_vapic.is_run = is_run;
4599                 barrier();
4600         }
4601
4602         raw_spin_unlock_irqrestore(&table->lock, flags);
4603
4604         iommu_flush_irt(iommu, devid);
4605         iommu_completion_wait(iommu);
4606         return 0;
4607 }
4608 EXPORT_SYMBOL(amd_iommu_update_ga);
4609 #endif