drivers/net/dsa/mv88e6xxx/mv88e6xxx.h

   1 /*
   2  * Marvell 88e6xxx common definitions
   3  *
   4  * Copyright (c) 2008 Marvell Semiconductor
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  */
  11
  12 #ifndef __MV88E6XXX_H
  13 #define __MV88E6XXX_H
  14
  15 #include <linux/if_vlan.h>
  16 #include <linux/irq.h>
  17 #include <linux/gpio/consumer.h>
  18 #include <linux/phy.h>
  19 #include <net/dsa.h>
  20
  21 #ifndef UINT64_MAX
  22 #define UINT64_MAX              (u64)(~((u64)0))
  23 #endif
  24
  25 #define SMI_CMD                 0x00
  26 #define SMI_CMD_BUSY            BIT(15)
  27 #define SMI_CMD_CLAUSE_22       BIT(12)
  28 #define SMI_CMD_OP_22_WRITE     ((1 << 10) | SMI_CMD_BUSY | SMI_CMD_CLAUSE_22)
  29 #define SMI_CMD_OP_22_READ      ((2 << 10) | SMI_CMD_BUSY | SMI_CMD_CLAUSE_22)
  30 #define SMI_CMD_OP_45_WRITE_ADDR        ((0 << 10) | SMI_CMD_BUSY)
  31 #define SMI_CMD_OP_45_WRITE_DATA        ((1 << 10) | SMI_CMD_BUSY)
  32 #define SMI_CMD_OP_45_READ_DATA         ((2 << 10) | SMI_CMD_BUSY)
  33 #define SMI_CMD_OP_45_READ_DATA_INC     ((3 << 10) | SMI_CMD_BUSY)
  34 #define SMI_DATA                0x01
  35
  36 /* PHY Registers */
  37 #define PHY_PAGE                0x16
  38 #define PHY_PAGE_COPPER         0x00
  39
  40 #define PORT_STATUS             0x00
  41 #define PORT_STATUS_PAUSE_EN    BIT(15)
  42 #define PORT_STATUS_MY_PAUSE    BIT(14)
  43 #define PORT_STATUS_HD_FLOW     BIT(13)
  44 #define PORT_STATUS_PHY_DETECT  BIT(12)
  45 #define PORT_STATUS_LINK        BIT(11)
  46 #define PORT_STATUS_DUPLEX      BIT(10)
  47 #define PORT_STATUS_SPEED_MASK  0x0300
  48 #define PORT_STATUS_SPEED_10    0x0000
  49 #define PORT_STATUS_SPEED_100   0x0100
  50 #define PORT_STATUS_SPEED_1000  0x0200
  51 #define PORT_STATUS_EEE         BIT(6) /* 6352 */
  52 #define PORT_STATUS_AM_DIS      BIT(6) /* 6165 */
  53 #define PORT_STATUS_MGMII       BIT(6) /* 6185 */
  54 #define PORT_STATUS_TX_PAUSED   BIT(5)
  55 #define PORT_STATUS_FLOW_CTRL   BIT(4)
  56 #define PORT_STATUS_CMODE_MASK  0x0f
  57 #define PORT_STATUS_CMODE_100BASE_X     0x8
  58 #define PORT_STATUS_CMODE_1000BASE_X    0x9
  59 #define PORT_STATUS_CMODE_SGMII         0xa
  60 #define PORT_STATUS_CMODE_2500BASEX     0xb
  61 #define PORT_STATUS_CMODE_XAUI          0xc
  62 #define PORT_STATUS_CMODE_RXAUI         0xd
  63 #define PORT_PCS_CTRL           0x01
  64 #define PORT_PCS_CTRL_RGMII_DELAY_RXCLK BIT(15)
  65 #define PORT_PCS_CTRL_RGMII_DELAY_TXCLK BIT(14)
  66 #define PORT_PCS_CTRL_FORCE_SPEED       BIT(13) /* 6390 */
  67 #define PORT_PCS_CTRL_ALTSPEED          BIT(12) /* 6390 */
  68 #define PORT_PCS_CTRL_200BASE           BIT(12) /* 6352 */
  69 #define PORT_PCS_CTRL_FC                BIT(7)
  70 #define PORT_PCS_CTRL_FORCE_FC          BIT(6)
  71 #define PORT_PCS_CTRL_LINK_UP           BIT(5)
  72 #define PORT_PCS_CTRL_FORCE_LINK        BIT(4)
  73 #define PORT_PCS_CTRL_DUPLEX_FULL       BIT(3)
  74 #define PORT_PCS_CTRL_FORCE_DUPLEX      BIT(2)
  75 #define PORT_PCS_CTRL_SPEED_MASK        (0x03)
  76 #define PORT_PCS_CTRL_SPEED_10          (0x00)
  77 #define PORT_PCS_CTRL_SPEED_100         (0x01)
  78 #define PORT_PCS_CTRL_SPEED_200         (0x02) /* 6065 and non Gb chips */
  79 #define PORT_PCS_CTRL_SPEED_1000        (0x02)
  80 #define PORT_PCS_CTRL_SPEED_10000       (0x03) /* 6390X */
  81 #define PORT_PCS_CTRL_SPEED_UNFORCED    (0x03)
  82 #define PORT_PAUSE_CTRL         0x02
  83 #define PORT_FLOW_CTRL_LIMIT_IN         ((0x00 << 8) | BIT(15))
  84 #define PORT_FLOW_CTRL_LIMIT_OUT        ((0x01 << 8) | BIT(15))
  85 #define PORT_SWITCH_ID          0x03
  86 #define PORT_SWITCH_ID_PROD_NUM_6085    0x04a
  87 #define PORT_SWITCH_ID_PROD_NUM_6095    0x095
  88 #define PORT_SWITCH_ID_PROD_NUM_6097    0x099
  89 #define PORT_SWITCH_ID_PROD_NUM_6131    0x106
  90 #define PORT_SWITCH_ID_PROD_NUM_6320    0x115
  91 #define PORT_SWITCH_ID_PROD_NUM_6123    0x121
  92 #define PORT_SWITCH_ID_PROD_NUM_6141    0x340
  93 #define PORT_SWITCH_ID_PROD_NUM_6161    0x161
  94 #define PORT_SWITCH_ID_PROD_NUM_6165    0x165
  95 #define PORT_SWITCH_ID_PROD_NUM_6171    0x171
  96 #define PORT_SWITCH_ID_PROD_NUM_6172    0x172
  97 #define PORT_SWITCH_ID_PROD_NUM_6175    0x175
  98 #define PORT_SWITCH_ID_PROD_NUM_6176    0x176
  99 #define PORT_SWITCH_ID_PROD_NUM_6185    0x1a7
 100 #define PORT_SWITCH_ID_PROD_NUM_6190    0x190
 101 #define PORT_SWITCH_ID_PROD_NUM_6190X   0x0a0
 102 #define PORT_SWITCH_ID_PROD_NUM_6191    0x191
 103 #define PORT_SWITCH_ID_PROD_NUM_6240    0x240
 104 #define PORT_SWITCH_ID_PROD_NUM_6290    0x290
 105 #define PORT_SWITCH_ID_PROD_NUM_6321    0x310
 106 #define PORT_SWITCH_ID_PROD_NUM_6341    0x341
 107 #define PORT_SWITCH_ID_PROD_NUM_6352    0x352
 108 #define PORT_SWITCH_ID_PROD_NUM_6350    0x371
 109 #define PORT_SWITCH_ID_PROD_NUM_6351    0x375
 110 #define PORT_SWITCH_ID_PROD_NUM_6390    0x390
 111 #define PORT_SWITCH_ID_PROD_NUM_6390X   0x0a1
 112 #define PORT_CONTROL            0x04
 113 #define PORT_CONTROL_USE_CORE_TAG       BIT(15)
 114 #define PORT_CONTROL_DROP_ON_LOCK       BIT(14)
 115 #define PORT_CONTROL_EGRESS_UNMODIFIED  (0x0 << 12)
 116 #define PORT_CONTROL_EGRESS_UNTAGGED    (0x1 << 12)
 117 #define PORT_CONTROL_EGRESS_TAGGED      (0x2 << 12)
 118 #define PORT_CONTROL_EGRESS_ADD_TAG     (0x3 << 12)
 119 #define PORT_CONTROL_EGRESS_MASK        (0x3 << 12)
 120 #define PORT_CONTROL_HEADER             BIT(11)
 121 #define PORT_CONTROL_IGMP_MLD_SNOOP     BIT(10)
 122 #define PORT_CONTROL_DOUBLE_TAG         BIT(9)
 123 #define PORT_CONTROL_FRAME_MODE_NORMAL          (0x0 << 8)
 124 #define PORT_CONTROL_FRAME_MODE_DSA             (0x1 << 8)
 125 #define PORT_CONTROL_FRAME_MODE_PROVIDER        (0x2 << 8)
 126 #define PORT_CONTROL_FRAME_ETHER_TYPE_DSA       (0x3 << 8)
 127 #define PORT_CONTROL_FRAME_MASK                 (0x3 << 8)
 128 #define PORT_CONTROL_DSA_TAG            BIT(8)
 129 #define PORT_CONTROL_VLAN_TUNNEL        BIT(7)
 130 #define PORT_CONTROL_TAG_IF_BOTH        BIT(6)
 131 #define PORT_CONTROL_USE_IP             BIT(5)
 132 #define PORT_CONTROL_USE_TAG            BIT(4)
 133 #define PORT_CONTROL_FORWARD_UNKNOWN    BIT(2)
 134 #define PORT_CONTROL_EGRESS_FLOODS_MASK                 (0x3 << 2)
 135 #define PORT_CONTROL_EGRESS_FLOODS_NO_UNKNOWN_DA        (0x0 << 2)
 136 #define PORT_CONTROL_EGRESS_FLOODS_NO_UNKNOWN_MC_DA     (0x1 << 2)
 137 #define PORT_CONTROL_EGRESS_FLOODS_NO_UNKNOWN_UC_DA     (0x2 << 2)
 138 #define PORT_CONTROL_EGRESS_FLOODS_ALL_UNKNOWN_DA       (0x3 << 2)
 139 #define PORT_CONTROL_STATE_MASK         0x03
 140 #define PORT_CONTROL_STATE_DISABLED     0x00
 141 #define PORT_CONTROL_STATE_BLOCKING     0x01
 142 #define PORT_CONTROL_STATE_LEARNING     0x02
 143 #define PORT_CONTROL_STATE_FORWARDING   0x03
 144 #define PORT_CONTROL_1          0x05
 145 #define PORT_CONTROL_1_MESSAGE_PORT     BIT(15)
 146 #define PORT_CONTROL_1_FID_11_4_MASK    (0xff << 0)
 147 #define PORT_BASE_VLAN          0x06
 148 #define PORT_BASE_VLAN_FID_3_0_MASK     (0xf << 12)
 149 #define PORT_DEFAULT_VLAN       0x07
 150 #define PORT_DEFAULT_VLAN_MASK  0xfff
 151 #define PORT_CONTROL_2          0x08
 152 #define PORT_CONTROL_2_IGNORE_FCS       BIT(15)
 153 #define PORT_CONTROL_2_VTU_PRI_OVERRIDE BIT(14)
 154 #define PORT_CONTROL_2_SA_PRIO_OVERRIDE BIT(13)
 155 #define PORT_CONTROL_2_DA_PRIO_OVERRIDE BIT(12)
 156 #define PORT_CONTROL_2_JUMBO_1522       (0x00 << 12)
 157 #define PORT_CONTROL_2_JUMBO_2048       (0x01 << 12)
 158 #define PORT_CONTROL_2_JUMBO_10240      (0x02 << 12)
 159 #define PORT_CONTROL_2_8021Q_MASK       (0x03 << 10)
 160 #define PORT_CONTROL_2_8021Q_DISABLED   (0x00 << 10)
 161 #define PORT_CONTROL_2_8021Q_FALLBACK   (0x01 << 10)
 162 #define PORT_CONTROL_2_8021Q_CHECK      (0x02 << 10)
 163 #define PORT_CONTROL_2_8021Q_SECURE     (0x03 << 10)
 164 #define PORT_CONTROL_2_DISCARD_TAGGED   BIT(9)
 165 #define PORT_CONTROL_2_DISCARD_UNTAGGED BIT(8)
 166 #define PORT_CONTROL_2_MAP_DA           BIT(7)
 167 #define PORT_CONTROL_2_DEFAULT_FORWARD  BIT(6)
 168 #define PORT_CONTROL_2_EGRESS_MONITOR   BIT(5)
 169 #define PORT_CONTROL_2_INGRESS_MONITOR  BIT(4)
 170 #define PORT_CONTROL_2_UPSTREAM_MASK    0x0f
 171 #define PORT_RATE_CONTROL       0x09
 172 #define PORT_RATE_CONTROL_2     0x0a
 173 #define PORT_ASSOC_VECTOR       0x0b
 174 #define PORT_ASSOC_VECTOR_HOLD_AT_1             BIT(15)
 175 #define PORT_ASSOC_VECTOR_INT_AGE_OUT           BIT(14)
 176 #define PORT_ASSOC_VECTOR_LOCKED_PORT           BIT(13)
 177 #define PORT_ASSOC_VECTOR_IGNORE_WRONG          BIT(12)
 178 #define PORT_ASSOC_VECTOR_REFRESH_LOCKED        BIT(11)
 179 #define PORT_ATU_CONTROL        0x0c
 180 #define PORT_PRI_OVERRIDE       0x0d
 181 #define PORT_ETH_TYPE           0x0f
 182 #define PORT_ETH_TYPE_DEFAULT   0x9100
 183 #define PORT_IN_DISCARD_LO      0x10
 184 #define PORT_IN_DISCARD_HI      0x11
 185 #define PORT_IN_FILTERED        0x12
 186 #define PORT_OUT_FILTERED       0x13
 187 #define PORT_TAG_REGMAP_0123    0x18
 188 #define PORT_TAG_REGMAP_4567    0x19
 189 #define PORT_IEEE_PRIO_MAP_TABLE        0x18    /* 6390 */
 190 #define PORT_IEEE_PRIO_MAP_TABLE_UPDATE         BIT(15)
 191 #define PORT_IEEE_PRIO_MAP_TABLE_INGRESS_PCP            (0x0 << 12)
 192 #define PORT_IEEE_PRIO_MAP_TABLE_EGRESS_GREEN_PCP       (0x1 << 12)
 193 #define PORT_IEEE_PRIO_MAP_TABLE_EGRESS_YELLOW_PCP      (0x2 << 12)
 194 #define PORT_IEEE_PRIO_MAP_TABLE_EGRESS_AVB_PCP         (0x3 << 12)
 195 #define PORT_IEEE_PRIO_MAP_TABLE_EGRESS_GREEN_DSCP      (0x5 << 12)
 196 #define PORT_IEEE_PRIO_MAP_TABLE_EGRESS_YELLOW_DSCP     (0x6 << 12)
 197 #define PORT_IEEE_PRIO_MAP_TABLE_EGRESS_AVB_DSCP        (0x7 << 12)
 198 #define PORT_IEEE_PRIO_MAP_TABLE_POINTER_SHIFT          9
 199
 200 #define GLOBAL_STATUS           0x00
 201 #define GLOBAL_STATUS_PPU_STATE BIT(15) /* 6351 and 6171 */
 202 #define GLOBAL_STATUS_PPU_STATE_MASK            (0x3 << 14) /* 6165 6185 */
 203 #define GLOBAL_STATUS_PPU_STATE_DISABLED_RST    (0x0 << 14)
 204 #define GLOBAL_STATUS_PPU_STATE_INITIALIZING    (0x1 << 14)
 205 #define GLOBAL_STATUS_PPU_STATE_DISABLED        (0x2 << 14)
 206 #define GLOBAL_STATUS_PPU_STATE_POLLING         (0x3 << 14)
 207 #define GLOBAL_STATUS_INIT_READY        BIT(11)
 208 #define GLOBAL_STATUS_IRQ_AVB           8
 209 #define GLOBAL_STATUS_IRQ_DEVICE        7
 210 #define GLOBAL_STATUS_IRQ_STATS         6
 211 #define GLOBAL_STATUS_IRQ_VTU_PROBLEM   5
 212 #define GLOBAL_STATUS_IRQ_VTU_DONE      4
 213 #define GLOBAL_STATUS_IRQ_ATU_PROBLEM   3
 214 #define GLOBAL_STATUS_IRQ_ATU_DONE      2
 215 #define GLOBAL_STATUS_IRQ_TCAM_DONE     1
 216 #define GLOBAL_STATUS_IRQ_EEPROM_DONE   0
 217 #define GLOBAL_MAC_01           0x01
 218 #define GLOBAL_MAC_23           0x02
 219 #define GLOBAL_MAC_45           0x03
 220 #define GLOBAL_ATU_FID          0x01
 221 #define GLOBAL_VTU_FID          0x02
 222 #define GLOBAL_VTU_FID_MASK     0xfff
 223 #define GLOBAL_VTU_SID          0x03    /* 6097 6165 6351 6352 */
 224 #define GLOBAL_VTU_SID_MASK     0x3f
 225 #define GLOBAL_CONTROL          0x04
 226 #define GLOBAL_CONTROL_SW_RESET         BIT(15)
 227 #define GLOBAL_CONTROL_PPU_ENABLE       BIT(14)
 228 #define GLOBAL_CONTROL_DISCARD_EXCESS   BIT(13) /* 6352 */
 229 #define GLOBAL_CONTROL_SCHED_PRIO       BIT(11) /* 6152 */
 230 #define GLOBAL_CONTROL_MAX_FRAME_1632   BIT(10) /* 6152 */
 231 #define GLOBAL_CONTROL_RELOAD_EEPROM    BIT(9)  /* 6152 */
 232 #define GLOBAL_CONTROL_DEVICE_EN        BIT(7)
 233 #define GLOBAL_CONTROL_STATS_DONE_EN    BIT(6)
 234 #define GLOBAL_CONTROL_VTU_PROBLEM_EN   BIT(5)
 235 #define GLOBAL_CONTROL_VTU_DONE_EN      BIT(4)
 236 #define GLOBAL_CONTROL_ATU_PROBLEM_EN   BIT(3)
 237 #define GLOBAL_CONTROL_ATU_DONE_EN      BIT(2)
 238 #define GLOBAL_CONTROL_TCAM_EN          BIT(1)
 239 #define GLOBAL_CONTROL_EEPROM_DONE_EN   BIT(0)
 240 #define GLOBAL_VTU_OP           0x05
 241 #define GLOBAL_VTU_OP_BUSY      BIT(15)
 242 #define GLOBAL_VTU_OP_FLUSH_ALL         ((0x01 << 12) | GLOBAL_VTU_OP_BUSY)
 243 #define GLOBAL_VTU_OP_VTU_LOAD_PURGE    ((0x03 << 12) | GLOBAL_VTU_OP_BUSY)
 244 #define GLOBAL_VTU_OP_VTU_GET_NEXT      ((0x04 << 12) | GLOBAL_VTU_OP_BUSY)
 245 #define GLOBAL_VTU_OP_STU_LOAD_PURGE    ((0x05 << 12) | GLOBAL_VTU_OP_BUSY)
 246 #define GLOBAL_VTU_OP_STU_GET_NEXT      ((0x06 << 12) | GLOBAL_VTU_OP_BUSY)
 247 #define GLOBAL_VTU_VID          0x06
 248 #define GLOBAL_VTU_VID_MASK     0xfff
 249 #define GLOBAL_VTU_VID_PAGE     BIT(13)
 250 #define GLOBAL_VTU_VID_VALID    BIT(12)
 251 #define GLOBAL_VTU_DATA_0_3     0x07
 252 #define GLOBAL_VTU_DATA_4_7     0x08
 253 #define GLOBAL_VTU_DATA_8_11    0x09
 254 #define GLOBAL_VTU_STU_DATA_MASK                0x03
 255 #define GLOBAL_VTU_DATA_MEMBER_TAG_UNMODIFIED   0x00
 256 #define GLOBAL_VTU_DATA_MEMBER_TAG_UNTAGGED     0x01
 257 #define GLOBAL_VTU_DATA_MEMBER_TAG_TAGGED       0x02
 258 #define GLOBAL_VTU_DATA_MEMBER_TAG_NON_MEMBER   0x03
 259 #define GLOBAL_STU_DATA_PORT_STATE_DISABLED     0x00
 260 #define GLOBAL_STU_DATA_PORT_STATE_BLOCKING     0x01
 261 #define GLOBAL_STU_DATA_PORT_STATE_LEARNING     0x02
 262 #define GLOBAL_STU_DATA_PORT_STATE_FORWARDING   0x03
 263 #define GLOBAL_ATU_CONTROL      0x0a
 264 #define GLOBAL_ATU_CONTROL_LEARN2ALL    BIT(3)
 265 #define GLOBAL_ATU_OP           0x0b
 266 #define GLOBAL_ATU_OP_BUSY      BIT(15)
 267 #define GLOBAL_ATU_OP_NOP               (0 << 12)
 268 #define GLOBAL_ATU_OP_FLUSH_MOVE_ALL            ((1 << 12) | GLOBAL_ATU_OP_BUSY)
 269 #define GLOBAL_ATU_OP_FLUSH_MOVE_NON_STATIC     ((2 << 12) | GLOBAL_ATU_OP_BUSY)
 270 #define GLOBAL_ATU_OP_LOAD_DB           ((3 << 12) | GLOBAL_ATU_OP_BUSY)
 271 #define GLOBAL_ATU_OP_GET_NEXT_DB       ((4 << 12) | GLOBAL_ATU_OP_BUSY)
 272 #define GLOBAL_ATU_OP_FLUSH_MOVE_ALL_DB         ((5 << 12) | GLOBAL_ATU_OP_BUSY)
 273 #define GLOBAL_ATU_OP_FLUSH_MOVE_NON_STATIC_DB ((6 << 12) | GLOBAL_ATU_OP_BUSY)
 274 #define GLOBAL_ATU_OP_GET_CLR_VIOLATION   ((7 << 12) | GLOBAL_ATU_OP_BUSY)
 275 #define GLOBAL_ATU_DATA         0x0c
 276 #define GLOBAL_ATU_DATA_TRUNK                   BIT(15)
 277 #define GLOBAL_ATU_DATA_TRUNK_ID_MASK           0x00f0
 278 #define GLOBAL_ATU_DATA_TRUNK_ID_SHIFT          4
 279 #define GLOBAL_ATU_DATA_PORT_VECTOR_MASK        0x3ff0
 280 #define GLOBAL_ATU_DATA_PORT_VECTOR_SHIFT       4
 281 #define GLOBAL_ATU_DATA_STATE_MASK              0x0f
 282 #define GLOBAL_ATU_DATA_STATE_UNUSED            0x00
 283 #define GLOBAL_ATU_DATA_STATE_UC_MGMT           0x0d
 284 #define GLOBAL_ATU_DATA_STATE_UC_STATIC         0x0e
 285 #define GLOBAL_ATU_DATA_STATE_UC_PRIO_OVER      0x0f
 286 #define GLOBAL_ATU_DATA_STATE_MC_NONE_RATE      0x05
 287 #define GLOBAL_ATU_DATA_STATE_MC_STATIC         0x07
 288 #define GLOBAL_ATU_DATA_STATE_MC_MGMT           0x0e
 289 #define GLOBAL_ATU_DATA_STATE_MC_PRIO_OVER      0x0f
 290 #define GLOBAL_ATU_MAC_01       0x0d
 291 #define GLOBAL_ATU_MAC_23       0x0e
 292 #define GLOBAL_ATU_MAC_45       0x0f
 293 #define GLOBAL_IP_PRI_0         0x10
 294 #define GLOBAL_IP_PRI_1         0x11
 295 #define GLOBAL_IP_PRI_2         0x12
 296 #define GLOBAL_IP_PRI_3         0x13
 297 #define GLOBAL_IP_PRI_4         0x14
 298 #define GLOBAL_IP_PRI_5         0x15
 299 #define GLOBAL_IP_PRI_6         0x16
 300 #define GLOBAL_IP_PRI_7         0x17
 301 #define GLOBAL_IEEE_PRI         0x18
 302 #define GLOBAL_CORE_TAG_TYPE    0x19
 303 #define GLOBAL_MONITOR_CONTROL  0x1a
 304 #define GLOBAL_MONITOR_CONTROL_INGRESS_SHIFT    12
 305 #define GLOBAL_MONITOR_CONTROL_INGRESS_MASK     (0xf << 12)
 306 #define GLOBAL_MONITOR_CONTROL_EGRESS_SHIFT     8
 307 #define GLOBAL_MONITOR_CONTROL_EGRESS_MASK      (0xf << 8)
 308 #define GLOBAL_MONITOR_CONTROL_ARP_SHIFT        4
 309 #define GLOBAL_MONITOR_CONTROL_ARP_MASK         (0xf << 4)
 310 #define GLOBAL_MONITOR_CONTROL_MIRROR_SHIFT     0
 311 #define GLOBAL_MONITOR_CONTROL_ARP_DISABLED     (0xf0)
 312 #define GLOBAL_MONITOR_CONTROL_UPDATE                   BIT(15)
 313 #define GLOBAL_MONITOR_CONTROL_0180C280000000XLO        (0x00 << 8)
 314 #define GLOBAL_MONITOR_CONTROL_0180C280000000XHI        (0x01 << 8)
 315 #define GLOBAL_MONITOR_CONTROL_0180C280000002XLO        (0x02 << 8)
 316 #define GLOBAL_MONITOR_CONTROL_0180C280000002XHI        (0x03 << 8)
 317 #define GLOBAL_MONITOR_CONTROL_INGRESS                  (0x20 << 8)
 318 #define GLOBAL_MONITOR_CONTROL_EGRESS                   (0x21 << 8)
 319 #define GLOBAL_MONITOR_CONTROL_CPU_DEST                 (0x30 << 8)
 320 #define GLOBAL_CONTROL_2        0x1c
 321 #define GLOBAL_CONTROL_2_NO_CASCADE             0xe000
 322 #define GLOBAL_CONTROL_2_MULTIPLE_CASCADE       0xf000
 323 #define GLOBAL_CONTROL_2_HIST_RX               (0x1 << 6)
 324 #define GLOBAL_CONTROL_2_HIST_TX               (0x2 << 6)
 325 #define GLOBAL_CONTROL_2_HIST_RX_TX            (0x3 << 6)
 326 #define GLOBAL_STATS_OP         0x1d
 327 #define GLOBAL_STATS_OP_BUSY    BIT(15)
 328 #define GLOBAL_STATS_OP_NOP             (0 << 12)
 329 #define GLOBAL_STATS_OP_FLUSH_ALL       ((1 << 12) | GLOBAL_STATS_OP_BUSY)
 330 #define GLOBAL_STATS_OP_FLUSH_PORT      ((2 << 12) | GLOBAL_STATS_OP_BUSY)
 331 #define GLOBAL_STATS_OP_READ_CAPTURED   ((4 << 12) | GLOBAL_STATS_OP_BUSY)
 332 #define GLOBAL_STATS_OP_CAPTURE_PORT    ((5 << 12) | GLOBAL_STATS_OP_BUSY)
 333 #define GLOBAL_STATS_OP_HIST_RX         ((1 << 10) | GLOBAL_STATS_OP_BUSY)
 334 #define GLOBAL_STATS_OP_HIST_TX         ((2 << 10) | GLOBAL_STATS_OP_BUSY)
 335 #define GLOBAL_STATS_OP_HIST_RX_TX      ((3 << 10) | GLOBAL_STATS_OP_BUSY)
 336 #define GLOBAL_STATS_OP_BANK_1_BIT_9    BIT(9)
 337 #define GLOBAL_STATS_OP_BANK_1_BIT_10   BIT(10)
 338 #define GLOBAL_STATS_COUNTER_32 0x1e
 339 #define GLOBAL_STATS_COUNTER_01 0x1f
 340
 341 #define GLOBAL2_INT_SOURCE      0x00
 342 #define GLOBAL2_INT_SOURCE_WATCHDOG     15
 343 #define GLOBAL2_INT_MASK        0x01
 344 #define GLOBAL2_MGMT_EN_2X      0x02
 345 #define GLOBAL2_MGMT_EN_0X      0x03
 346 #define GLOBAL2_FLOW_CONTROL    0x04
 347 #define GLOBAL2_SWITCH_MGMT     0x05
 348 #define GLOBAL2_SWITCH_MGMT_USE_DOUBLE_TAG_DATA BIT(15)
 349 #define GLOBAL2_SWITCH_MGMT_PREVENT_LOOPS       BIT(14)
 350 #define GLOBAL2_SWITCH_MGMT_FLOW_CONTROL_MSG    BIT(13)
 351 #define GLOBAL2_SWITCH_MGMT_FORCE_FLOW_CTRL_PRI BIT(7)
 352 #define GLOBAL2_SWITCH_MGMT_RSVD2CPU            BIT(3)
 353 #define GLOBAL2_DEVICE_MAPPING  0x06
 354 #define GLOBAL2_DEVICE_MAPPING_UPDATE           BIT(15)
 355 #define GLOBAL2_DEVICE_MAPPING_TARGET_SHIFT     8
 356 #define GLOBAL2_DEVICE_MAPPING_PORT_MASK        0x0f
 357 #define GLOBAL2_TRUNK_MASK      0x07
 358 #define GLOBAL2_TRUNK_MASK_UPDATE               BIT(15)
 359 #define GLOBAL2_TRUNK_MASK_NUM_SHIFT            12
 360 #define GLOBAL2_TRUNK_MASK_HASK                 BIT(11)
 361 #define GLOBAL2_TRUNK_MAPPING   0x08
 362 #define GLOBAL2_TRUNK_MAPPING_UPDATE            BIT(15)
 363 #define GLOBAL2_TRUNK_MAPPING_ID_SHIFT          11
 364 #define GLOBAL2_IRL_CMD         0x09
 365 #define GLOBAL2_IRL_CMD_BUSY    BIT(15)
 366 #define GLOBAL2_IRL_CMD_OP_INIT_ALL     ((0x001 << 12) | GLOBAL2_IRL_CMD_BUSY)
 367 #define GLOBAL2_IRL_CMD_OP_INIT_SEL     ((0x010 << 12) | GLOBAL2_IRL_CMD_BUSY)
 368 #define GLOBAL2_IRL_CMD_OP_WRITE_SEL    ((0x011 << 12) | GLOBAL2_IRL_CMD_BUSY)
 369 #define GLOBAL2_IRL_CMD_OP_READ_SEL     ((0x100 << 12) | GLOBAL2_IRL_CMD_BUSY)
 370 #define GLOBAL2_IRL_DATA        0x0a
 371 #define GLOBAL2_PVT_ADDR        0x0b
 372 #define GLOBAL2_PVT_ADDR_BUSY   BIT(15)
 373 #define GLOBAL2_PVT_ADDR_OP_INIT_ONES   ((0x01 << 12) | GLOBAL2_PVT_ADDR_BUSY)
 374 #define GLOBAL2_PVT_ADDR_OP_WRITE_PVLAN ((0x03 << 12) | GLOBAL2_PVT_ADDR_BUSY)
 375 #define GLOBAL2_PVT_ADDR_OP_READ        ((0x04 << 12) | GLOBAL2_PVT_ADDR_BUSY)
 376 #define GLOBAL2_PVT_DATA        0x0c
 377 #define GLOBAL2_SWITCH_MAC      0x0d
 378 #define GLOBAL2_ATU_STATS       0x0e
 379 #define GLOBAL2_PRIO_OVERRIDE   0x0f
 380 #define GLOBAL2_PRIO_OVERRIDE_FORCE_SNOOP       BIT(7)
 381 #define GLOBAL2_PRIO_OVERRIDE_SNOOP_SHIFT       4
 382 #define GLOBAL2_PRIO_OVERRIDE_FORCE_ARP         BIT(3)
 383 #define GLOBAL2_PRIO_OVERRIDE_ARP_SHIFT         0
 384 #define GLOBAL2_EEPROM_CMD              0x14
 385 #define GLOBAL2_EEPROM_CMD_BUSY         BIT(15)
 386 #define GLOBAL2_EEPROM_CMD_OP_WRITE     ((0x3 << 12) | GLOBAL2_EEPROM_CMD_BUSY)
 387 #define GLOBAL2_EEPROM_CMD_OP_READ      ((0x4 << 12) | GLOBAL2_EEPROM_CMD_BUSY)
 388 #define GLOBAL2_EEPROM_CMD_OP_LOAD      ((0x6 << 12) | GLOBAL2_EEPROM_CMD_BUSY)
 389 #define GLOBAL2_EEPROM_CMD_RUNNING      BIT(11)
 390 #define GLOBAL2_EEPROM_CMD_WRITE_EN     BIT(10)
 391 #define GLOBAL2_EEPROM_CMD_ADDR_MASK    0xff
 392 #define GLOBAL2_EEPROM_DATA     0x15
 393 #define GLOBAL2_EEPROM_ADDR     0x15 /* 6390, 6341 */
 394 #define GLOBAL2_PTP_AVB_OP      0x16
 395 #define GLOBAL2_PTP_AVB_DATA    0x17
 396 #define GLOBAL2_SMI_PHY_CMD                     0x18
 397 #define GLOBAL2_SMI_PHY_CMD_BUSY                BIT(15)
 398 #define GLOBAL2_SMI_PHY_CMD_EXTERNAL            BIT(13)
 399 #define GLOBAL2_SMI_PHY_CMD_MODE_22             BIT(12)
 400 #define GLOBAL2_SMI_PHY_CMD_OP_22_WRITE_DATA    ((0x1 << 10) | \
 401                                                  GLOBAL2_SMI_PHY_CMD_MODE_22 | \
 402                                                  GLOBAL2_SMI_PHY_CMD_BUSY)
 403 #define GLOBAL2_SMI_PHY_CMD_OP_22_READ_DATA     ((0x2 << 10) | \
 404                                                  GLOBAL2_SMI_PHY_CMD_MODE_22 | \
 405                                                  GLOBAL2_SMI_PHY_CMD_BUSY)
 406 #define GLOBAL2_SMI_PHY_CMD_OP_45_WRITE_ADDR    ((0x0 << 10) | \
 407                                                  GLOBAL2_SMI_PHY_CMD_BUSY)
 408 #define GLOBAL2_SMI_PHY_CMD_OP_45_WRITE_DATA    ((0x1 << 10) | \
 409                                                  GLOBAL2_SMI_PHY_CMD_BUSY)
 410 #define GLOBAL2_SMI_PHY_CMD_OP_45_READ_DATA     ((0x3 << 10) | \
 411                                                  GLOBAL2_SMI_PHY_CMD_BUSY)
 412
 413 #define GLOBAL2_SMI_PHY_DATA                    0x19
 414 #define GLOBAL2_SCRATCH_MISC    0x1a
 415 #define GLOBAL2_SCRATCH_BUSY            BIT(15)
 416 #define GLOBAL2_SCRATCH_REGISTER_SHIFT  8
 417 #define GLOBAL2_SCRATCH_VALUE_MASK      0xff
 418 #define GLOBAL2_WDOG_CONTROL    0x1b
 419 #define GLOBAL2_WDOG_CONTROL_EGRESS_EVENT       BIT(7)
 420 #define GLOBAL2_WDOG_CONTROL_RMU_TIMEOUT        BIT(6)
 421 #define GLOBAL2_WDOG_CONTROL_QC_ENABLE          BIT(5)
 422 #define GLOBAL2_WDOG_CONTROL_EGRESS_HISTORY     BIT(4)
 423 #define GLOBAL2_WDOG_CONTROL_EGRESS_ENABLE      BIT(3)
 424 #define GLOBAL2_WDOG_CONTROL_FORCE_IRQ          BIT(2)
 425 #define GLOBAL2_WDOG_CONTROL_HISTORY            BIT(1)
 426 #define GLOBAL2_WDOG_CONTROL_SWRESET            BIT(0)
 427 #define GLOBAL2_WDOG_UPDATE                     BIT(15)
 428 #define GLOBAL2_WDOG_INT_SOURCE                 (0x00 << 8)
 429 #define GLOBAL2_WDOG_INT_STATUS                 (0x10 << 8)
 430 #define GLOBAL2_WDOG_INT_ENABLE                 (0x11 << 8)
 431 #define GLOBAL2_WDOG_EVENT                      (0x12 << 8)
 432 #define GLOBAL2_WDOG_HISTORY                    (0x13 << 8)
 433 #define GLOBAL2_WDOG_DATA_MASK                  0xff
 434 #define GLOBAL2_WDOG_CUT_THROUGH                BIT(3)
 435 #define GLOBAL2_WDOG_QUEUE_CONTROLLER           BIT(2)
 436 #define GLOBAL2_WDOG_EGRESS                     BIT(1)
 437 #define GLOBAL2_WDOG_FORCE_IRQ                  BIT(0)
 438 #define GLOBAL2_QOS_WEIGHT      0x1c
 439 #define GLOBAL2_MISC            0x1d
 440 #define GLOBAL2_MISC_5_BIT_PORT BIT(14)
 441
 442 #define MV88E6XXX_N_FID         4096
 443
 444 /* PVT limits for 4-bit port and 5-bit switch */
 445 #define MV88E6XXX_MAX_PVT_SWITCHES      32
 446 #define MV88E6XXX_MAX_PVT_PORTS         16
 447
 448 enum mv88e6xxx_frame_mode {
 449         MV88E6XXX_FRAME_MODE_NORMAL,
 450         MV88E6XXX_FRAME_MODE_DSA,
 451         MV88E6XXX_FRAME_MODE_PROVIDER,
 452         MV88E6XXX_FRAME_MODE_ETHERTYPE,
 453 };
 454
 455 /* List of supported models */
 456 enum mv88e6xxx_model {
 457         MV88E6085,
 458         MV88E6095,
 459         MV88E6097,
 460         MV88E6123,
 461         MV88E6131,
 462         MV88E6141,
 463         MV88E6161,
 464         MV88E6165,
 465         MV88E6171,
 466         MV88E6172,
 467         MV88E6175,
 468         MV88E6176,
 469         MV88E6185,
 470         MV88E6190,
 471         MV88E6190X,
 472         MV88E6191,
 473         MV88E6240,
 474         MV88E6290,
 475         MV88E6320,
 476         MV88E6321,
 477         MV88E6341,
 478         MV88E6350,
 479         MV88E6351,
 480         MV88E6352,
 481         MV88E6390,
 482         MV88E6390X,
 483 };
 484
 485 enum mv88e6xxx_family {
 486         MV88E6XXX_FAMILY_NONE,
 487         MV88E6XXX_FAMILY_6065,  /* 6031 6035 6061 6065 */
 488         MV88E6XXX_FAMILY_6095,  /* 6092 6095 */
 489         MV88E6XXX_FAMILY_6097,  /* 6046 6085 6096 6097 */
 490         MV88E6XXX_FAMILY_6165,  /* 6123 6161 6165 */
 491         MV88E6XXX_FAMILY_6185,  /* 6108 6121 6122 6131 6152 6155 6182 6185 */
 492         MV88E6XXX_FAMILY_6320,  /* 6320 6321 */
 493         MV88E6XXX_FAMILY_6341,  /* 6141 6341 */
 494         MV88E6XXX_FAMILY_6351,  /* 6171 6175 6350 6351 */
 495         MV88E6XXX_FAMILY_6352,  /* 6172 6176 6240 6352 */
 496         MV88E6XXX_FAMILY_6390,  /* 6190 6190X 6191 6290 6390 6390X */
 497 };
 498
 499 enum mv88e6xxx_cap {
 500         /* Energy Efficient Ethernet.
 501          */
 502         MV88E6XXX_CAP_EEE,
 503
 504         /* Multi-chip Addressing Mode.
 505          * Some chips respond to only 2 registers of its own SMI device address
 506          * when it is non-zero, and use indirect access to internal registers.
 507          */
 508         MV88E6XXX_CAP_SMI_CMD,          /* (0x00) SMI Command */
 509         MV88E6XXX_CAP_SMI_DATA,         /* (0x01) SMI Data */
 510
 511         /* Switch Global (1) Registers.
 512          */
 513         MV88E6XXX_CAP_G1_ATU_FID,       /* (0x01) ATU FID Register */
 514         MV88E6XXX_CAP_G1_VTU_FID,       /* (0x02) VTU FID Register */
 515
 516         /* Switch Global 2 Registers.
 517          * The device contains a second set of global 16-bit registers.
 518          */
 519         MV88E6XXX_CAP_GLOBAL2,
 520         MV88E6XXX_CAP_G2_INT,           /* (0x00) Interrupt Status */
 521         MV88E6XXX_CAP_G2_MGMT_EN_2X,    /* (0x02) MGMT Enable Register 2x */
 522         MV88E6XXX_CAP_G2_MGMT_EN_0X,    /* (0x03) MGMT Enable Register 0x */
 523         MV88E6XXX_CAP_G2_IRL_CMD,       /* (0x09) Ingress Rate Command */
 524         MV88E6XXX_CAP_G2_IRL_DATA,      /* (0x0a) Ingress Rate Data */
 525         MV88E6XXX_CAP_G2_POT,           /* (0x0f) Priority Override Table */
 526
 527         /* Per VLAN Spanning Tree Unit (STU).
 528          * The Port State database, if present, is accessed through VTU
 529          * operations and dedicated SID registers. See GLOBAL_VTU_SID.
 530          */
 531         MV88E6XXX_CAP_STU,
 532
 533         /* VLAN Table Unit.
 534          * The VTU is used to program 802.1Q VLANs. See GLOBAL_VTU_OP.
 535          */
 536         MV88E6XXX_CAP_VTU,
 537 };
 538
 539 /* Bitmask of capabilities */
 540 #define MV88E6XXX_FLAG_EEE              BIT_ULL(MV88E6XXX_CAP_EEE)
 541
 542 #define MV88E6XXX_FLAG_SMI_CMD          BIT_ULL(MV88E6XXX_CAP_SMI_CMD)
 543 #define MV88E6XXX_FLAG_SMI_DATA         BIT_ULL(MV88E6XXX_CAP_SMI_DATA)
 544
 545 #define MV88E6XXX_FLAG_G1_VTU_FID       BIT_ULL(MV88E6XXX_CAP_G1_VTU_FID)
 546
 547 #define MV88E6XXX_FLAG_GLOBAL2          BIT_ULL(MV88E6XXX_CAP_GLOBAL2)
 548 #define MV88E6XXX_FLAG_G2_INT           BIT_ULL(MV88E6XXX_CAP_G2_INT)
 549 #define MV88E6XXX_FLAG_G2_MGMT_EN_2X    BIT_ULL(MV88E6XXX_CAP_G2_MGMT_EN_2X)
 550 #define MV88E6XXX_FLAG_G2_MGMT_EN_0X    BIT_ULL(MV88E6XXX_CAP_G2_MGMT_EN_0X)
 551 #define MV88E6XXX_FLAG_G2_IRL_CMD       BIT_ULL(MV88E6XXX_CAP_G2_IRL_CMD)
 552 #define MV88E6XXX_FLAG_G2_IRL_DATA      BIT_ULL(MV88E6XXX_CAP_G2_IRL_DATA)
 553 #define MV88E6XXX_FLAG_G2_POT           BIT_ULL(MV88E6XXX_CAP_G2_POT)
 554
 555 /* Ingress Rate Limit unit */
 556 #define MV88E6XXX_FLAGS_IRL             \
 557         (MV88E6XXX_FLAG_G2_IRL_CMD |    \
 558          MV88E6XXX_FLAG_G2_IRL_DATA)
 559
 560 /* Multi-chip Addressing Mode */
 561 #define MV88E6XXX_FLAGS_MULTI_CHIP      \
 562         (MV88E6XXX_FLAG_SMI_CMD |       \
 563          MV88E6XXX_FLAG_SMI_DATA)
 564
 565 #define MV88E6XXX_FLAGS_FAMILY_6095     \
 566         (MV88E6XXX_FLAG_GLOBAL2 |       \
 567          MV88E6XXX_FLAG_G2_MGMT_EN_0X | \
 568          MV88E6XXX_FLAGS_MULTI_CHIP)
 569
 570 #define MV88E6XXX_FLAGS_FAMILY_6097     \
 571         (MV88E6XXX_FLAG_G1_VTU_FID |    \
 572          MV88E6XXX_FLAG_GLOBAL2 |       \
 573          MV88E6XXX_FLAG_G2_INT |        \
 574          MV88E6XXX_FLAG_G2_MGMT_EN_2X | \
 575          MV88E6XXX_FLAG_G2_MGMT_EN_0X | \
 576          MV88E6XXX_FLAG_G2_POT |        \
 577          MV88E6XXX_FLAGS_IRL |          \
 578          MV88E6XXX_FLAGS_MULTI_CHIP)
 579
 580 #define MV88E6XXX_FLAGS_FAMILY_6165     \
 581         (MV88E6XXX_FLAG_G1_VTU_FID |    \
 582          MV88E6XXX_FLAG_GLOBAL2 |       \
 583          MV88E6XXX_FLAG_G2_INT |        \
 584          MV88E6XXX_FLAG_G2_MGMT_EN_2X | \
 585          MV88E6XXX_FLAG_G2_MGMT_EN_0X | \
 586          MV88E6XXX_FLAG_G2_POT |        \
 587          MV88E6XXX_FLAGS_IRL |          \
 588          MV88E6XXX_FLAGS_MULTI_CHIP)
 589
 590 #define MV88E6XXX_FLAGS_FAMILY_6185     \
 591         (MV88E6XXX_FLAG_GLOBAL2 |       \
 592          MV88E6XXX_FLAG_G2_INT |        \
 593          MV88E6XXX_FLAG_G2_MGMT_EN_0X | \
 594          MV88E6XXX_FLAGS_MULTI_CHIP)
 595
 596 #define MV88E6XXX_FLAGS_FAMILY_6320     \
 597         (MV88E6XXX_FLAG_EEE |           \
 598          MV88E6XXX_FLAG_GLOBAL2 |       \
 599          MV88E6XXX_FLAG_G2_MGMT_EN_2X | \
 600          MV88E6XXX_FLAG_G2_MGMT_EN_0X | \
 601          MV88E6XXX_FLAG_G2_POT |        \
 602          MV88E6XXX_FLAGS_IRL |          \
 603          MV88E6XXX_FLAGS_MULTI_CHIP)
 604
 605 #define MV88E6XXX_FLAGS_FAMILY_6341     \
 606         (MV88E6XXX_FLAG_EEE |           \
 607          MV88E6XXX_FLAG_G1_VTU_FID |    \
 608          MV88E6XXX_FLAG_GLOBAL2 |       \
 609          MV88E6XXX_FLAG_G2_INT |        \
 610          MV88E6XXX_FLAG_G2_POT |        \
 611          MV88E6XXX_FLAGS_IRL |          \
 612          MV88E6XXX_FLAGS_MULTI_CHIP)
 613
 614 #define MV88E6XXX_FLAGS_FAMILY_6351     \
 615         (MV88E6XXX_FLAG_G1_VTU_FID |    \
 616          MV88E6XXX_FLAG_GLOBAL2 |       \
 617          MV88E6XXX_FLAG_G2_INT |        \
 618          MV88E6XXX_FLAG_G2_MGMT_EN_2X | \
 619          MV88E6XXX_FLAG_G2_MGMT_EN_0X | \
 620          MV88E6XXX_FLAG_G2_POT |        \
 621          MV88E6XXX_FLAGS_IRL |          \
 622          MV88E6XXX_FLAGS_MULTI_CHIP)
 623
 624 #define MV88E6XXX_FLAGS_FAMILY_6352     \
 625         (MV88E6XXX_FLAG_EEE |           \
 626          MV88E6XXX_FLAG_G1_VTU_FID |    \
 627          MV88E6XXX_FLAG_GLOBAL2 |       \
 628          MV88E6XXX_FLAG_G2_INT |        \
 629          MV88E6XXX_FLAG_G2_MGMT_EN_2X | \
 630          MV88E6XXX_FLAG_G2_MGMT_EN_0X | \
 631          MV88E6XXX_FLAG_G2_POT |        \
 632          MV88E6XXX_FLAGS_IRL |          \
 633          MV88E6XXX_FLAGS_MULTI_CHIP)
 634
 635 #define MV88E6XXX_FLAGS_FAMILY_6390     \
 636         (MV88E6XXX_FLAG_EEE |           \
 637          MV88E6XXX_FLAG_GLOBAL2 |       \
 638          MV88E6XXX_FLAG_G2_INT |        \
 639          MV88E6XXX_FLAGS_IRL |          \
 640          MV88E6XXX_FLAGS_MULTI_CHIP)
 641
 642 struct mv88e6xxx_ops;
 643
 644 struct mv88e6xxx_info {
 645         enum mv88e6xxx_family family;
 646         u16 prod_num;
 647         const char *name;
 648         unsigned int num_databases;
 649         unsigned int num_ports;
 650         unsigned int max_vid;
 651         unsigned int port_base_addr;
 652         unsigned int global1_addr;
 653         unsigned int age_time_coeff;
 654         unsigned int g1_irqs;
 655         bool pvt;
 656         enum dsa_tag_protocol tag_protocol;
 657         unsigned long long flags;
 658
 659         /* Mask for FromPort and ToPort value of PortVec used in ATU Move
 660          * operation. 0 means that the ATU Move operation is not supported.
 661          */
 662         u8 atu_move_port_mask;
 663         const struct mv88e6xxx_ops *ops;
 664 };
 665
 666 struct mv88e6xxx_atu_entry {
 667         u8      state;
 668         bool    trunk;
 669         u16     portvec;
 670         u8      mac[ETH_ALEN];
 671 };
 672
 673 struct mv88e6xxx_vtu_entry {
 674         u16     vid;
 675         u16     fid;
 676         u8      sid;
 677         bool    valid;
 678         u8      member[DSA_MAX_PORTS];
 679         u8      state[DSA_MAX_PORTS];
 680 };
 681
 682 struct mv88e6xxx_bus_ops;
 683 struct mv88e6xxx_irq_ops;
 684
 685 struct mv88e6xxx_irq {
 686         u16 masked;
 687         struct irq_chip chip;
 688         struct irq_domain *domain;
 689         unsigned int nirqs;
 690 };
 691
 692 struct mv88e6xxx_chip {
 693         const struct mv88e6xxx_info *info;
 694
 695         /* The dsa_switch this private structure is related to */
 696         struct dsa_switch *ds;
 697
 698         /* The device this structure is associated to */
 699         struct device *dev;
 700
 701         /* This mutex protects the access to the switch registers */
 702         struct mutex reg_lock;
 703
 704         /* The MII bus and the address on the bus that is used to
 705          * communication with the switch
 706          */
 707         const struct mv88e6xxx_bus_ops *smi_ops;
 708         struct mii_bus *bus;
 709         int sw_addr;
 710
 711         /* Handles automatic disabling and re-enabling of the PHY
 712          * polling unit.
 713          */
 714         const struct mv88e6xxx_bus_ops *phy_ops;
 715         struct mutex            ppu_mutex;
 716         int                     ppu_disabled;
 717         struct work_struct      ppu_work;
 718         struct timer_list       ppu_timer;
 719
 720         /* This mutex serialises access to the statistics unit.
 721          * Hold this mutex over snapshot + dump sequences.
 722          */
 723         struct mutex    stats_mutex;
 724
 725         /* A switch may have a GPIO line tied to its reset pin. Parse
 726          * this from the device tree, and use it before performing
 727          * switch soft reset.
 728          */
 729         struct gpio_desc *reset;
 730
 731         /* set to size of eeprom if supported by the switch */
 732         int             eeprom_len;
 733
 734         /* List of mdio busses */
 735         struct list_head mdios;
 736
 737         /* There can be two interrupt controllers, which are chained
 738          * off a GPIO as interrupt source
 739          */
 740         struct mv88e6xxx_irq g1_irq;
 741         struct mv88e6xxx_irq g2_irq;
 742         int irq;
 743         int device_irq;
 744         int watchdog_irq;
 745 };
 746
 747 struct mv88e6xxx_bus_ops {
 748         int (*read)(struct mv88e6xxx_chip *chip, int addr, int reg, u16 *val);
 749         int (*write)(struct mv88e6xxx_chip *chip, int addr, int reg, u16 val);
 750 };
 751
 752 struct mv88e6xxx_mdio_bus {
 753         struct mii_bus *bus;
 754         struct mv88e6xxx_chip *chip;
 755         struct list_head list;
 756         bool external;
 757 };
 758
 759 struct mv88e6xxx_ops {
 760         int (*get_eeprom)(struct mv88e6xxx_chip *chip,
 761                           struct ethtool_eeprom *eeprom, u8 *data);
 762         int (*set_eeprom)(struct mv88e6xxx_chip *chip,
 763                           struct ethtool_eeprom *eeprom, u8 *data);
 764
 765         int (*set_switch_mac)(struct mv88e6xxx_chip *chip, u8 *addr);
 766
 767         int (*phy_read)(struct mv88e6xxx_chip *chip,
 768                         struct mii_bus *bus,
 769                         int addr, int reg, u16 *val);
 770         int (*phy_write)(struct mv88e6xxx_chip *chip,
 771                          struct mii_bus *bus,
 772                          int addr, int reg, u16 val);
 773
 774         /* PHY Polling Unit (PPU) operations */
 775         int (*ppu_enable)(struct mv88e6xxx_chip *chip);
 776         int (*ppu_disable)(struct mv88e6xxx_chip *chip);
 777
 778         /* Switch Software Reset */
 779         int (*reset)(struct mv88e6xxx_chip *chip);
 780
 781         /* RGMII Receive/Transmit Timing Control
 782          * Add delay on PHY_INTERFACE_MODE_RGMII_*ID, no delay otherwise.
 783          */
 784         int (*port_set_rgmii_delay)(struct mv88e6xxx_chip *chip, int port,
 785                                     phy_interface_t mode);
 786
 787 #define LINK_FORCED_DOWN        0
 788 #define LINK_FORCED_UP          1
 789 #define LINK_UNFORCED           -2
 790
 791         /* Port's MAC link state
 792          * Use LINK_FORCED_UP or LINK_FORCED_DOWN to force link up or down,
 793          * or LINK_UNFORCED for normal link detection.
 794          */
 795         int (*port_set_link)(struct mv88e6xxx_chip *chip, int port, int link);
 796
 797 #define DUPLEX_UNFORCED         -2
 798
 799         /* Port's MAC duplex mode
 800          *
 801          * Use DUPLEX_HALF or DUPLEX_FULL to force half or full duplex,
 802          * or DUPLEX_UNFORCED for normal duplex detection.
 803          */
 804         int (*port_set_duplex)(struct mv88e6xxx_chip *chip, int port, int dup);
 805
 806 #define SPEED_MAX               INT_MAX
 807 #define SPEED_UNFORCED          -2
 808
 809         /* Port's MAC speed (in Mbps)
 810          *
 811          * Depending on the chip, 10, 100, 200, 1000, 2500, 10000 are valid.
 812          * Use SPEED_UNFORCED for normal detection, SPEED_MAX for max value.
 813          */
 814         int (*port_set_speed)(struct mv88e6xxx_chip *chip, int port, int speed);
 815
 816         int (*port_tag_remap)(struct mv88e6xxx_chip *chip, int port);
 817
 818         int (*port_set_frame_mode)(struct mv88e6xxx_chip *chip, int port,
 819                                    enum mv88e6xxx_frame_mode mode);
 820         int (*port_set_egress_floods)(struct mv88e6xxx_chip *chip, int port,
 821                                       bool unicast, bool multicast);
 822         int (*port_set_ether_type)(struct mv88e6xxx_chip *chip, int port,
 823                                    u16 etype);
 824         int (*port_jumbo_config)(struct mv88e6xxx_chip *chip, int port);
 825
 826         int (*port_egress_rate_limiting)(struct mv88e6xxx_chip *chip, int port);
 827         int (*port_pause_config)(struct mv88e6xxx_chip *chip, int port);
 828         int (*port_disable_learn_limit)(struct mv88e6xxx_chip *chip, int port);
 829         int (*port_disable_pri_override)(struct mv88e6xxx_chip *chip, int port);
 830
 831         /* CMODE control what PHY mode the MAC will use, eg. SGMII, RGMII, etc.
 832          * Some chips allow this to be configured on specific ports.
 833          */
 834         int (*port_set_cmode)(struct mv88e6xxx_chip *chip, int port,
 835                               phy_interface_t mode);
 836
 837         /* Some devices have a per port register indicating what is
 838          * the upstream port this port should forward to.
 839          */
 840         int (*port_set_upstream_port)(struct mv88e6xxx_chip *chip, int port,
 841                                       int upstream_port);
 842
 843         /* Snapshot the statistics for a port. The statistics can then
 844          * be read back a leisure but still with a consistent view.
 845          */
 846         int (*stats_snapshot)(struct mv88e6xxx_chip *chip, int port);
 847
 848         /* Set the histogram mode for statistics, when the control registers
 849          * are separated out of the STATS_OP register.
 850          */
 851         int (*stats_set_histogram)(struct mv88e6xxx_chip *chip);
 852
 853         /* Return the number of strings describing statistics */
 854         int (*stats_get_sset_count)(struct mv88e6xxx_chip *chip);
 855         void (*stats_get_strings)(struct mv88e6xxx_chip *chip,  uint8_t *data);
 856         void (*stats_get_stats)(struct mv88e6xxx_chip *chip,  int port,
 857                                 uint64_t *data);
 858         int (*g1_set_cpu_port)(struct mv88e6xxx_chip *chip, int port);
 859         int (*g1_set_egress_port)(struct mv88e6xxx_chip *chip, int port);
 860         const struct mv88e6xxx_irq_ops *watchdog_ops;
 861
 862         /* Can be either in g1 or g2, so don't use a prefix */
 863         int (*mgmt_rsvd2cpu)(struct mv88e6xxx_chip *chip);
 864
 865         /* Power on/off a SERDES interface */
 866         int (*serdes_power)(struct mv88e6xxx_chip *chip, int port, bool on);
 867
 868         /* VLAN Translation Unit operations */
 869         int (*vtu_getnext)(struct mv88e6xxx_chip *chip,
 870                            struct mv88e6xxx_vtu_entry *entry);
 871         int (*vtu_loadpurge)(struct mv88e6xxx_chip *chip,
 872                              struct mv88e6xxx_vtu_entry *entry);
 873 };
 874
 875 struct mv88e6xxx_irq_ops {
 876         /* Action to be performed when the interrupt happens */
 877         int (*irq_action)(struct mv88e6xxx_chip *chip, int irq);
 878         /* Setup the hardware to generate the interrupt */
 879         int (*irq_setup)(struct mv88e6xxx_chip *chip);
 880         /* Reset the hardware to stop generating the interrupt */
 881         void (*irq_free)(struct mv88e6xxx_chip *chip);
 882 };
 883
 884 #define STATS_TYPE_PORT         BIT(0)
 885 #define STATS_TYPE_BANK0        BIT(1)
 886 #define STATS_TYPE_BANK1        BIT(2)
 887
 888 struct mv88e6xxx_hw_stat {
 889         char string[ETH_GSTRING_LEN];
 890         int sizeof_stat;
 891         int reg;
 892         int type;
 893 };
 894
 895 static inline bool mv88e6xxx_has(struct mv88e6xxx_chip *chip,
 896                                  unsigned long flags)
 897 {
 898         return (chip->info->flags & flags) == flags;
 899 }
 900
 901 static inline bool mv88e6xxx_has_pvt(struct mv88e6xxx_chip *chip)
 902 {
 903         return chip->info->pvt;
 904 }
 905
 906 static inline unsigned int mv88e6xxx_num_databases(struct mv88e6xxx_chip *chip)
 907 {
 908         return chip->info->num_databases;
 909 }
 910
 911 static inline unsigned int mv88e6xxx_num_ports(struct mv88e6xxx_chip *chip)
 912 {
 913         return chip->info->num_ports;
 914 }
 915
 916 static inline u16 mv88e6xxx_port_mask(struct mv88e6xxx_chip *chip)
 917 {
 918         return GENMASK(mv88e6xxx_num_ports(chip) - 1, 0);
 919 }
 920
 921 int mv88e6xxx_read(struct mv88e6xxx_chip *chip, int addr, int reg, u16 *val);
 922 int mv88e6xxx_write(struct mv88e6xxx_chip *chip, int addr, int reg, u16 val);
 923 int mv88e6xxx_update(struct mv88e6xxx_chip *chip, int addr, int reg,
 924                      u16 update);
 925 int mv88e6xxx_wait(struct mv88e6xxx_chip *chip, int addr, int reg, u16 mask);
 926 struct mii_bus *mv88e6xxx_default_mdio_bus(struct mv88e6xxx_chip *chip);
 927 #endif