drivers/net/ethernet/mellanox/mlx4/fw.c

   1 /*
   2  * Copyright (c) 2004, 2005 Topspin Communications.  All rights reserved.
   3  * Copyright (c) 2005, 2006, 2007, 2008 Mellanox Technologies. All rights reserved.
   4  * Copyright (c) 2005, 2006, 2007 Cisco Systems, Inc.  All rights reserved.
   5  *
   6  * This software is available to you under a choice of one of two
   7  * licenses.  You may choose to be licensed under the terms of the GNU
   8  * General Public License (GPL) Version 2, available from the file
   9  * COPYING in the main directory of this source tree, or the
  10  * OpenIB.org BSD license below:
  11  *
  12  *     Redistribution and use in source and binary forms, with or
  13  *     without modification, are permitted provided that the following
  14  *     conditions are met:
  15  *
  16  *      - Redistributions of source code must retain the above
  17  *        copyright notice, this list of conditions and the following
  18  *        disclaimer.
  19  *
  20  *      - Redistributions in binary form must reproduce the above
  21  *        copyright notice, this list of conditions and the following
  22  *        disclaimer in the documentation and/or other materials
  23  *        provided with the distribution.
  24  *
  25  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  26  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  27  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  28  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  29  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  30  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  31  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  32  * SOFTWARE.
  33  */
  34
  35 #include <linux/etherdevice.h>
  36 #include <linux/mlx4/cmd.h>
  37 #include <linux/module.h>
  38 #include <linux/cache.h>
  39
  40 #include "fw.h"
  41 #include "icm.h"
  42
  43 enum {
  44         MLX4_COMMAND_INTERFACE_MIN_REV          = 2,
  45         MLX4_COMMAND_INTERFACE_MAX_REV          = 3,
  46         MLX4_COMMAND_INTERFACE_NEW_PORT_CMDS    = 3,
  47 };
  48
  49 extern void __buggy_use_of_MLX4_GET(void);
  50 extern void __buggy_use_of_MLX4_PUT(void);
  51
  52 static bool enable_qos;
  53 module_param(enable_qos, bool, 0444);
  54 MODULE_PARM_DESC(enable_qos, "Enable Quality of Service support in the HCA (default: off)");
  55
  56 #define MLX4_GET(dest, source, offset)                                \
  57         do {                                                          \
  58                 void *__p = (char *) (source) + (offset);             \
  59                 switch (sizeof (dest)) {                              \
  60                 case 1: (dest) = *(u8 *) __p;       break;            \
  61                 case 2: (dest) = be16_to_cpup(__p); break;            \
  62                 case 4: (dest) = be32_to_cpup(__p); break;            \
  63                 case 8: (dest) = be64_to_cpup(__p); break;            \
  64                 default: __buggy_use_of_MLX4_GET();                   \
  65                 }                                                     \
  66         } while (0)
  67
  68 #define MLX4_PUT(dest, source, offset)                                \
  69         do {                                                          \
  70                 void *__d = ((char *) (dest) + (offset));             \
  71                 switch (sizeof(source)) {                             \
  72                 case 1: *(u8 *) __d = (source);                break; \
  73                 case 2: *(__be16 *) __d = cpu_to_be16(source); break; \
  74                 case 4: *(__be32 *) __d = cpu_to_be32(source); break; \
  75                 case 8: *(__be64 *) __d = cpu_to_be64(source); break; \
  76                 default: __buggy_use_of_MLX4_PUT();                   \
  77                 }                                                     \
  78         } while (0)
  79
  80 static void dump_dev_cap_flags(struct mlx4_dev *dev, u64 flags)
  81 {
  82         static const char *fname[] = {
  83                 [ 0] = "RC transport",
  84                 [ 1] = "UC transport",
  85                 [ 2] = "UD transport",
  86                 [ 3] = "XRC transport",
  87                 [ 4] = "reliable multicast",
  88                 [ 5] = "FCoIB support",
  89                 [ 6] = "SRQ support",
  90                 [ 7] = "IPoIB checksum offload",
  91                 [ 8] = "P_Key violation counter",
  92                 [ 9] = "Q_Key violation counter",
  93                 [10] = "VMM",
  94                 [12] = "Dual Port Different Protocol (DPDP) support",
  95                 [15] = "Big LSO headers",
  96                 [16] = "MW support",
  97                 [17] = "APM support",
  98                 [18] = "Atomic ops support",
  99                 [19] = "Raw multicast support",
 100                 [20] = "Address vector port checking support",
 101                 [21] = "UD multicast support",
 102                 [24] = "Demand paging support",
 103                 [25] = "Router support",
 104                 [30] = "IBoE support",
 105                 [32] = "Unicast loopback support",
 106                 [34] = "FCS header control",
 107                 [38] = "Wake On LAN support",
 108                 [40] = "UDP RSS support",
 109                 [41] = "Unicast VEP steering support",
 110                 [42] = "Multicast VEP steering support",
 111                 [48] = "Counters support",
 112                 [53] = "Port ETS Scheduler support",
 113                 [55] = "Port link type sensing support",
 114                 [59] = "Port management change event support",
 115                 [61] = "64 byte EQE support",
 116                 [62] = "64 byte CQE support",
 117         };
 118         int i;
 119
 120         mlx4_dbg(dev, "DEV_CAP flags:\n");
 121         for (i = 0; i < ARRAY_SIZE(fname); ++i)
 122                 if (fname[i] && (flags & (1LL << i)))
 123                         mlx4_dbg(dev, "    %s\n", fname[i]);
 124 }
 125
 126 static void dump_dev_cap_flags2(struct mlx4_dev *dev, u64 flags)
 127 {
 128         static const char * const fname[] = {
 129                 [0] = "RSS support",
 130                 [1] = "RSS Toeplitz Hash Function support",
 131                 [2] = "RSS XOR Hash Function support",
 132                 [3] = "Device managed flow steering support",
 133                 [4] = "Automatic MAC reassignment support",
 134                 [5] = "Time stamping support",
 135                 [6] = "VST (control vlan insertion/stripping) support",
 136                 [7] = "FSM (MAC anti-spoofing) support",
 137                 [8] = "Dynamic QP updates support",
 138                 [9] = "Device managed flow steering IPoIB support",
 139                 [10] = "TCP/IP offloads/flow-steering for VXLAN support",
 140                 [11] = "MAD DEMUX (Secure-Host) support",
 141                 [12] = "Large cache line (>64B) CQE stride support",
 142                 [13] = "Large cache line (>64B) EQE stride support",
 143                 [14] = "Ethernet protocol control support",
 144                 [15] = "Ethernet Backplane autoneg support",
 145                 [16] = "CONFIG DEV support"
 146         };
 147         int i;
 148
 149         for (i = 0; i < ARRAY_SIZE(fname); ++i)
 150                 if (fname[i] && (flags & (1LL << i)))
 151                         mlx4_dbg(dev, "    %s\n", fname[i]);
 152 }
 153
 154 int mlx4_MOD_STAT_CFG(struct mlx4_dev *dev, struct mlx4_mod_stat_cfg *cfg)
 155 {
 156         struct mlx4_cmd_mailbox *mailbox;
 157         u32 *inbox;
 158         int err = 0;
 159
 160 #define MOD_STAT_CFG_IN_SIZE            0x100
 161
 162 #define MOD_STAT_CFG_PG_SZ_M_OFFSET     0x002
 163 #define MOD_STAT_CFG_PG_SZ_OFFSET       0x003
 164
 165         mailbox = mlx4_alloc_cmd_mailbox(dev);
 166         if (IS_ERR(mailbox))
 167                 return PTR_ERR(mailbox);
 168         inbox = mailbox->buf;
 169
 170         MLX4_PUT(inbox, cfg->log_pg_sz, MOD_STAT_CFG_PG_SZ_OFFSET);
 171         MLX4_PUT(inbox, cfg->log_pg_sz_m, MOD_STAT_CFG_PG_SZ_M_OFFSET);
 172
 173         err = mlx4_cmd(dev, mailbox->dma, 0, 0, MLX4_CMD_MOD_STAT_CFG,
 174                         MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
 175
 176         mlx4_free_cmd_mailbox(dev, mailbox);
 177         return err;
 178 }
 179
 180 int mlx4_QUERY_FUNC_CAP_wrapper(struct mlx4_dev *dev, int slave,
 181                                 struct mlx4_vhcr *vhcr,
 182                                 struct mlx4_cmd_mailbox *inbox,
 183                                 struct mlx4_cmd_mailbox *outbox,
 184                                 struct mlx4_cmd_info *cmd)
 185 {
 186         struct mlx4_priv *priv = mlx4_priv(dev);
 187         u8      field, port;
 188         u32     size, proxy_qp, qkey;
 189         int     err = 0;
 190
 191 #define QUERY_FUNC_CAP_FLAGS_OFFSET             0x0
 192 #define QUERY_FUNC_CAP_NUM_PORTS_OFFSET         0x1
 193 #define QUERY_FUNC_CAP_PF_BHVR_OFFSET           0x4
 194 #define QUERY_FUNC_CAP_FMR_OFFSET               0x8
 195 #define QUERY_FUNC_CAP_QP_QUOTA_OFFSET_DEP      0x10
 196 #define QUERY_FUNC_CAP_CQ_QUOTA_OFFSET_DEP      0x14
 197 #define QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET_DEP     0x18
 198 #define QUERY_FUNC_CAP_MPT_QUOTA_OFFSET_DEP     0x20
 199 #define QUERY_FUNC_CAP_MTT_QUOTA_OFFSET_DEP     0x24
 200 #define QUERY_FUNC_CAP_MCG_QUOTA_OFFSET_DEP     0x28
 201 #define QUERY_FUNC_CAP_MAX_EQ_OFFSET            0x2c
 202 #define QUERY_FUNC_CAP_RESERVED_EQ_OFFSET       0x30
 203
 204 #define QUERY_FUNC_CAP_QP_QUOTA_OFFSET          0x50
 205 #define QUERY_FUNC_CAP_CQ_QUOTA_OFFSET          0x54
 206 #define QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET         0x58
 207 #define QUERY_FUNC_CAP_MPT_QUOTA_OFFSET         0x60
 208 #define QUERY_FUNC_CAP_MTT_QUOTA_OFFSET         0x64
 209 #define QUERY_FUNC_CAP_MCG_QUOTA_OFFSET         0x68
 210
 211 #define QUERY_FUNC_CAP_FMR_FLAG                 0x80
 212 #define QUERY_FUNC_CAP_FLAG_RDMA                0x40
 213 #define QUERY_FUNC_CAP_FLAG_ETH                 0x80
 214 #define QUERY_FUNC_CAP_FLAG_QUOTAS              0x10
 215
 216 /* when opcode modifier = 1 */
 217 #define QUERY_FUNC_CAP_PHYS_PORT_OFFSET         0x3
 218 #define QUERY_FUNC_CAP_PRIV_VF_QKEY_OFFSET      0x4
 219 #define QUERY_FUNC_CAP_FLAGS0_OFFSET            0x8
 220 #define QUERY_FUNC_CAP_FLAGS1_OFFSET            0xc
 221
 222 #define QUERY_FUNC_CAP_QP0_TUNNEL               0x10
 223 #define QUERY_FUNC_CAP_QP0_PROXY                0x14
 224 #define QUERY_FUNC_CAP_QP1_TUNNEL               0x18
 225 #define QUERY_FUNC_CAP_QP1_PROXY                0x1c
 226 #define QUERY_FUNC_CAP_PHYS_PORT_ID             0x28
 227
 228 #define QUERY_FUNC_CAP_FLAGS1_FORCE_MAC         0x40
 229 #define QUERY_FUNC_CAP_FLAGS1_FORCE_VLAN        0x80
 230 #define QUERY_FUNC_CAP_FLAGS1_NIC_INFO                  0x10
 231 #define QUERY_FUNC_CAP_VF_ENABLE_QP0            0x08
 232
 233 #define QUERY_FUNC_CAP_FLAGS0_FORCE_PHY_WQE_GID 0x80
 234
 235         if (vhcr->op_modifier == 1) {
 236                 struct mlx4_active_ports actv_ports =
 237                         mlx4_get_active_ports(dev, slave);
 238                 int converted_port = mlx4_slave_convert_port(
 239                                 dev, slave, vhcr->in_modifier);
 240
 241                 if (converted_port < 0)
 242                         return -EINVAL;
 243
 244                 vhcr->in_modifier = converted_port;
 245                 /* phys-port = logical-port */
 246                 field = vhcr->in_modifier -
 247                         find_first_bit(actv_ports.ports, dev->caps.num_ports);
 248                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_PHYS_PORT_OFFSET);
 249
 250                 port = vhcr->in_modifier;
 251                 proxy_qp = dev->phys_caps.base_proxy_sqpn + 8 * slave + port - 1;
 252
 253                 /* Set nic_info bit to mark new fields support */
 254                 field  = QUERY_FUNC_CAP_FLAGS1_NIC_INFO;
 255
 256                 if (mlx4_vf_smi_enabled(dev, slave, port) &&
 257                     !mlx4_get_parav_qkey(dev, proxy_qp, &qkey)) {
 258                         field |= QUERY_FUNC_CAP_VF_ENABLE_QP0;
 259                         MLX4_PUT(outbox->buf, qkey,
 260                                  QUERY_FUNC_CAP_PRIV_VF_QKEY_OFFSET);
 261                 }
 262                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_FLAGS1_OFFSET);
 263
 264                 /* size is now the QP number */
 265                 size = dev->phys_caps.base_tunnel_sqpn + 8 * slave + port - 1;
 266                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_QP0_TUNNEL);
 267
 268                 size += 2;
 269                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_QP1_TUNNEL);
 270
 271                 MLX4_PUT(outbox->buf, proxy_qp, QUERY_FUNC_CAP_QP0_PROXY);
 272                 proxy_qp += 2;
 273                 MLX4_PUT(outbox->buf, proxy_qp, QUERY_FUNC_CAP_QP1_PROXY);
 274
 275                 MLX4_PUT(outbox->buf, dev->caps.phys_port_id[vhcr->in_modifier],
 276                          QUERY_FUNC_CAP_PHYS_PORT_ID);
 277
 278         } else if (vhcr->op_modifier == 0) {
 279                 struct mlx4_active_ports actv_ports =
 280                         mlx4_get_active_ports(dev, slave);
 281                 /* enable rdma and ethernet interfaces, and new quota locations */
 282                 field = (QUERY_FUNC_CAP_FLAG_ETH | QUERY_FUNC_CAP_FLAG_RDMA |
 283                          QUERY_FUNC_CAP_FLAG_QUOTAS);
 284                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_FLAGS_OFFSET);
 285
 286                 field = min(
 287                         bitmap_weight(actv_ports.ports, dev->caps.num_ports),
 288                         dev->caps.num_ports);
 289                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_NUM_PORTS_OFFSET);
 290
 291                 size = dev->caps.function_caps; /* set PF behaviours */
 292                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_PF_BHVR_OFFSET);
 293
 294                 field = 0; /* protected FMR support not available as yet */
 295                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_FMR_OFFSET);
 296
 297                 size = priv->mfunc.master.res_tracker.res_alloc[RES_QP].quota[slave];
 298                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_QP_QUOTA_OFFSET);
 299                 size = dev->caps.num_qps;
 300                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_QP_QUOTA_OFFSET_DEP);
 301
 302                 size = priv->mfunc.master.res_tracker.res_alloc[RES_SRQ].quota[slave];
 303                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET);
 304                 size = dev->caps.num_srqs;
 305                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET_DEP);
 306
 307                 size = priv->mfunc.master.res_tracker.res_alloc[RES_CQ].quota[slave];
 308                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_CQ_QUOTA_OFFSET);
 309                 size = dev->caps.num_cqs;
 310                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_CQ_QUOTA_OFFSET_DEP);
 311
 312                 size = dev->caps.num_eqs;
 313                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MAX_EQ_OFFSET);
 314
 315                 size = dev->caps.reserved_eqs;
 316                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_RESERVED_EQ_OFFSET);
 317
 318                 size = priv->mfunc.master.res_tracker.res_alloc[RES_MPT].quota[slave];
 319                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MPT_QUOTA_OFFSET);
 320                 size = dev->caps.num_mpts;
 321                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MPT_QUOTA_OFFSET_DEP);
 322
 323                 size = priv->mfunc.master.res_tracker.res_alloc[RES_MTT].quota[slave];
 324                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MTT_QUOTA_OFFSET);
 325                 size = dev->caps.num_mtts;
 326                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MTT_QUOTA_OFFSET_DEP);
 327
 328                 size = dev->caps.num_mgms + dev->caps.num_amgms;
 329                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MCG_QUOTA_OFFSET);
 330                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MCG_QUOTA_OFFSET_DEP);
 331
 332         } else
 333                 err = -EINVAL;
 334
 335         return err;
 336 }
 337
 338 int mlx4_QUERY_FUNC_CAP(struct mlx4_dev *dev, u8 gen_or_port,
 339                         struct mlx4_func_cap *func_cap)
 340 {
 341         struct mlx4_cmd_mailbox *mailbox;
 342         u32                     *outbox;
 343         u8                      field, op_modifier;
 344         u32                     size, qkey;
 345         int                     err = 0, quotas = 0;
 346
 347         op_modifier = !!gen_or_port; /* 0 = general, 1 = logical port */
 348
 349         mailbox = mlx4_alloc_cmd_mailbox(dev);
 350         if (IS_ERR(mailbox))
 351                 return PTR_ERR(mailbox);
 352
 353         err = mlx4_cmd_box(dev, 0, mailbox->dma, gen_or_port, op_modifier,
 354                            MLX4_CMD_QUERY_FUNC_CAP,
 355                            MLX4_CMD_TIME_CLASS_A, MLX4_CMD_WRAPPED);
 356         if (err)
 357                 goto out;
 358
 359         outbox = mailbox->buf;
 360
 361         if (!op_modifier) {
 362                 MLX4_GET(field, outbox, QUERY_FUNC_CAP_FLAGS_OFFSET);
 363                 if (!(field & (QUERY_FUNC_CAP_FLAG_ETH | QUERY_FUNC_CAP_FLAG_RDMA))) {
 364                         mlx4_err(dev, "The host supports neither eth nor rdma interfaces\n");
 365                         err = -EPROTONOSUPPORT;
 366                         goto out;
 367                 }
 368                 func_cap->flags = field;
 369                 quotas = !!(func_cap->flags & QUERY_FUNC_CAP_FLAG_QUOTAS);
 370
 371                 MLX4_GET(field, outbox, QUERY_FUNC_CAP_NUM_PORTS_OFFSET);
 372                 func_cap->num_ports = field;
 373
 374                 MLX4_GET(size, outbox, QUERY_FUNC_CAP_PF_BHVR_OFFSET);
 375                 func_cap->pf_context_behaviour = size;
 376
 377                 if (quotas) {
 378                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP_QUOTA_OFFSET);
 379                         func_cap->qp_quota = size & 0xFFFFFF;
 380
 381                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET);
 382                         func_cap->srq_quota = size & 0xFFFFFF;
 383
 384                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_CQ_QUOTA_OFFSET);
 385                         func_cap->cq_quota = size & 0xFFFFFF;
 386
 387                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_MPT_QUOTA_OFFSET);
 388                         func_cap->mpt_quota = size & 0xFFFFFF;
 389
 390                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_MTT_QUOTA_OFFSET);
 391                         func_cap->mtt_quota = size & 0xFFFFFF;
 392
 393                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_MCG_QUOTA_OFFSET);
 394                         func_cap->mcg_quota = size & 0xFFFFFF;
 395
 396                 } else {
 397                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP_QUOTA_OFFSET_DEP);
 398                         func_cap->qp_quota = size & 0xFFFFFF;
 399
 400                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET_DEP);
 401                         func_cap->srq_quota = size & 0xFFFFFF;
 402
 403                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_CQ_QUOTA_OFFSET_DEP);
 404                         func_cap->cq_quota = size & 0xFFFFFF;
 405
 406                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_MPT_QUOTA_OFFSET_DEP);
 407                         func_cap->mpt_quota = size & 0xFFFFFF;
 408
 409                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_MTT_QUOTA_OFFSET_DEP);
 410                         func_cap->mtt_quota = size & 0xFFFFFF;
 411
 412                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_MCG_QUOTA_OFFSET_DEP);
 413                         func_cap->mcg_quota = size & 0xFFFFFF;
 414                 }
 415                 MLX4_GET(size, outbox, QUERY_FUNC_CAP_MAX_EQ_OFFSET);
 416                 func_cap->max_eq = size & 0xFFFFFF;
 417
 418                 MLX4_GET(size, outbox, QUERY_FUNC_CAP_RESERVED_EQ_OFFSET);
 419                 func_cap->reserved_eq = size & 0xFFFFFF;
 420
 421                 goto out;
 422         }
 423
 424         /* logical port query */
 425         if (gen_or_port > dev->caps.num_ports) {
 426                 err = -EINVAL;
 427                 goto out;
 428         }
 429
 430         MLX4_GET(func_cap->flags1, outbox, QUERY_FUNC_CAP_FLAGS1_OFFSET);
 431         if (dev->caps.port_type[gen_or_port] == MLX4_PORT_TYPE_ETH) {
 432                 if (func_cap->flags1 & QUERY_FUNC_CAP_FLAGS1_FORCE_VLAN) {
 433                         mlx4_err(dev, "VLAN is enforced on this port\n");
 434                         err = -EPROTONOSUPPORT;
 435                         goto out;
 436                 }
 437
 438                 if (func_cap->flags1 & QUERY_FUNC_CAP_FLAGS1_FORCE_MAC) {
 439                         mlx4_err(dev, "Force mac is enabled on this port\n");
 440                         err = -EPROTONOSUPPORT;
 441                         goto out;
 442                 }
 443         } else if (dev->caps.port_type[gen_or_port] == MLX4_PORT_TYPE_IB) {
 444                 MLX4_GET(field, outbox, QUERY_FUNC_CAP_FLAGS0_OFFSET);
 445                 if (field & QUERY_FUNC_CAP_FLAGS0_FORCE_PHY_WQE_GID) {
 446                         mlx4_err(dev, "phy_wqe_gid is enforced on this ib port\n");
 447                         err = -EPROTONOSUPPORT;
 448                         goto out;
 449                 }
 450         }
 451
 452         MLX4_GET(field, outbox, QUERY_FUNC_CAP_PHYS_PORT_OFFSET);
 453         func_cap->physical_port = field;
 454         if (func_cap->physical_port != gen_or_port) {
 455                 err = -ENOSYS;
 456                 goto out;
 457         }
 458
 459         if (func_cap->flags1 & QUERY_FUNC_CAP_VF_ENABLE_QP0) {
 460                 MLX4_GET(qkey, outbox, QUERY_FUNC_CAP_PRIV_VF_QKEY_OFFSET);
 461                 func_cap->qp0_qkey = qkey;
 462         } else {
 463                 func_cap->qp0_qkey = 0;
 464         }
 465
 466         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP0_TUNNEL);
 467         func_cap->qp0_tunnel_qpn = size & 0xFFFFFF;
 468
 469         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP0_PROXY);
 470         func_cap->qp0_proxy_qpn = size & 0xFFFFFF;
 471
 472         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP1_TUNNEL);
 473         func_cap->qp1_tunnel_qpn = size & 0xFFFFFF;
 474
 475         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP1_PROXY);
 476         func_cap->qp1_proxy_qpn = size & 0xFFFFFF;
 477
 478         if (func_cap->flags1 & QUERY_FUNC_CAP_FLAGS1_NIC_INFO)
 479                 MLX4_GET(func_cap->phys_port_id, outbox,
 480                          QUERY_FUNC_CAP_PHYS_PORT_ID);
 481
 482         /* All other resources are allocated by the master, but we still report
 483          * 'num' and 'reserved' capabilities as follows:
 484          * - num remains the maximum resource index
 485          * - 'num - reserved' is the total available objects of a resource, but
 486          *   resource indices may be less than 'reserved'
 487          * TODO: set per-resource quotas */
 488
 489 out:
 490         mlx4_free_cmd_mailbox(dev, mailbox);
 491
 492         return err;
 493 }
 494
 495 int mlx4_QUERY_DEV_CAP(struct mlx4_dev *dev, struct mlx4_dev_cap *dev_cap)
 496 {
 497         struct mlx4_cmd_mailbox *mailbox;
 498         u32 *outbox;
 499         u8 field;
 500         u32 field32, flags, ext_flags;
 501         u16 size;
 502         u16 stat_rate;
 503         int err;
 504         int i;
 505
 506 #define QUERY_DEV_CAP_OUT_SIZE                 0x100
 507 #define QUERY_DEV_CAP_MAX_SRQ_SZ_OFFSET         0x10
 508 #define QUERY_DEV_CAP_MAX_QP_SZ_OFFSET          0x11
 509 #define QUERY_DEV_CAP_RSVD_QP_OFFSET            0x12
 510 #define QUERY_DEV_CAP_MAX_QP_OFFSET             0x13
 511 #define QUERY_DEV_CAP_RSVD_SRQ_OFFSET           0x14
 512 #define QUERY_DEV_CAP_MAX_SRQ_OFFSET            0x15
 513 #define QUERY_DEV_CAP_RSVD_EEC_OFFSET           0x16
 514 #define QUERY_DEV_CAP_MAX_EEC_OFFSET            0x17
 515 #define QUERY_DEV_CAP_MAX_CQ_SZ_OFFSET          0x19
 516 #define QUERY_DEV_CAP_RSVD_CQ_OFFSET            0x1a
 517 #define QUERY_DEV_CAP_MAX_CQ_OFFSET             0x1b
 518 #define QUERY_DEV_CAP_MAX_MPT_OFFSET            0x1d
 519 #define QUERY_DEV_CAP_RSVD_EQ_OFFSET            0x1e
 520 #define QUERY_DEV_CAP_MAX_EQ_OFFSET             0x1f
 521 #define QUERY_DEV_CAP_RSVD_MTT_OFFSET           0x20
 522 #define QUERY_DEV_CAP_MAX_MRW_SZ_OFFSET         0x21
 523 #define QUERY_DEV_CAP_RSVD_MRW_OFFSET           0x22
 524 #define QUERY_DEV_CAP_MAX_MTT_SEG_OFFSET        0x23
 525 #define QUERY_DEV_CAP_MAX_AV_OFFSET             0x27
 526 #define QUERY_DEV_CAP_MAX_REQ_QP_OFFSET         0x29
 527 #define QUERY_DEV_CAP_MAX_RES_QP_OFFSET         0x2b
 528 #define QUERY_DEV_CAP_MAX_GSO_OFFSET            0x2d
 529 #define QUERY_DEV_CAP_RSS_OFFSET                0x2e
 530 #define QUERY_DEV_CAP_MAX_RDMA_OFFSET           0x2f
 531 #define QUERY_DEV_CAP_RSZ_SRQ_OFFSET            0x33
 532 #define QUERY_DEV_CAP_ACK_DELAY_OFFSET          0x35
 533 #define QUERY_DEV_CAP_MTU_WIDTH_OFFSET          0x36
 534 #define QUERY_DEV_CAP_VL_PORT_OFFSET            0x37
 535 #define QUERY_DEV_CAP_MAX_MSG_SZ_OFFSET         0x38
 536 #define QUERY_DEV_CAP_MAX_GID_OFFSET            0x3b
 537 #define QUERY_DEV_CAP_RATE_SUPPORT_OFFSET       0x3c
 538 #define QUERY_DEV_CAP_CQ_TS_SUPPORT_OFFSET      0x3e
 539 #define QUERY_DEV_CAP_MAX_PKEY_OFFSET           0x3f
 540 #define QUERY_DEV_CAP_EXT_FLAGS_OFFSET          0x40
 541 #define QUERY_DEV_CAP_FLAGS_OFFSET              0x44
 542 #define QUERY_DEV_CAP_RSVD_UAR_OFFSET           0x48
 543 #define QUERY_DEV_CAP_UAR_SZ_OFFSET             0x49
 544 #define QUERY_DEV_CAP_PAGE_SZ_OFFSET            0x4b
 545 #define QUERY_DEV_CAP_BF_OFFSET                 0x4c
 546 #define QUERY_DEV_CAP_LOG_BF_REG_SZ_OFFSET      0x4d
 547 #define QUERY_DEV_CAP_LOG_MAX_BF_REGS_PER_PAGE_OFFSET   0x4e
 548 #define QUERY_DEV_CAP_LOG_MAX_BF_PAGES_OFFSET   0x4f
 549 #define QUERY_DEV_CAP_MAX_SG_SQ_OFFSET          0x51
 550 #define QUERY_DEV_CAP_MAX_DESC_SZ_SQ_OFFSET     0x52
 551 #define QUERY_DEV_CAP_MAX_SG_RQ_OFFSET          0x55
 552 #define QUERY_DEV_CAP_MAX_DESC_SZ_RQ_OFFSET     0x56
 553 #define QUERY_DEV_CAP_MAX_QP_MCG_OFFSET         0x61
 554 #define QUERY_DEV_CAP_RSVD_MCG_OFFSET           0x62
 555 #define QUERY_DEV_CAP_MAX_MCG_OFFSET            0x63
 556 #define QUERY_DEV_CAP_RSVD_PD_OFFSET            0x64
 557 #define QUERY_DEV_CAP_MAX_PD_OFFSET             0x65
 558 #define QUERY_DEV_CAP_RSVD_XRC_OFFSET           0x66
 559 #define QUERY_DEV_CAP_MAX_XRC_OFFSET            0x67
 560 #define QUERY_DEV_CAP_MAX_COUNTERS_OFFSET       0x68
 561 #define QUERY_DEV_CAP_EXT_2_FLAGS_OFFSET        0x70
 562 #define QUERY_DEV_CAP_FLOW_STEERING_IPOIB_OFFSET        0x74
 563 #define QUERY_DEV_CAP_FLOW_STEERING_RANGE_EN_OFFSET     0x76
 564 #define QUERY_DEV_CAP_FLOW_STEERING_MAX_QP_OFFSET       0x77
 565 #define QUERY_DEV_CAP_CQ_EQ_CACHE_LINE_STRIDE   0x7a
 566 #define QUERY_DEV_CAP_ETH_PROT_CTRL_OFFSET      0x7a
 567 #define QUERY_DEV_CAP_RDMARC_ENTRY_SZ_OFFSET    0x80
 568 #define QUERY_DEV_CAP_QPC_ENTRY_SZ_OFFSET       0x82
 569 #define QUERY_DEV_CAP_AUX_ENTRY_SZ_OFFSET       0x84
 570 #define QUERY_DEV_CAP_ALTC_ENTRY_SZ_OFFSET      0x86
 571 #define QUERY_DEV_CAP_EQC_ENTRY_SZ_OFFSET       0x88
 572 #define QUERY_DEV_CAP_CQC_ENTRY_SZ_OFFSET       0x8a
 573 #define QUERY_DEV_CAP_SRQ_ENTRY_SZ_OFFSET       0x8c
 574 #define QUERY_DEV_CAP_C_MPT_ENTRY_SZ_OFFSET     0x8e
 575 #define QUERY_DEV_CAP_MTT_ENTRY_SZ_OFFSET       0x90
 576 #define QUERY_DEV_CAP_D_MPT_ENTRY_SZ_OFFSET     0x92
 577 #define QUERY_DEV_CAP_BMME_FLAGS_OFFSET         0x94
 578 #define QUERY_DEV_CAP_CONFIG_DEV_OFFSET         0x94
 579 #define QUERY_DEV_CAP_RSVD_LKEY_OFFSET          0x98
 580 #define QUERY_DEV_CAP_MAX_ICM_SZ_OFFSET         0xa0
 581 #define QUERY_DEV_CAP_ETH_BACKPL_OFFSET         0x9c
 582 #define QUERY_DEV_CAP_FW_REASSIGN_MAC           0x9d
 583 #define QUERY_DEV_CAP_VXLAN                     0x9e
 584 #define QUERY_DEV_CAP_MAD_DEMUX_OFFSET          0xb0
 585
 586         dev_cap->flags2 = 0;
 587         mailbox = mlx4_alloc_cmd_mailbox(dev);
 588         if (IS_ERR(mailbox))
 589                 return PTR_ERR(mailbox);
 590         outbox = mailbox->buf;
 591
 592         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_DEV_CAP,
 593                            MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
 594         if (err)
 595                 goto out;
 596
 597         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_QP_OFFSET);
 598         dev_cap->reserved_qps = 1 << (field & 0xf);
 599         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_OFFSET);
 600         dev_cap->max_qps = 1 << (field & 0x1f);
 601         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_SRQ_OFFSET);
 602         dev_cap->reserved_srqs = 1 << (field >> 4);
 603         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SRQ_OFFSET);
 604         dev_cap->max_srqs = 1 << (field & 0x1f);
 605         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_CQ_SZ_OFFSET);
 606         dev_cap->max_cq_sz = 1 << field;
 607         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_CQ_OFFSET);
 608         dev_cap->reserved_cqs = 1 << (field & 0xf);
 609         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_CQ_OFFSET);
 610         dev_cap->max_cqs = 1 << (field & 0x1f);
 611         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MPT_OFFSET);
 612         dev_cap->max_mpts = 1 << (field & 0x3f);
 613         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_EQ_OFFSET);
 614         dev_cap->reserved_eqs = 1 << (field & 0xf);
 615         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_EQ_OFFSET);
 616         dev_cap->max_eqs = 1 << (field & 0xf);
 617         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MTT_OFFSET);
 618         dev_cap->reserved_mtts = 1 << (field >> 4);
 619         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MRW_SZ_OFFSET);
 620         dev_cap->max_mrw_sz = 1 << field;
 621         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MRW_OFFSET);
 622         dev_cap->reserved_mrws = 1 << (field & 0xf);
 623         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MTT_SEG_OFFSET);
 624         dev_cap->max_mtt_seg = 1 << (field & 0x3f);
 625         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_REQ_QP_OFFSET);
 626         dev_cap->max_requester_per_qp = 1 << (field & 0x3f);
 627         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_RES_QP_OFFSET);
 628         dev_cap->max_responder_per_qp = 1 << (field & 0x3f);
 629         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_GSO_OFFSET);
 630         field &= 0x1f;
 631         if (!field)
 632                 dev_cap->max_gso_sz = 0;
 633         else
 634                 dev_cap->max_gso_sz = 1 << field;
 635
 636         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSS_OFFSET);
 637         if (field & 0x20)
 638                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_RSS_XOR;
 639         if (field & 0x10)
 640                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_RSS_TOP;
 641         field &= 0xf;
 642         if (field) {
 643                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_RSS;
 644                 dev_cap->max_rss_tbl_sz = 1 << field;
 645         } else
 646                 dev_cap->max_rss_tbl_sz = 0;
 647         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_RDMA_OFFSET);
 648         dev_cap->max_rdma_global = 1 << (field & 0x3f);
 649         MLX4_GET(field, outbox, QUERY_DEV_CAP_ACK_DELAY_OFFSET);
 650         dev_cap->local_ca_ack_delay = field & 0x1f;
 651         MLX4_GET(field, outbox, QUERY_DEV_CAP_VL_PORT_OFFSET);
 652         dev_cap->num_ports = field & 0xf;
 653         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MSG_SZ_OFFSET);
 654         dev_cap->max_msg_sz = 1 << (field & 0x1f);
 655         MLX4_GET(field, outbox, QUERY_DEV_CAP_FLOW_STEERING_RANGE_EN_OFFSET);
 656         if (field & 0x80)
 657                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_FS_EN;
 658         dev_cap->fs_log_max_ucast_qp_range_size = field & 0x1f;
 659         MLX4_GET(field, outbox, QUERY_DEV_CAP_FLOW_STEERING_IPOIB_OFFSET);
 660         if (field & 0x80)
 661                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_DMFS_IPOIB;
 662         MLX4_GET(field, outbox, QUERY_DEV_CAP_FLOW_STEERING_MAX_QP_OFFSET);
 663         dev_cap->fs_max_num_qp_per_entry = field;
 664         MLX4_GET(stat_rate, outbox, QUERY_DEV_CAP_RATE_SUPPORT_OFFSET);
 665         dev_cap->stat_rate_support = stat_rate;
 666         MLX4_GET(field, outbox, QUERY_DEV_CAP_CQ_TS_SUPPORT_OFFSET);
 667         if (field & 0x80)
 668                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_TS;
 669         MLX4_GET(ext_flags, outbox, QUERY_DEV_CAP_EXT_FLAGS_OFFSET);
 670         MLX4_GET(flags, outbox, QUERY_DEV_CAP_FLAGS_OFFSET);
 671         dev_cap->flags = flags | (u64)ext_flags << 32;
 672         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_UAR_OFFSET);
 673         dev_cap->reserved_uars = field >> 4;
 674         MLX4_GET(field, outbox, QUERY_DEV_CAP_UAR_SZ_OFFSET);
 675         dev_cap->uar_size = 1 << ((field & 0x3f) + 20);
 676         MLX4_GET(field, outbox, QUERY_DEV_CAP_PAGE_SZ_OFFSET);
 677         dev_cap->min_page_sz = 1 << field;
 678
 679         MLX4_GET(field, outbox, QUERY_DEV_CAP_BF_OFFSET);
 680         if (field & 0x80) {
 681                 MLX4_GET(field, outbox, QUERY_DEV_CAP_LOG_BF_REG_SZ_OFFSET);
 682                 dev_cap->bf_reg_size = 1 << (field & 0x1f);
 683                 MLX4_GET(field, outbox, QUERY_DEV_CAP_LOG_MAX_BF_REGS_PER_PAGE_OFFSET);
 684                 if ((1 << (field & 0x3f)) > (PAGE_SIZE / dev_cap->bf_reg_size))
 685                         field = 3;
 686                 dev_cap->bf_regs_per_page = 1 << (field & 0x3f);
 687                 mlx4_dbg(dev, "BlueFlame available (reg size %d, regs/page %d)\n",
 688                          dev_cap->bf_reg_size, dev_cap->bf_regs_per_page);
 689         } else {
 690                 dev_cap->bf_reg_size = 0;
 691                 mlx4_dbg(dev, "BlueFlame not available\n");
 692         }
 693
 694         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SG_SQ_OFFSET);
 695         dev_cap->max_sq_sg = field;
 696         MLX4_GET(size, outbox, QUERY_DEV_CAP_MAX_DESC_SZ_SQ_OFFSET);
 697         dev_cap->max_sq_desc_sz = size;
 698
 699         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_MCG_OFFSET);
 700         dev_cap->max_qp_per_mcg = 1 << field;
 701         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MCG_OFFSET);
 702         dev_cap->reserved_mgms = field & 0xf;
 703         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MCG_OFFSET);
 704         dev_cap->max_mcgs = 1 << field;
 705         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_PD_OFFSET);
 706         dev_cap->reserved_pds = field >> 4;
 707         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PD_OFFSET);
 708         dev_cap->max_pds = 1 << (field & 0x3f);
 709         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_XRC_OFFSET);
 710         dev_cap->reserved_xrcds = field >> 4;
 711         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_XRC_OFFSET);
 712         dev_cap->max_xrcds = 1 << (field & 0x1f);
 713
 714         MLX4_GET(size, outbox, QUERY_DEV_CAP_RDMARC_ENTRY_SZ_OFFSET);
 715         dev_cap->rdmarc_entry_sz = size;
 716         MLX4_GET(size, outbox, QUERY_DEV_CAP_QPC_ENTRY_SZ_OFFSET);
 717         dev_cap->qpc_entry_sz = size;
 718         MLX4_GET(size, outbox, QUERY_DEV_CAP_AUX_ENTRY_SZ_OFFSET);
 719         dev_cap->aux_entry_sz = size;
 720         MLX4_GET(size, outbox, QUERY_DEV_CAP_ALTC_ENTRY_SZ_OFFSET);
 721         dev_cap->altc_entry_sz = size;
 722         MLX4_GET(size, outbox, QUERY_DEV_CAP_EQC_ENTRY_SZ_OFFSET);
 723         dev_cap->eqc_entry_sz = size;
 724         MLX4_GET(size, outbox, QUERY_DEV_CAP_CQC_ENTRY_SZ_OFFSET);
 725         dev_cap->cqc_entry_sz = size;
 726         MLX4_GET(size, outbox, QUERY_DEV_CAP_SRQ_ENTRY_SZ_OFFSET);
 727         dev_cap->srq_entry_sz = size;
 728         MLX4_GET(size, outbox, QUERY_DEV_CAP_C_MPT_ENTRY_SZ_OFFSET);
 729         dev_cap->cmpt_entry_sz = size;
 730         MLX4_GET(size, outbox, QUERY_DEV_CAP_MTT_ENTRY_SZ_OFFSET);
 731         dev_cap->mtt_entry_sz = size;
 732         MLX4_GET(size, outbox, QUERY_DEV_CAP_D_MPT_ENTRY_SZ_OFFSET);
 733         dev_cap->dmpt_entry_sz = size;
 734
 735         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SRQ_SZ_OFFSET);
 736         dev_cap->max_srq_sz = 1 << field;
 737         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_SZ_OFFSET);
 738         dev_cap->max_qp_sz = 1 << field;
 739         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSZ_SRQ_OFFSET);
 740         dev_cap->resize_srq = field & 1;
 741         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SG_RQ_OFFSET);
 742         dev_cap->max_rq_sg = field;
 743         MLX4_GET(size, outbox, QUERY_DEV_CAP_MAX_DESC_SZ_RQ_OFFSET);
 744         dev_cap->max_rq_desc_sz = size;
 745         MLX4_GET(field, outbox, QUERY_DEV_CAP_CQ_EQ_CACHE_LINE_STRIDE);
 746         if (field & (1 << 5))
 747                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_ETH_PROT_CTRL;
 748         if (field & (1 << 6))
 749                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_CQE_STRIDE;
 750         if (field & (1 << 7))
 751                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_EQE_STRIDE;
 752         MLX4_GET(dev_cap->bmme_flags, outbox,
 753                  QUERY_DEV_CAP_BMME_FLAGS_OFFSET);
 754         MLX4_GET(field, outbox, QUERY_DEV_CAP_CONFIG_DEV_OFFSET);
 755         if (field & 0x20)
 756                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_CONFIG_DEV;
 757         MLX4_GET(dev_cap->reserved_lkey, outbox,
 758                  QUERY_DEV_CAP_RSVD_LKEY_OFFSET);
 759         MLX4_GET(field32, outbox, QUERY_DEV_CAP_ETH_BACKPL_OFFSET);
 760         if (field32 & (1 << 0))
 761                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_ETH_BACKPL_AN_REP;
 762         MLX4_GET(field, outbox, QUERY_DEV_CAP_FW_REASSIGN_MAC);
 763         if (field & 1<<6)
 764                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_REASSIGN_MAC_EN;
 765         MLX4_GET(field, outbox, QUERY_DEV_CAP_VXLAN);
 766         if (field & 1<<3)
 767                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_VXLAN_OFFLOADS;
 768         MLX4_GET(dev_cap->max_icm_sz, outbox,
 769                  QUERY_DEV_CAP_MAX_ICM_SZ_OFFSET);
 770         if (dev_cap->flags & MLX4_DEV_CAP_FLAG_COUNTERS)
 771                 MLX4_GET(dev_cap->max_counters, outbox,
 772                          QUERY_DEV_CAP_MAX_COUNTERS_OFFSET);
 773
 774         MLX4_GET(field32, outbox,
 775                  QUERY_DEV_CAP_MAD_DEMUX_OFFSET);
 776         if (field32 & (1 << 0))
 777                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_MAD_DEMUX;
 778
 779         MLX4_GET(field32, outbox, QUERY_DEV_CAP_EXT_2_FLAGS_OFFSET);
 780         if (field32 & (1 << 16))
 781                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_UPDATE_QP;
 782         if (field32 & (1 << 26))
 783                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_VLAN_CONTROL;
 784         if (field32 & (1 << 20))
 785                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_FSM;
 786
 787         if (dev->flags & MLX4_FLAG_OLD_PORT_CMDS) {
 788                 for (i = 1; i <= dev_cap->num_ports; ++i) {
 789                         MLX4_GET(field, outbox, QUERY_DEV_CAP_VL_PORT_OFFSET);
 790                         dev_cap->max_vl[i]         = field >> 4;
 791                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MTU_WIDTH_OFFSET);
 792                         dev_cap->ib_mtu[i]         = field >> 4;
 793                         dev_cap->max_port_width[i] = field & 0xf;
 794                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_GID_OFFSET);
 795                         dev_cap->max_gids[i]       = 1 << (field & 0xf);
 796                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PKEY_OFFSET);
 797                         dev_cap->max_pkeys[i]      = 1 << (field & 0xf);
 798                 }
 799         } else {
 800 #define QUERY_PORT_SUPPORTED_TYPE_OFFSET        0x00
 801 #define QUERY_PORT_MTU_OFFSET                   0x01
 802 #define QUERY_PORT_ETH_MTU_OFFSET               0x02
 803 #define QUERY_PORT_WIDTH_OFFSET                 0x06
 804 #define QUERY_PORT_MAX_GID_PKEY_OFFSET          0x07
 805 #define QUERY_PORT_MAX_MACVLAN_OFFSET           0x0a
 806 #define QUERY_PORT_MAX_VL_OFFSET                0x0b
 807 #define QUERY_PORT_MAC_OFFSET                   0x10
 808 #define QUERY_PORT_TRANS_VENDOR_OFFSET          0x18
 809 #define QUERY_PORT_WAVELENGTH_OFFSET            0x1c
 810 #define QUERY_PORT_TRANS_CODE_OFFSET            0x20
 811
 812                 for (i = 1; i <= dev_cap->num_ports; ++i) {
 813                         err = mlx4_cmd_box(dev, 0, mailbox->dma, i, 0, MLX4_CMD_QUERY_PORT,
 814                                            MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
 815                         if (err)
 816                                 goto out;
 817
 818                         MLX4_GET(field, outbox, QUERY_PORT_SUPPORTED_TYPE_OFFSET);
 819                         dev_cap->supported_port_types[i] = field & 3;
 820                         dev_cap->suggested_type[i] = (field >> 3) & 1;
 821                         dev_cap->default_sense[i] = (field >> 4) & 1;
 822                         MLX4_GET(field, outbox, QUERY_PORT_MTU_OFFSET);
 823                         dev_cap->ib_mtu[i]         = field & 0xf;
 824                         MLX4_GET(field, outbox, QUERY_PORT_WIDTH_OFFSET);
 825                         dev_cap->max_port_width[i] = field & 0xf;
 826                         MLX4_GET(field, outbox, QUERY_PORT_MAX_GID_PKEY_OFFSET);
 827                         dev_cap->max_gids[i]       = 1 << (field >> 4);
 828                         dev_cap->max_pkeys[i]      = 1 << (field & 0xf);
 829                         MLX4_GET(field, outbox, QUERY_PORT_MAX_VL_OFFSET);
 830                         dev_cap->max_vl[i]         = field & 0xf;
 831                         MLX4_GET(field, outbox, QUERY_PORT_MAX_MACVLAN_OFFSET);
 832                         dev_cap->log_max_macs[i]  = field & 0xf;
 833                         dev_cap->log_max_vlans[i] = field >> 4;
 834                         MLX4_GET(dev_cap->eth_mtu[i], outbox, QUERY_PORT_ETH_MTU_OFFSET);
 835                         MLX4_GET(dev_cap->def_mac[i], outbox, QUERY_PORT_MAC_OFFSET);
 836                         MLX4_GET(field32, outbox, QUERY_PORT_TRANS_VENDOR_OFFSET);
 837                         dev_cap->trans_type[i] = field32 >> 24;
 838                         dev_cap->vendor_oui[i] = field32 & 0xffffff;
 839                         MLX4_GET(dev_cap->wavelength[i], outbox, QUERY_PORT_WAVELENGTH_OFFSET);
 840                         MLX4_GET(dev_cap->trans_code[i], outbox, QUERY_PORT_TRANS_CODE_OFFSET);
 841                 }
 842         }
 843
 844         mlx4_dbg(dev, "Base MM extensions: flags %08x, rsvd L_Key %08x\n",
 845                  dev_cap->bmme_flags, dev_cap->reserved_lkey);
 846
 847         /*
 848          * Each UAR has 4 EQ doorbells; so if a UAR is reserved, then
 849          * we can't use any EQs whose doorbell falls on that page,
 850          * even if the EQ itself isn't reserved.
 851          */
 852         dev_cap->reserved_eqs = max(dev_cap->reserved_uars * 4,
 853                                     dev_cap->reserved_eqs);
 854
 855         mlx4_dbg(dev, "Max ICM size %lld MB\n",
 856                  (unsigned long long) dev_cap->max_icm_sz >> 20);
 857         mlx4_dbg(dev, "Max QPs: %d, reserved QPs: %d, entry size: %d\n",
 858                  dev_cap->max_qps, dev_cap->reserved_qps, dev_cap->qpc_entry_sz);
 859         mlx4_dbg(dev, "Max SRQs: %d, reserved SRQs: %d, entry size: %d\n",
 860                  dev_cap->max_srqs, dev_cap->reserved_srqs, dev_cap->srq_entry_sz);
 861         mlx4_dbg(dev, "Max CQs: %d, reserved CQs: %d, entry size: %d\n",
 862                  dev_cap->max_cqs, dev_cap->reserved_cqs, dev_cap->cqc_entry_sz);
 863         mlx4_dbg(dev, "Max EQs: %d, reserved EQs: %d, entry size: %d\n",
 864                  dev_cap->max_eqs, dev_cap->reserved_eqs, dev_cap->eqc_entry_sz);
 865         mlx4_dbg(dev, "reserved MPTs: %d, reserved MTTs: %d\n",
 866                  dev_cap->reserved_mrws, dev_cap->reserved_mtts);
 867         mlx4_dbg(dev, "Max PDs: %d, reserved PDs: %d, reserved UARs: %d\n",
 868                  dev_cap->max_pds, dev_cap->reserved_pds, dev_cap->reserved_uars);
 869         mlx4_dbg(dev, "Max QP/MCG: %d, reserved MGMs: %d\n",
 870                  dev_cap->max_pds, dev_cap->reserved_mgms);
 871         mlx4_dbg(dev, "Max CQEs: %d, max WQEs: %d, max SRQ WQEs: %d\n",
 872                  dev_cap->max_cq_sz, dev_cap->max_qp_sz, dev_cap->max_srq_sz);
 873         mlx4_dbg(dev, "Local CA ACK delay: %d, max MTU: %d, port width cap: %d\n",
 874                  dev_cap->local_ca_ack_delay, 128 << dev_cap->ib_mtu[1],
 875                  dev_cap->max_port_width[1]);
 876         mlx4_dbg(dev, "Max SQ desc size: %d, max SQ S/G: %d\n",
 877                  dev_cap->max_sq_desc_sz, dev_cap->max_sq_sg);
 878         mlx4_dbg(dev, "Max RQ desc size: %d, max RQ S/G: %d\n",
 879                  dev_cap->max_rq_desc_sz, dev_cap->max_rq_sg);
 880         mlx4_dbg(dev, "Max GSO size: %d\n", dev_cap->max_gso_sz);
 881         mlx4_dbg(dev, "Max counters: %d\n", dev_cap->max_counters);
 882         mlx4_dbg(dev, "Max RSS Table size: %d\n", dev_cap->max_rss_tbl_sz);
 883
 884         dump_dev_cap_flags(dev, dev_cap->flags);
 885         dump_dev_cap_flags2(dev, dev_cap->flags2);
 886
 887 out:
 888         mlx4_free_cmd_mailbox(dev, mailbox);
 889         return err;
 890 }
 891
 892 int mlx4_QUERY_DEV_CAP_wrapper(struct mlx4_dev *dev, int slave,
 893                                struct mlx4_vhcr *vhcr,
 894                                struct mlx4_cmd_mailbox *inbox,
 895                                struct mlx4_cmd_mailbox *outbox,
 896                                struct mlx4_cmd_info *cmd)
 897 {
 898         u64     flags;
 899         int     err = 0;
 900         u8      field;
 901         u32     bmme_flags;
 902         int     real_port;
 903         int     slave_port;
 904         int     first_port;
 905         struct mlx4_active_ports actv_ports;
 906
 907         err = mlx4_cmd_box(dev, 0, outbox->dma, 0, 0, MLX4_CMD_QUERY_DEV_CAP,
 908                            MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
 909         if (err)
 910                 return err;
 911
 912         /* add port mng change event capability and disable mw type 1
 913          * unconditionally to slaves
 914          */
 915         MLX4_GET(flags, outbox->buf, QUERY_DEV_CAP_EXT_FLAGS_OFFSET);
 916         flags |= MLX4_DEV_CAP_FLAG_PORT_MNG_CHG_EV;
 917         flags &= ~MLX4_DEV_CAP_FLAG_MEM_WINDOW;
 918         actv_ports = mlx4_get_active_ports(dev, slave);
 919         first_port = find_first_bit(actv_ports.ports, dev->caps.num_ports);
 920         for (slave_port = 0, real_port = first_port;
 921              real_port < first_port +
 922              bitmap_weight(actv_ports.ports, dev->caps.num_ports);
 923              ++real_port, ++slave_port) {
 924                 if (flags & (MLX4_DEV_CAP_FLAG_WOL_PORT1 << real_port))
 925                         flags |= MLX4_DEV_CAP_FLAG_WOL_PORT1 << slave_port;
 926                 else
 927                         flags &= ~(MLX4_DEV_CAP_FLAG_WOL_PORT1 << slave_port);
 928         }
 929         for (; slave_port < dev->caps.num_ports; ++slave_port)
 930                 flags &= ~(MLX4_DEV_CAP_FLAG_WOL_PORT1 << slave_port);
 931         MLX4_PUT(outbox->buf, flags, QUERY_DEV_CAP_EXT_FLAGS_OFFSET);
 932
 933         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_VL_PORT_OFFSET);
 934         field &= ~0x0F;
 935         field |= bitmap_weight(actv_ports.ports, dev->caps.num_ports) & 0x0F;
 936         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_VL_PORT_OFFSET);
 937
 938         /* For guests, disable timestamp */
 939         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_CQ_TS_SUPPORT_OFFSET);
 940         field &= 0x7f;
 941         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_CQ_TS_SUPPORT_OFFSET);
 942
 943         /* For guests, disable vxlan tunneling */
 944         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_VXLAN);
 945         field &= 0xf7;
 946         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_VXLAN);
 947
 948         /* For guests, report Blueflame disabled */
 949         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_BF_OFFSET);
 950         field &= 0x7f;
 951         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_BF_OFFSET);
 952
 953         /* For guests, disable mw type 2 */
 954         MLX4_GET(bmme_flags, outbox->buf, QUERY_DEV_CAP_BMME_FLAGS_OFFSET);
 955         bmme_flags &= ~MLX4_BMME_FLAG_TYPE_2_WIN;
 956         MLX4_PUT(outbox->buf, bmme_flags, QUERY_DEV_CAP_BMME_FLAGS_OFFSET);
 957
 958         /* turn off device-managed steering capability if not enabled */
 959         if (dev->caps.steering_mode != MLX4_STEERING_MODE_DEVICE_MANAGED) {
 960                 MLX4_GET(field, outbox->buf,
 961                          QUERY_DEV_CAP_FLOW_STEERING_RANGE_EN_OFFSET);
 962                 field &= 0x7f;
 963                 MLX4_PUT(outbox->buf, field,
 964                          QUERY_DEV_CAP_FLOW_STEERING_RANGE_EN_OFFSET);
 965         }
 966
 967         /* turn off ipoib managed steering for guests */
 968         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_FLOW_STEERING_IPOIB_OFFSET);
 969         field &= ~0x80;
 970         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_FLOW_STEERING_IPOIB_OFFSET);
 971
 972         return 0;
 973 }
 974
 975 int mlx4_QUERY_PORT_wrapper(struct mlx4_dev *dev, int slave,
 976                             struct mlx4_vhcr *vhcr,
 977                             struct mlx4_cmd_mailbox *inbox,
 978                             struct mlx4_cmd_mailbox *outbox,
 979                             struct mlx4_cmd_info *cmd)
 980 {
 981         struct mlx4_priv *priv = mlx4_priv(dev);
 982         u64 def_mac;
 983         u8 port_type;
 984         u16 short_field;
 985         int err;
 986         int admin_link_state;
 987         int port = mlx4_slave_convert_port(dev, slave,
 988                                            vhcr->in_modifier & 0xFF);
 989
 990 #define MLX4_VF_PORT_NO_LINK_SENSE_MASK 0xE0
 991 #define MLX4_PORT_LINK_UP_MASK          0x80
 992 #define QUERY_PORT_CUR_MAX_PKEY_OFFSET  0x0c
 993 #define QUERY_PORT_CUR_MAX_GID_OFFSET   0x0e
 994
 995         if (port < 0)
 996                 return -EINVAL;
 997
 998         /* Protect against untrusted guests: enforce that this is the
 999          * QUERY_PORT general query.
1000          */
1001         if (vhcr->op_modifier || vhcr->in_modifier & ~0xFF)
1002                 return -EINVAL;
1003
1004         vhcr->in_modifier = port;
1005
1006         err = mlx4_cmd_box(dev, 0, outbox->dma, vhcr->in_modifier, 0,
1007                            MLX4_CMD_QUERY_PORT, MLX4_CMD_TIME_CLASS_B,
1008                            MLX4_CMD_NATIVE);
1009
1010         if (!err && dev->caps.function != slave) {
1011                 def_mac = priv->mfunc.master.vf_oper[slave].vport[vhcr->in_modifier].state.mac;
1012                 MLX4_PUT(outbox->buf, def_mac, QUERY_PORT_MAC_OFFSET);
1013
1014                 /* get port type - currently only eth is enabled */
1015                 MLX4_GET(port_type, outbox->buf,
1016                          QUERY_PORT_SUPPORTED_TYPE_OFFSET);
1017
1018                 /* No link sensing allowed */
1019                 port_type &= MLX4_VF_PORT_NO_LINK_SENSE_MASK;
1020                 /* set port type to currently operating port type */
1021                 port_type |= (dev->caps.port_type[vhcr->in_modifier] & 0x3);
1022
1023                 admin_link_state = priv->mfunc.master.vf_oper[slave].vport[vhcr->in_modifier].state.link_state;
1024                 if (IFLA_VF_LINK_STATE_ENABLE == admin_link_state)
1025                         port_type |= MLX4_PORT_LINK_UP_MASK;
1026                 else if (IFLA_VF_LINK_STATE_DISABLE == admin_link_state)
1027                         port_type &= ~MLX4_PORT_LINK_UP_MASK;
1028
1029                 MLX4_PUT(outbox->buf, port_type,
1030                          QUERY_PORT_SUPPORTED_TYPE_OFFSET);
1031
1032                 if (dev->caps.port_type[vhcr->in_modifier] == MLX4_PORT_TYPE_ETH)
1033                         short_field = mlx4_get_slave_num_gids(dev, slave, port);
1034                 else
1035                         short_field = 1; /* slave max gids */
1036                 MLX4_PUT(outbox->buf, short_field,
1037                          QUERY_PORT_CUR_MAX_GID_OFFSET);
1038
1039                 short_field = dev->caps.pkey_table_len[vhcr->in_modifier];
1040                 MLX4_PUT(outbox->buf, short_field,
1041                          QUERY_PORT_CUR_MAX_PKEY_OFFSET);
1042         }
1043
1044         return err;
1045 }
1046
1047 int mlx4_get_slave_pkey_gid_tbl_len(struct mlx4_dev *dev, u8 port,
1048                                     int *gid_tbl_len, int *pkey_tbl_len)
1049 {
1050         struct mlx4_cmd_mailbox *mailbox;
1051         u32                     *outbox;
1052         u16                     field;
1053         int                     err;
1054
1055         mailbox = mlx4_alloc_cmd_mailbox(dev);
1056         if (IS_ERR(mailbox))
1057                 return PTR_ERR(mailbox);
1058
1059         err =  mlx4_cmd_box(dev, 0, mailbox->dma, port, 0,
1060                             MLX4_CMD_QUERY_PORT, MLX4_CMD_TIME_CLASS_B,
1061                             MLX4_CMD_WRAPPED);
1062         if (err)
1063                 goto out;
1064
1065         outbox = mailbox->buf;
1066
1067         MLX4_GET(field, outbox, QUERY_PORT_CUR_MAX_GID_OFFSET);
1068         *gid_tbl_len = field;
1069
1070         MLX4_GET(field, outbox, QUERY_PORT_CUR_MAX_PKEY_OFFSET);
1071         *pkey_tbl_len = field;
1072
1073 out:
1074         mlx4_free_cmd_mailbox(dev, mailbox);
1075         return err;
1076 }
1077 EXPORT_SYMBOL(mlx4_get_slave_pkey_gid_tbl_len);
1078
1079 int mlx4_map_cmd(struct mlx4_dev *dev, u16 op, struct mlx4_icm *icm, u64 virt)
1080 {
1081         struct mlx4_cmd_mailbox *mailbox;
1082         struct mlx4_icm_iter iter;
1083         __be64 *pages;
1084         int lg;
1085         int nent = 0;
1086         int i;
1087         int err = 0;
1088         int ts = 0, tc = 0;
1089
1090         mailbox = mlx4_alloc_cmd_mailbox(dev);
1091         if (IS_ERR(mailbox))
1092                 return PTR_ERR(mailbox);
1093         pages = mailbox->buf;
1094
1095         for (mlx4_icm_first(icm, &iter);
1096              !mlx4_icm_last(&iter);
1097              mlx4_icm_next(&iter)) {
1098                 /*
1099                  * We have to pass pages that are aligned to their
1100                  * size, so find the least significant 1 in the
1101                  * address or size and use that as our log2 size.
1102                  */
1103                 lg = ffs(mlx4_icm_addr(&iter) | mlx4_icm_size(&iter)) - 1;
1104                 if (lg < MLX4_ICM_PAGE_SHIFT) {
1105                         mlx4_warn(dev, "Got FW area not aligned to %d (%llx/%lx)\n",
1106                                   MLX4_ICM_PAGE_SIZE,
1107                                   (unsigned long long) mlx4_icm_addr(&iter),
1108                                   mlx4_icm_size(&iter));
1109                         err = -EINVAL;
1110                         goto out;
1111                 }
1112
1113                 for (i = 0; i < mlx4_icm_size(&iter) >> lg; ++i) {
1114                         if (virt != -1) {
1115                                 pages[nent * 2] = cpu_to_be64(virt);
1116                                 virt += 1 << lg;
1117                         }
1118
1119                         pages[nent * 2 + 1] =
1120                                 cpu_to_be64((mlx4_icm_addr(&iter) + (i << lg)) |
1121                                             (lg - MLX4_ICM_PAGE_SHIFT));
1122                         ts += 1 << (lg - 10);
1123                         ++tc;
1124
1125                         if (++nent == MLX4_MAILBOX_SIZE / 16) {
1126                                 err = mlx4_cmd(dev, mailbox->dma, nent, 0, op,
1127                                                 MLX4_CMD_TIME_CLASS_B,
1128                                                 MLX4_CMD_NATIVE);
1129                                 if (err)
1130                                         goto out;
1131                                 nent = 0;
1132                         }
1133                 }
1134         }
1135
1136         if (nent)
1137                 err = mlx4_cmd(dev, mailbox->dma, nent, 0, op,
1138                                MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
1139         if (err)
1140                 goto out;
1141
1142         switch (op) {
1143         case MLX4_CMD_MAP_FA:
1144                 mlx4_dbg(dev, "Mapped %d chunks/%d KB for FW\n", tc, ts);
1145                 break;
1146         case MLX4_CMD_MAP_ICM_AUX:
1147                 mlx4_dbg(dev, "Mapped %d chunks/%d KB for ICM aux\n", tc, ts);
1148                 break;
1149         case MLX4_CMD_MAP_ICM:
1150                 mlx4_dbg(dev, "Mapped %d chunks/%d KB at %llx for ICM\n",
1151                          tc, ts, (unsigned long long) virt - (ts << 10));
1152                 break;
1153         }
1154
1155 out:
1156         mlx4_free_cmd_mailbox(dev, mailbox);
1157         return err;
1158 }
1159
1160 int mlx4_MAP_FA(struct mlx4_dev *dev, struct mlx4_icm *icm)
1161 {
1162         return mlx4_map_cmd(dev, MLX4_CMD_MAP_FA, icm, -1);
1163 }
1164
1165 int mlx4_UNMAP_FA(struct mlx4_dev *dev)
1166 {
1167         return mlx4_cmd(dev, 0, 0, 0, MLX4_CMD_UNMAP_FA,
1168                         MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
1169 }
1170
1171
1172 int mlx4_RUN_FW(struct mlx4_dev *dev)
1173 {
1174         return mlx4_cmd(dev, 0, 0, 0, MLX4_CMD_RUN_FW,
1175                         MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1176 }
1177
1178 int mlx4_QUERY_FW(struct mlx4_dev *dev)
1179 {
1180         struct mlx4_fw  *fw  = &mlx4_priv(dev)->fw;
1181         struct mlx4_cmd *cmd = &mlx4_priv(dev)->cmd;
1182         struct mlx4_cmd_mailbox *mailbox;
1183         u32 *outbox;
1184         int err = 0;
1185         u64 fw_ver;
1186         u16 cmd_if_rev;
1187         u8 lg;
1188
1189 #define QUERY_FW_OUT_SIZE             0x100
1190 #define QUERY_FW_VER_OFFSET            0x00
1191 #define QUERY_FW_PPF_ID                0x09
1192 #define QUERY_FW_CMD_IF_REV_OFFSET     0x0a
1193 #define QUERY_FW_MAX_CMD_OFFSET        0x0f
1194 #define QUERY_FW_ERR_START_OFFSET      0x30
1195 #define QUERY_FW_ERR_SIZE_OFFSET       0x38
1196 #define QUERY_FW_ERR_BAR_OFFSET        0x3c
1197
1198 #define QUERY_FW_SIZE_OFFSET           0x00
1199 #define QUERY_FW_CLR_INT_BASE_OFFSET   0x20
1200 #define QUERY_FW_CLR_INT_BAR_OFFSET    0x28
1201
1202 #define QUERY_FW_COMM_BASE_OFFSET      0x40
1203 #define QUERY_FW_COMM_BAR_OFFSET       0x48
1204
1205 #define QUERY_FW_CLOCK_OFFSET          0x50
1206 #define QUERY_FW_CLOCK_BAR             0x58
1207
1208         mailbox = mlx4_alloc_cmd_mailbox(dev);
1209         if (IS_ERR(mailbox))
1210                 return PTR_ERR(mailbox);
1211         outbox = mailbox->buf;
1212
1213         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_FW,
1214                             MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1215         if (err)
1216                 goto out;
1217
1218         MLX4_GET(fw_ver, outbox, QUERY_FW_VER_OFFSET);
1219         /*
1220          * FW subminor version is at more significant bits than minor
1221          * version, so swap here.
1222          */
1223         dev->caps.fw_ver = (fw_ver & 0xffff00000000ull) |
1224                 ((fw_ver & 0xffff0000ull) >> 16) |
1225                 ((fw_ver & 0x0000ffffull) << 16);
1226
1227         MLX4_GET(lg, outbox, QUERY_FW_PPF_ID);
1228         dev->caps.function = lg;
1229
1230         if (mlx4_is_slave(dev))
1231                 goto out;
1232
1233
1234         MLX4_GET(cmd_if_rev, outbox, QUERY_FW_CMD_IF_REV_OFFSET);
1235         if (cmd_if_rev < MLX4_COMMAND_INTERFACE_MIN_REV ||
1236             cmd_if_rev > MLX4_COMMAND_INTERFACE_MAX_REV) {
1237                 mlx4_err(dev, "Installed FW has unsupported command interface revision %d\n",
1238                          cmd_if_rev);
1239                 mlx4_err(dev, "(Installed FW version is %d.%d.%03d)\n",
1240                          (int) (dev->caps.fw_ver >> 32),
1241                          (int) (dev->caps.fw_ver >> 16) & 0xffff,
1242                          (int) dev->caps.fw_ver & 0xffff);
1243                 mlx4_err(dev, "This driver version supports only revisions %d to %d\n",
1244                          MLX4_COMMAND_INTERFACE_MIN_REV, MLX4_COMMAND_INTERFACE_MAX_REV);
1245                 err = -ENODEV;
1246                 goto out;
1247         }
1248
1249         if (cmd_if_rev < MLX4_COMMAND_INTERFACE_NEW_PORT_CMDS)
1250                 dev->flags |= MLX4_FLAG_OLD_PORT_CMDS;
1251
1252         MLX4_GET(lg, outbox, QUERY_FW_MAX_CMD_OFFSET);
1253         cmd->max_cmds = 1 << lg;
1254
1255         mlx4_dbg(dev, "FW version %d.%d.%03d (cmd intf rev %d), max commands %d\n",
1256                  (int) (dev->caps.fw_ver >> 32),
1257                  (int) (dev->caps.fw_ver >> 16) & 0xffff,
1258                  (int) dev->caps.fw_ver & 0xffff,
1259                  cmd_if_rev, cmd->max_cmds);
1260
1261         MLX4_GET(fw->catas_offset, outbox, QUERY_FW_ERR_START_OFFSET);
1262         MLX4_GET(fw->catas_size,   outbox, QUERY_FW_ERR_SIZE_OFFSET);
1263         MLX4_GET(fw->catas_bar,    outbox, QUERY_FW_ERR_BAR_OFFSET);
1264         fw->catas_bar = (fw->catas_bar >> 6) * 2;
1265
1266         mlx4_dbg(dev, "Catastrophic error buffer at 0x%llx, size 0x%x, BAR %d\n",
1267                  (unsigned long long) fw->catas_offset, fw->catas_size, fw->catas_bar);
1268
1269         MLX4_GET(fw->fw_pages,     outbox, QUERY_FW_SIZE_OFFSET);
1270         MLX4_GET(fw->clr_int_base, outbox, QUERY_FW_CLR_INT_BASE_OFFSET);
1271         MLX4_GET(fw->clr_int_bar,  outbox, QUERY_FW_CLR_INT_BAR_OFFSET);
1272         fw->clr_int_bar = (fw->clr_int_bar >> 6) * 2;
1273
1274         MLX4_GET(fw->comm_base, outbox, QUERY_FW_COMM_BASE_OFFSET);
1275         MLX4_GET(fw->comm_bar,  outbox, QUERY_FW_COMM_BAR_OFFSET);
1276         fw->comm_bar = (fw->comm_bar >> 6) * 2;
1277         mlx4_dbg(dev, "Communication vector bar:%d offset:0x%llx\n",
1278                  fw->comm_bar, fw->comm_base);
1279         mlx4_dbg(dev, "FW size %d KB\n", fw->fw_pages >> 2);
1280
1281         MLX4_GET(fw->clock_offset, outbox, QUERY_FW_CLOCK_OFFSET);
1282         MLX4_GET(fw->clock_bar,    outbox, QUERY_FW_CLOCK_BAR);
1283         fw->clock_bar = (fw->clock_bar >> 6) * 2;
1284         mlx4_dbg(dev, "Internal clock bar:%d offset:0x%llx\n",
1285                  fw->clock_bar, fw->clock_offset);
1286
1287         /*
1288          * Round up number of system pages needed in case
1289          * MLX4_ICM_PAGE_SIZE < PAGE_SIZE.
1290          */
1291         fw->fw_pages =
1292                 ALIGN(fw->fw_pages, PAGE_SIZE / MLX4_ICM_PAGE_SIZE) >>
1293                 (PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT);
1294
1295         mlx4_dbg(dev, "Clear int @ %llx, BAR %d\n",
1296                  (unsigned long long) fw->clr_int_base, fw->clr_int_bar);
1297
1298 out:
1299         mlx4_free_cmd_mailbox(dev, mailbox);
1300         return err;
1301 }
1302
1303 int mlx4_QUERY_FW_wrapper(struct mlx4_dev *dev, int slave,
1304                           struct mlx4_vhcr *vhcr,
1305                           struct mlx4_cmd_mailbox *inbox,
1306                           struct mlx4_cmd_mailbox *outbox,
1307                           struct mlx4_cmd_info *cmd)
1308 {
1309         u8 *outbuf;
1310         int err;
1311
1312         outbuf = outbox->buf;
1313         err = mlx4_cmd_box(dev, 0, outbox->dma, 0, 0, MLX4_CMD_QUERY_FW,
1314                             MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1315         if (err)
1316                 return err;
1317
1318         /* for slaves, set pci PPF ID to invalid and zero out everything
1319          * else except FW version */
1320         outbuf[0] = outbuf[1] = 0;
1321         memset(&outbuf[8], 0, QUERY_FW_OUT_SIZE - 8);
1322         outbuf[QUERY_FW_PPF_ID] = MLX4_INVALID_SLAVE_ID;
1323
1324         return 0;
1325 }
1326
1327 static void get_board_id(void *vsd, char *board_id)
1328 {
1329         int i;
1330
1331 #define VSD_OFFSET_SIG1         0x00
1332 #define VSD_OFFSET_SIG2         0xde
1333 #define VSD_OFFSET_MLX_BOARD_ID 0xd0
1334 #define VSD_OFFSET_TS_BOARD_ID  0x20
1335
1336 #define VSD_SIGNATURE_TOPSPIN   0x5ad
1337
1338         memset(board_id, 0, MLX4_BOARD_ID_LEN);
1339
1340         if (be16_to_cpup(vsd + VSD_OFFSET_SIG1) == VSD_SIGNATURE_TOPSPIN &&
1341             be16_to_cpup(vsd + VSD_OFFSET_SIG2) == VSD_SIGNATURE_TOPSPIN) {
1342                 strlcpy(board_id, vsd + VSD_OFFSET_TS_BOARD_ID, MLX4_BOARD_ID_LEN);
1343         } else {
1344                 /*
1345                  * The board ID is a string but the firmware byte
1346                  * swaps each 4-byte word before passing it back to
1347                  * us.  Therefore we need to swab it before printing.
1348                  */
1349                 for (i = 0; i < 4; ++i)
1350                         ((u32 *) board_id)[i] =
1351                                 swab32(*(u32 *) (vsd + VSD_OFFSET_MLX_BOARD_ID + i * 4));
1352         }
1353 }
1354
1355 int mlx4_QUERY_ADAPTER(struct mlx4_dev *dev, struct mlx4_adapter *adapter)
1356 {
1357         struct mlx4_cmd_mailbox *mailbox;
1358         u32 *outbox;
1359         int err;
1360
1361 #define QUERY_ADAPTER_OUT_SIZE             0x100
1362 #define QUERY_ADAPTER_INTA_PIN_OFFSET      0x10
1363 #define QUERY_ADAPTER_VSD_OFFSET           0x20
1364
1365         mailbox = mlx4_alloc_cmd_mailbox(dev);
1366         if (IS_ERR(mailbox))
1367                 return PTR_ERR(mailbox);
1368         outbox = mailbox->buf;
1369
1370         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_ADAPTER,
1371                            MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1372         if (err)
1373                 goto out;
1374
1375         MLX4_GET(adapter->inta_pin, outbox,    QUERY_ADAPTER_INTA_PIN_OFFSET);
1376
1377         get_board_id(outbox + QUERY_ADAPTER_VSD_OFFSET / 4,
1378                      adapter->board_id);
1379
1380 out:
1381         mlx4_free_cmd_mailbox(dev, mailbox);
1382         return err;
1383 }
1384
1385 int mlx4_INIT_HCA(struct mlx4_dev *dev, struct mlx4_init_hca_param *param)
1386 {
1387         struct mlx4_cmd_mailbox *mailbox;
1388         __be32 *inbox;
1389         int err;
1390
1391 #define INIT_HCA_IN_SIZE                 0x200
1392 #define INIT_HCA_VERSION_OFFSET          0x000
1393 #define  INIT_HCA_VERSION                2
1394 #define INIT_HCA_VXLAN_OFFSET            0x0c
1395 #define INIT_HCA_CACHELINE_SZ_OFFSET     0x0e
1396 #define INIT_HCA_FLAGS_OFFSET            0x014
1397 #define INIT_HCA_QPC_OFFSET              0x020
1398 #define  INIT_HCA_QPC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x10)
1399 #define  INIT_HCA_LOG_QP_OFFSET          (INIT_HCA_QPC_OFFSET + 0x17)
1400 #define  INIT_HCA_SRQC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x28)
1401 #define  INIT_HCA_LOG_SRQ_OFFSET         (INIT_HCA_QPC_OFFSET + 0x2f)
1402 #define  INIT_HCA_CQC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x30)
1403 #define  INIT_HCA_LOG_CQ_OFFSET          (INIT_HCA_QPC_OFFSET + 0x37)
1404 #define  INIT_HCA_EQE_CQE_OFFSETS        (INIT_HCA_QPC_OFFSET + 0x38)
1405 #define  INIT_HCA_EQE_CQE_STRIDE_OFFSET  (INIT_HCA_QPC_OFFSET + 0x3b)
1406 #define  INIT_HCA_ALTC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x40)
1407 #define  INIT_HCA_AUXC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x50)
1408 #define  INIT_HCA_EQC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x60)
1409 #define  INIT_HCA_LOG_EQ_OFFSET          (INIT_HCA_QPC_OFFSET + 0x67)
1410 #define  INIT_HCA_RDMARC_BASE_OFFSET     (INIT_HCA_QPC_OFFSET + 0x70)
1411 #define  INIT_HCA_LOG_RD_OFFSET          (INIT_HCA_QPC_OFFSET + 0x77)
1412 #define INIT_HCA_MCAST_OFFSET            0x0c0
1413 #define  INIT_HCA_MC_BASE_OFFSET         (INIT_HCA_MCAST_OFFSET + 0x00)
1414 #define  INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET (INIT_HCA_MCAST_OFFSET + 0x12)
1415 #define  INIT_HCA_LOG_MC_HASH_SZ_OFFSET  (INIT_HCA_MCAST_OFFSET + 0x16)
1416 #define  INIT_HCA_UC_STEERING_OFFSET     (INIT_HCA_MCAST_OFFSET + 0x18)
1417 #define  INIT_HCA_LOG_MC_TABLE_SZ_OFFSET (INIT_HCA_MCAST_OFFSET + 0x1b)
1418 #define  INIT_HCA_DEVICE_MANAGED_FLOW_STEERING_EN       0x6
1419 #define  INIT_HCA_FS_PARAM_OFFSET         0x1d0
1420 #define  INIT_HCA_FS_BASE_OFFSET          (INIT_HCA_FS_PARAM_OFFSET + 0x00)
1421 #define  INIT_HCA_FS_LOG_ENTRY_SZ_OFFSET  (INIT_HCA_FS_PARAM_OFFSET + 0x12)
1422 #define  INIT_HCA_FS_LOG_TABLE_SZ_OFFSET  (INIT_HCA_FS_PARAM_OFFSET + 0x1b)
1423 #define  INIT_HCA_FS_ETH_BITS_OFFSET      (INIT_HCA_FS_PARAM_OFFSET + 0x21)
1424 #define  INIT_HCA_FS_ETH_NUM_ADDRS_OFFSET (INIT_HCA_FS_PARAM_OFFSET + 0x22)
1425 #define  INIT_HCA_FS_IB_BITS_OFFSET       (INIT_HCA_FS_PARAM_OFFSET + 0x25)
1426 #define  INIT_HCA_FS_IB_NUM_ADDRS_OFFSET  (INIT_HCA_FS_PARAM_OFFSET + 0x26)
1427 #define INIT_HCA_TPT_OFFSET              0x0f0
1428 #define  INIT_HCA_DMPT_BASE_OFFSET       (INIT_HCA_TPT_OFFSET + 0x00)
1429 #define  INIT_HCA_TPT_MW_OFFSET          (INIT_HCA_TPT_OFFSET + 0x08)
1430 #define  INIT_HCA_LOG_MPT_SZ_OFFSET      (INIT_HCA_TPT_OFFSET + 0x0b)
1431 #define  INIT_HCA_MTT_BASE_OFFSET        (INIT_HCA_TPT_OFFSET + 0x10)
1432 #define  INIT_HCA_CMPT_BASE_OFFSET       (INIT_HCA_TPT_OFFSET + 0x18)
1433 #define INIT_HCA_UAR_OFFSET              0x120
1434 #define  INIT_HCA_LOG_UAR_SZ_OFFSET      (INIT_HCA_UAR_OFFSET + 0x0a)
1435 #define  INIT_HCA_UAR_PAGE_SZ_OFFSET     (INIT_HCA_UAR_OFFSET + 0x0b)
1436
1437         mailbox = mlx4_alloc_cmd_mailbox(dev);
1438         if (IS_ERR(mailbox))
1439                 return PTR_ERR(mailbox);
1440         inbox = mailbox->buf;
1441
1442         *((u8 *) mailbox->buf + INIT_HCA_VERSION_OFFSET) = INIT_HCA_VERSION;
1443
1444         *((u8 *) mailbox->buf + INIT_HCA_CACHELINE_SZ_OFFSET) =
1445                 (ilog2(cache_line_size()) - 4) << 5;
1446
1447 #if defined(__LITTLE_ENDIAN)
1448         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) &= ~cpu_to_be32(1 << 1);
1449 #elif defined(__BIG_ENDIAN)
1450         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 1);
1451 #else
1452 #error Host endianness not defined
1453 #endif
1454         /* Check port for UD address vector: */
1455         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1);
1456
1457         /* Enable IPoIB checksumming if we can: */
1458         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_IPOIB_CSUM)
1459                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 3);
1460
1461         /* Enable QoS support if module parameter set */
1462         if (enable_qos)
1463                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 2);
1464
1465         /* enable counters */
1466         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_COUNTERS)
1467                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 4);
1468
1469         /* CX3 is capable of extending CQEs/EQEs from 32 to 64 bytes */
1470         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_64B_EQE) {
1471                 *(inbox + INIT_HCA_EQE_CQE_OFFSETS / 4) |= cpu_to_be32(1 << 29);
1472                 dev->caps.eqe_size   = 64;
1473                 dev->caps.eqe_factor = 1;
1474         } else {
1475                 dev->caps.eqe_size   = 32;
1476                 dev->caps.eqe_factor = 0;
1477         }
1478
1479         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_64B_CQE) {
1480                 *(inbox + INIT_HCA_EQE_CQE_OFFSETS / 4) |= cpu_to_be32(1 << 30);
1481                 dev->caps.cqe_size   = 64;
1482                 dev->caps.userspace_caps |= MLX4_USER_DEV_CAP_LARGE_CQE;
1483         } else {
1484                 dev->caps.cqe_size   = 32;
1485         }
1486
1487         /* CX3 is capable of extending CQEs\EQEs to strides larger than 64B */
1488         if ((dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_EQE_STRIDE) &&
1489             (dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_CQE_STRIDE)) {
1490                 dev->caps.eqe_size = cache_line_size();
1491                 dev->caps.cqe_size = cache_line_size();
1492                 dev->caps.eqe_factor = 0;
1493                 MLX4_PUT(inbox, (u8)((ilog2(dev->caps.eqe_size) - 5) << 4 |
1494                                       (ilog2(dev->caps.eqe_size) - 5)),
1495                          INIT_HCA_EQE_CQE_STRIDE_OFFSET);
1496
1497                 /* User still need to know to support CQE > 32B */
1498                 dev->caps.userspace_caps |= MLX4_USER_DEV_CAP_LARGE_CQE;
1499         }
1500
1501         /* QPC/EEC/CQC/EQC/RDMARC attributes */
1502
1503         MLX4_PUT(inbox, param->qpc_base,      INIT_HCA_QPC_BASE_OFFSET);
1504         MLX4_PUT(inbox, param->log_num_qps,   INIT_HCA_LOG_QP_OFFSET);
1505         MLX4_PUT(inbox, param->srqc_base,     INIT_HCA_SRQC_BASE_OFFSET);
1506         MLX4_PUT(inbox, param->log_num_srqs,  INIT_HCA_LOG_SRQ_OFFSET);
1507         MLX4_PUT(inbox, param->cqc_base,      INIT_HCA_CQC_BASE_OFFSET);
1508         MLX4_PUT(inbox, param->log_num_cqs,   INIT_HCA_LOG_CQ_OFFSET);
1509         MLX4_PUT(inbox, param->altc_base,     INIT_HCA_ALTC_BASE_OFFSET);
1510         MLX4_PUT(inbox, param->auxc_base,     INIT_HCA_AUXC_BASE_OFFSET);
1511         MLX4_PUT(inbox, param->eqc_base,      INIT_HCA_EQC_BASE_OFFSET);
1512         MLX4_PUT(inbox, param->log_num_eqs,   INIT_HCA_LOG_EQ_OFFSET);
1513         MLX4_PUT(inbox, param->rdmarc_base,   INIT_HCA_RDMARC_BASE_OFFSET);
1514         MLX4_PUT(inbox, param->log_rd_per_qp, INIT_HCA_LOG_RD_OFFSET);
1515
1516         /* steering attributes */
1517         if (dev->caps.steering_mode ==
1518             MLX4_STEERING_MODE_DEVICE_MANAGED) {
1519                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |=
1520                         cpu_to_be32(1 <<
1521                                     INIT_HCA_DEVICE_MANAGED_FLOW_STEERING_EN);
1522
1523                 MLX4_PUT(inbox, param->mc_base, INIT_HCA_FS_BASE_OFFSET);
1524                 MLX4_PUT(inbox, param->log_mc_entry_sz,
1525                          INIT_HCA_FS_LOG_ENTRY_SZ_OFFSET);
1526                 MLX4_PUT(inbox, param->log_mc_table_sz,
1527                          INIT_HCA_FS_LOG_TABLE_SZ_OFFSET);
1528                 /* Enable Ethernet flow steering
1529                  * with udp unicast and tcp unicast
1530                  */
1531                 MLX4_PUT(inbox, (u8) (MLX4_FS_UDP_UC_EN | MLX4_FS_TCP_UC_EN),
1532                          INIT_HCA_FS_ETH_BITS_OFFSET);
1533                 MLX4_PUT(inbox, (u16) MLX4_FS_NUM_OF_L2_ADDR,
1534                          INIT_HCA_FS_ETH_NUM_ADDRS_OFFSET);
1535                 /* Enable IPoIB flow steering
1536                  * with udp unicast and tcp unicast
1537                  */
1538                 MLX4_PUT(inbox, (u8) (MLX4_FS_UDP_UC_EN | MLX4_FS_TCP_UC_EN),
1539                          INIT_HCA_FS_IB_BITS_OFFSET);
1540                 MLX4_PUT(inbox, (u16) MLX4_FS_NUM_OF_L2_ADDR,
1541                          INIT_HCA_FS_IB_NUM_ADDRS_OFFSET);
1542         } else {
1543                 MLX4_PUT(inbox, param->mc_base, INIT_HCA_MC_BASE_OFFSET);
1544                 MLX4_PUT(inbox, param->log_mc_entry_sz,
1545                          INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET);
1546                 MLX4_PUT(inbox, param->log_mc_hash_sz,
1547                          INIT_HCA_LOG_MC_HASH_SZ_OFFSET);
1548                 MLX4_PUT(inbox, param->log_mc_table_sz,
1549                          INIT_HCA_LOG_MC_TABLE_SZ_OFFSET);
1550                 if (dev->caps.steering_mode == MLX4_STEERING_MODE_B0)
1551                         MLX4_PUT(inbox, (u8) (1 << 3),
1552                                  INIT_HCA_UC_STEERING_OFFSET);
1553         }
1554
1555         /* TPT attributes */
1556
1557         MLX4_PUT(inbox, param->dmpt_base,  INIT_HCA_DMPT_BASE_OFFSET);
1558         MLX4_PUT(inbox, param->mw_enabled, INIT_HCA_TPT_MW_OFFSET);
1559         MLX4_PUT(inbox, param->log_mpt_sz, INIT_HCA_LOG_MPT_SZ_OFFSET);
1560         MLX4_PUT(inbox, param->mtt_base,   INIT_HCA_MTT_BASE_OFFSET);
1561         MLX4_PUT(inbox, param->cmpt_base,  INIT_HCA_CMPT_BASE_OFFSET);
1562
1563         /* UAR attributes */
1564
1565         MLX4_PUT(inbox, param->uar_page_sz,     INIT_HCA_UAR_PAGE_SZ_OFFSET);
1566         MLX4_PUT(inbox, param->log_uar_sz,      INIT_HCA_LOG_UAR_SZ_OFFSET);
1567
1568         /* set parser VXLAN attributes */
1569         if (dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_VXLAN_OFFLOADS) {
1570                 u8 parser_params = 0;
1571                 MLX4_PUT(inbox, parser_params,  INIT_HCA_VXLAN_OFFSET);
1572         }
1573
1574         err = mlx4_cmd(dev, mailbox->dma, 0, 0, MLX4_CMD_INIT_HCA, 10000,
1575                        MLX4_CMD_NATIVE);
1576
1577         if (err)
1578                 mlx4_err(dev, "INIT_HCA returns %d\n", err);
1579
1580         mlx4_free_cmd_mailbox(dev, mailbox);
1581         return err;
1582 }
1583
1584 int mlx4_QUERY_HCA(struct mlx4_dev *dev,
1585                    struct mlx4_init_hca_param *param)
1586 {
1587         struct mlx4_cmd_mailbox *mailbox;
1588         __be32 *outbox;
1589         u32 dword_field;
1590         int err;
1591         u8 byte_field;
1592
1593 #define QUERY_HCA_GLOBAL_CAPS_OFFSET    0x04
1594 #define QUERY_HCA_CORE_CLOCK_OFFSET     0x0c
1595
1596         mailbox = mlx4_alloc_cmd_mailbox(dev);
1597         if (IS_ERR(mailbox))
1598                 return PTR_ERR(mailbox);
1599         outbox = mailbox->buf;
1600
1601         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0,
1602                            MLX4_CMD_QUERY_HCA,
1603                            MLX4_CMD_TIME_CLASS_B,
1604                            !mlx4_is_slave(dev));
1605         if (err)
1606                 goto out;
1607
1608         MLX4_GET(param->global_caps, outbox, QUERY_HCA_GLOBAL_CAPS_OFFSET);
1609         MLX4_GET(param->hca_core_clock, outbox, QUERY_HCA_CORE_CLOCK_OFFSET);
1610
1611         /* QPC/EEC/CQC/EQC/RDMARC attributes */
1612
1613         MLX4_GET(param->qpc_base,      outbox, INIT_HCA_QPC_BASE_OFFSET);
1614         MLX4_GET(param->log_num_qps,   outbox, INIT_HCA_LOG_QP_OFFSET);
1615         MLX4_GET(param->srqc_base,     outbox, INIT_HCA_SRQC_BASE_OFFSET);
1616         MLX4_GET(param->log_num_srqs,  outbox, INIT_HCA_LOG_SRQ_OFFSET);
1617         MLX4_GET(param->cqc_base,      outbox, INIT_HCA_CQC_BASE_OFFSET);
1618         MLX4_GET(param->log_num_cqs,   outbox, INIT_HCA_LOG_CQ_OFFSET);
1619         MLX4_GET(param->altc_base,     outbox, INIT_HCA_ALTC_BASE_OFFSET);
1620         MLX4_GET(param->auxc_base,     outbox, INIT_HCA_AUXC_BASE_OFFSET);
1621         MLX4_GET(param->eqc_base,      outbox, INIT_HCA_EQC_BASE_OFFSET);
1622         MLX4_GET(param->log_num_eqs,   outbox, INIT_HCA_LOG_EQ_OFFSET);
1623         MLX4_GET(param->rdmarc_base,   outbox, INIT_HCA_RDMARC_BASE_OFFSET);
1624         MLX4_GET(param->log_rd_per_qp, outbox, INIT_HCA_LOG_RD_OFFSET);
1625
1626         MLX4_GET(dword_field, outbox, INIT_HCA_FLAGS_OFFSET);
1627         if (dword_field & (1 << INIT_HCA_DEVICE_MANAGED_FLOW_STEERING_EN)) {
1628                 param->steering_mode = MLX4_STEERING_MODE_DEVICE_MANAGED;
1629         } else {
1630                 MLX4_GET(byte_field, outbox, INIT_HCA_UC_STEERING_OFFSET);
1631                 if (byte_field & 0x8)
1632                         param->steering_mode = MLX4_STEERING_MODE_B0;
1633                 else
1634                         param->steering_mode = MLX4_STEERING_MODE_A0;
1635         }
1636         /* steering attributes */
1637         if (param->steering_mode == MLX4_STEERING_MODE_DEVICE_MANAGED) {
1638                 MLX4_GET(param->mc_base, outbox, INIT_HCA_FS_BASE_OFFSET);
1639                 MLX4_GET(param->log_mc_entry_sz, outbox,
1640                          INIT_HCA_FS_LOG_ENTRY_SZ_OFFSET);
1641                 MLX4_GET(param->log_mc_table_sz, outbox,
1642                          INIT_HCA_FS_LOG_TABLE_SZ_OFFSET);
1643         } else {
1644                 MLX4_GET(param->mc_base, outbox, INIT_HCA_MC_BASE_OFFSET);
1645                 MLX4_GET(param->log_mc_entry_sz, outbox,
1646                          INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET);
1647                 MLX4_GET(param->log_mc_hash_sz,  outbox,
1648                          INIT_HCA_LOG_MC_HASH_SZ_OFFSET);
1649                 MLX4_GET(param->log_mc_table_sz, outbox,
1650                          INIT_HCA_LOG_MC_TABLE_SZ_OFFSET);
1651         }
1652
1653         /* CX3 is capable of extending CQEs/EQEs from 32 to 64 bytes */
1654         MLX4_GET(byte_field, outbox, INIT_HCA_EQE_CQE_OFFSETS);
1655         if (byte_field & 0x20) /* 64-bytes eqe enabled */
1656                 param->dev_cap_enabled |= MLX4_DEV_CAP_64B_EQE_ENABLED;
1657         if (byte_field & 0x40) /* 64-bytes cqe enabled */
1658                 param->dev_cap_enabled |= MLX4_DEV_CAP_64B_CQE_ENABLED;
1659
1660         /* CX3 is capable of extending CQEs\EQEs to strides larger than 64B */
1661         MLX4_GET(byte_field, outbox, INIT_HCA_EQE_CQE_STRIDE_OFFSET);
1662         if (byte_field) {
1663                 param->dev_cap_enabled |= MLX4_DEV_CAP_64B_EQE_ENABLED;
1664                 param->dev_cap_enabled |= MLX4_DEV_CAP_64B_CQE_ENABLED;
1665                 param->cqe_size = 1 << ((byte_field &
1666                                          MLX4_CQE_SIZE_MASK_STRIDE) + 5);
1667                 param->eqe_size = 1 << (((byte_field &
1668                                           MLX4_EQE_SIZE_MASK_STRIDE) >> 4) + 5);
1669         }
1670
1671         /* TPT attributes */
1672
1673         MLX4_GET(param->dmpt_base,  outbox, INIT_HCA_DMPT_BASE_OFFSET);
1674         MLX4_GET(param->mw_enabled, outbox, INIT_HCA_TPT_MW_OFFSET);
1675         MLX4_GET(param->log_mpt_sz, outbox, INIT_HCA_LOG_MPT_SZ_OFFSET);
1676         MLX4_GET(param->mtt_base,   outbox, INIT_HCA_MTT_BASE_OFFSET);
1677         MLX4_GET(param->cmpt_base,  outbox, INIT_HCA_CMPT_BASE_OFFSET);
1678
1679         /* UAR attributes */
1680
1681         MLX4_GET(param->uar_page_sz, outbox, INIT_HCA_UAR_PAGE_SZ_OFFSET);
1682         MLX4_GET(param->log_uar_sz, outbox, INIT_HCA_LOG_UAR_SZ_OFFSET);
1683
1684 out:
1685         mlx4_free_cmd_mailbox(dev, mailbox);
1686
1687         return err;
1688 }
1689
1690 /* for IB-type ports only in SRIOV mode. Checks that both proxy QP0
1691  * and real QP0 are active, so that the paravirtualized QP0 is ready
1692  * to operate */
1693 static int check_qp0_state(struct mlx4_dev *dev, int function, int port)
1694 {
1695         struct mlx4_priv *priv = mlx4_priv(dev);
1696         /* irrelevant if not infiniband */
1697         if (priv->mfunc.master.qp0_state[port].proxy_qp0_active &&
1698             priv->mfunc.master.qp0_state[port].qp0_active)
1699                 return 1;
1700         return 0;
1701 }
1702
1703 int mlx4_INIT_PORT_wrapper(struct mlx4_dev *dev, int slave,
1704                            struct mlx4_vhcr *vhcr,
1705                            struct mlx4_cmd_mailbox *inbox,
1706                            struct mlx4_cmd_mailbox *outbox,
1707                            struct mlx4_cmd_info *cmd)
1708 {
1709         struct mlx4_priv *priv = mlx4_priv(dev);
1710         int port = mlx4_slave_convert_port(dev, slave, vhcr->in_modifier);
1711         int err;
1712
1713         if (port < 0)
1714                 return -EINVAL;
1715
1716         if (priv->mfunc.master.slave_state[slave].init_port_mask & (1 << port))
1717                 return 0;
1718
1719         if (dev->caps.port_mask[port] != MLX4_PORT_TYPE_IB) {
1720                 /* Enable port only if it was previously disabled */
1721                 if (!priv->mfunc.master.init_port_ref[port]) {
1722                         err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_INIT_PORT,
1723                                        MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1724                         if (err)
1725                                 return err;
1726                 }
1727                 priv->mfunc.master.slave_state[slave].init_port_mask |= (1 << port);
1728         } else {
1729                 if (slave == mlx4_master_func_num(dev)) {
1730                         if (check_qp0_state(dev, slave, port) &&
1731                             !priv->mfunc.master.qp0_state[port].port_active) {
1732                                 err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_INIT_PORT,
1733                                                MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1734                                 if (err)
1735                                         return err;
1736                                 priv->mfunc.master.qp0_state[port].port_active = 1;
1737                                 priv->mfunc.master.slave_state[slave].init_port_mask |= (1 << port);
1738                         }
1739                 } else
1740                         priv->mfunc.master.slave_state[slave].init_port_mask |= (1 << port);
1741         }
1742         ++priv->mfunc.master.init_port_ref[port];
1743         return 0;
1744 }
1745
1746 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port)
1747 {
1748         struct mlx4_cmd_mailbox *mailbox;
1749         u32 *inbox;
1750         int err;
1751         u32 flags;
1752         u16 field;
1753
1754         if (dev->flags & MLX4_FLAG_OLD_PORT_CMDS) {
1755 #define INIT_PORT_IN_SIZE          256
1756 #define INIT_PORT_FLAGS_OFFSET     0x00
1757 #define INIT_PORT_FLAG_SIG         (1 << 18)
1758 #define INIT_PORT_FLAG_NG          (1 << 17)
1759 #define INIT_PORT_FLAG_G0          (1 << 16)
1760 #define INIT_PORT_VL_SHIFT         4
1761 #define INIT_PORT_PORT_WIDTH_SHIFT 8
1762 #define INIT_PORT_MTU_OFFSET       0x04
1763 #define INIT_PORT_MAX_GID_OFFSET   0x06
1764 #define INIT_PORT_MAX_PKEY_OFFSET  0x0a
1765 #define INIT_PORT_GUID0_OFFSET     0x10
1766 #define INIT_PORT_NODE_GUID_OFFSET 0x18
1767 #define INIT_PORT_SI_GUID_OFFSET   0x20
1768
1769                 mailbox = mlx4_alloc_cmd_mailbox(dev);
1770                 if (IS_ERR(mailbox))
1771                         return PTR_ERR(mailbox);
1772                 inbox = mailbox->buf;
1773
1774                 flags = 0;
1775                 flags |= (dev->caps.vl_cap[port] & 0xf) << INIT_PORT_VL_SHIFT;
1776                 flags |= (dev->caps.port_width_cap[port] & 0xf) << INIT_PORT_PORT_WIDTH_SHIFT;
1777                 MLX4_PUT(inbox, flags,            INIT_PORT_FLAGS_OFFSET);
1778
1779                 field = 128 << dev->caps.ib_mtu_cap[port];
1780                 MLX4_PUT(inbox, field, INIT_PORT_MTU_OFFSET);
1781                 field = dev->caps.gid_table_len[port];
1782                 MLX4_PUT(inbox, field, INIT_PORT_MAX_GID_OFFSET);
1783                 field = dev->caps.pkey_table_len[port];
1784                 MLX4_PUT(inbox, field, INIT_PORT_MAX_PKEY_OFFSET);
1785
1786                 err = mlx4_cmd(dev, mailbox->dma, port, 0, MLX4_CMD_INIT_PORT,
1787                                MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1788
1789                 mlx4_free_cmd_mailbox(dev, mailbox);
1790         } else
1791                 err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_INIT_PORT,
1792                                MLX4_CMD_TIME_CLASS_A, MLX4_CMD_WRAPPED);
1793
1794         return err;
1795 }
1796 EXPORT_SYMBOL_GPL(mlx4_INIT_PORT);
1797
1798 int mlx4_CLOSE_PORT_wrapper(struct mlx4_dev *dev, int slave,
1799                             struct mlx4_vhcr *vhcr,
1800                             struct mlx4_cmd_mailbox *inbox,
1801                             struct mlx4_cmd_mailbox *outbox,
1802                             struct mlx4_cmd_info *cmd)
1803 {
1804         struct mlx4_priv *priv = mlx4_priv(dev);
1805         int port = mlx4_slave_convert_port(dev, slave, vhcr->in_modifier);
1806         int err;
1807
1808         if (port < 0)
1809                 return -EINVAL;
1810
1811         if (!(priv->mfunc.master.slave_state[slave].init_port_mask &
1812             (1 << port)))
1813                 return 0;
1814
1815         if (dev->caps.port_mask[port] != MLX4_PORT_TYPE_IB) {
1816                 if (priv->mfunc.master.init_port_ref[port] == 1) {
1817                         err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_CLOSE_PORT,
1818                                        1000, MLX4_CMD_NATIVE);
1819                         if (err)
1820                                 return err;
1821                 }
1822                 priv->mfunc.master.slave_state[slave].init_port_mask &= ~(1 << port);
1823         } else {
1824                 /* infiniband port */
1825                 if (slave == mlx4_master_func_num(dev)) {
1826                         if (!priv->mfunc.master.qp0_state[port].qp0_active &&
1827                             priv->mfunc.master.qp0_state[port].port_active) {
1828                                 err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_CLOSE_PORT,
1829                                                1000, MLX4_CMD_NATIVE);
1830                                 if (err)
1831                                         return err;
1832                                 priv->mfunc.master.slave_state[slave].init_port_mask &= ~(1 << port);
1833                                 priv->mfunc.master.qp0_state[port].port_active = 0;
1834                         }
1835                 } else
1836                         priv->mfunc.master.slave_state[slave].init_port_mask &= ~(1 << port);
1837         }
1838         --priv->mfunc.master.init_port_ref[port];
1839         return 0;
1840 }
1841
1842 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port)
1843 {
1844         return mlx4_cmd(dev, 0, port, 0, MLX4_CMD_CLOSE_PORT, 1000,
1845                         MLX4_CMD_WRAPPED);
1846 }
1847 EXPORT_SYMBOL_GPL(mlx4_CLOSE_PORT);
1848
1849 int mlx4_CLOSE_HCA(struct mlx4_dev *dev, int panic)
1850 {
1851         return mlx4_cmd(dev, 0, 0, panic, MLX4_CMD_CLOSE_HCA, 1000,
1852                         MLX4_CMD_NATIVE);
1853 }
1854
1855 struct mlx4_config_dev {
1856         __be32  update_flags;
1857         __be32  rsvd1[3];
1858         __be16  vxlan_udp_dport;
1859         __be16  rsvd2;
1860         __be32  rsvd3[27];
1861         __be16  rsvd4;
1862         u8      rsvd5;
1863         u8      rx_checksum_val;
1864 };
1865
1866 #define MLX4_VXLAN_UDP_DPORT (1 << 0)
1867
1868 static int mlx4_CONFIG_DEV_set(struct mlx4_dev *dev, struct mlx4_config_dev *config_dev)
1869 {
1870         int err;
1871         struct mlx4_cmd_mailbox *mailbox;
1872
1873         mailbox = mlx4_alloc_cmd_mailbox(dev);
1874         if (IS_ERR(mailbox))
1875                 return PTR_ERR(mailbox);
1876
1877         memcpy(mailbox->buf, config_dev, sizeof(*config_dev));
1878
1879         err = mlx4_cmd(dev, mailbox->dma, 0, 0, MLX4_CMD_CONFIG_DEV,
1880                        MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
1881
1882         mlx4_free_cmd_mailbox(dev, mailbox);
1883         return err;
1884 }
1885
1886 static int mlx4_CONFIG_DEV_get(struct mlx4_dev *dev, struct mlx4_config_dev *config_dev)
1887 {
1888         int err;
1889         struct mlx4_cmd_mailbox *mailbox;
1890
1891         mailbox = mlx4_alloc_cmd_mailbox(dev);
1892         if (IS_ERR(mailbox))
1893                 return PTR_ERR(mailbox);
1894
1895         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 1, MLX4_CMD_CONFIG_DEV,
1896                            MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1897
1898         if (!err)
1899                 memcpy(config_dev, mailbox->buf, sizeof(*config_dev));
1900
1901         mlx4_free_cmd_mailbox(dev, mailbox);
1902         return err;
1903 }
1904
1905 /* Conversion between the HW values and the actual functionality.
1906  * The value represented by the array index,
1907  * and the functionality determined by the flags.
1908  */
1909 static const u8 config_dev_csum_flags[] = {
1910         [0] =   0,
1911         [1] =   MLX4_RX_CSUM_MODE_VAL_NON_TCP_UDP,
1912         [2] =   MLX4_RX_CSUM_MODE_VAL_NON_TCP_UDP       |
1913                 MLX4_RX_CSUM_MODE_L4,
1914         [3] =   MLX4_RX_CSUM_MODE_L4                    |
1915                 MLX4_RX_CSUM_MODE_IP_OK_IP_NON_TCP_UDP  |
1916                 MLX4_RX_CSUM_MODE_MULTI_VLAN
1917 };
1918
1919 int mlx4_config_dev_retrieval(struct mlx4_dev *dev,
1920                               struct mlx4_config_dev_params *params)
1921 {
1922         struct mlx4_config_dev config_dev;
1923         int err;
1924         u8 csum_mask;
1925
1926 #define CONFIG_DEV_RX_CSUM_MODE_MASK                    0x7
1927 #define CONFIG_DEV_RX_CSUM_MODE_PORT1_BIT_OFFSET        0
1928 #define CONFIG_DEV_RX_CSUM_MODE_PORT2_BIT_OFFSET        4
1929
1930         if (!(dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_CONFIG_DEV))
1931                 return -ENOTSUPP;
1932
1933         err = mlx4_CONFIG_DEV_get(dev, &config_dev);
1934         if (err)
1935                 return err;
1936
1937         csum_mask = (config_dev.rx_checksum_val >> CONFIG_DEV_RX_CSUM_MODE_PORT1_BIT_OFFSET) &
1938                         CONFIG_DEV_RX_CSUM_MODE_MASK;
1939
1940         if (csum_mask >= sizeof(config_dev_csum_flags)/sizeof(config_dev_csum_flags[0]))
1941                 return -EINVAL;
1942         params->rx_csum_flags_port_1 = config_dev_csum_flags[csum_mask];
1943
1944         csum_mask = (config_dev.rx_checksum_val >> CONFIG_DEV_RX_CSUM_MODE_PORT2_BIT_OFFSET) &
1945                         CONFIG_DEV_RX_CSUM_MODE_MASK;
1946
1947         if (csum_mask >= sizeof(config_dev_csum_flags)/sizeof(config_dev_csum_flags[0]))
1948                 return -EINVAL;
1949         params->rx_csum_flags_port_2 = config_dev_csum_flags[csum_mask];
1950
1951         params->vxlan_udp_dport = be16_to_cpu(config_dev.vxlan_udp_dport);
1952
1953         return 0;
1954 }
1955 EXPORT_SYMBOL_GPL(mlx4_config_dev_retrieval);
1956
1957 int mlx4_config_vxlan_port(struct mlx4_dev *dev, __be16 udp_port)
1958 {
1959         struct mlx4_config_dev config_dev;
1960
1961         memset(&config_dev, 0, sizeof(config_dev));
1962         config_dev.update_flags    = cpu_to_be32(MLX4_VXLAN_UDP_DPORT);
1963         config_dev.vxlan_udp_dport = udp_port;
1964
1965         return mlx4_CONFIG_DEV_set(dev, &config_dev);
1966 }
1967 EXPORT_SYMBOL_GPL(mlx4_config_vxlan_port);
1968
1969
1970 int mlx4_SET_ICM_SIZE(struct mlx4_dev *dev, u64 icm_size, u64 *aux_pages)
1971 {
1972         int ret = mlx4_cmd_imm(dev, icm_size, aux_pages, 0, 0,
1973                                MLX4_CMD_SET_ICM_SIZE,
1974                                MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1975         if (ret)
1976                 return ret;
1977
1978         /*
1979          * Round up number of system pages needed in case
1980          * MLX4_ICM_PAGE_SIZE < PAGE_SIZE.
1981          */
1982         *aux_pages = ALIGN(*aux_pages, PAGE_SIZE / MLX4_ICM_PAGE_SIZE) >>
1983                 (PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT);
1984
1985         return 0;
1986 }
1987
1988 int mlx4_NOP(struct mlx4_dev *dev)
1989 {
1990         /* Input modifier of 0x1f means "finish as soon as possible." */
1991         return mlx4_cmd(dev, 0, 0x1f, 0, MLX4_CMD_NOP, 100, MLX4_CMD_NATIVE);
1992 }
1993
1994 int mlx4_get_phys_port_id(struct mlx4_dev *dev)
1995 {
1996         u8 port;
1997         u32 *outbox;
1998         struct mlx4_cmd_mailbox *mailbox;
1999         u32 in_mod;
2000         u32 guid_hi, guid_lo;
2001         int err, ret = 0;
2002 #define MOD_STAT_CFG_PORT_OFFSET 8
2003 #define MOD_STAT_CFG_GUID_H      0X14
2004 #define MOD_STAT_CFG_GUID_L      0X1c
2005
2006         mailbox = mlx4_alloc_cmd_mailbox(dev);
2007         if (IS_ERR(mailbox))
2008                 return PTR_ERR(mailbox);
2009         outbox = mailbox->buf;
2010
2011         for (port = 1; port <= dev->caps.num_ports; port++) {
2012                 in_mod = port << MOD_STAT_CFG_PORT_OFFSET;
2013                 err = mlx4_cmd_box(dev, 0, mailbox->dma, in_mod, 0x2,
2014                                    MLX4_CMD_MOD_STAT_CFG, MLX4_CMD_TIME_CLASS_A,
2015                                    MLX4_CMD_NATIVE);
2016                 if (err) {
2017                         mlx4_err(dev, "Fail to get port %d uplink guid\n",
2018                                  port);
2019                         ret = err;
2020                 } else {
2021                         MLX4_GET(guid_hi, outbox, MOD_STAT_CFG_GUID_H);
2022                         MLX4_GET(guid_lo, outbox, MOD_STAT_CFG_GUID_L);
2023                         dev->caps.phys_port_id[port] = (u64)guid_lo |
2024                                                        (u64)guid_hi << 32;
2025                 }
2026         }
2027         mlx4_free_cmd_mailbox(dev, mailbox);
2028         return ret;
2029 }
2030
2031 #define MLX4_WOL_SETUP_MODE (5 << 28)
2032 int mlx4_wol_read(struct mlx4_dev *dev, u64 *config, int port)
2033 {
2034         u32 in_mod = MLX4_WOL_SETUP_MODE | port << 8;
2035
2036         return mlx4_cmd_imm(dev, 0, config, in_mod, 0x3,
2037                             MLX4_CMD_MOD_STAT_CFG, MLX4_CMD_TIME_CLASS_A,
2038                             MLX4_CMD_NATIVE);
2039 }
2040 EXPORT_SYMBOL_GPL(mlx4_wol_read);
2041
2042 int mlx4_wol_write(struct mlx4_dev *dev, u64 config, int port)
2043 {
2044         u32 in_mod = MLX4_WOL_SETUP_MODE | port << 8;
2045
2046         return mlx4_cmd(dev, config, in_mod, 0x1, MLX4_CMD_MOD_STAT_CFG,
2047                         MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
2048 }
2049 EXPORT_SYMBOL_GPL(mlx4_wol_write);
2050
2051 enum {
2052         ADD_TO_MCG = 0x26,
2053 };
2054
2055
2056 void mlx4_opreq_action(struct work_struct *work)
2057 {
2058         struct mlx4_priv *priv = container_of(work, struct mlx4_priv,
2059                                               opreq_task);
2060         struct mlx4_dev *dev = &priv->dev;
2061         int num_tasks = atomic_read(&priv->opreq_count);
2062         struct mlx4_cmd_mailbox *mailbox;
2063         struct mlx4_mgm *mgm;
2064         u32 *outbox;
2065         u32 modifier;
2066         u16 token;
2067         u16 type;
2068         int err;
2069         u32 num_qps;
2070         struct mlx4_qp qp;
2071         int i;
2072         u8 rem_mcg;
2073         u8 prot;
2074
2075 #define GET_OP_REQ_MODIFIER_OFFSET      0x08
2076 #define GET_OP_REQ_TOKEN_OFFSET         0x14
2077 #define GET_OP_REQ_TYPE_OFFSET          0x1a
2078 #define GET_OP_REQ_DATA_OFFSET          0x20
2079
2080         mailbox = mlx4_alloc_cmd_mailbox(dev);
2081         if (IS_ERR(mailbox)) {
2082                 mlx4_err(dev, "Failed to allocate mailbox for GET_OP_REQ\n");
2083                 return;
2084         }
2085         outbox = mailbox->buf;
2086
2087         while (num_tasks) {
2088                 err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0,
2089                                    MLX4_CMD_GET_OP_REQ, MLX4_CMD_TIME_CLASS_A,
2090                                    MLX4_CMD_NATIVE);
2091                 if (err) {
2092                         mlx4_err(dev, "Failed to retrieve required operation: %d\n",
2093                                  err);
2094                         return;
2095                 }
2096                 MLX4_GET(modifier, outbox, GET_OP_REQ_MODIFIER_OFFSET);
2097                 MLX4_GET(token, outbox, GET_OP_REQ_TOKEN_OFFSET);
2098                 MLX4_GET(type, outbox, GET_OP_REQ_TYPE_OFFSET);
2099                 type &= 0xfff;
2100
2101                 switch (type) {
2102                 case ADD_TO_MCG:
2103                         if (dev->caps.steering_mode ==
2104                             MLX4_STEERING_MODE_DEVICE_MANAGED) {
2105                                 mlx4_warn(dev, "ADD MCG operation is not supported in DEVICE_MANAGED steering mode\n");
2106                                 err = EPERM;
2107                                 break;
2108                         }
2109                         mgm = (struct mlx4_mgm *)((u8 *)(outbox) +
2110                                                   GET_OP_REQ_DATA_OFFSET);
2111                         num_qps = be32_to_cpu(mgm->members_count) &
2112                                   MGM_QPN_MASK;
2113                         rem_mcg = ((u8 *)(&mgm->members_count))[0] & 1;
2114                         prot = ((u8 *)(&mgm->members_count))[0] >> 6;
2115
2116                         for (i = 0; i < num_qps; i++) {
2117                                 qp.qpn = be32_to_cpu(mgm->qp[i]);
2118                                 if (rem_mcg)
2119                                         err = mlx4_multicast_detach(dev, &qp,
2120                                                                     mgm->gid,
2121                                                                     prot, 0);
2122                                 else
2123                                         err = mlx4_multicast_attach(dev, &qp,
2124                                                                     mgm->gid,
2125                                                                     mgm->gid[5]
2126                                                                     , 0, prot,
2127                                                                     NULL);
2128                                 if (err)
2129                                         break;
2130                         }
2131                         break;
2132                 default:
2133                         mlx4_warn(dev, "Bad type for required operation\n");
2134                         err = EINVAL;
2135                         break;
2136                 }
2137                 err = mlx4_cmd(dev, 0, ((u32) err |
2138                                         (__force u32)cpu_to_be32(token) << 16),
2139                                1, MLX4_CMD_GET_OP_REQ, MLX4_CMD_TIME_CLASS_A,
2140                                MLX4_CMD_NATIVE);
2141                 if (err) {
2142                         mlx4_err(dev, "Failed to acknowledge required request: %d\n",
2143                                  err);
2144                         goto out;
2145                 }
2146                 memset(outbox, 0, 0xffc);
2147                 num_tasks = atomic_dec_return(&priv->opreq_count);
2148         }
2149
2150 out:
2151         mlx4_free_cmd_mailbox(dev, mailbox);
2152 }
2153
2154 static int mlx4_check_smp_firewall_active(struct mlx4_dev *dev,
2155                                           struct mlx4_cmd_mailbox *mailbox)
2156 {
2157 #define MLX4_CMD_MAD_DEMUX_SET_ATTR_OFFSET              0x10
2158 #define MLX4_CMD_MAD_DEMUX_GETRESP_ATTR_OFFSET          0x20
2159 #define MLX4_CMD_MAD_DEMUX_TRAP_ATTR_OFFSET             0x40
2160 #define MLX4_CMD_MAD_DEMUX_TRAP_REPRESS_ATTR_OFFSET     0x70
2161
2162         u32 set_attr_mask, getresp_attr_mask;
2163         u32 trap_attr_mask, traprepress_attr_mask;
2164
2165         MLX4_GET(set_attr_mask, mailbox->buf,
2166                  MLX4_CMD_MAD_DEMUX_SET_ATTR_OFFSET);
2167         mlx4_dbg(dev, "SMP firewall set_attribute_mask = 0x%x\n",
2168                  set_attr_mask);
2169
2170         MLX4_GET(getresp_attr_mask, mailbox->buf,
2171                  MLX4_CMD_MAD_DEMUX_GETRESP_ATTR_OFFSET);
2172         mlx4_dbg(dev, "SMP firewall getresp_attribute_mask = 0x%x\n",
2173                  getresp_attr_mask);
2174
2175         MLX4_GET(trap_attr_mask, mailbox->buf,
2176                  MLX4_CMD_MAD_DEMUX_TRAP_ATTR_OFFSET);
2177         mlx4_dbg(dev, "SMP firewall trap_attribute_mask = 0x%x\n",
2178                  trap_attr_mask);
2179
2180         MLX4_GET(traprepress_attr_mask, mailbox->buf,
2181                  MLX4_CMD_MAD_DEMUX_TRAP_REPRESS_ATTR_OFFSET);
2182         mlx4_dbg(dev, "SMP firewall traprepress_attribute_mask = 0x%x\n",
2183                  traprepress_attr_mask);
2184
2185         if (set_attr_mask && getresp_attr_mask && trap_attr_mask &&
2186             traprepress_attr_mask)
2187                 return 1;
2188
2189         return 0;
2190 }
2191
2192 int mlx4_config_mad_demux(struct mlx4_dev *dev)
2193 {
2194         struct mlx4_cmd_mailbox *mailbox;
2195         int secure_host_active;
2196         int err;
2197
2198         /* Check if mad_demux is supported */
2199         if (!(dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_MAD_DEMUX))
2200                 return 0;
2201
2202         mailbox = mlx4_alloc_cmd_mailbox(dev);
2203         if (IS_ERR(mailbox)) {
2204                 mlx4_warn(dev, "Failed to allocate mailbox for cmd MAD_DEMUX");
2205                 return -ENOMEM;
2206         }
2207
2208         /* Query mad_demux to find out which MADs are handled by internal sma */
2209         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0x01 /* subn mgmt class */,
2210                            MLX4_CMD_MAD_DEMUX_QUERY_RESTR, MLX4_CMD_MAD_DEMUX,
2211                            MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
2212         if (err) {
2213                 mlx4_warn(dev, "MLX4_CMD_MAD_DEMUX: query restrictions failed (%d)\n",
2214                           err);
2215                 goto out;
2216         }
2217
2218         secure_host_active = mlx4_check_smp_firewall_active(dev, mailbox);
2219
2220         /* Config mad_demux to handle all MADs returned by the query above */
2221         err = mlx4_cmd(dev, mailbox->dma, 0x01 /* subn mgmt class */,
2222                        MLX4_CMD_MAD_DEMUX_CONFIG, MLX4_CMD_MAD_DEMUX,
2223                        MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
2224         if (err) {
2225                 mlx4_warn(dev, "MLX4_CMD_MAD_DEMUX: configure failed (%d)\n", err);
2226                 goto out;
2227         }
2228
2229         if (secure_host_active)
2230                 mlx4_warn(dev, "HCA operating in secure-host mode. SMP firewall activated.\n");
2231 out:
2232         mlx4_free_cmd_mailbox(dev, mailbox);
2233         return err;
2234 }
2235
2236 /* Access Reg commands */
2237 enum mlx4_access_reg_masks {
2238         MLX4_ACCESS_REG_STATUS_MASK = 0x7f,
2239         MLX4_ACCESS_REG_METHOD_MASK = 0x7f,
2240         MLX4_ACCESS_REG_LEN_MASK = 0x7ff
2241 };
2242
2243 struct mlx4_access_reg {
2244         __be16 constant1;
2245         u8 status;
2246         u8 resrvd1;
2247         __be16 reg_id;
2248         u8 method;
2249         u8 constant2;
2250         __be32 resrvd2[2];
2251         __be16 len_const;
2252         __be16 resrvd3;
2253 #define MLX4_ACCESS_REG_HEADER_SIZE (20)
2254         u8 reg_data[MLX4_MAILBOX_SIZE-MLX4_ACCESS_REG_HEADER_SIZE];
2255 } __attribute__((__packed__));
2256
2257 /**
2258  * mlx4_ACCESS_REG - Generic access reg command.
2259  * @dev: mlx4_dev.
2260  * @reg_id: register ID to access.
2261  * @method: Access method Read/Write.
2262  * @reg_len: register length to Read/Write in bytes.
2263  * @reg_data: reg_data pointer to Read/Write From/To.
2264  *
2265  * Access ConnectX registers FW command.
2266  * Returns 0 on success and copies outbox mlx4_access_reg data
2267  * field into reg_data or a negative error code.
2268  */
2269 static int mlx4_ACCESS_REG(struct mlx4_dev *dev, u16 reg_id,
2270                            enum mlx4_access_reg_method method,
2271                            u16 reg_len, void *reg_data)
2272 {
2273         struct mlx4_cmd_mailbox *inbox, *outbox;
2274         struct mlx4_access_reg *inbuf, *outbuf;
2275         int err;
2276
2277         inbox = mlx4_alloc_cmd_mailbox(dev);
2278         if (IS_ERR(inbox))
2279                 return PTR_ERR(inbox);
2280
2281         outbox = mlx4_alloc_cmd_mailbox(dev);
2282         if (IS_ERR(outbox)) {
2283                 mlx4_free_cmd_mailbox(dev, inbox);
2284                 return PTR_ERR(outbox);
2285         }
2286
2287         inbuf = inbox->buf;
2288         outbuf = outbox->buf;
2289
2290         inbuf->constant1 = cpu_to_be16(0x1<<11 | 0x4);
2291         inbuf->constant2 = 0x1;
2292         inbuf->reg_id = cpu_to_be16(reg_id);
2293         inbuf->method = method & MLX4_ACCESS_REG_METHOD_MASK;
2294
2295         reg_len = min(reg_len, (u16)(sizeof(inbuf->reg_data)));
2296         inbuf->len_const =
2297                 cpu_to_be16(((reg_len/4 + 1) & MLX4_ACCESS_REG_LEN_MASK) |
2298                             ((0x3) << 12));
2299
2300         memcpy(inbuf->reg_data, reg_data, reg_len);
2301         err = mlx4_cmd_box(dev, inbox->dma, outbox->dma, 0, 0,
2302                            MLX4_CMD_ACCESS_REG, MLX4_CMD_TIME_CLASS_C,
2303                            MLX4_CMD_WRAPPED);
2304         if (err)
2305                 goto out;
2306
2307         if (outbuf->status & MLX4_ACCESS_REG_STATUS_MASK) {
2308                 err = outbuf->status & MLX4_ACCESS_REG_STATUS_MASK;
2309                 mlx4_err(dev,
2310                          "MLX4_CMD_ACCESS_REG(%x) returned REG status (%x)\n",
2311                          reg_id, err);
2312                 goto out;
2313         }
2314
2315         memcpy(reg_data, outbuf->reg_data, reg_len);
2316 out:
2317         mlx4_free_cmd_mailbox(dev, inbox);
2318         mlx4_free_cmd_mailbox(dev, outbox);
2319         return err;
2320 }
2321
2322 /* ConnectX registers IDs */
2323 enum mlx4_reg_id {
2324         MLX4_REG_ID_PTYS = 0x5004,
2325 };
2326
2327 /**
2328  * mlx4_ACCESS_PTYS_REG - Access PTYs (Port Type and Speed)
2329  * register
2330  * @dev: mlx4_dev.
2331  * @method: Access method Read/Write.
2332  * @ptys_reg: PTYS register data pointer.
2333  *
2334  * Access ConnectX PTYS register, to Read/Write Port Type/Speed
2335  * configuration
2336  * Returns 0 on success or a negative error code.
2337  */
2338 int mlx4_ACCESS_PTYS_REG(struct mlx4_dev *dev,
2339                          enum mlx4_access_reg_method method,
2340                          struct mlx4_ptys_reg *ptys_reg)
2341 {
2342         return mlx4_ACCESS_REG(dev, MLX4_REG_ID_PTYS,
2343                                method, sizeof(*ptys_reg), ptys_reg);
2344 }
2345 EXPORT_SYMBOL_GPL(mlx4_ACCESS_PTYS_REG);
2346
2347 int mlx4_ACCESS_REG_wrapper(struct mlx4_dev *dev, int slave,
2348                             struct mlx4_vhcr *vhcr,
2349                             struct mlx4_cmd_mailbox *inbox,
2350                             struct mlx4_cmd_mailbox *outbox,
2351                             struct mlx4_cmd_info *cmd)
2352 {
2353         struct mlx4_access_reg *inbuf = inbox->buf;
2354         u8 method = inbuf->method & MLX4_ACCESS_REG_METHOD_MASK;
2355         u16 reg_id = be16_to_cpu(inbuf->reg_id);
2356
2357         if (slave != mlx4_master_func_num(dev) &&
2358             method == MLX4_ACCESS_REG_WRITE)
2359                 return -EPERM;
2360
2361         if (reg_id == MLX4_REG_ID_PTYS) {
2362                 struct mlx4_ptys_reg *ptys_reg =
2363                         (struct mlx4_ptys_reg *)inbuf->reg_data;
2364
2365                 ptys_reg->local_port =
2366                         mlx4_slave_convert_port(dev, slave,
2367                                                 ptys_reg->local_port);
2368         }
2369
2370         return mlx4_cmd_box(dev, inbox->dma, outbox->dma, vhcr->in_modifier,
2371                             0, MLX4_CMD_ACCESS_REG, MLX4_CMD_TIME_CLASS_C,
2372                             MLX4_CMD_NATIVE);
2373 }