drivers/net/ethernet/mellanox/mlx5/core/en_tx.c

   1 /*
   2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #include <linux/tcp.h>
  34 #include <linux/if_vlan.h>
  35 #include <net/dsfield.h>
  36 #include "en.h"
  37 #include "ipoib/ipoib.h"
  38 #include "en_accel/en_accel.h"
  39 #include "lib/clock.h"
  40
  41 #define MLX5E_SQ_NOPS_ROOM  MLX5_SEND_WQE_MAX_WQEBBS
  42
  43 #ifndef CONFIG_MLX5_EN_TLS
  44 #define MLX5E_SQ_STOP_ROOM (MLX5_SEND_WQE_MAX_WQEBBS +\
  45                             MLX5E_SQ_NOPS_ROOM)
  46 #else
  47 /* TLS offload requires MLX5E_SQ_STOP_ROOM to have
  48  * enough room for a resync SKB, a normal SKB and a NOP
  49  */
  50 #define MLX5E_SQ_STOP_ROOM (2 * MLX5_SEND_WQE_MAX_WQEBBS +\
  51                             MLX5E_SQ_NOPS_ROOM)
  52 #endif
  53
  54 static inline void mlx5e_tx_dma_unmap(struct device *pdev,
  55                                       struct mlx5e_sq_dma *dma)
  56 {
  57         switch (dma->type) {
  58         case MLX5E_DMA_MAP_SINGLE:
  59                 dma_unmap_single(pdev, dma->addr, dma->size, DMA_TO_DEVICE);
  60                 break;
  61         case MLX5E_DMA_MAP_PAGE:
  62                 dma_unmap_page(pdev, dma->addr, dma->size, DMA_TO_DEVICE);
  63                 break;
  64         default:
  65                 WARN_ONCE(true, "mlx5e_tx_dma_unmap unknown DMA type!\n");
  66         }
  67 }
  68
  69 static inline struct mlx5e_sq_dma *mlx5e_dma_get(struct mlx5e_txqsq *sq, u32 i)
  70 {
  71         return &sq->db.dma_fifo[i & sq->dma_fifo_mask];
  72 }
  73
  74 static inline void mlx5e_dma_push(struct mlx5e_txqsq *sq,
  75                                   dma_addr_t addr,
  76                                   u32 size,
  77                                   enum mlx5e_dma_map_type map_type)
  78 {
  79         struct mlx5e_sq_dma *dma = mlx5e_dma_get(sq, sq->dma_fifo_pc++);
  80
  81         dma->addr = addr;
  82         dma->size = size;
  83         dma->type = map_type;
  84 }
  85
  86 static void mlx5e_dma_unmap_wqe_err(struct mlx5e_txqsq *sq, u8 num_dma)
  87 {
  88         int i;
  89
  90         for (i = 0; i < num_dma; i++) {
  91                 struct mlx5e_sq_dma *last_pushed_dma =
  92                         mlx5e_dma_get(sq, --sq->dma_fifo_pc);
  93
  94                 mlx5e_tx_dma_unmap(sq->pdev, last_pushed_dma);
  95         }
  96 }
  97
  98 #ifdef CONFIG_MLX5_CORE_EN_DCB
  99 static inline int mlx5e_get_dscp_up(struct mlx5e_priv *priv, struct sk_buff *skb)
 100 {
 101         int dscp_cp = 0;
 102
 103         if (skb->protocol == htons(ETH_P_IP))
 104                 dscp_cp = ipv4_get_dsfield(ip_hdr(skb)) >> 2;
 105         else if (skb->protocol == htons(ETH_P_IPV6))
 106                 dscp_cp = ipv6_get_dsfield(ipv6_hdr(skb)) >> 2;
 107
 108         return priv->dcbx_dp.dscp2prio[dscp_cp];
 109 }
 110 #endif
 111
 112 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
 113                        struct net_device *sb_dev,
 114                        select_queue_fallback_t fallback)
 115 {
 116         struct mlx5e_priv *priv = netdev_priv(dev);
 117         int channel_ix = fallback(dev, skb, NULL);
 118         u16 num_channels;
 119         int up = 0;
 120
 121         if (!netdev_get_num_tc(dev))
 122                 return channel_ix;
 123
 124 #ifdef CONFIG_MLX5_CORE_EN_DCB
 125         if (priv->dcbx_dp.trust_state == MLX5_QPTS_TRUST_DSCP)
 126                 up = mlx5e_get_dscp_up(priv, skb);
 127         else
 128 #endif
 129                 if (skb_vlan_tag_present(skb))
 130                         up = skb_vlan_tag_get_prio(skb);
 131
 132         /* channel_ix can be larger than num_channels since
 133          * dev->num_real_tx_queues = num_channels * num_tc
 134          */
 135         num_channels = priv->channels.params.num_channels;
 136         if (channel_ix >= num_channels)
 137                 channel_ix = reciprocal_scale(channel_ix, num_channels);
 138
 139         return priv->channel_tc2txq[channel_ix][up];
 140 }
 141
 142 static inline int mlx5e_skb_l2_header_offset(struct sk_buff *skb)
 143 {
 144 #define MLX5E_MIN_INLINE (ETH_HLEN + VLAN_HLEN)
 145
 146         return max(skb_network_offset(skb), MLX5E_MIN_INLINE);
 147 }
 148
 149 static inline int mlx5e_skb_l3_header_offset(struct sk_buff *skb)
 150 {
 151         struct flow_keys keys;
 152
 153         if (skb_transport_header_was_set(skb))
 154                 return skb_transport_offset(skb);
 155         else if (skb_flow_dissect_flow_keys(skb, &keys, 0))
 156                 return keys.control.thoff;
 157         else
 158                 return mlx5e_skb_l2_header_offset(skb);
 159 }
 160
 161 static inline u16 mlx5e_calc_min_inline(enum mlx5_inline_modes mode,
 162                                         struct sk_buff *skb)
 163 {
 164         u16 hlen;
 165
 166         switch (mode) {
 167         case MLX5_INLINE_MODE_NONE:
 168                 return 0;
 169         case MLX5_INLINE_MODE_TCP_UDP:
 170                 hlen = eth_get_headlen(skb->data, skb_headlen(skb));
 171                 if (hlen == ETH_HLEN && !skb_vlan_tag_present(skb))
 172                         hlen += VLAN_HLEN;
 173                 break;
 174         case MLX5_INLINE_MODE_IP:
 175                 /* When transport header is set to zero, it means no transport
 176                  * header. When transport header is set to 0xff's, it means
 177                  * transport header wasn't set.
 178                  */
 179                 if (skb_transport_offset(skb)) {
 180                         hlen = mlx5e_skb_l3_header_offset(skb);
 181                         break;
 182                 }
 183                 /* fall through */
 184         case MLX5_INLINE_MODE_L2:
 185         default:
 186                 hlen = mlx5e_skb_l2_header_offset(skb);
 187         }
 188         return min_t(u16, hlen, skb_headlen(skb));
 189 }
 190
 191 static inline void mlx5e_insert_vlan(void *start, struct sk_buff *skb, u16 ihs)
 192 {
 193         struct vlan_ethhdr *vhdr = (struct vlan_ethhdr *)start;
 194         int cpy1_sz = 2 * ETH_ALEN;
 195         int cpy2_sz = ihs - cpy1_sz;
 196
 197         memcpy(vhdr, skb->data, cpy1_sz);
 198         vhdr->h_vlan_proto = skb->vlan_proto;
 199         vhdr->h_vlan_TCI = cpu_to_be16(skb_vlan_tag_get(skb));
 200         memcpy(&vhdr->h_vlan_encapsulated_proto, skb->data + cpy1_sz, cpy2_sz);
 201 }
 202
 203 static inline void
 204 mlx5e_txwqe_build_eseg_csum(struct mlx5e_txqsq *sq, struct sk_buff *skb, struct mlx5_wqe_eth_seg *eseg)
 205 {
 206         if (likely(skb->ip_summed == CHECKSUM_PARTIAL)) {
 207                 eseg->cs_flags = MLX5_ETH_WQE_L3_CSUM;
 208                 if (skb->encapsulation) {
 209                         eseg->cs_flags |= MLX5_ETH_WQE_L3_INNER_CSUM |
 210                                           MLX5_ETH_WQE_L4_INNER_CSUM;
 211                         sq->stats->csum_partial_inner++;
 212                 } else {
 213                         eseg->cs_flags |= MLX5_ETH_WQE_L4_CSUM;
 214                         sq->stats->csum_partial++;
 215                 }
 216         } else
 217                 sq->stats->csum_none++;
 218 }
 219
 220 static inline u16
 221 mlx5e_tx_get_gso_ihs(struct mlx5e_txqsq *sq, struct sk_buff *skb)
 222 {
 223         struct mlx5e_sq_stats *stats = sq->stats;
 224         u16 ihs;
 225
 226         if (skb->encapsulation) {
 227                 ihs = skb_inner_transport_offset(skb) + inner_tcp_hdrlen(skb);
 228                 stats->tso_inner_packets++;
 229                 stats->tso_inner_bytes += skb->len - ihs;
 230         } else {
 231                 if (skb_shinfo(skb)->gso_type & SKB_GSO_UDP_L4)
 232                         ihs = skb_transport_offset(skb) + sizeof(struct udphdr);
 233                 else
 234                         ihs = skb_transport_offset(skb) + tcp_hdrlen(skb);
 235                 stats->tso_packets++;
 236                 stats->tso_bytes += skb->len - ihs;
 237         }
 238
 239         return ihs;
 240 }
 241
 242 static inline int
 243 mlx5e_txwqe_build_dsegs(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 244                         unsigned char *skb_data, u16 headlen,
 245                         struct mlx5_wqe_data_seg *dseg)
 246 {
 247         dma_addr_t dma_addr = 0;
 248         u8 num_dma          = 0;
 249         int i;
 250
 251         if (headlen) {
 252                 dma_addr = dma_map_single(sq->pdev, skb_data, headlen,
 253                                           DMA_TO_DEVICE);
 254                 if (unlikely(dma_mapping_error(sq->pdev, dma_addr)))
 255                         goto dma_unmap_wqe_err;
 256
 257                 dseg->addr       = cpu_to_be64(dma_addr);
 258                 dseg->lkey       = sq->mkey_be;
 259                 dseg->byte_count = cpu_to_be32(headlen);
 260
 261                 mlx5e_dma_push(sq, dma_addr, headlen, MLX5E_DMA_MAP_SINGLE);
 262                 num_dma++;
 263                 dseg++;
 264         }
 265
 266         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
 267                 struct skb_frag_struct *frag = &skb_shinfo(skb)->frags[i];
 268                 int fsz = skb_frag_size(frag);
 269
 270                 dma_addr = skb_frag_dma_map(sq->pdev, frag, 0, fsz,
 271                                             DMA_TO_DEVICE);
 272                 if (unlikely(dma_mapping_error(sq->pdev, dma_addr)))
 273                         goto dma_unmap_wqe_err;
 274
 275                 dseg->addr       = cpu_to_be64(dma_addr);
 276                 dseg->lkey       = sq->mkey_be;
 277                 dseg->byte_count = cpu_to_be32(fsz);
 278
 279                 mlx5e_dma_push(sq, dma_addr, fsz, MLX5E_DMA_MAP_PAGE);
 280                 num_dma++;
 281                 dseg++;
 282         }
 283
 284         return num_dma;
 285
 286 dma_unmap_wqe_err:
 287         mlx5e_dma_unmap_wqe_err(sq, num_dma);
 288         return -ENOMEM;
 289 }
 290
 291 static inline void mlx5e_fill_sq_frag_edge(struct mlx5e_txqsq *sq,
 292                                            struct mlx5_wq_cyc *wq,
 293                                            u16 pi, u16 nnops)
 294 {
 295         struct mlx5e_tx_wqe_info *edge_wi, *wi = &sq->db.wqe_info[pi];
 296
 297         edge_wi = wi + nnops;
 298
 299         /* fill sq frag edge with nops to avoid wqe wrapping two pages */
 300         for (; wi < edge_wi; wi++) {
 301                 wi->skb        = NULL;
 302                 wi->num_wqebbs = 1;
 303                 mlx5e_post_nop(wq, sq->sqn, &sq->pc);
 304         }
 305         sq->stats->nop += nnops;
 306 }
 307
 308 static inline void
 309 mlx5e_txwqe_complete(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 310                      u8 opcode, u16 ds_cnt, u8 num_wqebbs, u32 num_bytes, u8 num_dma,
 311                      struct mlx5e_tx_wqe_info *wi, struct mlx5_wqe_ctrl_seg *cseg)
 312 {
 313         struct mlx5_wq_cyc *wq = &sq->wq;
 314
 315         wi->num_bytes = num_bytes;
 316         wi->num_dma = num_dma;
 317         wi->num_wqebbs = num_wqebbs;
 318         wi->skb = skb;
 319
 320         cseg->opmod_idx_opcode = cpu_to_be32((sq->pc << 8) | opcode);
 321         cseg->qpn_ds           = cpu_to_be32((sq->sqn << 8) | ds_cnt);
 322
 323         netdev_tx_sent_queue(sq->txq, num_bytes);
 324
 325         if (unlikely(skb_shinfo(skb)->tx_flags & SKBTX_HW_TSTAMP))
 326                 skb_shinfo(skb)->tx_flags |= SKBTX_IN_PROGRESS;
 327
 328         sq->pc += wi->num_wqebbs;
 329         if (unlikely(!mlx5e_wqc_has_room_for(wq, sq->cc, sq->pc, MLX5E_SQ_STOP_ROOM))) {
 330                 netif_tx_stop_queue(sq->txq);
 331                 sq->stats->stopped++;
 332         }
 333
 334         if (!skb->xmit_more || netif_xmit_stopped(sq->txq))
 335                 mlx5e_notify_hw(wq, sq->pc, sq->uar_map, cseg);
 336 }
 337
 338 #define INL_HDR_START_SZ (sizeof(((struct mlx5_wqe_eth_seg *)NULL)->inline_hdr.start))
 339
 340 netdev_tx_t mlx5e_sq_xmit(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 341                           struct mlx5e_tx_wqe *wqe, u16 pi)
 342 {
 343         struct mlx5_wq_cyc *wq = &sq->wq;
 344         struct mlx5_wqe_ctrl_seg *cseg;
 345         struct mlx5_wqe_eth_seg  *eseg;
 346         struct mlx5_wqe_data_seg *dseg;
 347         struct mlx5e_tx_wqe_info *wi;
 348
 349         struct mlx5e_sq_stats *stats = sq->stats;
 350         u16 headlen, ihs, contig_wqebbs_room;
 351         u16 ds_cnt, ds_cnt_inl = 0;
 352         u8 num_wqebbs, opcode;
 353         u32 num_bytes;
 354         int num_dma;
 355         __be16 mss;
 356
 357         /* Calc ihs and ds cnt, no writes to wqe yet */
 358         ds_cnt = sizeof(*wqe) / MLX5_SEND_WQE_DS;
 359         if (skb_is_gso(skb)) {
 360                 opcode    = MLX5_OPCODE_LSO;
 361                 mss       = cpu_to_be16(skb_shinfo(skb)->gso_size);
 362                 ihs       = mlx5e_tx_get_gso_ihs(sq, skb);
 363                 num_bytes = skb->len + (skb_shinfo(skb)->gso_segs - 1) * ihs;
 364                 stats->packets += skb_shinfo(skb)->gso_segs;
 365         } else {
 366                 opcode    = MLX5_OPCODE_SEND;
 367                 mss       = 0;
 368                 ihs       = mlx5e_calc_min_inline(sq->min_inline_mode, skb);
 369                 num_bytes = max_t(unsigned int, skb->len, ETH_ZLEN);
 370                 stats->packets++;
 371         }
 372
 373         stats->bytes     += num_bytes;
 374         stats->xmit_more += skb->xmit_more;
 375
 376         headlen = skb->len - ihs - skb->data_len;
 377         ds_cnt += !!headlen;
 378         ds_cnt += skb_shinfo(skb)->nr_frags;
 379
 380         if (ihs) {
 381                 ihs += !!skb_vlan_tag_present(skb) * VLAN_HLEN;
 382
 383                 ds_cnt_inl = DIV_ROUND_UP(ihs - INL_HDR_START_SZ, MLX5_SEND_WQE_DS);
 384                 ds_cnt += ds_cnt_inl;
 385         }
 386
 387         num_wqebbs = DIV_ROUND_UP(ds_cnt, MLX5_SEND_WQEBB_NUM_DS);
 388         contig_wqebbs_room = mlx5_wq_cyc_get_contig_wqebbs(wq, pi);
 389         if (unlikely(contig_wqebbs_room < num_wqebbs)) {
 390 #ifdef CONFIG_MLX5_EN_IPSEC
 391                 struct mlx5_wqe_eth_seg cur_eth = wqe->eth;
 392 #endif
 393                 mlx5e_fill_sq_frag_edge(sq, wq, pi, contig_wqebbs_room);
 394                 mlx5e_sq_fetch_wqe(sq, &wqe, &pi);
 395 #ifdef CONFIG_MLX5_EN_IPSEC
 396                 wqe->eth = cur_eth;
 397 #endif
 398         }
 399
 400         /* fill wqe */
 401         wi   = &sq->db.wqe_info[pi];
 402         cseg = &wqe->ctrl;
 403         eseg = &wqe->eth;
 404         dseg =  wqe->data;
 405
 406         mlx5e_txwqe_build_eseg_csum(sq, skb, eseg);
 407
 408         eseg->mss = mss;
 409
 410         if (ihs) {
 411                 eseg->inline_hdr.sz = cpu_to_be16(ihs);
 412                 if (skb_vlan_tag_present(skb)) {
 413                         ihs -= VLAN_HLEN;
 414                         mlx5e_insert_vlan(eseg->inline_hdr.start, skb, ihs);
 415                         stats->added_vlan_packets++;
 416                 } else {
 417                         memcpy(eseg->inline_hdr.start, skb->data, ihs);
 418                 }
 419                 dseg += ds_cnt_inl;
 420         } else if (skb_vlan_tag_present(skb)) {
 421                 eseg->insert.type = cpu_to_be16(MLX5_ETH_WQE_INSERT_VLAN);
 422                 if (skb->vlan_proto == cpu_to_be16(ETH_P_8021AD))
 423                         eseg->insert.type |= cpu_to_be16(MLX5_ETH_WQE_SVLAN);
 424                 eseg->insert.vlan_tci = cpu_to_be16(skb_vlan_tag_get(skb));
 425                 stats->added_vlan_packets++;
 426         }
 427
 428         num_dma = mlx5e_txwqe_build_dsegs(sq, skb, skb->data + ihs, headlen, dseg);
 429         if (unlikely(num_dma < 0))
 430                 goto err_drop;
 431
 432         mlx5e_txwqe_complete(sq, skb, opcode, ds_cnt, num_wqebbs, num_bytes,
 433                              num_dma, wi, cseg);
 434
 435         return NETDEV_TX_OK;
 436
 437 err_drop:
 438         stats->dropped++;
 439         dev_kfree_skb_any(skb);
 440
 441         return NETDEV_TX_OK;
 442 }
 443
 444 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev)
 445 {
 446         struct mlx5e_priv *priv = netdev_priv(dev);
 447         struct mlx5e_tx_wqe *wqe;
 448         struct mlx5e_txqsq *sq;
 449         u16 pi;
 450
 451         sq = priv->txq2sq[skb_get_queue_mapping(skb)];
 452         mlx5e_sq_fetch_wqe(sq, &wqe, &pi);
 453
 454         /* might send skbs and update wqe and pi */
 455         skb = mlx5e_accel_handle_tx(skb, sq, dev, &wqe, &pi);
 456         if (unlikely(!skb))
 457                 return NETDEV_TX_OK;
 458
 459         return mlx5e_sq_xmit(sq, skb, wqe, pi);
 460 }
 461
 462 static void mlx5e_dump_error_cqe(struct mlx5e_txqsq *sq,
 463                                  struct mlx5_err_cqe *err_cqe)
 464 {
 465         u32 ci = mlx5_cqwq_get_ci(&sq->cq.wq);
 466
 467         netdev_err(sq->channel->netdev,
 468                    "Error cqe on cqn 0x%x, ci 0x%x, sqn 0x%x, opcode 0x%x, syndrome 0x%x, vendor syndrome 0x%x\n",
 469                    sq->cq.mcq.cqn, ci, sq->sqn,
 470                    get_cqe_opcode((struct mlx5_cqe64 *)err_cqe),
 471                    err_cqe->syndrome, err_cqe->vendor_err_synd);
 472         mlx5_dump_err_cqe(sq->cq.mdev, err_cqe);
 473 }
 474
 475 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget)
 476 {
 477         struct mlx5e_sq_stats *stats;
 478         struct mlx5e_txqsq *sq;
 479         struct mlx5_cqe64 *cqe;
 480         u32 dma_fifo_cc;
 481         u32 nbytes;
 482         u16 npkts;
 483         u16 sqcc;
 484         int i;
 485
 486         sq = container_of(cq, struct mlx5e_txqsq, cq);
 487
 488         if (unlikely(!test_bit(MLX5E_SQ_STATE_ENABLED, &sq->state)))
 489                 return false;
 490
 491         cqe = mlx5_cqwq_get_cqe(&cq->wq);
 492         if (!cqe)
 493                 return false;
 494
 495         stats = sq->stats;
 496
 497         npkts = 0;
 498         nbytes = 0;
 499
 500         /* sq->cc must be updated only after mlx5_cqwq_update_db_record(),
 501          * otherwise a cq overrun may occur
 502          */
 503         sqcc = sq->cc;
 504
 505         /* avoid dirtying sq cache line every cqe */
 506         dma_fifo_cc = sq->dma_fifo_cc;
 507
 508         i = 0;
 509         do {
 510                 u16 wqe_counter;
 511                 bool last_wqe;
 512
 513                 mlx5_cqwq_pop(&cq->wq);
 514
 515                 wqe_counter = be16_to_cpu(cqe->wqe_counter);
 516
 517                 if (unlikely(get_cqe_opcode(cqe) == MLX5_CQE_REQ_ERR)) {
 518                         if (!test_and_set_bit(MLX5E_SQ_STATE_RECOVERING,
 519                                               &sq->state)) {
 520                                 mlx5e_dump_error_cqe(sq,
 521                                                      (struct mlx5_err_cqe *)cqe);
 522                                 queue_work(cq->channel->priv->wq,
 523                                            &sq->recover.recover_work);
 524                         }
 525                         stats->cqe_err++;
 526                 }
 527
 528                 do {
 529                         struct mlx5e_tx_wqe_info *wi;
 530                         struct sk_buff *skb;
 531                         u16 ci;
 532                         int j;
 533
 534                         last_wqe = (sqcc == wqe_counter);
 535
 536                         ci = mlx5_wq_cyc_ctr2ix(&sq->wq, sqcc);
 537                         wi = &sq->db.wqe_info[ci];
 538                         skb = wi->skb;
 539
 540                         if (unlikely(!skb)) { /* nop */
 541                                 sqcc++;
 542                                 continue;
 543                         }
 544
 545                         if (unlikely(skb_shinfo(skb)->tx_flags &
 546                                      SKBTX_HW_TSTAMP)) {
 547                                 struct skb_shared_hwtstamps hwts = {};
 548
 549                                 hwts.hwtstamp =
 550                                         mlx5_timecounter_cyc2time(sq->clock,
 551                                                                   get_cqe_ts(cqe));
 552                                 skb_tstamp_tx(skb, &hwts);
 553                         }
 554
 555                         for (j = 0; j < wi->num_dma; j++) {
 556                                 struct mlx5e_sq_dma *dma =
 557                                         mlx5e_dma_get(sq, dma_fifo_cc++);
 558
 559                                 mlx5e_tx_dma_unmap(sq->pdev, dma);
 560                         }
 561
 562                         npkts++;
 563                         nbytes += wi->num_bytes;
 564                         sqcc += wi->num_wqebbs;
 565                         napi_consume_skb(skb, napi_budget);
 566                 } while (!last_wqe);
 567
 568         } while ((++i < MLX5E_TX_CQ_POLL_BUDGET) && (cqe = mlx5_cqwq_get_cqe(&cq->wq)));
 569
 570         stats->cqes += i;
 571
 572         mlx5_cqwq_update_db_record(&cq->wq);
 573
 574         /* ensure cq space is freed before enabling more cqes */
 575         wmb();
 576
 577         sq->dma_fifo_cc = dma_fifo_cc;
 578         sq->cc = sqcc;
 579
 580         netdev_tx_completed_queue(sq->txq, npkts, nbytes);
 581
 582         if (netif_tx_queue_stopped(sq->txq) &&
 583             mlx5e_wqc_has_room_for(&sq->wq, sq->cc, sq->pc,
 584                                    MLX5E_SQ_STOP_ROOM) &&
 585             !test_bit(MLX5E_SQ_STATE_RECOVERING, &sq->state)) {
 586                 netif_tx_wake_queue(sq->txq);
 587                 stats->wake++;
 588         }
 589
 590         return (i == MLX5E_TX_CQ_POLL_BUDGET);
 591 }
 592
 593 void mlx5e_free_txqsq_descs(struct mlx5e_txqsq *sq)
 594 {
 595         struct mlx5e_tx_wqe_info *wi;
 596         struct sk_buff *skb;
 597         u16 ci;
 598         int i;
 599
 600         while (sq->cc != sq->pc) {
 601                 ci = mlx5_wq_cyc_ctr2ix(&sq->wq, sq->cc);
 602                 wi = &sq->db.wqe_info[ci];
 603                 skb = wi->skb;
 604
 605                 if (!skb) { /* nop */
 606                         sq->cc++;
 607                         continue;
 608                 }
 609
 610                 for (i = 0; i < wi->num_dma; i++) {
 611                         struct mlx5e_sq_dma *dma =
 612                                 mlx5e_dma_get(sq, sq->dma_fifo_cc++);
 613
 614                         mlx5e_tx_dma_unmap(sq->pdev, dma);
 615                 }
 616
 617                 dev_kfree_skb_any(skb);
 618                 sq->cc += wi->num_wqebbs;
 619         }
 620 }
 621
 622 #ifdef CONFIG_MLX5_CORE_IPOIB
 623 static inline void
 624 mlx5i_txwqe_build_datagram(struct mlx5_av *av, u32 dqpn, u32 dqkey,
 625                            struct mlx5_wqe_datagram_seg *dseg)
 626 {
 627         memcpy(&dseg->av, av, sizeof(struct mlx5_av));
 628         dseg->av.dqp_dct = cpu_to_be32(dqpn | MLX5_EXTENDED_UD_AV);
 629         dseg->av.key.qkey.qkey = cpu_to_be32(dqkey);
 630 }
 631
 632 netdev_tx_t mlx5i_sq_xmit(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 633                           struct mlx5_av *av, u32 dqpn, u32 dqkey)
 634 {
 635         struct mlx5_wq_cyc *wq = &sq->wq;
 636         struct mlx5i_tx_wqe *wqe;
 637
 638         struct mlx5_wqe_datagram_seg *datagram;
 639         struct mlx5_wqe_ctrl_seg *cseg;
 640         struct mlx5_wqe_eth_seg  *eseg;
 641         struct mlx5_wqe_data_seg *dseg;
 642         struct mlx5e_tx_wqe_info *wi;
 643
 644         struct mlx5e_sq_stats *stats = sq->stats;
 645         u16 headlen, ihs, pi, contig_wqebbs_room;
 646         u16 ds_cnt, ds_cnt_inl = 0;
 647         u8 num_wqebbs, opcode;
 648         u32 num_bytes;
 649         int num_dma;
 650         __be16 mss;
 651
 652         /* Calc ihs and ds cnt, no writes to wqe yet */
 653         ds_cnt = sizeof(*wqe) / MLX5_SEND_WQE_DS;
 654         if (skb_is_gso(skb)) {
 655                 opcode    = MLX5_OPCODE_LSO;
 656                 mss       = cpu_to_be16(skb_shinfo(skb)->gso_size);
 657                 ihs       = mlx5e_tx_get_gso_ihs(sq, skb);
 658                 num_bytes = skb->len + (skb_shinfo(skb)->gso_segs - 1) * ihs;
 659                 stats->packets += skb_shinfo(skb)->gso_segs;
 660         } else {
 661                 opcode    = MLX5_OPCODE_SEND;
 662                 mss       = 0;
 663                 ihs       = mlx5e_calc_min_inline(sq->min_inline_mode, skb);
 664                 num_bytes = max_t(unsigned int, skb->len, ETH_ZLEN);
 665                 stats->packets++;
 666         }
 667
 668         stats->bytes     += num_bytes;
 669         stats->xmit_more += skb->xmit_more;
 670
 671         headlen = skb->len - ihs - skb->data_len;
 672         ds_cnt += !!headlen;
 673         ds_cnt += skb_shinfo(skb)->nr_frags;
 674
 675         if (ihs) {
 676                 ds_cnt_inl = DIV_ROUND_UP(ihs - INL_HDR_START_SZ, MLX5_SEND_WQE_DS);
 677                 ds_cnt += ds_cnt_inl;
 678         }
 679
 680         num_wqebbs = DIV_ROUND_UP(ds_cnt, MLX5_SEND_WQEBB_NUM_DS);
 681         pi = mlx5_wq_cyc_ctr2ix(wq, sq->pc);
 682         contig_wqebbs_room = mlx5_wq_cyc_get_contig_wqebbs(wq, pi);
 683         if (unlikely(contig_wqebbs_room < num_wqebbs)) {
 684                 mlx5e_fill_sq_frag_edge(sq, wq, pi, contig_wqebbs_room);
 685                 pi = mlx5_wq_cyc_ctr2ix(wq, sq->pc);
 686         }
 687
 688         mlx5i_sq_fetch_wqe(sq, &wqe, pi);
 689
 690         /* fill wqe */
 691         wi       = &sq->db.wqe_info[pi];
 692         cseg     = &wqe->ctrl;
 693         datagram = &wqe->datagram;
 694         eseg     = &wqe->eth;
 695         dseg     =  wqe->data;
 696
 697         mlx5i_txwqe_build_datagram(av, dqpn, dqkey, datagram);
 698
 699         mlx5e_txwqe_build_eseg_csum(sq, skb, eseg);
 700
 701         eseg->mss = mss;
 702
 703         if (ihs) {
 704                 memcpy(eseg->inline_hdr.start, skb->data, ihs);
 705                 eseg->inline_hdr.sz = cpu_to_be16(ihs);
 706                 dseg += ds_cnt_inl;
 707         }
 708
 709         num_dma = mlx5e_txwqe_build_dsegs(sq, skb, skb->data + ihs, headlen, dseg);
 710         if (unlikely(num_dma < 0))
 711                 goto err_drop;
 712
 713         mlx5e_txwqe_complete(sq, skb, opcode, ds_cnt, num_wqebbs, num_bytes,
 714                              num_dma, wi, cseg);
 715
 716         return NETDEV_TX_OK;
 717
 718 err_drop:
 719         stats->dropped++;
 720         dev_kfree_skb_any(skb);
 721
 722         return NETDEV_TX_OK;
 723 }
 724 #endif