drivers/net/wireless/ath/ath9k/ar9002_phy.c

   1 /*
   2  * Copyright (c) 2008-2010 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 /**
  18  * DOC: Programming Atheros 802.11n analog front end radios
  19  *
  20  * AR5416 MAC based PCI devices and AR518 MAC based PCI-Express
  21  * devices have either an external AR2133 analog front end radio for single
  22  * band 2.4 GHz communication or an AR5133 analog front end radio for dual
  23  * band 2.4 GHz / 5 GHz communication.
  24  *
  25  * All devices after the AR5416 and AR5418 family starting with the AR9280
  26  * have their analog front radios, MAC/BB and host PCIe/USB interface embedded
  27  * into a single-chip and require less programming.
  28  *
  29  * The following single-chips exist with a respective embedded radio:
  30  *
  31  * AR9280 - 11n dual-band 2x2 MIMO for PCIe
  32  * AR9281 - 11n single-band 1x2 MIMO for PCIe
  33  * AR9285 - 11n single-band 1x1 for PCIe
  34  * AR9287 - 11n single-band 2x2 MIMO for PCIe
  35  *
  36  * AR9220 - 11n dual-band 2x2 MIMO for PCI
  37  * AR9223 - 11n single-band 2x2 MIMO for PCI
  38  *
  39  * AR9287 - 11n single-band 1x1 MIMO for USB
  40  */
  41
  42 #include "hw.h"
  43 #include "ar9002_phy.h"
  44
  45 /**
  46  * ar9002_hw_set_channel - set channel on single-chip device
  47  * @ah: atheros hardware structure
  48  * @chan:
  49  *
  50  * This is the function to change channel on single-chip devices, that is
  51  * all devices after ar9280.
  52  *
  53  * This function takes the channel value in MHz and sets
  54  * hardware channel value. Assumes writes have been enabled to analog bus.
  55  *
  56  * Actual Expression,
  57  *
  58  * For 2GHz channel,
  59  * Channel Frequency = (3/4) * freq_ref * (chansel[8:0] + chanfrac[16:0]/2^17)
  60  * (freq_ref = 40MHz)
  61  *
  62  * For 5GHz channel,
  63  * Channel Frequency = (3/2) * freq_ref * (chansel[8:0] + chanfrac[16:0]/2^10)
  64  * (freq_ref = 40MHz/(24>>amodeRefSel))
  65  */
  66 static int ar9002_hw_set_channel(struct ath_hw *ah, struct ath9k_channel *chan)
  67 {
  68         u16 bMode, fracMode, aModeRefSel = 0;
  69         u32 freq, ndiv, channelSel = 0, channelFrac = 0, reg32 = 0;
  70         struct chan_centers centers;
  71         u32 refDivA = 24;
  72
  73         ath9k_hw_get_channel_centers(ah, chan, &centers);
  74         freq = centers.synth_center;
  75
  76         reg32 = REG_READ(ah, AR_PHY_SYNTH_CONTROL);
  77         reg32 &= 0xc0000000;
  78
  79         if (freq < 4800) { /* 2 GHz, fractional mode */
  80                 u32 txctl;
  81                 int regWrites = 0;
  82
  83                 bMode = 1;
  84                 fracMode = 1;
  85                 aModeRefSel = 0;
  86                 channelSel = CHANSEL_2G(freq);
  87
  88                 if (AR_SREV_9287_11_OR_LATER(ah)) {
  89                         if (freq == 2484) {
  90                                 /* Enable channel spreading for channel 14 */
  91                                 REG_WRITE_ARRAY(&ah->iniCckfirJapan2484,
  92                                                 1, regWrites);
  93                         } else {
  94                                 REG_WRITE_ARRAY(&ah->iniCckfirNormal,
  95                                                 1, regWrites);
  96                         }
  97                 } else {
  98                         txctl = REG_READ(ah, AR_PHY_CCK_TX_CTRL);
  99                         if (freq == 2484) {
 100                                 /* Enable channel spreading for channel 14 */
 101                                 REG_WRITE(ah, AR_PHY_CCK_TX_CTRL,
 102                                           txctl | AR_PHY_CCK_TX_CTRL_JAPAN);
 103                         } else {
 104                                 REG_WRITE(ah, AR_PHY_CCK_TX_CTRL,
 105                                           txctl & ~AR_PHY_CCK_TX_CTRL_JAPAN);
 106                         }
 107                 }
 108         } else {
 109                 bMode = 0;
 110                 fracMode = 0;
 111
 112                 switch (ah->eep_ops->get_eeprom(ah, EEP_FRAC_N_5G)) {
 113                 case 0:
 114                         if ((freq % 20) == 0)
 115                                 aModeRefSel = 3;
 116                         else if ((freq % 10) == 0)
 117                                 aModeRefSel = 2;
 118                         if (aModeRefSel)
 119                                 break;
 120                 case 1:
 121                 default:
 122                         aModeRefSel = 0;
 123                         /*
 124                          * Enable 2G (fractional) mode for channels
 125                          * which are 5MHz spaced.
 126                          */
 127                         fracMode = 1;
 128                         refDivA = 1;
 129                         channelSel = CHANSEL_5G(freq);
 130
 131                         /* RefDivA setting */
 132                         REG_RMW_FIELD(ah, AR_AN_SYNTH9,
 133                                       AR_AN_SYNTH9_REFDIVA, refDivA);
 134
 135                 }
 136
 137                 if (!fracMode) {
 138                         ndiv = (freq * (refDivA >> aModeRefSel)) / 60;
 139                         channelSel = ndiv & 0x1ff;
 140                         channelFrac = (ndiv & 0xfffffe00) * 2;
 141                         channelSel = (channelSel << 17) | channelFrac;
 142                 }
 143         }
 144
 145         reg32 = reg32 |
 146             (bMode << 29) |
 147             (fracMode << 28) | (aModeRefSel << 26) | (channelSel);
 148
 149         REG_WRITE(ah, AR_PHY_SYNTH_CONTROL, reg32);
 150
 151         ah->curchan = chan;
 152         ah->curchan_rad_index = -1;
 153
 154         return 0;
 155 }
 156
 157 /**
 158  * ar9002_hw_spur_mitigate - convert baseband spur frequency
 159  * @ah: atheros hardware structure
 160  * @chan:
 161  *
 162  * For single-chip solutions. Converts to baseband spur frequency given the
 163  * input channel frequency and compute register settings below.
 164  */
 165 static void ar9002_hw_spur_mitigate(struct ath_hw *ah,
 166                                     struct ath9k_channel *chan)
 167 {
 168         int bb_spur = AR_NO_SPUR;
 169         int freq;
 170         int bin, cur_bin;
 171         int bb_spur_off, spur_subchannel_sd;
 172         int spur_freq_sd;
 173         int spur_delta_phase;
 174         int denominator;
 175         int upper, lower, cur_vit_mask;
 176         int tmp, newVal;
 177         int i;
 178         int pilot_mask_reg[4] = { AR_PHY_TIMING7, AR_PHY_TIMING8,
 179                           AR_PHY_PILOT_MASK_01_30, AR_PHY_PILOT_MASK_31_60
 180         };
 181         int chan_mask_reg[4] = { AR_PHY_TIMING9, AR_PHY_TIMING10,
 182                          AR_PHY_CHANNEL_MASK_01_30, AR_PHY_CHANNEL_MASK_31_60
 183         };
 184         int inc[4] = { 0, 100, 0, 0 };
 185         struct chan_centers centers;
 186
 187         int8_t mask_m[123];
 188         int8_t mask_p[123];
 189         int8_t mask_amt;
 190         int tmp_mask;
 191         int cur_bb_spur;
 192         bool is2GHz = IS_CHAN_2GHZ(chan);
 193
 194         memset(&mask_m, 0, sizeof(int8_t) * 123);
 195         memset(&mask_p, 0, sizeof(int8_t) * 123);
 196
 197         ath9k_hw_get_channel_centers(ah, chan, &centers);
 198         freq = centers.synth_center;
 199
 200         ah->config.spurmode = SPUR_ENABLE_EEPROM;
 201         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 202                 cur_bb_spur = ah->eep_ops->get_spur_channel(ah, i, is2GHz);
 203
 204                 if (is2GHz)
 205                         cur_bb_spur = (cur_bb_spur / 10) + AR_BASE_FREQ_2GHZ;
 206                 else
 207                         cur_bb_spur = (cur_bb_spur / 10) + AR_BASE_FREQ_5GHZ;
 208
 209                 if (AR_NO_SPUR == cur_bb_spur)
 210                         break;
 211                 cur_bb_spur = cur_bb_spur - freq;
 212
 213                 if (IS_CHAN_HT40(chan)) {
 214                         if ((cur_bb_spur > -AR_SPUR_FEEQ_BOUND_HT40) &&
 215                             (cur_bb_spur < AR_SPUR_FEEQ_BOUND_HT40)) {
 216                                 bb_spur = cur_bb_spur;
 217                                 break;
 218                         }
 219                 } else if ((cur_bb_spur > -AR_SPUR_FEEQ_BOUND_HT20) &&
 220                            (cur_bb_spur < AR_SPUR_FEEQ_BOUND_HT20)) {
 221                         bb_spur = cur_bb_spur;
 222                         break;
 223                 }
 224         }
 225
 226         if (AR_NO_SPUR == bb_spur) {
 227                 REG_CLR_BIT(ah, AR_PHY_FORCE_CLKEN_CCK,
 228                             AR_PHY_FORCE_CLKEN_CCK_MRC_MUX);
 229                 return;
 230         } else {
 231                 REG_CLR_BIT(ah, AR_PHY_FORCE_CLKEN_CCK,
 232                             AR_PHY_FORCE_CLKEN_CCK_MRC_MUX);
 233         }
 234
 235         bin = bb_spur * 320;
 236
 237         tmp = REG_READ(ah, AR_PHY_TIMING_CTRL4(0));
 238
 239         newVal = tmp | (AR_PHY_TIMING_CTRL4_ENABLE_SPUR_RSSI |
 240                         AR_PHY_TIMING_CTRL4_ENABLE_SPUR_FILTER |
 241                         AR_PHY_TIMING_CTRL4_ENABLE_CHAN_MASK |
 242                         AR_PHY_TIMING_CTRL4_ENABLE_PILOT_MASK);
 243         REG_WRITE(ah, AR_PHY_TIMING_CTRL4(0), newVal);
 244
 245         newVal = (AR_PHY_SPUR_REG_MASK_RATE_CNTL |
 246                   AR_PHY_SPUR_REG_ENABLE_MASK_PPM |
 247                   AR_PHY_SPUR_REG_MASK_RATE_SELECT |
 248                   AR_PHY_SPUR_REG_ENABLE_VIT_SPUR_RSSI |
 249                   SM(SPUR_RSSI_THRESH, AR_PHY_SPUR_REG_SPUR_RSSI_THRESH));
 250         REG_WRITE(ah, AR_PHY_SPUR_REG, newVal);
 251
 252         if (IS_CHAN_HT40(chan)) {
 253                 if (bb_spur < 0) {
 254                         spur_subchannel_sd = 1;
 255                         bb_spur_off = bb_spur + 10;
 256                 } else {
 257                         spur_subchannel_sd = 0;
 258                         bb_spur_off = bb_spur - 10;
 259                 }
 260         } else {
 261                 spur_subchannel_sd = 0;
 262                 bb_spur_off = bb_spur;
 263         }
 264
 265         if (IS_CHAN_HT40(chan))
 266                 spur_delta_phase =
 267                         ((bb_spur * 262144) /
 268                          10) & AR_PHY_TIMING11_SPUR_DELTA_PHASE;
 269         else
 270                 spur_delta_phase =
 271                         ((bb_spur * 524288) /
 272                          10) & AR_PHY_TIMING11_SPUR_DELTA_PHASE;
 273
 274         denominator = IS_CHAN_2GHZ(chan) ? 44 : 40;
 275         spur_freq_sd = ((bb_spur_off * 2048) / denominator) & 0x3ff;
 276
 277         newVal = (AR_PHY_TIMING11_USE_SPUR_IN_AGC |
 278                   SM(spur_freq_sd, AR_PHY_TIMING11_SPUR_FREQ_SD) |
 279                   SM(spur_delta_phase, AR_PHY_TIMING11_SPUR_DELTA_PHASE));
 280         REG_WRITE(ah, AR_PHY_TIMING11, newVal);
 281
 282         newVal = spur_subchannel_sd << AR_PHY_SFCORR_SPUR_SUBCHNL_SD_S;
 283         REG_WRITE(ah, AR_PHY_SFCORR_EXT, newVal);
 284
 285         cur_bin = -6000;
 286         upper = bin + 100;
 287         lower = bin - 100;
 288
 289         for (i = 0; i < 4; i++) {
 290                 int pilot_mask = 0;
 291                 int chan_mask = 0;
 292                 int bp = 0;
 293                 for (bp = 0; bp < 30; bp++) {
 294                         if ((cur_bin > lower) && (cur_bin < upper)) {
 295                                 pilot_mask = pilot_mask | 0x1 << bp;
 296                                 chan_mask = chan_mask | 0x1 << bp;
 297                         }
 298                         cur_bin += 100;
 299                 }
 300                 cur_bin += inc[i];
 301                 REG_WRITE(ah, pilot_mask_reg[i], pilot_mask);
 302                 REG_WRITE(ah, chan_mask_reg[i], chan_mask);
 303         }
 304
 305         cur_vit_mask = 6100;
 306         upper = bin + 120;
 307         lower = bin - 120;
 308
 309         for (i = 0; i < 123; i++) {
 310                 if ((cur_vit_mask > lower) && (cur_vit_mask < upper)) {
 311
 312                         /* workaround for gcc bug #37014 */
 313                         volatile int tmp_v = abs(cur_vit_mask - bin);
 314
 315                         if (tmp_v < 75)
 316                                 mask_amt = 1;
 317                         else
 318                                 mask_amt = 0;
 319                         if (cur_vit_mask < 0)
 320                                 mask_m[abs(cur_vit_mask / 100)] = mask_amt;
 321                         else
 322                                 mask_p[cur_vit_mask / 100] = mask_amt;
 323                 }
 324                 cur_vit_mask -= 100;
 325         }
 326
 327         tmp_mask = (mask_m[46] << 30) | (mask_m[47] << 28)
 328                 | (mask_m[48] << 26) | (mask_m[49] << 24)
 329                 | (mask_m[50] << 22) | (mask_m[51] << 20)
 330                 | (mask_m[52] << 18) | (mask_m[53] << 16)
 331                 | (mask_m[54] << 14) | (mask_m[55] << 12)
 332                 | (mask_m[56] << 10) | (mask_m[57] << 8)
 333                 | (mask_m[58] << 6) | (mask_m[59] << 4)
 334                 | (mask_m[60] << 2) | (mask_m[61] << 0);
 335         REG_WRITE(ah, AR_PHY_BIN_MASK_1, tmp_mask);
 336         REG_WRITE(ah, AR_PHY_VIT_MASK2_M_46_61, tmp_mask);
 337
 338         tmp_mask = (mask_m[31] << 28)
 339                 | (mask_m[32] << 26) | (mask_m[33] << 24)
 340                 | (mask_m[34] << 22) | (mask_m[35] << 20)
 341                 | (mask_m[36] << 18) | (mask_m[37] << 16)
 342                 | (mask_m[48] << 14) | (mask_m[39] << 12)
 343                 | (mask_m[40] << 10) | (mask_m[41] << 8)
 344                 | (mask_m[42] << 6) | (mask_m[43] << 4)
 345                 | (mask_m[44] << 2) | (mask_m[45] << 0);
 346         REG_WRITE(ah, AR_PHY_BIN_MASK_2, tmp_mask);
 347         REG_WRITE(ah, AR_PHY_MASK2_M_31_45, tmp_mask);
 348
 349         tmp_mask = (mask_m[16] << 30) | (mask_m[16] << 28)
 350                 | (mask_m[18] << 26) | (mask_m[18] << 24)
 351                 | (mask_m[20] << 22) | (mask_m[20] << 20)
 352                 | (mask_m[22] << 18) | (mask_m[22] << 16)
 353                 | (mask_m[24] << 14) | (mask_m[24] << 12)
 354                 | (mask_m[25] << 10) | (mask_m[26] << 8)
 355                 | (mask_m[27] << 6) | (mask_m[28] << 4)
 356                 | (mask_m[29] << 2) | (mask_m[30] << 0);
 357         REG_WRITE(ah, AR_PHY_BIN_MASK_3, tmp_mask);
 358         REG_WRITE(ah, AR_PHY_MASK2_M_16_30, tmp_mask);
 359
 360         tmp_mask = (mask_m[0] << 30) | (mask_m[1] << 28)
 361                 | (mask_m[2] << 26) | (mask_m[3] << 24)
 362                 | (mask_m[4] << 22) | (mask_m[5] << 20)
 363                 | (mask_m[6] << 18) | (mask_m[7] << 16)
 364                 | (mask_m[8] << 14) | (mask_m[9] << 12)
 365                 | (mask_m[10] << 10) | (mask_m[11] << 8)
 366                 | (mask_m[12] << 6) | (mask_m[13] << 4)
 367                 | (mask_m[14] << 2) | (mask_m[15] << 0);
 368         REG_WRITE(ah, AR_PHY_MASK_CTL, tmp_mask);
 369         REG_WRITE(ah, AR_PHY_MASK2_M_00_15, tmp_mask);
 370
 371         tmp_mask = (mask_p[15] << 28)
 372                 | (mask_p[14] << 26) | (mask_p[13] << 24)
 373                 | (mask_p[12] << 22) | (mask_p[11] << 20)
 374                 | (mask_p[10] << 18) | (mask_p[9] << 16)
 375                 | (mask_p[8] << 14) | (mask_p[7] << 12)
 376                 | (mask_p[6] << 10) | (mask_p[5] << 8)
 377                 | (mask_p[4] << 6) | (mask_p[3] << 4)
 378                 | (mask_p[2] << 2) | (mask_p[1] << 0);
 379         REG_WRITE(ah, AR_PHY_BIN_MASK2_1, tmp_mask);
 380         REG_WRITE(ah, AR_PHY_MASK2_P_15_01, tmp_mask);
 381
 382         tmp_mask = (mask_p[30] << 28)
 383                 | (mask_p[29] << 26) | (mask_p[28] << 24)
 384                 | (mask_p[27] << 22) | (mask_p[26] << 20)
 385                 | (mask_p[25] << 18) | (mask_p[24] << 16)
 386                 | (mask_p[23] << 14) | (mask_p[22] << 12)
 387                 | (mask_p[21] << 10) | (mask_p[20] << 8)
 388                 | (mask_p[19] << 6) | (mask_p[18] << 4)
 389                 | (mask_p[17] << 2) | (mask_p[16] << 0);
 390         REG_WRITE(ah, AR_PHY_BIN_MASK2_2, tmp_mask);
 391         REG_WRITE(ah, AR_PHY_MASK2_P_30_16, tmp_mask);
 392
 393         tmp_mask = (mask_p[45] << 28)
 394                 | (mask_p[44] << 26) | (mask_p[43] << 24)
 395                 | (mask_p[42] << 22) | (mask_p[41] << 20)
 396                 | (mask_p[40] << 18) | (mask_p[39] << 16)
 397                 | (mask_p[38] << 14) | (mask_p[37] << 12)
 398                 | (mask_p[36] << 10) | (mask_p[35] << 8)
 399                 | (mask_p[34] << 6) | (mask_p[33] << 4)
 400                 | (mask_p[32] << 2) | (mask_p[31] << 0);
 401         REG_WRITE(ah, AR_PHY_BIN_MASK2_3, tmp_mask);
 402         REG_WRITE(ah, AR_PHY_MASK2_P_45_31, tmp_mask);
 403
 404         tmp_mask = (mask_p[61] << 30) | (mask_p[60] << 28)
 405                 | (mask_p[59] << 26) | (mask_p[58] << 24)
 406                 | (mask_p[57] << 22) | (mask_p[56] << 20)
 407                 | (mask_p[55] << 18) | (mask_p[54] << 16)
 408                 | (mask_p[53] << 14) | (mask_p[52] << 12)
 409                 | (mask_p[51] << 10) | (mask_p[50] << 8)
 410                 | (mask_p[49] << 6) | (mask_p[48] << 4)
 411                 | (mask_p[47] << 2) | (mask_p[46] << 0);
 412         REG_WRITE(ah, AR_PHY_BIN_MASK2_4, tmp_mask);
 413         REG_WRITE(ah, AR_PHY_MASK2_P_61_45, tmp_mask);
 414 }
 415
 416 static void ar9002_olc_init(struct ath_hw *ah)
 417 {
 418         u32 i;
 419
 420         if (!OLC_FOR_AR9280_20_LATER)
 421                 return;
 422
 423         if (OLC_FOR_AR9287_10_LATER) {
 424                 REG_SET_BIT(ah, AR_PHY_TX_PWRCTRL9,
 425                                 AR_PHY_TX_PWRCTRL9_RES_DC_REMOVAL);
 426                 ath9k_hw_analog_shift_rmw(ah, AR9287_AN_TXPC0,
 427                                 AR9287_AN_TXPC0_TXPCMODE,
 428                                 AR9287_AN_TXPC0_TXPCMODE_S,
 429                                 AR9287_AN_TXPC0_TXPCMODE_TEMPSENSE);
 430                 udelay(100);
 431         } else {
 432                 for (i = 0; i < AR9280_TX_GAIN_TABLE_SIZE; i++)
 433                         ah->originalGain[i] =
 434                                 MS(REG_READ(ah, AR_PHY_TX_GAIN_TBL1 + i * 4),
 435                                                 AR_PHY_TX_GAIN);
 436                 ah->PDADCdelta = 0;
 437         }
 438 }
 439
 440 static u32 ar9002_hw_compute_pll_control(struct ath_hw *ah,
 441                                          struct ath9k_channel *chan)
 442 {
 443         u32 pll;
 444
 445         pll = SM(0x5, AR_RTC_9160_PLL_REFDIV);
 446
 447         if (chan && IS_CHAN_HALF_RATE(chan))
 448                 pll |= SM(0x1, AR_RTC_9160_PLL_CLKSEL);
 449         else if (chan && IS_CHAN_QUARTER_RATE(chan))
 450                 pll |= SM(0x2, AR_RTC_9160_PLL_CLKSEL);
 451
 452         if (chan && IS_CHAN_5GHZ(chan)) {
 453                 pll |= SM(0x28, AR_RTC_9160_PLL_DIV);
 454
 455
 456                 if (AR_SREV_9280_20(ah)) {
 457                         if (((chan->channel % 20) == 0)
 458                             || ((chan->channel % 10) == 0))
 459                                 pll = 0x2850;
 460                         else
 461                                 pll = 0x142c;
 462                 }
 463         } else {
 464                 pll |= SM(0x2c, AR_RTC_9160_PLL_DIV);
 465         }
 466
 467         return pll;
 468 }
 469
 470 static void ar9002_hw_do_getnf(struct ath_hw *ah,
 471                               int16_t nfarray[NUM_NF_READINGS])
 472 {
 473         struct ath_common *common = ath9k_hw_common(ah);
 474         int16_t nf;
 475
 476         nf = MS(REG_READ(ah, AR_PHY_CCA), AR9280_PHY_MINCCA_PWR);
 477
 478         if (nf & 0x100)
 479                 nf = 0 - ((nf ^ 0x1ff) + 1);
 480         ath_print(common, ATH_DBG_CALIBRATE,
 481                   "NF calibrated [ctl] [chain 0] is %d\n", nf);
 482
 483         if (AR_SREV_9271(ah) && (nf >= -114))
 484                 nf = -116;
 485
 486         nfarray[0] = nf;
 487
 488         if (!AR_SREV_9285(ah) && !AR_SREV_9271(ah)) {
 489                 nf = MS(REG_READ(ah, AR_PHY_CH1_CCA),
 490                                 AR9280_PHY_CH1_MINCCA_PWR);
 491
 492                 if (nf & 0x100)
 493                         nf = 0 - ((nf ^ 0x1ff) + 1);
 494                 ath_print(common, ATH_DBG_CALIBRATE,
 495                           "NF calibrated [ctl] [chain 1] is %d\n", nf);
 496                 nfarray[1] = nf;
 497         }
 498
 499         nf = MS(REG_READ(ah, AR_PHY_EXT_CCA), AR9280_PHY_EXT_MINCCA_PWR);
 500         if (nf & 0x100)
 501                 nf = 0 - ((nf ^ 0x1ff) + 1);
 502         ath_print(common, ATH_DBG_CALIBRATE,
 503                   "NF calibrated [ext] [chain 0] is %d\n", nf);
 504
 505         if (AR_SREV_9271(ah) && (nf >= -114))
 506                 nf = -116;
 507
 508         nfarray[3] = nf;
 509
 510         if (!AR_SREV_9285(ah) && !AR_SREV_9271(ah)) {
 511                 nf = MS(REG_READ(ah, AR_PHY_CH1_EXT_CCA),
 512                                 AR9280_PHY_CH1_EXT_MINCCA_PWR);
 513
 514                 if (nf & 0x100)
 515                         nf = 0 - ((nf ^ 0x1ff) + 1);
 516                 ath_print(common, ATH_DBG_CALIBRATE,
 517                           "NF calibrated [ext] [chain 1] is %d\n", nf);
 518                 nfarray[4] = nf;
 519         }
 520 }
 521
 522 void ar9002_hw_attach_phy_ops(struct ath_hw *ah)
 523 {
 524         struct ath_hw_private_ops *priv_ops = ath9k_hw_private_ops(ah);
 525
 526         priv_ops->set_rf_regs = NULL;
 527         priv_ops->rf_alloc_ext_banks = NULL;
 528         priv_ops->rf_free_ext_banks = NULL;
 529         priv_ops->rf_set_freq = ar9002_hw_set_channel;
 530         priv_ops->spur_mitigate_freq = ar9002_hw_spur_mitigate;
 531         priv_ops->olc_init = ar9002_olc_init;
 532         priv_ops->compute_pll_control = ar9002_hw_compute_pll_control;
 533         priv_ops->do_getnf = ar9002_hw_do_getnf;
 534 }