drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2010 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <asm/unaligned.h>
  19
  20 #include "hw.h"
  21 #include "hw-ops.h"
  22 #include "rc.h"
  23
  24 #define ATH9K_CLOCK_RATE_CCK            22
  25 #define ATH9K_CLOCK_RATE_5GHZ_OFDM      40
  26 #define ATH9K_CLOCK_RATE_2GHZ_OFDM      44
  27
  28 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  29
  30 MODULE_AUTHOR("Atheros Communications");
  31 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  32 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  33 MODULE_LICENSE("Dual BSD/GPL");
  34
  35 static int __init ath9k_init(void)
  36 {
  37         return 0;
  38 }
  39 module_init(ath9k_init);
  40
  41 static void __exit ath9k_exit(void)
  42 {
  43         return;
  44 }
  45 module_exit(ath9k_exit);
  46
  47 /* Private hardware callbacks */
  48
  49 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
  50 {
  51         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
  52 }
  53
  54 static void ath9k_hw_init_mode_regs(struct ath_hw *ah)
  55 {
  56         ath9k_hw_private_ops(ah)->init_mode_regs(ah);
  57 }
  58
  59 static bool ath9k_hw_macversion_supported(struct ath_hw *ah)
  60 {
  61         struct ath_hw_private_ops *priv_ops = ath9k_hw_private_ops(ah);
  62
  63         return priv_ops->macversion_supported(ah->hw_version.macVersion);
  64 }
  65
  66 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
  67                                         struct ath9k_channel *chan)
  68 {
  69         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
  70 }
  71
  72 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
  73 {
  74         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
  75                 return;
  76
  77         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
  78 }
  79
  80 /********************/
  81 /* Helper Functions */
  82 /********************/
  83
  84 static u32 ath9k_hw_mac_clks(struct ath_hw *ah, u32 usecs)
  85 {
  86         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
  87
  88         if (!ah->curchan) /* should really check for CCK instead */
  89                 return usecs *ATH9K_CLOCK_RATE_CCK;
  90         if (conf->channel->band == IEEE80211_BAND_2GHZ)
  91                 return usecs *ATH9K_CLOCK_RATE_2GHZ_OFDM;
  92         return usecs *ATH9K_CLOCK_RATE_5GHZ_OFDM;
  93 }
  94
  95 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
  96 {
  97         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
  98
  99         if (conf_is_ht40(conf))
 100                 return ath9k_hw_mac_clks(ah, usecs) * 2;
 101         else
 102                 return ath9k_hw_mac_clks(ah, usecs);
 103 }
 104
 105 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
 106 {
 107         int i;
 108
 109         BUG_ON(timeout < AH_TIME_QUANTUM);
 110
 111         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
 112                 if ((REG_READ(ah, reg) & mask) == val)
 113                         return true;
 114
 115                 udelay(AH_TIME_QUANTUM);
 116         }
 117
 118         ath_print(ath9k_hw_common(ah), ATH_DBG_ANY,
 119                   "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
 120                   timeout, reg, REG_READ(ah, reg), mask, val);
 121
 122         return false;
 123 }
 124 EXPORT_SYMBOL(ath9k_hw_wait);
 125
 126 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 127 {
 128         u32 retval;
 129         int i;
 130
 131         for (i = 0, retval = 0; i < n; i++) {
 132                 retval = (retval << 1) | (val & 1);
 133                 val >>= 1;
 134         }
 135         return retval;
 136 }
 137
 138 bool ath9k_get_channel_edges(struct ath_hw *ah,
 139                              u16 flags, u16 *low,
 140                              u16 *high)
 141 {
 142         struct ath9k_hw_capabilities *pCap = &ah->caps;
 143
 144         if (flags & CHANNEL_5GHZ) {
 145                 *low = pCap->low_5ghz_chan;
 146                 *high = pCap->high_5ghz_chan;
 147                 return true;
 148         }
 149         if ((flags & CHANNEL_2GHZ)) {
 150                 *low = pCap->low_2ghz_chan;
 151                 *high = pCap->high_2ghz_chan;
 152                 return true;
 153         }
 154         return false;
 155 }
 156
 157 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 158                            u8 phy, int kbps,
 159                            u32 frameLen, u16 rateix,
 160                            bool shortPreamble)
 161 {
 162         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 163
 164         if (kbps == 0)
 165                 return 0;
 166
 167         switch (phy) {
 168         case WLAN_RC_PHY_CCK:
 169                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 170                 if (shortPreamble)
 171                         phyTime >>= 1;
 172                 numBits = frameLen << 3;
 173                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 174                 break;
 175         case WLAN_RC_PHY_OFDM:
 176                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 177                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 178                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 179                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 180                         txTime = OFDM_SIFS_TIME_QUARTER
 181                                 + OFDM_PREAMBLE_TIME_QUARTER
 182                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 183                 } else if (ah->curchan &&
 184                            IS_CHAN_HALF_RATE(ah->curchan)) {
 185                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 186                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 187                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 188                         txTime = OFDM_SIFS_TIME_HALF +
 189                                 OFDM_PREAMBLE_TIME_HALF
 190                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 191                 } else {
 192                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 193                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 194                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 195                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 196                                 + (numSymbols * OFDM_SYMBOL_TIME);
 197                 }
 198                 break;
 199         default:
 200                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
 201                           "Unknown phy %u (rate ix %u)\n", phy, rateix);
 202                 txTime = 0;
 203                 break;
 204         }
 205
 206         return txTime;
 207 }
 208 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 209
 210 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 211                                   struct ath9k_channel *chan,
 212                                   struct chan_centers *centers)
 213 {
 214         int8_t extoff;
 215
 216         if (!IS_CHAN_HT40(chan)) {
 217                 centers->ctl_center = centers->ext_center =
 218                         centers->synth_center = chan->channel;
 219                 return;
 220         }
 221
 222         if ((chan->chanmode == CHANNEL_A_HT40PLUS) ||
 223             (chan->chanmode == CHANNEL_G_HT40PLUS)) {
 224                 centers->synth_center =
 225                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 226                 extoff = 1;
 227         } else {
 228                 centers->synth_center =
 229                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 230                 extoff = -1;
 231         }
 232
 233         centers->ctl_center =
 234                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 235         /* 25 MHz spacing is supported by hw but not on upper layers */
 236         centers->ext_center =
 237                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 238 }
 239
 240 /******************/
 241 /* Chip Revisions */
 242 /******************/
 243
 244 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 245 {
 246         u32 val;
 247
 248         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 249
 250         if (val == 0xFF) {
 251                 val = REG_READ(ah, AR_SREV);
 252                 ah->hw_version.macVersion =
 253                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 254                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 255                 ah->is_pciexpress = (val & AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 256         } else {
 257                 if (!AR_SREV_9100(ah))
 258                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 259
 260                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 261
 262                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 263                         ah->is_pciexpress = true;
 264         }
 265 }
 266
 267 /************************************/
 268 /* HW Attach, Detach, Init Routines */
 269 /************************************/
 270
 271 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 272 {
 273         if (AR_SREV_9100(ah))
 274                 return;
 275
 276         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 277         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 278         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 279         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 280         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 281         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 282         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 283         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 284         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 285
 286         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 287 }
 288
 289 /* This should work for all families including legacy */
 290 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 291 {
 292         struct ath_common *common = ath9k_hw_common(ah);
 293         u32 regAddr[2] = { AR_STA_ID0 };
 294         u32 regHold[2];
 295         u32 patternData[4] = { 0x55555555,
 296                                0xaaaaaaaa,
 297                                0x66666666,
 298                                0x99999999 };
 299         int i, j, loop_max;
 300
 301         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 302                 loop_max = 2;
 303                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 304         } else
 305                 loop_max = 1;
 306
 307         for (i = 0; i < loop_max; i++) {
 308                 u32 addr = regAddr[i];
 309                 u32 wrData, rdData;
 310
 311                 regHold[i] = REG_READ(ah, addr);
 312                 for (j = 0; j < 0x100; j++) {
 313                         wrData = (j << 16) | j;
 314                         REG_WRITE(ah, addr, wrData);
 315                         rdData = REG_READ(ah, addr);
 316                         if (rdData != wrData) {
 317                                 ath_print(common, ATH_DBG_FATAL,
 318                                           "address test failed "
 319                                           "addr: 0x%08x - wr:0x%08x != "
 320                                           "rd:0x%08x\n",
 321                                           addr, wrData, rdData);
 322                                 return false;
 323                         }
 324                 }
 325                 for (j = 0; j < 4; j++) {
 326                         wrData = patternData[j];
 327                         REG_WRITE(ah, addr, wrData);
 328                         rdData = REG_READ(ah, addr);
 329                         if (wrData != rdData) {
 330                                 ath_print(common, ATH_DBG_FATAL,
 331                                           "address test failed "
 332                                           "addr: 0x%08x - wr:0x%08x != "
 333                                           "rd:0x%08x\n",
 334                                           addr, wrData, rdData);
 335                                 return false;
 336                         }
 337                 }
 338                 REG_WRITE(ah, regAddr[i], regHold[i]);
 339         }
 340         udelay(100);
 341
 342         return true;
 343 }
 344
 345 static void ath9k_hw_init_config(struct ath_hw *ah)
 346 {
 347         int i;
 348
 349         ah->config.dma_beacon_response_time = 2;
 350         ah->config.sw_beacon_response_time = 10;
 351         ah->config.additional_swba_backoff = 0;
 352         ah->config.ack_6mb = 0x0;
 353         ah->config.cwm_ignore_extcca = 0;
 354         ah->config.pcie_powersave_enable = 0;
 355         ah->config.pcie_clock_req = 0;
 356         ah->config.pcie_waen = 0;
 357         ah->config.analog_shiftreg = 1;
 358         ah->config.ofdm_trig_low = 200;
 359         ah->config.ofdm_trig_high = 500;
 360         ah->config.cck_trig_high = 200;
 361         ah->config.cck_trig_low = 100;
 362
 363         /*
 364          * For now ANI is disabled for AR9003, it is still
 365          * being tested.
 366          */
 367         if (!AR_SREV_9300_20_OR_LATER(ah))
 368                 ah->config.enable_ani = 1;
 369
 370         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 371                 ah->config.spurchans[i][0] = AR_NO_SPUR;
 372                 ah->config.spurchans[i][1] = AR_NO_SPUR;
 373         }
 374
 375         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
 376                 ah->config.ht_enable = 1;
 377         else
 378                 ah->config.ht_enable = 0;
 379
 380         ah->config.rx_intr_mitigation = true;
 381
 382         /*
 383          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 384          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 385          * This means we use it for all AR5416 devices, and the few
 386          * minor PCI AR9280 devices out there.
 387          *
 388          * Serialization is required because these devices do not handle
 389          * well the case of two concurrent reads/writes due to the latency
 390          * involved. During one read/write another read/write can be issued
 391          * on another CPU while the previous read/write may still be working
 392          * on our hardware, if we hit this case the hardware poops in a loop.
 393          * We prevent this by serializing reads and writes.
 394          *
 395          * This issue is not present on PCI-Express devices or pre-AR5416
 396          * devices (legacy, 802.11abg).
 397          */
 398         if (num_possible_cpus() > 1)
 399                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 400 }
 401
 402 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 403 {
 404         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 405
 406         regulatory->country_code = CTRY_DEFAULT;
 407         regulatory->power_limit = MAX_RATE_POWER;
 408         regulatory->tp_scale = ATH9K_TP_SCALE_MAX;
 409
 410         ah->hw_version.magic = AR5416_MAGIC;
 411         ah->hw_version.subvendorid = 0;
 412
 413         ah->ah_flags = 0;
 414         if (!AR_SREV_9100(ah))
 415                 ah->ah_flags = AH_USE_EEPROM;
 416
 417         ah->atim_window = 0;
 418         ah->sta_id1_defaults = AR_STA_ID1_CRPT_MIC_ENABLE;
 419         ah->beacon_interval = 100;
 420         ah->enable_32kHz_clock = DONT_USE_32KHZ;
 421         ah->slottime = (u32) -1;
 422         ah->globaltxtimeout = (u32) -1;
 423         ah->power_mode = ATH9K_PM_UNDEFINED;
 424 }
 425
 426 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 427 {
 428         struct ath_common *common = ath9k_hw_common(ah);
 429         u32 sum;
 430         int i;
 431         u16 eeval;
 432         u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 433
 434         sum = 0;
 435         for (i = 0; i < 3; i++) {
 436                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 437                 sum += eeval;
 438                 common->macaddr[2 * i] = eeval >> 8;
 439                 common->macaddr[2 * i + 1] = eeval & 0xff;
 440         }
 441         if (sum == 0 || sum == 0xffff * 3)
 442                 return -EADDRNOTAVAIL;
 443
 444         return 0;
 445 }
 446
 447 static int ath9k_hw_post_init(struct ath_hw *ah)
 448 {
 449         int ecode;
 450
 451         if (!AR_SREV_9271(ah)) {
 452                 if (!ath9k_hw_chip_test(ah))
 453                         return -ENODEV;
 454         }
 455
 456         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 457                 ecode = ar9002_hw_rf_claim(ah);
 458                 if (ecode != 0)
 459                         return ecode;
 460         }
 461
 462         ecode = ath9k_hw_eeprom_init(ah);
 463         if (ecode != 0)
 464                 return ecode;
 465
 466         ath_print(ath9k_hw_common(ah), ATH_DBG_CONFIG,
 467                   "Eeprom VER: %d, REV: %d\n",
 468                   ah->eep_ops->get_eeprom_ver(ah),
 469                   ah->eep_ops->get_eeprom_rev(ah));
 470
 471         ecode = ath9k_hw_rf_alloc_ext_banks(ah);
 472         if (ecode) {
 473                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
 474                           "Failed allocating banks for "
 475                           "external radio\n");
 476                 return ecode;
 477         }
 478
 479         if (!AR_SREV_9100(ah)) {
 480                 ath9k_hw_ani_setup(ah);
 481                 ath9k_hw_ani_init(ah);
 482         }
 483
 484         return 0;
 485 }
 486
 487 static void ath9k_hw_attach_ops(struct ath_hw *ah)
 488 {
 489         if (AR_SREV_9300_20_OR_LATER(ah))
 490                 ar9003_hw_attach_ops(ah);
 491         else
 492                 ar9002_hw_attach_ops(ah);
 493 }
 494
 495 /* Called for all hardware families */
 496 static int __ath9k_hw_init(struct ath_hw *ah)
 497 {
 498         struct ath_common *common = ath9k_hw_common(ah);
 499         int r = 0;
 500
 501         if (ah->hw_version.devid == AR5416_AR9100_DEVID)
 502                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 503
 504         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 505                 ath_print(common, ATH_DBG_FATAL,
 506                           "Couldn't reset chip\n");
 507                 return -EIO;
 508         }
 509
 510         ath9k_hw_init_defaults(ah);
 511         ath9k_hw_init_config(ah);
 512
 513         ath9k_hw_attach_ops(ah);
 514
 515         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 516                 ath_print(common, ATH_DBG_FATAL, "Couldn't wakeup chip\n");
 517                 return -EIO;
 518         }
 519
 520         if (ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 521                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 522                     (AR_SREV_9280(ah) && !ah->is_pciexpress)) {
 523                         ah->config.serialize_regmode =
 524                                 SER_REG_MODE_ON;
 525                 } else {
 526                         ah->config.serialize_regmode =
 527                                 SER_REG_MODE_OFF;
 528                 }
 529         }
 530
 531         ath_print(common, ATH_DBG_RESET, "serialize_regmode is %d\n",
 532                 ah->config.serialize_regmode);
 533
 534         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 535                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 536         else
 537                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 538
 539         if (!ath9k_hw_macversion_supported(ah)) {
 540                 ath_print(common, ATH_DBG_FATAL,
 541                           "Mac Chip Rev 0x%02x.%x is not supported by "
 542                           "this driver\n", ah->hw_version.macVersion,
 543                           ah->hw_version.macRev);
 544                 return -EOPNOTSUPP;
 545         }
 546
 547         if (AR_SREV_9271(ah) || AR_SREV_9100(ah))
 548                 ah->is_pciexpress = false;
 549
 550         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 551         ath9k_hw_init_cal_settings(ah);
 552
 553         ah->ani_function = ATH9K_ANI_ALL;
 554         if (AR_SREV_9280_10_OR_LATER(ah) && !AR_SREV_9300_20_OR_LATER(ah))
 555                 ah->ani_function &= ~ATH9K_ANI_NOISE_IMMUNITY_LEVEL;
 556
 557         ath9k_hw_init_mode_regs(ah);
 558
 559         if (ah->is_pciexpress)
 560                 ath9k_hw_configpcipowersave(ah, 0, 0);
 561         else
 562                 ath9k_hw_disablepcie(ah);
 563
 564         if (!AR_SREV_9300_20_OR_LATER(ah))
 565                 ar9002_hw_cck_chan14_spread(ah);
 566
 567         r = ath9k_hw_post_init(ah);
 568         if (r)
 569                 return r;
 570
 571         ath9k_hw_init_mode_gain_regs(ah);
 572         r = ath9k_hw_fill_cap_info(ah);
 573         if (r)
 574                 return r;
 575
 576         r = ath9k_hw_init_macaddr(ah);
 577         if (r) {
 578                 ath_print(common, ATH_DBG_FATAL,
 579                           "Failed to initialize MAC address\n");
 580                 return r;
 581         }
 582
 583         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 584                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 585         else
 586                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 587
 588         if (AR_SREV_9300_20_OR_LATER(ah))
 589                 ar9003_hw_set_nf_limits(ah);
 590
 591         ath9k_init_nfcal_hist_buffer(ah);
 592
 593         common->state = ATH_HW_INITIALIZED;
 594
 595         return 0;
 596 }
 597
 598 int ath9k_hw_init(struct ath_hw *ah)
 599 {
 600         int ret;
 601         struct ath_common *common = ath9k_hw_common(ah);
 602
 603         /* These are all the AR5008/AR9001/AR9002 hardware family of chipsets */
 604         switch (ah->hw_version.devid) {
 605         case AR5416_DEVID_PCI:
 606         case AR5416_DEVID_PCIE:
 607         case AR5416_AR9100_DEVID:
 608         case AR9160_DEVID_PCI:
 609         case AR9280_DEVID_PCI:
 610         case AR9280_DEVID_PCIE:
 611         case AR9285_DEVID_PCIE:
 612         case AR9287_DEVID_PCI:
 613         case AR9287_DEVID_PCIE:
 614         case AR2427_DEVID_PCIE:
 615         case AR9300_DEVID_PCIE:
 616                 break;
 617         default:
 618                 if (common->bus_ops->ath_bus_type == ATH_USB)
 619                         break;
 620                 ath_print(common, ATH_DBG_FATAL,
 621                           "Hardware device ID 0x%04x not supported\n",
 622                           ah->hw_version.devid);
 623                 return -EOPNOTSUPP;
 624         }
 625
 626         ret = __ath9k_hw_init(ah);
 627         if (ret) {
 628                 ath_print(common, ATH_DBG_FATAL,
 629                           "Unable to initialize hardware; "
 630                           "initialization status: %d\n", ret);
 631                 return ret;
 632         }
 633
 634         return 0;
 635 }
 636 EXPORT_SYMBOL(ath9k_hw_init);
 637
 638 static void ath9k_hw_init_qos(struct ath_hw *ah)
 639 {
 640         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 641         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 642
 643         REG_WRITE(ah, AR_QOS_NO_ACK,
 644                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 645                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 646                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 647
 648         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 649         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 650         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 651         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 652         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 653 }
 654
 655 static void ath9k_hw_init_pll(struct ath_hw *ah,
 656                               struct ath9k_channel *chan)
 657 {
 658         u32 pll = ath9k_hw_compute_pll_control(ah, chan);
 659
 660         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 661
 662         /* Switch the core clock for ar9271 to 117Mhz */
 663         if (AR_SREV_9271(ah)) {
 664                 udelay(500);
 665                 REG_WRITE(ah, 0x50040, 0x304);
 666         }
 667
 668         udelay(RTC_PLL_SETTLE_DELAY);
 669
 670         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 671 }
 672
 673 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 674                                           enum nl80211_iftype opmode)
 675 {
 676         u32 imr_reg = AR_IMR_TXERR |
 677                 AR_IMR_TXURN |
 678                 AR_IMR_RXERR |
 679                 AR_IMR_RXORN |
 680                 AR_IMR_BCNMISC;
 681
 682         if (AR_SREV_9300_20_OR_LATER(ah)) {
 683                 imr_reg |= AR_IMR_RXOK_HP;
 684                 if (ah->config.rx_intr_mitigation)
 685                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 686                 else
 687                         imr_reg |= AR_IMR_RXOK_LP;
 688
 689         } else {
 690                 if (ah->config.rx_intr_mitigation)
 691                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 692                 else
 693                         imr_reg |= AR_IMR_RXOK;
 694         }
 695
 696         if (ah->config.tx_intr_mitigation)
 697                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 698         else
 699                 imr_reg |= AR_IMR_TXOK;
 700
 701         if (opmode == NL80211_IFTYPE_AP)
 702                 imr_reg |= AR_IMR_MIB;
 703
 704         REG_WRITE(ah, AR_IMR, imr_reg);
 705         ah->imrs2_reg |= AR_IMR_S2_GTT;
 706         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 707
 708         if (!AR_SREV_9100(ah)) {
 709                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 710                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, AR_INTR_SYNC_DEFAULT);
 711                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 712         }
 713
 714         if (AR_SREV_9300_20_OR_LATER(ah)) {
 715                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 716                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 717                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 718                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 719         }
 720 }
 721
 722 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
 723 {
 724         u32 val = ath9k_hw_mac_to_clks(ah, us);
 725         val = min(val, (u32) 0xFFFF);
 726         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
 727 }
 728
 729 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
 730 {
 731         u32 val = ath9k_hw_mac_to_clks(ah, us);
 732         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
 733         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
 734 }
 735
 736 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
 737 {
 738         u32 val = ath9k_hw_mac_to_clks(ah, us);
 739         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
 740         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
 741 }
 742
 743 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
 744 {
 745         if (tu > 0xFFFF) {
 746                 ath_print(ath9k_hw_common(ah), ATH_DBG_XMIT,
 747                           "bad global tx timeout %u\n", tu);
 748                 ah->globaltxtimeout = (u32) -1;
 749                 return false;
 750         } else {
 751                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
 752                 ah->globaltxtimeout = tu;
 753                 return true;
 754         }
 755 }
 756
 757 void ath9k_hw_init_global_settings(struct ath_hw *ah)
 758 {
 759         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
 760         int acktimeout;
 761         int slottime;
 762         int sifstime;
 763
 764         ath_print(ath9k_hw_common(ah), ATH_DBG_RESET, "ah->misc_mode 0x%x\n",
 765                   ah->misc_mode);
 766
 767         if (ah->misc_mode != 0)
 768                 REG_WRITE(ah, AR_PCU_MISC,
 769                           REG_READ(ah, AR_PCU_MISC) | ah->misc_mode);
 770
 771         if (conf->channel && conf->channel->band == IEEE80211_BAND_5GHZ)
 772                 sifstime = 16;
 773         else
 774                 sifstime = 10;
 775
 776         /* As defined by IEEE 802.11-2007 17.3.8.6 */
 777         slottime = ah->slottime + 3 * ah->coverage_class;
 778         acktimeout = slottime + sifstime;
 779
 780         /*
 781          * Workaround for early ACK timeouts, add an offset to match the
 782          * initval's 64us ack timeout value.
 783          * This was initially only meant to work around an issue with delayed
 784          * BA frames in some implementations, but it has been found to fix ACK
 785          * timeout issues in other cases as well.
 786          */
 787         if (conf->channel && conf->channel->band == IEEE80211_BAND_2GHZ)
 788                 acktimeout += 64 - sifstime - ah->slottime;
 789
 790         ath9k_hw_setslottime(ah, slottime);
 791         ath9k_hw_set_ack_timeout(ah, acktimeout);
 792         ath9k_hw_set_cts_timeout(ah, acktimeout);
 793         if (ah->globaltxtimeout != (u32) -1)
 794                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
 795 }
 796 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
 797
 798 void ath9k_hw_deinit(struct ath_hw *ah)
 799 {
 800         struct ath_common *common = ath9k_hw_common(ah);
 801
 802         if (common->state < ATH_HW_INITIALIZED)
 803                 goto free_hw;
 804
 805         if (!AR_SREV_9100(ah))
 806                 ath9k_hw_ani_disable(ah);
 807
 808         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
 809
 810 free_hw:
 811         ath9k_hw_rf_free_ext_banks(ah);
 812 }
 813 EXPORT_SYMBOL(ath9k_hw_deinit);
 814
 815 /*******/
 816 /* INI */
 817 /*******/
 818
 819 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
 820 {
 821         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
 822
 823         if (IS_CHAN_B(chan))
 824                 ctl |= CTL_11B;
 825         else if (IS_CHAN_G(chan))
 826                 ctl |= CTL_11G;
 827         else
 828                 ctl |= CTL_11A;
 829
 830         return ctl;
 831 }
 832
 833 /****************************************/
 834 /* Reset and Channel Switching Routines */
 835 /****************************************/
 836
 837 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
 838 {
 839         struct ath_common *common = ath9k_hw_common(ah);
 840         u32 regval;
 841
 842         /*
 843          * set AHB_MODE not to do cacheline prefetches
 844         */
 845         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 846                 regval = REG_READ(ah, AR_AHB_MODE);
 847                 REG_WRITE(ah, AR_AHB_MODE, regval | AR_AHB_PREFETCH_RD_EN);
 848         }
 849
 850         /*
 851          * let mac dma reads be in 128 byte chunks
 852          */
 853         regval = REG_READ(ah, AR_TXCFG) & ~AR_TXCFG_DMASZ_MASK;
 854         REG_WRITE(ah, AR_TXCFG, regval | AR_TXCFG_DMASZ_128B);
 855
 856         /*
 857          * Restore TX Trigger Level to its pre-reset value.
 858          * The initial value depends on whether aggregation is enabled, and is
 859          * adjusted whenever underruns are detected.
 860          */
 861         if (!AR_SREV_9300_20_OR_LATER(ah))
 862                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
 863
 864         /*
 865          * let mac dma writes be in 128 byte chunks
 866          */
 867         regval = REG_READ(ah, AR_RXCFG) & ~AR_RXCFG_DMASZ_MASK;
 868         REG_WRITE(ah, AR_RXCFG, regval | AR_RXCFG_DMASZ_128B);
 869
 870         /*
 871          * Setup receive FIFO threshold to hold off TX activities
 872          */
 873         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
 874
 875         if (AR_SREV_9300_20_OR_LATER(ah)) {
 876                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
 877                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
 878
 879                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
 880                         ah->caps.rx_status_len);
 881         }
 882
 883         /*
 884          * reduce the number of usable entries in PCU TXBUF to avoid
 885          * wrap around issues.
 886          */
 887         if (AR_SREV_9285(ah)) {
 888                 /* For AR9285 the number of Fifos are reduced to half.
 889                  * So set the usable tx buf size also to half to
 890                  * avoid data/delimiter underruns
 891                  */
 892                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 893                           AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE);
 894         } else if (!AR_SREV_9271(ah)) {
 895                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 896                           AR_PCU_TXBUF_CTRL_USABLE_SIZE);
 897         }
 898
 899         if (AR_SREV_9300_20_OR_LATER(ah))
 900                 ath9k_hw_reset_txstatus_ring(ah);
 901 }
 902
 903 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
 904 {
 905         u32 val;
 906
 907         val = REG_READ(ah, AR_STA_ID1);
 908         val &= ~(AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC);
 909         switch (opmode) {
 910         case NL80211_IFTYPE_AP:
 911                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_STA_AP
 912                           | AR_STA_ID1_KSRCH_MODE);
 913                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 914                 break;
 915         case NL80211_IFTYPE_ADHOC:
 916         case NL80211_IFTYPE_MESH_POINT:
 917                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_ADHOC
 918                           | AR_STA_ID1_KSRCH_MODE);
 919                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 920                 break;
 921         case NL80211_IFTYPE_STATION:
 922         case NL80211_IFTYPE_MONITOR:
 923                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_KSRCH_MODE);
 924                 break;
 925         }
 926 }
 927
 928 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
 929                                    u32 *coef_mantissa, u32 *coef_exponent)
 930 {
 931         u32 coef_exp, coef_man;
 932
 933         for (coef_exp = 31; coef_exp > 0; coef_exp--)
 934                 if ((coef_scaled >> coef_exp) & 0x1)
 935                         break;
 936
 937         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
 938
 939         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
 940
 941         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
 942         *coef_exponent = coef_exp - 16;
 943 }
 944
 945 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
 946 {
 947         u32 rst_flags;
 948         u32 tmpReg;
 949
 950         if (AR_SREV_9100(ah)) {
 951                 u32 val = REG_READ(ah, AR_RTC_DERIVED_CLK);
 952                 val &= ~AR_RTC_DERIVED_CLK_PERIOD;
 953                 val |= SM(1, AR_RTC_DERIVED_CLK_PERIOD);
 954                 REG_WRITE(ah, AR_RTC_DERIVED_CLK, val);
 955                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
 956         }
 957
 958         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
 959                   AR_RTC_FORCE_WAKE_ON_INT);
 960
 961         if (AR_SREV_9100(ah)) {
 962                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
 963                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
 964         } else {
 965                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
 966                 if (tmpReg &
 967                     (AR_INTR_SYNC_LOCAL_TIMEOUT |
 968                      AR_INTR_SYNC_RADM_CPL_TIMEOUT)) {
 969                         u32 val;
 970                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
 971
 972                         val = AR_RC_HOSTIF;
 973                         if (!AR_SREV_9300_20_OR_LATER(ah))
 974                                 val |= AR_RC_AHB;
 975                         REG_WRITE(ah, AR_RC, val);
 976
 977                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
 978                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
 979
 980                 rst_flags = AR_RTC_RC_MAC_WARM;
 981                 if (type == ATH9K_RESET_COLD)
 982                         rst_flags |= AR_RTC_RC_MAC_COLD;
 983         }
 984
 985         REG_WRITE(ah, AR_RTC_RC, rst_flags);
 986         udelay(50);
 987
 988         REG_WRITE(ah, AR_RTC_RC, 0);
 989         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
 990                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
 991                           "RTC stuck in MAC reset\n");
 992                 return false;
 993         }
 994
 995         if (!AR_SREV_9100(ah))
 996                 REG_WRITE(ah, AR_RC, 0);
 997
 998         if (AR_SREV_9100(ah))
 999                 udelay(50);
1000
1001         return true;
1002 }
1003
1004 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1005 {
1006         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1007                   AR_RTC_FORCE_WAKE_ON_INT);
1008
1009         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1010                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1011
1012         REG_WRITE(ah, AR_RTC_RESET, 0);
1013
1014         if (!AR_SREV_9300_20_OR_LATER(ah))
1015                 udelay(2);
1016
1017         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1018                 REG_WRITE(ah, AR_RC, 0);
1019
1020         REG_WRITE(ah, AR_RTC_RESET, 1);
1021
1022         if (!ath9k_hw_wait(ah,
1023                            AR_RTC_STATUS,
1024                            AR_RTC_STATUS_M,
1025                            AR_RTC_STATUS_ON,
1026                            AH_WAIT_TIMEOUT)) {
1027                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
1028                           "RTC not waking up\n");
1029                 return false;
1030         }
1031
1032         ath9k_hw_read_revisions(ah);
1033
1034         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1035 }
1036
1037 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1038 {
1039         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1040                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1041
1042         switch (type) {
1043         case ATH9K_RESET_POWER_ON:
1044                 return ath9k_hw_set_reset_power_on(ah);
1045         case ATH9K_RESET_WARM:
1046         case ATH9K_RESET_COLD:
1047                 return ath9k_hw_set_reset(ah, type);
1048         default:
1049                 return false;
1050         }
1051 }
1052
1053 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1054                                 struct ath9k_channel *chan)
1055 {
1056         if (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)) {
1057                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON))
1058                         return false;
1059         } else if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
1060                 return false;
1061
1062         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1063                 return false;
1064
1065         ah->chip_fullsleep = false;
1066         ath9k_hw_init_pll(ah, chan);
1067         ath9k_hw_set_rfmode(ah, chan);
1068
1069         return true;
1070 }
1071
1072 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1073                                     struct ath9k_channel *chan)
1074 {
1075         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1076         struct ath_common *common = ath9k_hw_common(ah);
1077         struct ieee80211_channel *channel = chan->chan;
1078         u32 qnum;
1079         int r;
1080
1081         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1082                 if (ath9k_hw_numtxpending(ah, qnum)) {
1083                         ath_print(common, ATH_DBG_QUEUE,
1084                                   "Transmit frames pending on "
1085                                   "queue %d\n", qnum);
1086                         return false;
1087                 }
1088         }
1089
1090         if (!ath9k_hw_rfbus_req(ah)) {
1091                 ath_print(common, ATH_DBG_FATAL,
1092                           "Could not kill baseband RX\n");
1093                 return false;
1094         }
1095
1096         ath9k_hw_set_channel_regs(ah, chan);
1097
1098         r = ath9k_hw_rf_set_freq(ah, chan);
1099         if (r) {
1100                 ath_print(common, ATH_DBG_FATAL,
1101                           "Failed to set channel\n");
1102                 return false;
1103         }
1104
1105         ah->eep_ops->set_txpower(ah, chan,
1106                              ath9k_regd_get_ctl(regulatory, chan),
1107                              channel->max_antenna_gain * 2,
1108                              channel->max_power * 2,
1109                              min((u32) MAX_RATE_POWER,
1110                              (u32) regulatory->power_limit));
1111
1112         ath9k_hw_rfbus_done(ah);
1113
1114         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1115                 ath9k_hw_set_delta_slope(ah, chan);
1116
1117         ath9k_hw_spur_mitigate_freq(ah, chan);
1118
1119         if (!chan->oneTimeCalsDone)
1120                 chan->oneTimeCalsDone = true;
1121
1122         return true;
1123 }
1124
1125 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1126                     bool bChannelChange)
1127 {
1128         struct ath_common *common = ath9k_hw_common(ah);
1129         u32 saveLedState;
1130         struct ath9k_channel *curchan = ah->curchan;
1131         u32 saveDefAntenna;
1132         u32 macStaId1;
1133         u64 tsf = 0;
1134         int i, r;
1135
1136         ah->txchainmask = common->tx_chainmask;
1137         ah->rxchainmask = common->rx_chainmask;
1138
1139         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1140                 return -EIO;
1141
1142         if (curchan && !ah->chip_fullsleep)
1143                 ath9k_hw_getnf(ah, curchan);
1144
1145         if (bChannelChange &&
1146             (ah->chip_fullsleep != true) &&
1147             (ah->curchan != NULL) &&
1148             (chan->channel != ah->curchan->channel) &&
1149             ((chan->channelFlags & CHANNEL_ALL) ==
1150              (ah->curchan->channelFlags & CHANNEL_ALL)) &&
1151              !(AR_SREV_9280(ah) || IS_CHAN_A_5MHZ_SPACED(chan) ||
1152              IS_CHAN_A_5MHZ_SPACED(ah->curchan))) {
1153
1154                 if (ath9k_hw_channel_change(ah, chan)) {
1155                         ath9k_hw_loadnf(ah, ah->curchan);
1156                         ath9k_hw_start_nfcal(ah);
1157                         return 0;
1158                 }
1159         }
1160
1161         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1162         if (saveDefAntenna == 0)
1163                 saveDefAntenna = 1;
1164
1165         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1166
1167         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1168         if (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL))
1169                 tsf = ath9k_hw_gettsf64(ah);
1170
1171         saveLedState = REG_READ(ah, AR_CFG_LED) &
1172                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1173                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1174
1175         ath9k_hw_mark_phy_inactive(ah);
1176
1177         /* Only required on the first reset */
1178         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1179                 REG_WRITE(ah,
1180                           AR9271_RESET_POWER_DOWN_CONTROL,
1181                           AR9271_RADIO_RF_RST);
1182                 udelay(50);
1183         }
1184
1185         if (!ath9k_hw_chip_reset(ah, chan)) {
1186                 ath_print(common, ATH_DBG_FATAL, "Chip reset failed\n");
1187                 return -EINVAL;
1188         }
1189
1190         /* Only required on the first reset */
1191         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1192                 ah->htc_reset_init = false;
1193                 REG_WRITE(ah,
1194                           AR9271_RESET_POWER_DOWN_CONTROL,
1195                           AR9271_GATE_MAC_CTL);
1196                 udelay(50);
1197         }
1198
1199         /* Restore TSF */
1200         if (tsf && AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL))
1201                 ath9k_hw_settsf64(ah, tsf);
1202
1203         if (AR_SREV_9280_10_OR_LATER(ah))
1204                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1205
1206         r = ath9k_hw_process_ini(ah, chan);
1207         if (r)
1208                 return r;
1209
1210         /* Setup MFP options for CCMP */
1211         if (AR_SREV_9280_20_OR_LATER(ah)) {
1212                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1213                  * frames when constructing CCMP AAD. */
1214                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1215                               0xc7ff);
1216                 ah->sw_mgmt_crypto = false;
1217         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1218                 /* Disable hardware crypto for management frames */
1219                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1220                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1221                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1222                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1223                 ah->sw_mgmt_crypto = true;
1224         } else
1225                 ah->sw_mgmt_crypto = true;
1226
1227         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1228                 ath9k_hw_set_delta_slope(ah, chan);
1229
1230         ath9k_hw_spur_mitigate_freq(ah, chan);
1231         ah->eep_ops->set_board_values(ah, chan);
1232
1233         REG_WRITE(ah, AR_STA_ID0, get_unaligned_le32(common->macaddr));
1234         REG_WRITE(ah, AR_STA_ID1, get_unaligned_le16(common->macaddr + 4)
1235                   | macStaId1
1236                   | AR_STA_ID1_RTS_USE_DEF
1237                   | (ah->config.
1238                      ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1239                   | ah->sta_id1_defaults);
1240         ath9k_hw_set_operating_mode(ah, ah->opmode);
1241
1242         ath_hw_setbssidmask(common);
1243
1244         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1245
1246         ath9k_hw_write_associd(ah);
1247
1248         REG_WRITE(ah, AR_ISR, ~0);
1249
1250         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1251
1252         r = ath9k_hw_rf_set_freq(ah, chan);
1253         if (r)
1254                 return r;
1255
1256         for (i = 0; i < AR_NUM_DCU; i++)
1257                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1258
1259         ah->intr_txqs = 0;
1260         for (i = 0; i < ah->caps.total_queues; i++)
1261                 ath9k_hw_resettxqueue(ah, i);
1262
1263         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1264         ath9k_hw_init_qos(ah);
1265
1266         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1267                 ath9k_enable_rfkill(ah);
1268
1269         ath9k_hw_init_global_settings(ah);
1270
1271         if (!AR_SREV_9300_20_OR_LATER(ah)) {
1272                 ar9002_hw_enable_async_fifo(ah);
1273                 ar9002_hw_enable_wep_aggregation(ah);
1274         }
1275
1276         REG_WRITE(ah, AR_STA_ID1,
1277                   REG_READ(ah, AR_STA_ID1) | AR_STA_ID1_PRESERVE_SEQNUM);
1278
1279         ath9k_hw_set_dma(ah);
1280
1281         REG_WRITE(ah, AR_OBS, 8);
1282
1283         if (ah->config.rx_intr_mitigation) {
1284                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
1285                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
1286         }
1287
1288         if (ah->config.tx_intr_mitigation) {
1289                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1290                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1291         }
1292
1293         ath9k_hw_init_bb(ah, chan);
1294
1295         if (!ath9k_hw_init_cal(ah, chan))
1296                 return -EIO;
1297
1298         ath9k_hw_restore_chainmask(ah);
1299         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1300
1301         /*
1302          * For big endian systems turn on swapping for descriptors
1303          */
1304         if (AR_SREV_9100(ah)) {
1305                 u32 mask;
1306                 mask = REG_READ(ah, AR_CFG);
1307                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1308                         ath_print(common, ATH_DBG_RESET,
1309                                 "CFG Byte Swap Set 0x%x\n", mask);
1310                 } else {
1311                         mask =
1312                                 INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1313                         REG_WRITE(ah, AR_CFG, mask);
1314                         ath_print(common, ATH_DBG_RESET,
1315                                 "Setting CFG 0x%x\n", REG_READ(ah, AR_CFG));
1316                 }
1317         } else {
1318                 /* Configure AR9271 target WLAN */
1319                 if (AR_SREV_9271(ah))
1320                         REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1321 #ifdef __BIG_ENDIAN
1322                 else
1323                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1324 #endif
1325         }
1326
1327         if (ah->btcoex_hw.enabled)
1328                 ath9k_hw_btcoex_enable(ah);
1329
1330         if (AR_SREV_9300_20_OR_LATER(ah)) {
1331                 ath9k_hw_loadnf(ah, curchan);
1332                 ath9k_hw_start_nfcal(ah);
1333         }
1334
1335         return 0;
1336 }
1337 EXPORT_SYMBOL(ath9k_hw_reset);
1338
1339 /************************/
1340 /* Key Cache Management */
1341 /************************/
1342
1343 bool ath9k_hw_keyreset(struct ath_hw *ah, u16 entry)
1344 {
1345         u32 keyType;
1346
1347         if (entry >= ah->caps.keycache_size) {
1348                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
1349                           "keychache entry %u out of range\n", entry);
1350                 return false;
1351         }
1352
1353         keyType = REG_READ(ah, AR_KEYTABLE_TYPE(entry));
1354
1355         REG_WRITE(ah, AR_KEYTABLE_KEY0(entry), 0);
1356         REG_WRITE(ah, AR_KEYTABLE_KEY1(entry), 0);
1357         REG_WRITE(ah, AR_KEYTABLE_KEY2(entry), 0);
1358         REG_WRITE(ah, AR_KEYTABLE_KEY3(entry), 0);
1359         REG_WRITE(ah, AR_KEYTABLE_KEY4(entry), 0);
1360         REG_WRITE(ah, AR_KEYTABLE_TYPE(entry), AR_KEYTABLE_TYPE_CLR);
1361         REG_WRITE(ah, AR_KEYTABLE_MAC0(entry), 0);
1362         REG_WRITE(ah, AR_KEYTABLE_MAC1(entry), 0);
1363
1364         if (keyType == AR_KEYTABLE_TYPE_TKIP && ATH9K_IS_MIC_ENABLED(ah)) {
1365                 u16 micentry = entry + 64;
1366
1367                 REG_WRITE(ah, AR_KEYTABLE_KEY0(micentry), 0);
1368                 REG_WRITE(ah, AR_KEYTABLE_KEY1(micentry), 0);
1369                 REG_WRITE(ah, AR_KEYTABLE_KEY2(micentry), 0);
1370                 REG_WRITE(ah, AR_KEYTABLE_KEY3(micentry), 0);
1371
1372         }
1373
1374         return true;
1375 }
1376 EXPORT_SYMBOL(ath9k_hw_keyreset);
1377
1378 bool ath9k_hw_keysetmac(struct ath_hw *ah, u16 entry, const u8 *mac)
1379 {
1380         u32 macHi, macLo;
1381
1382         if (entry >= ah->caps.keycache_size) {
1383                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
1384                           "keychache entry %u out of range\n", entry);
1385                 return false;
1386         }
1387
1388         if (mac != NULL) {
1389                 macHi = (mac[5] << 8) | mac[4];
1390                 macLo = (mac[3] << 24) |
1391                         (mac[2] << 16) |
1392                         (mac[1] << 8) |
1393                         mac[0];
1394                 macLo >>= 1;
1395                 macLo |= (macHi & 1) << 31;
1396                 macHi >>= 1;
1397         } else {
1398                 macLo = macHi = 0;
1399         }
1400         REG_WRITE(ah, AR_KEYTABLE_MAC0(entry), macLo);
1401         REG_WRITE(ah, AR_KEYTABLE_MAC1(entry), macHi | AR_KEYTABLE_VALID);
1402
1403         return true;
1404 }
1405 EXPORT_SYMBOL(ath9k_hw_keysetmac);
1406
1407 bool ath9k_hw_set_keycache_entry(struct ath_hw *ah, u16 entry,
1408                                  const struct ath9k_keyval *k,
1409                                  const u8 *mac)
1410 {
1411         const struct ath9k_hw_capabilities *pCap = &ah->caps;
1412         struct ath_common *common = ath9k_hw_common(ah);
1413         u32 key0, key1, key2, key3, key4;
1414         u32 keyType;
1415
1416         if (entry >= pCap->keycache_size) {
1417                 ath_print(common, ATH_DBG_FATAL,
1418                           "keycache entry %u out of range\n", entry);
1419                 return false;
1420         }
1421
1422         switch (k->kv_type) {
1423         case ATH9K_CIPHER_AES_OCB:
1424                 keyType = AR_KEYTABLE_TYPE_AES;
1425                 break;
1426         case ATH9K_CIPHER_AES_CCM:
1427                 if (!(pCap->hw_caps & ATH9K_HW_CAP_CIPHER_AESCCM)) {
1428                         ath_print(common, ATH_DBG_ANY,
1429                                   "AES-CCM not supported by mac rev 0x%x\n",
1430                                   ah->hw_version.macRev);
1431                         return false;
1432                 }
1433                 keyType = AR_KEYTABLE_TYPE_CCM;
1434                 break;
1435         case ATH9K_CIPHER_TKIP:
1436                 keyType = AR_KEYTABLE_TYPE_TKIP;
1437                 if (ATH9K_IS_MIC_ENABLED(ah)
1438                     && entry + 64 >= pCap->keycache_size) {
1439                         ath_print(common, ATH_DBG_ANY,
1440                                   "entry %u inappropriate for TKIP\n", entry);
1441                         return false;
1442                 }
1443                 break;
1444         case ATH9K_CIPHER_WEP:
1445                 if (k->kv_len < WLAN_KEY_LEN_WEP40) {
1446                         ath_print(common, ATH_DBG_ANY,
1447                                   "WEP key length %u too small\n", k->kv_len);
1448                         return false;
1449                 }
1450                 if (k->kv_len <= WLAN_KEY_LEN_WEP40)
1451                         keyType = AR_KEYTABLE_TYPE_40;
1452                 else if (k->kv_len <= WLAN_KEY_LEN_WEP104)
1453                         keyType = AR_KEYTABLE_TYPE_104;
1454                 else
1455                         keyType = AR_KEYTABLE_TYPE_128;
1456                 break;
1457         case ATH9K_CIPHER_CLR:
1458                 keyType = AR_KEYTABLE_TYPE_CLR;
1459                 break;
1460         default:
1461                 ath_print(common, ATH_DBG_FATAL,
1462                           "cipher %u not supported\n", k->kv_type);
1463                 return false;
1464         }
1465
1466         key0 = get_unaligned_le32(k->kv_val + 0);
1467         key1 = get_unaligned_le16(k->kv_val + 4);
1468         key2 = get_unaligned_le32(k->kv_val + 6);
1469         key3 = get_unaligned_le16(k->kv_val + 10);
1470         key4 = get_unaligned_le32(k->kv_val + 12);
1471         if (k->kv_len <= WLAN_KEY_LEN_WEP104)
1472                 key4 &= 0xff;
1473
1474         /*
1475          * Note: Key cache registers access special memory area that requires
1476          * two 32-bit writes to actually update the values in the internal
1477          * memory. Consequently, the exact order and pairs used here must be
1478          * maintained.
1479          */
1480
1481         if (keyType == AR_KEYTABLE_TYPE_TKIP && ATH9K_IS_MIC_ENABLED(ah)) {
1482                 u16 micentry = entry + 64;
1483
1484                 /*
1485                  * Write inverted key[47:0] first to avoid Michael MIC errors
1486                  * on frames that could be sent or received at the same time.
1487                  * The correct key will be written in the end once everything
1488                  * else is ready.
1489                  */
1490                 REG_WRITE(ah, AR_KEYTABLE_KEY0(entry), ~key0);
1491                 REG_WRITE(ah, AR_KEYTABLE_KEY1(entry), ~key1);
1492
1493                 /* Write key[95:48] */
1494                 REG_WRITE(ah, AR_KEYTABLE_KEY2(entry), key2);
1495                 REG_WRITE(ah, AR_KEYTABLE_KEY3(entry), key3);
1496
1497                 /* Write key[127:96] and key type */
1498                 REG_WRITE(ah, AR_KEYTABLE_KEY4(entry), key4);
1499                 REG_WRITE(ah, AR_KEYTABLE_TYPE(entry), keyType);
1500
1501                 /* Write MAC address for the entry */
1502                 (void) ath9k_hw_keysetmac(ah, entry, mac);
1503
1504                 if (ah->misc_mode & AR_PCU_MIC_NEW_LOC_ENA) {
1505                         /*
1506                          * TKIP uses two key cache entries:
1507                          * Michael MIC TX/RX keys in the same key cache entry
1508                          * (idx = main index + 64):
1509                          * key0 [31:0] = RX key [31:0]
1510                          * key1 [15:0] = TX key [31:16]
1511                          * key1 [31:16] = reserved
1512                          * key2 [31:0] = RX key [63:32]
1513                          * key3 [15:0] = TX key [15:0]
1514                          * key3 [31:16] = reserved
1515                          * key4 [31:0] = TX key [63:32]
1516                          */
1517                         u32 mic0, mic1, mic2, mic3, mic4;
1518
1519                         mic0 = get_unaligned_le32(k->kv_mic + 0);
1520                         mic2 = get_unaligned_le32(k->kv_mic + 4);
1521                         mic1 = get_unaligned_le16(k->kv_txmic + 2) & 0xffff;
1522                         mic3 = get_unaligned_le16(k->kv_txmic + 0) & 0xffff;
1523                         mic4 = get_unaligned_le32(k->kv_txmic + 4);
1524
1525                         /* Write RX[31:0] and TX[31:16] */
1526                         REG_WRITE(ah, AR_KEYTABLE_KEY0(micentry), mic0);
1527                         REG_WRITE(ah, AR_KEYTABLE_KEY1(micentry), mic1);
1528
1529                         /* Write RX[63:32] and TX[15:0] */
1530                         REG_WRITE(ah, AR_KEYTABLE_KEY2(micentry), mic2);
1531                         REG_WRITE(ah, AR_KEYTABLE_KEY3(micentry), mic3);
1532
1533                         /* Write TX[63:32] and keyType(reserved) */
1534                         REG_WRITE(ah, AR_KEYTABLE_KEY4(micentry), mic4);
1535                         REG_WRITE(ah, AR_KEYTABLE_TYPE(micentry),
1536                                   AR_KEYTABLE_TYPE_CLR);
1537
1538                 } else {
1539                         /*
1540                          * TKIP uses four key cache entries (two for group
1541                          * keys):
1542                          * Michael MIC TX/RX keys are in different key cache
1543                          * entries (idx = main index + 64 for TX and
1544                          * main index + 32 + 96 for RX):
1545                          * key0 [31:0] = TX/RX MIC key [31:0]
1546                          * key1 [31:0] = reserved
1547                          * key2 [31:0] = TX/RX MIC key [63:32]
1548                          * key3 [31:0] = reserved
1549                          * key4 [31:0] = reserved
1550                          *
1551                          * Upper layer code will call this function separately
1552                          * for TX and RX keys when these registers offsets are
1553                          * used.
1554                          */
1555                         u32 mic0, mic2;
1556
1557                         mic0 = get_unaligned_le32(k->kv_mic + 0);
1558                         mic2 = get_unaligned_le32(k->kv_mic + 4);
1559
1560                         /* Write MIC key[31:0] */
1561                         REG_WRITE(ah, AR_KEYTABLE_KEY0(micentry), mic0);
1562                         REG_WRITE(ah, AR_KEYTABLE_KEY1(micentry), 0);
1563
1564                         /* Write MIC key[63:32] */
1565                         REG_WRITE(ah, AR_KEYTABLE_KEY2(micentry), mic2);
1566                         REG_WRITE(ah, AR_KEYTABLE_KEY3(micentry), 0);
1567
1568                         /* Write TX[63:32] and keyType(reserved) */
1569                         REG_WRITE(ah, AR_KEYTABLE_KEY4(micentry), 0);
1570                         REG_WRITE(ah, AR_KEYTABLE_TYPE(micentry),
1571                                   AR_KEYTABLE_TYPE_CLR);
1572                 }
1573
1574                 /* MAC address registers are reserved for the MIC entry */
1575                 REG_WRITE(ah, AR_KEYTABLE_MAC0(micentry), 0);
1576                 REG_WRITE(ah, AR_KEYTABLE_MAC1(micentry), 0);
1577
1578                 /*
1579                  * Write the correct (un-inverted) key[47:0] last to enable
1580                  * TKIP now that all other registers are set with correct
1581                  * values.
1582                  */
1583                 REG_WRITE(ah, AR_KEYTABLE_KEY0(entry), key0);
1584                 REG_WRITE(ah, AR_KEYTABLE_KEY1(entry), key1);
1585         } else {
1586                 /* Write key[47:0] */
1587                 REG_WRITE(ah, AR_KEYTABLE_KEY0(entry), key0);
1588                 REG_WRITE(ah, AR_KEYTABLE_KEY1(entry), key1);
1589
1590                 /* Write key[95:48] */
1591                 REG_WRITE(ah, AR_KEYTABLE_KEY2(entry), key2);
1592                 REG_WRITE(ah, AR_KEYTABLE_KEY3(entry), key3);
1593
1594                 /* Write key[127:96] and key type */
1595                 REG_WRITE(ah, AR_KEYTABLE_KEY4(entry), key4);
1596                 REG_WRITE(ah, AR_KEYTABLE_TYPE(entry), keyType);
1597
1598                 /* Write MAC address for the entry */
1599                 (void) ath9k_hw_keysetmac(ah, entry, mac);
1600         }
1601
1602         return true;
1603 }
1604 EXPORT_SYMBOL(ath9k_hw_set_keycache_entry);
1605
1606 bool ath9k_hw_keyisvalid(struct ath_hw *ah, u16 entry)
1607 {
1608         if (entry < ah->caps.keycache_size) {
1609                 u32 val = REG_READ(ah, AR_KEYTABLE_MAC1(entry));
1610                 if (val & AR_KEYTABLE_VALID)
1611                         return true;
1612         }
1613         return false;
1614 }
1615 EXPORT_SYMBOL(ath9k_hw_keyisvalid);
1616
1617 /******************************/
1618 /* Power Management (Chipset) */
1619 /******************************/
1620
1621 /*
1622  * Notify Power Mgt is disabled in self-generated frames.
1623  * If requested, force chip to sleep.
1624  */
1625 static void ath9k_set_power_sleep(struct ath_hw *ah, int setChip)
1626 {
1627         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1628         if (setChip) {
1629                 /*
1630                  * Clear the RTC force wake bit to allow the
1631                  * mac to go to sleep.
1632                  */
1633                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1634                             AR_RTC_FORCE_WAKE_EN);
1635                 if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1636                         REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
1637
1638                 /* Shutdown chip. Active low */
1639                 if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah))
1640                         REG_CLR_BIT(ah, (AR_RTC_RESET),
1641                                     AR_RTC_RESET_EN);
1642         }
1643 }
1644
1645 /*
1646  * Notify Power Management is enabled in self-generating
1647  * frames. If request, set power mode of chip to
1648  * auto/normal.  Duration in units of 128us (1/8 TU).
1649  */
1650 static void ath9k_set_power_network_sleep(struct ath_hw *ah, int setChip)
1651 {
1652         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1653         if (setChip) {
1654                 struct ath9k_hw_capabilities *pCap = &ah->caps;
1655
1656                 if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
1657                         /* Set WakeOnInterrupt bit; clear ForceWake bit */
1658                         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1659                                   AR_RTC_FORCE_WAKE_ON_INT);
1660                 } else {
1661                         /*
1662                          * Clear the RTC force wake bit to allow the
1663                          * mac to go to sleep.
1664                          */
1665                         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1666                                     AR_RTC_FORCE_WAKE_EN);
1667                 }
1668         }
1669 }
1670
1671 static bool ath9k_hw_set_power_awake(struct ath_hw *ah, int setChip)
1672 {
1673         u32 val;
1674         int i;
1675
1676         if (setChip) {
1677                 if ((REG_READ(ah, AR_RTC_STATUS) &
1678                      AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
1679                         if (ath9k_hw_set_reset_reg(ah,
1680                                            ATH9K_RESET_POWER_ON) != true) {
1681                                 return false;
1682                         }
1683                         if (!AR_SREV_9300_20_OR_LATER(ah))
1684                                 ath9k_hw_init_pll(ah, NULL);
1685                 }
1686                 if (AR_SREV_9100(ah))
1687                         REG_SET_BIT(ah, AR_RTC_RESET,
1688                                     AR_RTC_RESET_EN);
1689
1690                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1691                             AR_RTC_FORCE_WAKE_EN);
1692                 udelay(50);
1693
1694                 for (i = POWER_UP_TIME / 50; i > 0; i--) {
1695                         val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
1696                         if (val == AR_RTC_STATUS_ON)
1697                                 break;
1698                         udelay(50);
1699                         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1700                                     AR_RTC_FORCE_WAKE_EN);
1701                 }
1702                 if (i == 0) {
1703                         ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
1704                                   "Failed to wakeup in %uus\n",
1705                                   POWER_UP_TIME / 20);
1706                         return false;
1707                 }
1708         }
1709
1710         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1711
1712         return true;
1713 }
1714
1715 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
1716 {
1717         struct ath_common *common = ath9k_hw_common(ah);
1718         int status = true, setChip = true;
1719         static const char *modes[] = {
1720                 "AWAKE",
1721                 "FULL-SLEEP",
1722                 "NETWORK SLEEP",
1723                 "UNDEFINED"
1724         };
1725
1726         if (ah->power_mode == mode)
1727                 return status;
1728
1729         ath_print(common, ATH_DBG_RESET, "%s -> %s\n",
1730                   modes[ah->power_mode], modes[mode]);
1731
1732         switch (mode) {
1733         case ATH9K_PM_AWAKE:
1734                 status = ath9k_hw_set_power_awake(ah, setChip);
1735                 break;
1736         case ATH9K_PM_FULL_SLEEP:
1737                 ath9k_set_power_sleep(ah, setChip);
1738                 ah->chip_fullsleep = true;
1739                 break;
1740         case ATH9K_PM_NETWORK_SLEEP:
1741                 ath9k_set_power_network_sleep(ah, setChip);
1742                 break;
1743         default:
1744                 ath_print(common, ATH_DBG_FATAL,
1745                           "Unknown power mode %u\n", mode);
1746                 return false;
1747         }
1748         ah->power_mode = mode;
1749
1750         return status;
1751 }
1752 EXPORT_SYMBOL(ath9k_hw_setpower);
1753
1754 /*******************/
1755 /* Beacon Handling */
1756 /*******************/
1757
1758 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
1759 {
1760         int flags = 0;
1761
1762         ah->beacon_interval = beacon_period;
1763
1764         switch (ah->opmode) {
1765         case NL80211_IFTYPE_STATION:
1766         case NL80211_IFTYPE_MONITOR:
1767                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(next_beacon));
1768                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, 0xffff);
1769                 REG_WRITE(ah, AR_NEXT_SWBA, 0x7ffff);
1770                 flags |= AR_TBTT_TIMER_EN;
1771                 break;
1772         case NL80211_IFTYPE_ADHOC:
1773         case NL80211_IFTYPE_MESH_POINT:
1774                 REG_SET_BIT(ah, AR_TXCFG,
1775                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
1776                 REG_WRITE(ah, AR_NEXT_NDP_TIMER,
1777                           TU_TO_USEC(next_beacon +
1778                                      (ah->atim_window ? ah->
1779                                       atim_window : 1)));
1780                 flags |= AR_NDP_TIMER_EN;
1781         case NL80211_IFTYPE_AP:
1782                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(next_beacon));
1783                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT,
1784                           TU_TO_USEC(next_beacon -
1785                                      ah->config.
1786                                      dma_beacon_response_time));
1787                 REG_WRITE(ah, AR_NEXT_SWBA,
1788                           TU_TO_USEC(next_beacon -
1789                                      ah->config.
1790                                      sw_beacon_response_time));
1791                 flags |=
1792                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
1793                 break;
1794         default:
1795                 ath_print(ath9k_hw_common(ah), ATH_DBG_BEACON,
1796                           "%s: unsupported opmode: %d\n",
1797                           __func__, ah->opmode);
1798                 return;
1799                 break;
1800         }
1801
1802         REG_WRITE(ah, AR_BEACON_PERIOD, TU_TO_USEC(beacon_period));
1803         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, TU_TO_USEC(beacon_period));
1804         REG_WRITE(ah, AR_SWBA_PERIOD, TU_TO_USEC(beacon_period));
1805         REG_WRITE(ah, AR_NDP_PERIOD, TU_TO_USEC(beacon_period));
1806
1807         beacon_period &= ~ATH9K_BEACON_ENA;
1808         if (beacon_period & ATH9K_BEACON_RESET_TSF) {
1809                 ath9k_hw_reset_tsf(ah);
1810         }
1811
1812         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
1813 }
1814 EXPORT_SYMBOL(ath9k_hw_beaconinit);
1815
1816 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
1817                                     const struct ath9k_beacon_state *bs)
1818 {
1819         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
1820         struct ath9k_hw_capabilities *pCap = &ah->caps;
1821         struct ath_common *common = ath9k_hw_common(ah);
1822
1823         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
1824
1825         REG_WRITE(ah, AR_BEACON_PERIOD,
1826                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1827         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
1828                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1829
1830         REG_RMW_FIELD(ah, AR_RSSI_THR,
1831                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
1832
1833         beaconintval = bs->bs_intval & ATH9K_BEACON_PERIOD;
1834
1835         if (bs->bs_sleepduration > beaconintval)
1836                 beaconintval = bs->bs_sleepduration;
1837
1838         dtimperiod = bs->bs_dtimperiod;
1839         if (bs->bs_sleepduration > dtimperiod)
1840                 dtimperiod = bs->bs_sleepduration;
1841
1842         if (beaconintval == dtimperiod)
1843                 nextTbtt = bs->bs_nextdtim;
1844         else
1845                 nextTbtt = bs->bs_nexttbtt;
1846
1847         ath_print(common, ATH_DBG_BEACON, "next DTIM %d\n", bs->bs_nextdtim);
1848         ath_print(common, ATH_DBG_BEACON, "next beacon %d\n", nextTbtt);
1849         ath_print(common, ATH_DBG_BEACON, "beacon period %d\n", beaconintval);
1850         ath_print(common, ATH_DBG_BEACON, "DTIM period %d\n", dtimperiod);
1851
1852         REG_WRITE(ah, AR_NEXT_DTIM,
1853                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
1854         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
1855
1856         REG_WRITE(ah, AR_SLEEP1,
1857                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
1858                   | AR_SLEEP1_ASSUME_DTIM);
1859
1860         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
1861                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
1862         else
1863                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
1864
1865         REG_WRITE(ah, AR_SLEEP2,
1866                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
1867
1868         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
1869         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
1870
1871         REG_SET_BIT(ah, AR_TIMER_MODE,
1872                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
1873                     AR_DTIM_TIMER_EN);
1874
1875         /* TSF Out of Range Threshold */
1876         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
1877 }
1878 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
1879
1880 /*******************/
1881 /* HW Capabilities */
1882 /*******************/
1883
1884 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
1885 {
1886         struct ath9k_hw_capabilities *pCap = &ah->caps;
1887         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1888         struct ath_common *common = ath9k_hw_common(ah);
1889         struct ath_btcoex_hw *btcoex_hw = &ah->btcoex_hw;
1890
1891         u16 capField = 0, eeval;
1892
1893         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
1894         regulatory->current_rd = eeval;
1895
1896         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_1);
1897         if (AR_SREV_9285_10_OR_LATER(ah))
1898                 eeval |= AR9285_RDEXT_DEFAULT;
1899         regulatory->current_rd_ext = eeval;
1900
1901         capField = ah->eep_ops->get_eeprom(ah, EEP_OP_CAP);
1902
1903         if (ah->opmode != NL80211_IFTYPE_AP &&
1904             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
1905                 if (regulatory->current_rd == 0x64 ||
1906                     regulatory->current_rd == 0x65)
1907                         regulatory->current_rd += 5;
1908                 else if (regulatory->current_rd == 0x41)
1909                         regulatory->current_rd = 0x43;
1910                 ath_print(common, ATH_DBG_REGULATORY,
1911                           "regdomain mapped to 0x%x\n", regulatory->current_rd);
1912         }
1913
1914         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
1915         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
1916                 ath_print(common, ATH_DBG_FATAL,
1917                           "no band has been marked as supported in EEPROM.\n");
1918                 return -EINVAL;
1919         }
1920
1921         bitmap_zero(pCap->wireless_modes, ATH9K_MODE_MAX);
1922
1923         if (eeval & AR5416_OPFLAGS_11A) {
1924                 set_bit(ATH9K_MODE_11A, pCap->wireless_modes);
1925                 if (ah->config.ht_enable) {
1926                         if (!(eeval & AR5416_OPFLAGS_N_5G_HT20))
1927                                 set_bit(ATH9K_MODE_11NA_HT20,
1928                                         pCap->wireless_modes);
1929                         if (!(eeval & AR5416_OPFLAGS_N_5G_HT40)) {
1930                                 set_bit(ATH9K_MODE_11NA_HT40PLUS,
1931                                         pCap->wireless_modes);
1932                                 set_bit(ATH9K_MODE_11NA_HT40MINUS,
1933                                         pCap->wireless_modes);
1934                         }
1935                 }
1936         }
1937
1938         if (eeval & AR5416_OPFLAGS_11G) {
1939                 set_bit(ATH9K_MODE_11G, pCap->wireless_modes);
1940                 if (ah->config.ht_enable) {
1941                         if (!(eeval & AR5416_OPFLAGS_N_2G_HT20))
1942                                 set_bit(ATH9K_MODE_11NG_HT20,
1943                                         pCap->wireless_modes);
1944                         if (!(eeval & AR5416_OPFLAGS_N_2G_HT40)) {
1945                                 set_bit(ATH9K_MODE_11NG_HT40PLUS,
1946                                         pCap->wireless_modes);
1947                                 set_bit(ATH9K_MODE_11NG_HT40MINUS,
1948                                         pCap->wireless_modes);
1949                         }
1950                 }
1951         }
1952
1953         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
1954         /*
1955          * For AR9271 we will temporarilly uses the rx chainmax as read from
1956          * the EEPROM.
1957          */
1958         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
1959             !(eeval & AR5416_OPFLAGS_11A) &&
1960             !(AR_SREV_9271(ah)))
1961                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
1962                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
1963         else
1964                 /* Use rx_chainmask from EEPROM. */
1965                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
1966
1967         if (!(AR_SREV_9280(ah) && (ah->hw_version.macRev == 0)))
1968                 ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
1969
1970         pCap->low_2ghz_chan = 2312;
1971         pCap->high_2ghz_chan = 2732;
1972
1973         pCap->low_5ghz_chan = 4920;
1974         pCap->high_5ghz_chan = 6100;
1975
1976         pCap->hw_caps &= ~ATH9K_HW_CAP_CIPHER_CKIP;
1977         pCap->hw_caps |= ATH9K_HW_CAP_CIPHER_TKIP;
1978         pCap->hw_caps |= ATH9K_HW_CAP_CIPHER_AESCCM;
1979
1980         pCap->hw_caps &= ~ATH9K_HW_CAP_MIC_CKIP;
1981         pCap->hw_caps |= ATH9K_HW_CAP_MIC_TKIP;
1982         pCap->hw_caps |= ATH9K_HW_CAP_MIC_AESCCM;
1983
1984         if (ah->config.ht_enable)
1985                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
1986         else
1987                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
1988
1989         pCap->hw_caps |= ATH9K_HW_CAP_GTT;
1990         pCap->hw_caps |= ATH9K_HW_CAP_VEOL;
1991         pCap->hw_caps |= ATH9K_HW_CAP_BSSIDMASK;
1992         pCap->hw_caps &= ~ATH9K_HW_CAP_MCAST_KEYSEARCH;
1993
1994         if (capField & AR_EEPROM_EEPCAP_MAXQCU)
1995                 pCap->total_queues =
1996                         MS(capField, AR_EEPROM_EEPCAP_MAXQCU);
1997         else
1998                 pCap->total_queues = ATH9K_NUM_TX_QUEUES;
1999
2000         if (capField & AR_EEPROM_EEPCAP_KC_ENTRIES)
2001                 pCap->keycache_size =
2002                         1 << MS(capField, AR_EEPROM_EEPCAP_KC_ENTRIES);
2003         else
2004                 pCap->keycache_size = AR_KEYTABLE_SIZE;
2005
2006         pCap->hw_caps |= ATH9K_HW_CAP_FASTCC;
2007
2008         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
2009                 pCap->tx_triglevel_max = MAX_TX_FIFO_THRESHOLD >> 1;
2010         else
2011                 pCap->tx_triglevel_max = MAX_TX_FIFO_THRESHOLD;
2012
2013         if (AR_SREV_9271(ah))
2014                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
2015         else if (AR_SREV_9285_10_OR_LATER(ah))
2016                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
2017         else if (AR_SREV_9280_10_OR_LATER(ah))
2018                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
2019         else
2020                 pCap->num_gpio_pins = AR_NUM_GPIO;
2021
2022         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah)) {
2023                 pCap->hw_caps |= ATH9K_HW_CAP_CST;
2024                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
2025         } else {
2026                 pCap->rts_aggr_limit = (8 * 1024);
2027         }
2028
2029         pCap->hw_caps |= ATH9K_HW_CAP_ENHANCEDPM;
2030
2031 #if defined(CONFIG_RFKILL) || defined(CONFIG_RFKILL_MODULE)
2032         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
2033         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
2034                 ah->rfkill_gpio =
2035                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
2036                 ah->rfkill_polarity =
2037                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
2038
2039                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
2040         }
2041 #endif
2042         if (AR_SREV_9271(ah))
2043                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
2044         else
2045                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
2046
2047         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
2048                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
2049         else
2050                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
2051
2052         if (regulatory->current_rd_ext & (1 << REG_EXT_JAPAN_MIDBAND)) {
2053                 pCap->reg_cap =
2054                         AR_EEPROM_EEREGCAP_EN_KK_NEW_11A |
2055                         AR_EEPROM_EEREGCAP_EN_KK_U1_EVEN |
2056                         AR_EEPROM_EEREGCAP_EN_KK_U2 |
2057                         AR_EEPROM_EEREGCAP_EN_KK_MIDBAND;
2058         } else {
2059                 pCap->reg_cap =
2060                         AR_EEPROM_EEREGCAP_EN_KK_NEW_11A |
2061                         AR_EEPROM_EEREGCAP_EN_KK_U1_EVEN;
2062         }
2063
2064         /* Advertise midband for AR5416 with FCC midband set in eeprom */
2065         if (regulatory->current_rd_ext & (1 << REG_EXT_FCC_MIDBAND) &&
2066             AR_SREV_5416(ah))
2067                 pCap->reg_cap |= AR_EEPROM_EEREGCAP_EN_FCC_MIDBAND;
2068
2069         pCap->num_antcfg_5ghz =
2070                 ah->eep_ops->get_num_ant_config(ah, ATH9K_HAL_FREQ_BAND_5GHZ);
2071         pCap->num_antcfg_2ghz =
2072                 ah->eep_ops->get_num_ant_config(ah, ATH9K_HAL_FREQ_BAND_2GHZ);
2073
2074         if (AR_SREV_9280_10_OR_LATER(ah) &&
2075             ath9k_hw_btcoex_supported(ah)) {
2076                 btcoex_hw->btactive_gpio = ATH_BTACTIVE_GPIO;
2077                 btcoex_hw->wlanactive_gpio = ATH_WLANACTIVE_GPIO;
2078
2079                 if (AR_SREV_9285(ah)) {
2080                         btcoex_hw->scheme = ATH_BTCOEX_CFG_3WIRE;
2081                         btcoex_hw->btpriority_gpio = ATH_BTPRIORITY_GPIO;
2082                 } else {
2083                         btcoex_hw->scheme = ATH_BTCOEX_CFG_2WIRE;
2084                 }
2085         } else {
2086                 btcoex_hw->scheme = ATH_BTCOEX_CFG_NONE;
2087         }
2088
2089         if (AR_SREV_9300_20_OR_LATER(ah)) {
2090                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA;
2091                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
2092                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
2093                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
2094                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
2095         } else {
2096                 pCap->tx_desc_len = sizeof(struct ath_desc);
2097         }
2098
2099         if (AR_SREV_9300_20_OR_LATER(ah))
2100                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
2101
2102         return 0;
2103 }
2104
2105 bool ath9k_hw_getcapability(struct ath_hw *ah, enum ath9k_capability_type type,
2106                             u32 capability, u32 *result)
2107 {
2108         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2109         switch (type) {
2110         case ATH9K_CAP_CIPHER:
2111                 switch (capability) {
2112                 case ATH9K_CIPHER_AES_CCM:
2113                 case ATH9K_CIPHER_AES_OCB:
2114                 case ATH9K_CIPHER_TKIP:
2115                 case ATH9K_CIPHER_WEP:
2116                 case ATH9K_CIPHER_MIC:
2117                 case ATH9K_CIPHER_CLR:
2118                         return true;
2119                 default:
2120                         return false;
2121                 }
2122         case ATH9K_CAP_TKIP_MIC:
2123                 switch (capability) {
2124                 case 0:
2125                         return true;
2126                 case 1:
2127                         return (ah->sta_id1_defaults &
2128                                 AR_STA_ID1_CRPT_MIC_ENABLE) ? true :
2129                         false;
2130                 }
2131         case ATH9K_CAP_TKIP_SPLIT:
2132                 return (ah->misc_mode & AR_PCU_MIC_NEW_LOC_ENA) ?
2133                         false : true;
2134         case ATH9K_CAP_MCAST_KEYSRCH:
2135                 switch (capability) {
2136                 case 0:
2137                         return true;
2138                 case 1:
2139                         if (REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_ADHOC) {
2140                                 return false;
2141                         } else {
2142                                 return (ah->sta_id1_defaults &
2143                                         AR_STA_ID1_MCAST_KSRCH) ? true :
2144                                         false;
2145                         }
2146                 }
2147                 return false;
2148         case ATH9K_CAP_TXPOW:
2149                 switch (capability) {
2150                 case 0:
2151                         return 0;
2152                 case 1:
2153                         *result = regulatory->power_limit;
2154                         return 0;
2155                 case 2:
2156                         *result = regulatory->max_power_level;
2157                         return 0;
2158                 case 3:
2159                         *result = regulatory->tp_scale;
2160                         return 0;
2161                 }
2162                 return false;
2163         case ATH9K_CAP_DS:
2164                 return (AR_SREV_9280_20_OR_LATER(ah) &&
2165                         (ah->eep_ops->get_eeprom(ah, EEP_RC_CHAIN_MASK) == 1))
2166                         ? false : true;
2167         default:
2168                 return false;
2169         }
2170 }
2171 EXPORT_SYMBOL(ath9k_hw_getcapability);
2172
2173 bool ath9k_hw_setcapability(struct ath_hw *ah, enum ath9k_capability_type type,
2174                             u32 capability, u32 setting, int *status)
2175 {
2176         switch (type) {
2177         case ATH9K_CAP_TKIP_MIC:
2178                 if (setting)
2179                         ah->sta_id1_defaults |=
2180                                 AR_STA_ID1_CRPT_MIC_ENABLE;
2181                 else
2182                         ah->sta_id1_defaults &=
2183                                 ~AR_STA_ID1_CRPT_MIC_ENABLE;
2184                 return true;
2185         case ATH9K_CAP_MCAST_KEYSRCH:
2186                 if (setting)
2187                         ah->sta_id1_defaults |= AR_STA_ID1_MCAST_KSRCH;
2188                 else
2189                         ah->sta_id1_defaults &= ~AR_STA_ID1_MCAST_KSRCH;
2190                 return true;
2191         default:
2192                 return false;
2193         }
2194 }
2195 EXPORT_SYMBOL(ath9k_hw_setcapability);
2196
2197 /****************************/
2198 /* GPIO / RFKILL / Antennae */
2199 /****************************/
2200
2201 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
2202                                          u32 gpio, u32 type)
2203 {
2204         int addr;
2205         u32 gpio_shift, tmp;
2206
2207         if (gpio > 11)
2208                 addr = AR_GPIO_OUTPUT_MUX3;
2209         else if (gpio > 5)
2210                 addr = AR_GPIO_OUTPUT_MUX2;
2211         else
2212                 addr = AR_GPIO_OUTPUT_MUX1;
2213
2214         gpio_shift = (gpio % 6) * 5;
2215
2216         if (AR_SREV_9280_20_OR_LATER(ah)
2217             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2218                 REG_RMW(ah, addr, (type << gpio_shift),
2219                         (0x1f << gpio_shift));
2220         } else {
2221                 tmp = REG_READ(ah, addr);
2222                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2223                 tmp &= ~(0x1f << gpio_shift);
2224                 tmp |= (type << gpio_shift);
2225                 REG_WRITE(ah, addr, tmp);
2226         }
2227 }
2228
2229 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2230 {
2231         u32 gpio_shift;
2232
2233         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2234
2235         gpio_shift = gpio << 1;
2236
2237         REG_RMW(ah,
2238                 AR_GPIO_OE_OUT,
2239                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2240                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2241 }
2242 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2243
2244 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2245 {
2246 #define MS_REG_READ(x, y) \
2247         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2248
2249         if (gpio >= ah->caps.num_gpio_pins)
2250                 return 0xffffffff;
2251
2252         if (AR_SREV_9300_20_OR_LATER(ah))
2253                 return MS_REG_READ(AR9300, gpio) != 0;
2254         else if (AR_SREV_9271(ah))
2255                 return MS_REG_READ(AR9271, gpio) != 0;
2256         else if (AR_SREV_9287_10_OR_LATER(ah))
2257                 return MS_REG_READ(AR9287, gpio) != 0;
2258         else if (AR_SREV_9285_10_OR_LATER(ah))
2259                 return MS_REG_READ(AR9285, gpio) != 0;
2260         else if (AR_SREV_9280_10_OR_LATER(ah))
2261                 return MS_REG_READ(AR928X, gpio) != 0;
2262         else
2263                 return MS_REG_READ(AR, gpio) != 0;
2264 }
2265 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2266
2267 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2268                          u32 ah_signal_type)
2269 {
2270         u32 gpio_shift;
2271
2272         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2273
2274         gpio_shift = 2 * gpio;
2275
2276         REG_RMW(ah,
2277                 AR_GPIO_OE_OUT,
2278                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2279                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2280 }
2281 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2282
2283 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2284 {
2285         if (AR_SREV_9271(ah))
2286                 val = ~val;
2287
2288         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2289                 AR_GPIO_BIT(gpio));
2290 }
2291 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2292
2293 u32 ath9k_hw_getdefantenna(struct ath_hw *ah)
2294 {
2295         return REG_READ(ah, AR_DEF_ANTENNA) & 0x7;
2296 }
2297 EXPORT_SYMBOL(ath9k_hw_getdefantenna);
2298
2299 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2300 {
2301         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2302 }
2303 EXPORT_SYMBOL(ath9k_hw_setantenna);
2304
2305 /*********************/
2306 /* General Operation */
2307 /*********************/
2308
2309 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2310 {
2311         u32 bits = REG_READ(ah, AR_RX_FILTER);
2312         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2313
2314         if (phybits & AR_PHY_ERR_RADAR)
2315                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2316         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2317                 bits |= ATH9K_RX_FILTER_PHYERR;
2318
2319         return bits;
2320 }
2321 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2322
2323 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2324 {
2325         u32 phybits;
2326
2327         REG_WRITE(ah, AR_RX_FILTER, bits);
2328
2329         phybits = 0;
2330         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2331                 phybits |= AR_PHY_ERR_RADAR;
2332         if (bits & ATH9K_RX_FILTER_PHYERR)
2333                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2334         REG_WRITE(ah, AR_PHY_ERR, phybits);
2335
2336         if (phybits)
2337                 REG_WRITE(ah, AR_RXCFG,
2338                           REG_READ(ah, AR_RXCFG) | AR_RXCFG_ZLFDMA);
2339         else
2340                 REG_WRITE(ah, AR_RXCFG,
2341                           REG_READ(ah, AR_RXCFG) & ~AR_RXCFG_ZLFDMA);
2342 }
2343 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2344
2345 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2346 {
2347         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2348                 return false;
2349
2350         ath9k_hw_init_pll(ah, NULL);
2351         return true;
2352 }
2353 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2354
2355 bool ath9k_hw_disable(struct ath_hw *ah)
2356 {
2357         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2358                 return false;
2359
2360         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2361                 return false;
2362
2363         ath9k_hw_init_pll(ah, NULL);
2364         return true;
2365 }
2366 EXPORT_SYMBOL(ath9k_hw_disable);
2367
2368 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit)
2369 {
2370         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2371         struct ath9k_channel *chan = ah->curchan;
2372         struct ieee80211_channel *channel = chan->chan;
2373
2374         regulatory->power_limit = min(limit, (u32) MAX_RATE_POWER);
2375
2376         ah->eep_ops->set_txpower(ah, chan,
2377                                  ath9k_regd_get_ctl(regulatory, chan),
2378                                  channel->max_antenna_gain * 2,
2379                                  channel->max_power * 2,
2380                                  min((u32) MAX_RATE_POWER,
2381                                  (u32) regulatory->power_limit));
2382 }
2383 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2384
2385 void ath9k_hw_setmac(struct ath_hw *ah, const u8 *mac)
2386 {
2387         memcpy(ath9k_hw_common(ah)->macaddr, mac, ETH_ALEN);
2388 }
2389 EXPORT_SYMBOL(ath9k_hw_setmac);
2390
2391 void ath9k_hw_setopmode(struct ath_hw *ah)
2392 {
2393         ath9k_hw_set_operating_mode(ah, ah->opmode);
2394 }
2395 EXPORT_SYMBOL(ath9k_hw_setopmode);
2396
2397 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2398 {
2399         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2400         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2401 }
2402 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2403
2404 void ath9k_hw_write_associd(struct ath_hw *ah)
2405 {
2406         struct ath_common *common = ath9k_hw_common(ah);
2407
2408         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2409         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2410                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2411 }
2412 EXPORT_SYMBOL(ath9k_hw_write_associd);
2413
2414 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2415 {
2416         u64 tsf;
2417
2418         tsf = REG_READ(ah, AR_TSF_U32);
2419         tsf = (tsf << 32) | REG_READ(ah, AR_TSF_L32);
2420
2421         return tsf;
2422 }
2423 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2424
2425 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2426 {
2427         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2428         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2429 }
2430 EXPORT_SYMBOL(ath9k_hw_settsf64);
2431
2432 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2433 {
2434         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2435                            AH_TSF_WRITE_TIMEOUT))
2436                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
2437                           "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2438
2439         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2440 }
2441 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2442
2443 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting)
2444 {
2445         if (setting)
2446                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2447         else
2448                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2449 }
2450 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2451
2452 /*
2453  *  Extend 15-bit time stamp from rx descriptor to
2454  *  a full 64-bit TSF using the current h/w TSF.
2455 */
2456 u64 ath9k_hw_extend_tsf(struct ath_hw *ah, u32 rstamp)
2457 {
2458         u64 tsf;
2459
2460         tsf = ath9k_hw_gettsf64(ah);
2461         if ((tsf & 0x7fff) < rstamp)
2462                 tsf -= 0x8000;
2463         return (tsf & ~0x7fff) | rstamp;
2464 }
2465 EXPORT_SYMBOL(ath9k_hw_extend_tsf);
2466
2467 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2468 {
2469         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2470         u32 macmode;
2471
2472         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2473                 macmode = AR_2040_JOINED_RX_CLEAR;
2474         else
2475                 macmode = 0;
2476
2477         REG_WRITE(ah, AR_2040_MODE, macmode);
2478 }
2479
2480 /* HW Generic timers configuration */
2481
2482 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2483 {
2484         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2485         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2486         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2487         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2488         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2489         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2490         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2491         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2492         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2493         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2494                                 AR_NDP2_TIMER_MODE, 0x0002},
2495         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2496                                 AR_NDP2_TIMER_MODE, 0x0004},
2497         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2498                                 AR_NDP2_TIMER_MODE, 0x0008},
2499         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2500                                 AR_NDP2_TIMER_MODE, 0x0010},
2501         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2502                                 AR_NDP2_TIMER_MODE, 0x0020},
2503         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2504                                 AR_NDP2_TIMER_MODE, 0x0040},
2505         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2506                                 AR_NDP2_TIMER_MODE, 0x0080}
2507 };
2508
2509 /* HW generic timer primitives */
2510
2511 /* compute and clear index of rightmost 1 */
2512 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2513 {
2514         u32 b;
2515
2516         b = *mask;
2517         b &= (0-b);
2518         *mask &= ~b;
2519         b *= debruijn32;
2520         b >>= 27;
2521
2522         return timer_table->gen_timer_index[b];
2523 }
2524
2525 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2526 {
2527         return REG_READ(ah, AR_TSF_L32);
2528 }
2529 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2530
2531 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2532                                           void (*trigger)(void *),
2533                                           void (*overflow)(void *),
2534                                           void *arg,
2535                                           u8 timer_index)
2536 {
2537         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2538         struct ath_gen_timer *timer;
2539
2540         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2541
2542         if (timer == NULL) {
2543                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
2544                           "Failed to allocate memory"
2545                           "for hw timer[%d]\n", timer_index);
2546                 return NULL;
2547         }
2548
2549         /* allocate a hardware generic timer slot */
2550         timer_table->timers[timer_index] = timer;
2551         timer->index = timer_index;
2552         timer->trigger = trigger;
2553         timer->overflow = overflow;
2554         timer->arg = arg;
2555
2556         return timer;
2557 }
2558 EXPORT_SYMBOL(ath_gen_timer_alloc);
2559
2560 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2561                               struct ath_gen_timer *timer,
2562                               u32 timer_next,
2563                               u32 timer_period)
2564 {
2565         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2566         u32 tsf;
2567
2568         BUG_ON(!timer_period);
2569
2570         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
2571
2572         tsf = ath9k_hw_gettsf32(ah);
2573
2574         ath_print(ath9k_hw_common(ah), ATH_DBG_HWTIMER,
2575                   "curent tsf %x period %x"
2576                   "timer_next %x\n", tsf, timer_period, timer_next);
2577
2578         /*
2579          * Pull timer_next forward if the current TSF already passed it
2580          * because of software latency
2581          */
2582         if (timer_next < tsf)
2583                 timer_next = tsf + timer_period;
2584
2585         /*
2586          * Program generic timer registers
2587          */
2588         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
2589                  timer_next);
2590         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
2591                   timer_period);
2592         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2593                     gen_tmr_configuration[timer->index].mode_mask);
2594
2595         /* Enable both trigger and thresh interrupt masks */
2596         REG_SET_BIT(ah, AR_IMR_S5,
2597                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2598                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2599 }
2600 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
2601
2602 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
2603 {
2604         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2605
2606         if ((timer->index < AR_FIRST_NDP_TIMER) ||
2607                 (timer->index >= ATH_MAX_GEN_TIMER)) {
2608                 return;
2609         }
2610
2611         /* Clear generic timer enable bits. */
2612         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2613                         gen_tmr_configuration[timer->index].mode_mask);
2614
2615         /* Disable both trigger and thresh interrupt masks */
2616         REG_CLR_BIT(ah, AR_IMR_S5,
2617                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2618                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2619
2620         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
2621 }
2622 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
2623
2624 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
2625 {
2626         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2627
2628         /* free the hardware generic timer slot */
2629         timer_table->timers[timer->index] = NULL;
2630         kfree(timer);
2631 }
2632 EXPORT_SYMBOL(ath_gen_timer_free);
2633
2634 /*
2635  * Generic Timer Interrupts handling
2636  */
2637 void ath_gen_timer_isr(struct ath_hw *ah)
2638 {
2639         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2640         struct ath_gen_timer *timer;
2641         struct ath_common *common = ath9k_hw_common(ah);
2642         u32 trigger_mask, thresh_mask, index;
2643
2644         /* get hardware generic timer interrupt status */
2645         trigger_mask = ah->intr_gen_timer_trigger;
2646         thresh_mask = ah->intr_gen_timer_thresh;
2647         trigger_mask &= timer_table->timer_mask.val;
2648         thresh_mask &= timer_table->timer_mask.val;
2649
2650         trigger_mask &= ~thresh_mask;
2651
2652         while (thresh_mask) {
2653                 index = rightmost_index(timer_table, &thresh_mask);
2654                 timer = timer_table->timers[index];
2655                 BUG_ON(!timer);
2656                 ath_print(common, ATH_DBG_HWTIMER,
2657                           "TSF overflow for Gen timer %d\n", index);
2658                 timer->overflow(timer->arg);
2659         }
2660
2661         while (trigger_mask) {
2662                 index = rightmost_index(timer_table, &trigger_mask);
2663                 timer = timer_table->timers[index];
2664                 BUG_ON(!timer);
2665                 ath_print(common, ATH_DBG_HWTIMER,
2666                           "Gen timer[%d] trigger\n", index);
2667                 timer->trigger(timer->arg);
2668         }
2669 }
2670 EXPORT_SYMBOL(ath_gen_timer_isr);
2671
2672 /********/
2673 /* HTC  */
2674 /********/
2675
2676 void ath9k_hw_htc_resetinit(struct ath_hw *ah)
2677 {
2678         ah->htc_reset_init = true;
2679 }
2680 EXPORT_SYMBOL(ath9k_hw_htc_resetinit);
2681
2682 static struct {
2683         u32 version;
2684         const char * name;
2685 } ath_mac_bb_names[] = {
2686         /* Devices with external radios */
2687         { AR_SREV_VERSION_5416_PCI,     "5416" },
2688         { AR_SREV_VERSION_5416_PCIE,    "5418" },
2689         { AR_SREV_VERSION_9100,         "9100" },
2690         { AR_SREV_VERSION_9160,         "9160" },
2691         /* Single-chip solutions */
2692         { AR_SREV_VERSION_9280,         "9280" },
2693         { AR_SREV_VERSION_9285,         "9285" },
2694         { AR_SREV_VERSION_9287,         "9287" },
2695         { AR_SREV_VERSION_9271,         "9271" },
2696         { AR_SREV_VERSION_9300,         "9300" },
2697 };
2698
2699 /* For devices with external radios */
2700 static struct {
2701         u16 version;
2702         const char * name;
2703 } ath_rf_names[] = {
2704         { 0,                            "5133" },
2705         { AR_RAD5133_SREV_MAJOR,        "5133" },
2706         { AR_RAD5122_SREV_MAJOR,        "5122" },
2707         { AR_RAD2133_SREV_MAJOR,        "2133" },
2708         { AR_RAD2122_SREV_MAJOR,        "2122" }
2709 };
2710
2711 /*
2712  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
2713  */
2714 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
2715 {
2716         int i;
2717
2718         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
2719                 if (ath_mac_bb_names[i].version == mac_bb_version) {
2720                         return ath_mac_bb_names[i].name;
2721                 }
2722         }
2723
2724         return "????";
2725 }
2726
2727 /*
2728  * Return the RF name. "????" is returned if the RF is unknown.
2729  * Used for devices with external radios.
2730  */
2731 static const char *ath9k_hw_rf_name(u16 rf_version)
2732 {
2733         int i;
2734
2735         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
2736                 if (ath_rf_names[i].version == rf_version) {
2737                         return ath_rf_names[i].name;
2738                 }
2739         }
2740
2741         return "????";
2742 }
2743
2744 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
2745 {
2746         int used;
2747
2748         /* chipsets >= AR9280 are single-chip */
2749         if (AR_SREV_9280_10_OR_LATER(ah)) {
2750                 used = snprintf(hw_name, len,
2751                                "Atheros AR%s Rev:%x",
2752                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2753                                ah->hw_version.macRev);
2754         }
2755         else {
2756                 used = snprintf(hw_name, len,
2757                                "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
2758                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2759                                ah->hw_version.macRev,
2760                                ath9k_hw_rf_name((ah->hw_version.analog5GhzRev &
2761                                                 AR_RADIO_SREV_MAJOR)),
2762                                ah->hw_version.phyRev);
2763         }
2764
2765         hw_name[used] = '\0';
2766 }
2767 EXPORT_SYMBOL(ath9k_hw_name);