drivers/net/wireless/intel/iwlwifi/pcie/internal.h

   1 /******************************************************************************
   2  *
   3  * Copyright(c) 2003 - 2015 Intel Corporation. All rights reserved.
   4  * Copyright(c) 2013 - 2015 Intel Mobile Communications GmbH
   5  * Copyright(c) 2016 - 2017 Intel Deutschland GmbH
   6  *
   7  * Portions of this file are derived from the ipw3945 project, as well
   8  * as portions of the ieee80211 subsystem header files.
   9  *
  10  * This program is free software; you can redistribute it and/or modify it
  11  * under the terms of version 2 of the GNU General Public License as
  12  * published by the Free Software Foundation.
  13  *
  14  * This program is distributed in the hope that it will be useful, but WITHOUT
  15  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  16  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  17  * more details.
  18  *
  19  * You should have received a copy of the GNU General Public License along with
  20  * this program; if not, write to the Free Software Foundation, Inc.,
  21  * 51 Franklin Street, Fifth Floor, Boston, MA 02110, USA
  22  *
  23  * The full GNU General Public License is included in this distribution in the
  24  * file called LICENSE.
  25  *
  26  * Contact Information:
  27  *  Intel Linux Wireless <linuxwifi@intel.com>
  28  * Intel Corporation, 5200 N.E. Elam Young Parkway, Hillsboro, OR 97124-6497
  29  *
  30  *****************************************************************************/
  31 #ifndef __iwl_trans_int_pcie_h__
  32 #define __iwl_trans_int_pcie_h__
  33
  34 #include <linux/spinlock.h>
  35 #include <linux/interrupt.h>
  36 #include <linux/skbuff.h>
  37 #include <linux/wait.h>
  38 #include <linux/pci.h>
  39 #include <linux/timer.h>
  40 #include <linux/cpu.h>
  41
  42 #include "iwl-fh.h"
  43 #include "iwl-csr.h"
  44 #include "iwl-trans.h"
  45 #include "iwl-debug.h"
  46 #include "iwl-io.h"
  47 #include "iwl-op-mode.h"
  48
  49 /* We need 2 entries for the TX command and header, and another one might
  50  * be needed for potential data in the SKB's head. The remaining ones can
  51  * be used for frags.
  52  */
  53 #define IWL_PCIE_MAX_FRAGS(x) (x->max_tbs - 3)
  54
  55 /*
  56  * RX related structures and functions
  57  */
  58 #define RX_NUM_QUEUES 1
  59 #define RX_POST_REQ_ALLOC 2
  60 #define RX_CLAIM_REQ_ALLOC 8
  61 #define RX_PENDING_WATERMARK 16
  62
  63 struct iwl_host_cmd;
  64
  65 /*This file includes the declaration that are internal to the
  66  * trans_pcie layer */
  67
  68 /**
  69  * struct iwl_rx_mem_buffer
  70  * @page_dma: bus address of rxb page
  71  * @page: driver's pointer to the rxb page
  72  * @invalid: rxb is in driver ownership - not owned by HW
  73  * @vid: index of this rxb in the global table
  74  */
  75 struct iwl_rx_mem_buffer {
  76         dma_addr_t page_dma;
  77         struct page *page;
  78         u16 vid;
  79         bool invalid;
  80         struct list_head list;
  81 };
  82
  83 /**
  84  * struct isr_statistics - interrupt statistics
  85  *
  86  */
  87 struct isr_statistics {
  88         u32 hw;
  89         u32 sw;
  90         u32 err_code;
  91         u32 sch;
  92         u32 alive;
  93         u32 rfkill;
  94         u32 ctkill;
  95         u32 wakeup;
  96         u32 rx;
  97         u32 tx;
  98         u32 unhandled;
  99 };
 100
 101 /**
 102  * struct iwl_rxq - Rx queue
 103  * @id: queue index
 104  * @bd: driver's pointer to buffer of receive buffer descriptors (rbd).
 105  *      Address size is 32 bit in pre-9000 devices and 64 bit in 9000 devices.
 106  * @bd_dma: bus address of buffer of receive buffer descriptors (rbd)
 107  * @ubd: driver's pointer to buffer of used receive buffer descriptors (rbd)
 108  * @ubd_dma: physical address of buffer of used receive buffer descriptors (rbd)
 109  * @read: Shared index to newest available Rx buffer
 110  * @write: Shared index to oldest written Rx packet
 111  * @free_count: Number of pre-allocated buffers in rx_free
 112  * @used_count: Number of RBDs handled to allocator to use for allocation
 113  * @write_actual:
 114  * @rx_free: list of RBDs with allocated RB ready for use
 115  * @rx_used: list of RBDs with no RB attached
 116  * @need_update: flag to indicate we need to update read/write index
 117  * @rb_stts: driver's pointer to receive buffer status
 118  * @rb_stts_dma: bus address of receive buffer status
 119  * @lock:
 120  * @queue: actual rx queue. Not used for multi-rx queue.
 121  *
 122  * NOTE:  rx_free and rx_used are used as a FIFO for iwl_rx_mem_buffers
 123  */
 124 struct iwl_rxq {
 125         int id;
 126         void *bd;
 127         dma_addr_t bd_dma;
 128         __le32 *used_bd;
 129         dma_addr_t used_bd_dma;
 130         u32 read;
 131         u32 write;
 132         u32 free_count;
 133         u32 used_count;
 134         u32 write_actual;
 135         u32 queue_size;
 136         struct list_head rx_free;
 137         struct list_head rx_used;
 138         bool need_update;
 139         struct iwl_rb_status *rb_stts;
 140         dma_addr_t rb_stts_dma;
 141         spinlock_t lock;
 142         struct napi_struct napi;
 143         struct iwl_rx_mem_buffer *queue[RX_QUEUE_SIZE];
 144 };
 145
 146 /**
 147  * struct iwl_rb_allocator - Rx allocator
 148  * @req_pending: number of requests the allcator had not processed yet
 149  * @req_ready: number of requests honored and ready for claiming
 150  * @rbd_allocated: RBDs with pages allocated and ready to be handled to
 151  *      the queue. This is a list of &struct iwl_rx_mem_buffer
 152  * @rbd_empty: RBDs with no page attached for allocator use. This is a list
 153  *      of &struct iwl_rx_mem_buffer
 154  * @lock: protects the rbd_allocated and rbd_empty lists
 155  * @alloc_wq: work queue for background calls
 156  * @rx_alloc: work struct for background calls
 157  */
 158 struct iwl_rb_allocator {
 159         atomic_t req_pending;
 160         atomic_t req_ready;
 161         struct list_head rbd_allocated;
 162         struct list_head rbd_empty;
 163         spinlock_t lock;
 164         struct workqueue_struct *alloc_wq;
 165         struct work_struct rx_alloc;
 166 };
 167
 168 struct iwl_dma_ptr {
 169         dma_addr_t dma;
 170         void *addr;
 171         size_t size;
 172 };
 173
 174 /**
 175  * iwl_queue_inc_wrap - increment queue index, wrap back to beginning
 176  * @index -- current index
 177  */
 178 static inline int iwl_queue_inc_wrap(int index)
 179 {
 180         return ++index & (TFD_QUEUE_SIZE_MAX - 1);
 181 }
 182
 183 /**
 184  * iwl_queue_dec_wrap - decrement queue index, wrap back to end
 185  * @index -- current index
 186  */
 187 static inline int iwl_queue_dec_wrap(int index)
 188 {
 189         return --index & (TFD_QUEUE_SIZE_MAX - 1);
 190 }
 191
 192 struct iwl_cmd_meta {
 193         /* only for SYNC commands, iff the reply skb is wanted */
 194         struct iwl_host_cmd *source;
 195         u32 flags;
 196         u32 tbs;
 197 };
 198
 199
 200 #define TFD_TX_CMD_SLOTS 256
 201 #define TFD_CMD_SLOTS 32
 202
 203 /*
 204  * The FH will write back to the first TB only, so we need to copy some data
 205  * into the buffer regardless of whether it should be mapped or not.
 206  * This indicates how big the first TB must be to include the scratch buffer
 207  * and the assigned PN.
 208  * Since PN location is 8 bytes at offset 12, it's 20 now.
 209  * If we make it bigger then allocations will be bigger and copy slower, so
 210  * that's probably not useful.
 211  */
 212 #define IWL_FIRST_TB_SIZE       20
 213 #define IWL_FIRST_TB_SIZE_ALIGN ALIGN(IWL_FIRST_TB_SIZE, 64)
 214
 215 struct iwl_pcie_txq_entry {
 216         struct iwl_device_cmd *cmd;
 217         struct sk_buff *skb;
 218         /* buffer to free after command completes */
 219         const void *free_buf;
 220         struct iwl_cmd_meta meta;
 221 };
 222
 223 struct iwl_pcie_first_tb_buf {
 224         u8 buf[IWL_FIRST_TB_SIZE_ALIGN];
 225 };
 226
 227 /**
 228  * struct iwl_txq - Tx Queue for DMA
 229  * @q: generic Rx/Tx queue descriptor
 230  * @tfds: transmit frame descriptors (DMA memory)
 231  * @first_tb_bufs: start of command headers, including scratch buffers, for
 232  *      the writeback -- this is DMA memory and an array holding one buffer
 233  *      for each command on the queue
 234  * @first_tb_dma: DMA address for the first_tb_bufs start
 235  * @entries: transmit entries (driver state)
 236  * @lock: queue lock
 237  * @stuck_timer: timer that fires if queue gets stuck
 238  * @trans_pcie: pointer back to transport (for timer)
 239  * @need_update: indicates need to update read/write index
 240  * @ampdu: true if this queue is an ampdu queue for an specific RA/TID
 241  * @wd_timeout: queue watchdog timeout (jiffies) - per queue
 242  * @frozen: tx stuck queue timer is frozen
 243  * @frozen_expiry_remainder: remember how long until the timer fires
 244  * @write_ptr: 1-st empty entry (index) host_w
 245  * @read_ptr: last used entry (index) host_r
 246  * @dma_addr:  physical addr for BD's
 247  * @n_window: safe queue window
 248  * @id: queue id
 249  * @low_mark: low watermark, resume queue if free space more than this
 250  * @high_mark: high watermark, stop queue if free space less than this
 251  *
 252  * A Tx queue consists of circular buffer of BDs (a.k.a. TFDs, transmit frame
 253  * descriptors) and required locking structures.
 254  *
 255  * Note the difference between TFD_QUEUE_SIZE_MAX and n_window: the hardware
 256  * always assumes 256 descriptors, so TFD_QUEUE_SIZE_MAX is always 256 (unless
 257  * there might be HW changes in the future). For the normal TX
 258  * queues, n_window, which is the size of the software queue data
 259  * is also 256; however, for the command queue, n_window is only
 260  * 32 since we don't need so many commands pending. Since the HW
 261  * still uses 256 BDs for DMA though, TFD_QUEUE_SIZE_MAX stays 256.
 262  * This means that we end up with the following:
 263  *  HW entries: | 0 | ... | N * 32 | ... | N * 32 + 31 | ... | 255 |
 264  *  SW entries:           | 0      | ... | 31          |
 265  * where N is a number between 0 and 7. This means that the SW
 266  * data is a window overlayed over the HW queue.
 267  */
 268 struct iwl_txq {
 269         void *tfds;
 270         struct iwl_pcie_first_tb_buf *first_tb_bufs;
 271         dma_addr_t first_tb_dma;
 272         struct iwl_pcie_txq_entry *entries;
 273         spinlock_t lock;
 274         unsigned long frozen_expiry_remainder;
 275         struct timer_list stuck_timer;
 276         struct iwl_trans_pcie *trans_pcie;
 277         bool need_update;
 278         bool frozen;
 279         bool ampdu;
 280         int block;
 281         unsigned long wd_timeout;
 282         struct sk_buff_head overflow_q;
 283
 284         int write_ptr;
 285         int read_ptr;
 286         dma_addr_t dma_addr;
 287         int n_window;
 288         u32 id;
 289         int low_mark;
 290         int high_mark;
 291 };
 292
 293 static inline dma_addr_t
 294 iwl_pcie_get_first_tb_dma(struct iwl_txq *txq, int idx)
 295 {
 296         return txq->first_tb_dma +
 297                sizeof(struct iwl_pcie_first_tb_buf) * idx;
 298 }
 299
 300 struct iwl_tso_hdr_page {
 301         struct page *page;
 302         u8 *pos;
 303 };
 304
 305 /**
 306  * enum iwl_shared_irq_flags - level of sharing for irq
 307  * @IWL_SHARED_IRQ_NON_RX: interrupt vector serves non rx causes.
 308  * @IWL_SHARED_IRQ_FIRST_RSS: interrupt vector serves first RSS queue.
 309  */
 310 enum iwl_shared_irq_flags {
 311         IWL_SHARED_IRQ_NON_RX           = BIT(0),
 312         IWL_SHARED_IRQ_FIRST_RSS        = BIT(1),
 313 };
 314
 315 /**
 316  * struct iwl_dram_data
 317  * @physical: page phy pointer
 318  * @block: pointer to the allocated block/page
 319  * @size: size of the block/page
 320  */
 321 struct iwl_dram_data {
 322         dma_addr_t physical;
 323         void *block;
 324         int size;
 325 };
 326
 327 /**
 328  * struct iwl_self_init_dram - dram data used by self init process
 329  * @fw: lmac and umac dram data
 330  * @fw_cnt: total number of items in array
 331  * @paging: paging dram data
 332  * @paging_cnt: total number of items in array
 333  */
 334 struct iwl_self_init_dram {
 335         struct iwl_dram_data *fw;
 336         int fw_cnt;
 337         struct iwl_dram_data *paging;
 338         int paging_cnt;
 339 };
 340
 341 /**
 342  * struct iwl_trans_pcie - PCIe transport specific data
 343  * @rxq: all the RX queue data
 344  * @rx_pool: initial pool of iwl_rx_mem_buffer for all the queues
 345  * @global_table: table mapping received VID from hw to rxb
 346  * @rba: allocator for RX replenishing
 347  * @ctxt_info: context information for FW self init
 348  * @ctxt_info_dma_addr: dma addr of context information
 349  * @init_dram: DRAM data of firmware image (including paging).
 350  *      Context information addresses will be taken from here.
 351  *      This is driver's local copy for keeping track of size and
 352  *      count for allocating and freeing the memory.
 353  * @trans: pointer to the generic transport area
 354  * @scd_base_addr: scheduler sram base address in SRAM
 355  * @scd_bc_tbls: pointer to the byte count table of the scheduler
 356  * @kw: keep warm address
 357  * @pci_dev: basic pci-network driver stuff
 358  * @hw_base: pci hardware address support
 359  * @ucode_write_complete: indicates that the ucode has been copied.
 360  * @ucode_write_waitq: wait queue for uCode load
 361  * @cmd_queue - command queue number
 362  * @rx_buf_size: Rx buffer size
 363  * @bc_table_dword: true if the BC table expects DWORD (as opposed to bytes)
 364  * @scd_set_active: should the transport configure the SCD for HCMD queue
 365  * @sw_csum_tx: if true, then the transport will compute the csum of the TXed
 366  *      frame.
 367  * @rx_page_order: page order for receive buffer size
 368  * @reg_lock: protect hw register access
 369  * @mutex: to protect stop_device / start_fw / start_hw
 370  * @cmd_in_flight: true when we have a host command in flight
 371  * @fw_mon_phys: physical address of the buffer for the firmware monitor
 372  * @fw_mon_page: points to the first page of the buffer for the firmware monitor
 373  * @fw_mon_size: size of the buffer for the firmware monitor
 374  * @msix_entries: array of MSI-X entries
 375  * @msix_enabled: true if managed to enable MSI-X
 376  * @shared_vec_mask: the type of causes the shared vector handles
 377  *      (see iwl_shared_irq_flags).
 378  * @alloc_vecs: the number of interrupt vectors allocated by the OS
 379  * @def_irq: default irq for non rx causes
 380  * @fh_init_mask: initial unmasked fh causes
 381  * @hw_init_mask: initial unmasked hw causes
 382  * @fh_mask: current unmasked fh causes
 383  * @hw_mask: current unmasked hw causes
 384  */
 385 struct iwl_trans_pcie {
 386         struct iwl_rxq *rxq;
 387         struct iwl_rx_mem_buffer rx_pool[RX_POOL_SIZE];
 388         struct iwl_rx_mem_buffer *global_table[RX_POOL_SIZE];
 389         struct iwl_rb_allocator rba;
 390         struct iwl_context_info *ctxt_info;
 391         dma_addr_t ctxt_info_dma_addr;
 392         struct iwl_self_init_dram init_dram;
 393         struct iwl_trans *trans;
 394
 395         struct net_device napi_dev;
 396
 397         struct __percpu iwl_tso_hdr_page *tso_hdr_page;
 398
 399         /* INT ICT Table */
 400         __le32 *ict_tbl;
 401         dma_addr_t ict_tbl_dma;
 402         int ict_index;
 403         bool use_ict;
 404         bool is_down;
 405         struct isr_statistics isr_stats;
 406
 407         spinlock_t irq_lock;
 408         struct mutex mutex;
 409         u32 inta_mask;
 410         u32 scd_base_addr;
 411         struct iwl_dma_ptr scd_bc_tbls;
 412         struct iwl_dma_ptr kw;
 413
 414         struct iwl_txq *txq_memory;
 415         struct iwl_txq *txq[IWL_MAX_HW_QUEUES];
 416         unsigned long queue_used[BITS_TO_LONGS(IWL_MAX_HW_QUEUES)];
 417         unsigned long queue_stopped[BITS_TO_LONGS(IWL_MAX_HW_QUEUES)];
 418
 419         /* PCI bus related data */
 420         struct pci_dev *pci_dev;
 421         void __iomem *hw_base;
 422
 423         bool ucode_write_complete;
 424         wait_queue_head_t ucode_write_waitq;
 425         wait_queue_head_t wait_command_queue;
 426         wait_queue_head_t d0i3_waitq;
 427
 428         u8 page_offs, dev_cmd_offs;
 429
 430         u8 cmd_queue;
 431         u8 cmd_fifo;
 432         unsigned int cmd_q_wdg_timeout;
 433         u8 n_no_reclaim_cmds;
 434         u8 no_reclaim_cmds[MAX_NO_RECLAIM_CMDS];
 435         u8 max_tbs;
 436         u16 tfd_size;
 437
 438         enum iwl_amsdu_size rx_buf_size;
 439         bool bc_table_dword;
 440         bool scd_set_active;
 441         bool sw_csum_tx;
 442         u32 rx_page_order;
 443
 444         /*protect hw register */
 445         spinlock_t reg_lock;
 446         bool cmd_hold_nic_awake;
 447         bool ref_cmd_in_flight;
 448
 449         dma_addr_t fw_mon_phys;
 450         struct page *fw_mon_page;
 451         u32 fw_mon_size;
 452
 453         struct msix_entry msix_entries[IWL_MAX_RX_HW_QUEUES];
 454         bool msix_enabled;
 455         u8 shared_vec_mask;
 456         u32 alloc_vecs;
 457         u32 def_irq;
 458         u32 fh_init_mask;
 459         u32 hw_init_mask;
 460         u32 fh_mask;
 461         u32 hw_mask;
 462         cpumask_t affinity_mask[IWL_MAX_RX_HW_QUEUES];
 463 };
 464
 465 static inline struct iwl_trans_pcie *
 466 IWL_TRANS_GET_PCIE_TRANS(struct iwl_trans *trans)
 467 {
 468         return (void *)trans->trans_specific;
 469 }
 470
 471 static inline struct iwl_trans *
 472 iwl_trans_pcie_get_trans(struct iwl_trans_pcie *trans_pcie)
 473 {
 474         return container_of((void *)trans_pcie, struct iwl_trans,
 475                             trans_specific);
 476 }
 477
 478 /*
 479  * Convention: trans API functions: iwl_trans_pcie_XXX
 480  *      Other functions: iwl_pcie_XXX
 481  */
 482 struct iwl_trans *iwl_trans_pcie_alloc(struct pci_dev *pdev,
 483                                        const struct pci_device_id *ent,
 484                                        const struct iwl_cfg *cfg);
 485 void iwl_trans_pcie_free(struct iwl_trans *trans);
 486
 487 /*****************************************************
 488 * RX
 489 ******************************************************/
 490 int iwl_pcie_rx_init(struct iwl_trans *trans);
 491 int iwl_pcie_gen2_rx_init(struct iwl_trans *trans);
 492 irqreturn_t iwl_pcie_msix_isr(int irq, void *data);
 493 irqreturn_t iwl_pcie_irq_handler(int irq, void *dev_id);
 494 irqreturn_t iwl_pcie_irq_msix_handler(int irq, void *dev_id);
 495 irqreturn_t iwl_pcie_irq_rx_msix_handler(int irq, void *dev_id);
 496 int iwl_pcie_rx_stop(struct iwl_trans *trans);
 497 void iwl_pcie_rx_free(struct iwl_trans *trans);
 498
 499 /*****************************************************
 500 * ICT - interrupt handling
 501 ******************************************************/
 502 irqreturn_t iwl_pcie_isr(int irq, void *data);
 503 int iwl_pcie_alloc_ict(struct iwl_trans *trans);
 504 void iwl_pcie_free_ict(struct iwl_trans *trans);
 505 void iwl_pcie_reset_ict(struct iwl_trans *trans);
 506 void iwl_pcie_disable_ict(struct iwl_trans *trans);
 507
 508 /*****************************************************
 509 * TX / HCMD
 510 ******************************************************/
 511 int iwl_pcie_tx_init(struct iwl_trans *trans);
 512 int iwl_pcie_gen2_tx_init(struct iwl_trans *trans);
 513 void iwl_pcie_tx_start(struct iwl_trans *trans, u32 scd_base_addr);
 514 int iwl_pcie_tx_stop(struct iwl_trans *trans);
 515 void iwl_pcie_tx_free(struct iwl_trans *trans);
 516 void iwl_trans_pcie_txq_enable(struct iwl_trans *trans, int queue, u16 ssn,
 517                                const struct iwl_trans_txq_scd_cfg *cfg,
 518                                unsigned int wdg_timeout);
 519 void iwl_trans_pcie_txq_disable(struct iwl_trans *trans, int queue,
 520                                 bool configure_scd);
 521 void iwl_trans_pcie_txq_set_shared_mode(struct iwl_trans *trans, u32 txq_id,
 522                                         bool shared_mode);
 523 void iwl_trans_pcie_log_scd_error(struct iwl_trans *trans,
 524                                   struct iwl_txq *txq);
 525 int iwl_trans_pcie_tx(struct iwl_trans *trans, struct sk_buff *skb,
 526                       struct iwl_device_cmd *dev_cmd, int txq_id);
 527 void iwl_pcie_txq_check_wrptrs(struct iwl_trans *trans);
 528 int iwl_trans_pcie_send_hcmd(struct iwl_trans *trans, struct iwl_host_cmd *cmd);
 529 void iwl_pcie_hcmd_complete(struct iwl_trans *trans,
 530                             struct iwl_rx_cmd_buffer *rxb);
 531 void iwl_trans_pcie_reclaim(struct iwl_trans *trans, int txq_id, int ssn,
 532                             struct sk_buff_head *skbs);
 533 void iwl_trans_pcie_tx_reset(struct iwl_trans *trans);
 534
 535 static inline u16 iwl_pcie_tfd_tb_get_len(struct iwl_trans *trans, void *_tfd,
 536                                           u8 idx)
 537 {
 538         if (trans->cfg->use_tfh) {
 539                 struct iwl_tfh_tfd *tfd = _tfd;
 540                 struct iwl_tfh_tb *tb = &tfd->tbs[idx];
 541
 542                 return le16_to_cpu(tb->tb_len);
 543         } else {
 544                 struct iwl_tfd *tfd = _tfd;
 545                 struct iwl_tfd_tb *tb = &tfd->tbs[idx];
 546
 547                 return le16_to_cpu(tb->hi_n_len) >> 4;
 548         }
 549 }
 550
 551 /*****************************************************
 552 * Error handling
 553 ******************************************************/
 554 void iwl_pcie_dump_csr(struct iwl_trans *trans);
 555
 556 /*****************************************************
 557 * Helpers
 558 ******************************************************/
 559 static inline void _iwl_disable_interrupts(struct iwl_trans *trans)
 560 {
 561         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 562
 563         clear_bit(STATUS_INT_ENABLED, &trans->status);
 564         if (!trans_pcie->msix_enabled) {
 565                 /* disable interrupts from uCode/NIC to host */
 566                 iwl_write32(trans, CSR_INT_MASK, 0x00000000);
 567
 568                 /* acknowledge/clear/reset any interrupts still pending
 569                  * from uCode or flow handler (Rx/Tx DMA) */
 570                 iwl_write32(trans, CSR_INT, 0xffffffff);
 571                 iwl_write32(trans, CSR_FH_INT_STATUS, 0xffffffff);
 572         } else {
 573                 /* disable all the interrupt we might use */
 574                 iwl_write32(trans, CSR_MSIX_FH_INT_MASK_AD,
 575                             trans_pcie->fh_init_mask);
 576                 iwl_write32(trans, CSR_MSIX_HW_INT_MASK_AD,
 577                             trans_pcie->hw_init_mask);
 578         }
 579         IWL_DEBUG_ISR(trans, "Disabled interrupts\n");
 580 }
 581
 582 static inline void iwl_disable_interrupts(struct iwl_trans *trans)
 583 {
 584         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 585
 586         spin_lock(&trans_pcie->irq_lock);
 587         _iwl_disable_interrupts(trans);
 588         spin_unlock(&trans_pcie->irq_lock);
 589 }
 590
 591 static inline void _iwl_enable_interrupts(struct iwl_trans *trans)
 592 {
 593         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 594
 595         IWL_DEBUG_ISR(trans, "Enabling interrupts\n");
 596         set_bit(STATUS_INT_ENABLED, &trans->status);
 597         if (!trans_pcie->msix_enabled) {
 598                 trans_pcie->inta_mask = CSR_INI_SET_MASK;
 599                 iwl_write32(trans, CSR_INT_MASK, trans_pcie->inta_mask);
 600         } else {
 601                 /*
 602                  * fh/hw_mask keeps all the unmasked causes.
 603                  * Unlike msi, in msix cause is enabled when it is unset.
 604                  */
 605                 trans_pcie->hw_mask = trans_pcie->hw_init_mask;
 606                 trans_pcie->fh_mask = trans_pcie->fh_init_mask;
 607                 iwl_write32(trans, CSR_MSIX_FH_INT_MASK_AD,
 608                             ~trans_pcie->fh_mask);
 609                 iwl_write32(trans, CSR_MSIX_HW_INT_MASK_AD,
 610                             ~trans_pcie->hw_mask);
 611         }
 612 }
 613
 614 static inline void iwl_enable_interrupts(struct iwl_trans *trans)
 615 {
 616         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 617
 618         spin_lock(&trans_pcie->irq_lock);
 619         _iwl_enable_interrupts(trans);
 620         spin_unlock(&trans_pcie->irq_lock);
 621 }
 622 static inline void iwl_enable_hw_int_msk_msix(struct iwl_trans *trans, u32 msk)
 623 {
 624         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 625
 626         iwl_write32(trans, CSR_MSIX_HW_INT_MASK_AD, ~msk);
 627         trans_pcie->hw_mask = msk;
 628 }
 629
 630 static inline void iwl_enable_fh_int_msk_msix(struct iwl_trans *trans, u32 msk)
 631 {
 632         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 633
 634         iwl_write32(trans, CSR_MSIX_FH_INT_MASK_AD, ~msk);
 635         trans_pcie->fh_mask = msk;
 636 }
 637
 638 static inline void iwl_enable_fw_load_int(struct iwl_trans *trans)
 639 {
 640         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 641
 642         IWL_DEBUG_ISR(trans, "Enabling FW load interrupt\n");
 643         if (!trans_pcie->msix_enabled) {
 644                 trans_pcie->inta_mask = CSR_INT_BIT_FH_TX;
 645                 iwl_write32(trans, CSR_INT_MASK, trans_pcie->inta_mask);
 646         } else {
 647                 iwl_write32(trans, CSR_MSIX_HW_INT_MASK_AD,
 648                             trans_pcie->hw_init_mask);
 649                 iwl_enable_fh_int_msk_msix(trans,
 650                                            MSIX_FH_INT_CAUSES_D2S_CH0_NUM);
 651         }
 652 }
 653
 654 static inline void *iwl_pcie_get_tfd(struct iwl_trans_pcie *trans_pcie,
 655                                      struct iwl_txq *txq, int idx)
 656 {
 657         return txq->tfds + trans_pcie->tfd_size * idx;
 658 }
 659
 660 static inline void iwl_enable_rfkill_int(struct iwl_trans *trans)
 661 {
 662         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 663
 664         IWL_DEBUG_ISR(trans, "Enabling rfkill interrupt\n");
 665         if (!trans_pcie->msix_enabled) {
 666                 trans_pcie->inta_mask = CSR_INT_BIT_RF_KILL;
 667                 iwl_write32(trans, CSR_INT_MASK, trans_pcie->inta_mask);
 668         } else {
 669                 iwl_write32(trans, CSR_MSIX_FH_INT_MASK_AD,
 670                             trans_pcie->fh_init_mask);
 671                 iwl_enable_hw_int_msk_msix(trans,
 672                                            MSIX_HW_INT_CAUSES_REG_RF_KILL);
 673         }
 674 }
 675
 676 static inline void iwl_wake_queue(struct iwl_trans *trans,
 677                                   struct iwl_txq *txq)
 678 {
 679         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 680
 681         if (test_and_clear_bit(txq->id, trans_pcie->queue_stopped)) {
 682                 IWL_DEBUG_TX_QUEUES(trans, "Wake hwq %d\n", txq->id);
 683                 iwl_op_mode_queue_not_full(trans->op_mode, txq->id);
 684         }
 685 }
 686
 687 static inline void iwl_stop_queue(struct iwl_trans *trans,
 688                                   struct iwl_txq *txq)
 689 {
 690         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 691
 692         if (!test_and_set_bit(txq->id, trans_pcie->queue_stopped)) {
 693                 iwl_op_mode_queue_full(trans->op_mode, txq->id);
 694                 IWL_DEBUG_TX_QUEUES(trans, "Stop hwq %d\n", txq->id);
 695         } else
 696                 IWL_DEBUG_TX_QUEUES(trans, "hwq %d already stopped\n",
 697                                     txq->id);
 698 }
 699
 700 static inline bool iwl_queue_used(const struct iwl_txq *q, int i)
 701 {
 702         return q->write_ptr >= q->read_ptr ?
 703                 (i >= q->read_ptr && i < q->write_ptr) :
 704                 !(i < q->read_ptr && i >= q->write_ptr);
 705 }
 706
 707 static inline u8 get_cmd_index(struct iwl_txq *q, u32 index)
 708 {
 709         return index & (q->n_window - 1);
 710 }
 711
 712 static inline bool iwl_is_rfkill_set(struct iwl_trans *trans)
 713 {
 714         lockdep_assert_held(&IWL_TRANS_GET_PCIE_TRANS(trans)->mutex);
 715
 716         return !(iwl_read32(trans, CSR_GP_CNTRL) &
 717                 CSR_GP_CNTRL_REG_FLAG_HW_RF_KILL_SW);
 718 }
 719
 720 static inline void __iwl_trans_pcie_set_bits_mask(struct iwl_trans *trans,
 721                                                   u32 reg, u32 mask, u32 value)
 722 {
 723         u32 v;
 724
 725 #ifdef CONFIG_IWLWIFI_DEBUG
 726         WARN_ON_ONCE(value & ~mask);
 727 #endif
 728
 729         v = iwl_read32(trans, reg);
 730         v &= ~mask;
 731         v |= value;
 732         iwl_write32(trans, reg, v);
 733 }
 734
 735 static inline void __iwl_trans_pcie_clear_bit(struct iwl_trans *trans,
 736                                               u32 reg, u32 mask)
 737 {
 738         __iwl_trans_pcie_set_bits_mask(trans, reg, mask, 0);
 739 }
 740
 741 static inline void __iwl_trans_pcie_set_bit(struct iwl_trans *trans,
 742                                             u32 reg, u32 mask)
 743 {
 744         __iwl_trans_pcie_set_bits_mask(trans, reg, mask, mask);
 745 }
 746
 747 void iwl_trans_pcie_rf_kill(struct iwl_trans *trans, bool state);
 748
 749 #ifdef CONFIG_IWLWIFI_DEBUGFS
 750 int iwl_trans_pcie_dbgfs_register(struct iwl_trans *trans);
 751 #else
 752 static inline int iwl_trans_pcie_dbgfs_register(struct iwl_trans *trans)
 753 {
 754         return 0;
 755 }
 756 #endif
 757
 758 int iwl_pci_fw_exit_d0i3(struct iwl_trans *trans);
 759 int iwl_pci_fw_enter_d0i3(struct iwl_trans *trans);
 760
 761 void iwl_pcie_enable_rx_wake(struct iwl_trans *trans, bool enable);
 762
 763 /* common functions that are used by gen2 transport */
 764 void iwl_pcie_apm_config(struct iwl_trans *trans);
 765 int iwl_pcie_prepare_card_hw(struct iwl_trans *trans);
 766 void iwl_pcie_synchronize_irqs(struct iwl_trans *trans);
 767 bool iwl_trans_check_hw_rf_kill(struct iwl_trans *trans);
 768 void iwl_pcie_txq_free_tfd(struct iwl_trans *trans, struct iwl_txq *txq);
 769 int iwl_queue_space(const struct iwl_txq *q);
 770 int iwl_pcie_apm_stop_master(struct iwl_trans *trans);
 771 void iwl_pcie_conf_msix_hw(struct iwl_trans_pcie *trans_pcie);
 772
 773 /* transport gen 2 exported functions */
 774 int iwl_trans_pcie_gen2_start_fw(struct iwl_trans *trans,
 775                                  const struct fw_img *fw, bool run_in_rfkill);
 776 void iwl_trans_pcie_gen2_fw_alive(struct iwl_trans *trans, u32 scd_addr);
 777 int iwl_trans_pcie_dyn_txq_alloc(struct iwl_trans *trans,
 778                                  struct iwl_tx_queue_cfg_cmd *cmd,
 779                                  int cmd_id,
 780                                  unsigned int timeout);
 781 void iwl_trans_pcie_dyn_txq_free(struct iwl_trans *trans, int queue);
 782 int iwl_trans_pcie_gen2_tx(struct iwl_trans *trans, struct sk_buff *skb,
 783                            struct iwl_device_cmd *dev_cmd, int txq_id);
 784 int iwl_trans_pcie_gen2_send_hcmd(struct iwl_trans *trans,
 785                                   struct iwl_host_cmd *cmd);
 786 void iwl_trans_pcie_gen2_stop_device(struct iwl_trans *trans,
 787                                      bool low_power);
 788 void _iwl_trans_pcie_gen2_stop_device(struct iwl_trans *trans, bool low_power);
 789
 790 #endif /* __iwl_trans_int_pcie_h__ */