drivers/net/wireless/iwlwifi/iwl-csr.h

   1 /******************************************************************************
   2  *
   3  * This file is provided under a dual BSD/GPLv2 license.  When using or
   4  * redistributing this file, you may do so under either license.
   5  *
   6  * GPL LICENSE SUMMARY
   7  *
   8  * Copyright(c) 2005 - 2009 Intel Corporation. All rights reserved.
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of version 2 of the GNU General Public License as
  12  * published by the Free Software Foundation.
  13  *
  14  * This program is distributed in the hope that it will be useful, but
  15  * WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  17  * General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 51 Franklin Street, Fifth Floor, Boston, MA 02110,
  22  * USA
  23  *
  24  * The full GNU General Public License is included in this distribution
  25  * in the file called LICENSE.GPL.
  26  *
  27  * Contact Information:
  28  *  Intel Linux Wireless <ilw@linux.intel.com>
  29  * Intel Corporation, 5200 N.E. Elam Young Parkway, Hillsboro, OR 97124-6497
  30  *
  31  * BSD LICENSE
  32  *
  33  * Copyright(c) 2005 - 2009 Intel Corporation. All rights reserved.
  34  * All rights reserved.
  35  *
  36  * Redistribution and use in source and binary forms, with or without
  37  * modification, are permitted provided that the following conditions
  38  * are met:
  39  *
  40  *  * Redistributions of source code must retain the above copyright
  41  *    notice, this list of conditions and the following disclaimer.
  42  *  * Redistributions in binary form must reproduce the above copyright
  43  *    notice, this list of conditions and the following disclaimer in
  44  *    the documentation and/or other materials provided with the
  45  *    distribution.
  46  *  * Neither the name Intel Corporation nor the names of its
  47  *    contributors may be used to endorse or promote products derived
  48  *    from this software without specific prior written permission.
  49  *
  50  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  51  * "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  52  * LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
  53  * A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
  54  * OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  55  * SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
  56  * LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  57  * DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  58  * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  59  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  60  * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  61  *
  62  *****************************************************************************/
  63 #ifndef __iwl_csr_h__
  64 #define __iwl_csr_h__
  65 /*
  66  * CSR (control and status registers)
  67  *
  68  * CSR registers are mapped directly into PCI bus space, and are accessible
  69  * whenever platform supplies power to device, even when device is in
  70  * low power states due to driver-invoked device resets
  71  * (e.g. CSR_RESET_REG_FLAG_SW_RESET) or uCode-driven power-saving modes.
  72  *
  73  * Use iwl_write32() and iwl_read32() family to access these registers;
  74  * these provide simple PCI bus access, without waking up the MAC.
  75  * Do not use iwl_write_direct32() family for these registers;
  76  * no need to "grab nic access" via CSR_GP_CNTRL_REG_FLAG_MAC_ACCESS_REQ.
  77  * The MAC (uCode processor, etc.) does not need to be powered up for accessing
  78  * the CSR registers.
  79  *
  80  * NOTE:  Newer devices using one-time-programmable (OTP) memory
  81  *        require device to be awake in order to read this memory
  82  *        via CSR_EEPROM and CSR_OTP registers
  83  */
  84 #define CSR_BASE    (0x000)
  85
  86 #define CSR_HW_IF_CONFIG_REG    (CSR_BASE+0x000) /* hardware interface config */
  87 #define CSR_INT_COALESCING      (CSR_BASE+0x004) /* accum ints, 32-usec units */
  88 #define CSR_INT                 (CSR_BASE+0x008) /* host interrupt status/ack */
  89 #define CSR_INT_MASK            (CSR_BASE+0x00c) /* host interrupt enable */
  90 #define CSR_FH_INT_STATUS       (CSR_BASE+0x010) /* busmaster int status/ack*/
  91 #define CSR_GPIO_IN             (CSR_BASE+0x018) /* read external chip pins */
  92 #define CSR_RESET               (CSR_BASE+0x020) /* busmaster enable, NMI, etc*/
  93 #define CSR_GP_CNTRL            (CSR_BASE+0x024)
  94
  95 /* 2nd byte of CSR_INT_COALESCING, not accessible via iwl_write32()! */
  96 #define CSR_INT_PERIODIC_REG    (CSR_BASE+0x005)
  97
  98 /*
  99  * Hardware revision info
 100  * Bit fields:
 101  * 31-8:  Reserved
 102  *  7-4:  Type of device:  see CSR_HW_REV_TYPE_xxx definitions
 103  *  3-2:  Revision step:  0 = A, 1 = B, 2 = C, 3 = D
 104  *  1-0:  "Dash" (-) value, as in A-1, etc.
 105  *
 106  * NOTE:  Revision step affects calculation of CCK txpower for 4965.
 107  * NOTE:  See also CSR_HW_REV_WA_REG (work-around for bug in 4965).
 108  */
 109 #define CSR_HW_REV              (CSR_BASE+0x028)
 110
 111 /*
 112  * EEPROM and OTP (one-time-programmable) memory reads
 113  *
 114  * NOTE:  For (newer) devices using OTP, device must be awake, initialized via
 115  *        apm_ops.init() in order to read.  Older devices (3945/4965/5000)
 116  *        use EEPROM and do not require this.
 117  */
 118 #define CSR_EEPROM_REG          (CSR_BASE+0x02c)
 119 #define CSR_EEPROM_GP           (CSR_BASE+0x030)
 120 #define CSR_OTP_GP_REG          (CSR_BASE+0x034)
 121
 122 #define CSR_GIO_REG             (CSR_BASE+0x03C)
 123 #define CSR_GP_UCODE_REG        (CSR_BASE+0x048)
 124 #define CSR_GP_DRIVER_REG       (CSR_BASE+0x050)
 125
 126 /*
 127  * UCODE-DRIVER GP (general purpose) mailbox registers.
 128  * SET/CLR registers set/clear bit(s) if "1" is written.
 129  */
 130 #define CSR_UCODE_DRV_GP1       (CSR_BASE+0x054)
 131 #define CSR_UCODE_DRV_GP1_SET   (CSR_BASE+0x058)
 132 #define CSR_UCODE_DRV_GP1_CLR   (CSR_BASE+0x05c)
 133 #define CSR_UCODE_DRV_GP2       (CSR_BASE+0x060)
 134
 135 #define CSR_LED_REG             (CSR_BASE+0x094)
 136 #define CSR_DRAM_INT_TBL_REG    (CSR_BASE+0x0A0)
 137
 138 /* GIO Chicken Bits (PCI Express bus link power management) */
 139 #define CSR_GIO_CHICKEN_BITS    (CSR_BASE+0x100)
 140
 141 /* Analog phase-lock-loop configuration  */
 142 #define CSR_ANA_PLL_CFG         (CSR_BASE+0x20c)
 143
 144 /*
 145  * CSR Hardware Revision Workaround Register.  Indicates hardware rev;
 146  * "step" determines CCK backoff for txpower calculation.  Used for 4965 only.
 147  * See also CSR_HW_REV register.
 148  * Bit fields:
 149  *  3-2:  0 = A, 1 = B, 2 = C, 3 = D step
 150  *  1-0:  "Dash" (-) value, as in C-1, etc.
 151  */
 152 #define CSR_HW_REV_WA_REG               (CSR_BASE+0x22C)
 153
 154 #define CSR_DBG_HPET_MEM_REG            (CSR_BASE+0x240)
 155 #define CSR_DBG_LINK_PWR_MGMT_REG       (CSR_BASE+0x250)
 156
 157 /* Bits for CSR_HW_IF_CONFIG_REG */
 158 #define CSR49_HW_IF_CONFIG_REG_BIT_4965_R       (0x00000010)
 159 #define CSR_HW_IF_CONFIG_REG_MSK_BOARD_VER      (0x00000C00)
 160 #define CSR_HW_IF_CONFIG_REG_BIT_MAC_SI         (0x00000100)
 161 #define CSR_HW_IF_CONFIG_REG_BIT_RADIO_SI       (0x00000200)
 162
 163 #define CSR39_HW_IF_CONFIG_REG_BIT_3945_MB         (0x00000100)
 164 #define CSR39_HW_IF_CONFIG_REG_BIT_3945_MM         (0x00000200)
 165 #define CSR39_HW_IF_CONFIG_REG_BIT_SKU_MRC            (0x00000400)
 166 #define CSR39_HW_IF_CONFIG_REG_BIT_BOARD_TYPE         (0x00000800)
 167 #define CSR39_HW_IF_CONFIG_REG_BITS_SILICON_TYPE_A    (0x00000000)
 168 #define CSR39_HW_IF_CONFIG_REG_BITS_SILICON_TYPE_B    (0x00001000)
 169
 170 #define CSR_HW_IF_CONFIG_REG_BIT_HAP_WAKE_L1A   (0x00080000)
 171 #define CSR_HW_IF_CONFIG_REG_BIT_EEPROM_OWN_SEM (0x00200000)
 172 #define CSR_HW_IF_CONFIG_REG_BIT_NIC_READY      (0x00400000) /* PCI_OWN_SEM */
 173 #define CSR_HW_IF_CONFIG_REG_BIT_NIC_PREPARE_DONE (0x02000000) /* ME_OWN */
 174 #define CSR_HW_IF_CONFIG_REG_PREPARE              (0x08000000) /* WAKE_ME */
 175
 176 #define CSR_INT_PERIODIC_DIS                    (0x00) /* disable periodic int*/
 177 #define CSR_INT_PERIODIC_ENA                    (0xFF) /* 255*32 usec ~ 8 msec*/
 178
 179 /* interrupt flags in INTA, set by uCode or hardware (e.g. dma),
 180  * acknowledged (reset) by host writing "1" to flagged bits. */
 181 #define CSR_INT_BIT_FH_RX        (1 << 31) /* Rx DMA, cmd responses, FH_INT[17:16] */
 182 #define CSR_INT_BIT_HW_ERR       (1 << 29) /* DMA hardware error FH_INT[31] */
 183 #define CSR_INT_BIT_RX_PERIODIC  (1 << 28) /* Rx periodic */
 184 #define CSR_INT_BIT_FH_TX        (1 << 27) /* Tx DMA FH_INT[1:0] */
 185 #define CSR_INT_BIT_SCD          (1 << 26) /* TXQ pointer advanced */
 186 #define CSR_INT_BIT_SW_ERR       (1 << 25) /* uCode error */
 187 #define CSR_INT_BIT_RF_KILL      (1 << 7)  /* HW RFKILL switch GP_CNTRL[27] toggled */
 188 #define CSR_INT_BIT_CT_KILL      (1 << 6)  /* Critical temp (chip too hot) rfkill */
 189 #define CSR_INT_BIT_SW_RX        (1 << 3)  /* Rx, command responses, 3945 */
 190 #define CSR_INT_BIT_WAKEUP       (1 << 1)  /* NIC controller waking up (pwr mgmt) */
 191 #define CSR_INT_BIT_ALIVE        (1 << 0)  /* uCode interrupts once it initializes */
 192
 193 #define CSR_INI_SET_MASK        (CSR_INT_BIT_FH_RX   | \
 194                                  CSR_INT_BIT_HW_ERR  | \
 195                                  CSR_INT_BIT_FH_TX   | \
 196                                  CSR_INT_BIT_SW_ERR  | \
 197                                  CSR_INT_BIT_RF_KILL | \
 198                                  CSR_INT_BIT_SW_RX   | \
 199                                  CSR_INT_BIT_WAKEUP  | \
 200                                  CSR_INT_BIT_ALIVE)
 201
 202 /* interrupt flags in FH (flow handler) (PCI busmaster DMA) */
 203 #define CSR_FH_INT_BIT_ERR       (1 << 31) /* Error */
 204 #define CSR_FH_INT_BIT_HI_PRIOR  (1 << 30) /* High priority Rx, bypass coalescing */
 205 #define CSR39_FH_INT_BIT_RX_CHNL2  (1 << 18) /* Rx channel 2 (3945 only) */
 206 #define CSR_FH_INT_BIT_RX_CHNL1  (1 << 17) /* Rx channel 1 */
 207 #define CSR_FH_INT_BIT_RX_CHNL0  (1 << 16) /* Rx channel 0 */
 208 #define CSR39_FH_INT_BIT_TX_CHNL6  (1 << 6)  /* Tx channel 6 (3945 only) */
 209 #define CSR_FH_INT_BIT_TX_CHNL1  (1 << 1)  /* Tx channel 1 */
 210 #define CSR_FH_INT_BIT_TX_CHNL0  (1 << 0)  /* Tx channel 0 */
 211
 212 #define CSR39_FH_INT_RX_MASK    (CSR_FH_INT_BIT_HI_PRIOR | \
 213                                  CSR39_FH_INT_BIT_RX_CHNL2 | \
 214                                  CSR_FH_INT_BIT_RX_CHNL1 | \
 215                                  CSR_FH_INT_BIT_RX_CHNL0)
 216
 217
 218 #define CSR39_FH_INT_TX_MASK    (CSR39_FH_INT_BIT_TX_CHNL6 | \
 219                                  CSR_FH_INT_BIT_TX_CHNL1 | \
 220                                  CSR_FH_INT_BIT_TX_CHNL0)
 221
 222 #define CSR49_FH_INT_RX_MASK    (CSR_FH_INT_BIT_HI_PRIOR | \
 223                                  CSR_FH_INT_BIT_RX_CHNL1 | \
 224                                  CSR_FH_INT_BIT_RX_CHNL0)
 225
 226 #define CSR49_FH_INT_TX_MASK    (CSR_FH_INT_BIT_TX_CHNL1 | \
 227                                  CSR_FH_INT_BIT_TX_CHNL0)
 228
 229 /* GPIO */
 230 #define CSR_GPIO_IN_BIT_AUX_POWER                   (0x00000200)
 231 #define CSR_GPIO_IN_VAL_VAUX_PWR_SRC                (0x00000000)
 232 #define CSR_GPIO_IN_VAL_VMAIN_PWR_SRC               (0x00000200)
 233
 234 /* RESET */
 235 #define CSR_RESET_REG_FLAG_NEVO_RESET                (0x00000001)
 236 #define CSR_RESET_REG_FLAG_FORCE_NMI                 (0x00000002)
 237 #define CSR_RESET_REG_FLAG_SW_RESET                  (0x00000080)
 238 #define CSR_RESET_REG_FLAG_MASTER_DISABLED           (0x00000100)
 239 #define CSR_RESET_REG_FLAG_STOP_MASTER               (0x00000200)
 240 #define CSR_RESET_LINK_PWR_MGMT_DISABLED             (0x80000000)
 241
 242 /*
 243  * GP (general purpose) CONTROL REGISTER
 244  * Bit fields:
 245  *    27:  HW_RF_KILL_SW
 246  *         Indicates state of (platform's) hardware RF-Kill switch
 247  * 26-24:  POWER_SAVE_TYPE
 248  *         Indicates current power-saving mode:
 249  *         000 -- No power saving
 250  *         001 -- MAC power-down
 251  *         010 -- PHY (radio) power-down
 252  *         011 -- Error
 253  *   9-6:  SYS_CONFIG
 254  *         Indicates current system configuration, reflecting pins on chip
 255  *         as forced high/low by device circuit board.
 256  *     4:  GOING_TO_SLEEP
 257  *         Indicates MAC is entering a power-saving sleep power-down.
 258  *         Not a good time to access device-internal resources.
 259  *     3:  MAC_ACCESS_REQ
 260  *         Host sets this to request and maintain MAC wakeup, to allow host
 261  *         access to device-internal resources.  Host must wait for
 262  *         MAC_CLOCK_READY (and !GOING_TO_SLEEP) before accessing non-CSR
 263  *         device registers.
 264  *     2:  INIT_DONE
 265  *         Host sets this to put device into fully operational D0 power mode.
 266  *         Host resets this after SW_RESET to put device into low power mode.
 267  *     0:  MAC_CLOCK_READY
 268  *         Indicates MAC (ucode processor, etc.) is powered up and can run.
 269  *         Internal resources are accessible.
 270  *         NOTE:  This does not indicate that the processor is actually running.
 271  *         NOTE:  This does not indicate that 4965 or 3945 has completed
 272  *                init or post-power-down restore of internal SRAM memory.
 273  *                Use CSR_UCODE_DRV_GP1_BIT_MAC_SLEEP as indication that
 274  *                SRAM is restored and uCode is in normal operation mode.
 275  *                Later devices (5xxx/6xxx/1xxx) use non-volatile SRAM, and
 276  *                do not need to save/restore it.
 277  *         NOTE:  After device reset, this bit remains "0" until host sets
 278  *                INIT_DONE
 279  */
 280 #define CSR_GP_CNTRL_REG_FLAG_MAC_CLOCK_READY        (0x00000001)
 281 #define CSR_GP_CNTRL_REG_FLAG_INIT_DONE              (0x00000004)
 282 #define CSR_GP_CNTRL_REG_FLAG_MAC_ACCESS_REQ         (0x00000008)
 283 #define CSR_GP_CNTRL_REG_FLAG_GOING_TO_SLEEP         (0x00000010)
 284
 285 #define CSR_GP_CNTRL_REG_VAL_MAC_ACCESS_EN           (0x00000001)
 286
 287 #define CSR_GP_CNTRL_REG_MSK_POWER_SAVE_TYPE         (0x07000000)
 288 #define CSR_GP_CNTRL_REG_FLAG_MAC_POWER_SAVE         (0x04000000)
 289 #define CSR_GP_CNTRL_REG_FLAG_HW_RF_KILL_SW          (0x08000000)
 290
 291
 292 /* HW REV */
 293 #define CSR_HW_REV_TYPE_MSK            (0x00000F0)
 294 #define CSR_HW_REV_TYPE_3945           (0x00000D0)
 295 #define CSR_HW_REV_TYPE_4965           (0x0000000)
 296 #define CSR_HW_REV_TYPE_5300           (0x0000020)
 297 #define CSR_HW_REV_TYPE_5350           (0x0000030)
 298 #define CSR_HW_REV_TYPE_5100           (0x0000050)
 299 #define CSR_HW_REV_TYPE_5150           (0x0000040)
 300 #define CSR_HW_REV_TYPE_1000           (0x0000060)
 301 #define CSR_HW_REV_TYPE_6x00           (0x0000070)
 302 #define CSR_HW_REV_TYPE_6x50           (0x0000080)
 303 #define CSR_HW_REV_TYPE_NONE           (0x00000F0)
 304
 305 /* EEPROM REG */
 306 #define CSR_EEPROM_REG_READ_VALID_MSK   (0x00000001)
 307 #define CSR_EEPROM_REG_BIT_CMD          (0x00000002)
 308 #define CSR_EEPROM_REG_MSK_ADDR         (0x0000FFFC)
 309 #define CSR_EEPROM_REG_MSK_DATA         (0xFFFF0000)
 310
 311 /* EEPROM GP */
 312 #define CSR_EEPROM_GP_VALID_MSK         (0x00000007) /* signature */
 313 #define CSR_EEPROM_GP_IF_OWNER_MSK      (0x00000180)
 314 #define CSR_EEPROM_GP_BAD_SIGNATURE_BOTH_EEP_AND_OTP    (0x00000000)
 315 #define CSR_EEPROM_GP_BAD_SIG_EEP_GOOD_SIG_OTP          (0x00000001)
 316 #define CSR_EEPROM_GP_GOOD_SIG_EEP_LESS_THAN_4K         (0x00000002)
 317 #define CSR_EEPROM_GP_GOOD_SIG_EEP_MORE_THAN_4K         (0x00000004)
 318
 319 /* One-time-programmable memory general purpose reg */
 320 #define CSR_OTP_GP_REG_DEVICE_SELECT    (0x00010000) /* 0 - EEPROM, 1 - OTP */
 321 #define CSR_OTP_GP_REG_OTP_ACCESS_MODE  (0x00020000) /* 0 - absolute, 1 - relative */
 322 #define CSR_OTP_GP_REG_ECC_CORR_STATUS_MSK          (0x00100000) /* bit 20 */
 323 #define CSR_OTP_GP_REG_ECC_UNCORR_STATUS_MSK        (0x00200000) /* bit 21 */
 324
 325 /* GP REG */
 326 #define CSR_GP_REG_POWER_SAVE_STATUS_MSK            (0x03000000) /* bit 24/25 */
 327 #define CSR_GP_REG_NO_POWER_SAVE            (0x00000000)
 328 #define CSR_GP_REG_MAC_POWER_SAVE           (0x01000000)
 329 #define CSR_GP_REG_PHY_POWER_SAVE           (0x02000000)
 330 #define CSR_GP_REG_POWER_SAVE_ERROR         (0x03000000)
 331
 332
 333 /* CSR GIO */
 334 #define CSR_GIO_REG_VAL_L0S_ENABLED     (0x00000002)
 335
 336 /*
 337  * UCODE-DRIVER GP (general purpose) mailbox register 1
 338  * Host driver and uCode write and/or read this register to communicate with
 339  * each other.
 340  * Bit fields:
 341  *     4:  UCODE_DISABLE
 342  *         Host sets this to request permanent halt of uCode, same as
 343  *         sending CARD_STATE command with "halt" bit set.
 344  *     3:  CT_KILL_EXIT
 345  *         Host sets this to request exit from CT_KILL state, i.e. host thinks
 346  *         device temperature is low enough to continue normal operation.
 347  *     2:  CMD_BLOCKED
 348  *         Host sets this during RF KILL power-down sequence (HW, SW, CT KILL)
 349  *         to release uCode to clear all Tx and command queues, enter
 350  *         unassociated mode, and power down.
 351  *         NOTE:  Some devices also use HBUS_TARG_MBX_C register for this bit.
 352  *     1:  SW_BIT_RFKILL
 353  *         Host sets this when issuing CARD_STATE command to request
 354  *         device sleep.
 355  *     0:  MAC_SLEEP
 356  *         uCode sets this when preparing a power-saving power-down.
 357  *         uCode resets this when power-up is complete and SRAM is sane.
 358  *         NOTE:  3945/4965 saves internal SRAM data to host when powering down,
 359  *                and must restore this data after powering back up.
 360  *                MAC_SLEEP is the best indication that restore is complete.
 361  *                Later devices (5xxx/6xxx/1xxx) use non-volatile SRAM, and
 362  *                do not need to save/restore it.
 363  */
 364 #define CSR_UCODE_DRV_GP1_BIT_MAC_SLEEP             (0x00000001)
 365 #define CSR_UCODE_SW_BIT_RFKILL                     (0x00000002)
 366 #define CSR_UCODE_DRV_GP1_BIT_CMD_BLOCKED           (0x00000004)
 367 #define CSR_UCODE_DRV_GP1_REG_BIT_CT_KILL_EXIT      (0x00000008)
 368
 369 /* GP Driver */
 370 #define CSR_GP_DRIVER_REG_BIT_RADIO_SKU_MSK         (0x00000003)
 371 #define CSR_GP_DRIVER_REG_BIT_RADIO_SKU_3x3_HYB     (0x00000000)
 372 #define CSR_GP_DRIVER_REG_BIT_RADIO_SKU_2x2_HYB     (0x00000001)
 373 #define CSR_GP_DRIVER_REG_BIT_RADIO_SKU_2x2_IPA     (0x00000002)
 374
 375
 376 /* GIO Chicken Bits (PCI Express bus link power management) */
 377 #define CSR_GIO_CHICKEN_BITS_REG_BIT_L1A_NO_L0S_RX  (0x00800000)
 378 #define CSR_GIO_CHICKEN_BITS_REG_BIT_DIS_L0S_EXIT_TIMER  (0x20000000)
 379
 380 /* LED */
 381 #define CSR_LED_BSM_CTRL_MSK (0xFFFFFFDF)
 382 #define CSR_LED_REG_TRUN_ON (0x78)
 383 #define CSR_LED_REG_TRUN_OFF (0x38)
 384
 385 /* ANA_PLL */
 386 #define CSR39_ANA_PLL_CFG_VAL        (0x01000000)
 387 #define CSR50_ANA_PLL_CFG_VAL        (0x00880300)
 388
 389 /* HPET MEM debug */
 390 #define CSR_DBG_HPET_MEM_REG_VAL        (0xFFFF0000)
 391
 392 /* DRAM INT TABLE */
 393 #define CSR_DRAM_INT_TBL_ENABLE         (1 << 31)
 394 #define CSR_DRAM_INIT_TBL_WRAP_CHECK    (1 << 27)
 395
 396 /*
 397  * HBUS (Host-side Bus)
 398  *
 399  * HBUS registers are mapped directly into PCI bus space, but are used
 400  * to indirectly access device's internal memory or registers that
 401  * may be powered-down.
 402  *
 403  * Use iwl_write_direct32()/iwl_read_direct32() family for these registers;
 404  * host must "grab nic access" via CSR_GP_CNTRL_REG_FLAG_MAC_ACCESS_REQ
 405  * to make sure the MAC (uCode processor, etc.) is powered up for accessing
 406  * internal resources.
 407  *
 408  * Do not use iwl_write32()/iwl_read32() family to access these registers;
 409  * these provide only simple PCI bus access, without waking up the MAC.
 410  */
 411 #define HBUS_BASE       (0x400)
 412
 413 /*
 414  * Registers for accessing device's internal SRAM memory (e.g. SCD SRAM
 415  * structures, error log, event log, verifying uCode load).
 416  * First write to address register, then read from or write to data register
 417  * to complete the job.  Once the address register is set up, accesses to
 418  * data registers auto-increment the address by one dword.
 419  * Bit usage for address registers (read or write):
 420  *  0-31:  memory address within device
 421  */
 422 #define HBUS_TARG_MEM_RADDR     (HBUS_BASE+0x00c)
 423 #define HBUS_TARG_MEM_WADDR     (HBUS_BASE+0x010)
 424 #define HBUS_TARG_MEM_WDAT      (HBUS_BASE+0x018)
 425 #define HBUS_TARG_MEM_RDAT      (HBUS_BASE+0x01c)
 426
 427 /* Mailbox C, used as workaround alternative to CSR_UCODE_DRV_GP1 mailbox */
 428 #define HBUS_TARG_MBX_C         (HBUS_BASE+0x030)
 429 #define HBUS_TARG_MBX_C_REG_BIT_CMD_BLOCKED         (0x00000004)
 430
 431 /*
 432  * Registers for accessing device's internal peripheral registers
 433  * (e.g. SCD, BSM, etc.).  First write to address register,
 434  * then read from or write to data register to complete the job.
 435  * Bit usage for address registers (read or write):
 436  *  0-15:  register address (offset) within device
 437  * 24-25:  (# bytes - 1) to read or write (e.g. 3 for dword)
 438  */
 439 #define HBUS_TARG_PRPH_WADDR    (HBUS_BASE+0x044)
 440 #define HBUS_TARG_PRPH_RADDR    (HBUS_BASE+0x048)
 441 #define HBUS_TARG_PRPH_WDAT     (HBUS_BASE+0x04c)
 442 #define HBUS_TARG_PRPH_RDAT     (HBUS_BASE+0x050)
 443
 444 /*
 445  * Per-Tx-queue write pointer (index, really!)
 446  * Indicates index to next TFD that driver will fill (1 past latest filled).
 447  * Bit usage:
 448  *  0-7:  queue write index
 449  * 11-8:  queue selector
 450  */
 451 #define HBUS_TARG_WRPTR         (HBUS_BASE+0x060)
 452
 453 #endif /* !__iwl_csr_h__ */