drivers/pci/host/pcie-designware.c

   1 /*
   2  * Synopsys Designware PCIe host controller driver
   3  *
   4  * Copyright (C) 2013 Samsung Electronics Co., Ltd.
   5  *              http://www.samsung.com
   6  *
   7  * Author: Jingoo Han <jg1.han@samsung.com>
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License version 2 as
  11  * published by the Free Software Foundation.
  12  */
  13
  14 #include <linux/irq.h>
  15 #include <linux/irqdomain.h>
  16 #include <linux/kernel.h>
  17 #include <linux/module.h>
  18 #include <linux/msi.h>
  19 #include <linux/of_address.h>
  20 #include <linux/of_pci.h>
  21 #include <linux/pci.h>
  22 #include <linux/pci_regs.h>
  23 #include <linux/platform_device.h>
  24 #include <linux/types.h>
  25
  26 #include "pcie-designware.h"
  27
  28 /* Synopsis specific PCIE configuration registers */
  29 #define PCIE_PORT_LINK_CONTROL          0x710
  30 #define PORT_LINK_MODE_MASK             (0x3f << 16)
  31 #define PORT_LINK_MODE_1_LANES          (0x1 << 16)
  32 #define PORT_LINK_MODE_2_LANES          (0x3 << 16)
  33 #define PORT_LINK_MODE_4_LANES          (0x7 << 16)
  34
  35 #define PCIE_LINK_WIDTH_SPEED_CONTROL   0x80C
  36 #define PORT_LOGIC_SPEED_CHANGE         (0x1 << 17)
  37 #define PORT_LOGIC_LINK_WIDTH_MASK      (0x1ff << 8)
  38 #define PORT_LOGIC_LINK_WIDTH_1_LANES   (0x1 << 8)
  39 #define PORT_LOGIC_LINK_WIDTH_2_LANES   (0x2 << 8)
  40 #define PORT_LOGIC_LINK_WIDTH_4_LANES   (0x4 << 8)
  41
  42 #define PCIE_MSI_ADDR_LO                0x820
  43 #define PCIE_MSI_ADDR_HI                0x824
  44 #define PCIE_MSI_INTR0_ENABLE           0x828
  45 #define PCIE_MSI_INTR0_MASK             0x82C
  46 #define PCIE_MSI_INTR0_STATUS           0x830
  47
  48 #define PCIE_ATU_VIEWPORT               0x900
  49 #define PCIE_ATU_REGION_INBOUND         (0x1 << 31)
  50 #define PCIE_ATU_REGION_OUTBOUND        (0x0 << 31)
  51 #define PCIE_ATU_REGION_INDEX1          (0x1 << 0)
  52 #define PCIE_ATU_REGION_INDEX0          (0x0 << 0)
  53 #define PCIE_ATU_CR1                    0x904
  54 #define PCIE_ATU_TYPE_MEM               (0x0 << 0)
  55 #define PCIE_ATU_TYPE_IO                (0x2 << 0)
  56 #define PCIE_ATU_TYPE_CFG0              (0x4 << 0)
  57 #define PCIE_ATU_TYPE_CFG1              (0x5 << 0)
  58 #define PCIE_ATU_CR2                    0x908
  59 #define PCIE_ATU_ENABLE                 (0x1 << 31)
  60 #define PCIE_ATU_BAR_MODE_ENABLE        (0x1 << 30)
  61 #define PCIE_ATU_LOWER_BASE             0x90C
  62 #define PCIE_ATU_UPPER_BASE             0x910
  63 #define PCIE_ATU_LIMIT                  0x914
  64 #define PCIE_ATU_LOWER_TARGET           0x918
  65 #define PCIE_ATU_BUS(x)                 (((x) & 0xff) << 24)
  66 #define PCIE_ATU_DEV(x)                 (((x) & 0x1f) << 19)
  67 #define PCIE_ATU_FUNC(x)                (((x) & 0x7) << 16)
  68 #define PCIE_ATU_UPPER_TARGET           0x91C
  69
  70 static struct hw_pci dw_pci;
  71
  72 static unsigned long global_io_offset;
  73
  74 static inline struct pcie_port *sys_to_pcie(struct pci_sys_data *sys)
  75 {
  76         BUG_ON(!sys->private_data);
  77
  78         return sys->private_data;
  79 }
  80
  81 int dw_pcie_cfg_read(void __iomem *addr, int where, int size, u32 *val)
  82 {
  83         *val = readl(addr);
  84
  85         if (size == 1)
  86                 *val = (*val >> (8 * (where & 3))) & 0xff;
  87         else if (size == 2)
  88                 *val = (*val >> (8 * (where & 3))) & 0xffff;
  89         else if (size != 4)
  90                 return PCIBIOS_BAD_REGISTER_NUMBER;
  91
  92         return PCIBIOS_SUCCESSFUL;
  93 }
  94
  95 int dw_pcie_cfg_write(void __iomem *addr, int where, int size, u32 val)
  96 {
  97         if (size == 4)
  98                 writel(val, addr);
  99         else if (size == 2)
 100                 writew(val, addr + (where & 2));
 101         else if (size == 1)
 102                 writeb(val, addr + (where & 3));
 103         else
 104                 return PCIBIOS_BAD_REGISTER_NUMBER;
 105
 106         return PCIBIOS_SUCCESSFUL;
 107 }
 108
 109 static inline void dw_pcie_readl_rc(struct pcie_port *pp, u32 reg, u32 *val)
 110 {
 111         if (pp->ops->readl_rc)
 112                 pp->ops->readl_rc(pp, pp->dbi_base + reg, val);
 113         else
 114                 *val = readl(pp->dbi_base + reg);
 115 }
 116
 117 static inline void dw_pcie_writel_rc(struct pcie_port *pp, u32 val, u32 reg)
 118 {
 119         if (pp->ops->writel_rc)
 120                 pp->ops->writel_rc(pp, val, pp->dbi_base + reg);
 121         else
 122                 writel(val, pp->dbi_base + reg);
 123 }
 124
 125 static int dw_pcie_rd_own_conf(struct pcie_port *pp, int where, int size,
 126                                u32 *val)
 127 {
 128         int ret;
 129
 130         if (pp->ops->rd_own_conf)
 131                 ret = pp->ops->rd_own_conf(pp, where, size, val);
 132         else
 133                 ret = dw_pcie_cfg_read(pp->dbi_base + (where & ~0x3), where,
 134                                 size, val);
 135
 136         return ret;
 137 }
 138
 139 static int dw_pcie_wr_own_conf(struct pcie_port *pp, int where, int size,
 140                                u32 val)
 141 {
 142         int ret;
 143
 144         if (pp->ops->wr_own_conf)
 145                 ret = pp->ops->wr_own_conf(pp, where, size, val);
 146         else
 147                 ret = dw_pcie_cfg_write(pp->dbi_base + (where & ~0x3), where,
 148                                 size, val);
 149
 150         return ret;
 151 }
 152
 153 static struct irq_chip dw_msi_irq_chip = {
 154         .name = "PCI-MSI",
 155         .irq_enable = unmask_msi_irq,
 156         .irq_disable = mask_msi_irq,
 157         .irq_mask = mask_msi_irq,
 158         .irq_unmask = unmask_msi_irq,
 159 };
 160
 161 /* MSI int handler */
 162 irqreturn_t dw_handle_msi_irq(struct pcie_port *pp)
 163 {
 164         unsigned long val;
 165         int i, pos, irq;
 166         irqreturn_t ret = IRQ_NONE;
 167
 168         for (i = 0; i < MAX_MSI_CTRLS; i++) {
 169                 dw_pcie_rd_own_conf(pp, PCIE_MSI_INTR0_STATUS + i * 12, 4,
 170                                 (u32 *)&val);
 171                 if (val) {
 172                         ret = IRQ_HANDLED;
 173                         pos = 0;
 174                         while ((pos = find_next_bit(&val, 32, pos)) != 32) {
 175                                 irq = irq_find_mapping(pp->irq_domain,
 176                                                 i * 32 + pos);
 177                                 dw_pcie_wr_own_conf(pp,
 178                                                 PCIE_MSI_INTR0_STATUS + i * 12,
 179                                                 4, 1 << pos);
 180                                 generic_handle_irq(irq);
 181                                 pos++;
 182                         }
 183                 }
 184         }
 185
 186         return ret;
 187 }
 188
 189 void dw_pcie_msi_init(struct pcie_port *pp)
 190 {
 191         pp->msi_data = __get_free_pages(GFP_KERNEL, 0);
 192
 193         /* program the msi_data */
 194         dw_pcie_wr_own_conf(pp, PCIE_MSI_ADDR_LO, 4,
 195                         virt_to_phys((void *)pp->msi_data));
 196         dw_pcie_wr_own_conf(pp, PCIE_MSI_ADDR_HI, 4, 0);
 197 }
 198
 199 static int find_valid_pos0(struct pcie_port *pp, int msgvec, int pos, int *pos0)
 200 {
 201         int flag = 1;
 202
 203         do {
 204                 pos = find_next_zero_bit(pp->msi_irq_in_use,
 205                                 MAX_MSI_IRQS, pos);
 206                 /*if you have reached to the end then get out from here.*/
 207                 if (pos == MAX_MSI_IRQS)
 208                         return -ENOSPC;
 209                 /*
 210                  * Check if this position is at correct offset.nvec is always a
 211                  * power of two. pos0 must be nvec bit aligned.
 212                  */
 213                 if (pos % msgvec)
 214                         pos += msgvec - (pos % msgvec);
 215                 else
 216                         flag = 0;
 217         } while (flag);
 218
 219         *pos0 = pos;
 220         return 0;
 221 }
 222
 223 static void dw_pcie_msi_clear_irq(struct pcie_port *pp, int irq)
 224 {
 225         unsigned int res, bit, val;
 226
 227         res = (irq / 32) * 12;
 228         bit = irq % 32;
 229         dw_pcie_rd_own_conf(pp, PCIE_MSI_INTR0_ENABLE + res, 4, &val);
 230         val &= ~(1 << bit);
 231         dw_pcie_wr_own_conf(pp, PCIE_MSI_INTR0_ENABLE + res, 4, val);
 232 }
 233
 234 static void clear_irq_range(struct pcie_port *pp, unsigned int irq_base,
 235                             unsigned int nvec, unsigned int pos)
 236 {
 237         unsigned int i;
 238
 239         for (i = 0; i < nvec; i++) {
 240                 irq_set_msi_desc_off(irq_base, i, NULL);
 241                 clear_bit(pos + i, pp->msi_irq_in_use);
 242                 /* Disable corresponding interrupt on MSI controller */
 243                 if (pp->ops->msi_clear_irq)
 244                         pp->ops->msi_clear_irq(pp, pos + i);
 245                 else
 246                         dw_pcie_msi_clear_irq(pp, pos + i);
 247         }
 248 }
 249
 250 static void dw_pcie_msi_set_irq(struct pcie_port *pp, int irq)
 251 {
 252         unsigned int res, bit, val;
 253
 254         res = (irq / 32) * 12;
 255         bit = irq % 32;
 256         dw_pcie_rd_own_conf(pp, PCIE_MSI_INTR0_ENABLE + res, 4, &val);
 257         val |= 1 << bit;
 258         dw_pcie_wr_own_conf(pp, PCIE_MSI_INTR0_ENABLE + res, 4, val);
 259 }
 260
 261 static int assign_irq(int no_irqs, struct msi_desc *desc, int *pos)
 262 {
 263         int irq, pos0, pos1, i;
 264         struct pcie_port *pp = sys_to_pcie(desc->dev->bus->sysdata);
 265
 266         pos0 = find_first_zero_bit(pp->msi_irq_in_use,
 267                         MAX_MSI_IRQS);
 268         if (pos0 % no_irqs) {
 269                 if (find_valid_pos0(pp, no_irqs, pos0, &pos0))
 270                         goto no_valid_irq;
 271         }
 272         if (no_irqs > 1) {
 273                 pos1 = find_next_bit(pp->msi_irq_in_use,
 274                                 MAX_MSI_IRQS, pos0);
 275                 /* there must be nvec number of consecutive free bits */
 276                 while ((pos1 - pos0) < no_irqs) {
 277                         if (find_valid_pos0(pp, no_irqs, pos1, &pos0))
 278                                 goto no_valid_irq;
 279                         pos1 = find_next_bit(pp->msi_irq_in_use,
 280                                         MAX_MSI_IRQS, pos0);
 281                 }
 282         }
 283
 284         irq = irq_find_mapping(pp->irq_domain, pos0);
 285         if (!irq)
 286                 goto no_valid_irq;
 287
 288         /*
 289          * irq_create_mapping (called from dw_pcie_host_init) pre-allocates
 290          * descs so there is no need to allocate descs here. We can therefore
 291          * assume that if irq_find_mapping above returns non-zero, then the
 292          * descs are also successfully allocated.
 293          */
 294
 295         for (i = 0; i < no_irqs; i++) {
 296                 if (irq_set_msi_desc_off(irq, i, desc) != 0) {
 297                         clear_irq_range(pp, irq, i, pos0);
 298                         goto no_valid_irq;
 299                 }
 300                 set_bit(pos0 + i, pp->msi_irq_in_use);
 301                 /*Enable corresponding interrupt in MSI interrupt controller */
 302                 if (pp->ops->msi_set_irq)
 303                         pp->ops->msi_set_irq(pp, pos0 + i);
 304                 else
 305                         dw_pcie_msi_set_irq(pp, pos0 + i);
 306         }
 307
 308         *pos = pos0;
 309         return irq;
 310
 311 no_valid_irq:
 312         *pos = pos0;
 313         return -ENOSPC;
 314 }
 315
 316 static void clear_irq(unsigned int irq)
 317 {
 318         unsigned int pos, nvec;
 319         struct msi_desc *msi;
 320         struct pcie_port *pp;
 321         struct irq_data *data = irq_get_irq_data(irq);
 322
 323         /* get the port structure */
 324         msi = irq_data_get_msi(data);
 325         pp = sys_to_pcie(msi->dev->bus->sysdata);
 326
 327         /* undo what was done in assign_irq */
 328         pos = data->hwirq;
 329         nvec = 1 << msi->msi_attrib.multiple;
 330
 331         clear_irq_range(pp, irq, nvec, pos);
 332
 333         /* all irqs cleared; reset attributes */
 334         msi->irq = 0;
 335         msi->msi_attrib.multiple = 0;
 336 }
 337
 338 static int dw_msi_setup_irq(struct msi_chip *chip, struct pci_dev *pdev,
 339                         struct msi_desc *desc)
 340 {
 341         int irq, pos, msgvec;
 342         u16 msg_ctr;
 343         struct msi_msg msg;
 344         struct pcie_port *pp = sys_to_pcie(pdev->bus->sysdata);
 345
 346         pci_read_config_word(pdev, desc->msi_attrib.pos+PCI_MSI_FLAGS,
 347                                 &msg_ctr);
 348         msgvec = (msg_ctr&PCI_MSI_FLAGS_QSIZE) >> 4;
 349         if (msgvec == 0)
 350                 msgvec = (msg_ctr & PCI_MSI_FLAGS_QMASK) >> 1;
 351         if (msgvec > 5)
 352                 msgvec = 0;
 353
 354         irq = assign_irq((1 << msgvec), desc, &pos);
 355         if (irq < 0)
 356                 return irq;
 357
 358         /*
 359          * write_msi_msg() will update PCI_MSI_FLAGS so there is
 360          * no need to explicitly call pci_write_config_word().
 361          */
 362         desc->msi_attrib.multiple = msgvec;
 363
 364         if (pp->ops->get_msi_data)
 365                 msg.address_lo = pp->ops->get_msi_data(pp);
 366         else
 367                 msg.address_lo = virt_to_phys((void *)pp->msi_data);
 368         msg.address_hi = 0x0;
 369         msg.data = pos;
 370         write_msi_msg(irq, &msg);
 371
 372         return 0;
 373 }
 374
 375 static void dw_msi_teardown_irq(struct msi_chip *chip, unsigned int irq)
 376 {
 377         clear_irq(irq);
 378 }
 379
 380 static struct msi_chip dw_pcie_msi_chip = {
 381         .setup_irq = dw_msi_setup_irq,
 382         .teardown_irq = dw_msi_teardown_irq,
 383 };
 384
 385 int dw_pcie_link_up(struct pcie_port *pp)
 386 {
 387         if (pp->ops->link_up)
 388                 return pp->ops->link_up(pp);
 389         else
 390                 return 0;
 391 }
 392
 393 static int dw_pcie_msi_map(struct irq_domain *domain, unsigned int irq,
 394                         irq_hw_number_t hwirq)
 395 {
 396         irq_set_chip_and_handler(irq, &dw_msi_irq_chip, handle_simple_irq);
 397         irq_set_chip_data(irq, domain->host_data);
 398         set_irq_flags(irq, IRQF_VALID);
 399
 400         return 0;
 401 }
 402
 403 static const struct irq_domain_ops msi_domain_ops = {
 404         .map = dw_pcie_msi_map,
 405 };
 406
 407 int __init dw_pcie_host_init(struct pcie_port *pp)
 408 {
 409         struct device_node *np = pp->dev->of_node;
 410         struct platform_device *pdev = to_platform_device(pp->dev);
 411         struct of_pci_range range;
 412         struct of_pci_range_parser parser;
 413         struct resource *cfg_res;
 414         u32 val, na, ns;
 415         const __be32 *addrp;
 416         int i, index, ret;
 417
 418         /* Find the address cell size and the number of cells in order to get
 419          * the untranslated address.
 420          */
 421         of_property_read_u32(np, "#address-cells", &na);
 422         ns = of_n_size_cells(np);
 423
 424         cfg_res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "config");
 425         if (cfg_res) {
 426                 pp->config.cfg0_size = resource_size(cfg_res)/2;
 427                 pp->config.cfg1_size = resource_size(cfg_res)/2;
 428                 pp->cfg0_base = cfg_res->start;
 429                 pp->cfg1_base = cfg_res->start + pp->config.cfg0_size;
 430
 431                 /* Find the untranslated configuration space address */
 432                 index = of_property_match_string(np, "reg-names", "config");
 433                 addrp = of_get_address(np, index, false, false);
 434                 pp->cfg0_mod_base = of_read_number(addrp, ns);
 435                 pp->cfg1_mod_base = pp->cfg0_mod_base + pp->config.cfg0_size;
 436         } else {
 437                 dev_err(pp->dev, "missing *config* reg space\n");
 438         }
 439
 440         if (of_pci_range_parser_init(&parser, np)) {
 441                 dev_err(pp->dev, "missing ranges property\n");
 442                 return -EINVAL;
 443         }
 444
 445         /* Get the I/O and memory ranges from DT */
 446         for_each_of_pci_range(&parser, &range) {
 447                 unsigned long restype = range.flags & IORESOURCE_TYPE_BITS;
 448                 if (restype == IORESOURCE_IO) {
 449                         of_pci_range_to_resource(&range, np, &pp->io);
 450                         pp->io.name = "I/O";
 451                         pp->io.start = max_t(resource_size_t,
 452                                              PCIBIOS_MIN_IO,
 453                                              range.pci_addr + global_io_offset);
 454                         pp->io.end = min_t(resource_size_t,
 455                                            IO_SPACE_LIMIT,
 456                                            range.pci_addr + range.size
 457                                            + global_io_offset);
 458                         pp->config.io_size = resource_size(&pp->io);
 459                         pp->config.io_bus_addr = range.pci_addr;
 460                         pp->io_base = range.cpu_addr;
 461
 462                         /* Find the untranslated IO space address */
 463                         pp->io_mod_base = of_read_number(parser.range -
 464                                                          parser.np + na, ns);
 465                 }
 466                 if (restype == IORESOURCE_MEM) {
 467                         of_pci_range_to_resource(&range, np, &pp->mem);
 468                         pp->mem.name = "MEM";
 469                         pp->config.mem_size = resource_size(&pp->mem);
 470                         pp->config.mem_bus_addr = range.pci_addr;
 471
 472                         /* Find the untranslated MEM space address */
 473                         pp->mem_mod_base = of_read_number(parser.range -
 474                                                           parser.np + na, ns);
 475                 }
 476                 if (restype == 0) {
 477                         of_pci_range_to_resource(&range, np, &pp->cfg);
 478                         pp->config.cfg0_size = resource_size(&pp->cfg)/2;
 479                         pp->config.cfg1_size = resource_size(&pp->cfg)/2;
 480                         pp->cfg0_base = pp->cfg.start;
 481                         pp->cfg1_base = pp->cfg.start + pp->config.cfg0_size;
 482
 483                         /* Find the untranslated configuration space address */
 484                         pp->cfg0_mod_base = of_read_number(parser.range -
 485                                                            parser.np + na, ns);
 486                         pp->cfg1_mod_base = pp->cfg0_mod_base +
 487                                             pp->config.cfg0_size;
 488                 }
 489         }
 490
 491         ret = of_pci_parse_bus_range(np, &pp->busn);
 492         if (ret < 0) {
 493                 pp->busn.name = np->name;
 494                 pp->busn.start = 0;
 495                 pp->busn.end = 0xff;
 496                 pp->busn.flags = IORESOURCE_BUS;
 497                 dev_dbg(pp->dev, "failed to parse bus-range property: %d, using default %pR\n",
 498                         ret, &pp->busn);
 499         }
 500
 501         if (!pp->dbi_base) {
 502                 pp->dbi_base = devm_ioremap(pp->dev, pp->cfg.start,
 503                                         resource_size(&pp->cfg));
 504                 if (!pp->dbi_base) {
 505                         dev_err(pp->dev, "error with ioremap\n");
 506                         return -ENOMEM;
 507                 }
 508         }
 509
 510         pp->mem_base = pp->mem.start;
 511
 512         if (!pp->va_cfg0_base) {
 513                 pp->cfg0_base = pp->cfg.start;
 514                 pp->va_cfg0_base = devm_ioremap(pp->dev, pp->cfg0_base,
 515                                                 pp->config.cfg0_size);
 516                 if (!pp->va_cfg0_base) {
 517                         dev_err(pp->dev, "error with ioremap in function\n");
 518                         return -ENOMEM;
 519                 }
 520         }
 521
 522         if (!pp->va_cfg1_base) {
 523                 pp->cfg1_base = pp->cfg.start + pp->config.cfg0_size;
 524                 pp->va_cfg1_base = devm_ioremap(pp->dev, pp->cfg1_base,
 525                                                 pp->config.cfg1_size);
 526                 if (!pp->va_cfg1_base) {
 527                         dev_err(pp->dev, "error with ioremap\n");
 528                         return -ENOMEM;
 529                 }
 530         }
 531
 532         if (of_property_read_u32(np, "num-lanes", &pp->lanes)) {
 533                 dev_err(pp->dev, "Failed to parse the number of lanes\n");
 534                 return -EINVAL;
 535         }
 536
 537         if (IS_ENABLED(CONFIG_PCI_MSI)) {
 538                 if (!pp->ops->msi_host_init) {
 539                         pp->irq_domain = irq_domain_add_linear(pp->dev->of_node,
 540                                                 MAX_MSI_IRQS, &msi_domain_ops,
 541                                                 &dw_pcie_msi_chip);
 542                         if (!pp->irq_domain) {
 543                                 dev_err(pp->dev, "irq domain init failed\n");
 544                                 return -ENXIO;
 545                         }
 546
 547                         for (i = 0; i < MAX_MSI_IRQS; i++)
 548                                 irq_create_mapping(pp->irq_domain, i);
 549                 } else {
 550                         ret = pp->ops->msi_host_init(pp, &dw_pcie_msi_chip);
 551                         if (ret < 0)
 552                                 return ret;
 553                 }
 554         }
 555
 556         if (pp->ops->host_init)
 557                 pp->ops->host_init(pp);
 558
 559         dw_pcie_wr_own_conf(pp, PCI_BASE_ADDRESS_0, 4, 0);
 560
 561         /* program correct class for RC */
 562         dw_pcie_wr_own_conf(pp, PCI_CLASS_DEVICE, 2, PCI_CLASS_BRIDGE_PCI);
 563
 564         dw_pcie_rd_own_conf(pp, PCIE_LINK_WIDTH_SPEED_CONTROL, 4, &val);
 565         val |= PORT_LOGIC_SPEED_CHANGE;
 566         dw_pcie_wr_own_conf(pp, PCIE_LINK_WIDTH_SPEED_CONTROL, 4, val);
 567
 568         dw_pci.nr_controllers = 1;
 569         dw_pci.private_data = (void **)&pp;
 570
 571         pci_common_init_dev(pp->dev, &dw_pci);
 572 #ifdef CONFIG_PCI_DOMAINS
 573         dw_pci.domain++;
 574 #endif
 575
 576         return 0;
 577 }
 578
 579 static void dw_pcie_prog_viewport_cfg0(struct pcie_port *pp, u32 busdev)
 580 {
 581         /* Program viewport 0 : OUTBOUND : CFG0 */
 582         dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX0,
 583                           PCIE_ATU_VIEWPORT);
 584         dw_pcie_writel_rc(pp, pp->cfg0_mod_base, PCIE_ATU_LOWER_BASE);
 585         dw_pcie_writel_rc(pp, (pp->cfg0_mod_base >> 32), PCIE_ATU_UPPER_BASE);
 586         dw_pcie_writel_rc(pp, pp->cfg0_mod_base + pp->config.cfg0_size - 1,
 587                           PCIE_ATU_LIMIT);
 588         dw_pcie_writel_rc(pp, busdev, PCIE_ATU_LOWER_TARGET);
 589         dw_pcie_writel_rc(pp, 0, PCIE_ATU_UPPER_TARGET);
 590         dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_CFG0, PCIE_ATU_CR1);
 591         dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);
 592 }
 593
 594 static void dw_pcie_prog_viewport_cfg1(struct pcie_port *pp, u32 busdev)
 595 {
 596         /* Program viewport 1 : OUTBOUND : CFG1 */
 597         dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX1,
 598                           PCIE_ATU_VIEWPORT);
 599         dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_CFG1, PCIE_ATU_CR1);
 600         dw_pcie_writel_rc(pp, pp->cfg1_mod_base, PCIE_ATU_LOWER_BASE);
 601         dw_pcie_writel_rc(pp, (pp->cfg1_mod_base >> 32), PCIE_ATU_UPPER_BASE);
 602         dw_pcie_writel_rc(pp, pp->cfg1_mod_base + pp->config.cfg1_size - 1,
 603                           PCIE_ATU_LIMIT);
 604         dw_pcie_writel_rc(pp, busdev, PCIE_ATU_LOWER_TARGET);
 605         dw_pcie_writel_rc(pp, 0, PCIE_ATU_UPPER_TARGET);
 606         dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);
 607 }
 608
 609 static void dw_pcie_prog_viewport_mem_outbound(struct pcie_port *pp)
 610 {
 611         /* Program viewport 0 : OUTBOUND : MEM */
 612         dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX0,
 613                           PCIE_ATU_VIEWPORT);
 614         dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_MEM, PCIE_ATU_CR1);
 615         dw_pcie_writel_rc(pp, pp->mem_mod_base, PCIE_ATU_LOWER_BASE);
 616         dw_pcie_writel_rc(pp, (pp->mem_mod_base >> 32), PCIE_ATU_UPPER_BASE);
 617         dw_pcie_writel_rc(pp, pp->mem_mod_base + pp->config.mem_size - 1,
 618                           PCIE_ATU_LIMIT);
 619         dw_pcie_writel_rc(pp, pp->config.mem_bus_addr, PCIE_ATU_LOWER_TARGET);
 620         dw_pcie_writel_rc(pp, upper_32_bits(pp->config.mem_bus_addr),
 621                           PCIE_ATU_UPPER_TARGET);
 622         dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);
 623 }
 624
 625 static void dw_pcie_prog_viewport_io_outbound(struct pcie_port *pp)
 626 {
 627         /* Program viewport 1 : OUTBOUND : IO */
 628         dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX1,
 629                           PCIE_ATU_VIEWPORT);
 630         dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_IO, PCIE_ATU_CR1);
 631         dw_pcie_writel_rc(pp, pp->io_mod_base, PCIE_ATU_LOWER_BASE);
 632         dw_pcie_writel_rc(pp, (pp->io_mod_base >> 32), PCIE_ATU_UPPER_BASE);
 633         dw_pcie_writel_rc(pp, pp->io_mod_base + pp->config.io_size - 1,
 634                           PCIE_ATU_LIMIT);
 635         dw_pcie_writel_rc(pp, pp->config.io_bus_addr, PCIE_ATU_LOWER_TARGET);
 636         dw_pcie_writel_rc(pp, upper_32_bits(pp->config.io_bus_addr),
 637                           PCIE_ATU_UPPER_TARGET);
 638         dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);
 639 }
 640
 641 static int dw_pcie_rd_other_conf(struct pcie_port *pp, struct pci_bus *bus,
 642                 u32 devfn, int where, int size, u32 *val)
 643 {
 644         int ret = PCIBIOS_SUCCESSFUL;
 645         u32 address, busdev;
 646
 647         busdev = PCIE_ATU_BUS(bus->number) | PCIE_ATU_DEV(PCI_SLOT(devfn)) |
 648                  PCIE_ATU_FUNC(PCI_FUNC(devfn));
 649         address = where & ~0x3;
 650
 651         if (bus->parent->number == pp->root_bus_nr) {
 652                 dw_pcie_prog_viewport_cfg0(pp, busdev);
 653                 ret = dw_pcie_cfg_read(pp->va_cfg0_base + address, where, size,
 654                                 val);
 655                 dw_pcie_prog_viewport_mem_outbound(pp);
 656         } else {
 657                 dw_pcie_prog_viewport_cfg1(pp, busdev);
 658                 ret = dw_pcie_cfg_read(pp->va_cfg1_base + address, where, size,
 659                                 val);
 660                 dw_pcie_prog_viewport_io_outbound(pp);
 661         }
 662
 663         return ret;
 664 }
 665
 666 static int dw_pcie_wr_other_conf(struct pcie_port *pp, struct pci_bus *bus,
 667                 u32 devfn, int where, int size, u32 val)
 668 {
 669         int ret = PCIBIOS_SUCCESSFUL;
 670         u32 address, busdev;
 671
 672         busdev = PCIE_ATU_BUS(bus->number) | PCIE_ATU_DEV(PCI_SLOT(devfn)) |
 673                  PCIE_ATU_FUNC(PCI_FUNC(devfn));
 674         address = where & ~0x3;
 675
 676         if (bus->parent->number == pp->root_bus_nr) {
 677                 dw_pcie_prog_viewport_cfg0(pp, busdev);
 678                 ret = dw_pcie_cfg_write(pp->va_cfg0_base + address, where, size,
 679                                 val);
 680                 dw_pcie_prog_viewport_mem_outbound(pp);
 681         } else {
 682                 dw_pcie_prog_viewport_cfg1(pp, busdev);
 683                 ret = dw_pcie_cfg_write(pp->va_cfg1_base + address, where, size,
 684                                 val);
 685                 dw_pcie_prog_viewport_io_outbound(pp);
 686         }
 687
 688         return ret;
 689 }
 690
 691 static int dw_pcie_valid_config(struct pcie_port *pp,
 692                                 struct pci_bus *bus, int dev)
 693 {
 694         /* If there is no link, then there is no device */
 695         if (bus->number != pp->root_bus_nr) {
 696                 if (!dw_pcie_link_up(pp))
 697                         return 0;
 698         }
 699
 700         /* access only one slot on each root port */
 701         if (bus->number == pp->root_bus_nr && dev > 0)
 702                 return 0;
 703
 704         /*
 705          * do not read more than one device on the bus directly attached
 706          * to RC's (Virtual Bridge's) DS side.
 707          */
 708         if (bus->primary == pp->root_bus_nr && dev > 0)
 709                 return 0;
 710
 711         return 1;
 712 }
 713
 714 static int dw_pcie_rd_conf(struct pci_bus *bus, u32 devfn, int where,
 715                         int size, u32 *val)
 716 {
 717         struct pcie_port *pp = sys_to_pcie(bus->sysdata);
 718         int ret;
 719
 720         if (dw_pcie_valid_config(pp, bus, PCI_SLOT(devfn)) == 0) {
 721                 *val = 0xffffffff;
 722                 return PCIBIOS_DEVICE_NOT_FOUND;
 723         }
 724
 725         if (bus->number != pp->root_bus_nr)
 726                 if (pp->ops->rd_other_conf)
 727                         ret = pp->ops->rd_other_conf(pp, bus, devfn,
 728                                                 where, size, val);
 729                 else
 730                         ret = dw_pcie_rd_other_conf(pp, bus, devfn,
 731                                                 where, size, val);
 732         else
 733                 ret = dw_pcie_rd_own_conf(pp, where, size, val);
 734
 735         return ret;
 736 }
 737
 738 static int dw_pcie_wr_conf(struct pci_bus *bus, u32 devfn,
 739                         int where, int size, u32 val)
 740 {
 741         struct pcie_port *pp = sys_to_pcie(bus->sysdata);
 742         int ret;
 743
 744         if (dw_pcie_valid_config(pp, bus, PCI_SLOT(devfn)) == 0)
 745                 return PCIBIOS_DEVICE_NOT_FOUND;
 746
 747         if (bus->number != pp->root_bus_nr)
 748                 if (pp->ops->wr_other_conf)
 749                         ret = pp->ops->wr_other_conf(pp, bus, devfn,
 750                                                 where, size, val);
 751                 else
 752                         ret = dw_pcie_wr_other_conf(pp, bus, devfn,
 753                                                 where, size, val);
 754         else
 755                 ret = dw_pcie_wr_own_conf(pp, where, size, val);
 756
 757         return ret;
 758 }
 759
 760 static struct pci_ops dw_pcie_ops = {
 761         .read = dw_pcie_rd_conf,
 762         .write = dw_pcie_wr_conf,
 763 };
 764
 765 static int dw_pcie_setup(int nr, struct pci_sys_data *sys)
 766 {
 767         struct pcie_port *pp;
 768
 769         pp = sys_to_pcie(sys);
 770
 771         if (global_io_offset < SZ_1M && pp->config.io_size > 0) {
 772                 sys->io_offset = global_io_offset - pp->config.io_bus_addr;
 773                 pci_ioremap_io(global_io_offset, pp->io_base);
 774                 global_io_offset += SZ_64K;
 775                 pci_add_resource_offset(&sys->resources, &pp->io,
 776                                         sys->io_offset);
 777         }
 778
 779         sys->mem_offset = pp->mem.start - pp->config.mem_bus_addr;
 780         pci_add_resource_offset(&sys->resources, &pp->mem, sys->mem_offset);
 781         pci_add_resource(&sys->resources, &pp->busn);
 782
 783         return 1;
 784 }
 785
 786 static struct pci_bus *dw_pcie_scan_bus(int nr, struct pci_sys_data *sys)
 787 {
 788         struct pci_bus *bus;
 789         struct pcie_port *pp = sys_to_pcie(sys);
 790
 791         pp->root_bus_nr = sys->busnr;
 792         bus = pci_create_root_bus(pp->dev, sys->busnr,
 793                                   &dw_pcie_ops, sys, &sys->resources);
 794         if (!bus)
 795                 return NULL;
 796
 797         pci_scan_child_bus(bus);
 798
 799         if (bus && pp->ops->scan_bus)
 800                 pp->ops->scan_bus(pp);
 801
 802         return bus;
 803 }
 804
 805 static int dw_pcie_map_irq(const struct pci_dev *dev, u8 slot, u8 pin)
 806 {
 807         struct pcie_port *pp = sys_to_pcie(dev->bus->sysdata);
 808         int irq;
 809
 810         irq = of_irq_parse_and_map_pci(dev, slot, pin);
 811         if (!irq)
 812                 irq = pp->irq;
 813
 814         return irq;
 815 }
 816
 817 static void dw_pcie_add_bus(struct pci_bus *bus)
 818 {
 819         if (IS_ENABLED(CONFIG_PCI_MSI)) {
 820                 struct pcie_port *pp = sys_to_pcie(bus->sysdata);
 821
 822                 dw_pcie_msi_chip.dev = pp->dev;
 823                 bus->msi = &dw_pcie_msi_chip;
 824         }
 825 }
 826
 827 static struct hw_pci dw_pci = {
 828         .setup          = dw_pcie_setup,
 829         .scan           = dw_pcie_scan_bus,
 830         .map_irq        = dw_pcie_map_irq,
 831         .add_bus        = dw_pcie_add_bus,
 832 };
 833
 834 void dw_pcie_setup_rc(struct pcie_port *pp)
 835 {
 836         struct pcie_port_info *config = &pp->config;
 837         u32 val;
 838         u32 membase;
 839         u32 memlimit;
 840
 841         /* set the number of lanes */
 842         dw_pcie_readl_rc(pp, PCIE_PORT_LINK_CONTROL, &val);
 843         val &= ~PORT_LINK_MODE_MASK;
 844         switch (pp->lanes) {
 845         case 1:
 846                 val |= PORT_LINK_MODE_1_LANES;
 847                 break;
 848         case 2:
 849                 val |= PORT_LINK_MODE_2_LANES;
 850                 break;
 851         case 4:
 852                 val |= PORT_LINK_MODE_4_LANES;
 853                 break;
 854         }
 855         dw_pcie_writel_rc(pp, val, PCIE_PORT_LINK_CONTROL);
 856
 857         /* set link width speed control register */
 858         dw_pcie_readl_rc(pp, PCIE_LINK_WIDTH_SPEED_CONTROL, &val);
 859         val &= ~PORT_LOGIC_LINK_WIDTH_MASK;
 860         switch (pp->lanes) {
 861         case 1:
 862                 val |= PORT_LOGIC_LINK_WIDTH_1_LANES;
 863                 break;
 864         case 2:
 865                 val |= PORT_LOGIC_LINK_WIDTH_2_LANES;
 866                 break;
 867         case 4:
 868                 val |= PORT_LOGIC_LINK_WIDTH_4_LANES;
 869                 break;
 870         }
 871         dw_pcie_writel_rc(pp, val, PCIE_LINK_WIDTH_SPEED_CONTROL);
 872
 873         /* setup RC BARs */
 874         dw_pcie_writel_rc(pp, 0x00000004, PCI_BASE_ADDRESS_0);
 875         dw_pcie_writel_rc(pp, 0x00000000, PCI_BASE_ADDRESS_1);
 876
 877         /* setup interrupt pins */
 878         dw_pcie_readl_rc(pp, PCI_INTERRUPT_LINE, &val);
 879         val &= 0xffff00ff;
 880         val |= 0x00000100;
 881         dw_pcie_writel_rc(pp, val, PCI_INTERRUPT_LINE);
 882
 883         /* setup bus numbers */
 884         dw_pcie_readl_rc(pp, PCI_PRIMARY_BUS, &val);
 885         val &= 0xff000000;
 886         val |= 0x00010100;
 887         dw_pcie_writel_rc(pp, val, PCI_PRIMARY_BUS);
 888
 889         /* setup memory base, memory limit */
 890         membase = ((u32)pp->mem_base & 0xfff00000) >> 16;
 891         memlimit = (config->mem_size + (u32)pp->mem_base) & 0xfff00000;
 892         val = memlimit | membase;
 893         dw_pcie_writel_rc(pp, val, PCI_MEMORY_BASE);
 894
 895         /* setup command register */
 896         dw_pcie_readl_rc(pp, PCI_COMMAND, &val);
 897         val &= 0xffff0000;
 898         val |= PCI_COMMAND_IO | PCI_COMMAND_MEMORY |
 899                 PCI_COMMAND_MASTER | PCI_COMMAND_SERR;
 900         dw_pcie_writel_rc(pp, val, PCI_COMMAND);
 901 }
 902
 903 MODULE_AUTHOR("Jingoo Han <jg1.han@samsung.com>");
 904 MODULE_DESCRIPTION("Designware PCIe host controller driver");
 905 MODULE_LICENSE("GPL v2");