drivers/usb/host/pci-quirks.c

   1 /*
   2  * This file contains code to reset and initialize USB host controllers.
   3  * Some of it includes work-arounds for PCI hardware and BIOS quirks.
   4  * It may need to run early during booting -- before USB would normally
   5  * initialize -- to ensure that Linux doesn't use any legacy modes.
   6  *
   7  *  Copyright (c) 1999 Martin Mares <mj@ucw.cz>
   8  *  (and others)
   9  */
  10
  11 #include <linux/types.h>
  12 #include <linux/kconfig.h>
  13 #include <linux/kernel.h>
  14 #include <linux/pci.h>
  15 #include <linux/delay.h>
  16 #include <linux/export.h>
  17 #include <linux/acpi.h>
  18 #include <linux/dmi.h>
  19 #include "pci-quirks.h"
  20 #include "xhci-ext-caps.h"
  21
  22
  23 #define UHCI_USBLEGSUP          0xc0            /* legacy support */
  24 #define UHCI_USBCMD             0               /* command register */
  25 #define UHCI_USBINTR            4               /* interrupt register */
  26 #define UHCI_USBLEGSUP_RWC      0x8f00          /* the R/WC bits */
  27 #define UHCI_USBLEGSUP_RO       0x5040          /* R/O and reserved bits */
  28 #define UHCI_USBCMD_RUN         0x0001          /* RUN/STOP bit */
  29 #define UHCI_USBCMD_HCRESET     0x0002          /* Host Controller reset */
  30 #define UHCI_USBCMD_EGSM        0x0008          /* Global Suspend Mode */
  31 #define UHCI_USBCMD_CONFIGURE   0x0040          /* Config Flag */
  32 #define UHCI_USBINTR_RESUME     0x0002          /* Resume interrupt enable */
  33
  34 #define OHCI_CONTROL            0x04
  35 #define OHCI_CMDSTATUS          0x08
  36 #define OHCI_INTRSTATUS         0x0c
  37 #define OHCI_INTRENABLE         0x10
  38 #define OHCI_INTRDISABLE        0x14
  39 #define OHCI_FMINTERVAL         0x34
  40 #define OHCI_HCFS               (3 << 6)        /* hc functional state */
  41 #define OHCI_HCR                (1 << 0)        /* host controller reset */
  42 #define OHCI_OCR                (1 << 3)        /* ownership change request */
  43 #define OHCI_CTRL_RWC           (1 << 9)        /* remote wakeup connected */
  44 #define OHCI_CTRL_IR            (1 << 8)        /* interrupt routing */
  45 #define OHCI_INTR_OC            (1 << 30)       /* ownership change */
  46
  47 #define EHCI_HCC_PARAMS         0x08            /* extended capabilities */
  48 #define EHCI_USBCMD             0               /* command register */
  49 #define EHCI_USBCMD_RUN         (1 << 0)        /* RUN/STOP bit */
  50 #define EHCI_USBSTS             4               /* status register */
  51 #define EHCI_USBSTS_HALTED      (1 << 12)       /* HCHalted bit */
  52 #define EHCI_USBINTR            8               /* interrupt register */
  53 #define EHCI_CONFIGFLAG         0x40            /* configured flag register */
  54 #define EHCI_USBLEGSUP          0               /* legacy support register */
  55 #define EHCI_USBLEGSUP_BIOS     (1 << 16)       /* BIOS semaphore */
  56 #define EHCI_USBLEGSUP_OS       (1 << 24)       /* OS semaphore */
  57 #define EHCI_USBLEGCTLSTS       4               /* legacy control/status */
  58 #define EHCI_USBLEGCTLSTS_SOOE  (1 << 13)       /* SMI on ownership change */
  59
  60 /* AMD quirk use */
  61 #define AB_REG_BAR_LOW          0xe0
  62 #define AB_REG_BAR_HIGH         0xe1
  63 #define AB_REG_BAR_SB700        0xf0
  64 #define AB_INDX(addr)           ((addr) + 0x00)
  65 #define AB_DATA(addr)           ((addr) + 0x04)
  66 #define AX_INDXC                0x30
  67 #define AX_DATAC                0x34
  68
  69 #define NB_PCIE_INDX_ADDR       0xe0
  70 #define NB_PCIE_INDX_DATA       0xe4
  71 #define PCIE_P_CNTL             0x10040
  72 #define BIF_NB                  0x10002
  73 #define NB_PIF0_PWRDOWN_0       0x01100012
  74 #define NB_PIF0_PWRDOWN_1       0x01100013
  75
  76 #define USB_INTEL_XUSB2PR      0xD0
  77 #define USB_INTEL_USB2PRM      0xD4
  78 #define USB_INTEL_USB3_PSSEN   0xD8
  79 #define USB_INTEL_USB3PRM      0xDC
  80
  81 /*
  82  * amd_chipset_gen values represent AMD different chipset generations
  83  */
  84 enum amd_chipset_gen {
  85         NOT_AMD_CHIPSET = 0,
  86         AMD_CHIPSET_SB600,
  87         AMD_CHIPSET_SB700,
  88         AMD_CHIPSET_SB800,
  89         AMD_CHIPSET_HUDSON2,
  90         AMD_CHIPSET_BOLTON,
  91         AMD_CHIPSET_YANGTZE,
  92         AMD_CHIPSET_TAISHAN,
  93         AMD_CHIPSET_UNKNOWN,
  94 };
  95
  96 struct amd_chipset_type {
  97         enum amd_chipset_gen gen;
  98         u8 rev;
  99 };
 100
 101 static struct amd_chipset_info {
 102         struct pci_dev  *nb_dev;
 103         struct pci_dev  *smbus_dev;
 104         int nb_type;
 105         struct amd_chipset_type sb_type;
 106         int isoc_reqs;
 107         int probe_count;
 108         int probe_result;
 109 } amd_chipset;
 110
 111 static DEFINE_SPINLOCK(amd_lock);
 112
 113 /*
 114  * amd_chipset_sb_type_init - initialize amd chipset southbridge type
 115  *
 116  * AMD FCH/SB generation and revision is identified by SMBus controller
 117  * vendor, device and revision IDs.
 118  *
 119  * Returns: 1 if it is an AMD chipset, 0 otherwise.
 120  */
 121 static int amd_chipset_sb_type_init(struct amd_chipset_info *pinfo)
 122 {
 123         u8 rev = 0;
 124         pinfo->sb_type.gen = AMD_CHIPSET_UNKNOWN;
 125
 126         pinfo->smbus_dev = pci_get_device(PCI_VENDOR_ID_ATI,
 127                         PCI_DEVICE_ID_ATI_SBX00_SMBUS, NULL);
 128         if (pinfo->smbus_dev) {
 129                 rev = pinfo->smbus_dev->revision;
 130                 if (rev >= 0x10 && rev <= 0x1f)
 131                         pinfo->sb_type.gen = AMD_CHIPSET_SB600;
 132                 else if (rev >= 0x30 && rev <= 0x3f)
 133                         pinfo->sb_type.gen = AMD_CHIPSET_SB700;
 134                 else if (rev >= 0x40 && rev <= 0x4f)
 135                         pinfo->sb_type.gen = AMD_CHIPSET_SB800;
 136         } else {
 137                 pinfo->smbus_dev = pci_get_device(PCI_VENDOR_ID_AMD,
 138                                 PCI_DEVICE_ID_AMD_HUDSON2_SMBUS, NULL);
 139
 140                 if (pinfo->smbus_dev) {
 141                         rev = pinfo->smbus_dev->revision;
 142                         if (rev >= 0x11 && rev <= 0x14)
 143                                 pinfo->sb_type.gen = AMD_CHIPSET_HUDSON2;
 144                         else if (rev >= 0x15 && rev <= 0x18)
 145                                 pinfo->sb_type.gen = AMD_CHIPSET_BOLTON;
 146                         else if (rev >= 0x39 && rev <= 0x3a)
 147                                 pinfo->sb_type.gen = AMD_CHIPSET_YANGTZE;
 148                 } else {
 149                         pinfo->smbus_dev = pci_get_device(PCI_VENDOR_ID_AMD,
 150                                                           0x145c, NULL);
 151                         if (pinfo->smbus_dev) {
 152                                 rev = pinfo->smbus_dev->revision;
 153                                 pinfo->sb_type.gen = AMD_CHIPSET_TAISHAN;
 154                         } else {
 155                                 pinfo->sb_type.gen = NOT_AMD_CHIPSET;
 156                                 return 0;
 157                         }
 158                 }
 159         }
 160         pinfo->sb_type.rev = rev;
 161         return 1;
 162 }
 163
 164 void sb800_prefetch(struct device *dev, int on)
 165 {
 166         u16 misc;
 167         struct pci_dev *pdev = to_pci_dev(dev);
 168
 169         pci_read_config_word(pdev, 0x50, &misc);
 170         if (on == 0)
 171                 pci_write_config_word(pdev, 0x50, misc & 0xfcff);
 172         else
 173                 pci_write_config_word(pdev, 0x50, misc | 0x0300);
 174 }
 175 EXPORT_SYMBOL_GPL(sb800_prefetch);
 176
 177 int usb_amd_find_chipset_info(void)
 178 {
 179         unsigned long flags;
 180         struct amd_chipset_info info;
 181         int ret;
 182
 183         spin_lock_irqsave(&amd_lock, flags);
 184
 185         /* probe only once */
 186         if (amd_chipset.probe_count > 0) {
 187                 amd_chipset.probe_count++;
 188                 spin_unlock_irqrestore(&amd_lock, flags);
 189                 return amd_chipset.probe_result;
 190         }
 191         memset(&info, 0, sizeof(info));
 192         spin_unlock_irqrestore(&amd_lock, flags);
 193
 194         if (!amd_chipset_sb_type_init(&info)) {
 195                 ret = 0;
 196                 goto commit;
 197         }
 198
 199         /* Below chipset generations needn't enable AMD PLL quirk */
 200         if (info.sb_type.gen == AMD_CHIPSET_UNKNOWN ||
 201                         info.sb_type.gen == AMD_CHIPSET_SB600 ||
 202                         info.sb_type.gen == AMD_CHIPSET_YANGTZE ||
 203                         (info.sb_type.gen == AMD_CHIPSET_SB700 &&
 204                         info.sb_type.rev > 0x3b)) {
 205                 if (info.smbus_dev) {
 206                         pci_dev_put(info.smbus_dev);
 207                         info.smbus_dev = NULL;
 208                 }
 209                 ret = 0;
 210                 goto commit;
 211         }
 212
 213         info.nb_dev = pci_get_device(PCI_VENDOR_ID_AMD, 0x9601, NULL);
 214         if (info.nb_dev) {
 215                 info.nb_type = 1;
 216         } else {
 217                 info.nb_dev = pci_get_device(PCI_VENDOR_ID_AMD, 0x1510, NULL);
 218                 if (info.nb_dev) {
 219                         info.nb_type = 2;
 220                 } else {
 221                         info.nb_dev = pci_get_device(PCI_VENDOR_ID_AMD,
 222                                                      0x9600, NULL);
 223                         if (info.nb_dev)
 224                                 info.nb_type = 3;
 225                 }
 226         }
 227
 228         ret = info.probe_result = 1;
 229         printk(KERN_DEBUG "QUIRK: Enable AMD PLL fix\n");
 230
 231 commit:
 232
 233         spin_lock_irqsave(&amd_lock, flags);
 234         if (amd_chipset.probe_count > 0) {
 235                 /* race - someone else was faster - drop devices */
 236
 237                 /* Mark that we where here */
 238                 amd_chipset.probe_count++;
 239                 ret = amd_chipset.probe_result;
 240
 241                 spin_unlock_irqrestore(&amd_lock, flags);
 242
 243                 pci_dev_put(info.nb_dev);
 244                 pci_dev_put(info.smbus_dev);
 245
 246         } else {
 247                 /* no race - commit the result */
 248                 info.probe_count++;
 249                 amd_chipset = info;
 250                 spin_unlock_irqrestore(&amd_lock, flags);
 251         }
 252
 253         return ret;
 254 }
 255 EXPORT_SYMBOL_GPL(usb_amd_find_chipset_info);
 256
 257 int usb_hcd_amd_remote_wakeup_quirk(struct pci_dev *pdev)
 258 {
 259         /* Make sure amd chipset type has already been initialized */
 260         usb_amd_find_chipset_info();
 261         if (amd_chipset.sb_type.gen == AMD_CHIPSET_YANGTZE ||
 262             amd_chipset.sb_type.gen == AMD_CHIPSET_TAISHAN) {
 263                 dev_dbg(&pdev->dev, "QUIRK: Enable AMD remote wakeup fix\n");
 264                 return 1;
 265         }
 266         return 0;
 267 }
 268 EXPORT_SYMBOL_GPL(usb_hcd_amd_remote_wakeup_quirk);
 269
 270 bool usb_amd_hang_symptom_quirk(void)
 271 {
 272         u8 rev;
 273
 274         usb_amd_find_chipset_info();
 275         rev = amd_chipset.sb_type.rev;
 276         /* SB600 and old version of SB700 have hang symptom bug */
 277         return amd_chipset.sb_type.gen == AMD_CHIPSET_SB600 ||
 278                         (amd_chipset.sb_type.gen == AMD_CHIPSET_SB700 &&
 279                          rev >= 0x3a && rev <= 0x3b);
 280 }
 281 EXPORT_SYMBOL_GPL(usb_amd_hang_symptom_quirk);
 282
 283 bool usb_amd_prefetch_quirk(void)
 284 {
 285         usb_amd_find_chipset_info();
 286         /* SB800 needs pre-fetch fix */
 287         return amd_chipset.sb_type.gen == AMD_CHIPSET_SB800;
 288 }
 289 EXPORT_SYMBOL_GPL(usb_amd_prefetch_quirk);
 290
 291 /*
 292  * The hardware normally enables the A-link power management feature, which
 293  * lets the system lower the power consumption in idle states.
 294  *
 295  * This USB quirk prevents the link going into that lower power state
 296  * during isochronous transfers.
 297  *
 298  * Without this quirk, isochronous stream on OHCI/EHCI/xHCI controllers of
 299  * some AMD platforms may stutter or have breaks occasionally.
 300  */
 301 static void usb_amd_quirk_pll(int disable)
 302 {
 303         u32 addr, addr_low, addr_high, val;
 304         u32 bit = disable ? 0 : 1;
 305         unsigned long flags;
 306
 307         spin_lock_irqsave(&amd_lock, flags);
 308
 309         if (disable) {
 310                 amd_chipset.isoc_reqs++;
 311                 if (amd_chipset.isoc_reqs > 1) {
 312                         spin_unlock_irqrestore(&amd_lock, flags);
 313                         return;
 314                 }
 315         } else {
 316                 amd_chipset.isoc_reqs--;
 317                 if (amd_chipset.isoc_reqs > 0) {
 318                         spin_unlock_irqrestore(&amd_lock, flags);
 319                         return;
 320                 }
 321         }
 322
 323         if (amd_chipset.sb_type.gen == AMD_CHIPSET_SB800 ||
 324                         amd_chipset.sb_type.gen == AMD_CHIPSET_HUDSON2 ||
 325                         amd_chipset.sb_type.gen == AMD_CHIPSET_BOLTON) {
 326                 outb_p(AB_REG_BAR_LOW, 0xcd6);
 327                 addr_low = inb_p(0xcd7);
 328                 outb_p(AB_REG_BAR_HIGH, 0xcd6);
 329                 addr_high = inb_p(0xcd7);
 330                 addr = addr_high << 8 | addr_low;
 331
 332                 outl_p(0x30, AB_INDX(addr));
 333                 outl_p(0x40, AB_DATA(addr));
 334                 outl_p(0x34, AB_INDX(addr));
 335                 val = inl_p(AB_DATA(addr));
 336         } else if (amd_chipset.sb_type.gen == AMD_CHIPSET_SB700 &&
 337                         amd_chipset.sb_type.rev <= 0x3b) {
 338                 pci_read_config_dword(amd_chipset.smbus_dev,
 339                                         AB_REG_BAR_SB700, &addr);
 340                 outl(AX_INDXC, AB_INDX(addr));
 341                 outl(0x40, AB_DATA(addr));
 342                 outl(AX_DATAC, AB_INDX(addr));
 343                 val = inl(AB_DATA(addr));
 344         } else {
 345                 spin_unlock_irqrestore(&amd_lock, flags);
 346                 return;
 347         }
 348
 349         if (disable) {
 350                 val &= ~0x08;
 351                 val |= (1 << 4) | (1 << 9);
 352         } else {
 353                 val |= 0x08;
 354                 val &= ~((1 << 4) | (1 << 9));
 355         }
 356         outl_p(val, AB_DATA(addr));
 357
 358         if (!amd_chipset.nb_dev) {
 359                 spin_unlock_irqrestore(&amd_lock, flags);
 360                 return;
 361         }
 362
 363         if (amd_chipset.nb_type == 1 || amd_chipset.nb_type == 3) {
 364                 addr = PCIE_P_CNTL;
 365                 pci_write_config_dword(amd_chipset.nb_dev,
 366                                         NB_PCIE_INDX_ADDR, addr);
 367                 pci_read_config_dword(amd_chipset.nb_dev,
 368                                         NB_PCIE_INDX_DATA, &val);
 369
 370                 val &= ~(1 | (1 << 3) | (1 << 4) | (1 << 9) | (1 << 12));
 371                 val |= bit | (bit << 3) | (bit << 12);
 372                 val |= ((!bit) << 4) | ((!bit) << 9);
 373                 pci_write_config_dword(amd_chipset.nb_dev,
 374                                         NB_PCIE_INDX_DATA, val);
 375
 376                 addr = BIF_NB;
 377                 pci_write_config_dword(amd_chipset.nb_dev,
 378                                         NB_PCIE_INDX_ADDR, addr);
 379                 pci_read_config_dword(amd_chipset.nb_dev,
 380                                         NB_PCIE_INDX_DATA, &val);
 381                 val &= ~(1 << 8);
 382                 val |= bit << 8;
 383
 384                 pci_write_config_dword(amd_chipset.nb_dev,
 385                                         NB_PCIE_INDX_DATA, val);
 386         } else if (amd_chipset.nb_type == 2) {
 387                 addr = NB_PIF0_PWRDOWN_0;
 388                 pci_write_config_dword(amd_chipset.nb_dev,
 389                                         NB_PCIE_INDX_ADDR, addr);
 390                 pci_read_config_dword(amd_chipset.nb_dev,
 391                                         NB_PCIE_INDX_DATA, &val);
 392                 if (disable)
 393                         val &= ~(0x3f << 7);
 394                 else
 395                         val |= 0x3f << 7;
 396
 397                 pci_write_config_dword(amd_chipset.nb_dev,
 398                                         NB_PCIE_INDX_DATA, val);
 399
 400                 addr = NB_PIF0_PWRDOWN_1;
 401                 pci_write_config_dword(amd_chipset.nb_dev,
 402                                         NB_PCIE_INDX_ADDR, addr);
 403                 pci_read_config_dword(amd_chipset.nb_dev,
 404                                         NB_PCIE_INDX_DATA, &val);
 405                 if (disable)
 406                         val &= ~(0x3f << 7);
 407                 else
 408                         val |= 0x3f << 7;
 409
 410                 pci_write_config_dword(amd_chipset.nb_dev,
 411                                         NB_PCIE_INDX_DATA, val);
 412         }
 413
 414         spin_unlock_irqrestore(&amd_lock, flags);
 415         return;
 416 }
 417
 418 void usb_amd_quirk_pll_disable(void)
 419 {
 420         usb_amd_quirk_pll(1);
 421 }
 422 EXPORT_SYMBOL_GPL(usb_amd_quirk_pll_disable);
 423
 424 void usb_amd_quirk_pll_enable(void)
 425 {
 426         usb_amd_quirk_pll(0);
 427 }
 428 EXPORT_SYMBOL_GPL(usb_amd_quirk_pll_enable);
 429
 430 void usb_amd_dev_put(void)
 431 {
 432         struct pci_dev *nb, *smbus;
 433         unsigned long flags;
 434
 435         spin_lock_irqsave(&amd_lock, flags);
 436
 437         amd_chipset.probe_count--;
 438         if (amd_chipset.probe_count > 0) {
 439                 spin_unlock_irqrestore(&amd_lock, flags);
 440                 return;
 441         }
 442
 443         /* save them to pci_dev_put outside of spinlock */
 444         nb    = amd_chipset.nb_dev;
 445         smbus = amd_chipset.smbus_dev;
 446
 447         amd_chipset.nb_dev = NULL;
 448         amd_chipset.smbus_dev = NULL;
 449         amd_chipset.nb_type = 0;
 450         memset(&amd_chipset.sb_type, 0, sizeof(amd_chipset.sb_type));
 451         amd_chipset.isoc_reqs = 0;
 452         amd_chipset.probe_result = 0;
 453
 454         spin_unlock_irqrestore(&amd_lock, flags);
 455
 456         pci_dev_put(nb);
 457         pci_dev_put(smbus);
 458 }
 459 EXPORT_SYMBOL_GPL(usb_amd_dev_put);
 460
 461 /*
 462  * Make sure the controller is completely inactive, unable to
 463  * generate interrupts or do DMA.
 464  */
 465 void uhci_reset_hc(struct pci_dev *pdev, unsigned long base)
 466 {
 467         /* Turn off PIRQ enable and SMI enable.  (This also turns off the
 468          * BIOS's USB Legacy Support.)  Turn off all the R/WC bits too.
 469          */
 470         pci_write_config_word(pdev, UHCI_USBLEGSUP, UHCI_USBLEGSUP_RWC);
 471
 472         /* Reset the HC - this will force us to get a
 473          * new notification of any already connected
 474          * ports due to the virtual disconnect that it
 475          * implies.
 476          */
 477         outw(UHCI_USBCMD_HCRESET, base + UHCI_USBCMD);
 478         mb();
 479         udelay(5);
 480         if (inw(base + UHCI_USBCMD) & UHCI_USBCMD_HCRESET)
 481                 dev_warn(&pdev->dev, "HCRESET not completed yet!\n");
 482
 483         /* Just to be safe, disable interrupt requests and
 484          * make sure the controller is stopped.
 485          */
 486         outw(0, base + UHCI_USBINTR);
 487         outw(0, base + UHCI_USBCMD);
 488 }
 489 EXPORT_SYMBOL_GPL(uhci_reset_hc);
 490
 491 /*
 492  * Initialize a controller that was newly discovered or has just been
 493  * resumed.  In either case we can't be sure of its previous state.
 494  *
 495  * Returns: 1 if the controller was reset, 0 otherwise.
 496  */
 497 int uhci_check_and_reset_hc(struct pci_dev *pdev, unsigned long base)
 498 {
 499         u16 legsup;
 500         unsigned int cmd, intr;
 501
 502         /*
 503          * When restarting a suspended controller, we expect all the
 504          * settings to be the same as we left them:
 505          *
 506          *      PIRQ and SMI disabled, no R/W bits set in USBLEGSUP;
 507          *      Controller is stopped and configured with EGSM set;
 508          *      No interrupts enabled except possibly Resume Detect.
 509          *
 510          * If any of these conditions are violated we do a complete reset.
 511          */
 512         pci_read_config_word(pdev, UHCI_USBLEGSUP, &legsup);
 513         if (legsup & ~(UHCI_USBLEGSUP_RO | UHCI_USBLEGSUP_RWC)) {
 514                 dev_dbg(&pdev->dev, "%s: legsup = 0x%04x\n",
 515                                 __func__, legsup);
 516                 goto reset_needed;
 517         }
 518
 519         cmd = inw(base + UHCI_USBCMD);
 520         if ((cmd & UHCI_USBCMD_RUN) || !(cmd & UHCI_USBCMD_CONFIGURE) ||
 521                         !(cmd & UHCI_USBCMD_EGSM)) {
 522                 dev_dbg(&pdev->dev, "%s: cmd = 0x%04x\n",
 523                                 __func__, cmd);
 524                 goto reset_needed;
 525         }
 526
 527         intr = inw(base + UHCI_USBINTR);
 528         if (intr & (~UHCI_USBINTR_RESUME)) {
 529                 dev_dbg(&pdev->dev, "%s: intr = 0x%04x\n",
 530                                 __func__, intr);
 531                 goto reset_needed;
 532         }
 533         return 0;
 534
 535 reset_needed:
 536         dev_dbg(&pdev->dev, "Performing full reset\n");
 537         uhci_reset_hc(pdev, base);
 538         return 1;
 539 }
 540 EXPORT_SYMBOL_GPL(uhci_check_and_reset_hc);
 541
 542 static inline int io_type_enabled(struct pci_dev *pdev, unsigned int mask)
 543 {
 544         u16 cmd;
 545         return !pci_read_config_word(pdev, PCI_COMMAND, &cmd) && (cmd & mask);
 546 }
 547
 548 #define pio_enabled(dev) io_type_enabled(dev, PCI_COMMAND_IO)
 549 #define mmio_enabled(dev) io_type_enabled(dev, PCI_COMMAND_MEMORY)
 550
 551 static void quirk_usb_handoff_uhci(struct pci_dev *pdev)
 552 {
 553         unsigned long base = 0;
 554         int i;
 555
 556         if (!pio_enabled(pdev))
 557                 return;
 558
 559         for (i = 0; i < PCI_ROM_RESOURCE; i++)
 560                 if ((pci_resource_flags(pdev, i) & IORESOURCE_IO)) {
 561                         base = pci_resource_start(pdev, i);
 562                         break;
 563                 }
 564
 565         if (base)
 566                 uhci_check_and_reset_hc(pdev, base);
 567 }
 568
 569 static int mmio_resource_enabled(struct pci_dev *pdev, int idx)
 570 {
 571         return pci_resource_start(pdev, idx) && mmio_enabled(pdev);
 572 }
 573
 574 static void quirk_usb_handoff_ohci(struct pci_dev *pdev)
 575 {
 576         void __iomem *base;
 577         u32 control;
 578         u32 fminterval = 0;
 579         bool no_fminterval = false;
 580         int cnt;
 581
 582         if (!mmio_resource_enabled(pdev, 0))
 583                 return;
 584
 585         base = pci_ioremap_bar(pdev, 0);
 586         if (base == NULL)
 587                 return;
 588
 589         /*
 590          * ULi M5237 OHCI controller locks the whole system when accessing
 591          * the OHCI_FMINTERVAL offset.
 592          */
 593         if (pdev->vendor == PCI_VENDOR_ID_AL && pdev->device == 0x5237)
 594                 no_fminterval = true;
 595
 596         control = readl(base + OHCI_CONTROL);
 597
 598 /* On PA-RISC, PDC can leave IR set incorrectly; ignore it there. */
 599 #ifdef __hppa__
 600 #define OHCI_CTRL_MASK          (OHCI_CTRL_RWC | OHCI_CTRL_IR)
 601 #else
 602 #define OHCI_CTRL_MASK          OHCI_CTRL_RWC
 603
 604         if (control & OHCI_CTRL_IR) {
 605                 int wait_time = 500; /* arbitrary; 5 seconds */
 606                 writel(OHCI_INTR_OC, base + OHCI_INTRENABLE);
 607                 writel(OHCI_OCR, base + OHCI_CMDSTATUS);
 608                 while (wait_time > 0 &&
 609                                 readl(base + OHCI_CONTROL) & OHCI_CTRL_IR) {
 610                         wait_time -= 10;
 611                         msleep(10);
 612                 }
 613                 if (wait_time <= 0)
 614                         dev_warn(&pdev->dev,
 615                                  "OHCI: BIOS handoff failed (BIOS bug?) %08x\n",
 616                                  readl(base + OHCI_CONTROL));
 617         }
 618 #endif
 619
 620         /* disable interrupts */
 621         writel((u32) ~0, base + OHCI_INTRDISABLE);
 622
 623         /* Reset the USB bus, if the controller isn't already in RESET */
 624         if (control & OHCI_HCFS) {
 625                 /* Go into RESET, preserving RWC (and possibly IR) */
 626                 writel(control & OHCI_CTRL_MASK, base + OHCI_CONTROL);
 627                 readl(base + OHCI_CONTROL);
 628
 629                 /* drive bus reset for at least 50 ms (7.1.7.5) */
 630                 msleep(50);
 631         }
 632
 633         /* software reset of the controller, preserving HcFmInterval */
 634         if (!no_fminterval)
 635                 fminterval = readl(base + OHCI_FMINTERVAL);
 636
 637         writel(OHCI_HCR, base + OHCI_CMDSTATUS);
 638
 639         /* reset requires max 10 us delay */
 640         for (cnt = 30; cnt > 0; --cnt) {        /* ... allow extra time */
 641                 if ((readl(base + OHCI_CMDSTATUS) & OHCI_HCR) == 0)
 642                         break;
 643                 udelay(1);
 644         }
 645
 646         if (!no_fminterval)
 647                 writel(fminterval, base + OHCI_FMINTERVAL);
 648
 649         /* Now the controller is safely in SUSPEND and nothing can wake it up */
 650         iounmap(base);
 651 }
 652
 653 static const struct dmi_system_id ehci_dmi_nohandoff_table[] = {
 654         {
 655                 /*  Pegatron Lucid (ExoPC) */
 656                 .matches = {
 657                         DMI_MATCH(DMI_BOARD_NAME, "EXOPG06411"),
 658                         DMI_MATCH(DMI_BIOS_VERSION, "Lucid-CE-133"),
 659                 },
 660         },
 661         {
 662                 /*  Pegatron Lucid (Ordissimo AIRIS) */
 663                 .matches = {
 664                         DMI_MATCH(DMI_BOARD_NAME, "M11JB"),
 665                         DMI_MATCH(DMI_BIOS_VERSION, "Lucid-"),
 666                 },
 667         },
 668         {
 669                 /*  Pegatron Lucid (Ordissimo) */
 670                 .matches = {
 671                         DMI_MATCH(DMI_BOARD_NAME, "Ordissimo"),
 672                         DMI_MATCH(DMI_BIOS_VERSION, "Lucid-"),
 673                 },
 674         },
 675         {
 676                 /* HASEE E200 */
 677                 .matches = {
 678                         DMI_MATCH(DMI_BOARD_VENDOR, "HASEE"),
 679                         DMI_MATCH(DMI_BOARD_NAME, "E210"),
 680                         DMI_MATCH(DMI_BIOS_VERSION, "6.00"),
 681                 },
 682         },
 683         { }
 684 };
 685
 686 static void ehci_bios_handoff(struct pci_dev *pdev,
 687                                         void __iomem *op_reg_base,
 688                                         u32 cap, u8 offset)
 689 {
 690         int try_handoff = 1, tried_handoff = 0;
 691
 692         /*
 693          * The Pegatron Lucid tablet sporadically waits for 98 seconds trying
 694          * the handoff on its unused controller.  Skip it.
 695          *
 696          * The HASEE E200 hangs when the semaphore is set (bugzilla #77021).
 697          */
 698         if (pdev->vendor == 0x8086 && (pdev->device == 0x283a ||
 699                         pdev->device == 0x27cc)) {
 700                 if (dmi_check_system(ehci_dmi_nohandoff_table))
 701                         try_handoff = 0;
 702         }
 703
 704         if (try_handoff && (cap & EHCI_USBLEGSUP_BIOS)) {
 705                 dev_dbg(&pdev->dev, "EHCI: BIOS handoff\n");
 706
 707 #if 0
 708 /* aleksey_gorelov@phoenix.com reports that some systems need SMI forced on,
 709  * but that seems dubious in general (the BIOS left it off intentionally)
 710  * and is known to prevent some systems from booting.  so we won't do this
 711  * unless maybe we can determine when we're on a system that needs SMI forced.
 712  */
 713                 /* BIOS workaround (?): be sure the pre-Linux code
 714                  * receives the SMI
 715                  */
 716                 pci_read_config_dword(pdev, offset + EHCI_USBLEGCTLSTS, &val);
 717                 pci_write_config_dword(pdev, offset + EHCI_USBLEGCTLSTS,
 718                                        val | EHCI_USBLEGCTLSTS_SOOE);
 719 #endif
 720
 721                 /* some systems get upset if this semaphore is
 722                  * set for any other reason than forcing a BIOS
 723                  * handoff..
 724                  */
 725                 pci_write_config_byte(pdev, offset + 3, 1);
 726         }
 727
 728         /* if boot firmware now owns EHCI, spin till it hands it over. */
 729         if (try_handoff) {
 730                 int msec = 1000;
 731                 while ((cap & EHCI_USBLEGSUP_BIOS) && (msec > 0)) {
 732                         tried_handoff = 1;
 733                         msleep(10);
 734                         msec -= 10;
 735                         pci_read_config_dword(pdev, offset, &cap);
 736                 }
 737         }
 738
 739         if (cap & EHCI_USBLEGSUP_BIOS) {
 740                 /* well, possibly buggy BIOS... try to shut it down,
 741                  * and hope nothing goes too wrong
 742                  */
 743                 if (try_handoff)
 744                         dev_warn(&pdev->dev,
 745                                  "EHCI: BIOS handoff failed (BIOS bug?) %08x\n",
 746                                  cap);
 747                 pci_write_config_byte(pdev, offset + 2, 0);
 748         }
 749
 750         /* just in case, always disable EHCI SMIs */
 751         pci_write_config_dword(pdev, offset + EHCI_USBLEGCTLSTS, 0);
 752
 753         /* If the BIOS ever owned the controller then we can't expect
 754          * any power sessions to remain intact.
 755          */
 756         if (tried_handoff)
 757                 writel(0, op_reg_base + EHCI_CONFIGFLAG);
 758 }
 759
 760 static void quirk_usb_disable_ehci(struct pci_dev *pdev)
 761 {
 762         void __iomem *base, *op_reg_base;
 763         u32     hcc_params, cap, val;
 764         u8      offset, cap_length;
 765         int     wait_time, count = 256/4;
 766
 767         if (!mmio_resource_enabled(pdev, 0))
 768                 return;
 769
 770         base = pci_ioremap_bar(pdev, 0);
 771         if (base == NULL)
 772                 return;
 773
 774         cap_length = readb(base);
 775         op_reg_base = base + cap_length;
 776
 777         /* EHCI 0.96 and later may have "extended capabilities"
 778          * spec section 5.1 explains the bios handoff, e.g. for
 779          * booting from USB disk or using a usb keyboard
 780          */
 781         hcc_params = readl(base + EHCI_HCC_PARAMS);
 782         offset = (hcc_params >> 8) & 0xff;
 783         while (offset && --count) {
 784                 pci_read_config_dword(pdev, offset, &cap);
 785
 786                 switch (cap & 0xff) {
 787                 case 1:
 788                         ehci_bios_handoff(pdev, op_reg_base, cap, offset);
 789                         break;
 790                 case 0: /* Illegal reserved cap, set cap=0 so we exit */
 791                         cap = 0; /* then fallthrough... */
 792                 default:
 793                         dev_warn(&pdev->dev,
 794                                  "EHCI: unrecognized capability %02x\n",
 795                                  cap & 0xff);
 796                 }
 797                 offset = (cap >> 8) & 0xff;
 798         }
 799         if (!count)
 800                 dev_printk(KERN_DEBUG, &pdev->dev, "EHCI: capability loop?\n");
 801
 802         /*
 803          * halt EHCI & disable its interrupts in any case
 804          */
 805         val = readl(op_reg_base + EHCI_USBSTS);
 806         if ((val & EHCI_USBSTS_HALTED) == 0) {
 807                 val = readl(op_reg_base + EHCI_USBCMD);
 808                 val &= ~EHCI_USBCMD_RUN;
 809                 writel(val, op_reg_base + EHCI_USBCMD);
 810
 811                 wait_time = 2000;
 812                 do {
 813                         writel(0x3f, op_reg_base + EHCI_USBSTS);
 814                         udelay(100);
 815                         wait_time -= 100;
 816                         val = readl(op_reg_base + EHCI_USBSTS);
 817                         if ((val == ~(u32)0) || (val & EHCI_USBSTS_HALTED)) {
 818                                 break;
 819                         }
 820                 } while (wait_time > 0);
 821         }
 822         writel(0, op_reg_base + EHCI_USBINTR);
 823         writel(0x3f, op_reg_base + EHCI_USBSTS);
 824
 825         iounmap(base);
 826 }
 827
 828 /*
 829  * handshake - spin reading a register until handshake completes
 830  * @ptr: address of hc register to be read
 831  * @mask: bits to look at in result of read
 832  * @done: value of those bits when handshake succeeds
 833  * @wait_usec: timeout in microseconds
 834  * @delay_usec: delay in microseconds to wait between polling
 835  *
 836  * Polls a register every delay_usec microseconds.
 837  * Returns 0 when the mask bits have the value done.
 838  * Returns -ETIMEDOUT if this condition is not true after
 839  * wait_usec microseconds have passed.
 840  */
 841 static int handshake(void __iomem *ptr, u32 mask, u32 done,
 842                 int wait_usec, int delay_usec)
 843 {
 844         u32     result;
 845
 846         do {
 847                 result = readl(ptr);
 848                 result &= mask;
 849                 if (result == done)
 850                         return 0;
 851                 udelay(delay_usec);
 852                 wait_usec -= delay_usec;
 853         } while (wait_usec > 0);
 854         return -ETIMEDOUT;
 855 }
 856
 857 /*
 858  * Intel's Panther Point chipset has two host controllers (EHCI and xHCI) that
 859  * share some number of ports.  These ports can be switched between either
 860  * controller.  Not all of the ports under the EHCI host controller may be
 861  * switchable.
 862  *
 863  * The ports should be switched over to xHCI before PCI probes for any device
 864  * start.  This avoids active devices under EHCI being disconnected during the
 865  * port switchover, which could cause loss of data on USB storage devices, or
 866  * failed boot when the root file system is on a USB mass storage device and is
 867  * enumerated under EHCI first.
 868  *
 869  * We write into the xHC's PCI configuration space in some Intel-specific
 870  * registers to switch the ports over.  The USB 3.0 terminations and the USB
 871  * 2.0 data wires are switched separately.  We want to enable the SuperSpeed
 872  * terminations before switching the USB 2.0 wires over, so that USB 3.0
 873  * devices connect at SuperSpeed, rather than at USB 2.0 speeds.
 874  */
 875 void usb_enable_intel_xhci_ports(struct pci_dev *xhci_pdev)
 876 {
 877         u32             ports_available;
 878         bool            ehci_found = false;
 879         struct pci_dev  *companion = NULL;
 880
 881         /* Sony VAIO t-series with subsystem device ID 90a8 is not capable of
 882          * switching ports from EHCI to xHCI
 883          */
 884         if (xhci_pdev->subsystem_vendor == PCI_VENDOR_ID_SONY &&
 885             xhci_pdev->subsystem_device == 0x90a8)
 886                 return;
 887
 888         /* make sure an intel EHCI controller exists */
 889         for_each_pci_dev(companion) {
 890                 if (companion->class == PCI_CLASS_SERIAL_USB_EHCI &&
 891                     companion->vendor == PCI_VENDOR_ID_INTEL) {
 892                         ehci_found = true;
 893                         break;
 894                 }
 895         }
 896
 897         if (!ehci_found)
 898                 return;
 899
 900         /* Don't switchover the ports if the user hasn't compiled the xHCI
 901          * driver.  Otherwise they will see "dead" USB ports that don't power
 902          * the devices.
 903          */
 904         if (!IS_ENABLED(CONFIG_USB_XHCI_HCD)) {
 905                 dev_warn(&xhci_pdev->dev,
 906                          "CONFIG_USB_XHCI_HCD is turned off, defaulting to EHCI.\n");
 907                 dev_warn(&xhci_pdev->dev,
 908                                 "USB 3.0 devices will work at USB 2.0 speeds.\n");
 909                 usb_disable_xhci_ports(xhci_pdev);
 910                 return;
 911         }
 912
 913         /* Read USB3PRM, the USB 3.0 Port Routing Mask Register
 914          * Indicate the ports that can be changed from OS.
 915          */
 916         pci_read_config_dword(xhci_pdev, USB_INTEL_USB3PRM,
 917                         &ports_available);
 918
 919         dev_dbg(&xhci_pdev->dev, "Configurable ports to enable SuperSpeed: 0x%x\n",
 920                         ports_available);
 921
 922         /* Write USB3_PSSEN, the USB 3.0 Port SuperSpeed Enable
 923          * Register, to turn on SuperSpeed terminations for the
 924          * switchable ports.
 925          */
 926         pci_write_config_dword(xhci_pdev, USB_INTEL_USB3_PSSEN,
 927                         ports_available);
 928
 929         pci_read_config_dword(xhci_pdev, USB_INTEL_USB3_PSSEN,
 930                         &ports_available);
 931         dev_dbg(&xhci_pdev->dev,
 932                 "USB 3.0 ports that are now enabled under xHCI: 0x%x\n",
 933                 ports_available);
 934
 935         /* Read XUSB2PRM, xHCI USB 2.0 Port Routing Mask Register
 936          * Indicate the USB 2.0 ports to be controlled by the xHCI host.
 937          */
 938
 939         pci_read_config_dword(xhci_pdev, USB_INTEL_USB2PRM,
 940                         &ports_available);
 941
 942         dev_dbg(&xhci_pdev->dev, "Configurable USB 2.0 ports to hand over to xCHI: 0x%x\n",
 943                         ports_available);
 944
 945         /* Write XUSB2PR, the xHC USB 2.0 Port Routing Register, to
 946          * switch the USB 2.0 power and data lines over to the xHCI
 947          * host.
 948          */
 949         pci_write_config_dword(xhci_pdev, USB_INTEL_XUSB2PR,
 950                         ports_available);
 951
 952         pci_read_config_dword(xhci_pdev, USB_INTEL_XUSB2PR,
 953                         &ports_available);
 954         dev_dbg(&xhci_pdev->dev,
 955                 "USB 2.0 ports that are now switched over to xHCI: 0x%x\n",
 956                 ports_available);
 957 }
 958 EXPORT_SYMBOL_GPL(usb_enable_intel_xhci_ports);
 959
 960 void usb_disable_xhci_ports(struct pci_dev *xhci_pdev)
 961 {
 962         pci_write_config_dword(xhci_pdev, USB_INTEL_USB3_PSSEN, 0x0);
 963         pci_write_config_dword(xhci_pdev, USB_INTEL_XUSB2PR, 0x0);
 964 }
 965 EXPORT_SYMBOL_GPL(usb_disable_xhci_ports);
 966
 967 /**
 968  * PCI Quirks for xHCI.
 969  *
 970  * Takes care of the handoff between the Pre-OS (i.e. BIOS) and the OS.
 971  * It signals to the BIOS that the OS wants control of the host controller,
 972  * and then waits 1 second for the BIOS to hand over control.
 973  * If we timeout, assume the BIOS is broken and take control anyway.
 974  */
 975 static void quirk_usb_handoff_xhci(struct pci_dev *pdev)
 976 {
 977         void __iomem *base;
 978         int ext_cap_offset;
 979         void __iomem *op_reg_base;
 980         u32 val;
 981         int timeout;
 982         int len = pci_resource_len(pdev, 0);
 983
 984         if (!mmio_resource_enabled(pdev, 0))
 985                 return;
 986
 987         base = ioremap_nocache(pci_resource_start(pdev, 0), len);
 988         if (base == NULL)
 989                 return;
 990
 991         /*
 992          * Find the Legacy Support Capability register -
 993          * this is optional for xHCI host controllers.
 994          */
 995         ext_cap_offset = xhci_find_next_cap_offset(base, XHCI_HCC_PARAMS_OFFSET);
 996         do {
 997                 if ((ext_cap_offset + sizeof(val)) > len) {
 998                         /* We're reading garbage from the controller */
 999                         dev_warn(&pdev->dev,
1000                                  "xHCI controller failing to respond");
1001                         return;
1002                 }
1003
1004                 if (!ext_cap_offset)
1005                         /* We've reached the end of the extended capabilities */
1006                         goto hc_init;
1007
1008                 val = readl(base + ext_cap_offset);
1009                 if (XHCI_EXT_CAPS_ID(val) == XHCI_EXT_CAPS_LEGACY)
1010                         break;
1011                 ext_cap_offset = xhci_find_next_cap_offset(base, ext_cap_offset);
1012         } while (1);
1013
1014         /* If the BIOS owns the HC, signal that the OS wants it, and wait */
1015         if (val & XHCI_HC_BIOS_OWNED) {
1016                 writel(val | XHCI_HC_OS_OWNED, base + ext_cap_offset);
1017
1018                 /* Wait for 1 second with 10 microsecond polling interval */
1019                 timeout = handshake(base + ext_cap_offset, XHCI_HC_BIOS_OWNED,
1020                                 0, 1000000, 10);
1021
1022                 /* Assume a buggy BIOS and take HC ownership anyway */
1023                 if (timeout) {
1024                         dev_warn(&pdev->dev,
1025                                  "xHCI BIOS handoff failed (BIOS bug ?) %08x\n",
1026                                  val);
1027                         writel(val & ~XHCI_HC_BIOS_OWNED, base + ext_cap_offset);
1028                 }
1029         }
1030
1031         val = readl(base + ext_cap_offset + XHCI_LEGACY_CONTROL_OFFSET);
1032         /* Mask off (turn off) any enabled SMIs */
1033         val &= XHCI_LEGACY_DISABLE_SMI;
1034         /* Mask all SMI events bits, RW1C */
1035         val |= XHCI_LEGACY_SMI_EVENTS;
1036         /* Disable any BIOS SMIs and clear all SMI events*/
1037         writel(val, base + ext_cap_offset + XHCI_LEGACY_CONTROL_OFFSET);
1038
1039 hc_init:
1040         if (pdev->vendor == PCI_VENDOR_ID_INTEL)
1041                 usb_enable_intel_xhci_ports(pdev);
1042
1043         op_reg_base = base + XHCI_HC_LENGTH(readl(base));
1044
1045         /* Wait for the host controller to be ready before writing any
1046          * operational or runtime registers.  Wait 5 seconds and no more.
1047          */
1048         timeout = handshake(op_reg_base + XHCI_STS_OFFSET, XHCI_STS_CNR, 0,
1049                         5000000, 10);
1050         /* Assume a buggy HC and start HC initialization anyway */
1051         if (timeout) {
1052                 val = readl(op_reg_base + XHCI_STS_OFFSET);
1053                 dev_warn(&pdev->dev,
1054                          "xHCI HW not ready after 5 sec (HC bug?) status = 0x%x\n",
1055                          val);
1056         }
1057
1058         /* Send the halt and disable interrupts command */
1059         val = readl(op_reg_base + XHCI_CMD_OFFSET);
1060         val &= ~(XHCI_CMD_RUN | XHCI_IRQS);
1061         writel(val, op_reg_base + XHCI_CMD_OFFSET);
1062
1063         /* Wait for the HC to halt - poll every 125 usec (one microframe). */
1064         timeout = handshake(op_reg_base + XHCI_STS_OFFSET, XHCI_STS_HALT, 1,
1065                         XHCI_MAX_HALT_USEC, 125);
1066         if (timeout) {
1067                 val = readl(op_reg_base + XHCI_STS_OFFSET);
1068                 dev_warn(&pdev->dev,
1069                          "xHCI HW did not halt within %d usec status = 0x%x\n",
1070                          XHCI_MAX_HALT_USEC, val);
1071         }
1072
1073         iounmap(base);
1074 }
1075
1076 static void quirk_usb_early_handoff(struct pci_dev *pdev)
1077 {
1078         /* Skip Netlogic mips SoC's internal PCI USB controller.
1079          * This device does not need/support EHCI/OHCI handoff
1080          */
1081         if (pdev->vendor == 0x184e)     /* vendor Netlogic */
1082                 return;
1083         if (pdev->class != PCI_CLASS_SERIAL_USB_UHCI &&
1084                         pdev->class != PCI_CLASS_SERIAL_USB_OHCI &&
1085                         pdev->class != PCI_CLASS_SERIAL_USB_EHCI &&
1086                         pdev->class != PCI_CLASS_SERIAL_USB_XHCI)
1087                 return;
1088
1089         if (pci_enable_device(pdev) < 0) {
1090                 dev_warn(&pdev->dev,
1091                          "Can't enable PCI device, BIOS handoff failed.\n");
1092                 return;
1093         }
1094         if (pdev->class == PCI_CLASS_SERIAL_USB_UHCI)
1095                 quirk_usb_handoff_uhci(pdev);
1096         else if (pdev->class == PCI_CLASS_SERIAL_USB_OHCI)
1097                 quirk_usb_handoff_ohci(pdev);
1098         else if (pdev->class == PCI_CLASS_SERIAL_USB_EHCI)
1099                 quirk_usb_disable_ehci(pdev);
1100         else if (pdev->class == PCI_CLASS_SERIAL_USB_XHCI)
1101                 quirk_usb_handoff_xhci(pdev);
1102         pci_disable_device(pdev);
1103 }
1104 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_ANY_ID, PCI_ANY_ID,
1105                         PCI_CLASS_SERIAL_USB, 8, quirk_usb_early_handoff);