hw/i386/intel_iommu.c

   1 /*
   2  * QEMU emulation of an Intel IOMMU (VT-d)
   3  *   (DMA Remapping device)
   4  *
   5  * Copyright (C) 2013 Knut Omang, Oracle <knut.omang@oracle.com>
   6  * Copyright (C) 2014 Le Tan, <tamlokveer@gmail.com>
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation; either version 2 of the License, or
  11  * (at your option) any later version.
  12
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17
  18  * You should have received a copy of the GNU General Public License along
  19  * with this program; if not, see <http://www.gnu.org/licenses/>.
  20  */
  21
  22 #include "qemu/osdep.h"
  23 #include "qemu/error-report.h"
  24 #include "qemu/main-loop.h"
  25 #include "qapi/error.h"
  26 #include "hw/sysbus.h"
  27 #include "intel_iommu_internal.h"
  28 #include "hw/pci/pci.h"
  29 #include "hw/pci/pci_bus.h"
  30 #include "hw/qdev-properties.h"
  31 #include "hw/i386/pc.h"
  32 #include "hw/i386/apic-msidef.h"
  33 #include "hw/i386/x86-iommu.h"
  34 #include "hw/pci-host/q35.h"
  35 #include "sysemu/kvm.h"
  36 #include "sysemu/dma.h"
  37 #include "sysemu/sysemu.h"
  38 #include "hw/i386/apic_internal.h"
  39 #include "kvm/kvm_i386.h"
  40 #include "migration/vmstate.h"
  41 #include "trace.h"
  42
  43 /* context entry operations */
  44 #define VTD_CE_GET_RID2PASID(ce) \
  45     ((ce)->val[1] & VTD_SM_CONTEXT_ENTRY_RID2PASID_MASK)
  46 #define VTD_CE_GET_PASID_DIR_TABLE(ce) \
  47     ((ce)->val[0] & VTD_PASID_DIR_BASE_ADDR_MASK)
  48
  49 /* pe operations */
  50 #define VTD_PE_GET_TYPE(pe) ((pe)->val[0] & VTD_SM_PASID_ENTRY_PGTT)
  51 #define VTD_PE_GET_LEVEL(pe) (2 + (((pe)->val[0] >> 2) & VTD_SM_PASID_ENTRY_AW))
  52 #define VTD_PE_GET_FPD_ERR(ret_fr, is_fpd_set, s, source_id, addr, is_write) {\
  53     if (ret_fr) {                                                             \
  54         ret_fr = -ret_fr;                                                     \
  55         if (is_fpd_set && vtd_is_qualified_fault(ret_fr)) {                   \
  56             trace_vtd_fault_disabled();                                       \
  57         } else {                                                              \
  58             vtd_report_dmar_fault(s, source_id, addr, ret_fr, is_write);      \
  59         }                                                                     \
  60         goto error;                                                           \
  61     }                                                                         \
  62 }
  63
  64 static void vtd_address_space_refresh_all(IntelIOMMUState *s);
  65 static void vtd_address_space_unmap(VTDAddressSpace *as, IOMMUNotifier *n);
  66
  67 static void vtd_panic_require_caching_mode(void)
  68 {
  69     error_report("We need to set caching-mode=on for intel-iommu to enable "
  70                  "device assignment with IOMMU protection.");
  71     exit(1);
  72 }
  73
  74 static void vtd_define_quad(IntelIOMMUState *s, hwaddr addr, uint64_t val,
  75                             uint64_t wmask, uint64_t w1cmask)
  76 {
  77     stq_le_p(&s->csr[addr], val);
  78     stq_le_p(&s->wmask[addr], wmask);
  79     stq_le_p(&s->w1cmask[addr], w1cmask);
  80 }
  81
  82 static void vtd_define_quad_wo(IntelIOMMUState *s, hwaddr addr, uint64_t mask)
  83 {
  84     stq_le_p(&s->womask[addr], mask);
  85 }
  86
  87 static void vtd_define_long(IntelIOMMUState *s, hwaddr addr, uint32_t val,
  88                             uint32_t wmask, uint32_t w1cmask)
  89 {
  90     stl_le_p(&s->csr[addr], val);
  91     stl_le_p(&s->wmask[addr], wmask);
  92     stl_le_p(&s->w1cmask[addr], w1cmask);
  93 }
  94
  95 static void vtd_define_long_wo(IntelIOMMUState *s, hwaddr addr, uint32_t mask)
  96 {
  97     stl_le_p(&s->womask[addr], mask);
  98 }
  99
 100 /* "External" get/set operations */
 101 static void vtd_set_quad(IntelIOMMUState *s, hwaddr addr, uint64_t val)
 102 {
 103     uint64_t oldval = ldq_le_p(&s->csr[addr]);
 104     uint64_t wmask = ldq_le_p(&s->wmask[addr]);
 105     uint64_t w1cmask = ldq_le_p(&s->w1cmask[addr]);
 106     stq_le_p(&s->csr[addr],
 107              ((oldval & ~wmask) | (val & wmask)) & ~(w1cmask & val));
 108 }
 109
 110 static void vtd_set_long(IntelIOMMUState *s, hwaddr addr, uint32_t val)
 111 {
 112     uint32_t oldval = ldl_le_p(&s->csr[addr]);
 113     uint32_t wmask = ldl_le_p(&s->wmask[addr]);
 114     uint32_t w1cmask = ldl_le_p(&s->w1cmask[addr]);
 115     stl_le_p(&s->csr[addr],
 116              ((oldval & ~wmask) | (val & wmask)) & ~(w1cmask & val));
 117 }
 118
 119 static uint64_t vtd_get_quad(IntelIOMMUState *s, hwaddr addr)
 120 {
 121     uint64_t val = ldq_le_p(&s->csr[addr]);
 122     uint64_t womask = ldq_le_p(&s->womask[addr]);
 123     return val & ~womask;
 124 }
 125
 126 static uint32_t vtd_get_long(IntelIOMMUState *s, hwaddr addr)
 127 {
 128     uint32_t val = ldl_le_p(&s->csr[addr]);
 129     uint32_t womask = ldl_le_p(&s->womask[addr]);
 130     return val & ~womask;
 131 }
 132
 133 /* "Internal" get/set operations */
 134 static uint64_t vtd_get_quad_raw(IntelIOMMUState *s, hwaddr addr)
 135 {
 136     return ldq_le_p(&s->csr[addr]);
 137 }
 138
 139 static uint32_t vtd_get_long_raw(IntelIOMMUState *s, hwaddr addr)
 140 {
 141     return ldl_le_p(&s->csr[addr]);
 142 }
 143
 144 static void vtd_set_quad_raw(IntelIOMMUState *s, hwaddr addr, uint64_t val)
 145 {
 146     stq_le_p(&s->csr[addr], val);
 147 }
 148
 149 static uint32_t vtd_set_clear_mask_long(IntelIOMMUState *s, hwaddr addr,
 150                                         uint32_t clear, uint32_t mask)
 151 {
 152     uint32_t new_val = (ldl_le_p(&s->csr[addr]) & ~clear) | mask;
 153     stl_le_p(&s->csr[addr], new_val);
 154     return new_val;
 155 }
 156
 157 static uint64_t vtd_set_clear_mask_quad(IntelIOMMUState *s, hwaddr addr,
 158                                         uint64_t clear, uint64_t mask)
 159 {
 160     uint64_t new_val = (ldq_le_p(&s->csr[addr]) & ~clear) | mask;
 161     stq_le_p(&s->csr[addr], new_val);
 162     return new_val;
 163 }
 164
 165 static inline void vtd_iommu_lock(IntelIOMMUState *s)
 166 {
 167     qemu_mutex_lock(&s->iommu_lock);
 168 }
 169
 170 static inline void vtd_iommu_unlock(IntelIOMMUState *s)
 171 {
 172     qemu_mutex_unlock(&s->iommu_lock);
 173 }
 174
 175 static void vtd_update_scalable_state(IntelIOMMUState *s)
 176 {
 177     uint64_t val = vtd_get_quad_raw(s, DMAR_RTADDR_REG);
 178
 179     if (s->scalable_mode) {
 180         s->root_scalable = val & VTD_RTADDR_SMT;
 181     }
 182 }
 183
 184 /* Whether the address space needs to notify new mappings */
 185 static inline gboolean vtd_as_has_map_notifier(VTDAddressSpace *as)
 186 {
 187     return as->notifier_flags & IOMMU_NOTIFIER_MAP;
 188 }
 189
 190 /* GHashTable functions */
 191 static gboolean vtd_uint64_equal(gconstpointer v1, gconstpointer v2)
 192 {
 193     return *((const uint64_t *)v1) == *((const uint64_t *)v2);
 194 }
 195
 196 static guint vtd_uint64_hash(gconstpointer v)
 197 {
 198     return (guint)*(const uint64_t *)v;
 199 }
 200
 201 static gboolean vtd_hash_remove_by_domain(gpointer key, gpointer value,
 202                                           gpointer user_data)
 203 {
 204     VTDIOTLBEntry *entry = (VTDIOTLBEntry *)value;
 205     uint16_t domain_id = *(uint16_t *)user_data;
 206     return entry->domain_id == domain_id;
 207 }
 208
 209 /* The shift of an addr for a certain level of paging structure */
 210 static inline uint32_t vtd_slpt_level_shift(uint32_t level)
 211 {
 212     assert(level != 0);
 213     return VTD_PAGE_SHIFT_4K + (level - 1) * VTD_SL_LEVEL_BITS;
 214 }
 215
 216 static inline uint64_t vtd_slpt_level_page_mask(uint32_t level)
 217 {
 218     return ~((1ULL << vtd_slpt_level_shift(level)) - 1);
 219 }
 220
 221 static gboolean vtd_hash_remove_by_page(gpointer key, gpointer value,
 222                                         gpointer user_data)
 223 {
 224     VTDIOTLBEntry *entry = (VTDIOTLBEntry *)value;
 225     VTDIOTLBPageInvInfo *info = (VTDIOTLBPageInvInfo *)user_data;
 226     uint64_t gfn = (info->addr >> VTD_PAGE_SHIFT_4K) & info->mask;
 227     uint64_t gfn_tlb = (info->addr & entry->mask) >> VTD_PAGE_SHIFT_4K;
 228     return (entry->domain_id == info->domain_id) &&
 229             (((entry->gfn & info->mask) == gfn) ||
 230              (entry->gfn == gfn_tlb));
 231 }
 232
 233 /* Reset all the gen of VTDAddressSpace to zero and set the gen of
 234  * IntelIOMMUState to 1.  Must be called with IOMMU lock held.
 235  */
 236 static void vtd_reset_context_cache_locked(IntelIOMMUState *s)
 237 {
 238     VTDAddressSpace *vtd_as;
 239     VTDBus *vtd_bus;
 240     GHashTableIter bus_it;
 241     uint32_t devfn_it;
 242
 243     trace_vtd_context_cache_reset();
 244
 245     g_hash_table_iter_init(&bus_it, s->vtd_as_by_busptr);
 246
 247     while (g_hash_table_iter_next (&bus_it, NULL, (void**)&vtd_bus)) {
 248         for (devfn_it = 0; devfn_it < PCI_DEVFN_MAX; ++devfn_it) {
 249             vtd_as = vtd_bus->dev_as[devfn_it];
 250             if (!vtd_as) {
 251                 continue;
 252             }
 253             vtd_as->context_cache_entry.context_cache_gen = 0;
 254         }
 255     }
 256     s->context_cache_gen = 1;
 257 }
 258
 259 /* Must be called with IOMMU lock held. */
 260 static void vtd_reset_iotlb_locked(IntelIOMMUState *s)
 261 {
 262     assert(s->iotlb);
 263     g_hash_table_remove_all(s->iotlb);
 264 }
 265
 266 static void vtd_reset_iotlb(IntelIOMMUState *s)
 267 {
 268     vtd_iommu_lock(s);
 269     vtd_reset_iotlb_locked(s);
 270     vtd_iommu_unlock(s);
 271 }
 272
 273 static void vtd_reset_caches(IntelIOMMUState *s)
 274 {
 275     vtd_iommu_lock(s);
 276     vtd_reset_iotlb_locked(s);
 277     vtd_reset_context_cache_locked(s);
 278     vtd_iommu_unlock(s);
 279 }
 280
 281 static uint64_t vtd_get_iotlb_key(uint64_t gfn, uint16_t source_id,
 282                                   uint32_t level)
 283 {
 284     return gfn | ((uint64_t)(source_id) << VTD_IOTLB_SID_SHIFT) |
 285            ((uint64_t)(level) << VTD_IOTLB_LVL_SHIFT);
 286 }
 287
 288 static uint64_t vtd_get_iotlb_gfn(hwaddr addr, uint32_t level)
 289 {
 290     return (addr & vtd_slpt_level_page_mask(level)) >> VTD_PAGE_SHIFT_4K;
 291 }
 292
 293 /* Must be called with IOMMU lock held */
 294 static VTDIOTLBEntry *vtd_lookup_iotlb(IntelIOMMUState *s, uint16_t source_id,
 295                                        hwaddr addr)
 296 {
 297     VTDIOTLBEntry *entry;
 298     uint64_t key;
 299     int level;
 300
 301     for (level = VTD_SL_PT_LEVEL; level < VTD_SL_PML4_LEVEL; level++) {
 302         key = vtd_get_iotlb_key(vtd_get_iotlb_gfn(addr, level),
 303                                 source_id, level);
 304         entry = g_hash_table_lookup(s->iotlb, &key);
 305         if (entry) {
 306             goto out;
 307         }
 308     }
 309
 310 out:
 311     return entry;
 312 }
 313
 314 /* Must be with IOMMU lock held */
 315 static void vtd_update_iotlb(IntelIOMMUState *s, uint16_t source_id,
 316                              uint16_t domain_id, hwaddr addr, uint64_t slpte,
 317                              uint8_t access_flags, uint32_t level)
 318 {
 319     VTDIOTLBEntry *entry = g_malloc(sizeof(*entry));
 320     uint64_t *key = g_malloc(sizeof(*key));
 321     uint64_t gfn = vtd_get_iotlb_gfn(addr, level);
 322
 323     trace_vtd_iotlb_page_update(source_id, addr, slpte, domain_id);
 324     if (g_hash_table_size(s->iotlb) >= VTD_IOTLB_MAX_SIZE) {
 325         trace_vtd_iotlb_reset("iotlb exceeds size limit");
 326         vtd_reset_iotlb_locked(s);
 327     }
 328
 329     entry->gfn = gfn;
 330     entry->domain_id = domain_id;
 331     entry->slpte = slpte;
 332     entry->access_flags = access_flags;
 333     entry->mask = vtd_slpt_level_page_mask(level);
 334     *key = vtd_get_iotlb_key(gfn, source_id, level);
 335     g_hash_table_replace(s->iotlb, key, entry);
 336 }
 337
 338 /* Given the reg addr of both the message data and address, generate an
 339  * interrupt via MSI.
 340  */
 341 static void vtd_generate_interrupt(IntelIOMMUState *s, hwaddr mesg_addr_reg,
 342                                    hwaddr mesg_data_reg)
 343 {
 344     MSIMessage msi;
 345
 346     assert(mesg_data_reg < DMAR_REG_SIZE);
 347     assert(mesg_addr_reg < DMAR_REG_SIZE);
 348
 349     msi.address = vtd_get_long_raw(s, mesg_addr_reg);
 350     msi.data = vtd_get_long_raw(s, mesg_data_reg);
 351
 352     trace_vtd_irq_generate(msi.address, msi.data);
 353
 354     apic_get_class()->send_msi(&msi);
 355 }
 356
 357 /* Generate a fault event to software via MSI if conditions are met.
 358  * Notice that the value of FSTS_REG being passed to it should be the one
 359  * before any update.
 360  */
 361 static void vtd_generate_fault_event(IntelIOMMUState *s, uint32_t pre_fsts)
 362 {
 363     if (pre_fsts & VTD_FSTS_PPF || pre_fsts & VTD_FSTS_PFO ||
 364         pre_fsts & VTD_FSTS_IQE) {
 365         error_report_once("There are previous interrupt conditions "
 366                           "to be serviced by software, fault event "
 367                           "is not generated");
 368         return;
 369     }
 370     vtd_set_clear_mask_long(s, DMAR_FECTL_REG, 0, VTD_FECTL_IP);
 371     if (vtd_get_long_raw(s, DMAR_FECTL_REG) & VTD_FECTL_IM) {
 372         error_report_once("Interrupt Mask set, irq is not generated");
 373     } else {
 374         vtd_generate_interrupt(s, DMAR_FEADDR_REG, DMAR_FEDATA_REG);
 375         vtd_set_clear_mask_long(s, DMAR_FECTL_REG, VTD_FECTL_IP, 0);
 376     }
 377 }
 378
 379 /* Check if the Fault (F) field of the Fault Recording Register referenced by
 380  * @index is Set.
 381  */
 382 static bool vtd_is_frcd_set(IntelIOMMUState *s, uint16_t index)
 383 {
 384     /* Each reg is 128-bit */
 385     hwaddr addr = DMAR_FRCD_REG_OFFSET + (((uint64_t)index) << 4);
 386     addr += 8; /* Access the high 64-bit half */
 387
 388     assert(index < DMAR_FRCD_REG_NR);
 389
 390     return vtd_get_quad_raw(s, addr) & VTD_FRCD_F;
 391 }
 392
 393 /* Update the PPF field of Fault Status Register.
 394  * Should be called whenever change the F field of any fault recording
 395  * registers.
 396  */
 397 static void vtd_update_fsts_ppf(IntelIOMMUState *s)
 398 {
 399     uint32_t i;
 400     uint32_t ppf_mask = 0;
 401
 402     for (i = 0; i < DMAR_FRCD_REG_NR; i++) {
 403         if (vtd_is_frcd_set(s, i)) {
 404             ppf_mask = VTD_FSTS_PPF;
 405             break;
 406         }
 407     }
 408     vtd_set_clear_mask_long(s, DMAR_FSTS_REG, VTD_FSTS_PPF, ppf_mask);
 409     trace_vtd_fsts_ppf(!!ppf_mask);
 410 }
 411
 412 static void vtd_set_frcd_and_update_ppf(IntelIOMMUState *s, uint16_t index)
 413 {
 414     /* Each reg is 128-bit */
 415     hwaddr addr = DMAR_FRCD_REG_OFFSET + (((uint64_t)index) << 4);
 416     addr += 8; /* Access the high 64-bit half */
 417
 418     assert(index < DMAR_FRCD_REG_NR);
 419
 420     vtd_set_clear_mask_quad(s, addr, 0, VTD_FRCD_F);
 421     vtd_update_fsts_ppf(s);
 422 }
 423
 424 /* Must not update F field now, should be done later */
 425 static void vtd_record_frcd(IntelIOMMUState *s, uint16_t index,
 426                             uint16_t source_id, hwaddr addr,
 427                             VTDFaultReason fault, bool is_write)
 428 {
 429     uint64_t hi = 0, lo;
 430     hwaddr frcd_reg_addr = DMAR_FRCD_REG_OFFSET + (((uint64_t)index) << 4);
 431
 432     assert(index < DMAR_FRCD_REG_NR);
 433
 434     lo = VTD_FRCD_FI(addr);
 435     hi = VTD_FRCD_SID(source_id) | VTD_FRCD_FR(fault);
 436     if (!is_write) {
 437         hi |= VTD_FRCD_T;
 438     }
 439     vtd_set_quad_raw(s, frcd_reg_addr, lo);
 440     vtd_set_quad_raw(s, frcd_reg_addr + 8, hi);
 441
 442     trace_vtd_frr_new(index, hi, lo);
 443 }
 444
 445 /* Try to collapse multiple pending faults from the same requester */
 446 static bool vtd_try_collapse_fault(IntelIOMMUState *s, uint16_t source_id)
 447 {
 448     uint32_t i;
 449     uint64_t frcd_reg;
 450     hwaddr addr = DMAR_FRCD_REG_OFFSET + 8; /* The high 64-bit half */
 451
 452     for (i = 0; i < DMAR_FRCD_REG_NR; i++) {
 453         frcd_reg = vtd_get_quad_raw(s, addr);
 454         if ((frcd_reg & VTD_FRCD_F) &&
 455             ((frcd_reg & VTD_FRCD_SID_MASK) == source_id)) {
 456             return true;
 457         }
 458         addr += 16; /* 128-bit for each */
 459     }
 460     return false;
 461 }
 462
 463 /* Log and report an DMAR (address translation) fault to software */
 464 static void vtd_report_dmar_fault(IntelIOMMUState *s, uint16_t source_id,
 465                                   hwaddr addr, VTDFaultReason fault,
 466                                   bool is_write)
 467 {
 468     uint32_t fsts_reg = vtd_get_long_raw(s, DMAR_FSTS_REG);
 469
 470     assert(fault < VTD_FR_MAX);
 471
 472     trace_vtd_dmar_fault(source_id, fault, addr, is_write);
 473
 474     if (fsts_reg & VTD_FSTS_PFO) {
 475         error_report_once("New fault is not recorded due to "
 476                           "Primary Fault Overflow");
 477         return;
 478     }
 479
 480     if (vtd_try_collapse_fault(s, source_id)) {
 481         error_report_once("New fault is not recorded due to "
 482                           "compression of faults");
 483         return;
 484     }
 485
 486     if (vtd_is_frcd_set(s, s->next_frcd_reg)) {
 487         error_report_once("Next Fault Recording Reg is used, "
 488                           "new fault is not recorded, set PFO field");
 489         vtd_set_clear_mask_long(s, DMAR_FSTS_REG, 0, VTD_FSTS_PFO);
 490         return;
 491     }
 492
 493     vtd_record_frcd(s, s->next_frcd_reg, source_id, addr, fault, is_write);
 494
 495     if (fsts_reg & VTD_FSTS_PPF) {
 496         error_report_once("There are pending faults already, "
 497                           "fault event is not generated");
 498         vtd_set_frcd_and_update_ppf(s, s->next_frcd_reg);
 499         s->next_frcd_reg++;
 500         if (s->next_frcd_reg == DMAR_FRCD_REG_NR) {
 501             s->next_frcd_reg = 0;
 502         }
 503     } else {
 504         vtd_set_clear_mask_long(s, DMAR_FSTS_REG, VTD_FSTS_FRI_MASK,
 505                                 VTD_FSTS_FRI(s->next_frcd_reg));
 506         vtd_set_frcd_and_update_ppf(s, s->next_frcd_reg); /* Will set PPF */
 507         s->next_frcd_reg++;
 508         if (s->next_frcd_reg == DMAR_FRCD_REG_NR) {
 509             s->next_frcd_reg = 0;
 510         }
 511         /* This case actually cause the PPF to be Set.
 512          * So generate fault event (interrupt).
 513          */
 514          vtd_generate_fault_event(s, fsts_reg);
 515     }
 516 }
 517
 518 /* Handle Invalidation Queue Errors of queued invalidation interface error
 519  * conditions.
 520  */
 521 static void vtd_handle_inv_queue_error(IntelIOMMUState *s)
 522 {
 523     uint32_t fsts_reg = vtd_get_long_raw(s, DMAR_FSTS_REG);
 524
 525     vtd_set_clear_mask_long(s, DMAR_FSTS_REG, 0, VTD_FSTS_IQE);
 526     vtd_generate_fault_event(s, fsts_reg);
 527 }
 528
 529 /* Set the IWC field and try to generate an invalidation completion interrupt */
 530 static void vtd_generate_completion_event(IntelIOMMUState *s)
 531 {
 532     if (vtd_get_long_raw(s, DMAR_ICS_REG) & VTD_ICS_IWC) {
 533         trace_vtd_inv_desc_wait_irq("One pending, skip current");
 534         return;
 535     }
 536     vtd_set_clear_mask_long(s, DMAR_ICS_REG, 0, VTD_ICS_IWC);
 537     vtd_set_clear_mask_long(s, DMAR_IECTL_REG, 0, VTD_IECTL_IP);
 538     if (vtd_get_long_raw(s, DMAR_IECTL_REG) & VTD_IECTL_IM) {
 539         trace_vtd_inv_desc_wait_irq("IM in IECTL_REG is set, "
 540                                     "new event not generated");
 541         return;
 542     } else {
 543         /* Generate the interrupt event */
 544         trace_vtd_inv_desc_wait_irq("Generating complete event");
 545         vtd_generate_interrupt(s, DMAR_IEADDR_REG, DMAR_IEDATA_REG);
 546         vtd_set_clear_mask_long(s, DMAR_IECTL_REG, VTD_IECTL_IP, 0);
 547     }
 548 }
 549
 550 static inline bool vtd_root_entry_present(IntelIOMMUState *s,
 551                                           VTDRootEntry *re,
 552                                           uint8_t devfn)
 553 {
 554     if (s->root_scalable && devfn > UINT8_MAX / 2) {
 555         return re->hi & VTD_ROOT_ENTRY_P;
 556     }
 557
 558     return re->lo & VTD_ROOT_ENTRY_P;
 559 }
 560
 561 static int vtd_get_root_entry(IntelIOMMUState *s, uint8_t index,
 562                               VTDRootEntry *re)
 563 {
 564     dma_addr_t addr;
 565
 566     addr = s->root + index * sizeof(*re);
 567     if (dma_memory_read(&address_space_memory, addr,
 568                         re, sizeof(*re), MEMTXATTRS_UNSPECIFIED)) {
 569         re->lo = 0;
 570         return -VTD_FR_ROOT_TABLE_INV;
 571     }
 572     re->lo = le64_to_cpu(re->lo);
 573     re->hi = le64_to_cpu(re->hi);
 574     return 0;
 575 }
 576
 577 static inline bool vtd_ce_present(VTDContextEntry *context)
 578 {
 579     return context->lo & VTD_CONTEXT_ENTRY_P;
 580 }
 581
 582 static int vtd_get_context_entry_from_root(IntelIOMMUState *s,
 583                                            VTDRootEntry *re,
 584                                            uint8_t index,
 585                                            VTDContextEntry *ce)
 586 {
 587     dma_addr_t addr, ce_size;
 588
 589     /* we have checked that root entry is present */
 590     ce_size = s->root_scalable ? VTD_CTX_ENTRY_SCALABLE_SIZE :
 591               VTD_CTX_ENTRY_LEGACY_SIZE;
 592
 593     if (s->root_scalable && index > UINT8_MAX / 2) {
 594         index = index & (~VTD_DEVFN_CHECK_MASK);
 595         addr = re->hi & VTD_ROOT_ENTRY_CTP;
 596     } else {
 597         addr = re->lo & VTD_ROOT_ENTRY_CTP;
 598     }
 599
 600     addr = addr + index * ce_size;
 601     if (dma_memory_read(&address_space_memory, addr,
 602                         ce, ce_size, MEMTXATTRS_UNSPECIFIED)) {
 603         return -VTD_FR_CONTEXT_TABLE_INV;
 604     }
 605
 606     ce->lo = le64_to_cpu(ce->lo);
 607     ce->hi = le64_to_cpu(ce->hi);
 608     if (ce_size == VTD_CTX_ENTRY_SCALABLE_SIZE) {
 609         ce->val[2] = le64_to_cpu(ce->val[2]);
 610         ce->val[3] = le64_to_cpu(ce->val[3]);
 611     }
 612     return 0;
 613 }
 614
 615 static inline dma_addr_t vtd_ce_get_slpt_base(VTDContextEntry *ce)
 616 {
 617     return ce->lo & VTD_CONTEXT_ENTRY_SLPTPTR;
 618 }
 619
 620 static inline uint64_t vtd_get_slpte_addr(uint64_t slpte, uint8_t aw)
 621 {
 622     return slpte & VTD_SL_PT_BASE_ADDR_MASK(aw);
 623 }
 624
 625 /* Whether the pte indicates the address of the page frame */
 626 static inline bool vtd_is_last_slpte(uint64_t slpte, uint32_t level)
 627 {
 628     return level == VTD_SL_PT_LEVEL || (slpte & VTD_SL_PT_PAGE_SIZE_MASK);
 629 }
 630
 631 /* Get the content of a spte located in @base_addr[@index] */
 632 static uint64_t vtd_get_slpte(dma_addr_t base_addr, uint32_t index)
 633 {
 634     uint64_t slpte;
 635
 636     assert(index < VTD_SL_PT_ENTRY_NR);
 637
 638     if (dma_memory_read(&address_space_memory,
 639                         base_addr + index * sizeof(slpte),
 640                         &slpte, sizeof(slpte), MEMTXATTRS_UNSPECIFIED)) {
 641         slpte = (uint64_t)-1;
 642         return slpte;
 643     }
 644     slpte = le64_to_cpu(slpte);
 645     return slpte;
 646 }
 647
 648 /* Given an iova and the level of paging structure, return the offset
 649  * of current level.
 650  */
 651 static inline uint32_t vtd_iova_level_offset(uint64_t iova, uint32_t level)
 652 {
 653     return (iova >> vtd_slpt_level_shift(level)) &
 654             ((1ULL << VTD_SL_LEVEL_BITS) - 1);
 655 }
 656
 657 /* Check Capability Register to see if the @level of page-table is supported */
 658 static inline bool vtd_is_level_supported(IntelIOMMUState *s, uint32_t level)
 659 {
 660     return VTD_CAP_SAGAW_MASK & s->cap &
 661            (1ULL << (level - 2 + VTD_CAP_SAGAW_SHIFT));
 662 }
 663
 664 /* Return true if check passed, otherwise false */
 665 static inline bool vtd_pe_type_check(X86IOMMUState *x86_iommu,
 666                                      VTDPASIDEntry *pe)
 667 {
 668     switch (VTD_PE_GET_TYPE(pe)) {
 669     case VTD_SM_PASID_ENTRY_FLT:
 670     case VTD_SM_PASID_ENTRY_SLT:
 671     case VTD_SM_PASID_ENTRY_NESTED:
 672         break;
 673     case VTD_SM_PASID_ENTRY_PT:
 674         if (!x86_iommu->pt_supported) {
 675             return false;
 676         }
 677         break;
 678     default:
 679         /* Unknown type */
 680         return false;
 681     }
 682     return true;
 683 }
 684
 685 static inline bool vtd_pdire_present(VTDPASIDDirEntry *pdire)
 686 {
 687     return pdire->val & 1;
 688 }
 689
 690 /**
 691  * Caller of this function should check present bit if wants
 692  * to use pdir entry for further usage except for fpd bit check.
 693  */
 694 static int vtd_get_pdire_from_pdir_table(dma_addr_t pasid_dir_base,
 695                                          uint32_t pasid,
 696                                          VTDPASIDDirEntry *pdire)
 697 {
 698     uint32_t index;
 699     dma_addr_t addr, entry_size;
 700
 701     index = VTD_PASID_DIR_INDEX(pasid);
 702     entry_size = VTD_PASID_DIR_ENTRY_SIZE;
 703     addr = pasid_dir_base + index * entry_size;
 704     if (dma_memory_read(&address_space_memory, addr,
 705                         pdire, entry_size, MEMTXATTRS_UNSPECIFIED)) {
 706         return -VTD_FR_PASID_TABLE_INV;
 707     }
 708
 709     return 0;
 710 }
 711
 712 static inline bool vtd_pe_present(VTDPASIDEntry *pe)
 713 {
 714     return pe->val[0] & VTD_PASID_ENTRY_P;
 715 }
 716
 717 static int vtd_get_pe_in_pasid_leaf_table(IntelIOMMUState *s,
 718                                           uint32_t pasid,
 719                                           dma_addr_t addr,
 720                                           VTDPASIDEntry *pe)
 721 {
 722     uint32_t index;
 723     dma_addr_t entry_size;
 724     X86IOMMUState *x86_iommu = X86_IOMMU_DEVICE(s);
 725
 726     index = VTD_PASID_TABLE_INDEX(pasid);
 727     entry_size = VTD_PASID_ENTRY_SIZE;
 728     addr = addr + index * entry_size;
 729     if (dma_memory_read(&address_space_memory, addr,
 730                         pe, entry_size, MEMTXATTRS_UNSPECIFIED)) {
 731         return -VTD_FR_PASID_TABLE_INV;
 732     }
 733
 734     /* Do translation type check */
 735     if (!vtd_pe_type_check(x86_iommu, pe)) {
 736         return -VTD_FR_PASID_TABLE_INV;
 737     }
 738
 739     if (!vtd_is_level_supported(s, VTD_PE_GET_LEVEL(pe))) {
 740         return -VTD_FR_PASID_TABLE_INV;
 741     }
 742
 743     return 0;
 744 }
 745
 746 /**
 747  * Caller of this function should check present bit if wants
 748  * to use pasid entry for further usage except for fpd bit check.
 749  */
 750 static int vtd_get_pe_from_pdire(IntelIOMMUState *s,
 751                                  uint32_t pasid,
 752                                  VTDPASIDDirEntry *pdire,
 753                                  VTDPASIDEntry *pe)
 754 {
 755     dma_addr_t addr = pdire->val & VTD_PASID_TABLE_BASE_ADDR_MASK;
 756
 757     return vtd_get_pe_in_pasid_leaf_table(s, pasid, addr, pe);
 758 }
 759
 760 /**
 761  * This function gets a pasid entry from a specified pasid
 762  * table (includes dir and leaf table) with a specified pasid.
 763  * Sanity check should be done to ensure return a present
 764  * pasid entry to caller.
 765  */
 766 static int vtd_get_pe_from_pasid_table(IntelIOMMUState *s,
 767                                        dma_addr_t pasid_dir_base,
 768                                        uint32_t pasid,
 769                                        VTDPASIDEntry *pe)
 770 {
 771     int ret;
 772     VTDPASIDDirEntry pdire;
 773
 774     ret = vtd_get_pdire_from_pdir_table(pasid_dir_base,
 775                                         pasid, &pdire);
 776     if (ret) {
 777         return ret;
 778     }
 779
 780     if (!vtd_pdire_present(&pdire)) {
 781         return -VTD_FR_PASID_TABLE_INV;
 782     }
 783
 784     ret = vtd_get_pe_from_pdire(s, pasid, &pdire, pe);
 785     if (ret) {
 786         return ret;
 787     }
 788
 789     if (!vtd_pe_present(pe)) {
 790         return -VTD_FR_PASID_TABLE_INV;
 791     }
 792
 793     return 0;
 794 }
 795
 796 static int vtd_ce_get_rid2pasid_entry(IntelIOMMUState *s,
 797                                       VTDContextEntry *ce,
 798                                       VTDPASIDEntry *pe)
 799 {
 800     uint32_t pasid;
 801     dma_addr_t pasid_dir_base;
 802     int ret = 0;
 803
 804     pasid = VTD_CE_GET_RID2PASID(ce);
 805     pasid_dir_base = VTD_CE_GET_PASID_DIR_TABLE(ce);
 806     ret = vtd_get_pe_from_pasid_table(s, pasid_dir_base, pasid, pe);
 807
 808     return ret;
 809 }
 810
 811 static int vtd_ce_get_pasid_fpd(IntelIOMMUState *s,
 812                                 VTDContextEntry *ce,
 813                                 bool *pe_fpd_set)
 814 {
 815     int ret;
 816     uint32_t pasid;
 817     dma_addr_t pasid_dir_base;
 818     VTDPASIDDirEntry pdire;
 819     VTDPASIDEntry pe;
 820
 821     pasid = VTD_CE_GET_RID2PASID(ce);
 822     pasid_dir_base = VTD_CE_GET_PASID_DIR_TABLE(ce);
 823
 824     /*
 825      * No present bit check since fpd is meaningful even
 826      * if the present bit is clear.
 827      */
 828     ret = vtd_get_pdire_from_pdir_table(pasid_dir_base, pasid, &pdire);
 829     if (ret) {
 830         return ret;
 831     }
 832
 833     if (pdire.val & VTD_PASID_DIR_FPD) {
 834         *pe_fpd_set = true;
 835         return 0;
 836     }
 837
 838     if (!vtd_pdire_present(&pdire)) {
 839         return -VTD_FR_PASID_TABLE_INV;
 840     }
 841
 842     /*
 843      * No present bit check since fpd is meaningful even
 844      * if the present bit is clear.
 845      */
 846     ret = vtd_get_pe_from_pdire(s, pasid, &pdire, &pe);
 847     if (ret) {
 848         return ret;
 849     }
 850
 851     if (pe.val[0] & VTD_PASID_ENTRY_FPD) {
 852         *pe_fpd_set = true;
 853     }
 854
 855     return 0;
 856 }
 857
 858 /* Get the page-table level that hardware should use for the second-level
 859  * page-table walk from the Address Width field of context-entry.
 860  */
 861 static inline uint32_t vtd_ce_get_level(VTDContextEntry *ce)
 862 {
 863     return 2 + (ce->hi & VTD_CONTEXT_ENTRY_AW);
 864 }
 865
 866 static uint32_t vtd_get_iova_level(IntelIOMMUState *s,
 867                                    VTDContextEntry *ce)
 868 {
 869     VTDPASIDEntry pe;
 870
 871     if (s->root_scalable) {
 872         vtd_ce_get_rid2pasid_entry(s, ce, &pe);
 873         return VTD_PE_GET_LEVEL(&pe);
 874     }
 875
 876     return vtd_ce_get_level(ce);
 877 }
 878
 879 static inline uint32_t vtd_ce_get_agaw(VTDContextEntry *ce)
 880 {
 881     return 30 + (ce->hi & VTD_CONTEXT_ENTRY_AW) * 9;
 882 }
 883
 884 static uint32_t vtd_get_iova_agaw(IntelIOMMUState *s,
 885                                   VTDContextEntry *ce)
 886 {
 887     VTDPASIDEntry pe;
 888
 889     if (s->root_scalable) {
 890         vtd_ce_get_rid2pasid_entry(s, ce, &pe);
 891         return 30 + ((pe.val[0] >> 2) & VTD_SM_PASID_ENTRY_AW) * 9;
 892     }
 893
 894     return vtd_ce_get_agaw(ce);
 895 }
 896
 897 static inline uint32_t vtd_ce_get_type(VTDContextEntry *ce)
 898 {
 899     return ce->lo & VTD_CONTEXT_ENTRY_TT;
 900 }
 901
 902 /* Only for Legacy Mode. Return true if check passed, otherwise false */
 903 static inline bool vtd_ce_type_check(X86IOMMUState *x86_iommu,
 904                                      VTDContextEntry *ce)
 905 {
 906     switch (vtd_ce_get_type(ce)) {
 907     case VTD_CONTEXT_TT_MULTI_LEVEL:
 908         /* Always supported */
 909         break;
 910     case VTD_CONTEXT_TT_DEV_IOTLB:
 911         if (!x86_iommu->dt_supported) {
 912             error_report_once("%s: DT specified but not supported", __func__);
 913             return false;
 914         }
 915         break;
 916     case VTD_CONTEXT_TT_PASS_THROUGH:
 917         if (!x86_iommu->pt_supported) {
 918             error_report_once("%s: PT specified but not supported", __func__);
 919             return false;
 920         }
 921         break;
 922     default:
 923         /* Unknown type */
 924         error_report_once("%s: unknown ce type: %"PRIu32, __func__,
 925                           vtd_ce_get_type(ce));
 926         return false;
 927     }
 928     return true;
 929 }
 930
 931 static inline uint64_t vtd_iova_limit(IntelIOMMUState *s,
 932                                       VTDContextEntry *ce, uint8_t aw)
 933 {
 934     uint32_t ce_agaw = vtd_get_iova_agaw(s, ce);
 935     return 1ULL << MIN(ce_agaw, aw);
 936 }
 937
 938 /* Return true if IOVA passes range check, otherwise false. */
 939 static inline bool vtd_iova_range_check(IntelIOMMUState *s,
 940                                         uint64_t iova, VTDContextEntry *ce,
 941                                         uint8_t aw)
 942 {
 943     /*
 944      * Check if @iova is above 2^X-1, where X is the minimum of MGAW
 945      * in CAP_REG and AW in context-entry.
 946      */
 947     return !(iova & ~(vtd_iova_limit(s, ce, aw) - 1));
 948 }
 949
 950 static dma_addr_t vtd_get_iova_pgtbl_base(IntelIOMMUState *s,
 951                                           VTDContextEntry *ce)
 952 {
 953     VTDPASIDEntry pe;
 954
 955     if (s->root_scalable) {
 956         vtd_ce_get_rid2pasid_entry(s, ce, &pe);
 957         return pe.val[0] & VTD_SM_PASID_ENTRY_SLPTPTR;
 958     }
 959
 960     return vtd_ce_get_slpt_base(ce);
 961 }
 962
 963 /*
 964  * Rsvd field masks for spte:
 965  *     vtd_spte_rsvd 4k pages
 966  *     vtd_spte_rsvd_large large pages
 967  */
 968 static uint64_t vtd_spte_rsvd[5];
 969 static uint64_t vtd_spte_rsvd_large[5];
 970
 971 static bool vtd_slpte_nonzero_rsvd(uint64_t slpte, uint32_t level)
 972 {
 973     uint64_t rsvd_mask = vtd_spte_rsvd[level];
 974
 975     if ((level == VTD_SL_PD_LEVEL || level == VTD_SL_PDP_LEVEL) &&
 976         (slpte & VTD_SL_PT_PAGE_SIZE_MASK)) {
 977         /* large page */
 978         rsvd_mask = vtd_spte_rsvd_large[level];
 979     }
 980
 981     return slpte & rsvd_mask;
 982 }
 983
 984 /* Find the VTD address space associated with a given bus number */
 985 static VTDBus *vtd_find_as_from_bus_num(IntelIOMMUState *s, uint8_t bus_num)
 986 {
 987     VTDBus *vtd_bus = s->vtd_as_by_bus_num[bus_num];
 988     GHashTableIter iter;
 989
 990     if (vtd_bus) {
 991         return vtd_bus;
 992     }
 993
 994     /*
 995      * Iterate over the registered buses to find the one which
 996      * currently holds this bus number and update the bus_num
 997      * lookup table.
 998      */
 999     g_hash_table_iter_init(&iter, s->vtd_as_by_busptr);
1000     while (g_hash_table_iter_next(&iter, NULL, (void **)&vtd_bus)) {
1001         if (pci_bus_num(vtd_bus->bus) == bus_num) {
1002             s->vtd_as_by_bus_num[bus_num] = vtd_bus;
1003             return vtd_bus;
1004         }
1005     }
1006
1007     return NULL;
1008 }
1009
1010 /* Given the @iova, get relevant @slptep. @slpte_level will be the last level
1011  * of the translation, can be used for deciding the size of large page.
1012  */
1013 static int vtd_iova_to_slpte(IntelIOMMUState *s, VTDContextEntry *ce,
1014                              uint64_t iova, bool is_write,
1015                              uint64_t *slptep, uint32_t *slpte_level,
1016                              bool *reads, bool *writes, uint8_t aw_bits)
1017 {
1018     dma_addr_t addr = vtd_get_iova_pgtbl_base(s, ce);
1019     uint32_t level = vtd_get_iova_level(s, ce);
1020     uint32_t offset;
1021     uint64_t slpte;
1022     uint64_t access_right_check;
1023     uint64_t xlat, size;
1024
1025     if (!vtd_iova_range_check(s, iova, ce, aw_bits)) {
1026         error_report_once("%s: detected IOVA overflow (iova=0x%" PRIx64 ")",
1027                           __func__, iova);
1028         return -VTD_FR_ADDR_BEYOND_MGAW;
1029     }
1030
1031     /* FIXME: what is the Atomics request here? */
1032     access_right_check = is_write ? VTD_SL_W : VTD_SL_R;
1033
1034     while (true) {
1035         offset = vtd_iova_level_offset(iova, level);
1036         slpte = vtd_get_slpte(addr, offset);
1037
1038         if (slpte == (uint64_t)-1) {
1039             error_report_once("%s: detected read error on DMAR slpte "
1040                               "(iova=0x%" PRIx64 ")", __func__, iova);
1041             if (level == vtd_get_iova_level(s, ce)) {
1042                 /* Invalid programming of context-entry */
1043                 return -VTD_FR_CONTEXT_ENTRY_INV;
1044             } else {
1045                 return -VTD_FR_PAGING_ENTRY_INV;
1046             }
1047         }
1048         *reads = (*reads) && (slpte & VTD_SL_R);
1049         *writes = (*writes) && (slpte & VTD_SL_W);
1050         if (!(slpte & access_right_check)) {
1051             error_report_once("%s: detected slpte permission error "
1052                               "(iova=0x%" PRIx64 ", level=0x%" PRIx32 ", "
1053                               "slpte=0x%" PRIx64 ", write=%d)", __func__,
1054                               iova, level, slpte, is_write);
1055             return is_write ? -VTD_FR_WRITE : -VTD_FR_READ;
1056         }
1057         if (vtd_slpte_nonzero_rsvd(slpte, level)) {
1058             error_report_once("%s: detected splte reserve non-zero "
1059                               "iova=0x%" PRIx64 ", level=0x%" PRIx32
1060                               "slpte=0x%" PRIx64 ")", __func__, iova,
1061                               level, slpte);
1062             return -VTD_FR_PAGING_ENTRY_RSVD;
1063         }
1064
1065         if (vtd_is_last_slpte(slpte, level)) {
1066             *slptep = slpte;
1067             *slpte_level = level;
1068             break;
1069         }
1070         addr = vtd_get_slpte_addr(slpte, aw_bits);
1071         level--;
1072     }
1073
1074     xlat = vtd_get_slpte_addr(*slptep, aw_bits);
1075     size = ~vtd_slpt_level_page_mask(level) + 1;
1076
1077     /*
1078      * From VT-d spec 3.14: Untranslated requests and translation
1079      * requests that result in an address in the interrupt range will be
1080      * blocked with condition code LGN.4 or SGN.8.
1081      */
1082     if ((xlat > VTD_INTERRUPT_ADDR_LAST ||
1083          xlat + size - 1 < VTD_INTERRUPT_ADDR_FIRST)) {
1084         return 0;
1085     } else {
1086         error_report_once("%s: xlat address is in interrupt range "
1087                           "(iova=0x%" PRIx64 ", level=0x%" PRIx32 ", "
1088                           "slpte=0x%" PRIx64 ", write=%d, "
1089                           "xlat=0x%" PRIx64 ", size=0x%" PRIx64 ")",
1090                           __func__, iova, level, slpte, is_write,
1091                           xlat, size);
1092         return s->scalable_mode ? -VTD_FR_SM_INTERRUPT_ADDR :
1093                                   -VTD_FR_INTERRUPT_ADDR;
1094     }
1095 }
1096
1097 typedef int (*vtd_page_walk_hook)(IOMMUTLBEvent *event, void *private);
1098
1099 /**
1100  * Constant information used during page walking
1101  *
1102  * @hook_fn: hook func to be called when detected page
1103  * @private: private data to be passed into hook func
1104  * @notify_unmap: whether we should notify invalid entries
1105  * @as: VT-d address space of the device
1106  * @aw: maximum address width
1107  * @domain: domain ID of the page walk
1108  */
1109 typedef struct {
1110     VTDAddressSpace *as;
1111     vtd_page_walk_hook hook_fn;
1112     void *private;
1113     bool notify_unmap;
1114     uint8_t aw;
1115     uint16_t domain_id;
1116 } vtd_page_walk_info;
1117
1118 static int vtd_page_walk_one(IOMMUTLBEvent *event, vtd_page_walk_info *info)
1119 {
1120     VTDAddressSpace *as = info->as;
1121     vtd_page_walk_hook hook_fn = info->hook_fn;
1122     void *private = info->private;
1123     IOMMUTLBEntry *entry = &event->entry;
1124     DMAMap target = {
1125         .iova = entry->iova,
1126         .size = entry->addr_mask,
1127         .translated_addr = entry->translated_addr,
1128         .perm = entry->perm,
1129     };
1130     const DMAMap *mapped = iova_tree_find(as->iova_tree, &target);
1131
1132     if (event->type == IOMMU_NOTIFIER_UNMAP && !info->notify_unmap) {
1133         trace_vtd_page_walk_one_skip_unmap(entry->iova, entry->addr_mask);
1134         return 0;
1135     }
1136
1137     assert(hook_fn);
1138
1139     /* Update local IOVA mapped ranges */
1140     if (event->type == IOMMU_NOTIFIER_MAP) {
1141         if (mapped) {
1142             /* If it's exactly the same translation, skip */
1143             if (!memcmp(mapped, &target, sizeof(target))) {
1144                 trace_vtd_page_walk_one_skip_map(entry->iova, entry->addr_mask,
1145                                                  entry->translated_addr);
1146                 return 0;
1147             } else {
1148                 /*
1149                  * Translation changed.  Normally this should not
1150                  * happen, but it can happen when with buggy guest
1151                  * OSes.  Note that there will be a small window that
1152                  * we don't have map at all.  But that's the best
1153                  * effort we can do.  The ideal way to emulate this is
1154                  * atomically modify the PTE to follow what has
1155                  * changed, but we can't.  One example is that vfio
1156                  * driver only has VFIO_IOMMU_[UN]MAP_DMA but no
1157                  * interface to modify a mapping (meanwhile it seems
1158                  * meaningless to even provide one).  Anyway, let's
1159                  * mark this as a TODO in case one day we'll have
1160                  * a better solution.
1161                  */
1162                 IOMMUAccessFlags cache_perm = entry->perm;
1163                 int ret;
1164
1165                 /* Emulate an UNMAP */
1166                 event->type = IOMMU_NOTIFIER_UNMAP;
1167                 entry->perm = IOMMU_NONE;
1168                 trace_vtd_page_walk_one(info->domain_id,
1169                                         entry->iova,
1170                                         entry->translated_addr,
1171                                         entry->addr_mask,
1172                                         entry->perm);
1173                 ret = hook_fn(event, private);
1174                 if (ret) {
1175                     return ret;
1176                 }
1177                 /* Drop any existing mapping */
1178                 iova_tree_remove(as->iova_tree, &target);
1179                 /* Recover the correct type */
1180                 event->type = IOMMU_NOTIFIER_MAP;
1181                 entry->perm = cache_perm;
1182             }
1183         }
1184         iova_tree_insert(as->iova_tree, &target);
1185     } else {
1186         if (!mapped) {
1187             /* Skip since we didn't map this range at all */
1188             trace_vtd_page_walk_one_skip_unmap(entry->iova, entry->addr_mask);
1189             return 0;
1190         }
1191         iova_tree_remove(as->iova_tree, &target);
1192     }
1193
1194     trace_vtd_page_walk_one(info->domain_id, entry->iova,
1195                             entry->translated_addr, entry->addr_mask,
1196                             entry->perm);
1197     return hook_fn(event, private);
1198 }
1199
1200 /**
1201  * vtd_page_walk_level - walk over specific level for IOVA range
1202  *
1203  * @addr: base GPA addr to start the walk
1204  * @start: IOVA range start address
1205  * @end: IOVA range end address (start <= addr < end)
1206  * @read: whether parent level has read permission
1207  * @write: whether parent level has write permission
1208  * @info: constant information for the page walk
1209  */
1210 static int vtd_page_walk_level(dma_addr_t addr, uint64_t start,
1211                                uint64_t end, uint32_t level, bool read,
1212                                bool write, vtd_page_walk_info *info)
1213 {
1214     bool read_cur, write_cur, entry_valid;
1215     uint32_t offset;
1216     uint64_t slpte;
1217     uint64_t subpage_size, subpage_mask;
1218     IOMMUTLBEvent event;
1219     uint64_t iova = start;
1220     uint64_t iova_next;
1221     int ret = 0;
1222
1223     trace_vtd_page_walk_level(addr, level, start, end);
1224
1225     subpage_size = 1ULL << vtd_slpt_level_shift(level);
1226     subpage_mask = vtd_slpt_level_page_mask(level);
1227
1228     while (iova < end) {
1229         iova_next = (iova & subpage_mask) + subpage_size;
1230
1231         offset = vtd_iova_level_offset(iova, level);
1232         slpte = vtd_get_slpte(addr, offset);
1233
1234         if (slpte == (uint64_t)-1) {
1235             trace_vtd_page_walk_skip_read(iova, iova_next);
1236             goto next;
1237         }
1238
1239         if (vtd_slpte_nonzero_rsvd(slpte, level)) {
1240             trace_vtd_page_walk_skip_reserve(iova, iova_next);
1241             goto next;
1242         }
1243
1244         /* Permissions are stacked with parents' */
1245         read_cur = read && (slpte & VTD_SL_R);
1246         write_cur = write && (slpte & VTD_SL_W);
1247
1248         /*
1249          * As long as we have either read/write permission, this is a
1250          * valid entry. The rule works for both page entries and page
1251          * table entries.
1252          */
1253         entry_valid = read_cur | write_cur;
1254
1255         if (!vtd_is_last_slpte(slpte, level) && entry_valid) {
1256             /*
1257              * This is a valid PDE (or even bigger than PDE).  We need
1258              * to walk one further level.
1259              */
1260             ret = vtd_page_walk_level(vtd_get_slpte_addr(slpte, info->aw),
1261                                       iova, MIN(iova_next, end), level - 1,
1262                                       read_cur, write_cur, info);
1263         } else {
1264             /*
1265              * This means we are either:
1266              *
1267              * (1) the real page entry (either 4K page, or huge page)
1268              * (2) the whole range is invalid
1269              *
1270              * In either case, we send an IOTLB notification down.
1271              */
1272             event.entry.target_as = &address_space_memory;
1273             event.entry.iova = iova & subpage_mask;
1274             event.entry.perm = IOMMU_ACCESS_FLAG(read_cur, write_cur);
1275             event.entry.addr_mask = ~subpage_mask;
1276             /* NOTE: this is only meaningful if entry_valid == true */
1277             event.entry.translated_addr = vtd_get_slpte_addr(slpte, info->aw);
1278             event.type = event.entry.perm ? IOMMU_NOTIFIER_MAP :
1279                                             IOMMU_NOTIFIER_UNMAP;
1280             ret = vtd_page_walk_one(&event, info);
1281         }
1282
1283         if (ret < 0) {
1284             return ret;
1285         }
1286
1287 next:
1288         iova = iova_next;
1289     }
1290
1291     return 0;
1292 }
1293
1294 /**
1295  * vtd_page_walk - walk specific IOVA range, and call the hook
1296  *
1297  * @s: intel iommu state
1298  * @ce: context entry to walk upon
1299  * @start: IOVA address to start the walk
1300  * @end: IOVA range end address (start <= addr < end)
1301  * @info: page walking information struct
1302  */
1303 static int vtd_page_walk(IntelIOMMUState *s, VTDContextEntry *ce,
1304                          uint64_t start, uint64_t end,
1305                          vtd_page_walk_info *info)
1306 {
1307     dma_addr_t addr = vtd_get_iova_pgtbl_base(s, ce);
1308     uint32_t level = vtd_get_iova_level(s, ce);
1309
1310     if (!vtd_iova_range_check(s, start, ce, info->aw)) {
1311         return -VTD_FR_ADDR_BEYOND_MGAW;
1312     }
1313
1314     if (!vtd_iova_range_check(s, end, ce, info->aw)) {
1315         /* Fix end so that it reaches the maximum */
1316         end = vtd_iova_limit(s, ce, info->aw);
1317     }
1318
1319     return vtd_page_walk_level(addr, start, end, level, true, true, info);
1320 }
1321
1322 static int vtd_root_entry_rsvd_bits_check(IntelIOMMUState *s,
1323                                           VTDRootEntry *re)
1324 {
1325     /* Legacy Mode reserved bits check */
1326     if (!s->root_scalable &&
1327         (re->hi || (re->lo & VTD_ROOT_ENTRY_RSVD(s->aw_bits))))
1328         goto rsvd_err;
1329
1330     /* Scalable Mode reserved bits check */
1331     if (s->root_scalable &&
1332         ((re->lo & VTD_ROOT_ENTRY_RSVD(s->aw_bits)) ||
1333          (re->hi & VTD_ROOT_ENTRY_RSVD(s->aw_bits))))
1334         goto rsvd_err;
1335
1336     return 0;
1337
1338 rsvd_err:
1339     error_report_once("%s: invalid root entry: hi=0x%"PRIx64
1340                       ", lo=0x%"PRIx64,
1341                       __func__, re->hi, re->lo);
1342     return -VTD_FR_ROOT_ENTRY_RSVD;
1343 }
1344
1345 static inline int vtd_context_entry_rsvd_bits_check(IntelIOMMUState *s,
1346                                                     VTDContextEntry *ce)
1347 {
1348     if (!s->root_scalable &&
1349         (ce->hi & VTD_CONTEXT_ENTRY_RSVD_HI ||
1350          ce->lo & VTD_CONTEXT_ENTRY_RSVD_LO(s->aw_bits))) {
1351         error_report_once("%s: invalid context entry: hi=%"PRIx64
1352                           ", lo=%"PRIx64" (reserved nonzero)",
1353                           __func__, ce->hi, ce->lo);
1354         return -VTD_FR_CONTEXT_ENTRY_RSVD;
1355     }
1356
1357     if (s->root_scalable &&
1358         (ce->val[0] & VTD_SM_CONTEXT_ENTRY_RSVD_VAL0(s->aw_bits) ||
1359          ce->val[1] & VTD_SM_CONTEXT_ENTRY_RSVD_VAL1 ||
1360          ce->val[2] ||
1361          ce->val[3])) {
1362         error_report_once("%s: invalid context entry: val[3]=%"PRIx64
1363                           ", val[2]=%"PRIx64
1364                           ", val[1]=%"PRIx64
1365                           ", val[0]=%"PRIx64" (reserved nonzero)",
1366                           __func__, ce->val[3], ce->val[2],
1367                           ce->val[1], ce->val[0]);
1368         return -VTD_FR_CONTEXT_ENTRY_RSVD;
1369     }
1370
1371     return 0;
1372 }
1373
1374 static int vtd_ce_rid2pasid_check(IntelIOMMUState *s,
1375                                   VTDContextEntry *ce)
1376 {
1377     VTDPASIDEntry pe;
1378
1379     /*
1380      * Make sure in Scalable Mode, a present context entry
1381      * has valid rid2pasid setting, which includes valid
1382      * rid2pasid field and corresponding pasid entry setting
1383      */
1384     return vtd_ce_get_rid2pasid_entry(s, ce, &pe);
1385 }
1386
1387 /* Map a device to its corresponding domain (context-entry) */
1388 static int vtd_dev_to_context_entry(IntelIOMMUState *s, uint8_t bus_num,
1389                                     uint8_t devfn, VTDContextEntry *ce)
1390 {
1391     VTDRootEntry re;
1392     int ret_fr;
1393     X86IOMMUState *x86_iommu = X86_IOMMU_DEVICE(s);
1394
1395     ret_fr = vtd_get_root_entry(s, bus_num, &re);
1396     if (ret_fr) {
1397         return ret_fr;
1398     }
1399
1400     if (!vtd_root_entry_present(s, &re, devfn)) {
1401         /* Not error - it's okay we don't have root entry. */
1402         trace_vtd_re_not_present(bus_num);
1403         return -VTD_FR_ROOT_ENTRY_P;
1404     }
1405
1406     ret_fr = vtd_root_entry_rsvd_bits_check(s, &re);
1407     if (ret_fr) {
1408         return ret_fr;
1409     }
1410
1411     ret_fr = vtd_get_context_entry_from_root(s, &re, devfn, ce);
1412     if (ret_fr) {
1413         return ret_fr;
1414     }
1415
1416     if (!vtd_ce_present(ce)) {
1417         /* Not error - it's okay we don't have context entry. */
1418         trace_vtd_ce_not_present(bus_num, devfn);
1419         return -VTD_FR_CONTEXT_ENTRY_P;
1420     }
1421
1422     ret_fr = vtd_context_entry_rsvd_bits_check(s, ce);
1423     if (ret_fr) {
1424         return ret_fr;
1425     }
1426
1427     /* Check if the programming of context-entry is valid */
1428     if (!s->root_scalable &&
1429         !vtd_is_level_supported(s, vtd_ce_get_level(ce))) {
1430         error_report_once("%s: invalid context entry: hi=%"PRIx64
1431                           ", lo=%"PRIx64" (level %d not supported)",
1432                           __func__, ce->hi, ce->lo,
1433                           vtd_ce_get_level(ce));
1434         return -VTD_FR_CONTEXT_ENTRY_INV;
1435     }
1436
1437     if (!s->root_scalable) {
1438         /* Do translation type check */
1439         if (!vtd_ce_type_check(x86_iommu, ce)) {
1440             /* Errors dumped in vtd_ce_type_check() */
1441             return -VTD_FR_CONTEXT_ENTRY_INV;
1442         }
1443     } else {
1444         /*
1445          * Check if the programming of context-entry.rid2pasid
1446          * and corresponding pasid setting is valid, and thus
1447          * avoids to check pasid entry fetching result in future
1448          * helper function calling.
1449          */
1450         ret_fr = vtd_ce_rid2pasid_check(s, ce);
1451         if (ret_fr) {
1452             return ret_fr;
1453         }
1454     }
1455
1456     return 0;
1457 }
1458
1459 static int vtd_sync_shadow_page_hook(IOMMUTLBEvent *event,
1460                                      void *private)
1461 {
1462     memory_region_notify_iommu(private, 0, *event);
1463     return 0;
1464 }
1465
1466 static uint16_t vtd_get_domain_id(IntelIOMMUState *s,
1467                                   VTDContextEntry *ce)
1468 {
1469     VTDPASIDEntry pe;
1470
1471     if (s->root_scalable) {
1472         vtd_ce_get_rid2pasid_entry(s, ce, &pe);
1473         return VTD_SM_PASID_ENTRY_DID(pe.val[1]);
1474     }
1475
1476     return VTD_CONTEXT_ENTRY_DID(ce->hi);
1477 }
1478
1479 static int vtd_sync_shadow_page_table_range(VTDAddressSpace *vtd_as,
1480                                             VTDContextEntry *ce,
1481                                             hwaddr addr, hwaddr size)
1482 {
1483     IntelIOMMUState *s = vtd_as->iommu_state;
1484     vtd_page_walk_info info = {
1485         .hook_fn = vtd_sync_shadow_page_hook,
1486         .private = (void *)&vtd_as->iommu,
1487         .notify_unmap = true,
1488         .aw = s->aw_bits,
1489         .as = vtd_as,
1490         .domain_id = vtd_get_domain_id(s, ce),
1491     };
1492
1493     return vtd_page_walk(s, ce, addr, addr + size, &info);
1494 }
1495
1496 static int vtd_sync_shadow_page_table(VTDAddressSpace *vtd_as)
1497 {
1498     int ret;
1499     VTDContextEntry ce;
1500     IOMMUNotifier *n;
1501
1502     if (!(vtd_as->iommu.iommu_notify_flags & IOMMU_NOTIFIER_IOTLB_EVENTS)) {
1503         return 0;
1504     }
1505
1506     ret = vtd_dev_to_context_entry(vtd_as->iommu_state,
1507                                    pci_bus_num(vtd_as->bus),
1508                                    vtd_as->devfn, &ce);
1509     if (ret) {
1510         if (ret == -VTD_FR_CONTEXT_ENTRY_P) {
1511             /*
1512              * It's a valid scenario to have a context entry that is
1513              * not present.  For example, when a device is removed
1514              * from an existing domain then the context entry will be
1515              * zeroed by the guest before it was put into another
1516              * domain.  When this happens, instead of synchronizing
1517              * the shadow pages we should invalidate all existing
1518              * mappings and notify the backends.
1519              */
1520             IOMMU_NOTIFIER_FOREACH(n, &vtd_as->iommu) {
1521                 vtd_address_space_unmap(vtd_as, n);
1522             }
1523             ret = 0;
1524         }
1525         return ret;
1526     }
1527
1528     return vtd_sync_shadow_page_table_range(vtd_as, &ce, 0, UINT64_MAX);
1529 }
1530
1531 /*
1532  * Check if specific device is configured to bypass address
1533  * translation for DMA requests. In Scalable Mode, bypass
1534  * 1st-level translation or 2nd-level translation, it depends
1535  * on PGTT setting.
1536  */
1537 static bool vtd_dev_pt_enabled(IntelIOMMUState *s, VTDContextEntry *ce)
1538 {
1539     VTDPASIDEntry pe;
1540     int ret;
1541
1542     if (s->root_scalable) {
1543         ret = vtd_ce_get_rid2pasid_entry(s, ce, &pe);
1544         if (ret) {
1545             error_report_once("%s: vtd_ce_get_rid2pasid_entry error: %"PRId32,
1546                               __func__, ret);
1547             return false;
1548         }
1549         return (VTD_PE_GET_TYPE(&pe) == VTD_SM_PASID_ENTRY_PT);
1550     }
1551
1552     return (vtd_ce_get_type(ce) == VTD_CONTEXT_TT_PASS_THROUGH);
1553
1554 }
1555
1556 static bool vtd_as_pt_enabled(VTDAddressSpace *as)
1557 {
1558     IntelIOMMUState *s;
1559     VTDContextEntry ce;
1560     int ret;
1561
1562     assert(as);
1563
1564     s = as->iommu_state;
1565     ret = vtd_dev_to_context_entry(s, pci_bus_num(as->bus),
1566                                    as->devfn, &ce);
1567     if (ret) {
1568         /*
1569          * Possibly failed to parse the context entry for some reason
1570          * (e.g., during init, or any guest configuration errors on
1571          * context entries). We should assume PT not enabled for
1572          * safety.
1573          */
1574         return false;
1575     }
1576
1577     return vtd_dev_pt_enabled(s, &ce);
1578 }
1579
1580 /* Return whether the device is using IOMMU translation. */
1581 static bool vtd_switch_address_space(VTDAddressSpace *as)
1582 {
1583     bool use_iommu;
1584     /* Whether we need to take the BQL on our own */
1585     bool take_bql = !qemu_mutex_iothread_locked();
1586
1587     assert(as);
1588
1589     use_iommu = as->iommu_state->dmar_enabled && !vtd_as_pt_enabled(as);
1590
1591     trace_vtd_switch_address_space(pci_bus_num(as->bus),
1592                                    VTD_PCI_SLOT(as->devfn),
1593                                    VTD_PCI_FUNC(as->devfn),
1594                                    use_iommu);
1595
1596     /*
1597      * It's possible that we reach here without BQL, e.g., when called
1598      * from vtd_pt_enable_fast_path(). However the memory APIs need
1599      * it. We'd better make sure we have had it already, or, take it.
1600      */
1601     if (take_bql) {
1602         qemu_mutex_lock_iothread();
1603     }
1604
1605     /* Turn off first then on the other */
1606     if (use_iommu) {
1607         memory_region_set_enabled(&as->nodmar, false);
1608         memory_region_set_enabled(MEMORY_REGION(&as->iommu), true);
1609     } else {
1610         memory_region_set_enabled(MEMORY_REGION(&as->iommu), false);
1611         memory_region_set_enabled(&as->nodmar, true);
1612     }
1613
1614     if (take_bql) {
1615         qemu_mutex_unlock_iothread();
1616     }
1617
1618     return use_iommu;
1619 }
1620
1621 static void vtd_switch_address_space_all(IntelIOMMUState *s)
1622 {
1623     GHashTableIter iter;
1624     VTDBus *vtd_bus;
1625     int i;
1626
1627     g_hash_table_iter_init(&iter, s->vtd_as_by_busptr);
1628     while (g_hash_table_iter_next(&iter, NULL, (void **)&vtd_bus)) {
1629         for (i = 0; i < PCI_DEVFN_MAX; i++) {
1630             if (!vtd_bus->dev_as[i]) {
1631                 continue;
1632             }
1633             vtd_switch_address_space(vtd_bus->dev_as[i]);
1634         }
1635     }
1636 }
1637
1638 static inline uint16_t vtd_make_source_id(uint8_t bus_num, uint8_t devfn)
1639 {
1640     return ((bus_num & 0xffUL) << 8) | (devfn & 0xffUL);
1641 }
1642
1643 static const bool vtd_qualified_faults[] = {
1644     [VTD_FR_RESERVED] = false,
1645     [VTD_FR_ROOT_ENTRY_P] = false,
1646     [VTD_FR_CONTEXT_ENTRY_P] = true,
1647     [VTD_FR_CONTEXT_ENTRY_INV] = true,
1648     [VTD_FR_ADDR_BEYOND_MGAW] = true,
1649     [VTD_FR_WRITE] = true,
1650     [VTD_FR_READ] = true,
1651     [VTD_FR_PAGING_ENTRY_INV] = true,
1652     [VTD_FR_ROOT_TABLE_INV] = false,
1653     [VTD_FR_CONTEXT_TABLE_INV] = false,
1654     [VTD_FR_INTERRUPT_ADDR] = true,
1655     [VTD_FR_ROOT_ENTRY_RSVD] = false,
1656     [VTD_FR_PAGING_ENTRY_RSVD] = true,
1657     [VTD_FR_CONTEXT_ENTRY_TT] = true,
1658     [VTD_FR_PASID_TABLE_INV] = false,
1659     [VTD_FR_SM_INTERRUPT_ADDR] = true,
1660     [VTD_FR_MAX] = false,
1661 };
1662
1663 /* To see if a fault condition is "qualified", which is reported to software
1664  * only if the FPD field in the context-entry used to process the faulting
1665  * request is 0.
1666  */
1667 static inline bool vtd_is_qualified_fault(VTDFaultReason fault)
1668 {
1669     return vtd_qualified_faults[fault];
1670 }
1671
1672 static inline bool vtd_is_interrupt_addr(hwaddr addr)
1673 {
1674     return VTD_INTERRUPT_ADDR_FIRST <= addr && addr <= VTD_INTERRUPT_ADDR_LAST;
1675 }
1676
1677 static void vtd_pt_enable_fast_path(IntelIOMMUState *s, uint16_t source_id)
1678 {
1679     VTDBus *vtd_bus;
1680     VTDAddressSpace *vtd_as;
1681     bool success = false;
1682
1683     vtd_bus = vtd_find_as_from_bus_num(s, VTD_SID_TO_BUS(source_id));
1684     if (!vtd_bus) {
1685         goto out;
1686     }
1687
1688     vtd_as = vtd_bus->dev_as[VTD_SID_TO_DEVFN(source_id)];
1689     if (!vtd_as) {
1690         goto out;
1691     }
1692
1693     if (vtd_switch_address_space(vtd_as) == false) {
1694         /* We switched off IOMMU region successfully. */
1695         success = true;
1696     }
1697
1698 out:
1699     trace_vtd_pt_enable_fast_path(source_id, success);
1700 }
1701
1702 /* Map dev to context-entry then do a paging-structures walk to do a iommu
1703  * translation.
1704  *
1705  * Called from RCU critical section.
1706  *
1707  * @bus_num: The bus number
1708  * @devfn: The devfn, which is the  combined of device and function number
1709  * @is_write: The access is a write operation
1710  * @entry: IOMMUTLBEntry that contain the addr to be translated and result
1711  *
1712  * Returns true if translation is successful, otherwise false.
1713  */
1714 static bool vtd_do_iommu_translate(VTDAddressSpace *vtd_as, PCIBus *bus,
1715                                    uint8_t devfn, hwaddr addr, bool is_write,
1716                                    IOMMUTLBEntry *entry)
1717 {
1718     IntelIOMMUState *s = vtd_as->iommu_state;
1719     VTDContextEntry ce;
1720     uint8_t bus_num = pci_bus_num(bus);
1721     VTDContextCacheEntry *cc_entry;
1722     uint64_t slpte, page_mask;
1723     uint32_t level;
1724     uint16_t source_id = vtd_make_source_id(bus_num, devfn);
1725     int ret_fr;
1726     bool is_fpd_set = false;
1727     bool reads = true;
1728     bool writes = true;
1729     uint8_t access_flags;
1730     VTDIOTLBEntry *iotlb_entry;
1731
1732     /*
1733      * We have standalone memory region for interrupt addresses, we
1734      * should never receive translation requests in this region.
1735      */
1736     assert(!vtd_is_interrupt_addr(addr));
1737
1738     vtd_iommu_lock(s);
1739
1740     cc_entry = &vtd_as->context_cache_entry;
1741
1742     /* Try to fetch slpte form IOTLB */
1743     iotlb_entry = vtd_lookup_iotlb(s, source_id, addr);
1744     if (iotlb_entry) {
1745         trace_vtd_iotlb_page_hit(source_id, addr, iotlb_entry->slpte,
1746                                  iotlb_entry->domain_id);
1747         slpte = iotlb_entry->slpte;
1748         access_flags = iotlb_entry->access_flags;
1749         page_mask = iotlb_entry->mask;
1750         goto out;
1751     }
1752
1753     /* Try to fetch context-entry from cache first */
1754     if (cc_entry->context_cache_gen == s->context_cache_gen) {
1755         trace_vtd_iotlb_cc_hit(bus_num, devfn, cc_entry->context_entry.hi,
1756                                cc_entry->context_entry.lo,
1757                                cc_entry->context_cache_gen);
1758         ce = cc_entry->context_entry;
1759         is_fpd_set = ce.lo & VTD_CONTEXT_ENTRY_FPD;
1760         if (!is_fpd_set && s->root_scalable) {
1761             ret_fr = vtd_ce_get_pasid_fpd(s, &ce, &is_fpd_set);
1762             VTD_PE_GET_FPD_ERR(ret_fr, is_fpd_set, s, source_id, addr, is_write);
1763         }
1764     } else {
1765         ret_fr = vtd_dev_to_context_entry(s, bus_num, devfn, &ce);
1766         is_fpd_set = ce.lo & VTD_CONTEXT_ENTRY_FPD;
1767         if (!ret_fr && !is_fpd_set && s->root_scalable) {
1768             ret_fr = vtd_ce_get_pasid_fpd(s, &ce, &is_fpd_set);
1769         }
1770         VTD_PE_GET_FPD_ERR(ret_fr, is_fpd_set, s, source_id, addr, is_write);
1771         /* Update context-cache */
1772         trace_vtd_iotlb_cc_update(bus_num, devfn, ce.hi, ce.lo,
1773                                   cc_entry->context_cache_gen,
1774                                   s->context_cache_gen);
1775         cc_entry->context_entry = ce;
1776         cc_entry->context_cache_gen = s->context_cache_gen;
1777     }
1778
1779     /*
1780      * We don't need to translate for pass-through context entries.
1781      * Also, let's ignore IOTLB caching as well for PT devices.
1782      */
1783     if (vtd_dev_pt_enabled(s, &ce)) {
1784         entry->iova = addr & VTD_PAGE_MASK_4K;
1785         entry->translated_addr = entry->iova;
1786         entry->addr_mask = ~VTD_PAGE_MASK_4K;
1787         entry->perm = IOMMU_RW;
1788         trace_vtd_translate_pt(source_id, entry->iova);
1789
1790         /*
1791          * When this happens, it means firstly caching-mode is not
1792          * enabled, and this is the first passthrough translation for
1793          * the device. Let's enable the fast path for passthrough.
1794          *
1795          * When passthrough is disabled again for the device, we can
1796          * capture it via the context entry invalidation, then the
1797          * IOMMU region can be swapped back.
1798          */
1799         vtd_pt_enable_fast_path(s, source_id);
1800         vtd_iommu_unlock(s);
1801         return true;
1802     }
1803
1804     ret_fr = vtd_iova_to_slpte(s, &ce, addr, is_write, &slpte, &level,
1805                                &reads, &writes, s->aw_bits);
1806     VTD_PE_GET_FPD_ERR(ret_fr, is_fpd_set, s, source_id, addr, is_write);
1807
1808     page_mask = vtd_slpt_level_page_mask(level);
1809     access_flags = IOMMU_ACCESS_FLAG(reads, writes);
1810     vtd_update_iotlb(s, source_id, vtd_get_domain_id(s, &ce), addr, slpte,
1811                      access_flags, level);
1812 out:
1813     vtd_iommu_unlock(s);
1814     entry->iova = addr & page_mask;
1815     entry->translated_addr = vtd_get_slpte_addr(slpte, s->aw_bits) & page_mask;
1816     entry->addr_mask = ~page_mask;
1817     entry->perm = access_flags;
1818     return true;
1819
1820 error:
1821     vtd_iommu_unlock(s);
1822     entry->iova = 0;
1823     entry->translated_addr = 0;
1824     entry->addr_mask = 0;
1825     entry->perm = IOMMU_NONE;
1826     return false;
1827 }
1828
1829 static void vtd_root_table_setup(IntelIOMMUState *s)
1830 {
1831     s->root = vtd_get_quad_raw(s, DMAR_RTADDR_REG);
1832     s->root &= VTD_RTADDR_ADDR_MASK(s->aw_bits);
1833
1834     vtd_update_scalable_state(s);
1835
1836     trace_vtd_reg_dmar_root(s->root, s->root_scalable);
1837 }
1838
1839 static void vtd_iec_notify_all(IntelIOMMUState *s, bool global,
1840                                uint32_t index, uint32_t mask)
1841 {
1842     x86_iommu_iec_notify_all(X86_IOMMU_DEVICE(s), global, index, mask);
1843 }
1844
1845 static void vtd_interrupt_remap_table_setup(IntelIOMMUState *s)
1846 {
1847     uint64_t value = 0;
1848     value = vtd_get_quad_raw(s, DMAR_IRTA_REG);
1849     s->intr_size = 1UL << ((value & VTD_IRTA_SIZE_MASK) + 1);
1850     s->intr_root = value & VTD_IRTA_ADDR_MASK(s->aw_bits);
1851     s->intr_eime = value & VTD_IRTA_EIME;
1852
1853     /* Notify global invalidation */
1854     vtd_iec_notify_all(s, true, 0, 0);
1855
1856     trace_vtd_reg_ir_root(s->intr_root, s->intr_size);
1857 }
1858
1859 static void vtd_iommu_replay_all(IntelIOMMUState *s)
1860 {
1861     VTDAddressSpace *vtd_as;
1862
1863     QLIST_FOREACH(vtd_as, &s->vtd_as_with_notifiers, next) {
1864         vtd_sync_shadow_page_table(vtd_as);
1865     }
1866 }
1867
1868 static void vtd_context_global_invalidate(IntelIOMMUState *s)
1869 {
1870     trace_vtd_inv_desc_cc_global();
1871     /* Protects context cache */
1872     vtd_iommu_lock(s);
1873     s->context_cache_gen++;
1874     if (s->context_cache_gen == VTD_CONTEXT_CACHE_GEN_MAX) {
1875         vtd_reset_context_cache_locked(s);
1876     }
1877     vtd_iommu_unlock(s);
1878     vtd_address_space_refresh_all(s);
1879     /*
1880      * From VT-d spec 6.5.2.1, a global context entry invalidation
1881      * should be followed by a IOTLB global invalidation, so we should
1882      * be safe even without this. Hoewever, let's replay the region as
1883      * well to be safer, and go back here when we need finer tunes for
1884      * VT-d emulation codes.
1885      */
1886     vtd_iommu_replay_all(s);
1887 }
1888
1889 /* Do a context-cache device-selective invalidation.
1890  * @func_mask: FM field after shifting
1891  */
1892 static void vtd_context_device_invalidate(IntelIOMMUState *s,
1893                                           uint16_t source_id,
1894                                           uint16_t func_mask)
1895 {
1896     uint16_t mask;
1897     VTDBus *vtd_bus;
1898     VTDAddressSpace *vtd_as;
1899     uint8_t bus_n, devfn;
1900     uint16_t devfn_it;
1901
1902     trace_vtd_inv_desc_cc_devices(source_id, func_mask);
1903
1904     switch (func_mask & 3) {
1905     case 0:
1906         mask = 0;   /* No bits in the SID field masked */
1907         break;
1908     case 1:
1909         mask = 4;   /* Mask bit 2 in the SID field */
1910         break;
1911     case 2:
1912         mask = 6;   /* Mask bit 2:1 in the SID field */
1913         break;
1914     case 3:
1915         mask = 7;   /* Mask bit 2:0 in the SID field */
1916         break;
1917     default:
1918         g_assert_not_reached();
1919     }
1920     mask = ~mask;
1921
1922     bus_n = VTD_SID_TO_BUS(source_id);
1923     vtd_bus = vtd_find_as_from_bus_num(s, bus_n);
1924     if (vtd_bus) {
1925         devfn = VTD_SID_TO_DEVFN(source_id);
1926         for (devfn_it = 0; devfn_it < PCI_DEVFN_MAX; ++devfn_it) {
1927             vtd_as = vtd_bus->dev_as[devfn_it];
1928             if (vtd_as && ((devfn_it & mask) == (devfn & mask))) {
1929                 trace_vtd_inv_desc_cc_device(bus_n, VTD_PCI_SLOT(devfn_it),
1930                                              VTD_PCI_FUNC(devfn_it));
1931                 vtd_iommu_lock(s);
1932                 vtd_as->context_cache_entry.context_cache_gen = 0;
1933                 vtd_iommu_unlock(s);
1934                 /*
1935                  * Do switch address space when needed, in case if the
1936                  * device passthrough bit is switched.
1937                  */
1938                 vtd_switch_address_space(vtd_as);
1939                 /*
1940                  * So a device is moving out of (or moving into) a
1941                  * domain, resync the shadow page table.
1942                  * This won't bring bad even if we have no such
1943                  * notifier registered - the IOMMU notification
1944                  * framework will skip MAP notifications if that
1945                  * happened.
1946                  */
1947                 vtd_sync_shadow_page_table(vtd_as);
1948             }
1949         }
1950     }
1951 }
1952
1953 /* Context-cache invalidation
1954  * Returns the Context Actual Invalidation Granularity.
1955  * @val: the content of the CCMD_REG
1956  */
1957 static uint64_t vtd_context_cache_invalidate(IntelIOMMUState *s, uint64_t val)
1958 {
1959     uint64_t caig;
1960     uint64_t type = val & VTD_CCMD_CIRG_MASK;
1961
1962     switch (type) {
1963     case VTD_CCMD_DOMAIN_INVL:
1964         /* Fall through */
1965     case VTD_CCMD_GLOBAL_INVL:
1966         caig = VTD_CCMD_GLOBAL_INVL_A;
1967         vtd_context_global_invalidate(s);
1968         break;
1969
1970     case VTD_CCMD_DEVICE_INVL:
1971         caig = VTD_CCMD_DEVICE_INVL_A;
1972         vtd_context_device_invalidate(s, VTD_CCMD_SID(val), VTD_CCMD_FM(val));
1973         break;
1974
1975     default:
1976         error_report_once("%s: invalid context: 0x%" PRIx64,
1977                           __func__, val);
1978         caig = 0;
1979     }
1980     return caig;
1981 }
1982
1983 static void vtd_iotlb_global_invalidate(IntelIOMMUState *s)
1984 {
1985     trace_vtd_inv_desc_iotlb_global();
1986     vtd_reset_iotlb(s);
1987     vtd_iommu_replay_all(s);
1988 }
1989
1990 static void vtd_iotlb_domain_invalidate(IntelIOMMUState *s, uint16_t domain_id)
1991 {
1992     VTDContextEntry ce;
1993     VTDAddressSpace *vtd_as;
1994
1995     trace_vtd_inv_desc_iotlb_domain(domain_id);
1996
1997     vtd_iommu_lock(s);
1998     g_hash_table_foreach_remove(s->iotlb, vtd_hash_remove_by_domain,
1999                                 &domain_id);
2000     vtd_iommu_unlock(s);
2001
2002     QLIST_FOREACH(vtd_as, &s->vtd_as_with_notifiers, next) {
2003         if (!vtd_dev_to_context_entry(s, pci_bus_num(vtd_as->bus),
2004                                       vtd_as->devfn, &ce) &&
2005             domain_id == vtd_get_domain_id(s, &ce)) {
2006             vtd_sync_shadow_page_table(vtd_as);
2007         }
2008     }
2009 }
2010
2011 static void vtd_iotlb_page_invalidate_notify(IntelIOMMUState *s,
2012                                            uint16_t domain_id, hwaddr addr,
2013                                            uint8_t am)
2014 {
2015     VTDAddressSpace *vtd_as;
2016     VTDContextEntry ce;
2017     int ret;
2018     hwaddr size = (1 << am) * VTD_PAGE_SIZE;
2019
2020     QLIST_FOREACH(vtd_as, &(s->vtd_as_with_notifiers), next) {
2021         ret = vtd_dev_to_context_entry(s, pci_bus_num(vtd_as->bus),
2022                                        vtd_as->devfn, &ce);
2023         if (!ret && domain_id == vtd_get_domain_id(s, &ce)) {
2024             if (vtd_as_has_map_notifier(vtd_as)) {
2025                 /*
2026                  * As long as we have MAP notifications registered in
2027                  * any of our IOMMU notifiers, we need to sync the
2028                  * shadow page table.
2029                  */
2030                 vtd_sync_shadow_page_table_range(vtd_as, &ce, addr, size);
2031             } else {
2032                 /*
2033                  * For UNMAP-only notifiers, we don't need to walk the
2034                  * page tables.  We just deliver the PSI down to
2035                  * invalidate caches.
2036                  */
2037                 IOMMUTLBEvent event = {
2038                     .type = IOMMU_NOTIFIER_UNMAP,
2039                     .entry = {
2040                         .target_as = &address_space_memory,
2041                         .iova = addr,
2042                         .translated_addr = 0,
2043                         .addr_mask = size - 1,
2044                         .perm = IOMMU_NONE,
2045                     },
2046                 };
2047                 memory_region_notify_iommu(&vtd_as->iommu, 0, event);
2048             }
2049         }
2050     }
2051 }
2052
2053 static void vtd_iotlb_page_invalidate(IntelIOMMUState *s, uint16_t domain_id,
2054                                       hwaddr addr, uint8_t am)
2055 {
2056     VTDIOTLBPageInvInfo info;
2057
2058     trace_vtd_inv_desc_iotlb_pages(domain_id, addr, am);
2059
2060     assert(am <= VTD_MAMV);
2061     info.domain_id = domain_id;
2062     info.addr = addr;
2063     info.mask = ~((1 << am) - 1);
2064     vtd_iommu_lock(s);
2065     g_hash_table_foreach_remove(s->iotlb, vtd_hash_remove_by_page, &info);
2066     vtd_iommu_unlock(s);
2067     vtd_iotlb_page_invalidate_notify(s, domain_id, addr, am);
2068 }
2069
2070 /* Flush IOTLB
2071  * Returns the IOTLB Actual Invalidation Granularity.
2072  * @val: the content of the IOTLB_REG
2073  */
2074 static uint64_t vtd_iotlb_flush(IntelIOMMUState *s, uint64_t val)
2075 {
2076     uint64_t iaig;
2077     uint64_t type = val & VTD_TLB_FLUSH_GRANU_MASK;
2078     uint16_t domain_id;
2079     hwaddr addr;
2080     uint8_t am;
2081
2082     switch (type) {
2083     case VTD_TLB_GLOBAL_FLUSH:
2084         iaig = VTD_TLB_GLOBAL_FLUSH_A;
2085         vtd_iotlb_global_invalidate(s);
2086         break;
2087
2088     case VTD_TLB_DSI_FLUSH:
2089         domain_id = VTD_TLB_DID(val);
2090         iaig = VTD_TLB_DSI_FLUSH_A;
2091         vtd_iotlb_domain_invalidate(s, domain_id);
2092         break;
2093
2094     case VTD_TLB_PSI_FLUSH:
2095         domain_id = VTD_TLB_DID(val);
2096         addr = vtd_get_quad_raw(s, DMAR_IVA_REG);
2097         am = VTD_IVA_AM(addr);
2098         addr = VTD_IVA_ADDR(addr);
2099         if (am > VTD_MAMV) {
2100             error_report_once("%s: address mask overflow: 0x%" PRIx64,
2101                               __func__, vtd_get_quad_raw(s, DMAR_IVA_REG));
2102             iaig = 0;
2103             break;
2104         }
2105         iaig = VTD_TLB_PSI_FLUSH_A;
2106         vtd_iotlb_page_invalidate(s, domain_id, addr, am);
2107         break;
2108
2109     default:
2110         error_report_once("%s: invalid granularity: 0x%" PRIx64,
2111                           __func__, val);
2112         iaig = 0;
2113     }
2114     return iaig;
2115 }
2116
2117 static void vtd_fetch_inv_desc(IntelIOMMUState *s);
2118
2119 static inline bool vtd_queued_inv_disable_check(IntelIOMMUState *s)
2120 {
2121     return s->qi_enabled && (s->iq_tail == s->iq_head) &&
2122            (s->iq_last_desc_type == VTD_INV_DESC_WAIT);
2123 }
2124
2125 static void vtd_handle_gcmd_qie(IntelIOMMUState *s, bool en)
2126 {
2127     uint64_t iqa_val = vtd_get_quad_raw(s, DMAR_IQA_REG);
2128
2129     trace_vtd_inv_qi_enable(en);
2130
2131     if (en) {
2132         s->iq = iqa_val & VTD_IQA_IQA_MASK(s->aw_bits);
2133         /* 2^(x+8) entries */
2134         s->iq_size = 1UL << ((iqa_val & VTD_IQA_QS) + 8 - (s->iq_dw ? 1 : 0));
2135         s->qi_enabled = true;
2136         trace_vtd_inv_qi_setup(s->iq, s->iq_size);
2137         /* Ok - report back to driver */
2138         vtd_set_clear_mask_long(s, DMAR_GSTS_REG, 0, VTD_GSTS_QIES);
2139
2140         if (s->iq_tail != 0) {
2141             /*
2142              * This is a spec violation but Windows guests are known to set up
2143              * Queued Invalidation this way so we allow the write and process
2144              * Invalidation Descriptors right away.
2145              */
2146             trace_vtd_warn_invalid_qi_tail(s->iq_tail);
2147             if (!(vtd_get_long_raw(s, DMAR_FSTS_REG) & VTD_FSTS_IQE)) {
2148                 vtd_fetch_inv_desc(s);
2149             }
2150         }
2151     } else {
2152         if (vtd_queued_inv_disable_check(s)) {
2153             /* disable Queued Invalidation */
2154             vtd_set_quad_raw(s, DMAR_IQH_REG, 0);
2155             s->iq_head = 0;
2156             s->qi_enabled = false;
2157             /* Ok - report back to driver */
2158             vtd_set_clear_mask_long(s, DMAR_GSTS_REG, VTD_GSTS_QIES, 0);
2159         } else {
2160             error_report_once("%s: detected improper state when disable QI "
2161                               "(head=0x%x, tail=0x%x, last_type=%d)",
2162                               __func__,
2163                               s->iq_head, s->iq_tail, s->iq_last_desc_type);
2164         }
2165     }
2166 }
2167
2168 /* Set Root Table Pointer */
2169 static void vtd_handle_gcmd_srtp(IntelIOMMUState *s)
2170 {
2171     vtd_root_table_setup(s);
2172     /* Ok - report back to driver */
2173     vtd_set_clear_mask_long(s, DMAR_GSTS_REG, 0, VTD_GSTS_RTPS);
2174     vtd_reset_caches(s);
2175     vtd_address_space_refresh_all(s);
2176 }
2177
2178 /* Set Interrupt Remap Table Pointer */
2179 static void vtd_handle_gcmd_sirtp(IntelIOMMUState *s)
2180 {
2181     vtd_interrupt_remap_table_setup(s);
2182     /* Ok - report back to driver */
2183     vtd_set_clear_mask_long(s, DMAR_GSTS_REG, 0, VTD_GSTS_IRTPS);
2184 }
2185
2186 /* Handle Translation Enable/Disable */
2187 static void vtd_handle_gcmd_te(IntelIOMMUState *s, bool en)
2188 {
2189     if (s->dmar_enabled == en) {
2190         return;
2191     }
2192
2193     trace_vtd_dmar_enable(en);
2194
2195     if (en) {
2196         s->dmar_enabled = true;
2197         /* Ok - report back to driver */
2198         vtd_set_clear_mask_long(s, DMAR_GSTS_REG, 0, VTD_GSTS_TES);
2199     } else {
2200         s->dmar_enabled = false;
2201
2202         /* Clear the index of Fault Recording Register */
2203         s->next_frcd_reg = 0;
2204         /* Ok - report back to driver */
2205         vtd_set_clear_mask_long(s, DMAR_GSTS_REG, VTD_GSTS_TES, 0);
2206     }
2207
2208     vtd_reset_caches(s);
2209     vtd_address_space_refresh_all(s);
2210 }
2211
2212 /* Handle Interrupt Remap Enable/Disable */
2213 static void vtd_handle_gcmd_ire(IntelIOMMUState *s, bool en)
2214 {
2215     trace_vtd_ir_enable(en);
2216
2217     if (en) {
2218         s->intr_enabled = true;
2219         /* Ok - report back to driver */
2220         vtd_set_clear_mask_long(s, DMAR_GSTS_REG, 0, VTD_GSTS_IRES);
2221     } else {
2222         s->intr_enabled = false;
2223         /* Ok - report back to driver */
2224         vtd_set_clear_mask_long(s, DMAR_GSTS_REG, VTD_GSTS_IRES, 0);
2225     }
2226 }
2227
2228 /* Handle write to Global Command Register */
2229 static void vtd_handle_gcmd_write(IntelIOMMUState *s)
2230 {
2231     X86IOMMUState *x86_iommu = X86_IOMMU_DEVICE(s);
2232     uint32_t status = vtd_get_long_raw(s, DMAR_GSTS_REG);
2233     uint32_t val = vtd_get_long_raw(s, DMAR_GCMD_REG);
2234     uint32_t changed = status ^ val;
2235
2236     trace_vtd_reg_write_gcmd(status, val);
2237     if ((changed & VTD_GCMD_TE) && s->dma_translation) {
2238         /* Translation enable/disable */
2239         vtd_handle_gcmd_te(s, val & VTD_GCMD_TE);
2240     }
2241     if (val & VTD_GCMD_SRTP) {
2242         /* Set/update the root-table pointer */
2243         vtd_handle_gcmd_srtp(s);
2244     }
2245     if (changed & VTD_GCMD_QIE) {
2246         /* Queued Invalidation Enable */
2247         vtd_handle_gcmd_qie(s, val & VTD_GCMD_QIE);
2248     }
2249     if (val & VTD_GCMD_SIRTP) {
2250         /* Set/update the interrupt remapping root-table pointer */
2251         vtd_handle_gcmd_sirtp(s);
2252     }
2253     if ((changed & VTD_GCMD_IRE) &&
2254         x86_iommu_ir_supported(x86_iommu)) {
2255         /* Interrupt remap enable/disable */
2256         vtd_handle_gcmd_ire(s, val & VTD_GCMD_IRE);
2257     }
2258 }
2259
2260 /* Handle write to Context Command Register */
2261 static void vtd_handle_ccmd_write(IntelIOMMUState *s)
2262 {
2263     uint64_t ret;
2264     uint64_t val = vtd_get_quad_raw(s, DMAR_CCMD_REG);
2265
2266     /* Context-cache invalidation request */
2267     if (val & VTD_CCMD_ICC) {
2268         if (s->qi_enabled) {
2269             error_report_once("Queued Invalidation enabled, "
2270                               "should not use register-based invalidation");
2271             return;
2272         }
2273         ret = vtd_context_cache_invalidate(s, val);
2274         /* Invalidation completed. Change something to show */
2275         vtd_set_clear_mask_quad(s, DMAR_CCMD_REG, VTD_CCMD_ICC, 0ULL);
2276         ret = vtd_set_clear_mask_quad(s, DMAR_CCMD_REG, VTD_CCMD_CAIG_MASK,
2277                                       ret);
2278     }
2279 }
2280
2281 /* Handle write to IOTLB Invalidation Register */
2282 static void vtd_handle_iotlb_write(IntelIOMMUState *s)
2283 {
2284     uint64_t ret;
2285     uint64_t val = vtd_get_quad_raw(s, DMAR_IOTLB_REG);
2286
2287     /* IOTLB invalidation request */
2288     if (val & VTD_TLB_IVT) {
2289         if (s->qi_enabled) {
2290             error_report_once("Queued Invalidation enabled, "
2291                               "should not use register-based invalidation");
2292             return;
2293         }
2294         ret = vtd_iotlb_flush(s, val);
2295         /* Invalidation completed. Change something to show */
2296         vtd_set_clear_mask_quad(s, DMAR_IOTLB_REG, VTD_TLB_IVT, 0ULL);
2297         ret = vtd_set_clear_mask_quad(s, DMAR_IOTLB_REG,
2298                                       VTD_TLB_FLUSH_GRANU_MASK_A, ret);
2299     }
2300 }
2301
2302 /* Fetch an Invalidation Descriptor from the Invalidation Queue */
2303 static bool vtd_get_inv_desc(IntelIOMMUState *s,
2304                              VTDInvDesc *inv_desc)
2305 {
2306     dma_addr_t base_addr = s->iq;
2307     uint32_t offset = s->iq_head;
2308     uint32_t dw = s->iq_dw ? 32 : 16;
2309     dma_addr_t addr = base_addr + offset * dw;
2310
2311     if (dma_memory_read(&address_space_memory, addr,
2312                         inv_desc, dw, MEMTXATTRS_UNSPECIFIED)) {
2313         error_report_once("Read INV DESC failed.");
2314         return false;
2315     }
2316     inv_desc->lo = le64_to_cpu(inv_desc->lo);
2317     inv_desc->hi = le64_to_cpu(inv_desc->hi);
2318     if (dw == 32) {
2319         inv_desc->val[2] = le64_to_cpu(inv_desc->val[2]);
2320         inv_desc->val[3] = le64_to_cpu(inv_desc->val[3]);
2321     }
2322     return true;
2323 }
2324
2325 static bool vtd_process_wait_desc(IntelIOMMUState *s, VTDInvDesc *inv_desc)
2326 {
2327     if ((inv_desc->hi & VTD_INV_DESC_WAIT_RSVD_HI) ||
2328         (inv_desc->lo & VTD_INV_DESC_WAIT_RSVD_LO)) {
2329         error_report_once("%s: invalid wait desc: hi=%"PRIx64", lo=%"PRIx64
2330                           " (reserved nonzero)", __func__, inv_desc->hi,
2331                           inv_desc->lo);
2332         return false;
2333     }
2334     if (inv_desc->lo & VTD_INV_DESC_WAIT_SW) {
2335         /* Status Write */
2336         uint32_t status_data = (uint32_t)(inv_desc->lo >>
2337                                VTD_INV_DESC_WAIT_DATA_SHIFT);
2338
2339         assert(!(inv_desc->lo & VTD_INV_DESC_WAIT_IF));
2340
2341         /* FIXME: need to be masked with HAW? */
2342         dma_addr_t status_addr = inv_desc->hi;
2343         trace_vtd_inv_desc_wait_sw(status_addr, status_data);
2344         status_data = cpu_to_le32(status_data);
2345         if (dma_memory_write(&address_space_memory, status_addr,
2346                              &status_data, sizeof(status_data),
2347                              MEMTXATTRS_UNSPECIFIED)) {
2348             trace_vtd_inv_desc_wait_write_fail(inv_desc->hi, inv_desc->lo);
2349             return false;
2350         }
2351     } else if (inv_desc->lo & VTD_INV_DESC_WAIT_IF) {
2352         /* Interrupt flag */
2353         vtd_generate_completion_event(s);
2354     } else {
2355         error_report_once("%s: invalid wait desc: hi=%"PRIx64", lo=%"PRIx64
2356                           " (unknown type)", __func__, inv_desc->hi,
2357                           inv_desc->lo);
2358         return false;
2359     }
2360     return true;
2361 }
2362
2363 static bool vtd_process_context_cache_desc(IntelIOMMUState *s,
2364                                            VTDInvDesc *inv_desc)
2365 {
2366     uint16_t sid, fmask;
2367
2368     if ((inv_desc->lo & VTD_INV_DESC_CC_RSVD) || inv_desc->hi) {
2369         error_report_once("%s: invalid cc inv desc: hi=%"PRIx64", lo=%"PRIx64
2370                           " (reserved nonzero)", __func__, inv_desc->hi,
2371                           inv_desc->lo);
2372         return false;
2373     }
2374     switch (inv_desc->lo & VTD_INV_DESC_CC_G) {
2375     case VTD_INV_DESC_CC_DOMAIN:
2376         trace_vtd_inv_desc_cc_domain(
2377             (uint16_t)VTD_INV_DESC_CC_DID(inv_desc->lo));
2378         /* Fall through */
2379     case VTD_INV_DESC_CC_GLOBAL:
2380         vtd_context_global_invalidate(s);
2381         break;
2382
2383     case VTD_INV_DESC_CC_DEVICE:
2384         sid = VTD_INV_DESC_CC_SID(inv_desc->lo);
2385         fmask = VTD_INV_DESC_CC_FM(inv_desc->lo);
2386         vtd_context_device_invalidate(s, sid, fmask);
2387         break;
2388
2389     default:
2390         error_report_once("%s: invalid cc inv desc: hi=%"PRIx64", lo=%"PRIx64
2391                           " (invalid type)", __func__, inv_desc->hi,
2392                           inv_desc->lo);
2393         return false;
2394     }
2395     return true;
2396 }
2397
2398 static bool vtd_process_iotlb_desc(IntelIOMMUState *s, VTDInvDesc *inv_desc)
2399 {
2400     uint16_t domain_id;
2401     uint8_t am;
2402     hwaddr addr;
2403
2404     if ((inv_desc->lo & VTD_INV_DESC_IOTLB_RSVD_LO) ||
2405         (inv_desc->hi & VTD_INV_DESC_IOTLB_RSVD_HI)) {
2406         error_report_once("%s: invalid iotlb inv desc: hi=0x%"PRIx64
2407                           ", lo=0x%"PRIx64" (reserved bits unzero)",
2408                           __func__, inv_desc->hi, inv_desc->lo);
2409         return false;
2410     }
2411
2412     switch (inv_desc->lo & VTD_INV_DESC_IOTLB_G) {
2413     case VTD_INV_DESC_IOTLB_GLOBAL:
2414         vtd_iotlb_global_invalidate(s);
2415         break;
2416
2417     case VTD_INV_DESC_IOTLB_DOMAIN:
2418         domain_id = VTD_INV_DESC_IOTLB_DID(inv_desc->lo);
2419         vtd_iotlb_domain_invalidate(s, domain_id);
2420         break;
2421
2422     case VTD_INV_DESC_IOTLB_PAGE:
2423         domain_id = VTD_INV_DESC_IOTLB_DID(inv_desc->lo);
2424         addr = VTD_INV_DESC_IOTLB_ADDR(inv_desc->hi);
2425         am = VTD_INV_DESC_IOTLB_AM(inv_desc->hi);
2426         if (am > VTD_MAMV) {
2427             error_report_once("%s: invalid iotlb inv desc: hi=0x%"PRIx64
2428                               ", lo=0x%"PRIx64" (am=%u > VTD_MAMV=%u)",
2429                               __func__, inv_desc->hi, inv_desc->lo,
2430                               am, (unsigned)VTD_MAMV);
2431             return false;
2432         }
2433         vtd_iotlb_page_invalidate(s, domain_id, addr, am);
2434         break;
2435
2436     default:
2437         error_report_once("%s: invalid iotlb inv desc: hi=0x%"PRIx64
2438                           ", lo=0x%"PRIx64" (type mismatch: 0x%llx)",
2439                           __func__, inv_desc->hi, inv_desc->lo,
2440                           inv_desc->lo & VTD_INV_DESC_IOTLB_G);
2441         return false;
2442     }
2443     return true;
2444 }
2445
2446 static bool vtd_process_inv_iec_desc(IntelIOMMUState *s,
2447                                      VTDInvDesc *inv_desc)
2448 {
2449     trace_vtd_inv_desc_iec(inv_desc->iec.granularity,
2450                            inv_desc->iec.index,
2451                            inv_desc->iec.index_mask);
2452
2453     vtd_iec_notify_all(s, !inv_desc->iec.granularity,
2454                        inv_desc->iec.index,
2455                        inv_desc->iec.index_mask);
2456     return true;
2457 }
2458
2459 static bool vtd_process_device_iotlb_desc(IntelIOMMUState *s,
2460                                           VTDInvDesc *inv_desc)
2461 {
2462     VTDAddressSpace *vtd_dev_as;
2463     IOMMUTLBEvent event;
2464     struct VTDBus *vtd_bus;
2465     hwaddr addr;
2466     uint64_t sz;
2467     uint16_t sid;
2468     uint8_t devfn;
2469     bool size;
2470     uint8_t bus_num;
2471
2472     addr = VTD_INV_DESC_DEVICE_IOTLB_ADDR(inv_desc->hi);
2473     sid = VTD_INV_DESC_DEVICE_IOTLB_SID(inv_desc->lo);
2474     devfn = sid & 0xff;
2475     bus_num = sid >> 8;
2476     size = VTD_INV_DESC_DEVICE_IOTLB_SIZE(inv_desc->hi);
2477
2478     if ((inv_desc->lo & VTD_INV_DESC_DEVICE_IOTLB_RSVD_LO) ||
2479         (inv_desc->hi & VTD_INV_DESC_DEVICE_IOTLB_RSVD_HI)) {
2480         error_report_once("%s: invalid dev-iotlb inv desc: hi=%"PRIx64
2481                           ", lo=%"PRIx64" (reserved nonzero)", __func__,
2482                           inv_desc->hi, inv_desc->lo);
2483         return false;
2484     }
2485
2486     vtd_bus = vtd_find_as_from_bus_num(s, bus_num);
2487     if (!vtd_bus) {
2488         goto done;
2489     }
2490
2491     vtd_dev_as = vtd_bus->dev_as[devfn];
2492     if (!vtd_dev_as) {
2493         goto done;
2494     }
2495
2496     /* According to ATS spec table 2.4:
2497      * S = 0, bits 15:12 = xxxx     range size: 4K
2498      * S = 1, bits 15:12 = xxx0     range size: 8K
2499      * S = 1, bits 15:12 = xx01     range size: 16K
2500      * S = 1, bits 15:12 = x011     range size: 32K
2501      * S = 1, bits 15:12 = 0111     range size: 64K
2502      * ...
2503      */
2504     if (size) {
2505         sz = (VTD_PAGE_SIZE * 2) << cto64(addr >> VTD_PAGE_SHIFT);
2506         addr &= ~(sz - 1);
2507     } else {
2508         sz = VTD_PAGE_SIZE;
2509     }
2510
2511     event.type = IOMMU_NOTIFIER_DEVIOTLB_UNMAP;
2512     event.entry.target_as = &vtd_dev_as->as;
2513     event.entry.addr_mask = sz - 1;
2514     event.entry.iova = addr;
2515     event.entry.perm = IOMMU_NONE;
2516     event.entry.translated_addr = 0;
2517     memory_region_notify_iommu(&vtd_dev_as->iommu, 0, event);
2518
2519 done:
2520     return true;
2521 }
2522
2523 static bool vtd_process_inv_desc(IntelIOMMUState *s)
2524 {
2525     VTDInvDesc inv_desc;
2526     uint8_t desc_type;
2527
2528     trace_vtd_inv_qi_head(s->iq_head);
2529     if (!vtd_get_inv_desc(s, &inv_desc)) {
2530         s->iq_last_desc_type = VTD_INV_DESC_NONE;
2531         return false;
2532     }
2533
2534     desc_type = inv_desc.lo & VTD_INV_DESC_TYPE;
2535     /* FIXME: should update at first or at last? */
2536     s->iq_last_desc_type = desc_type;
2537
2538     switch (desc_type) {
2539     case VTD_INV_DESC_CC:
2540         trace_vtd_inv_desc("context-cache", inv_desc.hi, inv_desc.lo);
2541         if (!vtd_process_context_cache_desc(s, &inv_desc)) {
2542             return false;
2543         }
2544         break;
2545
2546     case VTD_INV_DESC_IOTLB:
2547         trace_vtd_inv_desc("iotlb", inv_desc.hi, inv_desc.lo);
2548         if (!vtd_process_iotlb_desc(s, &inv_desc)) {
2549             return false;
2550         }
2551         break;
2552
2553     /*
2554      * TODO: the entity of below two cases will be implemented in future series.
2555      * To make guest (which integrates scalable mode support patch set in
2556      * iommu driver) work, just return true is enough so far.
2557      */
2558     case VTD_INV_DESC_PC:
2559         break;
2560
2561     case VTD_INV_DESC_PIOTLB:
2562         break;
2563
2564     case VTD_INV_DESC_WAIT:
2565         trace_vtd_inv_desc("wait", inv_desc.hi, inv_desc.lo);
2566         if (!vtd_process_wait_desc(s, &inv_desc)) {
2567             return false;
2568         }
2569         break;
2570
2571     case VTD_INV_DESC_IEC:
2572         trace_vtd_inv_desc("iec", inv_desc.hi, inv_desc.lo);
2573         if (!vtd_process_inv_iec_desc(s, &inv_desc)) {
2574             return false;
2575         }
2576         break;
2577
2578     case VTD_INV_DESC_DEVICE:
2579         trace_vtd_inv_desc("device", inv_desc.hi, inv_desc.lo);
2580         if (!vtd_process_device_iotlb_desc(s, &inv_desc)) {
2581             return false;
2582         }
2583         break;
2584
2585     default:
2586         error_report_once("%s: invalid inv desc: hi=%"PRIx64", lo=%"PRIx64
2587                           " (unknown type)", __func__, inv_desc.hi,
2588                           inv_desc.lo);
2589         return false;
2590     }
2591     s->iq_head++;
2592     if (s->iq_head == s->iq_size) {
2593         s->iq_head = 0;
2594     }
2595     return true;
2596 }
2597
2598 /* Try to fetch and process more Invalidation Descriptors */
2599 static void vtd_fetch_inv_desc(IntelIOMMUState *s)
2600 {
2601     int qi_shift;
2602
2603     /* Refer to 10.4.23 of VT-d spec 3.0 */
2604     qi_shift = s->iq_dw ? VTD_IQH_QH_SHIFT_5 : VTD_IQH_QH_SHIFT_4;
2605
2606     trace_vtd_inv_qi_fetch();
2607
2608     if (s->iq_tail >= s->iq_size) {
2609         /* Detects an invalid Tail pointer */
2610         error_report_once("%s: detected invalid QI tail "
2611                           "(tail=0x%x, size=0x%x)",
2612                           __func__, s->iq_tail, s->iq_size);
2613         vtd_handle_inv_queue_error(s);
2614         return;
2615     }
2616     while (s->iq_head != s->iq_tail) {
2617         if (!vtd_process_inv_desc(s)) {
2618             /* Invalidation Queue Errors */
2619             vtd_handle_inv_queue_error(s);
2620             break;
2621         }
2622         /* Must update the IQH_REG in time */
2623         vtd_set_quad_raw(s, DMAR_IQH_REG,
2624                          (((uint64_t)(s->iq_head)) << qi_shift) &
2625                          VTD_IQH_QH_MASK);
2626     }
2627 }
2628
2629 /* Handle write to Invalidation Queue Tail Register */
2630 static void vtd_handle_iqt_write(IntelIOMMUState *s)
2631 {
2632     uint64_t val = vtd_get_quad_raw(s, DMAR_IQT_REG);
2633
2634     if (s->iq_dw && (val & VTD_IQT_QT_256_RSV_BIT)) {
2635         error_report_once("%s: RSV bit is set: val=0x%"PRIx64,
2636                           __func__, val);
2637         return;
2638     }
2639     s->iq_tail = VTD_IQT_QT(s->iq_dw, val);
2640     trace_vtd_inv_qi_tail(s->iq_tail);
2641
2642     if (s->qi_enabled && !(vtd_get_long_raw(s, DMAR_FSTS_REG) & VTD_FSTS_IQE)) {
2643         /* Process Invalidation Queue here */
2644         vtd_fetch_inv_desc(s);
2645     }
2646 }
2647
2648 static void vtd_handle_fsts_write(IntelIOMMUState *s)
2649 {
2650     uint32_t fsts_reg = vtd_get_long_raw(s, DMAR_FSTS_REG);
2651     uint32_t fectl_reg = vtd_get_long_raw(s, DMAR_FECTL_REG);
2652     uint32_t status_fields = VTD_FSTS_PFO | VTD_FSTS_PPF | VTD_FSTS_IQE;
2653
2654     if ((fectl_reg & VTD_FECTL_IP) && !(fsts_reg & status_fields)) {
2655         vtd_set_clear_mask_long(s, DMAR_FECTL_REG, VTD_FECTL_IP, 0);
2656         trace_vtd_fsts_clear_ip();
2657     }
2658     /* FIXME: when IQE is Clear, should we try to fetch some Invalidation
2659      * Descriptors if there are any when Queued Invalidation is enabled?
2660      */
2661 }
2662
2663 static void vtd_handle_fectl_write(IntelIOMMUState *s)
2664 {
2665     uint32_t fectl_reg;
2666     /* FIXME: when software clears the IM field, check the IP field. But do we
2667      * need to compare the old value and the new value to conclude that
2668      * software clears the IM field? Or just check if the IM field is zero?
2669      */
2670     fectl_reg = vtd_get_long_raw(s, DMAR_FECTL_REG);
2671
2672     trace_vtd_reg_write_fectl(fectl_reg);
2673
2674     if ((fectl_reg & VTD_FECTL_IP) && !(fectl_reg & VTD_FECTL_IM)) {
2675         vtd_generate_interrupt(s, DMAR_FEADDR_REG, DMAR_FEDATA_REG);
2676         vtd_set_clear_mask_long(s, DMAR_FECTL_REG, VTD_FECTL_IP, 0);
2677     }
2678 }
2679
2680 static void vtd_handle_ics_write(IntelIOMMUState *s)
2681 {
2682     uint32_t ics_reg = vtd_get_long_raw(s, DMAR_ICS_REG);
2683     uint32_t iectl_reg = vtd_get_long_raw(s, DMAR_IECTL_REG);
2684
2685     if ((iectl_reg & VTD_IECTL_IP) && !(ics_reg & VTD_ICS_IWC)) {
2686         trace_vtd_reg_ics_clear_ip();
2687         vtd_set_clear_mask_long(s, DMAR_IECTL_REG, VTD_IECTL_IP, 0);
2688     }
2689 }
2690
2691 static void vtd_handle_iectl_write(IntelIOMMUState *s)
2692 {
2693     uint32_t iectl_reg;
2694     /* FIXME: when software clears the IM field, check the IP field. But do we
2695      * need to compare the old value and the new value to conclude that
2696      * software clears the IM field? Or just check if the IM field is zero?
2697      */
2698     iectl_reg = vtd_get_long_raw(s, DMAR_IECTL_REG);
2699
2700     trace_vtd_reg_write_iectl(iectl_reg);
2701
2702     if ((iectl_reg & VTD_IECTL_IP) && !(iectl_reg & VTD_IECTL_IM)) {
2703         vtd_generate_interrupt(s, DMAR_IEADDR_REG, DMAR_IEDATA_REG);
2704         vtd_set_clear_mask_long(s, DMAR_IECTL_REG, VTD_IECTL_IP, 0);
2705     }
2706 }
2707
2708 static uint64_t vtd_mem_read(void *opaque, hwaddr addr, unsigned size)
2709 {
2710     IntelIOMMUState *s = opaque;
2711     uint64_t val;
2712
2713     trace_vtd_reg_read(addr, size);
2714
2715     if (addr + size > DMAR_REG_SIZE) {
2716         error_report_once("%s: MMIO over range: addr=0x%" PRIx64
2717                           " size=0x%x", __func__, addr, size);
2718         return (uint64_t)-1;
2719     }
2720
2721     switch (addr) {
2722     /* Root Table Address Register, 64-bit */
2723     case DMAR_RTADDR_REG:
2724         val = vtd_get_quad_raw(s, DMAR_RTADDR_REG);
2725         if (size == 4) {
2726             val = val & ((1ULL << 32) - 1);
2727         }
2728         break;
2729
2730     case DMAR_RTADDR_REG_HI:
2731         assert(size == 4);
2732         val = vtd_get_quad_raw(s, DMAR_RTADDR_REG) >> 32;
2733         break;
2734
2735     /* Invalidation Queue Address Register, 64-bit */
2736     case DMAR_IQA_REG:
2737         val = s->iq | (vtd_get_quad(s, DMAR_IQA_REG) & VTD_IQA_QS);
2738         if (size == 4) {
2739             val = val & ((1ULL << 32) - 1);
2740         }
2741         break;
2742
2743     case DMAR_IQA_REG_HI:
2744         assert(size == 4);
2745         val = s->iq >> 32;
2746         break;
2747
2748     default:
2749         if (size == 4) {
2750             val = vtd_get_long(s, addr);
2751         } else {
2752             val = vtd_get_quad(s, addr);
2753         }
2754     }
2755
2756     return val;
2757 }
2758
2759 static void vtd_mem_write(void *opaque, hwaddr addr,
2760                           uint64_t val, unsigned size)
2761 {
2762     IntelIOMMUState *s = opaque;
2763
2764     trace_vtd_reg_write(addr, size, val);
2765
2766     if (addr + size > DMAR_REG_SIZE) {
2767         error_report_once("%s: MMIO over range: addr=0x%" PRIx64
2768                           " size=0x%x", __func__, addr, size);
2769         return;
2770     }
2771
2772     switch (addr) {
2773     /* Global Command Register, 32-bit */
2774     case DMAR_GCMD_REG:
2775         vtd_set_long(s, addr, val);
2776         vtd_handle_gcmd_write(s);
2777         break;
2778
2779     /* Context Command Register, 64-bit */
2780     case DMAR_CCMD_REG:
2781         if (size == 4) {
2782             vtd_set_long(s, addr, val);
2783         } else {
2784             vtd_set_quad(s, addr, val);
2785             vtd_handle_ccmd_write(s);
2786         }
2787         break;
2788
2789     case DMAR_CCMD_REG_HI:
2790         assert(size == 4);
2791         vtd_set_long(s, addr, val);
2792         vtd_handle_ccmd_write(s);
2793         break;
2794
2795     /* IOTLB Invalidation Register, 64-bit */
2796     case DMAR_IOTLB_REG:
2797         if (size == 4) {
2798             vtd_set_long(s, addr, val);
2799         } else {
2800             vtd_set_quad(s, addr, val);
2801             vtd_handle_iotlb_write(s);
2802         }
2803         break;
2804
2805     case DMAR_IOTLB_REG_HI:
2806         assert(size == 4);
2807         vtd_set_long(s, addr, val);
2808         vtd_handle_iotlb_write(s);
2809         break;
2810
2811     /* Invalidate Address Register, 64-bit */
2812     case DMAR_IVA_REG:
2813         if (size == 4) {
2814             vtd_set_long(s, addr, val);
2815         } else {
2816             vtd_set_quad(s, addr, val);
2817         }
2818         break;
2819
2820     case DMAR_IVA_REG_HI:
2821         assert(size == 4);
2822         vtd_set_long(s, addr, val);
2823         break;
2824
2825     /* Fault Status Register, 32-bit */
2826     case DMAR_FSTS_REG:
2827         assert(size == 4);
2828         vtd_set_long(s, addr, val);
2829         vtd_handle_fsts_write(s);
2830         break;
2831
2832     /* Fault Event Control Register, 32-bit */
2833     case DMAR_FECTL_REG:
2834         assert(size == 4);
2835         vtd_set_long(s, addr, val);
2836         vtd_handle_fectl_write(s);
2837         break;
2838
2839     /* Fault Event Data Register, 32-bit */
2840     case DMAR_FEDATA_REG:
2841         assert(size == 4);
2842         vtd_set_long(s, addr, val);
2843         break;
2844
2845     /* Fault Event Address Register, 32-bit */
2846     case DMAR_FEADDR_REG:
2847         if (size == 4) {
2848             vtd_set_long(s, addr, val);
2849         } else {
2850             /*
2851              * While the register is 32-bit only, some guests (Xen...) write to
2852              * it with 64-bit.
2853              */
2854             vtd_set_quad(s, addr, val);
2855         }
2856         break;
2857
2858     /* Fault Event Upper Address Register, 32-bit */
2859     case DMAR_FEUADDR_REG:
2860         assert(size == 4);
2861         vtd_set_long(s, addr, val);
2862         break;
2863
2864     /* Protected Memory Enable Register, 32-bit */
2865     case DMAR_PMEN_REG:
2866         assert(size == 4);
2867         vtd_set_long(s, addr, val);
2868         break;
2869
2870     /* Root Table Address Register, 64-bit */
2871     case DMAR_RTADDR_REG:
2872         if (size == 4) {
2873             vtd_set_long(s, addr, val);
2874         } else {
2875             vtd_set_quad(s, addr, val);
2876         }
2877         break;
2878
2879     case DMAR_RTADDR_REG_HI:
2880         assert(size == 4);
2881         vtd_set_long(s, addr, val);
2882         break;
2883
2884     /* Invalidation Queue Tail Register, 64-bit */
2885     case DMAR_IQT_REG:
2886         if (size == 4) {
2887             vtd_set_long(s, addr, val);
2888         } else {
2889             vtd_set_quad(s, addr, val);
2890         }
2891         vtd_handle_iqt_write(s);
2892         break;
2893
2894     case DMAR_IQT_REG_HI:
2895         assert(size == 4);
2896         vtd_set_long(s, addr, val);
2897         /* 19:63 of IQT_REG is RsvdZ, do nothing here */
2898         break;
2899
2900     /* Invalidation Queue Address Register, 64-bit */
2901     case DMAR_IQA_REG:
2902         if (size == 4) {
2903             vtd_set_long(s, addr, val);
2904         } else {
2905             vtd_set_quad(s, addr, val);
2906         }
2907         if (s->ecap & VTD_ECAP_SMTS &&
2908             val & VTD_IQA_DW_MASK) {
2909             s->iq_dw = true;
2910         } else {
2911             s->iq_dw = false;
2912         }
2913         break;
2914
2915     case DMAR_IQA_REG_HI:
2916         assert(size == 4);
2917         vtd_set_long(s, addr, val);
2918         break;
2919
2920     /* Invalidation Completion Status Register, 32-bit */
2921     case DMAR_ICS_REG:
2922         assert(size == 4);
2923         vtd_set_long(s, addr, val);
2924         vtd_handle_ics_write(s);
2925         break;
2926
2927     /* Invalidation Event Control Register, 32-bit */
2928     case DMAR_IECTL_REG:
2929         assert(size == 4);
2930         vtd_set_long(s, addr, val);
2931         vtd_handle_iectl_write(s);
2932         break;
2933
2934     /* Invalidation Event Data Register, 32-bit */
2935     case DMAR_IEDATA_REG:
2936         assert(size == 4);
2937         vtd_set_long(s, addr, val);
2938         break;
2939
2940     /* Invalidation Event Address Register, 32-bit */
2941     case DMAR_IEADDR_REG:
2942         assert(size == 4);
2943         vtd_set_long(s, addr, val);
2944         break;
2945
2946     /* Invalidation Event Upper Address Register, 32-bit */
2947     case DMAR_IEUADDR_REG:
2948         assert(size == 4);
2949         vtd_set_long(s, addr, val);
2950         break;
2951
2952     /* Fault Recording Registers, 128-bit */
2953     case DMAR_FRCD_REG_0_0:
2954         if (size == 4) {
2955             vtd_set_long(s, addr, val);
2956         } else {
2957             vtd_set_quad(s, addr, val);
2958         }
2959         break;
2960
2961     case DMAR_FRCD_REG_0_1:
2962         assert(size == 4);
2963         vtd_set_long(s, addr, val);
2964         break;
2965
2966     case DMAR_FRCD_REG_0_2:
2967         if (size == 4) {
2968             vtd_set_long(s, addr, val);
2969         } else {
2970             vtd_set_quad(s, addr, val);
2971             /* May clear bit 127 (Fault), update PPF */
2972             vtd_update_fsts_ppf(s);
2973         }
2974         break;
2975
2976     case DMAR_FRCD_REG_0_3:
2977         assert(size == 4);
2978         vtd_set_long(s, addr, val);
2979         /* May clear bit 127 (Fault), update PPF */
2980         vtd_update_fsts_ppf(s);
2981         break;
2982
2983     case DMAR_IRTA_REG:
2984         if (size == 4) {
2985             vtd_set_long(s, addr, val);
2986         } else {
2987             vtd_set_quad(s, addr, val);
2988         }
2989         break;
2990
2991     case DMAR_IRTA_REG_HI:
2992         assert(size == 4);
2993         vtd_set_long(s, addr, val);
2994         break;
2995
2996     default:
2997         if (size == 4) {
2998             vtd_set_long(s, addr, val);
2999         } else {
3000             vtd_set_quad(s, addr, val);
3001         }
3002     }
3003 }
3004
3005 static IOMMUTLBEntry vtd_iommu_translate(IOMMUMemoryRegion *iommu, hwaddr addr,
3006                                          IOMMUAccessFlags flag, int iommu_idx)
3007 {
3008     VTDAddressSpace *vtd_as = container_of(iommu, VTDAddressSpace, iommu);
3009     IntelIOMMUState *s = vtd_as->iommu_state;
3010     IOMMUTLBEntry iotlb = {
3011         /* We'll fill in the rest later. */
3012         .target_as = &address_space_memory,
3013     };
3014     bool success;
3015
3016     if (likely(s->dmar_enabled)) {
3017         success = vtd_do_iommu_translate(vtd_as, vtd_as->bus, vtd_as->devfn,
3018                                          addr, flag & IOMMU_WO, &iotlb);
3019     } else {
3020         /* DMAR disabled, passthrough, use 4k-page*/
3021         iotlb.iova = addr & VTD_PAGE_MASK_4K;
3022         iotlb.translated_addr = addr & VTD_PAGE_MASK_4K;
3023         iotlb.addr_mask = ~VTD_PAGE_MASK_4K;
3024         iotlb.perm = IOMMU_RW;
3025         success = true;
3026     }
3027
3028     if (likely(success)) {
3029         trace_vtd_dmar_translate(pci_bus_num(vtd_as->bus),
3030                                  VTD_PCI_SLOT(vtd_as->devfn),
3031                                  VTD_PCI_FUNC(vtd_as->devfn),
3032                                  iotlb.iova, iotlb.translated_addr,
3033                                  iotlb.addr_mask);
3034     } else {
3035         error_report_once("%s: detected translation failure "
3036                           "(dev=%02x:%02x:%02x, iova=0x%" PRIx64 ")",
3037                           __func__, pci_bus_num(vtd_as->bus),
3038                           VTD_PCI_SLOT(vtd_as->devfn),
3039                           VTD_PCI_FUNC(vtd_as->devfn),
3040                           addr);
3041     }
3042
3043     return iotlb;
3044 }
3045
3046 static int vtd_iommu_notify_flag_changed(IOMMUMemoryRegion *iommu,
3047                                          IOMMUNotifierFlag old,
3048                                          IOMMUNotifierFlag new,
3049                                          Error **errp)
3050 {
3051     VTDAddressSpace *vtd_as = container_of(iommu, VTDAddressSpace, iommu);
3052     IntelIOMMUState *s = vtd_as->iommu_state;
3053
3054     /* TODO: add support for VFIO and vhost users */
3055     if (s->snoop_control) {
3056         error_setg_errno(errp, ENOTSUP,
3057                          "Snoop Control with vhost or VFIO is not supported");
3058         return -ENOTSUP;
3059     }
3060
3061     /* Update per-address-space notifier flags */
3062     vtd_as->notifier_flags = new;
3063
3064     if (old == IOMMU_NOTIFIER_NONE) {
3065         QLIST_INSERT_HEAD(&s->vtd_as_with_notifiers, vtd_as, next);
3066     } else if (new == IOMMU_NOTIFIER_NONE) {
3067         QLIST_REMOVE(vtd_as, next);
3068     }
3069     return 0;
3070 }
3071
3072 static int vtd_post_load(void *opaque, int version_id)
3073 {
3074     IntelIOMMUState *iommu = opaque;
3075
3076     /*
3077      * We don't need to migrate the root_scalable because we can
3078      * simply do the calculation after the loading is complete.  We
3079      * can actually do similar things with root, dmar_enabled, etc.
3080      * however since we've had them already so we'd better keep them
3081      * for compatibility of migration.
3082      */
3083     vtd_update_scalable_state(iommu);
3084
3085     /*
3086      * Memory regions are dynamically turned on/off depending on
3087      * context entry configurations from the guest. After migration,
3088      * we need to make sure the memory regions are still correct.
3089      */
3090     vtd_switch_address_space_all(iommu);
3091
3092     return 0;
3093 }
3094
3095 static const VMStateDescription vtd_vmstate = {
3096     .name = "iommu-intel",
3097     .version_id = 1,
3098     .minimum_version_id = 1,
3099     .priority = MIG_PRI_IOMMU,
3100     .post_load = vtd_post_load,
3101     .fields = (VMStateField[]) {
3102         VMSTATE_UINT64(root, IntelIOMMUState),
3103         VMSTATE_UINT64(intr_root, IntelIOMMUState),
3104         VMSTATE_UINT64(iq, IntelIOMMUState),
3105         VMSTATE_UINT32(intr_size, IntelIOMMUState),
3106         VMSTATE_UINT16(iq_head, IntelIOMMUState),
3107         VMSTATE_UINT16(iq_tail, IntelIOMMUState),
3108         VMSTATE_UINT16(iq_size, IntelIOMMUState),
3109         VMSTATE_UINT16(next_frcd_reg, IntelIOMMUState),
3110         VMSTATE_UINT8_ARRAY(csr, IntelIOMMUState, DMAR_REG_SIZE),
3111         VMSTATE_UINT8(iq_last_desc_type, IntelIOMMUState),
3112         VMSTATE_UNUSED(1),      /* bool root_extended is obsolete by VT-d */
3113         VMSTATE_BOOL(dmar_enabled, IntelIOMMUState),
3114         VMSTATE_BOOL(qi_enabled, IntelIOMMUState),
3115         VMSTATE_BOOL(intr_enabled, IntelIOMMUState),
3116         VMSTATE_BOOL(intr_eime, IntelIOMMUState),
3117         VMSTATE_END_OF_LIST()
3118     }
3119 };
3120
3121 static const MemoryRegionOps vtd_mem_ops = {
3122     .read = vtd_mem_read,
3123     .write = vtd_mem_write,
3124     .endianness = DEVICE_LITTLE_ENDIAN,
3125     .impl = {
3126         .min_access_size = 4,
3127         .max_access_size = 8,
3128     },
3129     .valid = {
3130         .min_access_size = 4,
3131         .max_access_size = 8,
3132     },
3133 };
3134
3135 static Property vtd_properties[] = {
3136     DEFINE_PROP_UINT32("version", IntelIOMMUState, version, 0),
3137     DEFINE_PROP_ON_OFF_AUTO("eim", IntelIOMMUState, intr_eim,
3138                             ON_OFF_AUTO_AUTO),
3139     DEFINE_PROP_BOOL("x-buggy-eim", IntelIOMMUState, buggy_eim, false),
3140     DEFINE_PROP_UINT8("aw-bits", IntelIOMMUState, aw_bits,
3141                       VTD_HOST_ADDRESS_WIDTH),
3142     DEFINE_PROP_BOOL("caching-mode", IntelIOMMUState, caching_mode, FALSE),
3143     DEFINE_PROP_BOOL("x-scalable-mode", IntelIOMMUState, scalable_mode, FALSE),
3144     DEFINE_PROP_BOOL("snoop-control", IntelIOMMUState, snoop_control, false),
3145     DEFINE_PROP_BOOL("dma-drain", IntelIOMMUState, dma_drain, true),
3146     DEFINE_PROP_BOOL("dma-translation", IntelIOMMUState, dma_translation, true),
3147     DEFINE_PROP_END_OF_LIST(),
3148 };
3149
3150 /* Read IRTE entry with specific index */
3151 static int vtd_irte_get(IntelIOMMUState *iommu, uint16_t index,
3152                         VTD_IR_TableEntry *entry, uint16_t sid)
3153 {
3154     static const uint16_t vtd_svt_mask[VTD_SQ_MAX] = \
3155         {0xffff, 0xfffb, 0xfff9, 0xfff8};
3156     dma_addr_t addr = 0x00;
3157     uint16_t mask, source_id;
3158     uint8_t bus, bus_max, bus_min;
3159
3160     if (index >= iommu->intr_size) {
3161         error_report_once("%s: index too large: ind=0x%x",
3162                           __func__, index);
3163         return -VTD_FR_IR_INDEX_OVER;
3164     }
3165
3166     addr = iommu->intr_root + index * sizeof(*entry);
3167     if (dma_memory_read(&address_space_memory, addr,
3168                         entry, sizeof(*entry), MEMTXATTRS_UNSPECIFIED)) {
3169         error_report_once("%s: read failed: ind=0x%x addr=0x%" PRIx64,
3170                           __func__, index, addr);
3171         return -VTD_FR_IR_ROOT_INVAL;
3172     }
3173
3174     trace_vtd_ir_irte_get(index, le64_to_cpu(entry->data[1]),
3175                           le64_to_cpu(entry->data[0]));
3176
3177     if (!entry->irte.present) {
3178         error_report_once("%s: detected non-present IRTE "
3179                           "(index=%u, high=0x%" PRIx64 ", low=0x%" PRIx64 ")",
3180                           __func__, index, le64_to_cpu(entry->data[1]),
3181                           le64_to_cpu(entry->data[0]));
3182         return -VTD_FR_IR_ENTRY_P;
3183     }
3184
3185     if (entry->irte.__reserved_0 || entry->irte.__reserved_1 ||
3186         entry->irte.__reserved_2) {
3187         error_report_once("%s: detected non-zero reserved IRTE "
3188                           "(index=%u, high=0x%" PRIx64 ", low=0x%" PRIx64 ")",
3189                           __func__, index, le64_to_cpu(entry->data[1]),
3190                           le64_to_cpu(entry->data[0]));
3191         return -VTD_FR_IR_IRTE_RSVD;
3192     }
3193
3194     if (sid != X86_IOMMU_SID_INVALID) {
3195         /* Validate IRTE SID */
3196         source_id = le32_to_cpu(entry->irte.source_id);
3197         switch (entry->irte.sid_vtype) {
3198         case VTD_SVT_NONE:
3199             break;
3200
3201         case VTD_SVT_ALL:
3202             mask = vtd_svt_mask[entry->irte.sid_q];
3203             if ((source_id & mask) != (sid & mask)) {
3204                 error_report_once("%s: invalid IRTE SID "
3205                                   "(index=%u, sid=%u, source_id=%u)",
3206                                   __func__, index, sid, source_id);
3207                 return -VTD_FR_IR_SID_ERR;
3208             }
3209             break;
3210
3211         case VTD_SVT_BUS:
3212             bus_max = source_id >> 8;
3213             bus_min = source_id & 0xff;
3214             bus = sid >> 8;
3215             if (bus > bus_max || bus < bus_min) {
3216                 error_report_once("%s: invalid SVT_BUS "
3217                                   "(index=%u, bus=%u, min=%u, max=%u)",
3218                                   __func__, index, bus, bus_min, bus_max);
3219                 return -VTD_FR_IR_SID_ERR;
3220             }
3221             break;
3222
3223         default:
3224             error_report_once("%s: detected invalid IRTE SVT "
3225                               "(index=%u, type=%d)", __func__,
3226                               index, entry->irte.sid_vtype);
3227             /* Take this as verification failure. */
3228             return -VTD_FR_IR_SID_ERR;
3229         }
3230     }
3231
3232     return 0;
3233 }
3234
3235 /* Fetch IRQ information of specific IR index */
3236 static int vtd_remap_irq_get(IntelIOMMUState *iommu, uint16_t index,
3237                              X86IOMMUIrq *irq, uint16_t sid)
3238 {
3239     VTD_IR_TableEntry irte = {};
3240     int ret = 0;
3241
3242     ret = vtd_irte_get(iommu, index, &irte, sid);
3243     if (ret) {
3244         return ret;
3245     }
3246
3247     irq->trigger_mode = irte.irte.trigger_mode;
3248     irq->vector = irte.irte.vector;
3249     irq->delivery_mode = irte.irte.delivery_mode;
3250     irq->dest = le32_to_cpu(irte.irte.dest_id);
3251     if (!iommu->intr_eime) {
3252 #define  VTD_IR_APIC_DEST_MASK         (0xff00ULL)
3253 #define  VTD_IR_APIC_DEST_SHIFT        (8)
3254         irq->dest = (irq->dest & VTD_IR_APIC_DEST_MASK) >>
3255             VTD_IR_APIC_DEST_SHIFT;
3256     }
3257     irq->dest_mode = irte.irte.dest_mode;
3258     irq->redir_hint = irte.irte.redir_hint;
3259
3260     trace_vtd_ir_remap(index, irq->trigger_mode, irq->vector,
3261                        irq->delivery_mode, irq->dest, irq->dest_mode);
3262
3263     return 0;
3264 }
3265
3266 /* Interrupt remapping for MSI/MSI-X entry */
3267 static int vtd_interrupt_remap_msi(IntelIOMMUState *iommu,
3268                                    MSIMessage *origin,
3269                                    MSIMessage *translated,
3270                                    uint16_t sid)
3271 {
3272     int ret = 0;
3273     VTD_IR_MSIAddress addr;
3274     uint16_t index;
3275     X86IOMMUIrq irq = {};
3276
3277     assert(origin && translated);
3278
3279     trace_vtd_ir_remap_msi_req(origin->address, origin->data);
3280
3281     if (!iommu || !iommu->intr_enabled) {
3282         memcpy(translated, origin, sizeof(*origin));
3283         goto out;
3284     }
3285
3286     if (origin->address & VTD_MSI_ADDR_HI_MASK) {
3287         error_report_once("%s: MSI address high 32 bits non-zero detected: "
3288                           "address=0x%" PRIx64, __func__, origin->address);
3289         return -VTD_FR_IR_REQ_RSVD;
3290     }
3291
3292     addr.data = origin->address & VTD_MSI_ADDR_LO_MASK;
3293     if (addr.addr.__head != 0xfee) {
3294         error_report_once("%s: MSI address low 32 bit invalid: 0x%" PRIx32,
3295                           __func__, addr.data);
3296         return -VTD_FR_IR_REQ_RSVD;
3297     }
3298
3299     /* This is compatible mode. */
3300     if (addr.addr.int_mode != VTD_IR_INT_FORMAT_REMAP) {
3301         memcpy(translated, origin, sizeof(*origin));
3302         goto out;
3303     }
3304
3305     index = addr.addr.index_h << 15 | le16_to_cpu(addr.addr.index_l);
3306
3307 #define  VTD_IR_MSI_DATA_SUBHANDLE       (0x0000ffff)
3308 #define  VTD_IR_MSI_DATA_RESERVED        (0xffff0000)
3309
3310     if (addr.addr.sub_valid) {
3311         /* See VT-d spec 5.1.2.2 and 5.1.3 on subhandle */
3312         index += origin->data & VTD_IR_MSI_DATA_SUBHANDLE;
3313     }
3314
3315     ret = vtd_remap_irq_get(iommu, index, &irq, sid);
3316     if (ret) {
3317         return ret;
3318     }
3319
3320     if (addr.addr.sub_valid) {
3321         trace_vtd_ir_remap_type("MSI");
3322         if (origin->data & VTD_IR_MSI_DATA_RESERVED) {
3323             error_report_once("%s: invalid IR MSI "
3324                               "(sid=%u, address=0x%" PRIx64
3325                               ", data=0x%" PRIx32 ")",
3326                               __func__, sid, origin->address, origin->data);
3327             return -VTD_FR_IR_REQ_RSVD;
3328         }
3329     } else {
3330         uint8_t vector = origin->data & 0xff;
3331         uint8_t trigger_mode = (origin->data >> MSI_DATA_TRIGGER_SHIFT) & 0x1;
3332
3333         trace_vtd_ir_remap_type("IOAPIC");
3334         /* IOAPIC entry vector should be aligned with IRTE vector
3335          * (see vt-d spec 5.1.5.1). */
3336         if (vector != irq.vector) {
3337             trace_vtd_warn_ir_vector(sid, index, vector, irq.vector);
3338         }
3339
3340         /* The Trigger Mode field must match the Trigger Mode in the IRTE.
3341          * (see vt-d spec 5.1.5.1). */
3342         if (trigger_mode != irq.trigger_mode) {
3343             trace_vtd_warn_ir_trigger(sid, index, trigger_mode,
3344                                       irq.trigger_mode);
3345         }
3346     }
3347
3348     /*
3349      * We'd better keep the last two bits, assuming that guest OS
3350      * might modify it. Keep it does not hurt after all.
3351      */
3352     irq.msi_addr_last_bits = addr.addr.__not_care;
3353
3354     /* Translate X86IOMMUIrq to MSI message */
3355     x86_iommu_irq_to_msi_message(&irq, translated);
3356
3357 out:
3358     trace_vtd_ir_remap_msi(origin->address, origin->data,
3359                            translated->address, translated->data);
3360     return 0;
3361 }
3362
3363 static int vtd_int_remap(X86IOMMUState *iommu, MSIMessage *src,
3364                          MSIMessage *dst, uint16_t sid)
3365 {
3366     return vtd_interrupt_remap_msi(INTEL_IOMMU_DEVICE(iommu),
3367                                    src, dst, sid);
3368 }
3369
3370 static MemTxResult vtd_mem_ir_read(void *opaque, hwaddr addr,
3371                                    uint64_t *data, unsigned size,
3372                                    MemTxAttrs attrs)
3373 {
3374     return MEMTX_OK;
3375 }
3376
3377 static MemTxResult vtd_mem_ir_write(void *opaque, hwaddr addr,
3378                                     uint64_t value, unsigned size,
3379                                     MemTxAttrs attrs)
3380 {
3381     int ret = 0;
3382     MSIMessage from = {}, to = {};
3383     uint16_t sid = X86_IOMMU_SID_INVALID;
3384
3385     from.address = (uint64_t) addr + VTD_INTERRUPT_ADDR_FIRST;
3386     from.data = (uint32_t) value;
3387
3388     if (!attrs.unspecified) {
3389         /* We have explicit Source ID */
3390         sid = attrs.requester_id;
3391     }
3392
3393     ret = vtd_interrupt_remap_msi(opaque, &from, &to, sid);
3394     if (ret) {
3395         /* TODO: report error */
3396         /* Drop this interrupt */
3397         return MEMTX_ERROR;
3398     }
3399
3400     apic_get_class()->send_msi(&to);
3401
3402     return MEMTX_OK;
3403 }
3404
3405 static const MemoryRegionOps vtd_mem_ir_ops = {
3406     .read_with_attrs = vtd_mem_ir_read,
3407     .write_with_attrs = vtd_mem_ir_write,
3408     .endianness = DEVICE_LITTLE_ENDIAN,
3409     .impl = {
3410         .min_access_size = 4,
3411         .max_access_size = 4,
3412     },
3413     .valid = {
3414         .min_access_size = 4,
3415         .max_access_size = 4,
3416     },
3417 };
3418
3419 VTDAddressSpace *vtd_find_add_as(IntelIOMMUState *s, PCIBus *bus, int devfn)
3420 {
3421     uintptr_t key = (uintptr_t)bus;
3422     VTDBus *vtd_bus = g_hash_table_lookup(s->vtd_as_by_busptr, &key);
3423     VTDAddressSpace *vtd_dev_as;
3424     char name[128];
3425
3426     if (!vtd_bus) {
3427         uintptr_t *new_key = g_malloc(sizeof(*new_key));
3428         *new_key = (uintptr_t)bus;
3429         /* No corresponding free() */
3430         vtd_bus = g_malloc0(sizeof(VTDBus) + sizeof(VTDAddressSpace *) * \
3431                             PCI_DEVFN_MAX);
3432         vtd_bus->bus = bus;
3433         g_hash_table_insert(s->vtd_as_by_busptr, new_key, vtd_bus);
3434     }
3435
3436     vtd_dev_as = vtd_bus->dev_as[devfn];
3437
3438     if (!vtd_dev_as) {
3439         snprintf(name, sizeof(name), "vtd-%02x.%x", PCI_SLOT(devfn),
3440                  PCI_FUNC(devfn));
3441         vtd_bus->dev_as[devfn] = vtd_dev_as = g_new0(VTDAddressSpace, 1);
3442
3443         vtd_dev_as->bus = bus;
3444         vtd_dev_as->devfn = (uint8_t)devfn;
3445         vtd_dev_as->iommu_state = s;
3446         vtd_dev_as->context_cache_entry.context_cache_gen = 0;
3447         vtd_dev_as->iova_tree = iova_tree_new();
3448
3449         memory_region_init(&vtd_dev_as->root, OBJECT(s), name, UINT64_MAX);
3450         address_space_init(&vtd_dev_as->as, &vtd_dev_as->root, "vtd-root");
3451
3452         /*
3453          * Build the DMAR-disabled container with aliases to the
3454          * shared MRs.  Note that aliasing to a shared memory region
3455          * could help the memory API to detect same FlatViews so we
3456          * can have devices to share the same FlatView when DMAR is
3457          * disabled (either by not providing "intel_iommu=on" or with
3458          * "iommu=pt").  It will greatly reduce the total number of
3459          * FlatViews of the system hence VM runs faster.
3460          */
3461         memory_region_init_alias(&vtd_dev_as->nodmar, OBJECT(s),
3462                                  "vtd-nodmar", &s->mr_nodmar, 0,
3463                                  memory_region_size(&s->mr_nodmar));
3464
3465         /*
3466          * Build the per-device DMAR-enabled container.
3467          *
3468          * TODO: currently we have per-device IOMMU memory region only
3469          * because we have per-device IOMMU notifiers for devices.  If
3470          * one day we can abstract the IOMMU notifiers out of the
3471          * memory regions then we can also share the same memory
3472          * region here just like what we've done above with the nodmar
3473          * region.
3474          */
3475         strcat(name, "-dmar");
3476         memory_region_init_iommu(&vtd_dev_as->iommu, sizeof(vtd_dev_as->iommu),
3477                                  TYPE_INTEL_IOMMU_MEMORY_REGION, OBJECT(s),
3478                                  name, UINT64_MAX);
3479         memory_region_init_alias(&vtd_dev_as->iommu_ir, OBJECT(s), "vtd-ir",
3480                                  &s->mr_ir, 0, memory_region_size(&s->mr_ir));
3481         memory_region_add_subregion_overlap(MEMORY_REGION(&vtd_dev_as->iommu),
3482                                             VTD_INTERRUPT_ADDR_FIRST,
3483                                             &vtd_dev_as->iommu_ir, 1);
3484
3485         /*
3486          * Hook both the containers under the root container, we
3487          * switch between DMAR & noDMAR by enable/disable
3488          * corresponding sub-containers
3489          */
3490         memory_region_add_subregion_overlap(&vtd_dev_as->root, 0,
3491                                             MEMORY_REGION(&vtd_dev_as->iommu),
3492                                             0);
3493         memory_region_add_subregion_overlap(&vtd_dev_as->root, 0,
3494                                             &vtd_dev_as->nodmar, 0);
3495
3496         vtd_switch_address_space(vtd_dev_as);
3497     }
3498     return vtd_dev_as;
3499 }
3500
3501 /* Unmap the whole range in the notifier's scope. */
3502 static void vtd_address_space_unmap(VTDAddressSpace *as, IOMMUNotifier *n)
3503 {
3504     hwaddr size, remain;
3505     hwaddr start = n->start;
3506     hwaddr end = n->end;
3507     IntelIOMMUState *s = as->iommu_state;
3508     DMAMap map;
3509
3510     /*
3511      * Note: all the codes in this function has a assumption that IOVA
3512      * bits are no more than VTD_MGAW bits (which is restricted by
3513      * VT-d spec), otherwise we need to consider overflow of 64 bits.
3514      */
3515
3516     if (end > VTD_ADDRESS_SIZE(s->aw_bits) - 1) {
3517         /*
3518          * Don't need to unmap regions that is bigger than the whole
3519          * VT-d supported address space size
3520          */
3521         end = VTD_ADDRESS_SIZE(s->aw_bits) - 1;
3522     }
3523
3524     assert(start <= end);
3525     size = remain = end - start + 1;
3526
3527     while (remain >= VTD_PAGE_SIZE) {
3528         IOMMUTLBEvent event;
3529         uint64_t mask = dma_aligned_pow2_mask(start, end, s->aw_bits);
3530         uint64_t size = mask + 1;
3531
3532         assert(size);
3533
3534         event.type = IOMMU_NOTIFIER_UNMAP;
3535         event.entry.iova = start;
3536         event.entry.addr_mask = mask;
3537         event.entry.target_as = &address_space_memory;
3538         event.entry.perm = IOMMU_NONE;
3539         /* This field is meaningless for unmap */
3540         event.entry.translated_addr = 0;
3541
3542         memory_region_notify_iommu_one(n, &event);
3543
3544         start += size;
3545         remain -= size;
3546     }
3547
3548     assert(!remain);
3549
3550     trace_vtd_as_unmap_whole(pci_bus_num(as->bus),
3551                              VTD_PCI_SLOT(as->devfn),
3552                              VTD_PCI_FUNC(as->devfn),
3553                              n->start, size);
3554
3555     map.iova = n->start;
3556     map.size = size;
3557     iova_tree_remove(as->iova_tree, &map);
3558 }
3559
3560 static void vtd_address_space_unmap_all(IntelIOMMUState *s)
3561 {
3562     VTDAddressSpace *vtd_as;
3563     IOMMUNotifier *n;
3564
3565     QLIST_FOREACH(vtd_as, &s->vtd_as_with_notifiers, next) {
3566         IOMMU_NOTIFIER_FOREACH(n, &vtd_as->iommu) {
3567             vtd_address_space_unmap(vtd_as, n);
3568         }
3569     }
3570 }
3571
3572 static void vtd_address_space_refresh_all(IntelIOMMUState *s)
3573 {
3574     vtd_address_space_unmap_all(s);
3575     vtd_switch_address_space_all(s);
3576 }
3577
3578 static int vtd_replay_hook(IOMMUTLBEvent *event, void *private)
3579 {
3580     memory_region_notify_iommu_one(private, event);
3581     return 0;
3582 }
3583
3584 static void vtd_iommu_replay(IOMMUMemoryRegion *iommu_mr, IOMMUNotifier *n)
3585 {
3586     VTDAddressSpace *vtd_as = container_of(iommu_mr, VTDAddressSpace, iommu);
3587     IntelIOMMUState *s = vtd_as->iommu_state;
3588     uint8_t bus_n = pci_bus_num(vtd_as->bus);
3589     VTDContextEntry ce;
3590
3591     /*
3592      * The replay can be triggered by either a invalidation or a newly
3593      * created entry. No matter what, we release existing mappings
3594      * (it means flushing caches for UNMAP-only registers).
3595      */
3596     vtd_address_space_unmap(vtd_as, n);
3597
3598     if (vtd_dev_to_context_entry(s, bus_n, vtd_as->devfn, &ce) == 0) {
3599         trace_vtd_replay_ce_valid(s->root_scalable ? "scalable mode" :
3600                                   "legacy mode",
3601                                   bus_n, PCI_SLOT(vtd_as->devfn),
3602                                   PCI_FUNC(vtd_as->devfn),
3603                                   vtd_get_domain_id(s, &ce),
3604                                   ce.hi, ce.lo);
3605         if (vtd_as_has_map_notifier(vtd_as)) {
3606             /* This is required only for MAP typed notifiers */
3607             vtd_page_walk_info info = {
3608                 .hook_fn = vtd_replay_hook,
3609                 .private = (void *)n,
3610                 .notify_unmap = false,
3611                 .aw = s->aw_bits,
3612                 .as = vtd_as,
3613                 .domain_id = vtd_get_domain_id(s, &ce),
3614             };
3615
3616             vtd_page_walk(s, &ce, 0, ~0ULL, &info);
3617         }
3618     } else {
3619         trace_vtd_replay_ce_invalid(bus_n, PCI_SLOT(vtd_as->devfn),
3620                                     PCI_FUNC(vtd_as->devfn));
3621     }
3622
3623     return;
3624 }
3625
3626 /* Do the initialization. It will also be called when reset, so pay
3627  * attention when adding new initialization stuff.
3628  */
3629 static void vtd_init(IntelIOMMUState *s)
3630 {
3631     X86IOMMUState *x86_iommu = X86_IOMMU_DEVICE(s);
3632
3633     memset(s->csr, 0, DMAR_REG_SIZE);
3634     memset(s->wmask, 0, DMAR_REG_SIZE);
3635     memset(s->w1cmask, 0, DMAR_REG_SIZE);
3636     memset(s->womask, 0, DMAR_REG_SIZE);
3637
3638     s->root = 0;
3639     s->root_scalable = false;
3640     s->dmar_enabled = false;
3641     s->intr_enabled = false;
3642     s->iq_head = 0;
3643     s->iq_tail = 0;
3644     s->iq = 0;
3645     s->iq_size = 0;
3646     s->qi_enabled = false;
3647     s->iq_last_desc_type = VTD_INV_DESC_NONE;
3648     s->iq_dw = false;
3649     s->next_frcd_reg = 0;
3650     s->cap = VTD_CAP_FRO | VTD_CAP_NFR | VTD_CAP_ND |
3651              VTD_CAP_MAMV | VTD_CAP_PSI | VTD_CAP_SLLPS |
3652              VTD_CAP_MGAW(s->aw_bits);
3653     if (s->dma_drain) {
3654         s->cap |= VTD_CAP_DRAIN;
3655     }
3656     if (s->dma_translation) {
3657             if (s->aw_bits >= VTD_HOST_AW_39BIT) {
3658                     s->cap |= VTD_CAP_SAGAW_39bit;
3659             }
3660             if (s->aw_bits >= VTD_HOST_AW_48BIT) {
3661                     s->cap |= VTD_CAP_SAGAW_48bit;
3662             }
3663     }
3664     s->ecap = VTD_ECAP_QI | VTD_ECAP_IRO;
3665
3666     /*
3667      * Rsvd field masks for spte
3668      */
3669     vtd_spte_rsvd[0] = ~0ULL;
3670     vtd_spte_rsvd[1] = VTD_SPTE_PAGE_L1_RSVD_MASK(s->aw_bits,
3671                                                   x86_iommu->dt_supported);
3672     vtd_spte_rsvd[2] = VTD_SPTE_PAGE_L2_RSVD_MASK(s->aw_bits);
3673     vtd_spte_rsvd[3] = VTD_SPTE_PAGE_L3_RSVD_MASK(s->aw_bits);
3674     vtd_spte_rsvd[4] = VTD_SPTE_PAGE_L4_RSVD_MASK(s->aw_bits);
3675
3676     vtd_spte_rsvd_large[2] = VTD_SPTE_LPAGE_L2_RSVD_MASK(s->aw_bits,
3677                                                          x86_iommu->dt_supported);
3678     vtd_spte_rsvd_large[3] = VTD_SPTE_LPAGE_L3_RSVD_MASK(s->aw_bits,
3679                                                          x86_iommu->dt_supported);
3680
3681     if (s->scalable_mode || s->snoop_control) {
3682         vtd_spte_rsvd[1] &= ~VTD_SPTE_SNP;
3683         vtd_spte_rsvd_large[2] &= ~VTD_SPTE_SNP;
3684         vtd_spte_rsvd_large[3] &= ~VTD_SPTE_SNP;
3685     }
3686
3687     if (x86_iommu_ir_supported(x86_iommu)) {
3688         s->ecap |= VTD_ECAP_IR | VTD_ECAP_MHMV;
3689         if (s->intr_eim == ON_OFF_AUTO_ON) {
3690             s->ecap |= VTD_ECAP_EIM;
3691         }
3692         assert(s->intr_eim != ON_OFF_AUTO_AUTO);
3693     }
3694
3695     if (x86_iommu->dt_supported) {
3696         s->ecap |= VTD_ECAP_DT;
3697     }
3698
3699     if (x86_iommu->pt_supported) {
3700         s->ecap |= VTD_ECAP_PT;
3701     }
3702
3703     if (s->caching_mode) {
3704         s->cap |= VTD_CAP_CM;
3705     }
3706
3707     /* TODO: read cap/ecap from host to decide which cap to be exposed. */
3708     if (s->scalable_mode) {
3709         s->ecap |= VTD_ECAP_SMTS | VTD_ECAP_SRS | VTD_ECAP_SLTS;
3710     }
3711
3712     if (s->snoop_control) {
3713         s->ecap |= VTD_ECAP_SC;
3714     }
3715
3716     vtd_reset_caches(s);
3717
3718     /* Define registers with default values and bit semantics */
3719     vtd_define_long(s, DMAR_VER_REG, 0x10UL, 0, 0);
3720     vtd_define_quad(s, DMAR_CAP_REG, s->cap, 0, 0);
3721     vtd_define_quad(s, DMAR_ECAP_REG, s->ecap, 0, 0);
3722     vtd_define_long(s, DMAR_GCMD_REG, 0, 0xff800000UL, 0);
3723     vtd_define_long_wo(s, DMAR_GCMD_REG, 0xff800000UL);
3724     vtd_define_long(s, DMAR_GSTS_REG, 0, 0, 0);
3725     vtd_define_quad(s, DMAR_RTADDR_REG, 0, 0xfffffffffffffc00ULL, 0);
3726     vtd_define_quad(s, DMAR_CCMD_REG, 0, 0xe0000003ffffffffULL, 0);
3727     vtd_define_quad_wo(s, DMAR_CCMD_REG, 0x3ffff0000ULL);
3728
3729     /* Advanced Fault Logging not supported */
3730     vtd_define_long(s, DMAR_FSTS_REG, 0, 0, 0x11UL);
3731     vtd_define_long(s, DMAR_FECTL_REG, 0x80000000UL, 0x80000000UL, 0);
3732     vtd_define_long(s, DMAR_FEDATA_REG, 0, 0x0000ffffUL, 0);
3733     vtd_define_long(s, DMAR_FEADDR_REG, 0, 0xfffffffcUL, 0);
3734
3735     /* Treated as RsvdZ when EIM in ECAP_REG is not supported
3736      * vtd_define_long(s, DMAR_FEUADDR_REG, 0, 0xffffffffUL, 0);
3737      */
3738     vtd_define_long(s, DMAR_FEUADDR_REG, 0, 0, 0);
3739
3740     /* Treated as RO for implementations that PLMR and PHMR fields reported
3741      * as Clear in the CAP_REG.
3742      * vtd_define_long(s, DMAR_PMEN_REG, 0, 0x80000000UL, 0);
3743      */
3744     vtd_define_long(s, DMAR_PMEN_REG, 0, 0, 0);
3745
3746     vtd_define_quad(s, DMAR_IQH_REG, 0, 0, 0);
3747     vtd_define_quad(s, DMAR_IQT_REG, 0, 0x7fff0ULL, 0);
3748     vtd_define_quad(s, DMAR_IQA_REG, 0, 0xfffffffffffff807ULL, 0);
3749     vtd_define_long(s, DMAR_ICS_REG, 0, 0, 0x1UL);
3750     vtd_define_long(s, DMAR_IECTL_REG, 0x80000000UL, 0x80000000UL, 0);
3751     vtd_define_long(s, DMAR_IEDATA_REG, 0, 0xffffffffUL, 0);
3752     vtd_define_long(s, DMAR_IEADDR_REG, 0, 0xfffffffcUL, 0);
3753     /* Treadted as RsvdZ when EIM in ECAP_REG is not supported */
3754     vtd_define_long(s, DMAR_IEUADDR_REG, 0, 0, 0);
3755
3756     /* IOTLB registers */
3757     vtd_define_quad(s, DMAR_IOTLB_REG, 0, 0Xb003ffff00000000ULL, 0);
3758     vtd_define_quad(s, DMAR_IVA_REG, 0, 0xfffffffffffff07fULL, 0);
3759     vtd_define_quad_wo(s, DMAR_IVA_REG, 0xfffffffffffff07fULL);
3760
3761     /* Fault Recording Registers, 128-bit */
3762     vtd_define_quad(s, DMAR_FRCD_REG_0_0, 0, 0, 0);
3763     vtd_define_quad(s, DMAR_FRCD_REG_0_2, 0, 0, 0x8000000000000000ULL);
3764
3765     /*
3766      * Interrupt remapping registers.
3767      */
3768     vtd_define_quad(s, DMAR_IRTA_REG, 0, 0xfffffffffffff80fULL, 0);
3769 }
3770
3771 /* Should not reset address_spaces when reset because devices will still use
3772  * the address space they got at first (won't ask the bus again).
3773  */
3774 static void vtd_reset(DeviceState *dev)
3775 {
3776     IntelIOMMUState *s = INTEL_IOMMU_DEVICE(dev);
3777
3778     vtd_init(s);
3779     vtd_address_space_refresh_all(s);
3780 }
3781
3782 static AddressSpace *vtd_host_dma_iommu(PCIBus *bus, void *opaque, int devfn)
3783 {
3784     IntelIOMMUState *s = opaque;
3785     VTDAddressSpace *vtd_as;
3786
3787     assert(0 <= devfn && devfn < PCI_DEVFN_MAX);
3788
3789     vtd_as = vtd_find_add_as(s, bus, devfn);
3790     return &vtd_as->as;
3791 }
3792
3793 static bool vtd_decide_config(IntelIOMMUState *s, Error **errp)
3794 {
3795     X86IOMMUState *x86_iommu = X86_IOMMU_DEVICE(s);
3796
3797     if (s->intr_eim == ON_OFF_AUTO_ON && !x86_iommu_ir_supported(x86_iommu)) {
3798         error_setg(errp, "eim=on cannot be selected without intremap=on");
3799         return false;
3800     }
3801
3802     if (s->intr_eim == ON_OFF_AUTO_AUTO) {
3803         s->intr_eim = (kvm_irqchip_in_kernel() || s->buggy_eim)
3804                       && x86_iommu_ir_supported(x86_iommu) ?
3805                                               ON_OFF_AUTO_ON : ON_OFF_AUTO_OFF;
3806     }
3807     if (s->intr_eim == ON_OFF_AUTO_ON && !s->buggy_eim) {
3808         if (!kvm_irqchip_is_split()) {
3809             error_setg(errp, "eim=on requires accel=kvm,kernel-irqchip=split");
3810             return false;
3811         }
3812     }
3813
3814     /* Currently only address widths supported are 39 and 48 bits */
3815     if ((s->aw_bits != VTD_HOST_AW_39BIT) &&
3816         (s->aw_bits != VTD_HOST_AW_48BIT)) {
3817         error_setg(errp, "Supported values for aw-bits are: %d, %d",
3818                    VTD_HOST_AW_39BIT, VTD_HOST_AW_48BIT);
3819         return false;
3820     }
3821
3822     if (s->scalable_mode && !s->dma_drain) {
3823         error_setg(errp, "Need to set dma_drain for scalable mode");
3824         return false;
3825     }
3826
3827     return true;
3828 }
3829
3830 static int vtd_machine_done_notify_one(Object *child, void *unused)
3831 {
3832     IntelIOMMUState *iommu = INTEL_IOMMU_DEVICE(x86_iommu_get_default());
3833
3834     /*
3835      * We hard-coded here because vfio-pci is the only special case
3836      * here.  Let's be more elegant in the future when we can, but so
3837      * far there seems to be no better way.
3838      */
3839     if (object_dynamic_cast(child, "vfio-pci") && !iommu->caching_mode) {
3840         vtd_panic_require_caching_mode();
3841     }
3842
3843     return 0;
3844 }
3845
3846 static void vtd_machine_done_hook(Notifier *notifier, void *unused)
3847 {
3848     object_child_foreach_recursive(object_get_root(),
3849                                    vtd_machine_done_notify_one, NULL);
3850 }
3851
3852 static Notifier vtd_machine_done_notify = {
3853     .notify = vtd_machine_done_hook,
3854 };
3855
3856 static void vtd_realize(DeviceState *dev, Error **errp)
3857 {
3858     MachineState *ms = MACHINE(qdev_get_machine());
3859     PCMachineState *pcms = PC_MACHINE(ms);
3860     X86MachineState *x86ms = X86_MACHINE(ms);
3861     PCIBus *bus = pcms->bus;
3862     IntelIOMMUState *s = INTEL_IOMMU_DEVICE(dev);
3863
3864     if (!vtd_decide_config(s, errp)) {
3865         return;
3866     }
3867
3868     QLIST_INIT(&s->vtd_as_with_notifiers);
3869     qemu_mutex_init(&s->iommu_lock);
3870     memset(s->vtd_as_by_bus_num, 0, sizeof(s->vtd_as_by_bus_num));
3871     memory_region_init_io(&s->csrmem, OBJECT(s), &vtd_mem_ops, s,
3872                           "intel_iommu", DMAR_REG_SIZE);
3873
3874     /* Create the shared memory regions by all devices */
3875     memory_region_init(&s->mr_nodmar, OBJECT(s), "vtd-nodmar",
3876                        UINT64_MAX);
3877     memory_region_init_io(&s->mr_ir, OBJECT(s), &vtd_mem_ir_ops,
3878                           s, "vtd-ir", VTD_INTERRUPT_ADDR_SIZE);
3879     memory_region_init_alias(&s->mr_sys_alias, OBJECT(s),
3880                              "vtd-sys-alias", get_system_memory(), 0,
3881                              memory_region_size(get_system_memory()));
3882     memory_region_add_subregion_overlap(&s->mr_nodmar, 0,
3883                                         &s->mr_sys_alias, 0);
3884     memory_region_add_subregion_overlap(&s->mr_nodmar,
3885                                         VTD_INTERRUPT_ADDR_FIRST,
3886                                         &s->mr_ir, 1);
3887
3888     sysbus_init_mmio(SYS_BUS_DEVICE(s), &s->csrmem);
3889     /* No corresponding destroy */
3890     s->iotlb = g_hash_table_new_full(vtd_uint64_hash, vtd_uint64_equal,
3891                                      g_free, g_free);
3892     s->vtd_as_by_busptr = g_hash_table_new_full(vtd_uint64_hash, vtd_uint64_equal,
3893                                               g_free, g_free);
3894     vtd_init(s);
3895     sysbus_mmio_map(SYS_BUS_DEVICE(s), 0, Q35_HOST_BRIDGE_IOMMU_ADDR);
3896     pci_setup_iommu(bus, vtd_host_dma_iommu, dev);
3897     /* Pseudo address space under root PCI bus. */
3898     x86ms->ioapic_as = vtd_host_dma_iommu(bus, s, Q35_PSEUDO_DEVFN_IOAPIC);
3899     qemu_add_machine_init_done_notifier(&vtd_machine_done_notify);
3900 }
3901
3902 static void vtd_class_init(ObjectClass *klass, void *data)
3903 {
3904     DeviceClass *dc = DEVICE_CLASS(klass);
3905     X86IOMMUClass *x86_class = X86_IOMMU_DEVICE_CLASS(klass);
3906
3907     dc->reset = vtd_reset;
3908     dc->vmsd = &vtd_vmstate;
3909     device_class_set_props(dc, vtd_properties);
3910     dc->hotpluggable = false;
3911     x86_class->realize = vtd_realize;
3912     x86_class->int_remap = vtd_int_remap;
3913     /* Supported by the pc-q35-* machine types */
3914     dc->user_creatable = true;
3915     set_bit(DEVICE_CATEGORY_MISC, dc->categories);
3916     dc->desc = "Intel IOMMU (VT-d) DMA Remapping device";
3917 }
3918
3919 static const TypeInfo vtd_info = {
3920     .name          = TYPE_INTEL_IOMMU_DEVICE,
3921     .parent        = TYPE_X86_IOMMU_DEVICE,
3922     .instance_size = sizeof(IntelIOMMUState),
3923     .class_init    = vtd_class_init,
3924 };
3925
3926 static void vtd_iommu_memory_region_class_init(ObjectClass *klass,
3927                                                      void *data)
3928 {
3929     IOMMUMemoryRegionClass *imrc = IOMMU_MEMORY_REGION_CLASS(klass);
3930
3931     imrc->translate = vtd_iommu_translate;
3932     imrc->notify_flag_changed = vtd_iommu_notify_flag_changed;
3933     imrc->replay = vtd_iommu_replay;
3934 }
3935
3936 static const TypeInfo vtd_iommu_memory_region_info = {
3937     .parent = TYPE_IOMMU_MEMORY_REGION,
3938     .name = TYPE_INTEL_IOMMU_MEMORY_REGION,
3939     .class_init = vtd_iommu_memory_region_class_init,
3940 };
3941
3942 static void vtd_register_types(void)
3943 {
3944     type_register_static(&vtd_info);
3945     type_register_static(&vtd_iommu_memory_region_info);
3946 }
3947
3948 type_init(vtd_register_types)