inc/MSP430FR5969.inc

   1 ; MSP430FR5969.inc
   2 ; MSP430FR569  minimal declarations for FastForth usage
   3     .save
   4     .listing off
   5
   6 DEVICE = "MSP430FR5969"
   7
   8 ; ----------------------------------------------
   9 ; MSP430FR5969 MEMORY MAP
  10 ; ----------------------------------------------
  11 ; 0000-0FFF = peripherals (4 KB)
  12 ; 1000-17FF = ROM bootstrap loader BSL0..3 (4x512 B)
  13 ; 1800-187F = FRAM info D (128 B)
  14 ; 1880-18FF = FRAM info C (128 B)
  15 ; 1900-197F = FRAM info B (128 B)
  16 ; 1980-19FF = FRAM info A (128 B)
  17 ; 1A00-1AFF = FRAM TLV device descriptor info (256 B)
  18 ; 1B00-1BFF = unused (256 B)
  19 ; 1C00-23FF = RAM (2KB)
  20 ; 23FF-43FF = unused (8kB)
  21 ; 4400-FF7F = FRAM code memory (FRAM) (MSP430FR59x8/9)
  22 ; 8000-FF7F = FRAM code memory (FRAM) (MSP430FR59x7/8/9)
  23 ; FF80-FFFF = FRAM interrupt vectors and signatures (FRAM)
  24 ; 10000-13FFF = FRAM (MSP430FR59x9)
  25
  26 ; ----------------------------------------------
  27 PAGESIZE        .equ 512         ; MPU unit
  28 ; ----------------------------------------------
  29 ; BSL
  30 ; ----------------------------------------------
  31 BSL             .equ 1000h
  32 ; ----------------------------------------------
  33 ; FRAM                          ; INFO B, A, TLV
  34 ; ----------------------------------------------
  35 INFO_ORG        .equ 01800h
  36 INFO_LEN        .equ 00200h
  37 INFOD_ORG       .equ 01800h
  38 INFOD_LEN       .equ 00080h
  39 INFOC_ORG       .equ 01880h
  40 INFOC_LEN       .equ 00080h
  41 INFOB_ORG       .equ 01900h
  42 INFOB_LEN       .equ 00080h
  43 INFOA_ORG       .equ 01980h
  44 INFOA_LEN       .equ 00080h
  45 TLV_ORG         .equ 01A00h      ; Device Descriptor Info (Tag-Lenght-Value)
  46 TLV_LEN         .equ 00100h      ;
  47 ; ----------------------------------------------
  48 ; RAM
  49 ; ----------------------------------------------
  50 RAM_ORG         .equ 01C00h
  51 RAM_LEN         .equ 00800h
  52 ; ----------------------------------------------
  53 ; FRAM
  54 ; ----------------------------------------------
  55 MAIN_ORG        .equ 04400h      ; Code space start
  56 MAIN_LEN        .equ 14000h      ; 63 k FRAM
  57 ; ----------------------------------------------
  58 ; Interrupt Vectors and signatures
  59 ; ----------------------------------------------
  60 SIGNATURES      .equ 0FF80h      ; JTAG/BSL signatures
  61 JTAG_SIG1       .equ 0FF80h      ; if 0, enable JTAG/SBW
  62 JTAG_SIG2       .equ 0FF82h      ; if JTAG_SIG1=0xAAAA, length of password string @ JTAG_PASSWORD
  63 BSL_SIG1        .equ 0FF84h      ;
  64 BSL_SIG2        .equ 0FF86h      ;
  65 JTAG_PASSWORD   .equ 0FF88h      ; 256 bits max
  66 IPE_SIG_VALID   .equ 0FF88h      ; one word
  67 IPE_STR_PTR_SRC .equ 0FF8Ah      ; one word
  68 I2CSLA0         .equ 0FFA2h      ; UCBxI2COA0 default value address
  69 I2CSLA1         .equ 0FFA4h      ; UCBxI2COA1 default value address
  70 I2CSLA2         .equ 0FFA6h      ; UCBxI2COA2 default value address
  71 I2CSLA3         .equ 0FFA8h      ; UCBxI2COA3 default value address
  72 VECT_ORG        .equ 0FFCCh      ; FFCC-FFFF
  73 VECT_LEN        .equ 34h
  74 BSL_PASSWORD    .equ 0FFE0h      ; 256 bits
  75 ; ----------------------------------------------
  76
  77 ;    .org    SIGNATURES
  78 ;;Start of JTAG and BSL signatures
  79 ;        .word   0FFFFh      ; JTAG signature 1
  80 ;        .word   0FFFFh      ; JTAG signature 2
  81 ;        .word   0FFFFh      ; BSL signature 1, 5555h to disable BSL
  82 ;        .word   0FFFFh      ; BSL signature 2
  83 ;
  84 ;    .org JTAG_PASSWORD     ;Start of JTAG PASSWORD
  85 ;
  86 ;    .org    INTVECT         ; FFCC-FFFF 25 vectors + reset
  87 ;         .word  reset       ; 0FFCCh  -  AES
  88 ;         .word  reset       ; 0FFCEh  -  RTC_B
  89 ;         .word  reset       ; 0FFD0h  -  I/O Port 4
  90 ;         .word  reset       ; 0FFD2h  -  I/O Port 3
  91 ;         .word  reset       ; 0FFD4h  -  TB2_1
  92 ;         .word  reset       ; 0FFD6h  -  TB2_0
  93 ;         .word  reset       ; 0FFD8h  -  I/O Port P2
  94 ;         .word  reset       ; 0FFDAh  -  TB1_1
  95 ;         .word  reset       ; 0FFDCh  -  TB1_0
  96 ;         .word  reset       ; 0FFDEh  -  I/O Port P1
  97 ;
  98 ;
  99 ;;    .org BSL_PASSWORD      ;Start of BSL PASSWORD
 100 ;         .word  reset       ; 0FFEh  -  TA1_1
 101 ;         .word  reset       ; 0FFEh  -  TA1_0
 102 ;         .word  reset       ; 0FFEh  -  DMA
 103 ;         .word  reset       ; 0FFEh  -  eUSCI_A1
 104 ;         .word  reset       ; 0FFEh  -  TA0_1
 105 ;         .word  reset       ; 0FFEh  -  TA0_0
 106 ;         .word  reset       ; 0FFEh  -  ADC12_B
 107 ;         .word  reset       ; 0FFEh  -  eUSCI_B0
 108 ;         .word  reset       ; 0FFFh  -  eUSCI_A0
 109 ;         .word  reset       ; 0FFFh  -  Watchdog
 110 ;         .word  reset       ; 0FFFh  -  TB0_1
 111 ;         .word  reset       ; 0FFFh  -  TB0_0
 112 ;         .word  reset       ; 0FFFh  -  COMP_D
 113 ;         .word  reset       ; 0FFFh  -  userNMI
 114 ;         .word  reset       ; 0FFFh  -  sysNMI
 115 ;         .word  reset       ; 0FFFh  -  reset
 116
 117
 118
 119
 120 ; ----------------------------------------------------------------------
 121 ; MSP430FR5969 Peripheral File Map
 122 ; ----------------------------------------------------------------------
 123 SFR_SFR         .set 0100h           ; Special function
 124 PMM_SFR         .set 0120h           ; PMM
 125 FRAM_SFR        .set 0140h           ; FRAM control
 126 CRC16_SFR       .set 0150h
 127 WDT_A_SFR       .set 015Ch           ; Watchdog
 128 CS_SFR          .set 0160h           ; Clock System
 129 SYS_SFR         .set 0180h           ; SYS
 130 REF_SFR         .set 01B0h           ; REF
 131 PA_SFR          .set 0200h           ; PORT1/2
 132 PB_SFR          .set 0220h           ; PORT3/4
 133 PJ_SFR          .set 0320h           ; PORTJ
 134 TA0_SFR         .set 0340h
 135 TA1_SFR         .set 0380h
 136 TB0_SFR         .set 03C0h
 137 TA2_SFR         .set 0400h
 138 CTIO0_SFR       .set 0430h           ; Capacitive Touch IO
 139 TA3_SFR         .set 0440h
 140 CTIO1_SFR       .set 0470h           ; Capacitive Touch IO
 141 RTC_B_SFR       .set 04A0h
 142 MPY_SFR         .set 04C0h
 143 DMA_CTRL_SFR    .set 0500h
 144 DMA_CHN0_SFR    .set 0510h
 145 DMA_CHN1_SFR    .set 0520h
 146 DMA_CHN2_SFR    .set 0530h
 147 MPU_SFR         .set 05A0h           ; memory protect unit
 148 eUSCI_A0_SFR    .set 05C0h           ; eUSCI_A0
 149 eUSCI_A1_SFR    .set 05E0h           ; eUSCI_A1
 150 eUSCI_B0_SFR    .set 0640h           ; eUSCI_B0
 151 ADC12_B_SFR     .set 0800h
 152 COMP_E_SFR      .set 08C0h
 153 AES_SFR         .set 09C0h
 154
 155 ; ----------------------------------------------------------------------
 156 ; POWER ON RESET AND INITIALIZATION : LOCK PMM_LOCKLPM5
 157 ; ----------------------------------------------------------------------
 158 SFRIE1      .equ SFR_SFR
 159 SFRIFG1     .equ SFR_SFR + 2
 160 SFRRPCR     .equ SFR_SFR + 4
 161
 162 PMMCTL0     .set PMM_SFR
 163 PMMSWBOR    .set 4
 164
 165 PM5CTL0     .set PMM_SFR + 10h    ; Power mode 5 control register 0
 166 LOCKLPM5    .set 1
 167
 168 ; ----------------------------------------------------------------------
 169 ; FRAM config
 170 ; ----------------------------------------------------------------------
 171 FRCTL0          .set FRAM_SFR + 00h   ; FRAM Controller Control 0
 172 FRCTL0_H        .set FRAM_SFR + 01h   ; FRAM Controller Control 0 high byte
 173
 174 ; ----------------------------------------------------------------------
 175 ; POWER ON RESET AND INITIALIZATION : WATCHDOG TIMER A
 176 ; ----------------------------------------------------------------------
 177
 178 WDTCTL      .equ WDT_A_SFR + 00h    ; Watchdog Timer Control */
 179
 180 ; WDTCTL Control Bits
 181 WDTPW       .equ 5A00h
 182 WDTHOLD     .equ 0080h  ; WDT - Timer hold
 183 WDTCNTCL    .equ 0008h  ; WDT timer counter clear
 184
 185 ; ----------------------------------------------------------------------
 186 ; POWER ON RESET AND INITIALIZATION : CLOCK SYSTEM
 187 ; ----------------------------------------------------------------------
 188
 189 CSCTL0          .equ CS_SFR + 00h       ; CS Control Register 0
 190 CSCTL0_H        .equ CS_SFR + 01h       ; CS Control Register 0 high byte
 191 CSCTL1          .equ CS_SFR + 02h       ; CS Control Register 1
 192 CSCTL2          .equ CS_SFR + 04h       ; CS Control Register 2
 193 CSCTL3          .equ CS_SFR + 06h       ; CS Control Register 3
 194
 195 ; CSCTL0 Control Bits
 196 CSKEY           .equ 0A5h           ; CS Password
 197 ; CSCTL1 Control Bits
 198 DCORSEL         .equ 0040h
 199 DCOFSEL0        .equ 0002h           ; DCO frequency select Bit: 0
 200 DCOFSEL1        .equ 0004h           ; DCO frequency select Bit: 1
 201 DCOFSEL2        .equ 0008h           ; DCO frequency select Bit: 2
 202 DCOFSEL3        .equ 000Ch           ; DCO frequency select Bit: 21
 203 ; CSCTL2 Control Bits
 204 SELA_LFXCLK     .equ 0000h           ; 0 : ACLK Source Select LFXCLK
 205 SELA_VLOCLK     .equ 0100h           ; 1 ACLK Source Select VLOCLK 10kHz
 206 SELS_DCOCLK     .equ 0030h           ; 3 : SMCLK Source Select DCOCLK
 207 SELM_DCOCLK     .equ 0003h           ; 3 : MCLK Source Select DCOCLK
 208 ; CSCTL3 Control Bits
 209 DIVA_0          .equ 0000h           ; ACLK Source Divider 0
 210 DIVS_0          .equ 0000h           ; SMCLK Source Divider 0
 211 DIVM_0          .equ 0000h           ; MCLK Source Divider 0
 212 DIVA_2          .equ 0100h           ; ACLK Source Divider 0
 213 DIVS_2          .equ 0010h           ; SMCLK Source Divider 0
 214 DIVM_2          .equ 0001h           ; MCLK Source Divider 0
 215 DIVA_4          .equ 0200h           ; ACLK Source Divider 0
 216 DIVS_4          .equ 0020h           ; SMCLK Source Divider 0
 217 DIVM_4          .equ 0002h           ; MCLK Source Divider 0
 218 DIVA_8          .equ 0300h           ; ACLK Source Divider 0
 219 DIVS_8          .equ 0030h           ; SMCLK Source Divider 0
 220 DIVM_8          .equ 0003h           ; MCLK Source Divider 0
 221 DIVA_16         .equ 0400h           ; ACLK Source Divider 0
 222 DIVS_16         .equ 0040h           ; SMCLK Source Divider 0
 223 DIVM_16         .equ 0004h           ; MCLK Source Divider 0
 224 DIVA_32         .equ 0500h           ; ACLK Source Divider 0
 225 DIVS_32         .equ 0050h           ; SMCLK Source Divider 0
 226 DIVM_32         .equ 0005h           ; MCLK Source Divider 0
 227
 228 ; ----------------------------------------------------------------------
 229 ; POWER ON RESET AND INITIALIZATION : SYS REGISTERS
 230 ; ----------------------------------------------------------------------
 231 SYSUNIV     .equ SYS_SFR + 001Ah
 232 SYSSNIV     .equ SYS_SFR + 001Ch
 233 SYSRSTIV    .equ SYS_SFR + 001Eh
 234
 235 ; ----------------------------------------------------------------------
 236 ; POWER ON RESET AND INITIALIZATION : REF
 237 ; ----------------------------------------------------------------------
 238
 239 REFCTL      equ REF_SFR + 00h       ; REF Shared Reference control register 0
 240
 241 ; REFCTL0 Control Bits
 242 REFON       equ 0001h               ; REF Reference On
 243 REFTCOFF    equ 0008h               ; REF Temp.Sensor off
 244
 245 ; ----------------------------------------------------------------------
 246 ; POWER ON RESET AND INITIALIZATION : PORT1/2
 247 ; ----------------------------------------------------------------------
 248
 249 PAIN        .equ PA_SFR + 00h    ; Port A INput
 250 PAOUT       .equ PA_SFR + 02h    ; Port A OUTput
 251 PADIR       .equ PA_SFR + 04h    ; Port A DIRection
 252 PAREN       .equ PA_SFR + 06h    ; Port A Resistor ENable
 253 PASEL0      .equ PA_SFR + 0Ah    ; Port A SELection 0
 254 PASEL1      .equ PA_SFR + 0Ch    ; Port A SELection 1
 255 PASELC      .equ PA_SFR + 16h    ; Port A SELection Complement
 256 PAIES       .equ PA_SFR + 18h    ; Port A Interrupt Edge Select
 257 PAIE        .equ PA_SFR + 1Ah    ; Port A Interrupt Enable
 258 PAIFG       .equ PA_SFR + 1Ch    ; Port A Interrupt FlaG
 259
 260 P1IN        .equ PA_SFR + 00h    ; Port 1 INput
 261 P1OUT       .equ PA_SFR + 02h    ; Port 1 OUTput
 262 P1DIR       .equ PA_SFR + 04h    ; Port 1 DIRection
 263 P1REN       .equ PA_SFR + 06h    ; Port 1 Resistor ENable
 264 P1SEL0      .equ PA_SFR + 0Ah    ; Port 1 SELection 0
 265 P1SEL1      .equ PA_SFR + 0Ch    ; Port 1 SELection 1
 266 P1SELC      .equ PA_SFR + 16h    ; Port 1 SELection Complement
 267 P1IES       .equ PA_SFR + 18h    ; Port 1 Interrupt Edge Select
 268 P1IE        .equ PA_SFR + 1Ah    ; Port 1 Interrupt Enable
 269 P1IFG       .equ PA_SFR + 1Ch    ; Port 1 Interrupt FlaG
 270 P1IV        .equ PA_SFR + 0Eh    ; Port 1 Interrupt Vector word
 271
 272 P2IN        .equ PA_SFR + 01h    ; Port 2 INput
 273 P2OUT       .equ PA_SFR + 03h    ; Port 2 OUTput
 274 P2DIR       .equ PA_SFR + 05h    ; Port 2 DIRection
 275 P2REN       .equ PA_SFR + 07h    ; Port 2 Resistor ENable
 276 P2SEL0      .equ PA_SFR + 0Bh    ; Port 2 SELection 0
 277 P2SEL1      .equ PA_SFR + 0Dh    ; Port 2 SELection 1
 278 P2SELC      .equ PA_SFR + 17h    ; Port 2 SELection Complement
 279 P2IES       .equ PA_SFR + 19h    ; Port 2 Interrupt Edge Select
 280 P2IE        .equ PA_SFR + 1Bh    ; Port 2 Interrupt Enable
 281 P2IFG       .equ PA_SFR + 1Dh    ; Port 2 Interrupt FlaG
 282 P2IV        .equ PA_SFR + 1Eh    ; Port 2 Interrupt Vector word
 283
 284 ; ----------------------------------------------------------------------
 285 ; POWER ON RESET AND INITIALIZATION : PORT3/4
 286 ; ----------------------------------------------------------------------
 287
 288 PBIN        .equ PB_SFR + 00h    ; Port B Input
 289 PBOUT       .equ PB_SFR + 02h    ; Port B Output 1/0 or pullup/pulldown resistor
 290 PBDIR       .equ PB_SFR + 04h    ; Port B Direction
 291 PBREN       .equ PB_SFR + 06h    ; Port B Resistor Enable
 292 PBSEL0      .equ PB_SFR + 0Ah    ; Port B Selection 0
 293 PBSEL1      .equ PB_SFR + 0Ch    ; Port B Selection 1
 294 PBSELC      .equ PB_SFR + 16h    ; Port B Complement Selection
 295 PBIES       .equ PB_SFR + 18h    ; Port B Interrupt Edge Select
 296 PBIE        .equ PB_SFR + 1Ah    ; Port B Interrupt Enable
 297 PBIFG       .equ PB_SFR + 1Ch    ; Port B Interrupt Flag
 298
 299 P3IN        .equ PB_SFR + 00h    ; Port 3 Input */
 300 P3OUT       .equ PB_SFR + 02h    ; Port 3 Output
 301 P3DIR       .equ PB_SFR + 04h    ; Port 3 Direction
 302 P3REN       .equ PB_SFR + 06h    ; Port 3 Resistor Enable
 303 P3SEL0      .equ PB_SFR + 0Ah    ; Port 3 Selection 0
 304 P3SEL1      .equ PB_SFR + 0Ch    ; Port 3 Selection 1
 305 P3SELC      .equ PB_SFR + 16h    ; Port 3 Complement Selection
 306 P3IES       .equ PB_SFR + 18h    ; Port 3 Interrupt Edge Select
 307 P3IE        .equ PB_SFR + 1Ah    ; Port 3 Interrupt Enable
 308 P3IFG       .equ PB_SFR + 1Ch    ; Port 3 Interrupt Flag
 309 P3IV        .equ PB_SFR + 0Eh    ; Port 3 Interrupt Vector word
 310
 311 P4IN        .equ PB_SFR + 01h    ; Port 4 Input */
 312 P4OUT       .equ PB_SFR + 03h    ; Port 4 Output
 313 P4DIR       .equ PB_SFR + 05h    ; Port 4 Direction
 314 P4REN       .equ PB_SFR + 07h    ; Port 4 Resistor Enable
 315 P4SEL0      .equ PB_SFR + 0Bh    ; Port 4 Selection 0
 316 P4SEL1      .equ PB_SFR + 0Dh    ; Port 4 Selection 1
 317 P4SELC      .equ PB_SFR + 17h    ; Port 4 Complement Selection
 318 P4IES       .equ PB_SFR + 19h    ; Port 4 Interrupt Edge Select
 319 P4IE        .equ PB_SFR + 1Bh    ; Port 4 Interrupt Enable
 320 P4IFG       .equ PB_SFR + 1Dh    ; Port 4 Interrupt Flag
 321 P4IV        .equ PB_SFR + 1Eh    ; Port 4 Interrupt Vector word
 322
 323 ; ----------------------------------------------------------------------
 324 ; POWER ON RESET AND INITIALIZATION : PORTJ
 325 ; ----------------------------------------------------------------------
 326
 327 PJIN        .equ PJ_SFR + 00h   ; Port J INput
 328 PJOUT       .equ PJ_SFR + 02h   ; Port J OUTput
 329 PJDIR       .equ PJ_SFR + 04h   ; Port J DIRection
 330 PJREN       .equ PJ_SFR + 06h   ; Port J Resistor ENable
 331 PJSEL0      .equ PJ_SFR + 0Ah   ; Port 2 SELection 0
 332 PJSEL1      .equ PJ_SFR + 0Ch   ; Port 2 SELection 1
 333 PJSELC      .equ PJ_SFR + 16h   ; Port 2 SELection Complement; PJ 5-0 usage
 334
 335 ; ----------------------------------------------------------------------
 336 RTC_B
 337 ; ----------------------------------------------------------------------
 338 RTCCTL01      .equ RTC_B_SFR + 00h
 339 RTCCTL0       .equ RTC_B_SFR + 00h
 340 RTCCTL1       .equ RTC_B_SFR + 01h
 341 RTCCTL23      .equ RTC_B_SFR + 02h
 342 RTCPS0CTL     .equ RTC_B_SFR + 08h
 343 RTCPS1CTL     .equ RTC_B_SFR + 0Ah
 344 RTCPS         .equ RTC_B_SFR + 0Ch
 345 RTCIV         .equ RTC_B_SFR + 0Eh
 346 RTCSEC        .equ RTC_B_SFR + 10h
 347 RTCMIN        .equ RTC_B_SFR + 11h
 348 RTCHOUR       .equ RTC_B_SFR + 12h
 349 RTCDOW        .equ RTC_B_SFR + 13h
 350 RTCDAY        .equ RTC_B_SFR + 14h
 351 RTCMON        .equ RTC_B_SFR + 15h
 352 RTCYEAR       .equ RTC_B_SFR + 16h
 353
 354 RTCHOLD       .equ 40h
 355 RTCRDY        .equ 10h
 356
 357 ; ----------------------------------------------------------------------
 358 MPY_32
 359 ; ----------------------------------------------------------------------
 360
 361 MPY       .equ MPY_SFR + 00h    ; Multiply16 Unsigned/Operand 1 */
 362 MPYS      .equ MPY_SFR + 02h    ; Multiply16 signed/Operand 1
 363 MAC       .equ MPY_SFR + 04h    ; MultiplyAccumulate16 Unsigned/Operand 1 */
 364 MACS      .equ MPY_SFR + 06h    ; MultiplyAccumulate16 signed/Operand 1
 365 OP2       .equ MPY_SFR + 08h    ; Operand2_16 */
 366 RESLO     .equ MPY_SFR + 0Ah    ; 16x16-bit result low - least significant word */
 367 RESHI     .equ MPY_SFR + 0Ch    ; 16x16-bit result high */
 368 SUMEXT    .equ MPY_SFR + 0Eh    ; 16x16-bit sum extension register
 369 MPY32L    .equ MPY_SFR + 10h    ; Multiply32 Unsigned/Operand 1
 370 MPY32H    .equ MPY_SFR + 12h    ; Multiply32 Unsigned/Operand 1
 371 MPYS32L   .equ MPY_SFR + 14h    ; Multiply32 signed/Operand 1
 372 MPYS32H   .equ MPY_SFR + 16h    ; Multiply32 signed/Operand 1
 373 MAC32L    .equ MPY_SFR + 18h    ; MultiplyAccumulate32 Unsigned/Operand 1
 374 MAC32H    .equ MPY_SFR + 1Ah    ; MultiplyAccumulate32 Unsigned/Operand 1
 375 MACS32L   .equ MPY_SFR + 1Ch    ; MultiplyAccumulate32 signed/Operand 1
 376 MACS32H   .equ MPY_SFR + 1Eh    ; MultiplyAccumulate32 signed/Operand 1
 377 OP2L      .equ MPY_SFR + 20h    ; Multiply32 Operand 2
 378 OP2H      .equ MPY_SFR + 22h    ; Multiply32 Operand 2
 379 RES0      .equ MPY_SFR + 24h    ; 32x32-bit result 0 - least significant word */
 380 RES1      .equ MPY_SFR + 26h    ; 32x32-bit result 1 */
 381 RES2      .equ MPY_SFR + 28h    ; 32x32-bit result 2 */
 382 RES3      .equ MPY_SFR + 2Ah    ; 32x32-bit result 3 */
 383 MPY32CTL0 .equ MPY_SFR + 2Ch    ; MPY32 control register 0
 384
 385
 386 MPUCTL0     .equ MPU_SFR + 00h  ; MPU control 0
 387 MPUCTL1     .equ MPU_SFR + 02h  ; MPU control 1
 388 MPUSEGB2    .equ MPU_SFR + 04h  ; MPU Segmentation Border 2
 389 MPUSEGB1    .equ MPU_SFR + 06h  ; MPU Segmentation Border 1
 390 MPUSAM      .equ MPU_SFR + 08h  ; MPU access management
 391 MPUIPC0     .equ MPU_SFR + 0Ah  ; MPU IP control 0
 392 MPUIPSEGB2  .equ MPU_SFR + 0Ch  ; MPU IP Encapsulation Segment Border 2
 393 MPUIPSEGB1  .equ MPU_SFR + 0Eh  ; MPU IP Encapsulation Segment Border 1
 394
 395
 396     .IFDEF UCA0_TERM
 397 ; ----------------------------------------------------------------------
 398 ; eUSCI_A0
 399 ; ----------------------------------------------------------------------
 400 TERM_CTLW0      .equ eUSCI_A0_SFR + 00h    ; eUSCI_A0 Control Word Register 0
 401 TERM_BRW        .equ eUSCI_A0_SFR + 06h    ; eUSCI_A0 Baud Word Rate 0
 402 TERM_MCTLW      .equ eUSCI_A0_SFR + 08h    ; eUSCI_A0 Modulation Control
 403 TERM_STATW      .equ eUSCI_A0_SFR + 0Ah    ; eUSCI_A0 status Word Register
 404 TERM_RXBUF      .equ eUSCI_A0_SFR + 0Ch    ; eUSCI_A0 Receive Buffer
 405 TERM_TXBUF      .equ eUSCI_A0_SFR + 0Eh    ; eUSCI_A0 Transmit Buffer
 406 TERM_IE         .equ eUSCI_A0_SFR + 1Ah    ; eUSCI_A0 Interrupt Enable Register
 407 TERM_IFG        .equ eUSCI_A0_SFR + 1Ch    ; eUSCI_A0 Interrupt Flags Register
 408
 409 TERM_VEC        .equ 0FFF0h ; interrupt vector for  eUSCI_A0
 410 WAKE_UP         .equ 1      ; UART RX interrupt
 411
 412 RX_TERM         .equ 1
 413 TX_TERM         .equ 2
 414     .ENDIF ;UCA0_TERM
 415
 416     .IFDEF UCA1_SD
 417 ; ----------------------------------------------------------------------
 418 ; eUSCI_A1
 419 ; ----------------------------------------------------------------------
 420 SD_CTLW0       .equ eUSCI_A1_SFR + 00h    ; eUSCI_A1 Control Word Register 0
 421 SD_BRW         .equ eUSCI_A1_SFR + 06h    ; eUSCI_A1 Baud Word Rate 0
 422 SD_RXBUF       .equ eUSCI_A1_SFR + 0Ch    ; eUSCI_A1 Receive Buffer 8
 423 SD_TXBUF       .equ eUSCI_A1_SFR + 0Eh    ; eUSCI_A1 Transmit Buffer 8
 424 SD_IFG         .equ eUSCI_A1_SFR + 1Ch    ; eUSCI_A1 Interrupt Flags Register
 425 RX_SD           .equ 1
 426 TX_SD           .equ 2
 427     .ENDIF ;UCA1_SD
 428
 429     .IFDEF UCB0_TERM
 430 ; ----------------------------------------------------------------------
 431 ; eUSCI_B0 as TERMINAL I2C input
 432 ; ----------------------------------------------------------------------
 433 TERM_CTLW0      .equ eUSCI_B0_SFR + 00h     ; USCI_B0 Control Word Register 0
 434 TERM_CTLW1      .equ eUSCI_B0_SFR + 02h     ; USCI_B0 Control Word Register 1
 435 TERM_BRW        .equ eUSCI_B0_SFR + 06h     ; USCI_B0 Baud Word Rate 0
 436 TERM_STATW      .equ eUSCI_B0_SFR + 08h     ; USCI_B0 Status Word
 437 TERM_RXBUF      .equ eUSCI_B0_SFR + 0Ch     ; USCI_B0 Receive Buffer 8
 438 TERM_TXBUF      .equ eUSCI_B0_SFR + 0Eh     ; USCI_B0 Transmit Buffer 8
 439 TERM_I2COA0     .equ eUSCI_B0_SFR + 14h     ; USCI_B0 I2C Own Address 0
 440 TERM_ADDRX      .equ eUSCI_B0_SFR + 1Ch     ; USCI_B0  Received Address Register
 441 TERM_I2CSA      .equ eUSCI_B0_SFR + 20h     ; USCI_B0 I2C Slave Address
 442 TERM_IE         .equ eUSCI_B0_SFR + 2Ah     ; USCI_B0 Interrupt Enable
 443 TERM_IFG        .equ eUSCI_B0_SFR + 2Ch     ; USCI_B0 Interrupt Flags Register
 444
 445 TERM_VEC        .equ 0FFEEh ; interrupt vector for eUSCI_B0
 446 WAKE_UP         .equ 4      ; START interrupt
 447
 448 RX_TERM         .equ 1
 449 TX_TERM         .equ 2
 450     .ENDIF ;UCB0_TERM
 451