include/linux/clk-provider.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 /*
   3  *  Copyright (c) 2010-2011 Jeremy Kerr <jeremy.kerr@canonical.com>
   4  *  Copyright (C) 2011-2012 Linaro Ltd <mturquette@linaro.org>
   5  */
   6 #ifndef __LINUX_CLK_PROVIDER_H
   7 #define __LINUX_CLK_PROVIDER_H
   8
   9 #include <linux/of.h>
  10 #include <linux/of_clk.h>
  11
  12 /*
  13  * flags used across common struct clk.  these flags should only affect the
  14  * top-level framework.  custom flags for dealing with hardware specifics
  15  * belong in struct clk_foo
  16  *
  17  * Please update clk_flags[] in drivers/clk/clk.c when making changes here!
  18  */
  19 #define CLK_SET_RATE_GATE       BIT(0) /* must be gated across rate change */
  20 #define CLK_SET_PARENT_GATE     BIT(1) /* must be gated across re-parent */
  21 #define CLK_SET_RATE_PARENT     BIT(2) /* propagate rate change up one level */
  22 #define CLK_IGNORE_UNUSED       BIT(3) /* do not gate even if unused */
  23                                 /* unused */
  24                                 /* unused */
  25 #define CLK_GET_RATE_NOCACHE    BIT(6) /* do not use the cached clk rate */
  26 #define CLK_SET_RATE_NO_REPARENT BIT(7) /* don't re-parent on rate change */
  27 #define CLK_GET_ACCURACY_NOCACHE BIT(8) /* do not use the cached clk accuracy */
  28 #define CLK_RECALC_NEW_RATES    BIT(9) /* recalc rates after notifications */
  29 #define CLK_SET_RATE_UNGATE     BIT(10) /* clock needs to run to set rate */
  30 #define CLK_IS_CRITICAL         BIT(11) /* do not gate, ever */
  31 /* parents need enable during gate/ungate, set rate and re-parent */
  32 #define CLK_OPS_PARENT_ENABLE   BIT(12)
  33 /* duty cycle call may be forwarded to the parent clock */
  34 #define CLK_DUTY_CYCLE_PARENT   BIT(13)
  35
  36 struct clk;
  37 struct clk_hw;
  38 struct clk_core;
  39 struct dentry;
  40
  41 /**
  42  * struct clk_rate_request - Structure encoding the clk constraints that
  43  * a clock user might require.
  44  *
  45  * @rate:               Requested clock rate. This field will be adjusted by
  46  *                      clock drivers according to hardware capabilities.
  47  * @min_rate:           Minimum rate imposed by clk users.
  48  * @max_rate:           Maximum rate imposed by clk users.
  49  * @best_parent_rate:   The best parent rate a parent can provide to fulfill the
  50  *                      requested constraints.
  51  * @best_parent_hw:     The most appropriate parent clock that fulfills the
  52  *                      requested constraints.
  53  *
  54  */
  55 struct clk_rate_request {
  56         unsigned long rate;
  57         unsigned long min_rate;
  58         unsigned long max_rate;
  59         unsigned long best_parent_rate;
  60         struct clk_hw *best_parent_hw;
  61 };
  62
  63 /**
  64  * struct clk_duty - Struture encoding the duty cycle ratio of a clock
  65  *
  66  * @num:        Numerator of the duty cycle ratio
  67  * @den:        Denominator of the duty cycle ratio
  68  */
  69 struct clk_duty {
  70         unsigned int num;
  71         unsigned int den;
  72 };
  73
  74 /**
  75  * struct clk_ops -  Callback operations for hardware clocks; these are to
  76  * be provided by the clock implementation, and will be called by drivers
  77  * through the clk_* api.
  78  *
  79  * @prepare:    Prepare the clock for enabling. This must not return until
  80  *              the clock is fully prepared, and it's safe to call clk_enable.
  81  *              This callback is intended to allow clock implementations to
  82  *              do any initialisation that may sleep. Called with
  83  *              prepare_lock held.
  84  *
  85  * @unprepare:  Release the clock from its prepared state. This will typically
  86  *              undo any work done in the @prepare callback. Called with
  87  *              prepare_lock held.
  88  *
  89  * @is_prepared: Queries the hardware to determine if the clock is prepared.
  90  *              This function is allowed to sleep. Optional, if this op is not
  91  *              set then the prepare count will be used.
  92  *
  93  * @unprepare_unused: Unprepare the clock atomically.  Only called from
  94  *              clk_disable_unused for prepare clocks with special needs.
  95  *              Called with prepare mutex held. This function may sleep.
  96  *
  97  * @enable:     Enable the clock atomically. This must not return until the
  98  *              clock is generating a valid clock signal, usable by consumer
  99  *              devices. Called with enable_lock held. This function must not
 100  *              sleep.
 101  *
 102  * @disable:    Disable the clock atomically. Called with enable_lock held.
 103  *              This function must not sleep.
 104  *
 105  * @is_enabled: Queries the hardware to determine if the clock is enabled.
 106  *              This function must not sleep. Optional, if this op is not
 107  *              set then the enable count will be used.
 108  *
 109  * @disable_unused: Disable the clock atomically.  Only called from
 110  *              clk_disable_unused for gate clocks with special needs.
 111  *              Called with enable_lock held.  This function must not
 112  *              sleep.
 113  *
 114  * @save_context: Save the context of the clock in prepration for poweroff.
 115  *
 116  * @restore_context: Restore the context of the clock after a restoration
 117  *              of power.
 118  *
 119  * @recalc_rate Recalculate the rate of this clock, by querying hardware. The
 120  *              parent rate is an input parameter.  It is up to the caller to
 121  *              ensure that the prepare_mutex is held across this call.
 122  *              Returns the calculated rate.  Optional, but recommended - if
 123  *              this op is not set then clock rate will be initialized to 0.
 124  *
 125  * @round_rate: Given a target rate as input, returns the closest rate actually
 126  *              supported by the clock. The parent rate is an input/output
 127  *              parameter.
 128  *
 129  * @determine_rate: Given a target rate as input, returns the closest rate
 130  *              actually supported by the clock, and optionally the parent clock
 131  *              that should be used to provide the clock rate.
 132  *
 133  * @set_parent: Change the input source of this clock; for clocks with multiple
 134  *              possible parents specify a new parent by passing in the index
 135  *              as a u8 corresponding to the parent in either the .parent_names
 136  *              or .parents arrays.  This function in affect translates an
 137  *              array index into the value programmed into the hardware.
 138  *              Returns 0 on success, -EERROR otherwise.
 139  *
 140  * @get_parent: Queries the hardware to determine the parent of a clock.  The
 141  *              return value is a u8 which specifies the index corresponding to
 142  *              the parent clock.  This index can be applied to either the
 143  *              .parent_names or .parents arrays.  In short, this function
 144  *              translates the parent value read from hardware into an array
 145  *              index.  Currently only called when the clock is initialized by
 146  *              __clk_init.  This callback is mandatory for clocks with
 147  *              multiple parents.  It is optional (and unnecessary) for clocks
 148  *              with 0 or 1 parents.
 149  *
 150  * @set_rate:   Change the rate of this clock. The requested rate is specified
 151  *              by the second argument, which should typically be the return
 152  *              of .round_rate call.  The third argument gives the parent rate
 153  *              which is likely helpful for most .set_rate implementation.
 154  *              Returns 0 on success, -EERROR otherwise.
 155  *
 156  * @set_rate_and_parent: Change the rate and the parent of this clock. The
 157  *              requested rate is specified by the second argument, which
 158  *              should typically be the return of .round_rate call.  The
 159  *              third argument gives the parent rate which is likely helpful
 160  *              for most .set_rate_and_parent implementation. The fourth
 161  *              argument gives the parent index. This callback is optional (and
 162  *              unnecessary) for clocks with 0 or 1 parents as well as
 163  *              for clocks that can tolerate switching the rate and the parent
 164  *              separately via calls to .set_parent and .set_rate.
 165  *              Returns 0 on success, -EERROR otherwise.
 166  *
 167  * @recalc_accuracy: Recalculate the accuracy of this clock. The clock accuracy
 168  *              is expressed in ppb (parts per billion). The parent accuracy is
 169  *              an input parameter.
 170  *              Returns the calculated accuracy.  Optional - if this op is not
 171  *              set then clock accuracy will be initialized to parent accuracy
 172  *              or 0 (perfect clock) if clock has no parent.
 173  *
 174  * @get_phase:  Queries the hardware to get the current phase of a clock.
 175  *              Returned values are 0-359 degrees on success, negative
 176  *              error codes on failure.
 177  *
 178  * @set_phase:  Shift the phase this clock signal in degrees specified
 179  *              by the second argument. Valid values for degrees are
 180  *              0-359. Return 0 on success, otherwise -EERROR.
 181  *
 182  * @get_duty_cycle: Queries the hardware to get the current duty cycle ratio
 183  *              of a clock. Returned values denominator cannot be 0 and must be
 184  *              superior or equal to the numerator.
 185  *
 186  * @set_duty_cycle: Apply the duty cycle ratio to this clock signal specified by
 187  *              the numerator (2nd argurment) and denominator (3rd  argument).
 188  *              Argument must be a valid ratio (denominator > 0
 189  *              and >= numerator) Return 0 on success, otherwise -EERROR.
 190  *
 191  * @init:       Perform platform-specific initialization magic.
 192  *              This is not not used by any of the basic clock types.
 193  *              Please consider other ways of solving initialization problems
 194  *              before using this callback, as its use is discouraged.
 195  *
 196  * @debug_init: Set up type-specific debugfs entries for this clock.  This
 197  *              is called once, after the debugfs directory entry for this
 198  *              clock has been created.  The dentry pointer representing that
 199  *              directory is provided as an argument.  Called with
 200  *              prepare_lock held.  Returns 0 on success, -EERROR otherwise.
 201  *
 202  *
 203  * The clk_enable/clk_disable and clk_prepare/clk_unprepare pairs allow
 204  * implementations to split any work between atomic (enable) and sleepable
 205  * (prepare) contexts.  If enabling a clock requires code that might sleep,
 206  * this must be done in clk_prepare.  Clock enable code that will never be
 207  * called in a sleepable context may be implemented in clk_enable.
 208  *
 209  * Typically, drivers will call clk_prepare when a clock may be needed later
 210  * (eg. when a device is opened), and clk_enable when the clock is actually
 211  * required (eg. from an interrupt). Note that clk_prepare MUST have been
 212  * called before clk_enable.
 213  */
 214 struct clk_ops {
 215         int             (*prepare)(struct clk_hw *hw);
 216         void            (*unprepare)(struct clk_hw *hw);
 217         int             (*is_prepared)(struct clk_hw *hw);
 218         void            (*unprepare_unused)(struct clk_hw *hw);
 219         int             (*enable)(struct clk_hw *hw);
 220         void            (*disable)(struct clk_hw *hw);
 221         int             (*is_enabled)(struct clk_hw *hw);
 222         void            (*disable_unused)(struct clk_hw *hw);
 223         int             (*save_context)(struct clk_hw *hw);
 224         void            (*restore_context)(struct clk_hw *hw);
 225         unsigned long   (*recalc_rate)(struct clk_hw *hw,
 226                                         unsigned long parent_rate);
 227         long            (*round_rate)(struct clk_hw *hw, unsigned long rate,
 228                                         unsigned long *parent_rate);
 229         int             (*determine_rate)(struct clk_hw *hw,
 230                                           struct clk_rate_request *req);
 231         int             (*set_parent)(struct clk_hw *hw, u8 index);
 232         u8              (*get_parent)(struct clk_hw *hw);
 233         int             (*set_rate)(struct clk_hw *hw, unsigned long rate,
 234                                     unsigned long parent_rate);
 235         int             (*set_rate_and_parent)(struct clk_hw *hw,
 236                                     unsigned long rate,
 237                                     unsigned long parent_rate, u8 index);
 238         unsigned long   (*recalc_accuracy)(struct clk_hw *hw,
 239                                            unsigned long parent_accuracy);
 240         int             (*get_phase)(struct clk_hw *hw);
 241         int             (*set_phase)(struct clk_hw *hw, int degrees);
 242         int             (*get_duty_cycle)(struct clk_hw *hw,
 243                                           struct clk_duty *duty);
 244         int             (*set_duty_cycle)(struct clk_hw *hw,
 245                                           struct clk_duty *duty);
 246         void            (*init)(struct clk_hw *hw);
 247         void            (*debug_init)(struct clk_hw *hw, struct dentry *dentry);
 248 };
 249
 250 /**
 251  * struct clk_parent_data - clk parent information
 252  * @hw: parent clk_hw pointer (used for clk providers with internal clks)
 253  * @fw_name: parent name local to provider registering clk
 254  * @name: globally unique parent name (used as a fallback)
 255  * @index: parent index local to provider registering clk (if @fw_name absent)
 256  */
 257 struct clk_parent_data {
 258         const struct clk_hw     *hw;
 259         const char              *fw_name;
 260         const char              *name;
 261         int                     index;
 262 };
 263
 264 /**
 265  * struct clk_init_data - holds init data that's common to all clocks and is
 266  * shared between the clock provider and the common clock framework.
 267  *
 268  * @name: clock name
 269  * @ops: operations this clock supports
 270  * @parent_names: array of string names for all possible parents
 271  * @parent_data: array of parent data for all possible parents (when some
 272  *               parents are external to the clk controller)
 273  * @parent_hws: array of pointers to all possible parents (when all parents
 274  *              are internal to the clk controller)
 275  * @num_parents: number of possible parents
 276  * @flags: framework-level hints and quirks
 277  */
 278 struct clk_init_data {
 279         const char              *name;
 280         const struct clk_ops    *ops;
 281         /* Only one of the following three should be assigned */
 282         const char              * const *parent_names;
 283         const struct clk_parent_data    *parent_data;
 284         const struct clk_hw             **parent_hws;
 285         u8                      num_parents;
 286         unsigned long           flags;
 287 };
 288
 289 /**
 290  * struct clk_hw - handle for traversing from a struct clk to its corresponding
 291  * hardware-specific structure.  struct clk_hw should be declared within struct
 292  * clk_foo and then referenced by the struct clk instance that uses struct
 293  * clk_foo's clk_ops
 294  *
 295  * @core: pointer to the struct clk_core instance that points back to this
 296  * struct clk_hw instance
 297  *
 298  * @clk: pointer to the per-user struct clk instance that can be used to call
 299  * into the clk API
 300  *
 301  * @init: pointer to struct clk_init_data that contains the init data shared
 302  * with the common clock framework. This pointer will be set to NULL once
 303  * a clk_register() variant is called on this clk_hw pointer.
 304  */
 305 struct clk_hw {
 306         struct clk_core *core;
 307         struct clk *clk;
 308         const struct clk_init_data *init;
 309 };
 310
 311 /*
 312  * DOC: Basic clock implementations common to many platforms
 313  *
 314  * Each basic clock hardware type is comprised of a structure describing the
 315  * clock hardware, implementations of the relevant callbacks in struct clk_ops,
 316  * unique flags for that hardware type, a registration function and an
 317  * alternative macro for static initialization
 318  */
 319
 320 /**
 321  * struct clk_fixed_rate - fixed-rate clock
 322  * @hw:         handle between common and hardware-specific interfaces
 323  * @fixed_rate: constant frequency of clock
 324  * @fixed_accuracy: constant accuracy of clock in ppb (parts per billion)
 325  * @flags:      hardware specific flags
 326  *
 327  * Flags:
 328  * * CLK_FIXED_RATE_PARENT_ACCURACY - Use the accuracy of the parent clk
 329  *                                    instead of what's set in @fixed_accuracy.
 330  */
 331 struct clk_fixed_rate {
 332         struct          clk_hw hw;
 333         unsigned long   fixed_rate;
 334         unsigned long   fixed_accuracy;
 335         unsigned long   flags;
 336 };
 337
 338 #define CLK_FIXED_RATE_PARENT_ACCURACY          BIT(0)
 339
 340 extern const struct clk_ops clk_fixed_rate_ops;
 341 struct clk_hw *__clk_hw_register_fixed_rate(struct device *dev,
 342                 struct device_node *np, const char *name,
 343                 const char *parent_name, const struct clk_hw *parent_hw,
 344                 const struct clk_parent_data *parent_data, unsigned long flags,
 345                 unsigned long fixed_rate, unsigned long fixed_accuracy,
 346                 unsigned long clk_fixed_flags);
 347 struct clk *clk_register_fixed_rate(struct device *dev, const char *name,
 348                 const char *parent_name, unsigned long flags,
 349                 unsigned long fixed_rate);
 350 /**
 351  * clk_hw_register_fixed_rate - register fixed-rate clock with the clock
 352  * framework
 353  * @dev: device that is registering this clock
 354  * @name: name of this clock
 355  * @parent_name: name of clock's parent
 356  * @flags: framework-specific flags
 357  * @fixed_rate: non-adjustable clock rate
 358  */
 359 #define clk_hw_register_fixed_rate(dev, name, parent_name, flags, fixed_rate)  \
 360         __clk_hw_register_fixed_rate((dev), NULL, (name), (parent_name), NULL, \
 361                                      NULL, (flags), (fixed_rate), 0, 0)
 362 /**
 363  * clk_hw_register_fixed_rate_parent_hw - register fixed-rate clock with
 364  * the clock framework
 365  * @dev: device that is registering this clock
 366  * @name: name of this clock
 367  * @parent_hw: pointer to parent clk
 368  * @flags: framework-specific flags
 369  * @fixed_rate: non-adjustable clock rate
 370  */
 371 #define clk_hw_register_fixed_rate_parent_hw(dev, name, parent_hw, flags,     \
 372                                              fixed_rate)                      \
 373         __clk_hw_register_fixed_rate((dev), NULL, (name), NULL, (parent_hw),  \
 374                                      NULL, (flags), (fixed_rate), 0, 0)
 375 /**
 376  * clk_hw_register_fixed_rate_parent_data - register fixed-rate clock with
 377  * the clock framework
 378  * @dev: device that is registering this clock
 379  * @name: name of this clock
 380  * @parent_data: parent clk data
 381  * @flags: framework-specific flags
 382  * @fixed_rate: non-adjustable clock rate
 383  */
 384 #define clk_hw_register_fixed_rate_parent_data(dev, name, parent_hw, flags,   \
 385                                              fixed_rate)                      \
 386         __clk_hw_register_fixed_rate((dev), NULL, (name), NULL, NULL,         \
 387                                      (parent_data), (flags), (fixed_rate), 0, \
 388                                      0)
 389 /**
 390  * clk_hw_register_fixed_rate_with_accuracy - register fixed-rate clock with
 391  * the clock framework
 392  * @dev: device that is registering this clock
 393  * @name: name of this clock
 394  * @parent_name: name of clock's parent
 395  * @flags: framework-specific flags
 396  * @fixed_rate: non-adjustable clock rate
 397  * @fixed_accuracy: non-adjustable clock accuracy
 398  */
 399 #define clk_hw_register_fixed_rate_with_accuracy(dev, name, parent_name,      \
 400                                                  flags, fixed_rate,           \
 401                                                  fixed_accuracy)              \
 402         __clk_hw_register_fixed_rate((dev), NULL, (name), (parent_name),      \
 403                                      NULL, NULL, (flags), (fixed_rate),       \
 404                                      (fixed_accuracy), 0)
 405 /**
 406  * clk_hw_register_fixed_rate_with_accuracy_parent_hw - register fixed-rate
 407  * clock with the clock framework
 408  * @dev: device that is registering this clock
 409  * @name: name of this clock
 410  * @parent_hw: pointer to parent clk
 411  * @flags: framework-specific flags
 412  * @fixed_rate: non-adjustable clock rate
 413  * @fixed_accuracy: non-adjustable clock accuracy
 414  */
 415 #define clk_hw_register_fixed_rate_with_accuracy_parent_hw(dev, name,         \
 416                 parent_hw, flags, fixed_rate, fixed_accuracy)                 \
 417         __clk_hw_register_fixed_rate((dev), NULL, (name), NULL, (parent_hw)   \
 418                                      NULL, NULL, (flags), (fixed_rate),       \
 419                                      (fixed_accuracy), 0)
 420 /**
 421  * clk_hw_register_fixed_rate_with_accuracy_parent_data - register fixed-rate
 422  * clock with the clock framework
 423  * @dev: device that is registering this clock
 424  * @name: name of this clock
 425  * @parent_name: name of clock's parent
 426  * @flags: framework-specific flags
 427  * @fixed_rate: non-adjustable clock rate
 428  * @fixed_accuracy: non-adjustable clock accuracy
 429  */
 430 #define clk_hw_register_fixed_rate_with_accuracy_parent_data(dev, name,       \
 431                 parent_data, flags, fixed_rate, fixed_accuracy)               \
 432         __clk_hw_register_fixed_rate((dev), NULL, (name), NULL, NULL,         \
 433                                      (parent_data), NULL, (flags),            \
 434                                      (fixed_rate), (fixed_accuracy), 0)
 435
 436 void clk_unregister_fixed_rate(struct clk *clk);
 437 void clk_hw_unregister_fixed_rate(struct clk_hw *hw);
 438
 439 void of_fixed_clk_setup(struct device_node *np);
 440
 441 /**
 442  * struct clk_gate - gating clock
 443  *
 444  * @hw:         handle between common and hardware-specific interfaces
 445  * @reg:        register controlling gate
 446  * @bit_idx:    single bit controlling gate
 447  * @flags:      hardware-specific flags
 448  * @lock:       register lock
 449  *
 450  * Clock which can gate its output.  Implements .enable & .disable
 451  *
 452  * Flags:
 453  * CLK_GATE_SET_TO_DISABLE - by default this clock sets the bit at bit_idx to
 454  *      enable the clock.  Setting this flag does the opposite: setting the bit
 455  *      disable the clock and clearing it enables the clock
 456  * CLK_GATE_HIWORD_MASK - The gate settings are only in lower 16-bit
 457  *      of this register, and mask of gate bits are in higher 16-bit of this
 458  *      register.  While setting the gate bits, higher 16-bit should also be
 459  *      updated to indicate changing gate bits.
 460  * CLK_GATE_BIG_ENDIAN - by default little endian register accesses are used for
 461  *      the gate register.  Setting this flag makes the register accesses big
 462  *      endian.
 463  */
 464 struct clk_gate {
 465         struct clk_hw hw;
 466         void __iomem    *reg;
 467         u8              bit_idx;
 468         u8              flags;
 469         spinlock_t      *lock;
 470 };
 471
 472 #define to_clk_gate(_hw) container_of(_hw, struct clk_gate, hw)
 473
 474 #define CLK_GATE_SET_TO_DISABLE         BIT(0)
 475 #define CLK_GATE_HIWORD_MASK            BIT(1)
 476 #define CLK_GATE_BIG_ENDIAN             BIT(2)
 477
 478 extern const struct clk_ops clk_gate_ops;
 479 struct clk *clk_register_gate(struct device *dev, const char *name,
 480                 const char *parent_name, unsigned long flags,
 481                 void __iomem *reg, u8 bit_idx,
 482                 u8 clk_gate_flags, spinlock_t *lock);
 483 struct clk_hw *clk_hw_register_gate(struct device *dev, const char *name,
 484                 const char *parent_name, unsigned long flags,
 485                 void __iomem *reg, u8 bit_idx,
 486                 u8 clk_gate_flags, spinlock_t *lock);
 487 void clk_unregister_gate(struct clk *clk);
 488 void clk_hw_unregister_gate(struct clk_hw *hw);
 489 int clk_gate_is_enabled(struct clk_hw *hw);
 490
 491 struct clk_div_table {
 492         unsigned int    val;
 493         unsigned int    div;
 494 };
 495
 496 /**
 497  * struct clk_divider - adjustable divider clock
 498  *
 499  * @hw:         handle between common and hardware-specific interfaces
 500  * @reg:        register containing the divider
 501  * @shift:      shift to the divider bit field
 502  * @width:      width of the divider bit field
 503  * @table:      array of value/divider pairs, last entry should have div = 0
 504  * @lock:       register lock
 505  *
 506  * Clock with an adjustable divider affecting its output frequency.  Implements
 507  * .recalc_rate, .set_rate and .round_rate
 508  *
 509  * Flags:
 510  * CLK_DIVIDER_ONE_BASED - by default the divisor is the value read from the
 511  *      register plus one.  If CLK_DIVIDER_ONE_BASED is set then the divider is
 512  *      the raw value read from the register, with the value of zero considered
 513  *      invalid, unless CLK_DIVIDER_ALLOW_ZERO is set.
 514  * CLK_DIVIDER_POWER_OF_TWO - clock divisor is 2 raised to the value read from
 515  *      the hardware register
 516  * CLK_DIVIDER_ALLOW_ZERO - Allow zero divisors.  For dividers which have
 517  *      CLK_DIVIDER_ONE_BASED set, it is possible to end up with a zero divisor.
 518  *      Some hardware implementations gracefully handle this case and allow a
 519  *      zero divisor by not modifying their input clock
 520  *      (divide by one / bypass).
 521  * CLK_DIVIDER_HIWORD_MASK - The divider settings are only in lower 16-bit
 522  *      of this register, and mask of divider bits are in higher 16-bit of this
 523  *      register.  While setting the divider bits, higher 16-bit should also be
 524  *      updated to indicate changing divider bits.
 525  * CLK_DIVIDER_ROUND_CLOSEST - Makes the best calculated divider to be rounded
 526  *      to the closest integer instead of the up one.
 527  * CLK_DIVIDER_READ_ONLY - The divider settings are preconfigured and should
 528  *      not be changed by the clock framework.
 529  * CLK_DIVIDER_MAX_AT_ZERO - For dividers which are like CLK_DIVIDER_ONE_BASED
 530  *      except when the value read from the register is zero, the divisor is
 531  *      2^width of the field.
 532  * CLK_DIVIDER_BIG_ENDIAN - By default little endian register accesses are used
 533  *      for the divider register.  Setting this flag makes the register accesses
 534  *      big endian.
 535  */
 536 struct clk_divider {
 537         struct clk_hw   hw;
 538         void __iomem    *reg;
 539         u8              shift;
 540         u8              width;
 541         u8              flags;
 542         const struct clk_div_table      *table;
 543         spinlock_t      *lock;
 544 };
 545
 546 #define clk_div_mask(width)     ((1 << (width)) - 1)
 547 #define to_clk_divider(_hw) container_of(_hw, struct clk_divider, hw)
 548
 549 #define CLK_DIVIDER_ONE_BASED           BIT(0)
 550 #define CLK_DIVIDER_POWER_OF_TWO        BIT(1)
 551 #define CLK_DIVIDER_ALLOW_ZERO          BIT(2)
 552 #define CLK_DIVIDER_HIWORD_MASK         BIT(3)
 553 #define CLK_DIVIDER_ROUND_CLOSEST       BIT(4)
 554 #define CLK_DIVIDER_READ_ONLY           BIT(5)
 555 #define CLK_DIVIDER_MAX_AT_ZERO         BIT(6)
 556 #define CLK_DIVIDER_BIG_ENDIAN          BIT(7)
 557
 558 extern const struct clk_ops clk_divider_ops;
 559 extern const struct clk_ops clk_divider_ro_ops;
 560
 561 unsigned long divider_recalc_rate(struct clk_hw *hw, unsigned long parent_rate,
 562                 unsigned int val, const struct clk_div_table *table,
 563                 unsigned long flags, unsigned long width);
 564 long divider_round_rate_parent(struct clk_hw *hw, struct clk_hw *parent,
 565                                unsigned long rate, unsigned long *prate,
 566                                const struct clk_div_table *table,
 567                                u8 width, unsigned long flags);
 568 long divider_ro_round_rate_parent(struct clk_hw *hw, struct clk_hw *parent,
 569                                   unsigned long rate, unsigned long *prate,
 570                                   const struct clk_div_table *table, u8 width,
 571                                   unsigned long flags, unsigned int val);
 572 int divider_get_val(unsigned long rate, unsigned long parent_rate,
 573                 const struct clk_div_table *table, u8 width,
 574                 unsigned long flags);
 575
 576 struct clk *clk_register_divider(struct device *dev, const char *name,
 577                 const char *parent_name, unsigned long flags,
 578                 void __iomem *reg, u8 shift, u8 width,
 579                 u8 clk_divider_flags, spinlock_t *lock);
 580 struct clk_hw *clk_hw_register_divider(struct device *dev, const char *name,
 581                 const char *parent_name, unsigned long flags,
 582                 void __iomem *reg, u8 shift, u8 width,
 583                 u8 clk_divider_flags, spinlock_t *lock);
 584 struct clk *clk_register_divider_table(struct device *dev, const char *name,
 585                 const char *parent_name, unsigned long flags,
 586                 void __iomem *reg, u8 shift, u8 width,
 587                 u8 clk_divider_flags, const struct clk_div_table *table,
 588                 spinlock_t *lock);
 589 struct clk_hw *clk_hw_register_divider_table(struct device *dev,
 590                 const char *name, const char *parent_name, unsigned long flags,
 591                 void __iomem *reg, u8 shift, u8 width,
 592                 u8 clk_divider_flags, const struct clk_div_table *table,
 593                 spinlock_t *lock);
 594 void clk_unregister_divider(struct clk *clk);
 595 void clk_hw_unregister_divider(struct clk_hw *hw);
 596
 597 /**
 598  * struct clk_mux - multiplexer clock
 599  *
 600  * @hw:         handle between common and hardware-specific interfaces
 601  * @reg:        register controlling multiplexer
 602  * @table:      array of register values corresponding to the parent index
 603  * @shift:      shift to multiplexer bit field
 604  * @mask:       mask of mutliplexer bit field
 605  * @flags:      hardware-specific flags
 606  * @lock:       register lock
 607  *
 608  * Clock with multiple selectable parents.  Implements .get_parent, .set_parent
 609  * and .recalc_rate
 610  *
 611  * Flags:
 612  * CLK_MUX_INDEX_ONE - register index starts at 1, not 0
 613  * CLK_MUX_INDEX_BIT - register index is a single bit (power of two)
 614  * CLK_MUX_HIWORD_MASK - The mux settings are only in lower 16-bit of this
 615  *      register, and mask of mux bits are in higher 16-bit of this register.
 616  *      While setting the mux bits, higher 16-bit should also be updated to
 617  *      indicate changing mux bits.
 618  * CLK_MUX_READ_ONLY - The mux registers can't be written, only read in the
 619  *      .get_parent clk_op.
 620  * CLK_MUX_ROUND_CLOSEST - Use the parent rate that is closest to the desired
 621  *      frequency.
 622  * CLK_MUX_BIG_ENDIAN - By default little endian register accesses are used for
 623  *      the mux register.  Setting this flag makes the register accesses big
 624  *      endian.
 625  */
 626 struct clk_mux {
 627         struct clk_hw   hw;
 628         void __iomem    *reg;
 629         u32             *table;
 630         u32             mask;
 631         u8              shift;
 632         u8              flags;
 633         spinlock_t      *lock;
 634 };
 635
 636 #define to_clk_mux(_hw) container_of(_hw, struct clk_mux, hw)
 637
 638 #define CLK_MUX_INDEX_ONE               BIT(0)
 639 #define CLK_MUX_INDEX_BIT               BIT(1)
 640 #define CLK_MUX_HIWORD_MASK             BIT(2)
 641 #define CLK_MUX_READ_ONLY               BIT(3) /* mux can't be changed */
 642 #define CLK_MUX_ROUND_CLOSEST           BIT(4)
 643 #define CLK_MUX_BIG_ENDIAN              BIT(5)
 644
 645 extern const struct clk_ops clk_mux_ops;
 646 extern const struct clk_ops clk_mux_ro_ops;
 647
 648 struct clk *clk_register_mux(struct device *dev, const char *name,
 649                 const char * const *parent_names, u8 num_parents,
 650                 unsigned long flags,
 651                 void __iomem *reg, u8 shift, u8 width,
 652                 u8 clk_mux_flags, spinlock_t *lock);
 653 struct clk_hw *clk_hw_register_mux(struct device *dev, const char *name,
 654                 const char * const *parent_names, u8 num_parents,
 655                 unsigned long flags,
 656                 void __iomem *reg, u8 shift, u8 width,
 657                 u8 clk_mux_flags, spinlock_t *lock);
 658
 659 struct clk *clk_register_mux_table(struct device *dev, const char *name,
 660                 const char * const *parent_names, u8 num_parents,
 661                 unsigned long flags,
 662                 void __iomem *reg, u8 shift, u32 mask,
 663                 u8 clk_mux_flags, u32 *table, spinlock_t *lock);
 664 struct clk_hw *clk_hw_register_mux_table(struct device *dev, const char *name,
 665                 const char * const *parent_names, u8 num_parents,
 666                 unsigned long flags,
 667                 void __iomem *reg, u8 shift, u32 mask,
 668                 u8 clk_mux_flags, u32 *table, spinlock_t *lock);
 669
 670 int clk_mux_val_to_index(struct clk_hw *hw, u32 *table, unsigned int flags,
 671                          unsigned int val);
 672 unsigned int clk_mux_index_to_val(u32 *table, unsigned int flags, u8 index);
 673
 674 void clk_unregister_mux(struct clk *clk);
 675 void clk_hw_unregister_mux(struct clk_hw *hw);
 676
 677 void of_fixed_factor_clk_setup(struct device_node *node);
 678
 679 /**
 680  * struct clk_fixed_factor - fixed multiplier and divider clock
 681  *
 682  * @hw:         handle between common and hardware-specific interfaces
 683  * @mult:       multiplier
 684  * @div:        divider
 685  *
 686  * Clock with a fixed multiplier and divider. The output frequency is the
 687  * parent clock rate divided by div and multiplied by mult.
 688  * Implements .recalc_rate, .set_rate and .round_rate
 689  */
 690
 691 struct clk_fixed_factor {
 692         struct clk_hw   hw;
 693         unsigned int    mult;
 694         unsigned int    div;
 695 };
 696
 697 #define to_clk_fixed_factor(_hw) container_of(_hw, struct clk_fixed_factor, hw)
 698
 699 extern const struct clk_ops clk_fixed_factor_ops;
 700 struct clk *clk_register_fixed_factor(struct device *dev, const char *name,
 701                 const char *parent_name, unsigned long flags,
 702                 unsigned int mult, unsigned int div);
 703 void clk_unregister_fixed_factor(struct clk *clk);
 704 struct clk_hw *clk_hw_register_fixed_factor(struct device *dev,
 705                 const char *name, const char *parent_name, unsigned long flags,
 706                 unsigned int mult, unsigned int div);
 707 void clk_hw_unregister_fixed_factor(struct clk_hw *hw);
 708
 709 /**
 710  * struct clk_fractional_divider - adjustable fractional divider clock
 711  *
 712  * @hw:         handle between common and hardware-specific interfaces
 713  * @reg:        register containing the divider
 714  * @mshift:     shift to the numerator bit field
 715  * @mwidth:     width of the numerator bit field
 716  * @nshift:     shift to the denominator bit field
 717  * @nwidth:     width of the denominator bit field
 718  * @lock:       register lock
 719  *
 720  * Clock with adjustable fractional divider affecting its output frequency.
 721  *
 722  * Flags:
 723  * CLK_FRAC_DIVIDER_ZERO_BASED - by default the numerator and denominator
 724  *      is the value read from the register. If CLK_FRAC_DIVIDER_ZERO_BASED
 725  *      is set then the numerator and denominator are both the value read
 726  *      plus one.
 727  * CLK_FRAC_DIVIDER_BIG_ENDIAN - By default little endian register accesses are
 728  *      used for the divider register.  Setting this flag makes the register
 729  *      accesses big endian.
 730  */
 731 struct clk_fractional_divider {
 732         struct clk_hw   hw;
 733         void __iomem    *reg;
 734         u8              mshift;
 735         u8              mwidth;
 736         u32             mmask;
 737         u8              nshift;
 738         u8              nwidth;
 739         u32             nmask;
 740         u8              flags;
 741         void            (*approximation)(struct clk_hw *hw,
 742                                 unsigned long rate, unsigned long *parent_rate,
 743                                 unsigned long *m, unsigned long *n);
 744         spinlock_t      *lock;
 745 };
 746
 747 #define to_clk_fd(_hw) container_of(_hw, struct clk_fractional_divider, hw)
 748
 749 #define CLK_FRAC_DIVIDER_ZERO_BASED             BIT(0)
 750 #define CLK_FRAC_DIVIDER_BIG_ENDIAN             BIT(1)
 751
 752 extern const struct clk_ops clk_fractional_divider_ops;
 753 struct clk *clk_register_fractional_divider(struct device *dev,
 754                 const char *name, const char *parent_name, unsigned long flags,
 755                 void __iomem *reg, u8 mshift, u8 mwidth, u8 nshift, u8 nwidth,
 756                 u8 clk_divider_flags, spinlock_t *lock);
 757 struct clk_hw *clk_hw_register_fractional_divider(struct device *dev,
 758                 const char *name, const char *parent_name, unsigned long flags,
 759                 void __iomem *reg, u8 mshift, u8 mwidth, u8 nshift, u8 nwidth,
 760                 u8 clk_divider_flags, spinlock_t *lock);
 761 void clk_hw_unregister_fractional_divider(struct clk_hw *hw);
 762
 763 /**
 764  * struct clk_multiplier - adjustable multiplier clock
 765  *
 766  * @hw:         handle between common and hardware-specific interfaces
 767  * @reg:        register containing the multiplier
 768  * @shift:      shift to the multiplier bit field
 769  * @width:      width of the multiplier bit field
 770  * @lock:       register lock
 771  *
 772  * Clock with an adjustable multiplier affecting its output frequency.
 773  * Implements .recalc_rate, .set_rate and .round_rate
 774  *
 775  * Flags:
 776  * CLK_MULTIPLIER_ZERO_BYPASS - By default, the multiplier is the value read
 777  *      from the register, with 0 being a valid value effectively
 778  *      zeroing the output clock rate. If CLK_MULTIPLIER_ZERO_BYPASS is
 779  *      set, then a null multiplier will be considered as a bypass,
 780  *      leaving the parent rate unmodified.
 781  * CLK_MULTIPLIER_ROUND_CLOSEST - Makes the best calculated divider to be
 782  *      rounded to the closest integer instead of the down one.
 783  * CLK_MULTIPLIER_BIG_ENDIAN - By default little endian register accesses are
 784  *      used for the multiplier register.  Setting this flag makes the register
 785  *      accesses big endian.
 786  */
 787 struct clk_multiplier {
 788         struct clk_hw   hw;
 789         void __iomem    *reg;
 790         u8              shift;
 791         u8              width;
 792         u8              flags;
 793         spinlock_t      *lock;
 794 };
 795
 796 #define to_clk_multiplier(_hw) container_of(_hw, struct clk_multiplier, hw)
 797
 798 #define CLK_MULTIPLIER_ZERO_BYPASS              BIT(0)
 799 #define CLK_MULTIPLIER_ROUND_CLOSEST    BIT(1)
 800 #define CLK_MULTIPLIER_BIG_ENDIAN               BIT(2)
 801
 802 extern const struct clk_ops clk_multiplier_ops;
 803
 804 /***
 805  * struct clk_composite - aggregate clock of mux, divider and gate clocks
 806  *
 807  * @hw:         handle between common and hardware-specific interfaces
 808  * @mux_hw:     handle between composite and hardware-specific mux clock
 809  * @rate_hw:    handle between composite and hardware-specific rate clock
 810  * @gate_hw:    handle between composite and hardware-specific gate clock
 811  * @mux_ops:    clock ops for mux
 812  * @rate_ops:   clock ops for rate
 813  * @gate_ops:   clock ops for gate
 814  */
 815 struct clk_composite {
 816         struct clk_hw   hw;
 817         struct clk_ops  ops;
 818
 819         struct clk_hw   *mux_hw;
 820         struct clk_hw   *rate_hw;
 821         struct clk_hw   *gate_hw;
 822
 823         const struct clk_ops    *mux_ops;
 824         const struct clk_ops    *rate_ops;
 825         const struct clk_ops    *gate_ops;
 826 };
 827
 828 #define to_clk_composite(_hw) container_of(_hw, struct clk_composite, hw)
 829
 830 struct clk *clk_register_composite(struct device *dev, const char *name,
 831                 const char * const *parent_names, int num_parents,
 832                 struct clk_hw *mux_hw, const struct clk_ops *mux_ops,
 833                 struct clk_hw *rate_hw, const struct clk_ops *rate_ops,
 834                 struct clk_hw *gate_hw, const struct clk_ops *gate_ops,
 835                 unsigned long flags);
 836 void clk_unregister_composite(struct clk *clk);
 837 struct clk_hw *clk_hw_register_composite(struct device *dev, const char *name,
 838                 const char * const *parent_names, int num_parents,
 839                 struct clk_hw *mux_hw, const struct clk_ops *mux_ops,
 840                 struct clk_hw *rate_hw, const struct clk_ops *rate_ops,
 841                 struct clk_hw *gate_hw, const struct clk_ops *gate_ops,
 842                 unsigned long flags);
 843 void clk_hw_unregister_composite(struct clk_hw *hw);
 844
 845 struct clk *clk_register(struct device *dev, struct clk_hw *hw);
 846 struct clk *devm_clk_register(struct device *dev, struct clk_hw *hw);
 847
 848 int __must_check clk_hw_register(struct device *dev, struct clk_hw *hw);
 849 int __must_check devm_clk_hw_register(struct device *dev, struct clk_hw *hw);
 850 int __must_check of_clk_hw_register(struct device_node *node, struct clk_hw *hw);
 851
 852 void clk_unregister(struct clk *clk);
 853 void devm_clk_unregister(struct device *dev, struct clk *clk);
 854
 855 void clk_hw_unregister(struct clk_hw *hw);
 856 void devm_clk_hw_unregister(struct device *dev, struct clk_hw *hw);
 857
 858 /* helper functions */
 859 const char *__clk_get_name(const struct clk *clk);
 860 const char *clk_hw_get_name(const struct clk_hw *hw);
 861 #ifdef CONFIG_COMMON_CLK
 862 struct clk_hw *__clk_get_hw(struct clk *clk);
 863 #else
 864 static inline struct clk_hw *__clk_get_hw(struct clk *clk)
 865 {
 866         return (struct clk_hw *)clk;
 867 }
 868 #endif
 869 unsigned int clk_hw_get_num_parents(const struct clk_hw *hw);
 870 struct clk_hw *clk_hw_get_parent(const struct clk_hw *hw);
 871 struct clk_hw *clk_hw_get_parent_by_index(const struct clk_hw *hw,
 872                                           unsigned int index);
 873 int clk_hw_get_parent_index(struct clk_hw *hw);
 874 int clk_hw_set_parent(struct clk_hw *hw, struct clk_hw *new_parent);
 875 unsigned int __clk_get_enable_count(struct clk *clk);
 876 unsigned long clk_hw_get_rate(const struct clk_hw *hw);
 877 unsigned long __clk_get_flags(struct clk *clk);
 878 unsigned long clk_hw_get_flags(const struct clk_hw *hw);
 879 #define clk_hw_can_set_rate_parent(hw) \
 880         (clk_hw_get_flags((hw)) & CLK_SET_RATE_PARENT)
 881
 882 bool clk_hw_is_prepared(const struct clk_hw *hw);
 883 bool clk_hw_rate_is_protected(const struct clk_hw *hw);
 884 bool clk_hw_is_enabled(const struct clk_hw *hw);
 885 bool __clk_is_enabled(struct clk *clk);
 886 struct clk *__clk_lookup(const char *name);
 887 int __clk_mux_determine_rate(struct clk_hw *hw,
 888                              struct clk_rate_request *req);
 889 int __clk_determine_rate(struct clk_hw *core, struct clk_rate_request *req);
 890 int __clk_mux_determine_rate_closest(struct clk_hw *hw,
 891                                      struct clk_rate_request *req);
 892 int clk_mux_determine_rate_flags(struct clk_hw *hw,
 893                                  struct clk_rate_request *req,
 894                                  unsigned long flags);
 895 void clk_hw_reparent(struct clk_hw *hw, struct clk_hw *new_parent);
 896 void clk_hw_set_rate_range(struct clk_hw *hw, unsigned long min_rate,
 897                            unsigned long max_rate);
 898
 899 static inline void __clk_hw_set_clk(struct clk_hw *dst, struct clk_hw *src)
 900 {
 901         dst->clk = src->clk;
 902         dst->core = src->core;
 903 }
 904
 905 static inline long divider_round_rate(struct clk_hw *hw, unsigned long rate,
 906                                       unsigned long *prate,
 907                                       const struct clk_div_table *table,
 908                                       u8 width, unsigned long flags)
 909 {
 910         return divider_round_rate_parent(hw, clk_hw_get_parent(hw),
 911                                          rate, prate, table, width, flags);
 912 }
 913
 914 static inline long divider_ro_round_rate(struct clk_hw *hw, unsigned long rate,
 915                                          unsigned long *prate,
 916                                          const struct clk_div_table *table,
 917                                          u8 width, unsigned long flags,
 918                                          unsigned int val)
 919 {
 920         return divider_ro_round_rate_parent(hw, clk_hw_get_parent(hw),
 921                                             rate, prate, table, width, flags,
 922                                             val);
 923 }
 924
 925 /*
 926  * FIXME clock api without lock protection
 927  */
 928 unsigned long clk_hw_round_rate(struct clk_hw *hw, unsigned long rate);
 929
 930 struct clk_onecell_data {
 931         struct clk **clks;
 932         unsigned int clk_num;
 933 };
 934
 935 struct clk_hw_onecell_data {
 936         unsigned int num;
 937         struct clk_hw *hws[];
 938 };
 939
 940 #define CLK_OF_DECLARE(name, compat, fn) OF_DECLARE_1(clk, name, compat, fn)
 941
 942 /*
 943  * Use this macro when you have a driver that requires two initialization
 944  * routines, one at of_clk_init(), and one at platform device probe
 945  */
 946 #define CLK_OF_DECLARE_DRIVER(name, compat, fn) \
 947         static void __init name##_of_clk_init_driver(struct device_node *np) \
 948         {                                                               \
 949                 of_node_clear_flag(np, OF_POPULATED);                   \
 950                 fn(np);                                                 \
 951         }                                                               \
 952         OF_DECLARE_1(clk, name, compat, name##_of_clk_init_driver)
 953
 954 #define CLK_HW_INIT(_name, _parent, _ops, _flags)               \
 955         (&(struct clk_init_data) {                              \
 956                 .flags          = _flags,                       \
 957                 .name           = _name,                        \
 958                 .parent_names   = (const char *[]) { _parent }, \
 959                 .num_parents    = 1,                            \
 960                 .ops            = _ops,                         \
 961         })
 962
 963 #define CLK_HW_INIT_HW(_name, _parent, _ops, _flags)                    \
 964         (&(struct clk_init_data) {                                      \
 965                 .flags          = _flags,                               \
 966                 .name           = _name,                                \
 967                 .parent_hws     = (const struct clk_hw*[]) { _parent }, \
 968                 .num_parents    = 1,                                    \
 969                 .ops            = _ops,                                 \
 970         })
 971
 972 /*
 973  * This macro is intended for drivers to be able to share the otherwise
 974  * individual struct clk_hw[] compound literals created by the compiler
 975  * when using CLK_HW_INIT_HW. It does NOT support multiple parents.
 976  */
 977 #define CLK_HW_INIT_HWS(_name, _parent, _ops, _flags)                   \
 978         (&(struct clk_init_data) {                                      \
 979                 .flags          = _flags,                               \
 980                 .name           = _name,                                \
 981                 .parent_hws     = _parent,                              \
 982                 .num_parents    = 1,                                    \
 983                 .ops            = _ops,                                 \
 984         })
 985
 986 #define CLK_HW_INIT_FW_NAME(_name, _parent, _ops, _flags)               \
 987         (&(struct clk_init_data) {                                      \
 988                 .flags          = _flags,                               \
 989                 .name           = _name,                                \
 990                 .parent_data    = (const struct clk_parent_data[]) {    \
 991                                         { .fw_name = _parent },         \
 992                                   },                                    \
 993                 .num_parents    = 1,                                    \
 994                 .ops            = _ops,                                 \
 995         })
 996
 997 #define CLK_HW_INIT_PARENTS(_name, _parents, _ops, _flags)      \
 998         (&(struct clk_init_data) {                              \
 999                 .flags          = _flags,                       \
1000                 .name           = _name,                        \
1001                 .parent_names   = _parents,                     \
1002                 .num_parents    = ARRAY_SIZE(_parents),         \
1003                 .ops            = _ops,                         \
1004         })
1005
1006 #define CLK_HW_INIT_PARENTS_HW(_name, _parents, _ops, _flags)   \
1007         (&(struct clk_init_data) {                              \
1008                 .flags          = _flags,                       \
1009                 .name           = _name,                        \
1010                 .parent_hws     = _parents,                     \
1011                 .num_parents    = ARRAY_SIZE(_parents),         \
1012                 .ops            = _ops,                         \
1013         })
1014
1015 #define CLK_HW_INIT_PARENTS_DATA(_name, _parents, _ops, _flags) \
1016         (&(struct clk_init_data) {                              \
1017                 .flags          = _flags,                       \
1018                 .name           = _name,                        \
1019                 .parent_data    = _parents,                     \
1020                 .num_parents    = ARRAY_SIZE(_parents),         \
1021                 .ops            = _ops,                         \
1022         })
1023
1024 #define CLK_HW_INIT_NO_PARENT(_name, _ops, _flags)      \
1025         (&(struct clk_init_data) {                      \
1026                 .flags          = _flags,               \
1027                 .name           = _name,                \
1028                 .parent_names   = NULL,                 \
1029                 .num_parents    = 0,                    \
1030                 .ops            = _ops,                 \
1031         })
1032
1033 #define CLK_FIXED_FACTOR(_struct, _name, _parent,                       \
1034                         _div, _mult, _flags)                            \
1035         struct clk_fixed_factor _struct = {                             \
1036                 .div            = _div,                                 \
1037                 .mult           = _mult,                                \
1038                 .hw.init        = CLK_HW_INIT(_name,                    \
1039                                               _parent,                  \
1040                                               &clk_fixed_factor_ops,    \
1041                                               _flags),                  \
1042         }
1043
1044 #define CLK_FIXED_FACTOR_HW(_struct, _name, _parent,                    \
1045                             _div, _mult, _flags)                        \
1046         struct clk_fixed_factor _struct = {                             \
1047                 .div            = _div,                                 \
1048                 .mult           = _mult,                                \
1049                 .hw.init        = CLK_HW_INIT_HW(_name,                 \
1050                                                  _parent,               \
1051                                                  &clk_fixed_factor_ops, \
1052                                                  _flags),               \
1053         }
1054
1055 /*
1056  * This macro allows the driver to reuse the _parent array for multiple
1057  * fixed factor clk declarations.
1058  */
1059 #define CLK_FIXED_FACTOR_HWS(_struct, _name, _parent,                   \
1060                              _div, _mult, _flags)                       \
1061         struct clk_fixed_factor _struct = {                             \
1062                 .div            = _div,                                 \
1063                 .mult           = _mult,                                \
1064                 .hw.init        = CLK_HW_INIT_HWS(_name,                \
1065                                                   _parent,              \
1066                                                   &clk_fixed_factor_ops, \
1067                                                   _flags),      \
1068         }
1069
1070 #define CLK_FIXED_FACTOR_FW_NAME(_struct, _name, _parent,               \
1071                                  _div, _mult, _flags)                   \
1072         struct clk_fixed_factor _struct = {                             \
1073                 .div            = _div,                                 \
1074                 .mult           = _mult,                                \
1075                 .hw.init        = CLK_HW_INIT_FW_NAME(_name,            \
1076                                                       _parent,          \
1077                                                       &clk_fixed_factor_ops, \
1078                                                       _flags),          \
1079         }
1080
1081 #ifdef CONFIG_OF
1082 int of_clk_add_provider(struct device_node *np,
1083                         struct clk *(*clk_src_get)(struct of_phandle_args *args,
1084                                                    void *data),
1085                         void *data);
1086 int of_clk_add_hw_provider(struct device_node *np,
1087                            struct clk_hw *(*get)(struct of_phandle_args *clkspec,
1088                                                  void *data),
1089                            void *data);
1090 int devm_of_clk_add_hw_provider(struct device *dev,
1091                            struct clk_hw *(*get)(struct of_phandle_args *clkspec,
1092                                                  void *data),
1093                            void *data);
1094 void of_clk_del_provider(struct device_node *np);
1095 void devm_of_clk_del_provider(struct device *dev);
1096 struct clk *of_clk_src_simple_get(struct of_phandle_args *clkspec,
1097                                   void *data);
1098 struct clk_hw *of_clk_hw_simple_get(struct of_phandle_args *clkspec,
1099                                     void *data);
1100 struct clk *of_clk_src_onecell_get(struct of_phandle_args *clkspec, void *data);
1101 struct clk_hw *of_clk_hw_onecell_get(struct of_phandle_args *clkspec,
1102                                      void *data);
1103 int of_clk_parent_fill(struct device_node *np, const char **parents,
1104                        unsigned int size);
1105 int of_clk_detect_critical(struct device_node *np, int index,
1106                             unsigned long *flags);
1107
1108 #else /* !CONFIG_OF */
1109
1110 static inline int of_clk_add_provider(struct device_node *np,
1111                         struct clk *(*clk_src_get)(struct of_phandle_args *args,
1112                                                    void *data),
1113                         void *data)
1114 {
1115         return 0;
1116 }
1117 static inline int of_clk_add_hw_provider(struct device_node *np,
1118                         struct clk_hw *(*get)(struct of_phandle_args *clkspec,
1119                                               void *data),
1120                         void *data)
1121 {
1122         return 0;
1123 }
1124 static inline int devm_of_clk_add_hw_provider(struct device *dev,
1125                            struct clk_hw *(*get)(struct of_phandle_args *clkspec,
1126                                                  void *data),
1127                            void *data)
1128 {
1129         return 0;
1130 }
1131 static inline void of_clk_del_provider(struct device_node *np) {}
1132 static inline void devm_of_clk_del_provider(struct device *dev) {}
1133 static inline struct clk *of_clk_src_simple_get(
1134         struct of_phandle_args *clkspec, void *data)
1135 {
1136         return ERR_PTR(-ENOENT);
1137 }
1138 static inline struct clk_hw *
1139 of_clk_hw_simple_get(struct of_phandle_args *clkspec, void *data)
1140 {
1141         return ERR_PTR(-ENOENT);
1142 }
1143 static inline struct clk *of_clk_src_onecell_get(
1144         struct of_phandle_args *clkspec, void *data)
1145 {
1146         return ERR_PTR(-ENOENT);
1147 }
1148 static inline struct clk_hw *
1149 of_clk_hw_onecell_get(struct of_phandle_args *clkspec, void *data)
1150 {
1151         return ERR_PTR(-ENOENT);
1152 }
1153 static inline int of_clk_parent_fill(struct device_node *np,
1154                                      const char **parents, unsigned int size)
1155 {
1156         return 0;
1157 }
1158 static inline int of_clk_detect_critical(struct device_node *np, int index,
1159                                           unsigned long *flags)
1160 {
1161         return 0;
1162 }
1163 #endif /* CONFIG_OF */
1164
1165 void clk_gate_restore_context(struct clk_hw *hw);
1166
1167 #endif /* CLK_PROVIDER_H */