lib/CodeGen/GlobalISel/IRTranslator.cpp

   1 //===-- llvm/CodeGen/GlobalISel/IRTranslator.cpp - IRTranslator --*- C++ -*-==//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 /// \file
  10 /// This file implements the IRTranslator class.
  11 //===----------------------------------------------------------------------===//
  12
  13 #include "llvm/CodeGen/GlobalISel/IRTranslator.h"
  14
  15 #include "llvm/ADT/ScopeExit.h"
  16 #include "llvm/ADT/SmallSet.h"
  17 #include "llvm/ADT/SmallVector.h"
  18 #include "llvm/Analysis/OptimizationDiagnosticInfo.h"
  19 #include "llvm/CodeGen/GlobalISel/CallLowering.h"
  20 #include "llvm/CodeGen/Analysis.h"
  21 #include "llvm/CodeGen/MachineFunction.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineModuleInfo.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/TargetPassConfig.h"
  26 #include "llvm/IR/Constant.h"
  27 #include "llvm/IR/DebugInfo.h"
  28 #include "llvm/IR/Function.h"
  29 #include "llvm/IR/GetElementPtrTypeIterator.h"
  30 #include "llvm/IR/IntrinsicInst.h"
  31 #include "llvm/IR/Type.h"
  32 #include "llvm/IR/Value.h"
  33 #include "llvm/Target/TargetFrameLowering.h"
  34 #include "llvm/Target/TargetIntrinsicInfo.h"
  35 #include "llvm/Target/TargetLowering.h"
  36
  37 #define DEBUG_TYPE "irtranslator"
  38
  39 using namespace llvm;
  40
  41 char IRTranslator::ID = 0;
  42 INITIALIZE_PASS_BEGIN(IRTranslator, DEBUG_TYPE, "IRTranslator LLVM IR -> MI",
  43                 false, false)
  44 INITIALIZE_PASS_DEPENDENCY(TargetPassConfig)
  45 INITIALIZE_PASS_END(IRTranslator, DEBUG_TYPE, "IRTranslator LLVM IR -> MI",
  46                 false, false)
  47
  48 static void reportTranslationError(MachineFunction &MF,
  49                                    const TargetPassConfig &TPC,
  50                                    OptimizationRemarkEmitter &ORE,
  51                                    OptimizationRemarkMissed &R) {
  52   MF.getProperties().set(MachineFunctionProperties::Property::FailedISel);
  53
  54   // Print the function name explicitly if we don't have a debug location (which
  55   // makes the diagnostic less useful) or if we're going to emit a raw error.
  56   if (!R.getLocation().isValid() || TPC.isGlobalISelAbortEnabled())
  57     R << (" (in function: " + MF.getName() + ")").str();
  58
  59   if (TPC.isGlobalISelAbortEnabled())
  60     report_fatal_error(R.getMsg());
  61   else
  62     ORE.emit(R);
  63 }
  64
  65 IRTranslator::IRTranslator() : MachineFunctionPass(ID), MRI(nullptr) {
  66   initializeIRTranslatorPass(*PassRegistry::getPassRegistry());
  67 }
  68
  69 void IRTranslator::getAnalysisUsage(AnalysisUsage &AU) const {
  70   AU.addRequired<TargetPassConfig>();
  71   MachineFunctionPass::getAnalysisUsage(AU);
  72 }
  73
  74
  75 unsigned IRTranslator::getOrCreateVReg(const Value &Val) {
  76   unsigned &ValReg = ValToVReg[&Val];
  77
  78   if (ValReg)
  79     return ValReg;
  80
  81   // Fill ValRegsSequence with the sequence of registers
  82   // we need to concat together to produce the value.
  83   assert(Val.getType()->isSized() &&
  84          "Don't know how to create an empty vreg");
  85   unsigned VReg = MRI->createGenericVirtualRegister(LLT{*Val.getType(), *DL});
  86   ValReg = VReg;
  87
  88   if (auto CV = dyn_cast<Constant>(&Val)) {
  89     bool Success = translate(*CV, VReg);
  90     if (!Success) {
  91       OptimizationRemarkMissed R("gisel-irtranslator", "GISelFailure",
  92                                  DebugLoc(),
  93                                  &MF->getFunction()->getEntryBlock());
  94       R << "unable to translate constant: " << ore::NV("Type", Val.getType());
  95       reportTranslationError(*MF, *TPC, *ORE, R);
  96       return VReg;
  97     }
  98   }
  99
 100   return VReg;
 101 }
 102
 103 int IRTranslator::getOrCreateFrameIndex(const AllocaInst &AI) {
 104   if (FrameIndices.find(&AI) != FrameIndices.end())
 105     return FrameIndices[&AI];
 106
 107   unsigned ElementSize = DL->getTypeStoreSize(AI.getAllocatedType());
 108   unsigned Size =
 109       ElementSize * cast<ConstantInt>(AI.getArraySize())->getZExtValue();
 110
 111   // Always allocate at least one byte.
 112   Size = std::max(Size, 1u);
 113
 114   unsigned Alignment = AI.getAlignment();
 115   if (!Alignment)
 116     Alignment = DL->getABITypeAlignment(AI.getAllocatedType());
 117
 118   int &FI = FrameIndices[&AI];
 119   FI = MF->getFrameInfo().CreateStackObject(Size, Alignment, false, &AI);
 120   return FI;
 121 }
 122
 123 unsigned IRTranslator::getMemOpAlignment(const Instruction &I) {
 124   unsigned Alignment = 0;
 125   Type *ValTy = nullptr;
 126   if (const StoreInst *SI = dyn_cast<StoreInst>(&I)) {
 127     Alignment = SI->getAlignment();
 128     ValTy = SI->getValueOperand()->getType();
 129   } else if (const LoadInst *LI = dyn_cast<LoadInst>(&I)) {
 130     Alignment = LI->getAlignment();
 131     ValTy = LI->getType();
 132   } else {
 133     OptimizationRemarkMissed R("gisel-irtranslator", "", &I);
 134     R << "unable to translate memop: " << ore::NV("Opcode", &I);
 135     reportTranslationError(*MF, *TPC, *ORE, R);
 136     return 1;
 137   }
 138
 139   return Alignment ? Alignment : DL->getABITypeAlignment(ValTy);
 140 }
 141
 142 MachineBasicBlock &IRTranslator::getOrCreateBB(const BasicBlock &BB) {
 143   MachineBasicBlock *&MBB = BBToMBB[&BB];
 144   if (!MBB) {
 145     MBB = MF->CreateMachineBasicBlock(&BB);
 146     MF->push_back(MBB);
 147
 148     if (BB.hasAddressTaken())
 149       MBB->setHasAddressTaken();
 150   }
 151   return *MBB;
 152 }
 153
 154 void IRTranslator::addMachineCFGPred(CFGEdge Edge, MachineBasicBlock *NewPred) {
 155   assert(NewPred && "new predecessor must be a real MachineBasicBlock");
 156   MachinePreds[Edge].push_back(NewPred);
 157 }
 158
 159 bool IRTranslator::translateBinaryOp(unsigned Opcode, const User &U,
 160                                      MachineIRBuilder &MIRBuilder) {
 161   // FIXME: handle signed/unsigned wrapping flags.
 162
 163   // Get or create a virtual register for each value.
 164   // Unless the value is a Constant => loadimm cst?
 165   // or inline constant each time?
 166   // Creation of a virtual register needs to have a size.
 167   unsigned Op0 = getOrCreateVReg(*U.getOperand(0));
 168   unsigned Op1 = getOrCreateVReg(*U.getOperand(1));
 169   unsigned Res = getOrCreateVReg(U);
 170   MIRBuilder.buildInstr(Opcode).addDef(Res).addUse(Op0).addUse(Op1);
 171   return true;
 172 }
 173
 174 bool IRTranslator::translateCompare(const User &U,
 175                                     MachineIRBuilder &MIRBuilder) {
 176   const CmpInst *CI = dyn_cast<CmpInst>(&U);
 177   unsigned Op0 = getOrCreateVReg(*U.getOperand(0));
 178   unsigned Op1 = getOrCreateVReg(*U.getOperand(1));
 179   unsigned Res = getOrCreateVReg(U);
 180   CmpInst::Predicate Pred =
 181       CI ? CI->getPredicate() : static_cast<CmpInst::Predicate>(
 182                                     cast<ConstantExpr>(U).getPredicate());
 183
 184   if (CmpInst::isIntPredicate(Pred))
 185     MIRBuilder.buildICmp(Pred, Res, Op0, Op1);
 186   else
 187     MIRBuilder.buildFCmp(Pred, Res, Op0, Op1);
 188
 189   return true;
 190 }
 191
 192 bool IRTranslator::translateRet(const User &U, MachineIRBuilder &MIRBuilder) {
 193   const ReturnInst &RI = cast<ReturnInst>(U);
 194   const Value *Ret = RI.getReturnValue();
 195   // The target may mess up with the insertion point, but
 196   // this is not important as a return is the last instruction
 197   // of the block anyway.
 198   return CLI->lowerReturn(MIRBuilder, Ret, !Ret ? 0 : getOrCreateVReg(*Ret));
 199 }
 200
 201 bool IRTranslator::translateBr(const User &U, MachineIRBuilder &MIRBuilder) {
 202   const BranchInst &BrInst = cast<BranchInst>(U);
 203   unsigned Succ = 0;
 204   if (!BrInst.isUnconditional()) {
 205     // We want a G_BRCOND to the true BB followed by an unconditional branch.
 206     unsigned Tst = getOrCreateVReg(*BrInst.getCondition());
 207     const BasicBlock &TrueTgt = *cast<BasicBlock>(BrInst.getSuccessor(Succ++));
 208     MachineBasicBlock &TrueBB = getOrCreateBB(TrueTgt);
 209     MIRBuilder.buildBrCond(Tst, TrueBB);
 210   }
 211
 212   const BasicBlock &BrTgt = *cast<BasicBlock>(BrInst.getSuccessor(Succ));
 213   MachineBasicBlock &TgtBB = getOrCreateBB(BrTgt);
 214   MIRBuilder.buildBr(TgtBB);
 215
 216   // Link successors.
 217   MachineBasicBlock &CurBB = MIRBuilder.getMBB();
 218   for (const BasicBlock *Succ : BrInst.successors())
 219     CurBB.addSuccessor(&getOrCreateBB(*Succ));
 220   return true;
 221 }
 222
 223 bool IRTranslator::translateSwitch(const User &U,
 224                                    MachineIRBuilder &MIRBuilder) {
 225   // For now, just translate as a chain of conditional branches.
 226   // FIXME: could we share most of the logic/code in
 227   // SelectionDAGBuilder::visitSwitch between SelectionDAG and GlobalISel?
 228   // At first sight, it seems most of the logic in there is independent of
 229   // SelectionDAG-specifics and a lot of work went in to optimize switch
 230   // lowering in there.
 231
 232   const SwitchInst &SwInst = cast<SwitchInst>(U);
 233   const unsigned SwCondValue = getOrCreateVReg(*SwInst.getCondition());
 234   const BasicBlock *OrigBB = SwInst.getParent();
 235
 236   LLT LLTi1 = LLT(*Type::getInt1Ty(U.getContext()), *DL);
 237   for (auto &CaseIt : SwInst.cases()) {
 238     const unsigned CaseValueReg = getOrCreateVReg(*CaseIt.getCaseValue());
 239     const unsigned Tst = MRI->createGenericVirtualRegister(LLTi1);
 240     MIRBuilder.buildICmp(CmpInst::ICMP_EQ, Tst, CaseValueReg, SwCondValue);
 241     MachineBasicBlock &CurMBB = MIRBuilder.getMBB();
 242     const BasicBlock *TrueBB = CaseIt.getCaseSuccessor();
 243     MachineBasicBlock &TrueMBB = getOrCreateBB(*TrueBB);
 244
 245     MIRBuilder.buildBrCond(Tst, TrueMBB);
 246     CurMBB.addSuccessor(&TrueMBB);
 247     addMachineCFGPred({OrigBB, TrueBB}, &CurMBB);
 248
 249     MachineBasicBlock *FalseMBB =
 250         MF->CreateMachineBasicBlock(SwInst.getParent());
 251     MF->push_back(FalseMBB);
 252     MIRBuilder.buildBr(*FalseMBB);
 253     CurMBB.addSuccessor(FalseMBB);
 254
 255     MIRBuilder.setMBB(*FalseMBB);
 256   }
 257   // handle default case
 258   const BasicBlock *DefaultBB = SwInst.getDefaultDest();
 259   MachineBasicBlock &DefaultMBB = getOrCreateBB(*DefaultBB);
 260   MIRBuilder.buildBr(DefaultMBB);
 261   MachineBasicBlock &CurMBB = MIRBuilder.getMBB();
 262   CurMBB.addSuccessor(&DefaultMBB);
 263   addMachineCFGPred({OrigBB, DefaultBB}, &CurMBB);
 264
 265   return true;
 266 }
 267
 268 bool IRTranslator::translateIndirectBr(const User &U,
 269                                        MachineIRBuilder &MIRBuilder) {
 270   const IndirectBrInst &BrInst = cast<IndirectBrInst>(U);
 271
 272   const unsigned Tgt = getOrCreateVReg(*BrInst.getAddress());
 273   MIRBuilder.buildBrIndirect(Tgt);
 274
 275   // Link successors.
 276   MachineBasicBlock &CurBB = MIRBuilder.getMBB();
 277   for (const BasicBlock *Succ : BrInst.successors())
 278     CurBB.addSuccessor(&getOrCreateBB(*Succ));
 279
 280   return true;
 281 }
 282
 283 bool IRTranslator::translateLoad(const User &U, MachineIRBuilder &MIRBuilder) {
 284   const LoadInst &LI = cast<LoadInst>(U);
 285
 286   auto Flags = LI.isVolatile() ? MachineMemOperand::MOVolatile
 287                                : MachineMemOperand::MONone;
 288   Flags |= MachineMemOperand::MOLoad;
 289
 290   unsigned Res = getOrCreateVReg(LI);
 291   unsigned Addr = getOrCreateVReg(*LI.getPointerOperand());
 292   LLT VTy{*LI.getType(), *DL}, PTy{*LI.getPointerOperand()->getType(), *DL};
 293   MIRBuilder.buildLoad(
 294       Res, Addr,
 295       *MF->getMachineMemOperand(MachinePointerInfo(LI.getPointerOperand()),
 296                                 Flags, DL->getTypeStoreSize(LI.getType()),
 297                                 getMemOpAlignment(LI), AAMDNodes(), nullptr,
 298                                 LI.getSynchScope(), LI.getOrdering()));
 299   return true;
 300 }
 301
 302 bool IRTranslator::translateStore(const User &U, MachineIRBuilder &MIRBuilder) {
 303   const StoreInst &SI = cast<StoreInst>(U);
 304   auto Flags = SI.isVolatile() ? MachineMemOperand::MOVolatile
 305                                : MachineMemOperand::MONone;
 306   Flags |= MachineMemOperand::MOStore;
 307
 308   unsigned Val = getOrCreateVReg(*SI.getValueOperand());
 309   unsigned Addr = getOrCreateVReg(*SI.getPointerOperand());
 310   LLT VTy{*SI.getValueOperand()->getType(), *DL},
 311       PTy{*SI.getPointerOperand()->getType(), *DL};
 312
 313   MIRBuilder.buildStore(
 314       Val, Addr,
 315       *MF->getMachineMemOperand(
 316           MachinePointerInfo(SI.getPointerOperand()), Flags,
 317           DL->getTypeStoreSize(SI.getValueOperand()->getType()),
 318           getMemOpAlignment(SI), AAMDNodes(), nullptr, SI.getSynchScope(),
 319           SI.getOrdering()));
 320   return true;
 321 }
 322
 323 bool IRTranslator::translateExtractValue(const User &U,
 324                                          MachineIRBuilder &MIRBuilder) {
 325   const Value *Src = U.getOperand(0);
 326   Type *Int32Ty = Type::getInt32Ty(U.getContext());
 327   SmallVector<Value *, 1> Indices;
 328
 329   // getIndexedOffsetInType is designed for GEPs, so the first index is the
 330   // usual array element rather than looking into the actual aggregate.
 331   Indices.push_back(ConstantInt::get(Int32Ty, 0));
 332
 333   if (const ExtractValueInst *EVI = dyn_cast<ExtractValueInst>(&U)) {
 334     for (auto Idx : EVI->indices())
 335       Indices.push_back(ConstantInt::get(Int32Ty, Idx));
 336   } else {
 337     for (unsigned i = 1; i < U.getNumOperands(); ++i)
 338       Indices.push_back(U.getOperand(i));
 339   }
 340
 341   uint64_t Offset = 8 * DL->getIndexedOffsetInType(Src->getType(), Indices);
 342
 343   unsigned Res = getOrCreateVReg(U);
 344   MIRBuilder.buildExtract(Res, Offset, getOrCreateVReg(*Src));
 345
 346   return true;
 347 }
 348
 349 bool IRTranslator::translateInsertValue(const User &U,
 350                                         MachineIRBuilder &MIRBuilder) {
 351   const Value *Src = U.getOperand(0);
 352   Type *Int32Ty = Type::getInt32Ty(U.getContext());
 353   SmallVector<Value *, 1> Indices;
 354
 355   // getIndexedOffsetInType is designed for GEPs, so the first index is the
 356   // usual array element rather than looking into the actual aggregate.
 357   Indices.push_back(ConstantInt::get(Int32Ty, 0));
 358
 359   if (const InsertValueInst *IVI = dyn_cast<InsertValueInst>(&U)) {
 360     for (auto Idx : IVI->indices())
 361       Indices.push_back(ConstantInt::get(Int32Ty, Idx));
 362   } else {
 363     for (unsigned i = 2; i < U.getNumOperands(); ++i)
 364       Indices.push_back(U.getOperand(i));
 365   }
 366
 367   uint64_t Offset = 8 * DL->getIndexedOffsetInType(Src->getType(), Indices);
 368
 369   unsigned Res = getOrCreateVReg(U);
 370   const Value &Inserted = *U.getOperand(1);
 371   MIRBuilder.buildInsert(Res, getOrCreateVReg(*Src), getOrCreateVReg(Inserted),
 372                          Offset);
 373
 374   return true;
 375 }
 376
 377 bool IRTranslator::translateSelect(const User &U,
 378                                    MachineIRBuilder &MIRBuilder) {
 379   MIRBuilder.buildSelect(getOrCreateVReg(U), getOrCreateVReg(*U.getOperand(0)),
 380                          getOrCreateVReg(*U.getOperand(1)),
 381                          getOrCreateVReg(*U.getOperand(2)));
 382   return true;
 383 }
 384
 385 bool IRTranslator::translateBitCast(const User &U,
 386                                     MachineIRBuilder &MIRBuilder) {
 387   if (LLT{*U.getOperand(0)->getType(), *DL} == LLT{*U.getType(), *DL}) {
 388     unsigned &Reg = ValToVReg[&U];
 389     if (Reg)
 390       MIRBuilder.buildCopy(Reg, getOrCreateVReg(*U.getOperand(0)));
 391     else
 392       Reg = getOrCreateVReg(*U.getOperand(0));
 393     return true;
 394   }
 395   return translateCast(TargetOpcode::G_BITCAST, U, MIRBuilder);
 396 }
 397
 398 bool IRTranslator::translateCast(unsigned Opcode, const User &U,
 399                                  MachineIRBuilder &MIRBuilder) {
 400   unsigned Op = getOrCreateVReg(*U.getOperand(0));
 401   unsigned Res = getOrCreateVReg(U);
 402   MIRBuilder.buildInstr(Opcode).addDef(Res).addUse(Op);
 403   return true;
 404 }
 405
 406 bool IRTranslator::translateGetElementPtr(const User &U,
 407                                           MachineIRBuilder &MIRBuilder) {
 408   // FIXME: support vector GEPs.
 409   if (U.getType()->isVectorTy())
 410     return false;
 411
 412   Value &Op0 = *U.getOperand(0);
 413   unsigned BaseReg = getOrCreateVReg(Op0);
 414   LLT PtrTy{*Op0.getType(), *DL};
 415   unsigned PtrSize = DL->getPointerSizeInBits(PtrTy.getAddressSpace());
 416   LLT OffsetTy = LLT::scalar(PtrSize);
 417
 418   int64_t Offset = 0;
 419   for (gep_type_iterator GTI = gep_type_begin(&U), E = gep_type_end(&U);
 420        GTI != E; ++GTI) {
 421     const Value *Idx = GTI.getOperand();
 422     if (StructType *StTy = GTI.getStructTypeOrNull()) {
 423       unsigned Field = cast<Constant>(Idx)->getUniqueInteger().getZExtValue();
 424       Offset += DL->getStructLayout(StTy)->getElementOffset(Field);
 425       continue;
 426     } else {
 427       uint64_t ElementSize = DL->getTypeAllocSize(GTI.getIndexedType());
 428
 429       // If this is a scalar constant or a splat vector of constants,
 430       // handle it quickly.
 431       if (const auto *CI = dyn_cast<ConstantInt>(Idx)) {
 432         Offset += ElementSize * CI->getSExtValue();
 433         continue;
 434       }
 435
 436       if (Offset != 0) {
 437         unsigned NewBaseReg = MRI->createGenericVirtualRegister(PtrTy);
 438         unsigned OffsetReg = MRI->createGenericVirtualRegister(OffsetTy);
 439         MIRBuilder.buildConstant(OffsetReg, Offset);
 440         MIRBuilder.buildGEP(NewBaseReg, BaseReg, OffsetReg);
 441
 442         BaseReg = NewBaseReg;
 443         Offset = 0;
 444       }
 445
 446       // N = N + Idx * ElementSize;
 447       unsigned ElementSizeReg = MRI->createGenericVirtualRegister(OffsetTy);
 448       MIRBuilder.buildConstant(ElementSizeReg, ElementSize);
 449
 450       unsigned IdxReg = getOrCreateVReg(*Idx);
 451       if (MRI->getType(IdxReg) != OffsetTy) {
 452         unsigned NewIdxReg = MRI->createGenericVirtualRegister(OffsetTy);
 453         MIRBuilder.buildSExtOrTrunc(NewIdxReg, IdxReg);
 454         IdxReg = NewIdxReg;
 455       }
 456
 457       unsigned OffsetReg = MRI->createGenericVirtualRegister(OffsetTy);
 458       MIRBuilder.buildMul(OffsetReg, ElementSizeReg, IdxReg);
 459
 460       unsigned NewBaseReg = MRI->createGenericVirtualRegister(PtrTy);
 461       MIRBuilder.buildGEP(NewBaseReg, BaseReg, OffsetReg);
 462       BaseReg = NewBaseReg;
 463     }
 464   }
 465
 466   if (Offset != 0) {
 467     unsigned OffsetReg = MRI->createGenericVirtualRegister(OffsetTy);
 468     MIRBuilder.buildConstant(OffsetReg, Offset);
 469     MIRBuilder.buildGEP(getOrCreateVReg(U), BaseReg, OffsetReg);
 470     return true;
 471   }
 472
 473   MIRBuilder.buildCopy(getOrCreateVReg(U), BaseReg);
 474   return true;
 475 }
 476
 477 bool IRTranslator::translateMemfunc(const CallInst &CI,
 478                                     MachineIRBuilder &MIRBuilder,
 479                                     unsigned ID) {
 480   LLT SizeTy{*CI.getArgOperand(2)->getType(), *DL};
 481   Type *DstTy = CI.getArgOperand(0)->getType();
 482   if (cast<PointerType>(DstTy)->getAddressSpace() != 0 ||
 483       SizeTy.getSizeInBits() != DL->getPointerSizeInBits(0))
 484     return false;
 485
 486   SmallVector<CallLowering::ArgInfo, 8> Args;
 487   for (int i = 0; i < 3; ++i) {
 488     const auto &Arg = CI.getArgOperand(i);
 489     Args.emplace_back(getOrCreateVReg(*Arg), Arg->getType());
 490   }
 491
 492   const char *Callee;
 493   switch (ID) {
 494   case Intrinsic::memmove:
 495   case Intrinsic::memcpy: {
 496     Type *SrcTy = CI.getArgOperand(1)->getType();
 497     if(cast<PointerType>(SrcTy)->getAddressSpace() != 0)
 498       return false;
 499     Callee = ID == Intrinsic::memcpy ? "memcpy" : "memmove";
 500     break;
 501   }
 502   case Intrinsic::memset:
 503     Callee = "memset";
 504     break;
 505   default:
 506     return false;
 507   }
 508
 509   return CLI->lowerCall(MIRBuilder, MachineOperand::CreateES(Callee),
 510                         CallLowering::ArgInfo(0, CI.getType()), Args);
 511 }
 512
 513 void IRTranslator::getStackGuard(unsigned DstReg,
 514                                  MachineIRBuilder &MIRBuilder) {
 515   const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 516   MRI->setRegClass(DstReg, TRI->getPointerRegClass(*MF));
 517   auto MIB = MIRBuilder.buildInstr(TargetOpcode::LOAD_STACK_GUARD);
 518   MIB.addDef(DstReg);
 519
 520   auto &TLI = *MF->getSubtarget().getTargetLowering();
 521   Value *Global = TLI.getSDagStackGuard(*MF->getFunction()->getParent());
 522   if (!Global)
 523     return;
 524
 525   MachinePointerInfo MPInfo(Global);
 526   MachineInstr::mmo_iterator MemRefs = MF->allocateMemRefsArray(1);
 527   auto Flags = MachineMemOperand::MOLoad | MachineMemOperand::MOInvariant |
 528                MachineMemOperand::MODereferenceable;
 529   *MemRefs =
 530       MF->getMachineMemOperand(MPInfo, Flags, DL->getPointerSizeInBits() / 8,
 531                                DL->getPointerABIAlignment());
 532   MIB.setMemRefs(MemRefs, MemRefs + 1);
 533 }
 534
 535 bool IRTranslator::translateOverflowIntrinsic(const CallInst &CI, unsigned Op,
 536                                               MachineIRBuilder &MIRBuilder) {
 537   LLT Ty{*CI.getOperand(0)->getType(), *DL};
 538   LLT s1 = LLT::scalar(1);
 539   unsigned Width = Ty.getSizeInBits();
 540   unsigned Res = MRI->createGenericVirtualRegister(Ty);
 541   unsigned Overflow = MRI->createGenericVirtualRegister(s1);
 542   auto MIB = MIRBuilder.buildInstr(Op)
 543                  .addDef(Res)
 544                  .addDef(Overflow)
 545                  .addUse(getOrCreateVReg(*CI.getOperand(0)))
 546                  .addUse(getOrCreateVReg(*CI.getOperand(1)));
 547
 548   if (Op == TargetOpcode::G_UADDE || Op == TargetOpcode::G_USUBE) {
 549     unsigned Zero = MRI->createGenericVirtualRegister(s1);
 550     EntryBuilder.buildConstant(Zero, 0);
 551     MIB.addUse(Zero);
 552   }
 553
 554   MIRBuilder.buildSequence(getOrCreateVReg(CI), Res, 0, Overflow, Width);
 555   return true;
 556 }
 557
 558 bool IRTranslator::translateKnownIntrinsic(const CallInst &CI, Intrinsic::ID ID,
 559                                            MachineIRBuilder &MIRBuilder) {
 560   switch (ID) {
 561   default:
 562     break;
 563   case Intrinsic::lifetime_start:
 564   case Intrinsic::lifetime_end:
 565     // Stack coloring is not enabled in O0 (which we care about now) so we can
 566     // drop these. Make sure someone notices when we start compiling at higher
 567     // opts though.
 568     if (MF->getTarget().getOptLevel() != CodeGenOpt::None)
 569       return false;
 570     return true;
 571   case Intrinsic::dbg_declare: {
 572     const DbgDeclareInst &DI = cast<DbgDeclareInst>(CI);
 573     assert(DI.getVariable() && "Missing variable");
 574
 575     const Value *Address = DI.getAddress();
 576     if (!Address || isa<UndefValue>(Address)) {
 577       DEBUG(dbgs() << "Dropping debug info for " << DI << "\n");
 578       return true;
 579     }
 580
 581     unsigned Reg = getOrCreateVReg(*Address);
 582     auto RegDef = MRI->def_instr_begin(Reg);
 583     assert(DI.getVariable()->isValidLocationForIntrinsic(
 584                MIRBuilder.getDebugLoc()) &&
 585            "Expected inlined-at fields to agree");
 586
 587     if (RegDef != MRI->def_instr_end() &&
 588         RegDef->getOpcode() == TargetOpcode::G_FRAME_INDEX) {
 589       MIRBuilder.buildFIDbgValue(RegDef->getOperand(1).getIndex(),
 590                                  DI.getVariable(), DI.getExpression());
 591     } else
 592       MIRBuilder.buildDirectDbgValue(Reg, DI.getVariable(), DI.getExpression());
 593     return true;
 594   }
 595   case Intrinsic::vaend:
 596     // No target I know of cares about va_end. Certainly no in-tree target
 597     // does. Simplest intrinsic ever!
 598     return true;
 599   case Intrinsic::vastart: {
 600     auto &TLI = *MF->getSubtarget().getTargetLowering();
 601     Value *Ptr = CI.getArgOperand(0);
 602     unsigned ListSize = TLI.getVaListSizeInBits(*DL) / 8;
 603
 604     MIRBuilder.buildInstr(TargetOpcode::G_VASTART)
 605         .addUse(getOrCreateVReg(*Ptr))
 606         .addMemOperand(MF->getMachineMemOperand(
 607             MachinePointerInfo(Ptr), MachineMemOperand::MOStore, ListSize, 0));
 608     return true;
 609   }
 610   case Intrinsic::dbg_value: {
 611     // This form of DBG_VALUE is target-independent.
 612     const DbgValueInst &DI = cast<DbgValueInst>(CI);
 613     const Value *V = DI.getValue();
 614     assert(DI.getVariable()->isValidLocationForIntrinsic(
 615                MIRBuilder.getDebugLoc()) &&
 616            "Expected inlined-at fields to agree");
 617     if (!V) {
 618       // Currently the optimizer can produce this; insert an undef to
 619       // help debugging.  Probably the optimizer should not do this.
 620       MIRBuilder.buildIndirectDbgValue(0, DI.getOffset(), DI.getVariable(),
 621                                        DI.getExpression());
 622     } else if (const auto *CI = dyn_cast<Constant>(V)) {
 623       MIRBuilder.buildConstDbgValue(*CI, DI.getOffset(), DI.getVariable(),
 624                                     DI.getExpression());
 625     } else {
 626       unsigned Reg = getOrCreateVReg(*V);
 627       // FIXME: This does not handle register-indirect values at offset 0. The
 628       // direct/indirect thing shouldn't really be handled by something as
 629       // implicit as reg+noreg vs reg+imm in the first palce, but it seems
 630       // pretty baked in right now.
 631       if (DI.getOffset() != 0)
 632         MIRBuilder.buildIndirectDbgValue(Reg, DI.getOffset(), DI.getVariable(),
 633                                          DI.getExpression());
 634       else
 635         MIRBuilder.buildDirectDbgValue(Reg, DI.getVariable(),
 636                                        DI.getExpression());
 637     }
 638     return true;
 639   }
 640   case Intrinsic::uadd_with_overflow:
 641     return translateOverflowIntrinsic(CI, TargetOpcode::G_UADDE, MIRBuilder);
 642   case Intrinsic::sadd_with_overflow:
 643     return translateOverflowIntrinsic(CI, TargetOpcode::G_SADDO, MIRBuilder);
 644   case Intrinsic::usub_with_overflow:
 645     return translateOverflowIntrinsic(CI, TargetOpcode::G_USUBE, MIRBuilder);
 646   case Intrinsic::ssub_with_overflow:
 647     return translateOverflowIntrinsic(CI, TargetOpcode::G_SSUBO, MIRBuilder);
 648   case Intrinsic::umul_with_overflow:
 649     return translateOverflowIntrinsic(CI, TargetOpcode::G_UMULO, MIRBuilder);
 650   case Intrinsic::smul_with_overflow:
 651     return translateOverflowIntrinsic(CI, TargetOpcode::G_SMULO, MIRBuilder);
 652   case Intrinsic::pow:
 653     MIRBuilder.buildInstr(TargetOpcode::G_FPOW)
 654         .addDef(getOrCreateVReg(CI))
 655         .addUse(getOrCreateVReg(*CI.getArgOperand(0)))
 656         .addUse(getOrCreateVReg(*CI.getArgOperand(1)));
 657     return true;
 658   case Intrinsic::memcpy:
 659   case Intrinsic::memmove:
 660   case Intrinsic::memset:
 661     return translateMemfunc(CI, MIRBuilder, ID);
 662   case Intrinsic::eh_typeid_for: {
 663     GlobalValue *GV = ExtractTypeInfo(CI.getArgOperand(0));
 664     unsigned Reg = getOrCreateVReg(CI);
 665     unsigned TypeID = MF->getTypeIDFor(GV);
 666     MIRBuilder.buildConstant(Reg, TypeID);
 667     return true;
 668   }
 669   case Intrinsic::objectsize: {
 670     // If we don't know by now, we're never going to know.
 671     const ConstantInt *Min = cast<ConstantInt>(CI.getArgOperand(1));
 672
 673     MIRBuilder.buildConstant(getOrCreateVReg(CI), Min->isZero() ? -1ULL : 0);
 674     return true;
 675   }
 676   case Intrinsic::stackguard:
 677     getStackGuard(getOrCreateVReg(CI), MIRBuilder);
 678     return true;
 679   case Intrinsic::stackprotector: {
 680     LLT PtrTy{*CI.getArgOperand(0)->getType(), *DL};
 681     unsigned GuardVal = MRI->createGenericVirtualRegister(PtrTy);
 682     getStackGuard(GuardVal, MIRBuilder);
 683
 684     AllocaInst *Slot = cast<AllocaInst>(CI.getArgOperand(1));
 685     MIRBuilder.buildStore(
 686         GuardVal, getOrCreateVReg(*Slot),
 687         *MF->getMachineMemOperand(
 688             MachinePointerInfo::getFixedStack(*MF,
 689                                               getOrCreateFrameIndex(*Slot)),
 690             MachineMemOperand::MOStore | MachineMemOperand::MOVolatile,
 691             PtrTy.getSizeInBits() / 8, 8));
 692     return true;
 693   }
 694   }
 695   return false;
 696 }
 697
 698 bool IRTranslator::translateCall(const User &U, MachineIRBuilder &MIRBuilder) {
 699   const CallInst &CI = cast<CallInst>(U);
 700   auto TII = MF->getTarget().getIntrinsicInfo();
 701   const Function *F = CI.getCalledFunction();
 702
 703   if (CI.isInlineAsm())
 704     return false;
 705
 706   if (!F || !F->isIntrinsic()) {
 707     unsigned Res = CI.getType()->isVoidTy() ? 0 : getOrCreateVReg(CI);
 708     SmallVector<unsigned, 8> Args;
 709     for (auto &Arg: CI.arg_operands())
 710       Args.push_back(getOrCreateVReg(*Arg));
 711
 712     return CLI->lowerCall(MIRBuilder, CI, Res, Args, [&]() {
 713       return getOrCreateVReg(*CI.getCalledValue());
 714     });
 715   }
 716
 717   Intrinsic::ID ID = F->getIntrinsicID();
 718   if (TII && ID == Intrinsic::not_intrinsic)
 719     ID = static_cast<Intrinsic::ID>(TII->getIntrinsicID(F));
 720
 721   assert(ID != Intrinsic::not_intrinsic && "unknown intrinsic");
 722
 723   if (translateKnownIntrinsic(CI, ID, MIRBuilder))
 724     return true;
 725
 726   unsigned Res = CI.getType()->isVoidTy() ? 0 : getOrCreateVReg(CI);
 727   MachineInstrBuilder MIB =
 728       MIRBuilder.buildIntrinsic(ID, Res, !CI.doesNotAccessMemory());
 729
 730   for (auto &Arg : CI.arg_operands()) {
 731     if (ConstantInt *CI = dyn_cast<ConstantInt>(Arg))
 732       MIB.addImm(CI->getSExtValue());
 733     else
 734       MIB.addUse(getOrCreateVReg(*Arg));
 735   }
 736   return true;
 737 }
 738
 739 bool IRTranslator::translateInvoke(const User &U,
 740                                    MachineIRBuilder &MIRBuilder) {
 741   const InvokeInst &I = cast<InvokeInst>(U);
 742   MCContext &Context = MF->getContext();
 743
 744   const BasicBlock *ReturnBB = I.getSuccessor(0);
 745   const BasicBlock *EHPadBB = I.getSuccessor(1);
 746
 747   const Value *Callee(I.getCalledValue());
 748   const Function *Fn = dyn_cast<Function>(Callee);
 749   if (isa<InlineAsm>(Callee))
 750     return false;
 751
 752   // FIXME: support invoking patchpoint and statepoint intrinsics.
 753   if (Fn && Fn->isIntrinsic())
 754     return false;
 755
 756   // FIXME: support whatever these are.
 757   if (I.countOperandBundlesOfType(LLVMContext::OB_deopt))
 758     return false;
 759
 760   // FIXME: support Windows exception handling.
 761   if (!isa<LandingPadInst>(EHPadBB->front()))
 762     return false;
 763
 764
 765   // Emit the actual call, bracketed by EH_LABELs so that the MF knows about
 766   // the region covered by the try.
 767   MCSymbol *BeginSymbol = Context.createTempSymbol();
 768   MIRBuilder.buildInstr(TargetOpcode::EH_LABEL).addSym(BeginSymbol);
 769
 770   unsigned Res = I.getType()->isVoidTy() ? 0 : getOrCreateVReg(I);
 771   SmallVector<unsigned, 8> Args;
 772   for (auto &Arg: I.arg_operands())
 773     Args.push_back(getOrCreateVReg(*Arg));
 774
 775  CLI->lowerCall(MIRBuilder, I, Res, Args,
 776                  [&]() { return getOrCreateVReg(*I.getCalledValue()); });
 777
 778   MCSymbol *EndSymbol = Context.createTempSymbol();
 779   MIRBuilder.buildInstr(TargetOpcode::EH_LABEL).addSym(EndSymbol);
 780
 781   // FIXME: track probabilities.
 782   MachineBasicBlock &EHPadMBB = getOrCreateBB(*EHPadBB),
 783                     &ReturnMBB = getOrCreateBB(*ReturnBB);
 784   MF->addInvoke(&EHPadMBB, BeginSymbol, EndSymbol);
 785   MIRBuilder.getMBB().addSuccessor(&ReturnMBB);
 786   MIRBuilder.getMBB().addSuccessor(&EHPadMBB);
 787   MIRBuilder.buildBr(ReturnMBB);
 788
 789   return true;
 790 }
 791
 792 bool IRTranslator::translateLandingPad(const User &U,
 793                                        MachineIRBuilder &MIRBuilder) {
 794   const LandingPadInst &LP = cast<LandingPadInst>(U);
 795
 796   MachineBasicBlock &MBB = MIRBuilder.getMBB();
 797   addLandingPadInfo(LP, MBB);
 798
 799   MBB.setIsEHPad();
 800
 801   // If there aren't registers to copy the values into (e.g., during SjLj
 802   // exceptions), then don't bother.
 803   auto &TLI = *MF->getSubtarget().getTargetLowering();
 804   const Constant *PersonalityFn = MF->getFunction()->getPersonalityFn();
 805   if (TLI.getExceptionPointerRegister(PersonalityFn) == 0 &&
 806       TLI.getExceptionSelectorRegister(PersonalityFn) == 0)
 807     return true;
 808
 809   // If landingpad's return type is token type, we don't create DAG nodes
 810   // for its exception pointer and selector value. The extraction of exception
 811   // pointer or selector value from token type landingpads is not currently
 812   // supported.
 813   if (LP.getType()->isTokenTy())
 814     return true;
 815
 816   // Add a label to mark the beginning of the landing pad.  Deletion of the
 817   // landing pad can thus be detected via the MachineModuleInfo.
 818   MIRBuilder.buildInstr(TargetOpcode::EH_LABEL)
 819     .addSym(MF->addLandingPad(&MBB));
 820
 821   SmallVector<LLT, 2> Tys;
 822   for (Type *Ty : cast<StructType>(LP.getType())->elements())
 823     Tys.push_back(LLT{*Ty, *DL});
 824   assert(Tys.size() == 2 && "Only two-valued landingpads are supported");
 825
 826   // Mark exception register as live in.
 827   SmallVector<unsigned, 2> Regs;
 828   SmallVector<uint64_t, 2> Offsets;
 829   if (unsigned Reg = TLI.getExceptionPointerRegister(PersonalityFn)) {
 830     MBB.addLiveIn(Reg);
 831     unsigned VReg = MRI->createGenericVirtualRegister(Tys[0]);
 832     MIRBuilder.buildCopy(VReg, Reg);
 833     Regs.push_back(VReg);
 834     Offsets.push_back(0);
 835   }
 836
 837   if (unsigned Reg = TLI.getExceptionSelectorRegister(PersonalityFn)) {
 838     MBB.addLiveIn(Reg);
 839
 840     // N.b. the exception selector register always has pointer type and may not
 841     // match the actual IR-level type in the landingpad so an extra cast is
 842     // needed.
 843     unsigned PtrVReg = MRI->createGenericVirtualRegister(Tys[0]);
 844     MIRBuilder.buildCopy(PtrVReg, Reg);
 845
 846     unsigned VReg = MRI->createGenericVirtualRegister(Tys[1]);
 847     MIRBuilder.buildInstr(TargetOpcode::G_PTRTOINT)
 848         .addDef(VReg)
 849         .addUse(PtrVReg);
 850     Regs.push_back(VReg);
 851     Offsets.push_back(Tys[0].getSizeInBits());
 852   }
 853
 854   MIRBuilder.buildSequence(getOrCreateVReg(LP), Regs, Offsets);
 855   return true;
 856 }
 857
 858 bool IRTranslator::translateAlloca(const User &U,
 859                                    MachineIRBuilder &MIRBuilder) {
 860   auto &AI = cast<AllocaInst>(U);
 861
 862   if (AI.isStaticAlloca()) {
 863     unsigned Res = getOrCreateVReg(AI);
 864     int FI = getOrCreateFrameIndex(AI);
 865     MIRBuilder.buildFrameIndex(Res, FI);
 866     return true;
 867   }
 868
 869   // Now we're in the harder dynamic case.
 870   Type *Ty = AI.getAllocatedType();
 871   unsigned Align =
 872       std::max((unsigned)DL->getPrefTypeAlignment(Ty), AI.getAlignment());
 873
 874   unsigned NumElts = getOrCreateVReg(*AI.getArraySize());
 875
 876   LLT IntPtrTy = LLT::scalar(DL->getPointerSizeInBits());
 877   if (MRI->getType(NumElts) != IntPtrTy) {
 878     unsigned ExtElts = MRI->createGenericVirtualRegister(IntPtrTy);
 879     MIRBuilder.buildZExtOrTrunc(ExtElts, NumElts);
 880     NumElts = ExtElts;
 881   }
 882
 883   unsigned AllocSize = MRI->createGenericVirtualRegister(IntPtrTy);
 884   unsigned TySize = MRI->createGenericVirtualRegister(IntPtrTy);
 885   MIRBuilder.buildConstant(TySize, -DL->getTypeAllocSize(Ty));
 886   MIRBuilder.buildMul(AllocSize, NumElts, TySize);
 887
 888   LLT PtrTy = LLT{*AI.getType(), *DL};
 889   auto &TLI = *MF->getSubtarget().getTargetLowering();
 890   unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
 891
 892   unsigned SPTmp = MRI->createGenericVirtualRegister(PtrTy);
 893   MIRBuilder.buildCopy(SPTmp, SPReg);
 894
 895   unsigned AllocTmp = MRI->createGenericVirtualRegister(PtrTy);
 896   MIRBuilder.buildGEP(AllocTmp, SPTmp, AllocSize);
 897
 898   // Handle alignment. We have to realign if the allocation granule was smaller
 899   // than stack alignment, or the specific alloca requires more than stack
 900   // alignment.
 901   unsigned StackAlign =
 902       MF->getSubtarget().getFrameLowering()->getStackAlignment();
 903   Align = std::max(Align, StackAlign);
 904   if (Align > StackAlign || DL->getTypeAllocSize(Ty) % StackAlign != 0) {
 905     // Round the size of the allocation up to the stack alignment size
 906     // by add SA-1 to the size. This doesn't overflow because we're computing
 907     // an address inside an alloca.
 908     unsigned AlignedAlloc = MRI->createGenericVirtualRegister(PtrTy);
 909     MIRBuilder.buildPtrMask(AlignedAlloc, AllocTmp, Log2_32(Align));
 910     AllocTmp = AlignedAlloc;
 911   }
 912
 913   MIRBuilder.buildCopy(SPReg, AllocTmp);
 914   MIRBuilder.buildCopy(getOrCreateVReg(AI), AllocTmp);
 915
 916   MF->getFrameInfo().CreateVariableSizedObject(Align ? Align : 1, &AI);
 917   assert(MF->getFrameInfo().hasVarSizedObjects());
 918   return true;
 919 }
 920
 921 bool IRTranslator::translateVAArg(const User &U, MachineIRBuilder &MIRBuilder) {
 922   // FIXME: We may need more info about the type. Because of how LLT works,
 923   // we're completely discarding the i64/double distinction here (amongst
 924   // others). Fortunately the ABIs I know of where that matters don't use va_arg
 925   // anyway but that's not guaranteed.
 926   MIRBuilder.buildInstr(TargetOpcode::G_VAARG)
 927     .addDef(getOrCreateVReg(U))
 928     .addUse(getOrCreateVReg(*U.getOperand(0)))
 929     .addImm(DL->getABITypeAlignment(U.getType()));
 930   return true;
 931 }
 932
 933 bool IRTranslator::translatePHI(const User &U, MachineIRBuilder &MIRBuilder) {
 934   const PHINode &PI = cast<PHINode>(U);
 935   auto MIB = MIRBuilder.buildInstr(TargetOpcode::PHI);
 936   MIB.addDef(getOrCreateVReg(PI));
 937
 938   PendingPHIs.emplace_back(&PI, MIB.getInstr());
 939   return true;
 940 }
 941
 942 void IRTranslator::finishPendingPhis() {
 943   for (std::pair<const PHINode *, MachineInstr *> &Phi : PendingPHIs) {
 944     const PHINode *PI = Phi.first;
 945     MachineInstrBuilder MIB(*MF, Phi.second);
 946
 947     // All MachineBasicBlocks exist, add them to the PHI. We assume IRTranslator
 948     // won't create extra control flow here, otherwise we need to find the
 949     // dominating predecessor here (or perhaps force the weirder IRTranslators
 950     // to provide a simple boundary).
 951     SmallSet<const BasicBlock *, 4> HandledPreds;
 952
 953     for (unsigned i = 0; i < PI->getNumIncomingValues(); ++i) {
 954       auto IRPred = PI->getIncomingBlock(i);
 955       if (HandledPreds.count(IRPred))
 956         continue;
 957
 958       HandledPreds.insert(IRPred);
 959       unsigned ValReg = getOrCreateVReg(*PI->getIncomingValue(i));
 960       for (auto Pred : getMachinePredBBs({IRPred, PI->getParent()})) {
 961         assert(Pred->isSuccessor(MIB->getParent()) &&
 962                "incorrect CFG at MachineBasicBlock level");
 963         MIB.addUse(ValReg);
 964         MIB.addMBB(Pred);
 965       }
 966     }
 967   }
 968 }
 969
 970 bool IRTranslator::translate(const Instruction &Inst) {
 971   CurBuilder.setDebugLoc(Inst.getDebugLoc());
 972   switch(Inst.getOpcode()) {
 973 #define HANDLE_INST(NUM, OPCODE, CLASS) \
 974     case Instruction::OPCODE: return translate##OPCODE(Inst, CurBuilder);
 975 #include "llvm/IR/Instruction.def"
 976   default:
 977     if (!TPC->isGlobalISelAbortEnabled())
 978       return false;
 979     llvm_unreachable("unknown opcode");
 980   }
 981 }
 982
 983 bool IRTranslator::translate(const Constant &C, unsigned Reg) {
 984   if (auto CI = dyn_cast<ConstantInt>(&C))
 985     EntryBuilder.buildConstant(Reg, *CI);
 986   else if (auto CF = dyn_cast<ConstantFP>(&C))
 987     EntryBuilder.buildFConstant(Reg, *CF);
 988   else if (isa<UndefValue>(C))
 989     EntryBuilder.buildInstr(TargetOpcode::IMPLICIT_DEF).addDef(Reg);
 990   else if (isa<ConstantPointerNull>(C))
 991     EntryBuilder.buildConstant(Reg, 0);
 992   else if (auto GV = dyn_cast<GlobalValue>(&C))
 993     EntryBuilder.buildGlobalValue(Reg, GV);
 994   else if (auto CE = dyn_cast<ConstantExpr>(&C)) {
 995     switch(CE->getOpcode()) {
 996 #define HANDLE_INST(NUM, OPCODE, CLASS)                         \
 997       case Instruction::OPCODE: return translate##OPCODE(*CE, EntryBuilder);
 998 #include "llvm/IR/Instruction.def"
 999     default:
1000       if (!TPC->isGlobalISelAbortEnabled())
1001         return false;
1002       llvm_unreachable("unknown opcode");
1003     }
1004   } else if (!TPC->isGlobalISelAbortEnabled())
1005     return false;
1006   else
1007     llvm_unreachable("unhandled constant kind");
1008
1009   return true;
1010 }
1011
1012 void IRTranslator::finalizeFunction() {
1013   // Release the memory used by the different maps we
1014   // needed during the translation.
1015   PendingPHIs.clear();
1016   ValToVReg.clear();
1017   FrameIndices.clear();
1018   Constants.clear();
1019   MachinePreds.clear();
1020 }
1021
1022 bool IRTranslator::runOnMachineFunction(MachineFunction &CurMF) {
1023   MF = &CurMF;
1024   const Function &F = *MF->getFunction();
1025   if (F.empty())
1026     return false;
1027   CLI = MF->getSubtarget().getCallLowering();
1028   CurBuilder.setMF(*MF);
1029   EntryBuilder.setMF(*MF);
1030   MRI = &MF->getRegInfo();
1031   DL = &F.getParent()->getDataLayout();
1032   TPC = &getAnalysis<TargetPassConfig>();
1033   ORE = make_unique<OptimizationRemarkEmitter>(&F);
1034
1035   assert(PendingPHIs.empty() && "stale PHIs");
1036
1037   // Release the per-function state when we return, whether we succeeded or not.
1038   auto FinalizeOnReturn = make_scope_exit([this]() { finalizeFunction(); });
1039
1040   // Setup a separate basic-block for the arguments and constants, falling
1041   // through to the IR-level Function's entry block.
1042   MachineBasicBlock *EntryBB = MF->CreateMachineBasicBlock();
1043   MF->push_back(EntryBB);
1044   EntryBB->addSuccessor(&getOrCreateBB(F.front()));
1045   EntryBuilder.setMBB(*EntryBB);
1046
1047   // Lower the actual args into this basic block.
1048   SmallVector<unsigned, 8> VRegArgs;
1049   for (const Argument &Arg: F.args())
1050     VRegArgs.push_back(getOrCreateVReg(Arg));
1051   if (!CLI->lowerFormalArguments(EntryBuilder, F, VRegArgs)) {
1052     OptimizationRemarkMissed R("gisel-irtranslator", "GISelFailure", DebugLoc(),
1053                                &MF->getFunction()->getEntryBlock());
1054     R << "unable to lower arguments: " << ore::NV("Prototype", F.getType());
1055     reportTranslationError(*MF, *TPC, *ORE, R);
1056     return false;
1057   }
1058
1059   // And translate the function!
1060   for (const BasicBlock &BB: F) {
1061     MachineBasicBlock &MBB = getOrCreateBB(BB);
1062     // Set the insertion point of all the following translations to
1063     // the end of this basic block.
1064     CurBuilder.setMBB(MBB);
1065
1066     for (const Instruction &Inst: BB) {
1067       if (translate(Inst))
1068         continue;
1069
1070       std::string InstStrStorage;
1071       raw_string_ostream InstStr(InstStrStorage);
1072       InstStr << Inst;
1073
1074       OptimizationRemarkMissed R("gisel-irtranslator", "IRTranslatorFailure: ",
1075                                  &Inst);
1076       R << "unable to translate instruction: " << ore::NV("Opcode", &Inst)
1077         << ": '" << InstStr.str() << "'";
1078       reportTranslationError(*MF, *TPC, *ORE, R);
1079       return false;
1080     }
1081   }
1082
1083   finishPendingPhis();
1084
1085   // Now that the MachineFrameInfo has been configured, no further changes to
1086   // the reserved registers are possible.
1087   MRI->freezeReservedRegs(*MF);
1088
1089   // Merge the argument lowering and constants block with its single
1090   // successor, the LLVM-IR entry block.  We want the basic block to
1091   // be maximal.
1092   assert(EntryBB->succ_size() == 1 &&
1093          "Custom BB used for lowering should have only one successor");
1094   // Get the successor of the current entry block.
1095   MachineBasicBlock &NewEntryBB = **EntryBB->succ_begin();
1096   assert(NewEntryBB.pred_size() == 1 &&
1097          "LLVM-IR entry block has a predecessor!?");
1098   // Move all the instruction from the current entry block to the
1099   // new entry block.
1100   NewEntryBB.splice(NewEntryBB.begin(), EntryBB, EntryBB->begin(),
1101                     EntryBB->end());
1102
1103   // Update the live-in information for the new entry block.
1104   for (const MachineBasicBlock::RegisterMaskPair &LiveIn : EntryBB->liveins())
1105     NewEntryBB.addLiveIn(LiveIn);
1106   NewEntryBB.sortUniqueLiveIns();
1107
1108   // Get rid of the now empty basic block.
1109   EntryBB->removeSuccessor(&NewEntryBB);
1110   MF->remove(EntryBB);
1111   MF->DeleteMachineBasicBlock(EntryBB);
1112
1113   assert(&MF->front() == &NewEntryBB &&
1114          "New entry wasn't next in the list of basic block!");
1115
1116   return false;
1117 }