lib/CodeGen/GlobalISel/IRTranslator.cpp

   1 //===-- llvm/CodeGen/GlobalISel/IRTranslator.cpp - IRTranslator --*- C++ -*-==//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 /// \file
  10 /// This file implements the IRTranslator class.
  11 //===----------------------------------------------------------------------===//
  12
  13 #include "llvm/CodeGen/GlobalISel/IRTranslator.h"
  14
  15 #include "llvm/ADT/SmallSet.h"
  16 #include "llvm/ADT/SmallVector.h"
  17 #include "llvm/CodeGen/GlobalISel/CallLowering.h"
  18 #include "llvm/CodeGen/Analysis.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineModuleInfo.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/CodeGen/TargetPassConfig.h"
  24 #include "llvm/IR/Constant.h"
  25 #include "llvm/IR/DebugInfo.h"
  26 #include "llvm/IR/Function.h"
  27 #include "llvm/IR/GetElementPtrTypeIterator.h"
  28 #include "llvm/IR/IntrinsicInst.h"
  29 #include "llvm/IR/Type.h"
  30 #include "llvm/IR/Value.h"
  31 #include "llvm/Target/TargetFrameLowering.h"
  32 #include "llvm/Target/TargetIntrinsicInfo.h"
  33 #include "llvm/Target/TargetLowering.h"
  34
  35 #define DEBUG_TYPE "irtranslator"
  36
  37 using namespace llvm;
  38
  39 char IRTranslator::ID = 0;
  40 INITIALIZE_PASS_BEGIN(IRTranslator, DEBUG_TYPE, "IRTranslator LLVM IR -> MI",
  41                 false, false)
  42 INITIALIZE_PASS_DEPENDENCY(TargetPassConfig)
  43 INITIALIZE_PASS_END(IRTranslator, DEBUG_TYPE, "IRTranslator LLVM IR -> MI",
  44                 false, false)
  45
  46 static void reportTranslationError(const Value &V, const Twine &Message) {
  47   std::string ErrStorage;
  48   raw_string_ostream Err(ErrStorage);
  49   Err << Message << ": " << V << '\n';
  50   report_fatal_error(Err.str());
  51 }
  52
  53 IRTranslator::IRTranslator() : MachineFunctionPass(ID), MRI(nullptr) {
  54   initializeIRTranslatorPass(*PassRegistry::getPassRegistry());
  55 }
  56
  57 void IRTranslator::getAnalysisUsage(AnalysisUsage &AU) const {
  58   AU.addRequired<TargetPassConfig>();
  59   MachineFunctionPass::getAnalysisUsage(AU);
  60 }
  61
  62
  63 unsigned IRTranslator::getOrCreateVReg(const Value &Val) {
  64   unsigned &ValReg = ValToVReg[&Val];
  65
  66   if (ValReg)
  67     return ValReg;
  68
  69   // Fill ValRegsSequence with the sequence of registers
  70   // we need to concat together to produce the value.
  71   assert(Val.getType()->isSized() &&
  72          "Don't know how to create an empty vreg");
  73   unsigned VReg = MRI->createGenericVirtualRegister(LLT{*Val.getType(), *DL});
  74   ValReg = VReg;
  75
  76   if (auto CV = dyn_cast<Constant>(&Val)) {
  77     bool Success = translate(*CV, VReg);
  78     if (!Success) {
  79       if (!TPC->isGlobalISelAbortEnabled()) {
  80         MF->getProperties().set(
  81             MachineFunctionProperties::Property::FailedISel);
  82         return VReg;
  83       }
  84       reportTranslationError(Val, "unable to translate constant");
  85     }
  86   }
  87
  88   return VReg;
  89 }
  90
  91 int IRTranslator::getOrCreateFrameIndex(const AllocaInst &AI) {
  92   if (FrameIndices.find(&AI) != FrameIndices.end())
  93     return FrameIndices[&AI];
  94
  95   unsigned ElementSize = DL->getTypeStoreSize(AI.getAllocatedType());
  96   unsigned Size =
  97       ElementSize * cast<ConstantInt>(AI.getArraySize())->getZExtValue();
  98
  99   // Always allocate at least one byte.
 100   Size = std::max(Size, 1u);
 101
 102   unsigned Alignment = AI.getAlignment();
 103   if (!Alignment)
 104     Alignment = DL->getABITypeAlignment(AI.getAllocatedType());
 105
 106   int &FI = FrameIndices[&AI];
 107   FI = MF->getFrameInfo().CreateStackObject(Size, Alignment, false, &AI);
 108   return FI;
 109 }
 110
 111 unsigned IRTranslator::getMemOpAlignment(const Instruction &I) {
 112   unsigned Alignment = 0;
 113   Type *ValTy = nullptr;
 114   if (const StoreInst *SI = dyn_cast<StoreInst>(&I)) {
 115     Alignment = SI->getAlignment();
 116     ValTy = SI->getValueOperand()->getType();
 117   } else if (const LoadInst *LI = dyn_cast<LoadInst>(&I)) {
 118     Alignment = LI->getAlignment();
 119     ValTy = LI->getType();
 120   } else if (!TPC->isGlobalISelAbortEnabled()) {
 121     MF->getProperties().set(
 122         MachineFunctionProperties::Property::FailedISel);
 123     return 1;
 124   } else
 125     llvm_unreachable("unhandled memory instruction");
 126
 127   return Alignment ? Alignment : DL->getABITypeAlignment(ValTy);
 128 }
 129
 130 MachineBasicBlock &IRTranslator::getOrCreateBB(const BasicBlock &BB) {
 131   MachineBasicBlock *&MBB = BBToMBB[&BB];
 132   if (!MBB) {
 133     MBB = MF->CreateMachineBasicBlock(&BB);
 134     MF->push_back(MBB);
 135
 136     if (BB.hasAddressTaken())
 137       MBB->setHasAddressTaken();
 138   }
 139   return *MBB;
 140 }
 141
 142 void IRTranslator::addMachineCFGPred(CFGEdge Edge, MachineBasicBlock *NewPred) {
 143   assert(NewPred && "new predecessor must be a real MachineBasicBlock");
 144   MachinePreds[Edge].push_back(NewPred);
 145 }
 146
 147 bool IRTranslator::translateBinaryOp(unsigned Opcode, const User &U,
 148                                      MachineIRBuilder &MIRBuilder) {
 149   // FIXME: handle signed/unsigned wrapping flags.
 150
 151   // Get or create a virtual register for each value.
 152   // Unless the value is a Constant => loadimm cst?
 153   // or inline constant each time?
 154   // Creation of a virtual register needs to have a size.
 155   unsigned Op0 = getOrCreateVReg(*U.getOperand(0));
 156   unsigned Op1 = getOrCreateVReg(*U.getOperand(1));
 157   unsigned Res = getOrCreateVReg(U);
 158   MIRBuilder.buildInstr(Opcode).addDef(Res).addUse(Op0).addUse(Op1);
 159   return true;
 160 }
 161
 162 bool IRTranslator::translateCompare(const User &U,
 163                                     MachineIRBuilder &MIRBuilder) {
 164   const CmpInst *CI = dyn_cast<CmpInst>(&U);
 165   unsigned Op0 = getOrCreateVReg(*U.getOperand(0));
 166   unsigned Op1 = getOrCreateVReg(*U.getOperand(1));
 167   unsigned Res = getOrCreateVReg(U);
 168   CmpInst::Predicate Pred =
 169       CI ? CI->getPredicate() : static_cast<CmpInst::Predicate>(
 170                                     cast<ConstantExpr>(U).getPredicate());
 171
 172   if (CmpInst::isIntPredicate(Pred))
 173     MIRBuilder.buildICmp(Pred, Res, Op0, Op1);
 174   else
 175     MIRBuilder.buildFCmp(Pred, Res, Op0, Op1);
 176
 177   return true;
 178 }
 179
 180 bool IRTranslator::translateRet(const User &U, MachineIRBuilder &MIRBuilder) {
 181   const ReturnInst &RI = cast<ReturnInst>(U);
 182   const Value *Ret = RI.getReturnValue();
 183   // The target may mess up with the insertion point, but
 184   // this is not important as a return is the last instruction
 185   // of the block anyway.
 186   return CLI->lowerReturn(MIRBuilder, Ret, !Ret ? 0 : getOrCreateVReg(*Ret));
 187 }
 188
 189 bool IRTranslator::translateBr(const User &U, MachineIRBuilder &MIRBuilder) {
 190   const BranchInst &BrInst = cast<BranchInst>(U);
 191   unsigned Succ = 0;
 192   if (!BrInst.isUnconditional()) {
 193     // We want a G_BRCOND to the true BB followed by an unconditional branch.
 194     unsigned Tst = getOrCreateVReg(*BrInst.getCondition());
 195     const BasicBlock &TrueTgt = *cast<BasicBlock>(BrInst.getSuccessor(Succ++));
 196     MachineBasicBlock &TrueBB = getOrCreateBB(TrueTgt);
 197     MIRBuilder.buildBrCond(Tst, TrueBB);
 198   }
 199
 200   const BasicBlock &BrTgt = *cast<BasicBlock>(BrInst.getSuccessor(Succ));
 201   MachineBasicBlock &TgtBB = getOrCreateBB(BrTgt);
 202   MIRBuilder.buildBr(TgtBB);
 203
 204   // Link successors.
 205   MachineBasicBlock &CurBB = MIRBuilder.getMBB();
 206   for (const BasicBlock *Succ : BrInst.successors())
 207     CurBB.addSuccessor(&getOrCreateBB(*Succ));
 208   return true;
 209 }
 210
 211 bool IRTranslator::translateSwitch(const User &U,
 212                                    MachineIRBuilder &MIRBuilder) {
 213   // For now, just translate as a chain of conditional branches.
 214   // FIXME: could we share most of the logic/code in
 215   // SelectionDAGBuilder::visitSwitch between SelectionDAG and GlobalISel?
 216   // At first sight, it seems most of the logic in there is independent of
 217   // SelectionDAG-specifics and a lot of work went in to optimize switch
 218   // lowering in there.
 219
 220   const SwitchInst &SwInst = cast<SwitchInst>(U);
 221   const unsigned SwCondValue = getOrCreateVReg(*SwInst.getCondition());
 222   const BasicBlock *OrigBB = SwInst.getParent();
 223
 224   LLT LLTi1 = LLT(*Type::getInt1Ty(U.getContext()), *DL);
 225   for (auto &CaseIt : SwInst.cases()) {
 226     const unsigned CaseValueReg = getOrCreateVReg(*CaseIt.getCaseValue());
 227     const unsigned Tst = MRI->createGenericVirtualRegister(LLTi1);
 228     MIRBuilder.buildICmp(CmpInst::ICMP_EQ, Tst, CaseValueReg, SwCondValue);
 229     MachineBasicBlock &CurMBB = MIRBuilder.getMBB();
 230     const BasicBlock *TrueBB = CaseIt.getCaseSuccessor();
 231     MachineBasicBlock &TrueMBB = getOrCreateBB(*TrueBB);
 232
 233     MIRBuilder.buildBrCond(Tst, TrueMBB);
 234     CurMBB.addSuccessor(&TrueMBB);
 235     addMachineCFGPred({OrigBB, TrueBB}, &CurMBB);
 236
 237     MachineBasicBlock *FalseMBB =
 238         MF->CreateMachineBasicBlock(SwInst.getParent());
 239     MF->push_back(FalseMBB);
 240     MIRBuilder.buildBr(*FalseMBB);
 241     CurMBB.addSuccessor(FalseMBB);
 242
 243     MIRBuilder.setMBB(*FalseMBB);
 244   }
 245   // handle default case
 246   const BasicBlock *DefaultBB = SwInst.getDefaultDest();
 247   MachineBasicBlock &DefaultMBB = getOrCreateBB(*DefaultBB);
 248   MIRBuilder.buildBr(DefaultMBB);
 249   MachineBasicBlock &CurMBB = MIRBuilder.getMBB();
 250   CurMBB.addSuccessor(&DefaultMBB);
 251   addMachineCFGPred({OrigBB, DefaultBB}, &CurMBB);
 252
 253   return true;
 254 }
 255
 256 bool IRTranslator::translateIndirectBr(const User &U,
 257                                        MachineIRBuilder &MIRBuilder) {
 258   const IndirectBrInst &BrInst = cast<IndirectBrInst>(U);
 259
 260   const unsigned Tgt = getOrCreateVReg(*BrInst.getAddress());
 261   MIRBuilder.buildBrIndirect(Tgt);
 262
 263   // Link successors.
 264   MachineBasicBlock &CurBB = MIRBuilder.getMBB();
 265   for (const BasicBlock *Succ : BrInst.successors())
 266     CurBB.addSuccessor(&getOrCreateBB(*Succ));
 267
 268   return true;
 269 }
 270
 271 bool IRTranslator::translateLoad(const User &U, MachineIRBuilder &MIRBuilder) {
 272   const LoadInst &LI = cast<LoadInst>(U);
 273
 274   if (!TPC->isGlobalISelAbortEnabled() && LI.isAtomic())
 275     return false;
 276
 277   assert(!LI.isAtomic() && "only non-atomic loads are supported at the moment");
 278   auto Flags = LI.isVolatile() ? MachineMemOperand::MOVolatile
 279                                : MachineMemOperand::MONone;
 280   Flags |= MachineMemOperand::MOLoad;
 281
 282   unsigned Res = getOrCreateVReg(LI);
 283   unsigned Addr = getOrCreateVReg(*LI.getPointerOperand());
 284   LLT VTy{*LI.getType(), *DL}, PTy{*LI.getPointerOperand()->getType(), *DL};
 285   MIRBuilder.buildLoad(
 286       Res, Addr,
 287       *MF->getMachineMemOperand(MachinePointerInfo(LI.getPointerOperand()),
 288                                 Flags, DL->getTypeStoreSize(LI.getType()),
 289                                 getMemOpAlignment(LI)));
 290   return true;
 291 }
 292
 293 bool IRTranslator::translateStore(const User &U, MachineIRBuilder &MIRBuilder) {
 294   const StoreInst &SI = cast<StoreInst>(U);
 295
 296   if (!TPC->isGlobalISelAbortEnabled() && SI.isAtomic())
 297     return false;
 298
 299   assert(!SI.isAtomic() && "only non-atomic stores supported at the moment");
 300   auto Flags = SI.isVolatile() ? MachineMemOperand::MOVolatile
 301                                : MachineMemOperand::MONone;
 302   Flags |= MachineMemOperand::MOStore;
 303
 304   unsigned Val = getOrCreateVReg(*SI.getValueOperand());
 305   unsigned Addr = getOrCreateVReg(*SI.getPointerOperand());
 306   LLT VTy{*SI.getValueOperand()->getType(), *DL},
 307       PTy{*SI.getPointerOperand()->getType(), *DL};
 308
 309   MIRBuilder.buildStore(
 310       Val, Addr,
 311       *MF->getMachineMemOperand(
 312           MachinePointerInfo(SI.getPointerOperand()), Flags,
 313           DL->getTypeStoreSize(SI.getValueOperand()->getType()),
 314           getMemOpAlignment(SI)));
 315   return true;
 316 }
 317
 318 bool IRTranslator::translateExtractValue(const User &U,
 319                                          MachineIRBuilder &MIRBuilder) {
 320   const Value *Src = U.getOperand(0);
 321   Type *Int32Ty = Type::getInt32Ty(U.getContext());
 322   SmallVector<Value *, 1> Indices;
 323
 324   // getIndexedOffsetInType is designed for GEPs, so the first index is the
 325   // usual array element rather than looking into the actual aggregate.
 326   Indices.push_back(ConstantInt::get(Int32Ty, 0));
 327
 328   if (const ExtractValueInst *EVI = dyn_cast<ExtractValueInst>(&U)) {
 329     for (auto Idx : EVI->indices())
 330       Indices.push_back(ConstantInt::get(Int32Ty, Idx));
 331   } else {
 332     for (unsigned i = 1; i < U.getNumOperands(); ++i)
 333       Indices.push_back(U.getOperand(i));
 334   }
 335
 336   uint64_t Offset = 8 * DL->getIndexedOffsetInType(Src->getType(), Indices);
 337
 338   unsigned Res = getOrCreateVReg(U);
 339   MIRBuilder.buildExtract(Res, Offset, getOrCreateVReg(*Src));
 340
 341   return true;
 342 }
 343
 344 bool IRTranslator::translateInsertValue(const User &U,
 345                                         MachineIRBuilder &MIRBuilder) {
 346   const Value *Src = U.getOperand(0);
 347   Type *Int32Ty = Type::getInt32Ty(U.getContext());
 348   SmallVector<Value *, 1> Indices;
 349
 350   // getIndexedOffsetInType is designed for GEPs, so the first index is the
 351   // usual array element rather than looking into the actual aggregate.
 352   Indices.push_back(ConstantInt::get(Int32Ty, 0));
 353
 354   if (const InsertValueInst *IVI = dyn_cast<InsertValueInst>(&U)) {
 355     for (auto Idx : IVI->indices())
 356       Indices.push_back(ConstantInt::get(Int32Ty, Idx));
 357   } else {
 358     for (unsigned i = 2; i < U.getNumOperands(); ++i)
 359       Indices.push_back(U.getOperand(i));
 360   }
 361
 362   uint64_t Offset = 8 * DL->getIndexedOffsetInType(Src->getType(), Indices);
 363
 364   unsigned Res = getOrCreateVReg(U);
 365   const Value &Inserted = *U.getOperand(1);
 366   MIRBuilder.buildInsert(Res, getOrCreateVReg(*Src), getOrCreateVReg(Inserted),
 367                          Offset);
 368
 369   return true;
 370 }
 371
 372 bool IRTranslator::translateSelect(const User &U,
 373                                    MachineIRBuilder &MIRBuilder) {
 374   MIRBuilder.buildSelect(getOrCreateVReg(U), getOrCreateVReg(*U.getOperand(0)),
 375                          getOrCreateVReg(*U.getOperand(1)),
 376                          getOrCreateVReg(*U.getOperand(2)));
 377   return true;
 378 }
 379
 380 bool IRTranslator::translateBitCast(const User &U,
 381                                     MachineIRBuilder &MIRBuilder) {
 382   if (LLT{*U.getOperand(0)->getType(), *DL} == LLT{*U.getType(), *DL}) {
 383     unsigned &Reg = ValToVReg[&U];
 384     if (Reg)
 385       MIRBuilder.buildCopy(Reg, getOrCreateVReg(*U.getOperand(0)));
 386     else
 387       Reg = getOrCreateVReg(*U.getOperand(0));
 388     return true;
 389   }
 390   return translateCast(TargetOpcode::G_BITCAST, U, MIRBuilder);
 391 }
 392
 393 bool IRTranslator::translateCast(unsigned Opcode, const User &U,
 394                                  MachineIRBuilder &MIRBuilder) {
 395   unsigned Op = getOrCreateVReg(*U.getOperand(0));
 396   unsigned Res = getOrCreateVReg(U);
 397   MIRBuilder.buildInstr(Opcode).addDef(Res).addUse(Op);
 398   return true;
 399 }
 400
 401 bool IRTranslator::translateGetElementPtr(const User &U,
 402                                           MachineIRBuilder &MIRBuilder) {
 403   // FIXME: support vector GEPs.
 404   if (U.getType()->isVectorTy())
 405     return false;
 406
 407   Value &Op0 = *U.getOperand(0);
 408   unsigned BaseReg = getOrCreateVReg(Op0);
 409   LLT PtrTy{*Op0.getType(), *DL};
 410   unsigned PtrSize = DL->getPointerSizeInBits(PtrTy.getAddressSpace());
 411   LLT OffsetTy = LLT::scalar(PtrSize);
 412
 413   int64_t Offset = 0;
 414   for (gep_type_iterator GTI = gep_type_begin(&U), E = gep_type_end(&U);
 415        GTI != E; ++GTI) {
 416     const Value *Idx = GTI.getOperand();
 417     if (StructType *StTy = GTI.getStructTypeOrNull()) {
 418       unsigned Field = cast<Constant>(Idx)->getUniqueInteger().getZExtValue();
 419       Offset += DL->getStructLayout(StTy)->getElementOffset(Field);
 420       continue;
 421     } else {
 422       uint64_t ElementSize = DL->getTypeAllocSize(GTI.getIndexedType());
 423
 424       // If this is a scalar constant or a splat vector of constants,
 425       // handle it quickly.
 426       if (const auto *CI = dyn_cast<ConstantInt>(Idx)) {
 427         Offset += ElementSize * CI->getSExtValue();
 428         continue;
 429       }
 430
 431       if (Offset != 0) {
 432         unsigned NewBaseReg = MRI->createGenericVirtualRegister(PtrTy);
 433         unsigned OffsetReg = MRI->createGenericVirtualRegister(OffsetTy);
 434         MIRBuilder.buildConstant(OffsetReg, Offset);
 435         MIRBuilder.buildGEP(NewBaseReg, BaseReg, OffsetReg);
 436
 437         BaseReg = NewBaseReg;
 438         Offset = 0;
 439       }
 440
 441       // N = N + Idx * ElementSize;
 442       unsigned ElementSizeReg = MRI->createGenericVirtualRegister(OffsetTy);
 443       MIRBuilder.buildConstant(ElementSizeReg, ElementSize);
 444
 445       unsigned IdxReg = getOrCreateVReg(*Idx);
 446       if (MRI->getType(IdxReg) != OffsetTy) {
 447         unsigned NewIdxReg = MRI->createGenericVirtualRegister(OffsetTy);
 448         MIRBuilder.buildSExtOrTrunc(NewIdxReg, IdxReg);
 449         IdxReg = NewIdxReg;
 450       }
 451
 452       unsigned OffsetReg = MRI->createGenericVirtualRegister(OffsetTy);
 453       MIRBuilder.buildMul(OffsetReg, ElementSizeReg, IdxReg);
 454
 455       unsigned NewBaseReg = MRI->createGenericVirtualRegister(PtrTy);
 456       MIRBuilder.buildGEP(NewBaseReg, BaseReg, OffsetReg);
 457       BaseReg = NewBaseReg;
 458     }
 459   }
 460
 461   if (Offset != 0) {
 462     unsigned OffsetReg = MRI->createGenericVirtualRegister(OffsetTy);
 463     MIRBuilder.buildConstant(OffsetReg, Offset);
 464     MIRBuilder.buildGEP(getOrCreateVReg(U), BaseReg, OffsetReg);
 465     return true;
 466   }
 467
 468   MIRBuilder.buildCopy(getOrCreateVReg(U), BaseReg);
 469   return true;
 470 }
 471
 472 bool IRTranslator::translateMemfunc(const CallInst &CI,
 473                                     MachineIRBuilder &MIRBuilder,
 474                                     unsigned ID) {
 475   LLT SizeTy{*CI.getArgOperand(2)->getType(), *DL};
 476   Type *DstTy = CI.getArgOperand(0)->getType();
 477   if (cast<PointerType>(DstTy)->getAddressSpace() != 0 ||
 478       SizeTy.getSizeInBits() != DL->getPointerSizeInBits(0))
 479     return false;
 480
 481   SmallVector<CallLowering::ArgInfo, 8> Args;
 482   for (int i = 0; i < 3; ++i) {
 483     const auto &Arg = CI.getArgOperand(i);
 484     Args.emplace_back(getOrCreateVReg(*Arg), Arg->getType());
 485   }
 486
 487   const char *Callee;
 488   switch (ID) {
 489   case Intrinsic::memmove:
 490   case Intrinsic::memcpy: {
 491     Type *SrcTy = CI.getArgOperand(1)->getType();
 492     if(cast<PointerType>(SrcTy)->getAddressSpace() != 0)
 493       return false;
 494     Callee = ID == Intrinsic::memcpy ? "memcpy" : "memmove";
 495     break;
 496   }
 497   case Intrinsic::memset:
 498     Callee = "memset";
 499     break;
 500   default:
 501     return false;
 502   }
 503
 504   return CLI->lowerCall(MIRBuilder, MachineOperand::CreateES(Callee),
 505                         CallLowering::ArgInfo(0, CI.getType()), Args);
 506 }
 507
 508 void IRTranslator::getStackGuard(unsigned DstReg,
 509                                  MachineIRBuilder &MIRBuilder) {
 510   const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 511   MRI->setRegClass(DstReg, TRI->getPointerRegClass(*MF));
 512   auto MIB = MIRBuilder.buildInstr(TargetOpcode::LOAD_STACK_GUARD);
 513   MIB.addDef(DstReg);
 514
 515   auto &TLI = *MF->getSubtarget().getTargetLowering();
 516   Value *Global = TLI.getSDagStackGuard(*MF->getFunction()->getParent());
 517   if (!Global)
 518     return;
 519
 520   MachinePointerInfo MPInfo(Global);
 521   MachineInstr::mmo_iterator MemRefs = MF->allocateMemRefsArray(1);
 522   auto Flags = MachineMemOperand::MOLoad | MachineMemOperand::MOInvariant |
 523                MachineMemOperand::MODereferenceable;
 524   *MemRefs =
 525       MF->getMachineMemOperand(MPInfo, Flags, DL->getPointerSizeInBits() / 8,
 526                                DL->getPointerABIAlignment());
 527   MIB.setMemRefs(MemRefs, MemRefs + 1);
 528 }
 529
 530 bool IRTranslator::translateOverflowIntrinsic(const CallInst &CI, unsigned Op,
 531                                               MachineIRBuilder &MIRBuilder) {
 532   LLT Ty{*CI.getOperand(0)->getType(), *DL};
 533   LLT s1 = LLT::scalar(1);
 534   unsigned Width = Ty.getSizeInBits();
 535   unsigned Res = MRI->createGenericVirtualRegister(Ty);
 536   unsigned Overflow = MRI->createGenericVirtualRegister(s1);
 537   auto MIB = MIRBuilder.buildInstr(Op)
 538                  .addDef(Res)
 539                  .addDef(Overflow)
 540                  .addUse(getOrCreateVReg(*CI.getOperand(0)))
 541                  .addUse(getOrCreateVReg(*CI.getOperand(1)));
 542
 543   if (Op == TargetOpcode::G_UADDE || Op == TargetOpcode::G_USUBE) {
 544     unsigned Zero = MRI->createGenericVirtualRegister(s1);
 545     EntryBuilder.buildConstant(Zero, 0);
 546     MIB.addUse(Zero);
 547   }
 548
 549   MIRBuilder.buildSequence(getOrCreateVReg(CI), Res, 0, Overflow, Width);
 550   return true;
 551 }
 552
 553 bool IRTranslator::translateKnownIntrinsic(const CallInst &CI, Intrinsic::ID ID,
 554                                            MachineIRBuilder &MIRBuilder) {
 555   switch (ID) {
 556   default:
 557     break;
 558   case Intrinsic::dbg_declare: {
 559     const DbgDeclareInst &DI = cast<DbgDeclareInst>(CI);
 560     assert(DI.getVariable() && "Missing variable");
 561
 562     const Value *Address = DI.getAddress();
 563     if (!Address || isa<UndefValue>(Address)) {
 564       DEBUG(dbgs() << "Dropping debug info for " << DI << "\n");
 565       return true;
 566     }
 567
 568     unsigned Reg = getOrCreateVReg(*Address);
 569     auto RegDef = MRI->def_instr_begin(Reg);
 570     assert(DI.getVariable()->isValidLocationForIntrinsic(
 571                MIRBuilder.getDebugLoc()) &&
 572            "Expected inlined-at fields to agree");
 573
 574     if (RegDef != MRI->def_instr_end() &&
 575         RegDef->getOpcode() == TargetOpcode::G_FRAME_INDEX) {
 576       MIRBuilder.buildFIDbgValue(RegDef->getOperand(1).getIndex(),
 577                                  DI.getVariable(), DI.getExpression());
 578     } else
 579       MIRBuilder.buildDirectDbgValue(Reg, DI.getVariable(), DI.getExpression());
 580     return true;
 581   }
 582   case Intrinsic::vaend:
 583     // No target I know of cares about va_end. Certainly no in-tree target
 584     // does. Simplest intrinsic ever!
 585     return true;
 586   case Intrinsic::dbg_value: {
 587     // This form of DBG_VALUE is target-independent.
 588     const DbgValueInst &DI = cast<DbgValueInst>(CI);
 589     const Value *V = DI.getValue();
 590     assert(DI.getVariable()->isValidLocationForIntrinsic(
 591                MIRBuilder.getDebugLoc()) &&
 592            "Expected inlined-at fields to agree");
 593     if (!V) {
 594       // Currently the optimizer can produce this; insert an undef to
 595       // help debugging.  Probably the optimizer should not do this.
 596       MIRBuilder.buildIndirectDbgValue(0, DI.getOffset(), DI.getVariable(),
 597                                        DI.getExpression());
 598     } else if (const auto *CI = dyn_cast<Constant>(V)) {
 599       MIRBuilder.buildConstDbgValue(*CI, DI.getOffset(), DI.getVariable(),
 600                                     DI.getExpression());
 601     } else {
 602       unsigned Reg = getOrCreateVReg(*V);
 603       // FIXME: This does not handle register-indirect values at offset 0. The
 604       // direct/indirect thing shouldn't really be handled by something as
 605       // implicit as reg+noreg vs reg+imm in the first palce, but it seems
 606       // pretty baked in right now.
 607       if (DI.getOffset() != 0)
 608         MIRBuilder.buildIndirectDbgValue(Reg, DI.getOffset(), DI.getVariable(),
 609                                          DI.getExpression());
 610       else
 611         MIRBuilder.buildDirectDbgValue(Reg, DI.getVariable(),
 612                                        DI.getExpression());
 613     }
 614     return true;
 615   }
 616   case Intrinsic::uadd_with_overflow:
 617     return translateOverflowIntrinsic(CI, TargetOpcode::G_UADDE, MIRBuilder);
 618   case Intrinsic::sadd_with_overflow:
 619     return translateOverflowIntrinsic(CI, TargetOpcode::G_SADDO, MIRBuilder);
 620   case Intrinsic::usub_with_overflow:
 621     return translateOverflowIntrinsic(CI, TargetOpcode::G_USUBE, MIRBuilder);
 622   case Intrinsic::ssub_with_overflow:
 623     return translateOverflowIntrinsic(CI, TargetOpcode::G_SSUBO, MIRBuilder);
 624   case Intrinsic::umul_with_overflow:
 625     return translateOverflowIntrinsic(CI, TargetOpcode::G_UMULO, MIRBuilder);
 626   case Intrinsic::smul_with_overflow:
 627     return translateOverflowIntrinsic(CI, TargetOpcode::G_SMULO, MIRBuilder);
 628   case Intrinsic::memcpy:
 629   case Intrinsic::memmove:
 630   case Intrinsic::memset:
 631     return translateMemfunc(CI, MIRBuilder, ID);
 632   case Intrinsic::eh_typeid_for: {
 633     GlobalValue *GV = ExtractTypeInfo(CI.getArgOperand(0));
 634     unsigned Reg = getOrCreateVReg(CI);
 635     unsigned TypeID = MF->getTypeIDFor(GV);
 636     MIRBuilder.buildConstant(Reg, TypeID);
 637     return true;
 638   }
 639   case Intrinsic::objectsize: {
 640     // If we don't know by now, we're never going to know.
 641     const ConstantInt *Min = cast<ConstantInt>(CI.getArgOperand(1));
 642
 643     MIRBuilder.buildConstant(getOrCreateVReg(CI), Min->isZero() ? -1ULL : 0);
 644     return true;
 645   }
 646   case Intrinsic::stackguard:
 647     getStackGuard(getOrCreateVReg(CI), MIRBuilder);
 648     return true;
 649   case Intrinsic::stackprotector: {
 650     LLT PtrTy{*CI.getArgOperand(0)->getType(), *DL};
 651     unsigned GuardVal = MRI->createGenericVirtualRegister(PtrTy);
 652     getStackGuard(GuardVal, MIRBuilder);
 653
 654     AllocaInst *Slot = cast<AllocaInst>(CI.getArgOperand(1));
 655     MIRBuilder.buildStore(
 656         GuardVal, getOrCreateVReg(*Slot),
 657         *MF->getMachineMemOperand(
 658             MachinePointerInfo::getFixedStack(*MF,
 659                                               getOrCreateFrameIndex(*Slot)),
 660             MachineMemOperand::MOStore | MachineMemOperand::MOVolatile,
 661             PtrTy.getSizeInBits() / 8, 8));
 662     return true;
 663   }
 664   }
 665   return false;
 666 }
 667
 668 bool IRTranslator::translateCall(const User &U, MachineIRBuilder &MIRBuilder) {
 669   const CallInst &CI = cast<CallInst>(U);
 670   auto TII = MF->getTarget().getIntrinsicInfo();
 671   const Function *F = CI.getCalledFunction();
 672
 673   if (CI.isInlineAsm())
 674     return false;
 675
 676   if (!F || !F->isIntrinsic()) {
 677     unsigned Res = CI.getType()->isVoidTy() ? 0 : getOrCreateVReg(CI);
 678     SmallVector<unsigned, 8> Args;
 679     for (auto &Arg: CI.arg_operands())
 680       Args.push_back(getOrCreateVReg(*Arg));
 681
 682     return CLI->lowerCall(MIRBuilder, CI, Res, Args, [&]() {
 683       return getOrCreateVReg(*CI.getCalledValue());
 684     });
 685   }
 686
 687   Intrinsic::ID ID = F->getIntrinsicID();
 688   if (TII && ID == Intrinsic::not_intrinsic)
 689     ID = static_cast<Intrinsic::ID>(TII->getIntrinsicID(F));
 690
 691   assert(ID != Intrinsic::not_intrinsic && "unknown intrinsic");
 692
 693   if (translateKnownIntrinsic(CI, ID, MIRBuilder))
 694     return true;
 695
 696   unsigned Res = CI.getType()->isVoidTy() ? 0 : getOrCreateVReg(CI);
 697   MachineInstrBuilder MIB =
 698       MIRBuilder.buildIntrinsic(ID, Res, !CI.doesNotAccessMemory());
 699
 700   for (auto &Arg : CI.arg_operands()) {
 701     if (ConstantInt *CI = dyn_cast<ConstantInt>(Arg))
 702       MIB.addImm(CI->getSExtValue());
 703     else
 704       MIB.addUse(getOrCreateVReg(*Arg));
 705   }
 706   return true;
 707 }
 708
 709 bool IRTranslator::translateInvoke(const User &U,
 710                                    MachineIRBuilder &MIRBuilder) {
 711   const InvokeInst &I = cast<InvokeInst>(U);
 712   MCContext &Context = MF->getContext();
 713
 714   const BasicBlock *ReturnBB = I.getSuccessor(0);
 715   const BasicBlock *EHPadBB = I.getSuccessor(1);
 716
 717   const Value *Callee(I.getCalledValue());
 718   const Function *Fn = dyn_cast<Function>(Callee);
 719   if (isa<InlineAsm>(Callee))
 720     return false;
 721
 722   // FIXME: support invoking patchpoint and statepoint intrinsics.
 723   if (Fn && Fn->isIntrinsic())
 724     return false;
 725
 726   // FIXME: support whatever these are.
 727   if (I.countOperandBundlesOfType(LLVMContext::OB_deopt))
 728     return false;
 729
 730   // FIXME: support Windows exception handling.
 731   if (!isa<LandingPadInst>(EHPadBB->front()))
 732     return false;
 733
 734
 735   // Emit the actual call, bracketed by EH_LABELs so that the MF knows about
 736   // the region covered by the try.
 737   MCSymbol *BeginSymbol = Context.createTempSymbol();
 738   MIRBuilder.buildInstr(TargetOpcode::EH_LABEL).addSym(BeginSymbol);
 739
 740   unsigned Res = I.getType()->isVoidTy() ? 0 : getOrCreateVReg(I);
 741   SmallVector<unsigned, 8> Args;
 742   for (auto &Arg: I.arg_operands())
 743     Args.push_back(getOrCreateVReg(*Arg));
 744
 745  CLI->lowerCall(MIRBuilder, I, Res, Args,
 746                  [&]() { return getOrCreateVReg(*I.getCalledValue()); });
 747
 748   MCSymbol *EndSymbol = Context.createTempSymbol();
 749   MIRBuilder.buildInstr(TargetOpcode::EH_LABEL).addSym(EndSymbol);
 750
 751   // FIXME: track probabilities.
 752   MachineBasicBlock &EHPadMBB = getOrCreateBB(*EHPadBB),
 753                     &ReturnMBB = getOrCreateBB(*ReturnBB);
 754   MF->addInvoke(&EHPadMBB, BeginSymbol, EndSymbol);
 755   MIRBuilder.getMBB().addSuccessor(&ReturnMBB);
 756   MIRBuilder.getMBB().addSuccessor(&EHPadMBB);
 757   MIRBuilder.buildBr(ReturnMBB);
 758
 759   return true;
 760 }
 761
 762 bool IRTranslator::translateLandingPad(const User &U,
 763                                        MachineIRBuilder &MIRBuilder) {
 764   const LandingPadInst &LP = cast<LandingPadInst>(U);
 765
 766   MachineBasicBlock &MBB = MIRBuilder.getMBB();
 767   addLandingPadInfo(LP, MBB);
 768
 769   MBB.setIsEHPad();
 770
 771   // If there aren't registers to copy the values into (e.g., during SjLj
 772   // exceptions), then don't bother.
 773   auto &TLI = *MF->getSubtarget().getTargetLowering();
 774   const Constant *PersonalityFn = MF->getFunction()->getPersonalityFn();
 775   if (TLI.getExceptionPointerRegister(PersonalityFn) == 0 &&
 776       TLI.getExceptionSelectorRegister(PersonalityFn) == 0)
 777     return true;
 778
 779   // If landingpad's return type is token type, we don't create DAG nodes
 780   // for its exception pointer and selector value. The extraction of exception
 781   // pointer or selector value from token type landingpads is not currently
 782   // supported.
 783   if (LP.getType()->isTokenTy())
 784     return true;
 785
 786   // Add a label to mark the beginning of the landing pad.  Deletion of the
 787   // landing pad can thus be detected via the MachineModuleInfo.
 788   MIRBuilder.buildInstr(TargetOpcode::EH_LABEL)
 789     .addSym(MF->addLandingPad(&MBB));
 790
 791   SmallVector<LLT, 2> Tys;
 792   for (Type *Ty : cast<StructType>(LP.getType())->elements())
 793     Tys.push_back(LLT{*Ty, *DL});
 794   assert(Tys.size() == 2 && "Only two-valued landingpads are supported");
 795
 796   // Mark exception register as live in.
 797   SmallVector<unsigned, 2> Regs;
 798   SmallVector<uint64_t, 2> Offsets;
 799   if (unsigned Reg = TLI.getExceptionPointerRegister(PersonalityFn)) {
 800     MBB.addLiveIn(Reg);
 801     unsigned VReg = MRI->createGenericVirtualRegister(Tys[0]);
 802     MIRBuilder.buildCopy(VReg, Reg);
 803     Regs.push_back(VReg);
 804     Offsets.push_back(0);
 805   }
 806
 807   if (unsigned Reg = TLI.getExceptionSelectorRegister(PersonalityFn)) {
 808     MBB.addLiveIn(Reg);
 809
 810     // N.b. the exception selector register always has pointer type and may not
 811     // match the actual IR-level type in the landingpad so an extra cast is
 812     // needed.
 813     unsigned PtrVReg = MRI->createGenericVirtualRegister(Tys[0]);
 814     MIRBuilder.buildCopy(PtrVReg, Reg);
 815
 816     unsigned VReg = MRI->createGenericVirtualRegister(Tys[1]);
 817     MIRBuilder.buildInstr(TargetOpcode::G_PTRTOINT)
 818         .addDef(VReg)
 819         .addUse(PtrVReg);
 820     Regs.push_back(VReg);
 821     Offsets.push_back(Tys[0].getSizeInBits());
 822   }
 823
 824   MIRBuilder.buildSequence(getOrCreateVReg(LP), Regs, Offsets);
 825   return true;
 826 }
 827
 828 bool IRTranslator::translateAlloca(const User &U,
 829                                    MachineIRBuilder &MIRBuilder) {
 830   auto &AI = cast<AllocaInst>(U);
 831
 832   if (AI.isStaticAlloca()) {
 833     unsigned Res = getOrCreateVReg(AI);
 834     int FI = getOrCreateFrameIndex(AI);
 835     MIRBuilder.buildFrameIndex(Res, FI);
 836     return true;
 837   }
 838
 839   // Now we're in the harder dynamic case.
 840   Type *Ty = AI.getAllocatedType();
 841   unsigned Align =
 842       std::max((unsigned)DL->getPrefTypeAlignment(Ty), AI.getAlignment());
 843
 844   unsigned NumElts = getOrCreateVReg(*AI.getArraySize());
 845
 846   LLT IntPtrTy = LLT::scalar(DL->getPointerSizeInBits());
 847   if (MRI->getType(NumElts) != IntPtrTy) {
 848     unsigned ExtElts = MRI->createGenericVirtualRegister(IntPtrTy);
 849     MIRBuilder.buildZExtOrTrunc(ExtElts, NumElts);
 850     NumElts = ExtElts;
 851   }
 852
 853   unsigned AllocSize = MRI->createGenericVirtualRegister(IntPtrTy);
 854   unsigned TySize = MRI->createGenericVirtualRegister(IntPtrTy);
 855   MIRBuilder.buildConstant(TySize, DL->getTypeAllocSize(Ty));
 856   MIRBuilder.buildMul(AllocSize, NumElts, TySize);
 857
 858   LLT PtrTy = LLT{*AI.getType(), *DL};
 859   auto &TLI = *MF->getSubtarget().getTargetLowering();
 860   unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
 861
 862   unsigned SPTmp = MRI->createGenericVirtualRegister(PtrTy);
 863   MIRBuilder.buildCopy(SPTmp, SPReg);
 864
 865   unsigned SPInt = MRI->createGenericVirtualRegister(IntPtrTy);
 866   MIRBuilder.buildInstr(TargetOpcode::G_PTRTOINT).addDef(SPInt).addUse(SPTmp);
 867
 868   unsigned AllocInt = MRI->createGenericVirtualRegister(IntPtrTy);
 869   MIRBuilder.buildSub(AllocInt, SPInt, AllocSize);
 870
 871   // Handle alignment. We have to realign if the allocation granule was smaller
 872   // than stack alignment, or the specific alloca requires more than stack
 873   // alignment.
 874   unsigned StackAlign =
 875       MF->getSubtarget().getFrameLowering()->getStackAlignment();
 876   Align = std::max(Align, StackAlign);
 877   if (Align > StackAlign || DL->getTypeAllocSize(Ty) % StackAlign != 0) {
 878     // Round the size of the allocation up to the stack alignment size
 879     // by add SA-1 to the size. This doesn't overflow because we're computing
 880     // an address inside an alloca.
 881     unsigned TmpSize = MRI->createGenericVirtualRegister(IntPtrTy);
 882     unsigned AlignMinus1 = MRI->createGenericVirtualRegister(IntPtrTy);
 883     MIRBuilder.buildConstant(AlignMinus1, Align - 1);
 884     MIRBuilder.buildSub(TmpSize, AllocInt, AlignMinus1);
 885
 886     unsigned AlignedAlloc = MRI->createGenericVirtualRegister(IntPtrTy);
 887     unsigned AlignMask = MRI->createGenericVirtualRegister(IntPtrTy);
 888     MIRBuilder.buildConstant(AlignMask, -(uint64_t)Align);
 889     MIRBuilder.buildAnd(AlignedAlloc, TmpSize, AlignMask);
 890
 891     AllocInt = AlignedAlloc;
 892   }
 893
 894   unsigned DstReg = getOrCreateVReg(AI);
 895   MIRBuilder.buildInstr(TargetOpcode::G_INTTOPTR)
 896       .addDef(DstReg)
 897       .addUse(AllocInt);
 898
 899   MIRBuilder.buildCopy(SPReg, DstReg);
 900
 901   MF->getFrameInfo().CreateVariableSizedObject(Align ? Align : 1, &AI);
 902   assert(MF->getFrameInfo().hasVarSizedObjects());
 903   return true;
 904 }
 905
 906 bool IRTranslator::translatePHI(const User &U, MachineIRBuilder &MIRBuilder) {
 907   const PHINode &PI = cast<PHINode>(U);
 908   auto MIB = MIRBuilder.buildInstr(TargetOpcode::PHI);
 909   MIB.addDef(getOrCreateVReg(PI));
 910
 911   PendingPHIs.emplace_back(&PI, MIB.getInstr());
 912   return true;
 913 }
 914
 915 void IRTranslator::finishPendingPhis() {
 916   for (std::pair<const PHINode *, MachineInstr *> &Phi : PendingPHIs) {
 917     const PHINode *PI = Phi.first;
 918     MachineInstrBuilder MIB(*MF, Phi.second);
 919
 920     // All MachineBasicBlocks exist, add them to the PHI. We assume IRTranslator
 921     // won't create extra control flow here, otherwise we need to find the
 922     // dominating predecessor here (or perhaps force the weirder IRTranslators
 923     // to provide a simple boundary).
 924     SmallSet<const BasicBlock *, 4> HandledPreds;
 925
 926     for (unsigned i = 0; i < PI->getNumIncomingValues(); ++i) {
 927       auto IRPred = PI->getIncomingBlock(i);
 928       if (HandledPreds.count(IRPred))
 929         continue;
 930
 931       HandledPreds.insert(IRPred);
 932       unsigned ValReg = getOrCreateVReg(*PI->getIncomingValue(i));
 933       for (auto Pred : getMachinePredBBs({IRPred, PI->getParent()})) {
 934         assert(Pred->isSuccessor(MIB->getParent()) &&
 935                "incorrect CFG at MachineBasicBlock level");
 936         MIB.addUse(ValReg);
 937         MIB.addMBB(Pred);
 938       }
 939     }
 940   }
 941 }
 942
 943 bool IRTranslator::translate(const Instruction &Inst) {
 944   CurBuilder.setDebugLoc(Inst.getDebugLoc());
 945   switch(Inst.getOpcode()) {
 946 #define HANDLE_INST(NUM, OPCODE, CLASS) \
 947     case Instruction::OPCODE: return translate##OPCODE(Inst, CurBuilder);
 948 #include "llvm/IR/Instruction.def"
 949   default:
 950     if (!TPC->isGlobalISelAbortEnabled())
 951       return false;
 952     llvm_unreachable("unknown opcode");
 953   }
 954 }
 955
 956 bool IRTranslator::translate(const Constant &C, unsigned Reg) {
 957   if (auto CI = dyn_cast<ConstantInt>(&C))
 958     EntryBuilder.buildConstant(Reg, *CI);
 959   else if (auto CF = dyn_cast<ConstantFP>(&C))
 960     EntryBuilder.buildFConstant(Reg, *CF);
 961   else if (isa<UndefValue>(C))
 962     EntryBuilder.buildInstr(TargetOpcode::IMPLICIT_DEF).addDef(Reg);
 963   else if (isa<ConstantPointerNull>(C))
 964     EntryBuilder.buildConstant(Reg, 0);
 965   else if (auto GV = dyn_cast<GlobalValue>(&C))
 966     EntryBuilder.buildGlobalValue(Reg, GV);
 967   else if (auto CE = dyn_cast<ConstantExpr>(&C)) {
 968     switch(CE->getOpcode()) {
 969 #define HANDLE_INST(NUM, OPCODE, CLASS)                         \
 970       case Instruction::OPCODE: return translate##OPCODE(*CE, EntryBuilder);
 971 #include "llvm/IR/Instruction.def"
 972     default:
 973       if (!TPC->isGlobalISelAbortEnabled())
 974         return false;
 975       llvm_unreachable("unknown opcode");
 976     }
 977   } else if (!TPC->isGlobalISelAbortEnabled())
 978     return false;
 979   else
 980     llvm_unreachable("unhandled constant kind");
 981
 982   return true;
 983 }
 984
 985 void IRTranslator::finalizeFunction() {
 986   // Release the memory used by the different maps we
 987   // needed during the translation.
 988   PendingPHIs.clear();
 989   ValToVReg.clear();
 990   FrameIndices.clear();
 991   Constants.clear();
 992   MachinePreds.clear();
 993 }
 994
 995 bool IRTranslator::runOnMachineFunction(MachineFunction &CurMF) {
 996   MF = &CurMF;
 997   const Function &F = *MF->getFunction();
 998   if (F.empty())
 999     return false;
1000   CLI = MF->getSubtarget().getCallLowering();
1001   CurBuilder.setMF(*MF);
1002   EntryBuilder.setMF(*MF);
1003   MRI = &MF->getRegInfo();
1004   DL = &F.getParent()->getDataLayout();
1005   TPC = &getAnalysis<TargetPassConfig>();
1006
1007   assert(PendingPHIs.empty() && "stale PHIs");
1008
1009   // Setup a separate basic-block for the arguments and constants, falling
1010   // through to the IR-level Function's entry block.
1011   MachineBasicBlock *EntryBB = MF->CreateMachineBasicBlock();
1012   MF->push_back(EntryBB);
1013   EntryBB->addSuccessor(&getOrCreateBB(F.front()));
1014   EntryBuilder.setMBB(*EntryBB);
1015
1016   // Lower the actual args into this basic block.
1017   SmallVector<unsigned, 8> VRegArgs;
1018   for (const Argument &Arg: F.args())
1019     VRegArgs.push_back(getOrCreateVReg(Arg));
1020   bool Succeeded = CLI->lowerFormalArguments(EntryBuilder, F, VRegArgs);
1021   if (!Succeeded) {
1022     if (!TPC->isGlobalISelAbortEnabled()) {
1023       MF->getProperties().set(
1024           MachineFunctionProperties::Property::FailedISel);
1025       finalizeFunction();
1026       return false;
1027     }
1028     report_fatal_error("Unable to lower arguments");
1029   }
1030
1031   // And translate the function!
1032   for (const BasicBlock &BB: F) {
1033     MachineBasicBlock &MBB = getOrCreateBB(BB);
1034     // Set the insertion point of all the following translations to
1035     // the end of this basic block.
1036     CurBuilder.setMBB(MBB);
1037
1038     for (const Instruction &Inst: BB) {
1039       Succeeded &= translate(Inst);
1040       if (!Succeeded) {
1041         if (TPC->isGlobalISelAbortEnabled())
1042           reportTranslationError(Inst, "unable to translate instruction");
1043         MF->getProperties().set(
1044             MachineFunctionProperties::Property::FailedISel);
1045         break;
1046       }
1047     }
1048   }
1049
1050   if (Succeeded) {
1051     finishPendingPhis();
1052
1053     // Now that the MachineFrameInfo has been configured, no further changes to
1054     // the reserved registers are possible.
1055     MRI->freezeReservedRegs(*MF);
1056
1057     // Merge the argument lowering and constants block with its single
1058     // successor, the LLVM-IR entry block.  We want the basic block to
1059     // be maximal.
1060     assert(EntryBB->succ_size() == 1 &&
1061            "Custom BB used for lowering should have only one successor");
1062     // Get the successor of the current entry block.
1063     MachineBasicBlock &NewEntryBB = **EntryBB->succ_begin();
1064     assert(NewEntryBB.pred_size() == 1 &&
1065            "LLVM-IR entry block has a predecessor!?");
1066     // Move all the instruction from the current entry block to the
1067     // new entry block.
1068     NewEntryBB.splice(NewEntryBB.begin(), EntryBB, EntryBB->begin(),
1069                       EntryBB->end());
1070
1071     // Update the live-in information for the new entry block.
1072     for (const MachineBasicBlock::RegisterMaskPair &LiveIn : EntryBB->liveins())
1073       NewEntryBB.addLiveIn(LiveIn);
1074     NewEntryBB.sortUniqueLiveIns();
1075
1076     // Get rid of the now empty basic block.
1077     EntryBB->removeSuccessor(&NewEntryBB);
1078     MF->remove(EntryBB);
1079     MF->DeleteMachineBasicBlock(EntryBB);
1080
1081     assert(&MF->front() == &NewEntryBB &&
1082            "New entry wasn't next in the list of basic block!");
1083   }
1084
1085   finalizeFunction();
1086
1087   return false;
1088 }