lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // This pass is not a substitute for the LLVM IR instcombine pass. This pass is
  14 // primarily intended to handle simplification opportunities that are implicit
  15 // in the LLVM IR and exposed by the various codegen lowering phases.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/ADT/SetVector.h"
  21 #include "llvm/ADT/SmallBitVector.h"
  22 #include "llvm/ADT/SmallPtrSet.h"
  23 #include "llvm/ADT/Statistic.h"
  24 #include "llvm/Analysis/AliasAnalysis.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/IR/DataLayout.h"
  28 #include "llvm/IR/DerivedTypes.h"
  29 #include "llvm/IR/Function.h"
  30 #include "llvm/IR/LLVMContext.h"
  31 #include "llvm/Support/CommandLine.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 #include "llvm/Target/TargetLowering.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/Target/TargetRegisterInfo.h"
  39 #include "llvm/Target/TargetSubtargetInfo.h"
  40 #include <algorithm>
  41 using namespace llvm;
  42
  43 #define DEBUG_TYPE "dagcombine"
  44
  45 STATISTIC(NodesCombined   , "Number of dag nodes combined");
  46 STATISTIC(PreIndexedNodes , "Number of pre-indexed nodes created");
  47 STATISTIC(PostIndexedNodes, "Number of post-indexed nodes created");
  48 STATISTIC(OpsNarrowed     , "Number of load/op/store narrowed");
  49 STATISTIC(LdStFP2Int      , "Number of fp load/store pairs transformed to int");
  50 STATISTIC(SlicedLoads, "Number of load sliced");
  51
  52 namespace {
  53   static cl::opt<bool>
  54     CombinerAA("combiner-alias-analysis", cl::Hidden,
  55                cl::desc("Enable DAG combiner alias-analysis heuristics"));
  56
  57   static cl::opt<bool>
  58     CombinerGlobalAA("combiner-global-alias-analysis", cl::Hidden,
  59                cl::desc("Enable DAG combiner's use of IR alias analysis"));
  60
  61   static cl::opt<bool>
  62     UseTBAA("combiner-use-tbaa", cl::Hidden, cl::init(true),
  63                cl::desc("Enable DAG combiner's use of TBAA"));
  64
  65 #ifndef NDEBUG
  66   static cl::opt<std::string>
  67     CombinerAAOnlyFunc("combiner-aa-only-func", cl::Hidden,
  68                cl::desc("Only use DAG-combiner alias analysis in this"
  69                         " function"));
  70 #endif
  71
  72   /// Hidden option to stress test load slicing, i.e., when this option
  73   /// is enabled, load slicing bypasses most of its profitability guards.
  74   static cl::opt<bool>
  75   StressLoadSlicing("combiner-stress-load-slicing", cl::Hidden,
  76                     cl::desc("Bypass the profitability model of load "
  77                              "slicing"),
  78                     cl::init(false));
  79
  80   static cl::opt<bool>
  81     MaySplitLoadIndex("combiner-split-load-index", cl::Hidden, cl::init(true),
  82                       cl::desc("DAG combiner may split indexing from loads"));
  83
  84 //------------------------------ DAGCombiner ---------------------------------//
  85
  86   class DAGCombiner {
  87     SelectionDAG &DAG;
  88     const TargetLowering &TLI;
  89     CombineLevel Level;
  90     CodeGenOpt::Level OptLevel;
  91     bool LegalOperations;
  92     bool LegalTypes;
  93     bool ForCodeSize;
  94
  95     /// \brief Worklist of all of the nodes that need to be simplified.
  96     ///
  97     /// This must behave as a stack -- new nodes to process are pushed onto the
  98     /// back and when processing we pop off of the back.
  99     ///
 100     /// The worklist will not contain duplicates but may contain null entries
 101     /// due to nodes being deleted from the underlying DAG.
 102     SmallVector<SDNode *, 64> Worklist;
 103
 104     /// \brief Mapping from an SDNode to its position on the worklist.
 105     ///
 106     /// This is used to find and remove nodes from the worklist (by nulling
 107     /// them) when they are deleted from the underlying DAG. It relies on
 108     /// stable indices of nodes within the worklist.
 109     DenseMap<SDNode *, unsigned> WorklistMap;
 110
 111     /// \brief Set of nodes which have been combined (at least once).
 112     ///
 113     /// This is used to allow us to reliably add any operands of a DAG node
 114     /// which have not yet been combined to the worklist.
 115     SmallPtrSet<SDNode *, 64> CombinedNodes;
 116
 117     // AA - Used for DAG load/store alias analysis.
 118     AliasAnalysis &AA;
 119
 120     /// When an instruction is simplified, add all users of the instruction to
 121     /// the work lists because they might get more simplified now.
 122     void AddUsersToWorklist(SDNode *N) {
 123       for (SDNode *Node : N->uses())
 124         AddToWorklist(Node);
 125     }
 126
 127     /// Call the node-specific routine that folds each particular type of node.
 128     SDValue visit(SDNode *N);
 129
 130   public:
 131     /// Add to the worklist making sure its instance is at the back (next to be
 132     /// processed.)
 133     void AddToWorklist(SDNode *N) {
 134       // Skip handle nodes as they can't usefully be combined and confuse the
 135       // zero-use deletion strategy.
 136       if (N->getOpcode() == ISD::HANDLENODE)
 137         return;
 138
 139       if (WorklistMap.insert(std::make_pair(N, Worklist.size())).second)
 140         Worklist.push_back(N);
 141     }
 142
 143     /// Remove all instances of N from the worklist.
 144     void removeFromWorklist(SDNode *N) {
 145       CombinedNodes.erase(N);
 146
 147       auto It = WorklistMap.find(N);
 148       if (It == WorklistMap.end())
 149         return; // Not in the worklist.
 150
 151       // Null out the entry rather than erasing it to avoid a linear operation.
 152       Worklist[It->second] = nullptr;
 153       WorklistMap.erase(It);
 154     }
 155
 156     void deleteAndRecombine(SDNode *N);
 157     bool recursivelyDeleteUnusedNodes(SDNode *N);
 158
 159     SDValue CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 160                       bool AddTo = true);
 161
 162     SDValue CombineTo(SDNode *N, SDValue Res, bool AddTo = true) {
 163       return CombineTo(N, &Res, 1, AddTo);
 164     }
 165
 166     SDValue CombineTo(SDNode *N, SDValue Res0, SDValue Res1,
 167                       bool AddTo = true) {
 168       SDValue To[] = { Res0, Res1 };
 169       return CombineTo(N, To, 2, AddTo);
 170     }
 171
 172     void CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO);
 173
 174   private:
 175
 176     /// Check the specified integer node value to see if it can be simplified or
 177     /// if things it uses can be simplified by bit propagation.
 178     /// If so, return true.
 179     bool SimplifyDemandedBits(SDValue Op) {
 180       unsigned BitWidth = Op.getValueType().getScalarType().getSizeInBits();
 181       APInt Demanded = APInt::getAllOnesValue(BitWidth);
 182       return SimplifyDemandedBits(Op, Demanded);
 183     }
 184
 185     bool SimplifyDemandedBits(SDValue Op, const APInt &Demanded);
 186
 187     bool CombineToPreIndexedLoadStore(SDNode *N);
 188     bool CombineToPostIndexedLoadStore(SDNode *N);
 189     SDValue SplitIndexingFromLoad(LoadSDNode *LD);
 190     bool SliceUpLoad(SDNode *N);
 191
 192     /// \brief Replace an ISD::EXTRACT_VECTOR_ELT of a load with a narrowed
 193     ///   load.
 194     ///
 195     /// \param EVE ISD::EXTRACT_VECTOR_ELT to be replaced.
 196     /// \param InVecVT type of the input vector to EVE with bitcasts resolved.
 197     /// \param EltNo index of the vector element to load.
 198     /// \param OriginalLoad load that EVE came from to be replaced.
 199     /// \returns EVE on success SDValue() on failure.
 200     SDValue ReplaceExtractVectorEltOfLoadWithNarrowedLoad(
 201         SDNode *EVE, EVT InVecVT, SDValue EltNo, LoadSDNode *OriginalLoad);
 202     void ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad);
 203     SDValue PromoteOperand(SDValue Op, EVT PVT, bool &Replace);
 204     SDValue SExtPromoteOperand(SDValue Op, EVT PVT);
 205     SDValue ZExtPromoteOperand(SDValue Op, EVT PVT);
 206     SDValue PromoteIntBinOp(SDValue Op);
 207     SDValue PromoteIntShiftOp(SDValue Op);
 208     SDValue PromoteExtend(SDValue Op);
 209     bool PromoteLoad(SDValue Op);
 210
 211     void ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
 212                          SDValue Trunc, SDValue ExtLoad, SDLoc DL,
 213                          ISD::NodeType ExtType);
 214
 215     /// Call the node-specific routine that knows how to fold each
 216     /// particular type of node. If that doesn't do anything, try the
 217     /// target-specific DAG combines.
 218     SDValue combine(SDNode *N);
 219
 220     // Visitation implementation - Implement dag node combining for different
 221     // node types.  The semantics are as follows:
 222     // Return Value:
 223     //   SDValue.getNode() == 0 - No change was made
 224     //   SDValue.getNode() == N - N was replaced, is dead and has been handled.
 225     //   otherwise              - N should be replaced by the returned Operand.
 226     //
 227     SDValue visitTokenFactor(SDNode *N);
 228     SDValue visitMERGE_VALUES(SDNode *N);
 229     SDValue visitADD(SDNode *N);
 230     SDValue visitSUB(SDNode *N);
 231     SDValue visitADDC(SDNode *N);
 232     SDValue visitSUBC(SDNode *N);
 233     SDValue visitADDE(SDNode *N);
 234     SDValue visitSUBE(SDNode *N);
 235     SDValue visitMUL(SDNode *N);
 236     SDValue visitSDIV(SDNode *N);
 237     SDValue visitUDIV(SDNode *N);
 238     SDValue visitSREM(SDNode *N);
 239     SDValue visitUREM(SDNode *N);
 240     SDValue visitMULHU(SDNode *N);
 241     SDValue visitMULHS(SDNode *N);
 242     SDValue visitSMUL_LOHI(SDNode *N);
 243     SDValue visitUMUL_LOHI(SDNode *N);
 244     SDValue visitSMULO(SDNode *N);
 245     SDValue visitUMULO(SDNode *N);
 246     SDValue visitSDIVREM(SDNode *N);
 247     SDValue visitUDIVREM(SDNode *N);
 248     SDValue visitAND(SDNode *N);
 249     SDValue visitOR(SDNode *N);
 250     SDValue visitXOR(SDNode *N);
 251     SDValue SimplifyVBinOp(SDNode *N);
 252     SDValue SimplifyVUnaryOp(SDNode *N);
 253     SDValue visitSHL(SDNode *N);
 254     SDValue visitSRA(SDNode *N);
 255     SDValue visitSRL(SDNode *N);
 256     SDValue visitRotate(SDNode *N);
 257     SDValue visitCTLZ(SDNode *N);
 258     SDValue visitCTLZ_ZERO_UNDEF(SDNode *N);
 259     SDValue visitCTTZ(SDNode *N);
 260     SDValue visitCTTZ_ZERO_UNDEF(SDNode *N);
 261     SDValue visitCTPOP(SDNode *N);
 262     SDValue visitSELECT(SDNode *N);
 263     SDValue visitVSELECT(SDNode *N);
 264     SDValue visitSELECT_CC(SDNode *N);
 265     SDValue visitSETCC(SDNode *N);
 266     SDValue visitSIGN_EXTEND(SDNode *N);
 267     SDValue visitZERO_EXTEND(SDNode *N);
 268     SDValue visitANY_EXTEND(SDNode *N);
 269     SDValue visitSIGN_EXTEND_INREG(SDNode *N);
 270     SDValue visitTRUNCATE(SDNode *N);
 271     SDValue visitBITCAST(SDNode *N);
 272     SDValue visitBUILD_PAIR(SDNode *N);
 273     SDValue visitFADD(SDNode *N);
 274     SDValue visitFSUB(SDNode *N);
 275     SDValue visitFMUL(SDNode *N);
 276     SDValue visitFMA(SDNode *N);
 277     SDValue visitFDIV(SDNode *N);
 278     SDValue visitFREM(SDNode *N);
 279     SDValue visitFSQRT(SDNode *N);
 280     SDValue visitFCOPYSIGN(SDNode *N);
 281     SDValue visitSINT_TO_FP(SDNode *N);
 282     SDValue visitUINT_TO_FP(SDNode *N);
 283     SDValue visitFP_TO_SINT(SDNode *N);
 284     SDValue visitFP_TO_UINT(SDNode *N);
 285     SDValue visitFP_ROUND(SDNode *N);
 286     SDValue visitFP_ROUND_INREG(SDNode *N);
 287     SDValue visitFP_EXTEND(SDNode *N);
 288     SDValue visitFNEG(SDNode *N);
 289     SDValue visitFABS(SDNode *N);
 290     SDValue visitFCEIL(SDNode *N);
 291     SDValue visitFTRUNC(SDNode *N);
 292     SDValue visitFFLOOR(SDNode *N);
 293     SDValue visitFMINNUM(SDNode *N);
 294     SDValue visitFMAXNUM(SDNode *N);
 295     SDValue visitBRCOND(SDNode *N);
 296     SDValue visitBR_CC(SDNode *N);
 297     SDValue visitLOAD(SDNode *N);
 298     SDValue visitSTORE(SDNode *N);
 299     SDValue visitINSERT_VECTOR_ELT(SDNode *N);
 300     SDValue visitEXTRACT_VECTOR_ELT(SDNode *N);
 301     SDValue visitBUILD_VECTOR(SDNode *N);
 302     SDValue visitCONCAT_VECTORS(SDNode *N);
 303     SDValue visitEXTRACT_SUBVECTOR(SDNode *N);
 304     SDValue visitVECTOR_SHUFFLE(SDNode *N);
 305     SDValue visitINSERT_SUBVECTOR(SDNode *N);
 306     SDValue visitMLOAD(SDNode *N);
 307     SDValue visitMSTORE(SDNode *N);
 308
 309     SDValue XformToShuffleWithZero(SDNode *N);
 310     SDValue ReassociateOps(unsigned Opc, SDLoc DL, SDValue LHS, SDValue RHS);
 311
 312     SDValue visitShiftByConstant(SDNode *N, ConstantSDNode *Amt);
 313
 314     bool SimplifySelectOps(SDNode *SELECT, SDValue LHS, SDValue RHS);
 315     SDValue SimplifyBinOpWithSameOpcodeHands(SDNode *N);
 316     SDValue SimplifySelect(SDLoc DL, SDValue N0, SDValue N1, SDValue N2);
 317     SDValue SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1, SDValue N2,
 318                              SDValue N3, ISD::CondCode CC,
 319                              bool NotExtCompare = false);
 320     SDValue SimplifySetCC(EVT VT, SDValue N0, SDValue N1, ISD::CondCode Cond,
 321                           SDLoc DL, bool foldBooleans = true);
 322
 323     bool isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 324                            SDValue &CC) const;
 325     bool isOneUseSetCC(SDValue N) const;
 326
 327     SDValue SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
 328                                          unsigned HiOp);
 329     SDValue CombineConsecutiveLoads(SDNode *N, EVT VT);
 330     SDValue CombineExtLoad(SDNode *N);
 331     SDValue ConstantFoldBITCASTofBUILD_VECTOR(SDNode *, EVT);
 332     SDValue BuildSDIV(SDNode *N);
 333     SDValue BuildSDIVPow2(SDNode *N);
 334     SDValue BuildUDIV(SDNode *N);
 335     SDValue BuildReciprocalEstimate(SDValue Op);
 336     SDValue BuildRsqrtEstimate(SDValue Op);
 337     SDValue BuildRsqrtNROneConst(SDValue Op, SDValue Est, unsigned Iterations);
 338     SDValue BuildRsqrtNRTwoConst(SDValue Op, SDValue Est, unsigned Iterations);
 339     SDValue MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
 340                                bool DemandHighBits = true);
 341     SDValue MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1);
 342     SDNode *MatchRotatePosNeg(SDValue Shifted, SDValue Pos, SDValue Neg,
 343                               SDValue InnerPos, SDValue InnerNeg,
 344                               unsigned PosOpcode, unsigned NegOpcode,
 345                               SDLoc DL);
 346     SDNode *MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL);
 347     SDValue ReduceLoadWidth(SDNode *N);
 348     SDValue ReduceLoadOpStoreWidth(SDNode *N);
 349     SDValue TransformFPLoadStorePair(SDNode *N);
 350     SDValue reduceBuildVecExtToExtBuildVec(SDNode *N);
 351     SDValue reduceBuildVecConvertToConvertBuildVec(SDNode *N);
 352
 353     SDValue GetDemandedBits(SDValue V, const APInt &Mask);
 354
 355     /// Walk up chain skipping non-aliasing memory nodes,
 356     /// looking for aliasing nodes and adding them to the Aliases vector.
 357     void GatherAllAliases(SDNode *N, SDValue OriginalChain,
 358                           SmallVectorImpl<SDValue> &Aliases);
 359
 360     /// Return true if there is any possibility that the two addresses overlap.
 361     bool isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) const;
 362
 363     /// Walk up chain skipping non-aliasing memory nodes, looking for a better
 364     /// chain (aliasing node.)
 365     SDValue FindBetterChain(SDNode *N, SDValue Chain);
 366
 367     /// Holds a pointer to an LSBaseSDNode as well as information on where it
 368     /// is located in a sequence of memory operations connected by a chain.
 369     struct MemOpLink {
 370       MemOpLink (LSBaseSDNode *N, int64_t Offset, unsigned Seq):
 371       MemNode(N), OffsetFromBase(Offset), SequenceNum(Seq) { }
 372       // Ptr to the mem node.
 373       LSBaseSDNode *MemNode;
 374       // Offset from the base ptr.
 375       int64_t OffsetFromBase;
 376       // What is the sequence number of this mem node.
 377       // Lowest mem operand in the DAG starts at zero.
 378       unsigned SequenceNum;
 379     };
 380
 381     /// This is a helper function for MergeConsecutiveStores. When the source
 382     /// elements of the consecutive stores are all constants or all extracted
 383     /// vector elements, try to merge them into one larger store.
 384     /// \return True if a merged store was created.
 385     bool MergeStoresOfConstantsOrVecElts(SmallVectorImpl<MemOpLink> &StoreNodes,
 386                                          EVT MemVT, unsigned NumElem,
 387                                          bool IsConstantSrc, bool UseVector);
 388
 389     /// Merge consecutive store operations into a wide store.
 390     /// This optimization uses wide integers or vectors when possible.
 391     /// \return True if some memory operations were changed.
 392     bool MergeConsecutiveStores(StoreSDNode *N);
 393
 394     /// \brief Try to transform a truncation where C is a constant:
 395     ///     (trunc (and X, C)) -> (and (trunc X), (trunc C))
 396     ///
 397     /// \p N needs to be a truncation and its first operand an AND. Other
 398     /// requirements are checked by the function (e.g. that trunc is
 399     /// single-use) and if missed an empty SDValue is returned.
 400     SDValue distributeTruncateThroughAnd(SDNode *N);
 401
 402   public:
 403     DAGCombiner(SelectionDAG &D, AliasAnalysis &A, CodeGenOpt::Level OL)
 404         : DAG(D), TLI(D.getTargetLoweringInfo()), Level(BeforeLegalizeTypes),
 405           OptLevel(OL), LegalOperations(false), LegalTypes(false), AA(A) {
 406       auto *F = DAG.getMachineFunction().getFunction();
 407       ForCodeSize = F->hasFnAttribute(Attribute::OptimizeForSize) ||
 408                     F->hasFnAttribute(Attribute::MinSize);
 409     }
 410
 411     /// Runs the dag combiner on all nodes in the work list
 412     void Run(CombineLevel AtLevel);
 413
 414     SelectionDAG &getDAG() const { return DAG; }
 415
 416     /// Returns a type large enough to hold any valid shift amount - before type
 417     /// legalization these can be huge.
 418     EVT getShiftAmountTy(EVT LHSTy) {
 419       assert(LHSTy.isInteger() && "Shift amount is not an integer type!");
 420       if (LHSTy.isVector())
 421         return LHSTy;
 422       return LegalTypes ? TLI.getScalarShiftAmountTy(LHSTy)
 423                         : TLI.getPointerTy();
 424     }
 425
 426     /// This method returns true if we are running before type legalization or
 427     /// if the specified VT is legal.
 428     bool isTypeLegal(const EVT &VT) {
 429       if (!LegalTypes) return true;
 430       return TLI.isTypeLegal(VT);
 431     }
 432
 433     /// Convenience wrapper around TargetLowering::getSetCCResultType
 434     EVT getSetCCResultType(EVT VT) const {
 435       return TLI.getSetCCResultType(*DAG.getContext(), VT);
 436     }
 437   };
 438 }
 439
 440
 441 namespace {
 442 /// This class is a DAGUpdateListener that removes any deleted
 443 /// nodes from the worklist.
 444 class WorklistRemover : public SelectionDAG::DAGUpdateListener {
 445   DAGCombiner &DC;
 446 public:
 447   explicit WorklistRemover(DAGCombiner &dc)
 448     : SelectionDAG::DAGUpdateListener(dc.getDAG()), DC(dc) {}
 449
 450   void NodeDeleted(SDNode *N, SDNode *E) override {
 451     DC.removeFromWorklist(N);
 452   }
 453 };
 454 }
 455
 456 //===----------------------------------------------------------------------===//
 457 //  TargetLowering::DAGCombinerInfo implementation
 458 //===----------------------------------------------------------------------===//
 459
 460 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 461   ((DAGCombiner*)DC)->AddToWorklist(N);
 462 }
 463
 464 void TargetLowering::DAGCombinerInfo::RemoveFromWorklist(SDNode *N) {
 465   ((DAGCombiner*)DC)->removeFromWorklist(N);
 466 }
 467
 468 SDValue TargetLowering::DAGCombinerInfo::
 469 CombineTo(SDNode *N, ArrayRef<SDValue> To, bool AddTo) {
 470   return ((DAGCombiner*)DC)->CombineTo(N, &To[0], To.size(), AddTo);
 471 }
 472
 473 SDValue TargetLowering::DAGCombinerInfo::
 474 CombineTo(SDNode *N, SDValue Res, bool AddTo) {
 475   return ((DAGCombiner*)DC)->CombineTo(N, Res, AddTo);
 476 }
 477
 478
 479 SDValue TargetLowering::DAGCombinerInfo::
 480 CombineTo(SDNode *N, SDValue Res0, SDValue Res1, bool AddTo) {
 481   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1, AddTo);
 482 }
 483
 484 void TargetLowering::DAGCombinerInfo::
 485 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 486   return ((DAGCombiner*)DC)->CommitTargetLoweringOpt(TLO);
 487 }
 488
 489 //===----------------------------------------------------------------------===//
 490 // Helper Functions
 491 //===----------------------------------------------------------------------===//
 492
 493 void DAGCombiner::deleteAndRecombine(SDNode *N) {
 494   removeFromWorklist(N);
 495
 496   // If the operands of this node are only used by the node, they will now be
 497   // dead. Make sure to re-visit them and recursively delete dead nodes.
 498   for (const SDValue &Op : N->ops())
 499     // For an operand generating multiple values, one of the values may
 500     // become dead allowing further simplification (e.g. split index
 501     // arithmetic from an indexed load).
 502     if (Op->hasOneUse() || Op->getNumValues() > 1)
 503       AddToWorklist(Op.getNode());
 504
 505   DAG.DeleteNode(N);
 506 }
 507
 508 /// Return 1 if we can compute the negated form of the specified expression for
 509 /// the same cost as the expression itself, or 2 if we can compute the negated
 510 /// form more cheaply than the expression itself.
 511 static char isNegatibleForFree(SDValue Op, bool LegalOperations,
 512                                const TargetLowering &TLI,
 513                                const TargetOptions *Options,
 514                                unsigned Depth = 0) {
 515   // fneg is removable even if it has multiple uses.
 516   if (Op.getOpcode() == ISD::FNEG) return 2;
 517
 518   // Don't allow anything with multiple uses.
 519   if (!Op.hasOneUse()) return 0;
 520
 521   // Don't recurse exponentially.
 522   if (Depth > 6) return 0;
 523
 524   switch (Op.getOpcode()) {
 525   default: return false;
 526   case ISD::ConstantFP:
 527     // Don't invert constant FP values after legalize.  The negated constant
 528     // isn't necessarily legal.
 529     return LegalOperations ? 0 : 1;
 530   case ISD::FADD:
 531     // FIXME: determine better conditions for this xform.
 532     if (!Options->UnsafeFPMath) return 0;
 533
 534     // After operation legalization, it might not be legal to create new FSUBs.
 535     if (LegalOperations &&
 536         !TLI.isOperationLegalOrCustom(ISD::FSUB,  Op.getValueType()))
 537       return 0;
 538
 539     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 540     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 541                                     Options, Depth + 1))
 542       return V;
 543     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 544     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 545                               Depth + 1);
 546   case ISD::FSUB:
 547     // We can't turn -(A-B) into B-A when we honor signed zeros.
 548     if (!Options->UnsafeFPMath) return 0;
 549
 550     // fold (fneg (fsub A, B)) -> (fsub B, A)
 551     return 1;
 552
 553   case ISD::FMUL:
 554   case ISD::FDIV:
 555     if (Options->HonorSignDependentRoundingFPMath()) return 0;
 556
 557     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y) or (fmul X, (fneg Y))
 558     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 559                                     Options, Depth + 1))
 560       return V;
 561
 562     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 563                               Depth + 1);
 564
 565   case ISD::FP_EXTEND:
 566   case ISD::FP_ROUND:
 567   case ISD::FSIN:
 568     return isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI, Options,
 569                               Depth + 1);
 570   }
 571 }
 572
 573 /// If isNegatibleForFree returns true, return the newly negated expression.
 574 static SDValue GetNegatedExpression(SDValue Op, SelectionDAG &DAG,
 575                                     bool LegalOperations, unsigned Depth = 0) {
 576   const TargetOptions &Options = DAG.getTarget().Options;
 577   // fneg is removable even if it has multiple uses.
 578   if (Op.getOpcode() == ISD::FNEG) return Op.getOperand(0);
 579
 580   // Don't allow anything with multiple uses.
 581   assert(Op.hasOneUse() && "Unknown reuse!");
 582
 583   assert(Depth <= 6 && "GetNegatedExpression doesn't match isNegatibleForFree");
 584   switch (Op.getOpcode()) {
 585   default: llvm_unreachable("Unknown code");
 586   case ISD::ConstantFP: {
 587     APFloat V = cast<ConstantFPSDNode>(Op)->getValueAPF();
 588     V.changeSign();
 589     return DAG.getConstantFP(V, Op.getValueType());
 590   }
 591   case ISD::FADD:
 592     // FIXME: determine better conditions for this xform.
 593     assert(Options.UnsafeFPMath);
 594
 595     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 596     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 597                            DAG.getTargetLoweringInfo(), &Options, Depth+1))
 598       return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 599                          GetNegatedExpression(Op.getOperand(0), DAG,
 600                                               LegalOperations, Depth+1),
 601                          Op.getOperand(1));
 602     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 603     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 604                        GetNegatedExpression(Op.getOperand(1), DAG,
 605                                             LegalOperations, Depth+1),
 606                        Op.getOperand(0));
 607   case ISD::FSUB:
 608     // We can't turn -(A-B) into B-A when we honor signed zeros.
 609     assert(Options.UnsafeFPMath);
 610
 611     // fold (fneg (fsub 0, B)) -> B
 612     if (ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(Op.getOperand(0)))
 613       if (N0CFP->getValueAPF().isZero())
 614         return Op.getOperand(1);
 615
 616     // fold (fneg (fsub A, B)) -> (fsub B, A)
 617     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 618                        Op.getOperand(1), Op.getOperand(0));
 619
 620   case ISD::FMUL:
 621   case ISD::FDIV:
 622     assert(!Options.HonorSignDependentRoundingFPMath());
 623
 624     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y)
 625     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 626                            DAG.getTargetLoweringInfo(), &Options, Depth+1))
 627       return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 628                          GetNegatedExpression(Op.getOperand(0), DAG,
 629                                               LegalOperations, Depth+1),
 630                          Op.getOperand(1));
 631
 632     // fold (fneg (fmul X, Y)) -> (fmul X, (fneg Y))
 633     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 634                        Op.getOperand(0),
 635                        GetNegatedExpression(Op.getOperand(1), DAG,
 636                                             LegalOperations, Depth+1));
 637
 638   case ISD::FP_EXTEND:
 639   case ISD::FSIN:
 640     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 641                        GetNegatedExpression(Op.getOperand(0), DAG,
 642                                             LegalOperations, Depth+1));
 643   case ISD::FP_ROUND:
 644       return DAG.getNode(ISD::FP_ROUND, SDLoc(Op), Op.getValueType(),
 645                          GetNegatedExpression(Op.getOperand(0), DAG,
 646                                               LegalOperations, Depth+1),
 647                          Op.getOperand(1));
 648   }
 649 }
 650
 651 // Return true if this node is a setcc, or is a select_cc
 652 // that selects between the target values used for true and false, making it
 653 // equivalent to a setcc. Also, set the incoming LHS, RHS, and CC references to
 654 // the appropriate nodes based on the type of node we are checking. This
 655 // simplifies life a bit for the callers.
 656 bool DAGCombiner::isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 657                                     SDValue &CC) const {
 658   if (N.getOpcode() == ISD::SETCC) {
 659     LHS = N.getOperand(0);
 660     RHS = N.getOperand(1);
 661     CC  = N.getOperand(2);
 662     return true;
 663   }
 664
 665   if (N.getOpcode() != ISD::SELECT_CC ||
 666       !TLI.isConstTrueVal(N.getOperand(2).getNode()) ||
 667       !TLI.isConstFalseVal(N.getOperand(3).getNode()))
 668     return false;
 669
 670   if (TLI.getBooleanContents(N.getValueType()) ==
 671       TargetLowering::UndefinedBooleanContent)
 672     return false;
 673
 674   LHS = N.getOperand(0);
 675   RHS = N.getOperand(1);
 676   CC  = N.getOperand(4);
 677   return true;
 678 }
 679
 680 /// Return true if this is a SetCC-equivalent operation with only one use.
 681 /// If this is true, it allows the users to invert the operation for free when
 682 /// it is profitable to do so.
 683 bool DAGCombiner::isOneUseSetCC(SDValue N) const {
 684   SDValue N0, N1, N2;
 685   if (isSetCCEquivalent(N, N0, N1, N2) && N.getNode()->hasOneUse())
 686     return true;
 687   return false;
 688 }
 689
 690 /// Returns true if N is a BUILD_VECTOR node whose
 691 /// elements are all the same constant or undefined.
 692 static bool isConstantSplatVector(SDNode *N, APInt& SplatValue) {
 693   BuildVectorSDNode *C = dyn_cast<BuildVectorSDNode>(N);
 694   if (!C)
 695     return false;
 696
 697   APInt SplatUndef;
 698   unsigned SplatBitSize;
 699   bool HasAnyUndefs;
 700   EVT EltVT = N->getValueType(0).getVectorElementType();
 701   return (C->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
 702                              HasAnyUndefs) &&
 703           EltVT.getSizeInBits() >= SplatBitSize);
 704 }
 705
 706 // \brief Returns the SDNode if it is a constant BuildVector or constant.
 707 static SDNode *isConstantBuildVectorOrConstantInt(SDValue N) {
 708   if (isa<ConstantSDNode>(N))
 709     return N.getNode();
 710   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N);
 711   if (BV && BV->isConstant())
 712     return BV;
 713   return nullptr;
 714 }
 715
 716 // \brief Returns the SDNode if it is a constant splat BuildVector or constant
 717 // int.
 718 static ConstantSDNode *isConstOrConstSplat(SDValue N) {
 719   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N))
 720     return CN;
 721
 722   if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N)) {
 723     BitVector UndefElements;
 724     ConstantSDNode *CN = BV->getConstantSplatNode(&UndefElements);
 725
 726     // BuildVectors can truncate their operands. Ignore that case here.
 727     // FIXME: We blindly ignore splats which include undef which is overly
 728     // pessimistic.
 729     if (CN && UndefElements.none() &&
 730         CN->getValueType(0) == N.getValueType().getScalarType())
 731       return CN;
 732   }
 733
 734   return nullptr;
 735 }
 736
 737 // \brief Returns the SDNode if it is a constant splat BuildVector or constant
 738 // float.
 739 static ConstantFPSDNode *isConstOrConstSplatFP(SDValue N) {
 740   if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(N))
 741     return CN;
 742
 743   if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N)) {
 744     BitVector UndefElements;
 745     ConstantFPSDNode *CN = BV->getConstantFPSplatNode(&UndefElements);
 746
 747     if (CN && UndefElements.none())
 748       return CN;
 749   }
 750
 751   return nullptr;
 752 }
 753
 754 SDValue DAGCombiner::ReassociateOps(unsigned Opc, SDLoc DL,
 755                                     SDValue N0, SDValue N1) {
 756   EVT VT = N0.getValueType();
 757   if (N0.getOpcode() == Opc) {
 758     if (SDNode *L = isConstantBuildVectorOrConstantInt(N0.getOperand(1))) {
 759       if (SDNode *R = isConstantBuildVectorOrConstantInt(N1)) {
 760         // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 761         if (SDValue OpNode = DAG.FoldConstantArithmetic(Opc, VT, L, R))
 762           return DAG.getNode(Opc, DL, VT, N0.getOperand(0), OpNode);
 763         return SDValue();
 764       }
 765       if (N0.hasOneUse()) {
 766         // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one
 767         // use
 768         SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT, N0.getOperand(0), N1);
 769         if (!OpNode.getNode())
 770           return SDValue();
 771         AddToWorklist(OpNode.getNode());
 772         return DAG.getNode(Opc, DL, VT, OpNode, N0.getOperand(1));
 773       }
 774     }
 775   }
 776
 777   if (N1.getOpcode() == Opc) {
 778     if (SDNode *R = isConstantBuildVectorOrConstantInt(N1.getOperand(1))) {
 779       if (SDNode *L = isConstantBuildVectorOrConstantInt(N0)) {
 780         // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 781         if (SDValue OpNode = DAG.FoldConstantArithmetic(Opc, VT, R, L))
 782           return DAG.getNode(Opc, DL, VT, N1.getOperand(0), OpNode);
 783         return SDValue();
 784       }
 785       if (N1.hasOneUse()) {
 786         // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one
 787         // use
 788         SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT, N1.getOperand(0), N0);
 789         if (!OpNode.getNode())
 790           return SDValue();
 791         AddToWorklist(OpNode.getNode());
 792         return DAG.getNode(Opc, DL, VT, OpNode, N1.getOperand(1));
 793       }
 794     }
 795   }
 796
 797   return SDValue();
 798 }
 799
 800 SDValue DAGCombiner::CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 801                                bool AddTo) {
 802   assert(N->getNumValues() == NumTo && "Broken CombineTo call!");
 803   ++NodesCombined;
 804   DEBUG(dbgs() << "\nReplacing.1 ";
 805         N->dump(&DAG);
 806         dbgs() << "\nWith: ";
 807         To[0].getNode()->dump(&DAG);
 808         dbgs() << " and " << NumTo-1 << " other values\n");
 809   for (unsigned i = 0, e = NumTo; i != e; ++i)
 810     assert((!To[i].getNode() ||
 811             N->getValueType(i) == To[i].getValueType()) &&
 812            "Cannot combine value to value of different type!");
 813
 814   WorklistRemover DeadNodes(*this);
 815   DAG.ReplaceAllUsesWith(N, To);
 816   if (AddTo) {
 817     // Push the new nodes and any users onto the worklist
 818     for (unsigned i = 0, e = NumTo; i != e; ++i) {
 819       if (To[i].getNode()) {
 820         AddToWorklist(To[i].getNode());
 821         AddUsersToWorklist(To[i].getNode());
 822       }
 823     }
 824   }
 825
 826   // Finally, if the node is now dead, remove it from the graph.  The node
 827   // may not be dead if the replacement process recursively simplified to
 828   // something else needing this node.
 829   if (N->use_empty())
 830     deleteAndRecombine(N);
 831   return SDValue(N, 0);
 832 }
 833
 834 void DAGCombiner::
 835 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 836   // Replace all uses.  If any nodes become isomorphic to other nodes and
 837   // are deleted, make sure to remove them from our worklist.
 838   WorklistRemover DeadNodes(*this);
 839   DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New);
 840
 841   // Push the new node and any (possibly new) users onto the worklist.
 842   AddToWorklist(TLO.New.getNode());
 843   AddUsersToWorklist(TLO.New.getNode());
 844
 845   // Finally, if the node is now dead, remove it from the graph.  The node
 846   // may not be dead if the replacement process recursively simplified to
 847   // something else needing this node.
 848   if (TLO.Old.getNode()->use_empty())
 849     deleteAndRecombine(TLO.Old.getNode());
 850 }
 851
 852 /// Check the specified integer node value to see if it can be simplified or if
 853 /// things it uses can be simplified by bit propagation. If so, return true.
 854 bool DAGCombiner::SimplifyDemandedBits(SDValue Op, const APInt &Demanded) {
 855   TargetLowering::TargetLoweringOpt TLO(DAG, LegalTypes, LegalOperations);
 856   APInt KnownZero, KnownOne;
 857   if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 858     return false;
 859
 860   // Revisit the node.
 861   AddToWorklist(Op.getNode());
 862
 863   // Replace the old value with the new one.
 864   ++NodesCombined;
 865   DEBUG(dbgs() << "\nReplacing.2 ";
 866         TLO.Old.getNode()->dump(&DAG);
 867         dbgs() << "\nWith: ";
 868         TLO.New.getNode()->dump(&DAG);
 869         dbgs() << '\n');
 870
 871   CommitTargetLoweringOpt(TLO);
 872   return true;
 873 }
 874
 875 void DAGCombiner::ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad) {
 876   SDLoc dl(Load);
 877   EVT VT = Load->getValueType(0);
 878   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, VT, SDValue(ExtLoad, 0));
 879
 880   DEBUG(dbgs() << "\nReplacing.9 ";
 881         Load->dump(&DAG);
 882         dbgs() << "\nWith: ";
 883         Trunc.getNode()->dump(&DAG);
 884         dbgs() << '\n');
 885   WorklistRemover DeadNodes(*this);
 886   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 0), Trunc);
 887   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), SDValue(ExtLoad, 1));
 888   deleteAndRecombine(Load);
 889   AddToWorklist(Trunc.getNode());
 890 }
 891
 892 SDValue DAGCombiner::PromoteOperand(SDValue Op, EVT PVT, bool &Replace) {
 893   Replace = false;
 894   SDLoc dl(Op);
 895   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(Op)) {
 896     EVT MemVT = LD->getMemoryVT();
 897     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 898       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, PVT, MemVT) ? ISD::ZEXTLOAD
 899                                                        : ISD::EXTLOAD)
 900       : LD->getExtensionType();
 901     Replace = true;
 902     return DAG.getExtLoad(ExtType, dl, PVT,
 903                           LD->getChain(), LD->getBasePtr(),
 904                           MemVT, LD->getMemOperand());
 905   }
 906
 907   unsigned Opc = Op.getOpcode();
 908   switch (Opc) {
 909   default: break;
 910   case ISD::AssertSext:
 911     return DAG.getNode(ISD::AssertSext, dl, PVT,
 912                        SExtPromoteOperand(Op.getOperand(0), PVT),
 913                        Op.getOperand(1));
 914   case ISD::AssertZext:
 915     return DAG.getNode(ISD::AssertZext, dl, PVT,
 916                        ZExtPromoteOperand(Op.getOperand(0), PVT),
 917                        Op.getOperand(1));
 918   case ISD::Constant: {
 919     unsigned ExtOpc =
 920       Op.getValueType().isByteSized() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 921     return DAG.getNode(ExtOpc, dl, PVT, Op);
 922   }
 923   }
 924
 925   if (!TLI.isOperationLegal(ISD::ANY_EXTEND, PVT))
 926     return SDValue();
 927   return DAG.getNode(ISD::ANY_EXTEND, dl, PVT, Op);
 928 }
 929
 930 SDValue DAGCombiner::SExtPromoteOperand(SDValue Op, EVT PVT) {
 931   if (!TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, PVT))
 932     return SDValue();
 933   EVT OldVT = Op.getValueType();
 934   SDLoc dl(Op);
 935   bool Replace = false;
 936   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 937   if (!NewOp.getNode())
 938     return SDValue();
 939   AddToWorklist(NewOp.getNode());
 940
 941   if (Replace)
 942     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 943   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NewOp.getValueType(), NewOp,
 944                      DAG.getValueType(OldVT));
 945 }
 946
 947 SDValue DAGCombiner::ZExtPromoteOperand(SDValue Op, EVT PVT) {
 948   EVT OldVT = Op.getValueType();
 949   SDLoc dl(Op);
 950   bool Replace = false;
 951   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 952   if (!NewOp.getNode())
 953     return SDValue();
 954   AddToWorklist(NewOp.getNode());
 955
 956   if (Replace)
 957     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 958   return DAG.getZeroExtendInReg(NewOp, dl, OldVT);
 959 }
 960
 961 /// Promote the specified integer binary operation if the target indicates it is
 962 /// beneficial. e.g. On x86, it's usually better to promote i16 operations to
 963 /// i32 since i16 instructions are longer.
 964 SDValue DAGCombiner::PromoteIntBinOp(SDValue Op) {
 965   if (!LegalOperations)
 966     return SDValue();
 967
 968   EVT VT = Op.getValueType();
 969   if (VT.isVector() || !VT.isInteger())
 970     return SDValue();
 971
 972   // If operation type is 'undesirable', e.g. i16 on x86, consider
 973   // promoting it.
 974   unsigned Opc = Op.getOpcode();
 975   if (TLI.isTypeDesirableForOp(Opc, VT))
 976     return SDValue();
 977
 978   EVT PVT = VT;
 979   // Consult target whether it is a good idea to promote this operation and
 980   // what's the right type to promote it to.
 981   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 982     assert(PVT != VT && "Don't know what type to promote to!");
 983
 984     bool Replace0 = false;
 985     SDValue N0 = Op.getOperand(0);
 986     SDValue NN0 = PromoteOperand(N0, PVT, Replace0);
 987     if (!NN0.getNode())
 988       return SDValue();
 989
 990     bool Replace1 = false;
 991     SDValue N1 = Op.getOperand(1);
 992     SDValue NN1;
 993     if (N0 == N1)
 994       NN1 = NN0;
 995     else {
 996       NN1 = PromoteOperand(N1, PVT, Replace1);
 997       if (!NN1.getNode())
 998         return SDValue();
 999     }
1000
1001     AddToWorklist(NN0.getNode());
1002     if (NN1.getNode())
1003       AddToWorklist(NN1.getNode());
1004
1005     if (Replace0)
1006       ReplaceLoadWithPromotedLoad(N0.getNode(), NN0.getNode());
1007     if (Replace1)
1008       ReplaceLoadWithPromotedLoad(N1.getNode(), NN1.getNode());
1009
1010     DEBUG(dbgs() << "\nPromoting ";
1011           Op.getNode()->dump(&DAG));
1012     SDLoc dl(Op);
1013     return DAG.getNode(ISD::TRUNCATE, dl, VT,
1014                        DAG.getNode(Opc, dl, PVT, NN0, NN1));
1015   }
1016   return SDValue();
1017 }
1018
1019 /// Promote the specified integer shift operation if the target indicates it is
1020 /// beneficial. e.g. On x86, it's usually better to promote i16 operations to
1021 /// i32 since i16 instructions are longer.
1022 SDValue DAGCombiner::PromoteIntShiftOp(SDValue Op) {
1023   if (!LegalOperations)
1024     return SDValue();
1025
1026   EVT VT = Op.getValueType();
1027   if (VT.isVector() || !VT.isInteger())
1028     return SDValue();
1029
1030   // If operation type is 'undesirable', e.g. i16 on x86, consider
1031   // promoting it.
1032   unsigned Opc = Op.getOpcode();
1033   if (TLI.isTypeDesirableForOp(Opc, VT))
1034     return SDValue();
1035
1036   EVT PVT = VT;
1037   // Consult target whether it is a good idea to promote this operation and
1038   // what's the right type to promote it to.
1039   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1040     assert(PVT != VT && "Don't know what type to promote to!");
1041
1042     bool Replace = false;
1043     SDValue N0 = Op.getOperand(0);
1044     if (Opc == ISD::SRA)
1045       N0 = SExtPromoteOperand(Op.getOperand(0), PVT);
1046     else if (Opc == ISD::SRL)
1047       N0 = ZExtPromoteOperand(Op.getOperand(0), PVT);
1048     else
1049       N0 = PromoteOperand(N0, PVT, Replace);
1050     if (!N0.getNode())
1051       return SDValue();
1052
1053     AddToWorklist(N0.getNode());
1054     if (Replace)
1055       ReplaceLoadWithPromotedLoad(Op.getOperand(0).getNode(), N0.getNode());
1056
1057     DEBUG(dbgs() << "\nPromoting ";
1058           Op.getNode()->dump(&DAG));
1059     SDLoc dl(Op);
1060     return DAG.getNode(ISD::TRUNCATE, dl, VT,
1061                        DAG.getNode(Opc, dl, PVT, N0, Op.getOperand(1)));
1062   }
1063   return SDValue();
1064 }
1065
1066 SDValue DAGCombiner::PromoteExtend(SDValue Op) {
1067   if (!LegalOperations)
1068     return SDValue();
1069
1070   EVT VT = Op.getValueType();
1071   if (VT.isVector() || !VT.isInteger())
1072     return SDValue();
1073
1074   // If operation type is 'undesirable', e.g. i16 on x86, consider
1075   // promoting it.
1076   unsigned Opc = Op.getOpcode();
1077   if (TLI.isTypeDesirableForOp(Opc, VT))
1078     return SDValue();
1079
1080   EVT PVT = VT;
1081   // Consult target whether it is a good idea to promote this operation and
1082   // what's the right type to promote it to.
1083   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1084     assert(PVT != VT && "Don't know what type to promote to!");
1085     // fold (aext (aext x)) -> (aext x)
1086     // fold (aext (zext x)) -> (zext x)
1087     // fold (aext (sext x)) -> (sext x)
1088     DEBUG(dbgs() << "\nPromoting ";
1089           Op.getNode()->dump(&DAG));
1090     return DAG.getNode(Op.getOpcode(), SDLoc(Op), VT, Op.getOperand(0));
1091   }
1092   return SDValue();
1093 }
1094
1095 bool DAGCombiner::PromoteLoad(SDValue Op) {
1096   if (!LegalOperations)
1097     return false;
1098
1099   EVT VT = Op.getValueType();
1100   if (VT.isVector() || !VT.isInteger())
1101     return false;
1102
1103   // If operation type is 'undesirable', e.g. i16 on x86, consider
1104   // promoting it.
1105   unsigned Opc = Op.getOpcode();
1106   if (TLI.isTypeDesirableForOp(Opc, VT))
1107     return false;
1108
1109   EVT PVT = VT;
1110   // Consult target whether it is a good idea to promote this operation and
1111   // what's the right type to promote it to.
1112   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1113     assert(PVT != VT && "Don't know what type to promote to!");
1114
1115     SDLoc dl(Op);
1116     SDNode *N = Op.getNode();
1117     LoadSDNode *LD = cast<LoadSDNode>(N);
1118     EVT MemVT = LD->getMemoryVT();
1119     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
1120       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, PVT, MemVT) ? ISD::ZEXTLOAD
1121                                                        : ISD::EXTLOAD)
1122       : LD->getExtensionType();
1123     SDValue NewLD = DAG.getExtLoad(ExtType, dl, PVT,
1124                                    LD->getChain(), LD->getBasePtr(),
1125                                    MemVT, LD->getMemOperand());
1126     SDValue Result = DAG.getNode(ISD::TRUNCATE, dl, VT, NewLD);
1127
1128     DEBUG(dbgs() << "\nPromoting ";
1129           N->dump(&DAG);
1130           dbgs() << "\nTo: ";
1131           Result.getNode()->dump(&DAG);
1132           dbgs() << '\n');
1133     WorklistRemover DeadNodes(*this);
1134     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
1135     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), NewLD.getValue(1));
1136     deleteAndRecombine(N);
1137     AddToWorklist(Result.getNode());
1138     return true;
1139   }
1140   return false;
1141 }
1142
1143 /// \brief Recursively delete a node which has no uses and any operands for
1144 /// which it is the only use.
1145 ///
1146 /// Note that this both deletes the nodes and removes them from the worklist.
1147 /// It also adds any nodes who have had a user deleted to the worklist as they
1148 /// may now have only one use and subject to other combines.
1149 bool DAGCombiner::recursivelyDeleteUnusedNodes(SDNode *N) {
1150   if (!N->use_empty())
1151     return false;
1152
1153   SmallSetVector<SDNode *, 16> Nodes;
1154   Nodes.insert(N);
1155   do {
1156     N = Nodes.pop_back_val();
1157     if (!N)
1158       continue;
1159
1160     if (N->use_empty()) {
1161       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1162         Nodes.insert(N->getOperand(i).getNode());
1163
1164       removeFromWorklist(N);
1165       DAG.DeleteNode(N);
1166     } else {
1167       AddToWorklist(N);
1168     }
1169   } while (!Nodes.empty());
1170   return true;
1171 }
1172
1173 //===----------------------------------------------------------------------===//
1174 //  Main DAG Combiner implementation
1175 //===----------------------------------------------------------------------===//
1176
1177 void DAGCombiner::Run(CombineLevel AtLevel) {
1178   // set the instance variables, so that the various visit routines may use it.
1179   Level = AtLevel;
1180   LegalOperations = Level >= AfterLegalizeVectorOps;
1181   LegalTypes = Level >= AfterLegalizeTypes;
1182
1183   // Early exit if this basic block is in an optnone function.
1184   if (DAG.getMachineFunction().getFunction()->hasFnAttribute(
1185           Attribute::OptimizeNone))
1186     return;
1187
1188   // Add all the dag nodes to the worklist.
1189   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
1190        E = DAG.allnodes_end(); I != E; ++I)
1191     AddToWorklist(I);
1192
1193   // Create a dummy node (which is not added to allnodes), that adds a reference
1194   // to the root node, preventing it from being deleted, and tracking any
1195   // changes of the root.
1196   HandleSDNode Dummy(DAG.getRoot());
1197
1198   // while the worklist isn't empty, find a node and
1199   // try and combine it.
1200   while (!WorklistMap.empty()) {
1201     SDNode *N;
1202     // The Worklist holds the SDNodes in order, but it may contain null entries.
1203     do {
1204       N = Worklist.pop_back_val();
1205     } while (!N);
1206
1207     bool GoodWorklistEntry = WorklistMap.erase(N);
1208     (void)GoodWorklistEntry;
1209     assert(GoodWorklistEntry &&
1210            "Found a worklist entry without a corresponding map entry!");
1211
1212     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
1213     // N is deleted from the DAG, since they too may now be dead or may have a
1214     // reduced number of uses, allowing other xforms.
1215     if (recursivelyDeleteUnusedNodes(N))
1216       continue;
1217
1218     WorklistRemover DeadNodes(*this);
1219
1220     // If this combine is running after legalizing the DAG, re-legalize any
1221     // nodes pulled off the worklist.
1222     if (Level == AfterLegalizeDAG) {
1223       SmallSetVector<SDNode *, 16> UpdatedNodes;
1224       bool NIsValid = DAG.LegalizeOp(N, UpdatedNodes);
1225
1226       for (SDNode *LN : UpdatedNodes) {
1227         AddToWorklist(LN);
1228         AddUsersToWorklist(LN);
1229       }
1230       if (!NIsValid)
1231         continue;
1232     }
1233
1234     DEBUG(dbgs() << "\nCombining: "; N->dump(&DAG));
1235
1236     // Add any operands of the new node which have not yet been combined to the
1237     // worklist as well. Because the worklist uniques things already, this
1238     // won't repeatedly process the same operand.
1239     CombinedNodes.insert(N);
1240     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1241       if (!CombinedNodes.count(N->getOperand(i).getNode()))
1242         AddToWorklist(N->getOperand(i).getNode());
1243
1244     SDValue RV = combine(N);
1245
1246     if (!RV.getNode())
1247       continue;
1248
1249     ++NodesCombined;
1250
1251     // If we get back the same node we passed in, rather than a new node or
1252     // zero, we know that the node must have defined multiple values and
1253     // CombineTo was used.  Since CombineTo takes care of the worklist
1254     // mechanics for us, we have no work to do in this case.
1255     if (RV.getNode() == N)
1256       continue;
1257
1258     assert(N->getOpcode() != ISD::DELETED_NODE &&
1259            RV.getNode()->getOpcode() != ISD::DELETED_NODE &&
1260            "Node was deleted but visit returned new node!");
1261
1262     DEBUG(dbgs() << " ... into: ";
1263           RV.getNode()->dump(&DAG));
1264
1265     // Transfer debug value.
1266     DAG.TransferDbgValues(SDValue(N, 0), RV);
1267     if (N->getNumValues() == RV.getNode()->getNumValues())
1268       DAG.ReplaceAllUsesWith(N, RV.getNode());
1269     else {
1270       assert(N->getValueType(0) == RV.getValueType() &&
1271              N->getNumValues() == 1 && "Type mismatch");
1272       SDValue OpV = RV;
1273       DAG.ReplaceAllUsesWith(N, &OpV);
1274     }
1275
1276     // Push the new node and any users onto the worklist
1277     AddToWorklist(RV.getNode());
1278     AddUsersToWorklist(RV.getNode());
1279
1280     // Finally, if the node is now dead, remove it from the graph.  The node
1281     // may not be dead if the replacement process recursively simplified to
1282     // something else needing this node. This will also take care of adding any
1283     // operands which have lost a user to the worklist.
1284     recursivelyDeleteUnusedNodes(N);
1285   }
1286
1287   // If the root changed (e.g. it was a dead load, update the root).
1288   DAG.setRoot(Dummy.getValue());
1289   DAG.RemoveDeadNodes();
1290 }
1291
1292 SDValue DAGCombiner::visit(SDNode *N) {
1293   switch (N->getOpcode()) {
1294   default: break;
1295   case ISD::TokenFactor:        return visitTokenFactor(N);
1296   case ISD::MERGE_VALUES:       return visitMERGE_VALUES(N);
1297   case ISD::ADD:                return visitADD(N);
1298   case ISD::SUB:                return visitSUB(N);
1299   case ISD::ADDC:               return visitADDC(N);
1300   case ISD::SUBC:               return visitSUBC(N);
1301   case ISD::ADDE:               return visitADDE(N);
1302   case ISD::SUBE:               return visitSUBE(N);
1303   case ISD::MUL:                return visitMUL(N);
1304   case ISD::SDIV:               return visitSDIV(N);
1305   case ISD::UDIV:               return visitUDIV(N);
1306   case ISD::SREM:               return visitSREM(N);
1307   case ISD::UREM:               return visitUREM(N);
1308   case ISD::MULHU:              return visitMULHU(N);
1309   case ISD::MULHS:              return visitMULHS(N);
1310   case ISD::SMUL_LOHI:          return visitSMUL_LOHI(N);
1311   case ISD::UMUL_LOHI:          return visitUMUL_LOHI(N);
1312   case ISD::SMULO:              return visitSMULO(N);
1313   case ISD::UMULO:              return visitUMULO(N);
1314   case ISD::SDIVREM:            return visitSDIVREM(N);
1315   case ISD::UDIVREM:            return visitUDIVREM(N);
1316   case ISD::AND:                return visitAND(N);
1317   case ISD::OR:                 return visitOR(N);
1318   case ISD::XOR:                return visitXOR(N);
1319   case ISD::SHL:                return visitSHL(N);
1320   case ISD::SRA:                return visitSRA(N);
1321   case ISD::SRL:                return visitSRL(N);
1322   case ISD::ROTR:
1323   case ISD::ROTL:               return visitRotate(N);
1324   case ISD::CTLZ:               return visitCTLZ(N);
1325   case ISD::CTLZ_ZERO_UNDEF:    return visitCTLZ_ZERO_UNDEF(N);
1326   case ISD::CTTZ:               return visitCTTZ(N);
1327   case ISD::CTTZ_ZERO_UNDEF:    return visitCTTZ_ZERO_UNDEF(N);
1328   case ISD::CTPOP:              return visitCTPOP(N);
1329   case ISD::SELECT:             return visitSELECT(N);
1330   case ISD::VSELECT:            return visitVSELECT(N);
1331   case ISD::SELECT_CC:          return visitSELECT_CC(N);
1332   case ISD::SETCC:              return visitSETCC(N);
1333   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
1334   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
1335   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
1336   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
1337   case ISD::TRUNCATE:           return visitTRUNCATE(N);
1338   case ISD::BITCAST:            return visitBITCAST(N);
1339   case ISD::BUILD_PAIR:         return visitBUILD_PAIR(N);
1340   case ISD::FADD:               return visitFADD(N);
1341   case ISD::FSUB:               return visitFSUB(N);
1342   case ISD::FMUL:               return visitFMUL(N);
1343   case ISD::FMA:                return visitFMA(N);
1344   case ISD::FDIV:               return visitFDIV(N);
1345   case ISD::FREM:               return visitFREM(N);
1346   case ISD::FSQRT:              return visitFSQRT(N);
1347   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
1348   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
1349   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
1350   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
1351   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
1352   case ISD::FP_ROUND:           return visitFP_ROUND(N);
1353   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
1354   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
1355   case ISD::FNEG:               return visitFNEG(N);
1356   case ISD::FABS:               return visitFABS(N);
1357   case ISD::FFLOOR:             return visitFFLOOR(N);
1358   case ISD::FMINNUM:            return visitFMINNUM(N);
1359   case ISD::FMAXNUM:            return visitFMAXNUM(N);
1360   case ISD::FCEIL:              return visitFCEIL(N);
1361   case ISD::FTRUNC:             return visitFTRUNC(N);
1362   case ISD::BRCOND:             return visitBRCOND(N);
1363   case ISD::BR_CC:              return visitBR_CC(N);
1364   case ISD::LOAD:               return visitLOAD(N);
1365   case ISD::STORE:              return visitSTORE(N);
1366   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
1367   case ISD::EXTRACT_VECTOR_ELT: return visitEXTRACT_VECTOR_ELT(N);
1368   case ISD::BUILD_VECTOR:       return visitBUILD_VECTOR(N);
1369   case ISD::CONCAT_VECTORS:     return visitCONCAT_VECTORS(N);
1370   case ISD::EXTRACT_SUBVECTOR:  return visitEXTRACT_SUBVECTOR(N);
1371   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
1372   case ISD::INSERT_SUBVECTOR:   return visitINSERT_SUBVECTOR(N);
1373   case ISD::MLOAD:              return visitMLOAD(N);
1374   case ISD::MSTORE:             return visitMSTORE(N);
1375   }
1376   return SDValue();
1377 }
1378
1379 SDValue DAGCombiner::combine(SDNode *N) {
1380   SDValue RV = visit(N);
1381
1382   // If nothing happened, try a target-specific DAG combine.
1383   if (!RV.getNode()) {
1384     assert(N->getOpcode() != ISD::DELETED_NODE &&
1385            "Node was deleted but visit returned NULL!");
1386
1387     if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
1388         TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode())) {
1389
1390       // Expose the DAG combiner to the target combiner impls.
1391       TargetLowering::DAGCombinerInfo
1392         DagCombineInfo(DAG, Level, false, this);
1393
1394       RV = TLI.PerformDAGCombine(N, DagCombineInfo);
1395     }
1396   }
1397
1398   // If nothing happened still, try promoting the operation.
1399   if (!RV.getNode()) {
1400     switch (N->getOpcode()) {
1401     default: break;
1402     case ISD::ADD:
1403     case ISD::SUB:
1404     case ISD::MUL:
1405     case ISD::AND:
1406     case ISD::OR:
1407     case ISD::XOR:
1408       RV = PromoteIntBinOp(SDValue(N, 0));
1409       break;
1410     case ISD::SHL:
1411     case ISD::SRA:
1412     case ISD::SRL:
1413       RV = PromoteIntShiftOp(SDValue(N, 0));
1414       break;
1415     case ISD::SIGN_EXTEND:
1416     case ISD::ZERO_EXTEND:
1417     case ISD::ANY_EXTEND:
1418       RV = PromoteExtend(SDValue(N, 0));
1419       break;
1420     case ISD::LOAD:
1421       if (PromoteLoad(SDValue(N, 0)))
1422         RV = SDValue(N, 0);
1423       break;
1424     }
1425   }
1426
1427   // If N is a commutative binary node, try commuting it to enable more
1428   // sdisel CSE.
1429   if (!RV.getNode() && SelectionDAG::isCommutativeBinOp(N->getOpcode()) &&
1430       N->getNumValues() == 1) {
1431     SDValue N0 = N->getOperand(0);
1432     SDValue N1 = N->getOperand(1);
1433
1434     // Constant operands are canonicalized to RHS.
1435     if (isa<ConstantSDNode>(N0) || !isa<ConstantSDNode>(N1)) {
1436       SDValue Ops[] = {N1, N0};
1437       SDNode *CSENode;
1438       if (const BinaryWithFlagsSDNode *BinNode =
1439               dyn_cast<BinaryWithFlagsSDNode>(N)) {
1440         CSENode = DAG.getNodeIfExists(
1441             N->getOpcode(), N->getVTList(), Ops, BinNode->hasNoUnsignedWrap(),
1442             BinNode->hasNoSignedWrap(), BinNode->isExact());
1443       } else {
1444         CSENode = DAG.getNodeIfExists(N->getOpcode(), N->getVTList(), Ops);
1445       }
1446       if (CSENode)
1447         return SDValue(CSENode, 0);
1448     }
1449   }
1450
1451   return RV;
1452 }
1453
1454 /// Given a node, return its input chain if it has one, otherwise return a null
1455 /// sd operand.
1456 static SDValue getInputChainForNode(SDNode *N) {
1457   if (unsigned NumOps = N->getNumOperands()) {
1458     if (N->getOperand(0).getValueType() == MVT::Other)
1459       return N->getOperand(0);
1460     if (N->getOperand(NumOps-1).getValueType() == MVT::Other)
1461       return N->getOperand(NumOps-1);
1462     for (unsigned i = 1; i < NumOps-1; ++i)
1463       if (N->getOperand(i).getValueType() == MVT::Other)
1464         return N->getOperand(i);
1465   }
1466   return SDValue();
1467 }
1468
1469 SDValue DAGCombiner::visitTokenFactor(SDNode *N) {
1470   // If N has two operands, where one has an input chain equal to the other,
1471   // the 'other' chain is redundant.
1472   if (N->getNumOperands() == 2) {
1473     if (getInputChainForNode(N->getOperand(0).getNode()) == N->getOperand(1))
1474       return N->getOperand(0);
1475     if (getInputChainForNode(N->getOperand(1).getNode()) == N->getOperand(0))
1476       return N->getOperand(1);
1477   }
1478
1479   SmallVector<SDNode *, 8> TFs;     // List of token factors to visit.
1480   SmallVector<SDValue, 8> Ops;    // Ops for replacing token factor.
1481   SmallPtrSet<SDNode*, 16> SeenOps;
1482   bool Changed = false;             // If we should replace this token factor.
1483
1484   // Start out with this token factor.
1485   TFs.push_back(N);
1486
1487   // Iterate through token factors.  The TFs grows when new token factors are
1488   // encountered.
1489   for (unsigned i = 0; i < TFs.size(); ++i) {
1490     SDNode *TF = TFs[i];
1491
1492     // Check each of the operands.
1493     for (unsigned i = 0, ie = TF->getNumOperands(); i != ie; ++i) {
1494       SDValue Op = TF->getOperand(i);
1495
1496       switch (Op.getOpcode()) {
1497       case ISD::EntryToken:
1498         // Entry tokens don't need to be added to the list. They are
1499         // redundant.
1500         Changed = true;
1501         break;
1502
1503       case ISD::TokenFactor:
1504         if (Op.hasOneUse() &&
1505             std::find(TFs.begin(), TFs.end(), Op.getNode()) == TFs.end()) {
1506           // Queue up for processing.
1507           TFs.push_back(Op.getNode());
1508           // Clean up in case the token factor is removed.
1509           AddToWorklist(Op.getNode());
1510           Changed = true;
1511           break;
1512         }
1513         // Fall thru
1514
1515       default:
1516         // Only add if it isn't already in the list.
1517         if (SeenOps.insert(Op.getNode()).second)
1518           Ops.push_back(Op);
1519         else
1520           Changed = true;
1521         break;
1522       }
1523     }
1524   }
1525
1526   SDValue Result;
1527
1528   // If we've changed things around then replace token factor.
1529   if (Changed) {
1530     if (Ops.empty()) {
1531       // The entry token is the only possible outcome.
1532       Result = DAG.getEntryNode();
1533     } else {
1534       // New and improved token factor.
1535       Result = DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other, Ops);
1536     }
1537
1538     // Add users to worklist if AA is enabled, since it may introduce
1539     // a lot of new chained token factors while removing memory deps.
1540     bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA
1541       : DAG.getSubtarget().useAA();
1542     return CombineTo(N, Result, UseAA /*add to worklist*/);
1543   }
1544
1545   return Result;
1546 }
1547
1548 /// MERGE_VALUES can always be eliminated.
1549 SDValue DAGCombiner::visitMERGE_VALUES(SDNode *N) {
1550   WorklistRemover DeadNodes(*this);
1551   // Replacing results may cause a different MERGE_VALUES to suddenly
1552   // be CSE'd with N, and carry its uses with it. Iterate until no
1553   // uses remain, to ensure that the node can be safely deleted.
1554   // First add the users of this node to the work list so that they
1555   // can be tried again once they have new operands.
1556   AddUsersToWorklist(N);
1557   do {
1558     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1559       DAG.ReplaceAllUsesOfValueWith(SDValue(N, i), N->getOperand(i));
1560   } while (!N->use_empty());
1561   deleteAndRecombine(N);
1562   return SDValue(N, 0);   // Return N so it doesn't get rechecked!
1563 }
1564
1565 SDValue DAGCombiner::visitADD(SDNode *N) {
1566   SDValue N0 = N->getOperand(0);
1567   SDValue N1 = N->getOperand(1);
1568   EVT VT = N0.getValueType();
1569
1570   // fold vector ops
1571   if (VT.isVector()) {
1572     SDValue FoldedVOp = SimplifyVBinOp(N);
1573     if (FoldedVOp.getNode()) return FoldedVOp;
1574
1575     // fold (add x, 0) -> x, vector edition
1576     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1577       return N0;
1578     if (ISD::isBuildVectorAllZeros(N0.getNode()))
1579       return N1;
1580   }
1581
1582   // fold (add x, undef) -> undef
1583   if (N0.getOpcode() == ISD::UNDEF)
1584     return N0;
1585   if (N1.getOpcode() == ISD::UNDEF)
1586     return N1;
1587   // fold (add c1, c2) -> c1+c2
1588   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1589   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1590   if (N0C && N1C)
1591     return DAG.FoldConstantArithmetic(ISD::ADD, VT, N0C, N1C);
1592   // canonicalize constant to RHS
1593   if (N0C && !N1C)
1594     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N1, N0);
1595   // fold (add x, 0) -> x
1596   if (N1C && N1C->isNullValue())
1597     return N0;
1598   // fold (add Sym, c) -> Sym+c
1599   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1600     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA) && N1C &&
1601         GA->getOpcode() == ISD::GlobalAddress)
1602       return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1603                                   GA->getOffset() +
1604                                     (uint64_t)N1C->getSExtValue());
1605   // fold ((c1-A)+c2) -> (c1+c2)-A
1606   if (N1C && N0.getOpcode() == ISD::SUB)
1607     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getOperand(0)))
1608       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1609                          DAG.getConstant(N1C->getAPIntValue()+
1610                                          N0C->getAPIntValue(), VT),
1611                          N0.getOperand(1));
1612   // reassociate add
1613   SDValue RADD = ReassociateOps(ISD::ADD, SDLoc(N), N0, N1);
1614   if (RADD.getNode())
1615     return RADD;
1616   // fold ((0-A) + B) -> B-A
1617   if (N0.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N0.getOperand(0)) &&
1618       cast<ConstantSDNode>(N0.getOperand(0))->isNullValue())
1619     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1, N0.getOperand(1));
1620   // fold (A + (0-B)) -> A-B
1621   if (N1.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N1.getOperand(0)) &&
1622       cast<ConstantSDNode>(N1.getOperand(0))->isNullValue())
1623     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1.getOperand(1));
1624   // fold (A+(B-A)) -> B
1625   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
1626     return N1.getOperand(0);
1627   // fold ((B-A)+A) -> B
1628   if (N0.getOpcode() == ISD::SUB && N1 == N0.getOperand(1))
1629     return N0.getOperand(0);
1630   // fold (A+(B-(A+C))) to (B-C)
1631   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1632       N0 == N1.getOperand(1).getOperand(0))
1633     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1634                        N1.getOperand(1).getOperand(1));
1635   // fold (A+(B-(C+A))) to (B-C)
1636   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1637       N0 == N1.getOperand(1).getOperand(1))
1638     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1639                        N1.getOperand(1).getOperand(0));
1640   // fold (A+((B-A)+or-C)) to (B+or-C)
1641   if ((N1.getOpcode() == ISD::SUB || N1.getOpcode() == ISD::ADD) &&
1642       N1.getOperand(0).getOpcode() == ISD::SUB &&
1643       N0 == N1.getOperand(0).getOperand(1))
1644     return DAG.getNode(N1.getOpcode(), SDLoc(N), VT,
1645                        N1.getOperand(0).getOperand(0), N1.getOperand(1));
1646
1647   // fold (A-B)+(C-D) to (A+C)-(B+D) when A or C is constant
1648   if (N0.getOpcode() == ISD::SUB && N1.getOpcode() == ISD::SUB) {
1649     SDValue N00 = N0.getOperand(0);
1650     SDValue N01 = N0.getOperand(1);
1651     SDValue N10 = N1.getOperand(0);
1652     SDValue N11 = N1.getOperand(1);
1653
1654     if (isa<ConstantSDNode>(N00) || isa<ConstantSDNode>(N10))
1655       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1656                          DAG.getNode(ISD::ADD, SDLoc(N0), VT, N00, N10),
1657                          DAG.getNode(ISD::ADD, SDLoc(N1), VT, N01, N11));
1658   }
1659
1660   if (!VT.isVector() && SimplifyDemandedBits(SDValue(N, 0)))
1661     return SDValue(N, 0);
1662
1663   // fold (a+b) -> (a|b) iff a and b share no bits.
1664   if (VT.isInteger() && !VT.isVector()) {
1665     APInt LHSZero, LHSOne;
1666     APInt RHSZero, RHSOne;
1667     DAG.computeKnownBits(N0, LHSZero, LHSOne);
1668
1669     if (LHSZero.getBoolValue()) {
1670       DAG.computeKnownBits(N1, RHSZero, RHSOne);
1671
1672       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1673       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1674       if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero){
1675         if (!LegalOperations || TLI.isOperationLegal(ISD::OR, VT))
1676           return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1);
1677       }
1678     }
1679   }
1680
1681   // fold (add x, shl(0 - y, n)) -> sub(x, shl(y, n))
1682   if (N1.getOpcode() == ISD::SHL &&
1683       N1.getOperand(0).getOpcode() == ISD::SUB)
1684     if (ConstantSDNode *C =
1685           dyn_cast<ConstantSDNode>(N1.getOperand(0).getOperand(0)))
1686       if (C->getAPIntValue() == 0)
1687         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0,
1688                            DAG.getNode(ISD::SHL, SDLoc(N), VT,
1689                                        N1.getOperand(0).getOperand(1),
1690                                        N1.getOperand(1)));
1691   if (N0.getOpcode() == ISD::SHL &&
1692       N0.getOperand(0).getOpcode() == ISD::SUB)
1693     if (ConstantSDNode *C =
1694           dyn_cast<ConstantSDNode>(N0.getOperand(0).getOperand(0)))
1695       if (C->getAPIntValue() == 0)
1696         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1,
1697                            DAG.getNode(ISD::SHL, SDLoc(N), VT,
1698                                        N0.getOperand(0).getOperand(1),
1699                                        N0.getOperand(1)));
1700
1701   if (N1.getOpcode() == ISD::AND) {
1702     SDValue AndOp0 = N1.getOperand(0);
1703     ConstantSDNode *AndOp1 = dyn_cast<ConstantSDNode>(N1->getOperand(1));
1704     unsigned NumSignBits = DAG.ComputeNumSignBits(AndOp0);
1705     unsigned DestBits = VT.getScalarType().getSizeInBits();
1706
1707     // (add z, (and (sbbl x, x), 1)) -> (sub z, (sbbl x, x))
1708     // and similar xforms where the inner op is either ~0 or 0.
1709     if (NumSignBits == DestBits && AndOp1 && AndOp1->isOne()) {
1710       SDLoc DL(N);
1711       return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0), AndOp0);
1712     }
1713   }
1714
1715   // add (sext i1), X -> sub X, (zext i1)
1716   if (N0.getOpcode() == ISD::SIGN_EXTEND &&
1717       N0.getOperand(0).getValueType() == MVT::i1 &&
1718       !TLI.isOperationLegal(ISD::SIGN_EXTEND, MVT::i1)) {
1719     SDLoc DL(N);
1720     SDValue ZExt = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0));
1721     return DAG.getNode(ISD::SUB, DL, VT, N1, ZExt);
1722   }
1723
1724   // add X, (sextinreg Y i1) -> sub X, (and Y 1)
1725   if (N1.getOpcode() == ISD::SIGN_EXTEND_INREG) {
1726     VTSDNode *TN = cast<VTSDNode>(N1.getOperand(1));
1727     if (TN->getVT() == MVT::i1) {
1728       SDLoc DL(N);
1729       SDValue ZExt = DAG.getNode(ISD::AND, DL, VT, N1.getOperand(0),
1730                                  DAG.getConstant(1, VT));
1731       return DAG.getNode(ISD::SUB, DL, VT, N0, ZExt);
1732     }
1733   }
1734
1735   return SDValue();
1736 }
1737
1738 SDValue DAGCombiner::visitADDC(SDNode *N) {
1739   SDValue N0 = N->getOperand(0);
1740   SDValue N1 = N->getOperand(1);
1741   EVT VT = N0.getValueType();
1742
1743   // If the flag result is dead, turn this into an ADD.
1744   if (!N->hasAnyUseOfValue(1))
1745     return CombineTo(N, DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N1),
1746                      DAG.getNode(ISD::CARRY_FALSE,
1747                                  SDLoc(N), MVT::Glue));
1748
1749   // canonicalize constant to RHS.
1750   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1751   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1752   if (N0C && !N1C)
1753     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N1, N0);
1754
1755   // fold (addc x, 0) -> x + no carry out
1756   if (N1C && N1C->isNullValue())
1757     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE,
1758                                         SDLoc(N), MVT::Glue));
1759
1760   // fold (addc a, b) -> (or a, b), CARRY_FALSE iff a and b share no bits.
1761   APInt LHSZero, LHSOne;
1762   APInt RHSZero, RHSOne;
1763   DAG.computeKnownBits(N0, LHSZero, LHSOne);
1764
1765   if (LHSZero.getBoolValue()) {
1766     DAG.computeKnownBits(N1, RHSZero, RHSOne);
1767
1768     // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1769     // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1770     if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1771       return CombineTo(N, DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1),
1772                        DAG.getNode(ISD::CARRY_FALSE,
1773                                    SDLoc(N), MVT::Glue));
1774   }
1775
1776   return SDValue();
1777 }
1778
1779 SDValue DAGCombiner::visitADDE(SDNode *N) {
1780   SDValue N0 = N->getOperand(0);
1781   SDValue N1 = N->getOperand(1);
1782   SDValue CarryIn = N->getOperand(2);
1783
1784   // canonicalize constant to RHS
1785   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1786   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1787   if (N0C && !N1C)
1788     return DAG.getNode(ISD::ADDE, SDLoc(N), N->getVTList(),
1789                        N1, N0, CarryIn);
1790
1791   // fold (adde x, y, false) -> (addc x, y)
1792   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1793     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N0, N1);
1794
1795   return SDValue();
1796 }
1797
1798 // Since it may not be valid to emit a fold to zero for vector initializers
1799 // check if we can before folding.
1800 static SDValue tryFoldToZero(SDLoc DL, const TargetLowering &TLI, EVT VT,
1801                              SelectionDAG &DAG,
1802                              bool LegalOperations, bool LegalTypes) {
1803   if (!VT.isVector())
1804     return DAG.getConstant(0, VT);
1805   if (!LegalOperations || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
1806     return DAG.getConstant(0, VT);
1807   return SDValue();
1808 }
1809
1810 SDValue DAGCombiner::visitSUB(SDNode *N) {
1811   SDValue N0 = N->getOperand(0);
1812   SDValue N1 = N->getOperand(1);
1813   EVT VT = N0.getValueType();
1814
1815   // fold vector ops
1816   if (VT.isVector()) {
1817     SDValue FoldedVOp = SimplifyVBinOp(N);
1818     if (FoldedVOp.getNode()) return FoldedVOp;
1819
1820     // fold (sub x, 0) -> x, vector edition
1821     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1822       return N0;
1823   }
1824
1825   // fold (sub x, x) -> 0
1826   // FIXME: Refactor this and xor and other similar operations together.
1827   if (N0 == N1)
1828     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
1829   // fold (sub c1, c2) -> c1-c2
1830   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1831   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1832   if (N0C && N1C)
1833     return DAG.FoldConstantArithmetic(ISD::SUB, VT, N0C, N1C);
1834   // fold (sub x, c) -> (add x, -c)
1835   if (N1C)
1836     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0,
1837                        DAG.getConstant(-N1C->getAPIntValue(), VT));
1838   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1)
1839   if (N0C && N0C->isAllOnesValue())
1840     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
1841   // fold A-(A-B) -> B
1842   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(0))
1843     return N1.getOperand(1);
1844   // fold (A+B)-A -> B
1845   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
1846     return N0.getOperand(1);
1847   // fold (A+B)-B -> A
1848   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
1849     return N0.getOperand(0);
1850   // fold C2-(A+C1) -> (C2-C1)-A
1851   ConstantSDNode *N1C1 = N1.getOpcode() != ISD::ADD ? nullptr :
1852     dyn_cast<ConstantSDNode>(N1.getOperand(1).getNode());
1853   if (N1.getOpcode() == ISD::ADD && N0C && N1C1) {
1854     SDValue NewC = DAG.getConstant(N0C->getAPIntValue() - N1C1->getAPIntValue(),
1855                                    VT);
1856     return DAG.getNode(ISD::SUB, SDLoc(N), VT, NewC,
1857                        N1.getOperand(0));
1858   }
1859   // fold ((A+(B+or-C))-B) -> A+or-C
1860   if (N0.getOpcode() == ISD::ADD &&
1861       (N0.getOperand(1).getOpcode() == ISD::SUB ||
1862        N0.getOperand(1).getOpcode() == ISD::ADD) &&
1863       N0.getOperand(1).getOperand(0) == N1)
1864     return DAG.getNode(N0.getOperand(1).getOpcode(), SDLoc(N), VT,
1865                        N0.getOperand(0), N0.getOperand(1).getOperand(1));
1866   // fold ((A+(C+B))-B) -> A+C
1867   if (N0.getOpcode() == ISD::ADD &&
1868       N0.getOperand(1).getOpcode() == ISD::ADD &&
1869       N0.getOperand(1).getOperand(1) == N1)
1870     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
1871                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1872   // fold ((A-(B-C))-C) -> A-B
1873   if (N0.getOpcode() == ISD::SUB &&
1874       N0.getOperand(1).getOpcode() == ISD::SUB &&
1875       N0.getOperand(1).getOperand(1) == N1)
1876     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1877                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1878
1879   // If either operand of a sub is undef, the result is undef
1880   if (N0.getOpcode() == ISD::UNDEF)
1881     return N0;
1882   if (N1.getOpcode() == ISD::UNDEF)
1883     return N1;
1884
1885   // If the relocation model supports it, consider symbol offsets.
1886   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1887     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA)) {
1888       // fold (sub Sym, c) -> Sym-c
1889       if (N1C && GA->getOpcode() == ISD::GlobalAddress)
1890         return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1891                                     GA->getOffset() -
1892                                       (uint64_t)N1C->getSExtValue());
1893       // fold (sub Sym+c1, Sym+c2) -> c1-c2
1894       if (GlobalAddressSDNode *GB = dyn_cast<GlobalAddressSDNode>(N1))
1895         if (GA->getGlobal() == GB->getGlobal())
1896           return DAG.getConstant((uint64_t)GA->getOffset() - GB->getOffset(),
1897                                  VT);
1898     }
1899
1900   // sub X, (sextinreg Y i1) -> add X, (and Y 1)
1901   if (N1.getOpcode() == ISD::SIGN_EXTEND_INREG) {
1902     VTSDNode *TN = cast<VTSDNode>(N1.getOperand(1));
1903     if (TN->getVT() == MVT::i1) {
1904       SDLoc DL(N);
1905       SDValue ZExt = DAG.getNode(ISD::AND, DL, VT, N1.getOperand(0),
1906                                  DAG.getConstant(1, VT));
1907       return DAG.getNode(ISD::ADD, DL, VT, N0, ZExt);
1908     }
1909   }
1910
1911   return SDValue();
1912 }
1913
1914 SDValue DAGCombiner::visitSUBC(SDNode *N) {
1915   SDValue N0 = N->getOperand(0);
1916   SDValue N1 = N->getOperand(1);
1917   EVT VT = N0.getValueType();
1918
1919   // If the flag result is dead, turn this into an SUB.
1920   if (!N->hasAnyUseOfValue(1))
1921     return CombineTo(N, DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1),
1922                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1923                                  MVT::Glue));
1924
1925   // fold (subc x, x) -> 0 + no borrow
1926   if (N0 == N1)
1927     return CombineTo(N, DAG.getConstant(0, VT),
1928                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1929                                  MVT::Glue));
1930
1931   // fold (subc x, 0) -> x + no borrow
1932   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1933   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1934   if (N1C && N1C->isNullValue())
1935     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1936                                         MVT::Glue));
1937
1938   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1) + no borrow
1939   if (N0C && N0C->isAllOnesValue())
1940     return CombineTo(N, DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0),
1941                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1942                                  MVT::Glue));
1943
1944   return SDValue();
1945 }
1946
1947 SDValue DAGCombiner::visitSUBE(SDNode *N) {
1948   SDValue N0 = N->getOperand(0);
1949   SDValue N1 = N->getOperand(1);
1950   SDValue CarryIn = N->getOperand(2);
1951
1952   // fold (sube x, y, false) -> (subc x, y)
1953   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1954     return DAG.getNode(ISD::SUBC, SDLoc(N), N->getVTList(), N0, N1);
1955
1956   return SDValue();
1957 }
1958
1959 SDValue DAGCombiner::visitMUL(SDNode *N) {
1960   SDValue N0 = N->getOperand(0);
1961   SDValue N1 = N->getOperand(1);
1962   EVT VT = N0.getValueType();
1963
1964   // fold (mul x, undef) -> 0
1965   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
1966     return DAG.getConstant(0, VT);
1967
1968   bool N0IsConst = false;
1969   bool N1IsConst = false;
1970   APInt ConstValue0, ConstValue1;
1971   // fold vector ops
1972   if (VT.isVector()) {
1973     SDValue FoldedVOp = SimplifyVBinOp(N);
1974     if (FoldedVOp.getNode()) return FoldedVOp;
1975
1976     N0IsConst = isConstantSplatVector(N0.getNode(), ConstValue0);
1977     N1IsConst = isConstantSplatVector(N1.getNode(), ConstValue1);
1978   } else {
1979     N0IsConst = dyn_cast<ConstantSDNode>(N0) != nullptr;
1980     ConstValue0 = N0IsConst ? (dyn_cast<ConstantSDNode>(N0))->getAPIntValue()
1981                             : APInt();
1982     N1IsConst = dyn_cast<ConstantSDNode>(N1) != nullptr;
1983     ConstValue1 = N1IsConst ? (dyn_cast<ConstantSDNode>(N1))->getAPIntValue()
1984                             : APInt();
1985   }
1986
1987   // fold (mul c1, c2) -> c1*c2
1988   if (N0IsConst && N1IsConst)
1989     return DAG.FoldConstantArithmetic(ISD::MUL, VT, N0.getNode(), N1.getNode());
1990
1991   // canonicalize constant to RHS
1992   if (N0IsConst && !N1IsConst)
1993     return DAG.getNode(ISD::MUL, SDLoc(N), VT, N1, N0);
1994   // fold (mul x, 0) -> 0
1995   if (N1IsConst && ConstValue1 == 0)
1996     return N1;
1997   // We require a splat of the entire scalar bit width for non-contiguous
1998   // bit patterns.
1999   bool IsFullSplat =
2000     ConstValue1.getBitWidth() == VT.getScalarType().getSizeInBits();
2001   // fold (mul x, 1) -> x
2002   if (N1IsConst && ConstValue1 == 1 && IsFullSplat)
2003     return N0;
2004   // fold (mul x, -1) -> 0-x
2005   if (N1IsConst && ConstValue1.isAllOnesValue())
2006     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
2007                        DAG.getConstant(0, VT), N0);
2008   // fold (mul x, (1 << c)) -> x << c
2009   if (N1IsConst && ConstValue1.isPowerOf2() && IsFullSplat)
2010     return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
2011                        DAG.getConstant(ConstValue1.logBase2(),
2012                                        getShiftAmountTy(N0.getValueType())));
2013   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
2014   if (N1IsConst && (-ConstValue1).isPowerOf2() && IsFullSplat) {
2015     unsigned Log2Val = (-ConstValue1).logBase2();
2016     // FIXME: If the input is something that is easily negated (e.g. a
2017     // single-use add), we should put the negate there.
2018     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
2019                        DAG.getConstant(0, VT),
2020                        DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
2021                             DAG.getConstant(Log2Val,
2022                                       getShiftAmountTy(N0.getValueType()))));
2023   }
2024
2025   APInt Val;
2026   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
2027   if (N1IsConst && N0.getOpcode() == ISD::SHL &&
2028       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
2029                      isa<ConstantSDNode>(N0.getOperand(1)))) {
2030     SDValue C3 = DAG.getNode(ISD::SHL, SDLoc(N), VT,
2031                              N1, N0.getOperand(1));
2032     AddToWorklist(C3.getNode());
2033     return DAG.getNode(ISD::MUL, SDLoc(N), VT,
2034                        N0.getOperand(0), C3);
2035   }
2036
2037   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
2038   // use.
2039   {
2040     SDValue Sh(nullptr,0), Y(nullptr,0);
2041     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
2042     if (N0.getOpcode() == ISD::SHL &&
2043         (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
2044                        isa<ConstantSDNode>(N0.getOperand(1))) &&
2045         N0.getNode()->hasOneUse()) {
2046       Sh = N0; Y = N1;
2047     } else if (N1.getOpcode() == ISD::SHL &&
2048                isa<ConstantSDNode>(N1.getOperand(1)) &&
2049                N1.getNode()->hasOneUse()) {
2050       Sh = N1; Y = N0;
2051     }
2052
2053     if (Sh.getNode()) {
2054       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2055                                 Sh.getOperand(0), Y);
2056       return DAG.getNode(ISD::SHL, SDLoc(N), VT,
2057                          Mul, Sh.getOperand(1));
2058     }
2059   }
2060
2061   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
2062   if (N1IsConst && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
2063       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
2064                      isa<ConstantSDNode>(N0.getOperand(1))))
2065     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
2066                        DAG.getNode(ISD::MUL, SDLoc(N0), VT,
2067                                    N0.getOperand(0), N1),
2068                        DAG.getNode(ISD::MUL, SDLoc(N1), VT,
2069                                    N0.getOperand(1), N1));
2070
2071   // reassociate mul
2072   SDValue RMUL = ReassociateOps(ISD::MUL, SDLoc(N), N0, N1);
2073   if (RMUL.getNode())
2074     return RMUL;
2075
2076   return SDValue();
2077 }
2078
2079 SDValue DAGCombiner::visitSDIV(SDNode *N) {
2080   SDValue N0 = N->getOperand(0);
2081   SDValue N1 = N->getOperand(1);
2082   EVT VT = N->getValueType(0);
2083
2084   // fold vector ops
2085   if (VT.isVector()) {
2086     SDValue FoldedVOp = SimplifyVBinOp(N);
2087     if (FoldedVOp.getNode()) return FoldedVOp;
2088   }
2089
2090   // fold (sdiv c1, c2) -> c1/c2
2091   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2092   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2093   if (N0C && N1C && !N1C->isNullValue())
2094     return DAG.FoldConstantArithmetic(ISD::SDIV, VT, N0C, N1C);
2095   // fold (sdiv X, 1) -> X
2096   if (N1C && N1C->getAPIntValue() == 1LL)
2097     return N0;
2098   // fold (sdiv X, -1) -> 0-X
2099   if (N1C && N1C->isAllOnesValue())
2100     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
2101                        DAG.getConstant(0, VT), N0);
2102   // If we know the sign bits of both operands are zero, strength reduce to a
2103   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
2104   if (!VT.isVector()) {
2105     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2106       return DAG.getNode(ISD::UDIV, SDLoc(N), N1.getValueType(),
2107                          N0, N1);
2108   }
2109
2110   // fold (sdiv X, pow2) -> simple ops after legalize
2111   if (N1C && !N1C->isNullValue() && (N1C->getAPIntValue().isPowerOf2() ||
2112                                      (-N1C->getAPIntValue()).isPowerOf2())) {
2113     // If dividing by powers of two is cheap, then don't perform the following
2114     // fold.
2115     if (TLI.isPow2SDivCheap())
2116       return SDValue();
2117
2118     // Target-specific implementation of sdiv x, pow2.
2119     SDValue Res = BuildSDIVPow2(N);
2120     if (Res.getNode())
2121       return Res;
2122
2123     unsigned lg2 = N1C->getAPIntValue().countTrailingZeros();
2124
2125     // Splat the sign bit into the register
2126     SDValue SGN =
2127         DAG.getNode(ISD::SRA, SDLoc(N), VT, N0,
2128                     DAG.getConstant(VT.getScalarSizeInBits() - 1,
2129                                     getShiftAmountTy(N0.getValueType())));
2130     AddToWorklist(SGN.getNode());
2131
2132     // Add (N0 < 0) ? abs2 - 1 : 0;
2133     SDValue SRL =
2134         DAG.getNode(ISD::SRL, SDLoc(N), VT, SGN,
2135                     DAG.getConstant(VT.getScalarSizeInBits() - lg2,
2136                                     getShiftAmountTy(SGN.getValueType())));
2137     SDValue ADD = DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, SRL);
2138     AddToWorklist(SRL.getNode());
2139     AddToWorklist(ADD.getNode());    // Divide by pow2
2140     SDValue SRA = DAG.getNode(ISD::SRA, SDLoc(N), VT, ADD,
2141                   DAG.getConstant(lg2, getShiftAmountTy(ADD.getValueType())));
2142
2143     // If we're dividing by a positive value, we're done.  Otherwise, we must
2144     // negate the result.
2145     if (N1C->getAPIntValue().isNonNegative())
2146       return SRA;
2147
2148     AddToWorklist(SRA.getNode());
2149     return DAG.getNode(ISD::SUB, SDLoc(N), VT, DAG.getConstant(0, VT), SRA);
2150   }
2151
2152   // if integer divide is expensive and we satisfy the requirements, emit an
2153   // alternate sequence.
2154   if (N1C && !TLI.isIntDivCheap()) {
2155     SDValue Op = BuildSDIV(N);
2156     if (Op.getNode()) return Op;
2157   }
2158
2159   // undef / X -> 0
2160   if (N0.getOpcode() == ISD::UNDEF)
2161     return DAG.getConstant(0, VT);
2162   // X / undef -> undef
2163   if (N1.getOpcode() == ISD::UNDEF)
2164     return N1;
2165
2166   return SDValue();
2167 }
2168
2169 SDValue DAGCombiner::visitUDIV(SDNode *N) {
2170   SDValue N0 = N->getOperand(0);
2171   SDValue N1 = N->getOperand(1);
2172   EVT VT = N->getValueType(0);
2173
2174   // fold vector ops
2175   if (VT.isVector()) {
2176     SDValue FoldedVOp = SimplifyVBinOp(N);
2177     if (FoldedVOp.getNode()) return FoldedVOp;
2178   }
2179
2180   // fold (udiv c1, c2) -> c1/c2
2181   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2182   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2183   if (N0C && N1C && !N1C->isNullValue())
2184     return DAG.FoldConstantArithmetic(ISD::UDIV, VT, N0C, N1C);
2185   // fold (udiv x, (1 << c)) -> x >>u c
2186   if (N1C && N1C->getAPIntValue().isPowerOf2())
2187     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0,
2188                        DAG.getConstant(N1C->getAPIntValue().logBase2(),
2189                                        getShiftAmountTy(N0.getValueType())));
2190   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
2191   if (N1.getOpcode() == ISD::SHL) {
2192     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2193       if (SHC->getAPIntValue().isPowerOf2()) {
2194         EVT ADDVT = N1.getOperand(1).getValueType();
2195         SDValue Add = DAG.getNode(ISD::ADD, SDLoc(N), ADDVT,
2196                                   N1.getOperand(1),
2197                                   DAG.getConstant(SHC->getAPIntValue()
2198                                                                   .logBase2(),
2199                                                   ADDVT));
2200         AddToWorklist(Add.getNode());
2201         return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, Add);
2202       }
2203     }
2204   }
2205   // fold (udiv x, c) -> alternate
2206   if (N1C && !TLI.isIntDivCheap()) {
2207     SDValue Op = BuildUDIV(N);
2208     if (Op.getNode()) return Op;
2209   }
2210
2211   // undef / X -> 0
2212   if (N0.getOpcode() == ISD::UNDEF)
2213     return DAG.getConstant(0, VT);
2214   // X / undef -> undef
2215   if (N1.getOpcode() == ISD::UNDEF)
2216     return N1;
2217
2218   return SDValue();
2219 }
2220
2221 SDValue DAGCombiner::visitSREM(SDNode *N) {
2222   SDValue N0 = N->getOperand(0);
2223   SDValue N1 = N->getOperand(1);
2224   EVT VT = N->getValueType(0);
2225
2226   // fold (srem c1, c2) -> c1%c2
2227   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2228   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2229   if (N0C && N1C && !N1C->isNullValue())
2230     return DAG.FoldConstantArithmetic(ISD::SREM, VT, N0C, N1C);
2231   // If we know the sign bits of both operands are zero, strength reduce to a
2232   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
2233   if (!VT.isVector()) {
2234     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2235       return DAG.getNode(ISD::UREM, SDLoc(N), VT, N0, N1);
2236   }
2237
2238   // If X/C can be simplified by the division-by-constant logic, lower
2239   // X%C to the equivalent of X-X/C*C.
2240   if (N1C && !N1C->isNullValue()) {
2241     SDValue Div = DAG.getNode(ISD::SDIV, SDLoc(N), VT, N0, N1);
2242     AddToWorklist(Div.getNode());
2243     SDValue OptimizedDiv = combine(Div.getNode());
2244     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2245       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2246                                 OptimizedDiv, N1);
2247       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2248       AddToWorklist(Mul.getNode());
2249       return Sub;
2250     }
2251   }
2252
2253   // undef % X -> 0
2254   if (N0.getOpcode() == ISD::UNDEF)
2255     return DAG.getConstant(0, VT);
2256   // X % undef -> undef
2257   if (N1.getOpcode() == ISD::UNDEF)
2258     return N1;
2259
2260   return SDValue();
2261 }
2262
2263 SDValue DAGCombiner::visitUREM(SDNode *N) {
2264   SDValue N0 = N->getOperand(0);
2265   SDValue N1 = N->getOperand(1);
2266   EVT VT = N->getValueType(0);
2267
2268   // fold (urem c1, c2) -> c1%c2
2269   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2270   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2271   if (N0C && N1C && !N1C->isNullValue())
2272     return DAG.FoldConstantArithmetic(ISD::UREM, VT, N0C, N1C);
2273   // fold (urem x, pow2) -> (and x, pow2-1)
2274   if (N1C && !N1C->isNullValue() && N1C->getAPIntValue().isPowerOf2())
2275     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0,
2276                        DAG.getConstant(N1C->getAPIntValue()-1,VT));
2277   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
2278   if (N1.getOpcode() == ISD::SHL) {
2279     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2280       if (SHC->getAPIntValue().isPowerOf2()) {
2281         SDValue Add =
2282           DAG.getNode(ISD::ADD, SDLoc(N), VT, N1,
2283                  DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()),
2284                                  VT));
2285         AddToWorklist(Add.getNode());
2286         return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, Add);
2287       }
2288     }
2289   }
2290
2291   // If X/C can be simplified by the division-by-constant logic, lower
2292   // X%C to the equivalent of X-X/C*C.
2293   if (N1C && !N1C->isNullValue()) {
2294     SDValue Div = DAG.getNode(ISD::UDIV, SDLoc(N), VT, N0, N1);
2295     AddToWorklist(Div.getNode());
2296     SDValue OptimizedDiv = combine(Div.getNode());
2297     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2298       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2299                                 OptimizedDiv, N1);
2300       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2301       AddToWorklist(Mul.getNode());
2302       return Sub;
2303     }
2304   }
2305
2306   // undef % X -> 0
2307   if (N0.getOpcode() == ISD::UNDEF)
2308     return DAG.getConstant(0, VT);
2309   // X % undef -> undef
2310   if (N1.getOpcode() == ISD::UNDEF)
2311     return N1;
2312
2313   return SDValue();
2314 }
2315
2316 SDValue DAGCombiner::visitMULHS(SDNode *N) {
2317   SDValue N0 = N->getOperand(0);
2318   SDValue N1 = N->getOperand(1);
2319   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2320   EVT VT = N->getValueType(0);
2321   SDLoc DL(N);
2322
2323   // fold (mulhs x, 0) -> 0
2324   if (N1C && N1C->isNullValue())
2325     return N1;
2326   // fold (mulhs x, 1) -> (sra x, size(x)-1)
2327   if (N1C && N1C->getAPIntValue() == 1)
2328     return DAG.getNode(ISD::SRA, SDLoc(N), N0.getValueType(), N0,
2329                        DAG.getConstant(N0.getValueType().getSizeInBits() - 1,
2330                                        getShiftAmountTy(N0.getValueType())));
2331   // fold (mulhs x, undef) -> 0
2332   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2333     return DAG.getConstant(0, VT);
2334
2335   // If the type twice as wide is legal, transform the mulhs to a wider multiply
2336   // plus a shift.
2337   if (VT.isSimple() && !VT.isVector()) {
2338     MVT Simple = VT.getSimpleVT();
2339     unsigned SimpleSize = Simple.getSizeInBits();
2340     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2341     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2342       N0 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N0);
2343       N1 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N1);
2344       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2345       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2346             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2347       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2348     }
2349   }
2350
2351   return SDValue();
2352 }
2353
2354 SDValue DAGCombiner::visitMULHU(SDNode *N) {
2355   SDValue N0 = N->getOperand(0);
2356   SDValue N1 = N->getOperand(1);
2357   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2358   EVT VT = N->getValueType(0);
2359   SDLoc DL(N);
2360
2361   // fold (mulhu x, 0) -> 0
2362   if (N1C && N1C->isNullValue())
2363     return N1;
2364   // fold (mulhu x, 1) -> 0
2365   if (N1C && N1C->getAPIntValue() == 1)
2366     return DAG.getConstant(0, N0.getValueType());
2367   // fold (mulhu x, undef) -> 0
2368   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2369     return DAG.getConstant(0, VT);
2370
2371   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2372   // plus a shift.
2373   if (VT.isSimple() && !VT.isVector()) {
2374     MVT Simple = VT.getSimpleVT();
2375     unsigned SimpleSize = Simple.getSizeInBits();
2376     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2377     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2378       N0 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N0);
2379       N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N1);
2380       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2381       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2382             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2383       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2384     }
2385   }
2386
2387   return SDValue();
2388 }
2389
2390 /// Perform optimizations common to nodes that compute two values. LoOp and HiOp
2391 /// give the opcodes for the two computations that are being performed. Return
2392 /// true if a simplification was made.
2393 SDValue DAGCombiner::SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
2394                                                 unsigned HiOp) {
2395   // If the high half is not needed, just compute the low half.
2396   bool HiExists = N->hasAnyUseOfValue(1);
2397   if (!HiExists &&
2398       (!LegalOperations ||
2399        TLI.isOperationLegalOrCustom(LoOp, N->getValueType(0)))) {
2400     SDValue Res = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0), N->ops());
2401     return CombineTo(N, Res, Res);
2402   }
2403
2404   // If the low half is not needed, just compute the high half.
2405   bool LoExists = N->hasAnyUseOfValue(0);
2406   if (!LoExists &&
2407       (!LegalOperations ||
2408        TLI.isOperationLegal(HiOp, N->getValueType(1)))) {
2409     SDValue Res = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1), N->ops());
2410     return CombineTo(N, Res, Res);
2411   }
2412
2413   // If both halves are used, return as it is.
2414   if (LoExists && HiExists)
2415     return SDValue();
2416
2417   // If the two computed results can be simplified separately, separate them.
2418   if (LoExists) {
2419     SDValue Lo = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0), N->ops());
2420     AddToWorklist(Lo.getNode());
2421     SDValue LoOpt = combine(Lo.getNode());
2422     if (LoOpt.getNode() && LoOpt.getNode() != Lo.getNode() &&
2423         (!LegalOperations ||
2424          TLI.isOperationLegal(LoOpt.getOpcode(), LoOpt.getValueType())))
2425       return CombineTo(N, LoOpt, LoOpt);
2426   }
2427
2428   if (HiExists) {
2429     SDValue Hi = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1), N->ops());
2430     AddToWorklist(Hi.getNode());
2431     SDValue HiOpt = combine(Hi.getNode());
2432     if (HiOpt.getNode() && HiOpt != Hi &&
2433         (!LegalOperations ||
2434          TLI.isOperationLegal(HiOpt.getOpcode(), HiOpt.getValueType())))
2435       return CombineTo(N, HiOpt, HiOpt);
2436   }
2437
2438   return SDValue();
2439 }
2440
2441 SDValue DAGCombiner::visitSMUL_LOHI(SDNode *N) {
2442   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHS);
2443   if (Res.getNode()) return Res;
2444
2445   EVT VT = N->getValueType(0);
2446   SDLoc DL(N);
2447
2448   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2449   // plus a shift.
2450   if (VT.isSimple() && !VT.isVector()) {
2451     MVT Simple = VT.getSimpleVT();
2452     unsigned SimpleSize = Simple.getSizeInBits();
2453     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2454     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2455       SDValue Lo = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(0));
2456       SDValue Hi = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(1));
2457       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2458       // Compute the high part as N1.
2459       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2460             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2461       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2462       // Compute the low part as N0.
2463       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2464       return CombineTo(N, Lo, Hi);
2465     }
2466   }
2467
2468   return SDValue();
2469 }
2470
2471 SDValue DAGCombiner::visitUMUL_LOHI(SDNode *N) {
2472   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHU);
2473   if (Res.getNode()) return Res;
2474
2475   EVT VT = N->getValueType(0);
2476   SDLoc DL(N);
2477
2478   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2479   // plus a shift.
2480   if (VT.isSimple() && !VT.isVector()) {
2481     MVT Simple = VT.getSimpleVT();
2482     unsigned SimpleSize = Simple.getSizeInBits();
2483     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2484     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2485       SDValue Lo = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(0));
2486       SDValue Hi = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(1));
2487       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2488       // Compute the high part as N1.
2489       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2490             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2491       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2492       // Compute the low part as N0.
2493       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2494       return CombineTo(N, Lo, Hi);
2495     }
2496   }
2497
2498   return SDValue();
2499 }
2500
2501 SDValue DAGCombiner::visitSMULO(SDNode *N) {
2502   // (smulo x, 2) -> (saddo x, x)
2503   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2504     if (C2->getAPIntValue() == 2)
2505       return DAG.getNode(ISD::SADDO, SDLoc(N), N->getVTList(),
2506                          N->getOperand(0), N->getOperand(0));
2507
2508   return SDValue();
2509 }
2510
2511 SDValue DAGCombiner::visitUMULO(SDNode *N) {
2512   // (umulo x, 2) -> (uaddo x, x)
2513   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2514     if (C2->getAPIntValue() == 2)
2515       return DAG.getNode(ISD::UADDO, SDLoc(N), N->getVTList(),
2516                          N->getOperand(0), N->getOperand(0));
2517
2518   return SDValue();
2519 }
2520
2521 SDValue DAGCombiner::visitSDIVREM(SDNode *N) {
2522   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::SDIV, ISD::SREM);
2523   if (Res.getNode()) return Res;
2524
2525   return SDValue();
2526 }
2527
2528 SDValue DAGCombiner::visitUDIVREM(SDNode *N) {
2529   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::UDIV, ISD::UREM);
2530   if (Res.getNode()) return Res;
2531
2532   return SDValue();
2533 }
2534
2535 /// If this is a binary operator with two operands of the same opcode, try to
2536 /// simplify it.
2537 SDValue DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
2538   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2539   EVT VT = N0.getValueType();
2540   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
2541
2542   // Bail early if none of these transforms apply.
2543   if (N0.getNode()->getNumOperands() == 0) return SDValue();
2544
2545   // For each of OP in AND/OR/XOR:
2546   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
2547   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
2548   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
2549   // fold (OP (bswap x), (bswap y)) -> (bswap (OP x, y))
2550   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y)) (if trunc isn't free)
2551   //
2552   // do not sink logical op inside of a vector extend, since it may combine
2553   // into a vsetcc.
2554   EVT Op0VT = N0.getOperand(0).getValueType();
2555   if ((N0.getOpcode() == ISD::ZERO_EXTEND ||
2556        N0.getOpcode() == ISD::SIGN_EXTEND ||
2557        N0.getOpcode() == ISD::BSWAP ||
2558        // Avoid infinite looping with PromoteIntBinOp.
2559        (N0.getOpcode() == ISD::ANY_EXTEND &&
2560         (!LegalTypes || TLI.isTypeDesirableForOp(N->getOpcode(), Op0VT))) ||
2561        (N0.getOpcode() == ISD::TRUNCATE &&
2562         (!TLI.isZExtFree(VT, Op0VT) ||
2563          !TLI.isTruncateFree(Op0VT, VT)) &&
2564         TLI.isTypeLegal(Op0VT))) &&
2565       !VT.isVector() &&
2566       Op0VT == N1.getOperand(0).getValueType() &&
2567       (!LegalOperations || TLI.isOperationLegal(N->getOpcode(), Op0VT))) {
2568     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2569                                  N0.getOperand(0).getValueType(),
2570                                  N0.getOperand(0), N1.getOperand(0));
2571     AddToWorklist(ORNode.getNode());
2572     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, ORNode);
2573   }
2574
2575   // For each of OP in SHL/SRL/SRA/AND...
2576   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
2577   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
2578   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
2579   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
2580        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
2581       N0.getOperand(1) == N1.getOperand(1)) {
2582     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2583                                  N0.getOperand(0).getValueType(),
2584                                  N0.getOperand(0), N1.getOperand(0));
2585     AddToWorklist(ORNode.getNode());
2586     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
2587                        ORNode, N0.getOperand(1));
2588   }
2589
2590   // Simplify xor/and/or (bitcast(A), bitcast(B)) -> bitcast(op (A,B))
2591   // Only perform this optimization after type legalization and before
2592   // LegalizeVectorOprs. LegalizeVectorOprs promotes vector operations by
2593   // adding bitcasts. For example (xor v4i32) is promoted to (v2i64), and
2594   // we don't want to undo this promotion.
2595   // We also handle SCALAR_TO_VECTOR because xor/or/and operations are cheaper
2596   // on scalars.
2597   if ((N0.getOpcode() == ISD::BITCAST ||
2598        N0.getOpcode() == ISD::SCALAR_TO_VECTOR) &&
2599       Level == AfterLegalizeTypes) {
2600     SDValue In0 = N0.getOperand(0);
2601     SDValue In1 = N1.getOperand(0);
2602     EVT In0Ty = In0.getValueType();
2603     EVT In1Ty = In1.getValueType();
2604     SDLoc DL(N);
2605     // If both incoming values are integers, and the original types are the
2606     // same.
2607     if (In0Ty.isInteger() && In1Ty.isInteger() && In0Ty == In1Ty) {
2608       SDValue Op = DAG.getNode(N->getOpcode(), DL, In0Ty, In0, In1);
2609       SDValue BC = DAG.getNode(N0.getOpcode(), DL, VT, Op);
2610       AddToWorklist(Op.getNode());
2611       return BC;
2612     }
2613   }
2614
2615   // Xor/and/or are indifferent to the swizzle operation (shuffle of one value).
2616   // Simplify xor/and/or (shuff(A), shuff(B)) -> shuff(op (A,B))
2617   // If both shuffles use the same mask, and both shuffle within a single
2618   // vector, then it is worthwhile to move the swizzle after the operation.
2619   // The type-legalizer generates this pattern when loading illegal
2620   // vector types from memory. In many cases this allows additional shuffle
2621   // optimizations.
2622   // There are other cases where moving the shuffle after the xor/and/or
2623   // is profitable even if shuffles don't perform a swizzle.
2624   // If both shuffles use the same mask, and both shuffles have the same first
2625   // or second operand, then it might still be profitable to move the shuffle
2626   // after the xor/and/or operation.
2627   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG) {
2628     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(N0);
2629     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(N1);
2630
2631     assert(N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType() &&
2632            "Inputs to shuffles are not the same type");
2633
2634     // Check that both shuffles use the same mask. The masks are known to be of
2635     // the same length because the result vector type is the same.
2636     // Check also that shuffles have only one use to avoid introducing extra
2637     // instructions.
2638     if (SVN0->hasOneUse() && SVN1->hasOneUse() &&
2639         SVN0->getMask().equals(SVN1->getMask())) {
2640       SDValue ShOp = N0->getOperand(1);
2641
2642       // Don't try to fold this node if it requires introducing a
2643       // build vector of all zeros that might be illegal at this stage.
2644       if (N->getOpcode() == ISD::XOR && ShOp.getOpcode() != ISD::UNDEF) {
2645         if (!LegalTypes)
2646           ShOp = DAG.getConstant(0, VT);
2647         else
2648           ShOp = SDValue();
2649       }
2650
2651       // (AND (shuf (A, C), shuf (B, C)) -> shuf (AND (A, B), C)
2652       // (OR  (shuf (A, C), shuf (B, C)) -> shuf (OR  (A, B), C)
2653       // (XOR (shuf (A, C), shuf (B, C)) -> shuf (XOR (A, B), V_0)
2654       if (N0.getOperand(1) == N1.getOperand(1) && ShOp.getNode()) {
2655         SDValue NewNode = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
2656                                       N0->getOperand(0), N1->getOperand(0));
2657         AddToWorklist(NewNode.getNode());
2658         return DAG.getVectorShuffle(VT, SDLoc(N), NewNode, ShOp,
2659                                     &SVN0->getMask()[0]);
2660       }
2661
2662       // Don't try to fold this node if it requires introducing a
2663       // build vector of all zeros that might be illegal at this stage.
2664       ShOp = N0->getOperand(0);
2665       if (N->getOpcode() == ISD::XOR && ShOp.getOpcode() != ISD::UNDEF) {
2666         if (!LegalTypes)
2667           ShOp = DAG.getConstant(0, VT);
2668         else
2669           ShOp = SDValue();
2670       }
2671
2672       // (AND (shuf (C, A), shuf (C, B)) -> shuf (C, AND (A, B))
2673       // (OR  (shuf (C, A), shuf (C, B)) -> shuf (C, OR  (A, B))
2674       // (XOR (shuf (C, A), shuf (C, B)) -> shuf (V_0, XOR (A, B))
2675       if (N0->getOperand(0) == N1->getOperand(0) && ShOp.getNode()) {
2676         SDValue NewNode = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
2677                                       N0->getOperand(1), N1->getOperand(1));
2678         AddToWorklist(NewNode.getNode());
2679         return DAG.getVectorShuffle(VT, SDLoc(N), ShOp, NewNode,
2680                                     &SVN0->getMask()[0]);
2681       }
2682     }
2683   }
2684
2685   return SDValue();
2686 }
2687
2688 SDValue DAGCombiner::visitAND(SDNode *N) {
2689   SDValue N0 = N->getOperand(0);
2690   SDValue N1 = N->getOperand(1);
2691   EVT VT = N1.getValueType();
2692
2693   // fold vector ops
2694   if (VT.isVector()) {
2695     SDValue FoldedVOp = SimplifyVBinOp(N);
2696     if (FoldedVOp.getNode()) return FoldedVOp;
2697
2698     // fold (and x, 0) -> 0, vector edition
2699     if (ISD::isBuildVectorAllZeros(N0.getNode()))
2700       // do not return N0, because undef node may exist in N0
2701       return DAG.getConstant(
2702           APInt::getNullValue(
2703               N0.getValueType().getScalarType().getSizeInBits()),
2704           N0.getValueType());
2705     if (ISD::isBuildVectorAllZeros(N1.getNode()))
2706       // do not return N1, because undef node may exist in N1
2707       return DAG.getConstant(
2708           APInt::getNullValue(
2709               N1.getValueType().getScalarType().getSizeInBits()),
2710           N1.getValueType());
2711
2712     // fold (and x, -1) -> x, vector edition
2713     if (ISD::isBuildVectorAllOnes(N0.getNode()))
2714       return N1;
2715     if (ISD::isBuildVectorAllOnes(N1.getNode()))
2716       return N0;
2717   }
2718
2719   // fold (and x, undef) -> 0
2720   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2721     return DAG.getConstant(0, VT);
2722   // fold (and c1, c2) -> c1&c2
2723   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2724   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2725   if (N0C && N1C)
2726     return DAG.FoldConstantArithmetic(ISD::AND, VT, N0C, N1C);
2727   // canonicalize constant to RHS
2728   if (N0C && !N1C)
2729     return DAG.getNode(ISD::AND, SDLoc(N), VT, N1, N0);
2730   // fold (and x, -1) -> x
2731   if (N1C && N1C->isAllOnesValue())
2732     return N0;
2733   // if (and x, c) is known to be zero, return 0
2734   unsigned BitWidth = VT.getScalarType().getSizeInBits();
2735   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
2736                                    APInt::getAllOnesValue(BitWidth)))
2737     return DAG.getConstant(0, VT);
2738   // reassociate and
2739   SDValue RAND = ReassociateOps(ISD::AND, SDLoc(N), N0, N1);
2740   if (RAND.getNode())
2741     return RAND;
2742   // fold (and (or x, C), D) -> D if (C & D) == D
2743   if (N1C && N0.getOpcode() == ISD::OR)
2744     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
2745       if ((ORI->getAPIntValue() & N1C->getAPIntValue()) == N1C->getAPIntValue())
2746         return N1;
2747   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
2748   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
2749     SDValue N0Op0 = N0.getOperand(0);
2750     APInt Mask = ~N1C->getAPIntValue();
2751     Mask = Mask.trunc(N0Op0.getValueSizeInBits());
2752     if (DAG.MaskedValueIsZero(N0Op0, Mask)) {
2753       SDValue Zext = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N),
2754                                  N0.getValueType(), N0Op0);
2755
2756       // Replace uses of the AND with uses of the Zero extend node.
2757       CombineTo(N, Zext);
2758
2759       // We actually want to replace all uses of the any_extend with the
2760       // zero_extend, to avoid duplicating things.  This will later cause this
2761       // AND to be folded.
2762       CombineTo(N0.getNode(), Zext);
2763       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2764     }
2765   }
2766   // similarly fold (and (X (load ([non_ext|any_ext|zero_ext] V))), c) ->
2767   // (X (load ([non_ext|zero_ext] V))) if 'and' only clears top bits which must
2768   // already be zero by virtue of the width of the base type of the load.
2769   //
2770   // the 'X' node here can either be nothing or an extract_vector_elt to catch
2771   // more cases.
2772   if ((N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
2773        N0.getOperand(0).getOpcode() == ISD::LOAD) ||
2774       N0.getOpcode() == ISD::LOAD) {
2775     LoadSDNode *Load = cast<LoadSDNode>( (N0.getOpcode() == ISD::LOAD) ?
2776                                          N0 : N0.getOperand(0) );
2777
2778     // Get the constant (if applicable) the zero'th operand is being ANDed with.
2779     // This can be a pure constant or a vector splat, in which case we treat the
2780     // vector as a scalar and use the splat value.
2781     APInt Constant = APInt::getNullValue(1);
2782     if (const ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
2783       Constant = C->getAPIntValue();
2784     } else if (BuildVectorSDNode *Vector = dyn_cast<BuildVectorSDNode>(N1)) {
2785       APInt SplatValue, SplatUndef;
2786       unsigned SplatBitSize;
2787       bool HasAnyUndefs;
2788       bool IsSplat = Vector->isConstantSplat(SplatValue, SplatUndef,
2789                                              SplatBitSize, HasAnyUndefs);
2790       if (IsSplat) {
2791         // Undef bits can contribute to a possible optimisation if set, so
2792         // set them.
2793         SplatValue |= SplatUndef;
2794
2795         // The splat value may be something like "0x00FFFFFF", which means 0 for
2796         // the first vector value and FF for the rest, repeating. We need a mask
2797         // that will apply equally to all members of the vector, so AND all the
2798         // lanes of the constant together.
2799         EVT VT = Vector->getValueType(0);
2800         unsigned BitWidth = VT.getVectorElementType().getSizeInBits();
2801
2802         // If the splat value has been compressed to a bitlength lower
2803         // than the size of the vector lane, we need to re-expand it to
2804         // the lane size.
2805         if (BitWidth > SplatBitSize)
2806           for (SplatValue = SplatValue.zextOrTrunc(BitWidth);
2807                SplatBitSize < BitWidth;
2808                SplatBitSize = SplatBitSize * 2)
2809             SplatValue |= SplatValue.shl(SplatBitSize);
2810
2811         Constant = APInt::getAllOnesValue(BitWidth);
2812         for (unsigned i = 0, n = SplatBitSize/BitWidth; i < n; ++i)
2813           Constant &= SplatValue.lshr(i*BitWidth).zextOrTrunc(BitWidth);
2814       }
2815     }
2816
2817     // If we want to change an EXTLOAD to a ZEXTLOAD, ensure a ZEXTLOAD is
2818     // actually legal and isn't going to get expanded, else this is a false
2819     // optimisation.
2820     bool CanZextLoadProfitably = TLI.isLoadExtLegal(ISD::ZEXTLOAD,
2821                                                     Load->getValueType(0),
2822                                                     Load->getMemoryVT());
2823
2824     // Resize the constant to the same size as the original memory access before
2825     // extension. If it is still the AllOnesValue then this AND is completely
2826     // unneeded.
2827     Constant =
2828       Constant.zextOrTrunc(Load->getMemoryVT().getScalarType().getSizeInBits());
2829
2830     bool B;
2831     switch (Load->getExtensionType()) {
2832     default: B = false; break;
2833     case ISD::EXTLOAD: B = CanZextLoadProfitably; break;
2834     case ISD::ZEXTLOAD:
2835     case ISD::NON_EXTLOAD: B = true; break;
2836     }
2837
2838     if (B && Constant.isAllOnesValue()) {
2839       // If the load type was an EXTLOAD, convert to ZEXTLOAD in order to
2840       // preserve semantics once we get rid of the AND.
2841       SDValue NewLoad(Load, 0);
2842       if (Load->getExtensionType() == ISD::EXTLOAD) {
2843         NewLoad = DAG.getLoad(Load->getAddressingMode(), ISD::ZEXTLOAD,
2844                               Load->getValueType(0), SDLoc(Load),
2845                               Load->getChain(), Load->getBasePtr(),
2846                               Load->getOffset(), Load->getMemoryVT(),
2847                               Load->getMemOperand());
2848         // Replace uses of the EXTLOAD with the new ZEXTLOAD.
2849         if (Load->getNumValues() == 3) {
2850           // PRE/POST_INC loads have 3 values.
2851           SDValue To[] = { NewLoad.getValue(0), NewLoad.getValue(1),
2852                            NewLoad.getValue(2) };
2853           CombineTo(Load, To, 3, true);
2854         } else {
2855           CombineTo(Load, NewLoad.getValue(0), NewLoad.getValue(1));
2856         }
2857       }
2858
2859       // Fold the AND away, taking care not to fold to the old load node if we
2860       // replaced it.
2861       CombineTo(N, (N0.getNode() == Load) ? NewLoad : N0);
2862
2863       return SDValue(N, 0); // Return N so it doesn't get rechecked!
2864     }
2865   }
2866   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
2867   SDValue LL, LR, RL, RR, CC0, CC1;
2868   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
2869     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
2870     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
2871
2872     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
2873         LL.getValueType().isInteger()) {
2874       // fold (and (seteq X, 0), (seteq Y, 0)) -> (seteq (or X, Y), 0)
2875       if (cast<ConstantSDNode>(LR)->isNullValue() && Op1 == ISD::SETEQ) {
2876         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2877                                      LR.getValueType(), LL, RL);
2878         AddToWorklist(ORNode.getNode());
2879         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
2880       }
2881       // fold (and (seteq X, -1), (seteq Y, -1)) -> (seteq (and X, Y), -1)
2882       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETEQ) {
2883         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(N0),
2884                                       LR.getValueType(), LL, RL);
2885         AddToWorklist(ANDNode.getNode());
2886         return DAG.getSetCC(SDLoc(N), VT, ANDNode, LR, Op1);
2887       }
2888       // fold (and (setgt X,  -1), (setgt Y,  -1)) -> (setgt (or X, Y), -1)
2889       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETGT) {
2890         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2891                                      LR.getValueType(), LL, RL);
2892         AddToWorklist(ORNode.getNode());
2893         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
2894       }
2895     }
2896     // Simplify (and (setne X, 0), (setne X, -1)) -> (setuge (add X, 1), 2)
2897     if (LL == RL && isa<ConstantSDNode>(LR) && isa<ConstantSDNode>(RR) &&
2898         Op0 == Op1 && LL.getValueType().isInteger() &&
2899       Op0 == ISD::SETNE && ((cast<ConstantSDNode>(LR)->isNullValue() &&
2900                                  cast<ConstantSDNode>(RR)->isAllOnesValue()) ||
2901                                 (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
2902                                  cast<ConstantSDNode>(RR)->isNullValue()))) {
2903       SDValue ADDNode = DAG.getNode(ISD::ADD, SDLoc(N0), LL.getValueType(),
2904                                     LL, DAG.getConstant(1, LL.getValueType()));
2905       AddToWorklist(ADDNode.getNode());
2906       return DAG.getSetCC(SDLoc(N), VT, ADDNode,
2907                           DAG.getConstant(2, LL.getValueType()), ISD::SETUGE);
2908     }
2909     // canonicalize equivalent to ll == rl
2910     if (LL == RR && LR == RL) {
2911       Op1 = ISD::getSetCCSwappedOperands(Op1);
2912       std::swap(RL, RR);
2913     }
2914     if (LL == RL && LR == RR) {
2915       bool isInteger = LL.getValueType().isInteger();
2916       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
2917       if (Result != ISD::SETCC_INVALID &&
2918           (!LegalOperations ||
2919            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
2920             TLI.isOperationLegal(ISD::SETCC,
2921                             getSetCCResultType(N0.getSimpleValueType())))))
2922         return DAG.getSetCC(SDLoc(N), N0.getValueType(),
2923                             LL, LR, Result);
2924     }
2925   }
2926
2927   // Simplify: (and (op x...), (op y...))  -> (op (and x, y))
2928   if (N0.getOpcode() == N1.getOpcode()) {
2929     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
2930     if (Tmp.getNode()) return Tmp;
2931   }
2932
2933   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
2934   // fold (and (sra)) -> (and (srl)) when possible.
2935   if (!VT.isVector() &&
2936       SimplifyDemandedBits(SDValue(N, 0)))
2937     return SDValue(N, 0);
2938
2939   // fold (zext_inreg (extload x)) -> (zextload x)
2940   if (ISD::isEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode())) {
2941     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2942     EVT MemVT = LN0->getMemoryVT();
2943     // If we zero all the possible extended bits, then we can turn this into
2944     // a zextload if we are running before legalize or the operation is legal.
2945     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2946     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2947                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2948         ((!LegalOperations && !LN0->isVolatile()) ||
2949          TLI.isLoadExtLegal(ISD::ZEXTLOAD, VT, MemVT))) {
2950       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
2951                                        LN0->getChain(), LN0->getBasePtr(),
2952                                        MemVT, LN0->getMemOperand());
2953       AddToWorklist(N);
2954       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2955       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2956     }
2957   }
2958   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
2959   if (ISD::isSEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
2960       N0.hasOneUse()) {
2961     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2962     EVT MemVT = LN0->getMemoryVT();
2963     // If we zero all the possible extended bits, then we can turn this into
2964     // a zextload if we are running before legalize or the operation is legal.
2965     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2966     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2967                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2968         ((!LegalOperations && !LN0->isVolatile()) ||
2969          TLI.isLoadExtLegal(ISD::ZEXTLOAD, VT, MemVT))) {
2970       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
2971                                        LN0->getChain(), LN0->getBasePtr(),
2972                                        MemVT, LN0->getMemOperand());
2973       AddToWorklist(N);
2974       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2975       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2976     }
2977   }
2978
2979   // fold (and (load x), 255) -> (zextload x, i8)
2980   // fold (and (extload x, i16), 255) -> (zextload x, i8)
2981   // fold (and (any_ext (extload x, i16)), 255) -> (zextload x, i8)
2982   if (N1C && (N0.getOpcode() == ISD::LOAD ||
2983               (N0.getOpcode() == ISD::ANY_EXTEND &&
2984                N0.getOperand(0).getOpcode() == ISD::LOAD))) {
2985     bool HasAnyExt = N0.getOpcode() == ISD::ANY_EXTEND;
2986     LoadSDNode *LN0 = HasAnyExt
2987       ? cast<LoadSDNode>(N0.getOperand(0))
2988       : cast<LoadSDNode>(N0);
2989     if (LN0->getExtensionType() != ISD::SEXTLOAD &&
2990         LN0->isUnindexed() && N0.hasOneUse() && SDValue(LN0, 0).hasOneUse()) {
2991       uint32_t ActiveBits = N1C->getAPIntValue().getActiveBits();
2992       if (ActiveBits > 0 && APIntOps::isMask(ActiveBits, N1C->getAPIntValue())){
2993         EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), ActiveBits);
2994         EVT LoadedVT = LN0->getMemoryVT();
2995         EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2996
2997         if (ExtVT == LoadedVT &&
2998             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, LoadResultTy,
2999                                                     ExtVT))) {
3000
3001           SDValue NewLoad =
3002             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
3003                            LN0->getChain(), LN0->getBasePtr(), ExtVT,
3004                            LN0->getMemOperand());
3005           AddToWorklist(N);
3006           CombineTo(LN0, NewLoad, NewLoad.getValue(1));
3007           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3008         }
3009
3010         // Do not change the width of a volatile load.
3011         // Do not generate loads of non-round integer types since these can
3012         // be expensive (and would be wrong if the type is not byte sized).
3013         if (!LN0->isVolatile() && LoadedVT.bitsGT(ExtVT) && ExtVT.isRound() &&
3014             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, LoadResultTy,
3015                                                     ExtVT))) {
3016           EVT PtrType = LN0->getOperand(1).getValueType();
3017
3018           unsigned Alignment = LN0->getAlignment();
3019           SDValue NewPtr = LN0->getBasePtr();
3020
3021           // For big endian targets, we need to add an offset to the pointer
3022           // to load the correct bytes.  For little endian systems, we merely
3023           // need to read fewer bytes from the same pointer.
3024           if (TLI.isBigEndian()) {
3025             unsigned LVTStoreBytes = LoadedVT.getStoreSize();
3026             unsigned EVTStoreBytes = ExtVT.getStoreSize();
3027             unsigned PtrOff = LVTStoreBytes - EVTStoreBytes;
3028             NewPtr = DAG.getNode(ISD::ADD, SDLoc(LN0), PtrType,
3029                                  NewPtr, DAG.getConstant(PtrOff, PtrType));
3030             Alignment = MinAlign(Alignment, PtrOff);
3031           }
3032
3033           AddToWorklist(NewPtr.getNode());
3034
3035           SDValue Load =
3036             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
3037                            LN0->getChain(), NewPtr,
3038                            LN0->getPointerInfo(),
3039                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
3040                            LN0->isInvariant(), Alignment, LN0->getAAInfo());
3041           AddToWorklist(N);
3042           CombineTo(LN0, Load, Load.getValue(1));
3043           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3044         }
3045       }
3046     }
3047   }
3048
3049   if (N0.getOpcode() == ISD::ADD && N1.getOpcode() == ISD::SRL &&
3050       VT.getSizeInBits() <= 64) {
3051     if (ConstantSDNode *ADDI = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
3052       APInt ADDC = ADDI->getAPIntValue();
3053       if (!TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
3054         // Look for (and (add x, c1), (lshr y, c2)). If C1 wasn't a legal
3055         // immediate for an add, but it is legal if its top c2 bits are set,
3056         // transform the ADD so the immediate doesn't need to be materialized
3057         // in a register.
3058         if (ConstantSDNode *SRLI = dyn_cast<ConstantSDNode>(N1.getOperand(1))) {
3059           APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
3060                                              SRLI->getZExtValue());
3061           if (DAG.MaskedValueIsZero(N0.getOperand(1), Mask)) {
3062             ADDC |= Mask;
3063             if (TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
3064               SDValue NewAdd =
3065                 DAG.getNode(ISD::ADD, SDLoc(N0), VT,
3066                             N0.getOperand(0), DAG.getConstant(ADDC, VT));
3067               CombineTo(N0.getNode(), NewAdd);
3068               return SDValue(N, 0); // Return N so it doesn't get rechecked!
3069             }
3070           }
3071         }
3072       }
3073     }
3074   }
3075
3076   // fold (and (or (srl N, 8), (shl N, 8)), 0xffff) -> (srl (bswap N), const)
3077   if (N1C && N1C->getAPIntValue() == 0xffff && N0.getOpcode() == ISD::OR) {
3078     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
3079                                        N0.getOperand(1), false);
3080     if (BSwap.getNode())
3081       return BSwap;
3082   }
3083
3084   return SDValue();
3085 }
3086
3087 /// Match (a >> 8) | (a << 8) as (bswap a) >> 16.
3088 SDValue DAGCombiner::MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
3089                                         bool DemandHighBits) {
3090   if (!LegalOperations)
3091     return SDValue();
3092
3093   EVT VT = N->getValueType(0);
3094   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16)
3095     return SDValue();
3096   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
3097     return SDValue();
3098
3099   // Recognize (and (shl a, 8), 0xff), (and (srl a, 8), 0xff00)
3100   bool LookPassAnd0 = false;
3101   bool LookPassAnd1 = false;
3102   if (N0.getOpcode() == ISD::AND && N0.getOperand(0).getOpcode() == ISD::SRL)
3103       std::swap(N0, N1);
3104   if (N1.getOpcode() == ISD::AND && N1.getOperand(0).getOpcode() == ISD::SHL)
3105       std::swap(N0, N1);
3106   if (N0.getOpcode() == ISD::AND) {
3107     if (!N0.getNode()->hasOneUse())
3108       return SDValue();
3109     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3110     if (!N01C || N01C->getZExtValue() != 0xFF00)
3111       return SDValue();
3112     N0 = N0.getOperand(0);
3113     LookPassAnd0 = true;
3114   }
3115
3116   if (N1.getOpcode() == ISD::AND) {
3117     if (!N1.getNode()->hasOneUse())
3118       return SDValue();
3119     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
3120     if (!N11C || N11C->getZExtValue() != 0xFF)
3121       return SDValue();
3122     N1 = N1.getOperand(0);
3123     LookPassAnd1 = true;
3124   }
3125
3126   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
3127     std::swap(N0, N1);
3128   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
3129     return SDValue();
3130   if (!N0.getNode()->hasOneUse() ||
3131       !N1.getNode()->hasOneUse())
3132     return SDValue();
3133
3134   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3135   ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
3136   if (!N01C || !N11C)
3137     return SDValue();
3138   if (N01C->getZExtValue() != 8 || N11C->getZExtValue() != 8)
3139     return SDValue();
3140
3141   // Look for (shl (and a, 0xff), 8), (srl (and a, 0xff00), 8)
3142   SDValue N00 = N0->getOperand(0);
3143   if (!LookPassAnd0 && N00.getOpcode() == ISD::AND) {
3144     if (!N00.getNode()->hasOneUse())
3145       return SDValue();
3146     ConstantSDNode *N001C = dyn_cast<ConstantSDNode>(N00.getOperand(1));
3147     if (!N001C || N001C->getZExtValue() != 0xFF)
3148       return SDValue();
3149     N00 = N00.getOperand(0);
3150     LookPassAnd0 = true;
3151   }
3152
3153   SDValue N10 = N1->getOperand(0);
3154   if (!LookPassAnd1 && N10.getOpcode() == ISD::AND) {
3155     if (!N10.getNode()->hasOneUse())
3156       return SDValue();
3157     ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N10.getOperand(1));
3158     if (!N101C || N101C->getZExtValue() != 0xFF00)
3159       return SDValue();
3160     N10 = N10.getOperand(0);
3161     LookPassAnd1 = true;
3162   }
3163
3164   if (N00 != N10)
3165     return SDValue();
3166
3167   // Make sure everything beyond the low halfword gets set to zero since the SRL
3168   // 16 will clear the top bits.
3169   unsigned OpSizeInBits = VT.getSizeInBits();
3170   if (DemandHighBits && OpSizeInBits > 16) {
3171     // If the left-shift isn't masked out then the only way this is a bswap is
3172     // if all bits beyond the low 8 are 0. In that case the entire pattern
3173     // reduces to a left shift anyway: leave it for other parts of the combiner.
3174     if (!LookPassAnd0)
3175       return SDValue();
3176
3177     // However, if the right shift isn't masked out then it might be because
3178     // it's not needed. See if we can spot that too.
3179     if (!LookPassAnd1 &&
3180         !DAG.MaskedValueIsZero(
3181             N10, APInt::getHighBitsSet(OpSizeInBits, OpSizeInBits - 16)))
3182       return SDValue();
3183   }
3184
3185   SDValue Res = DAG.getNode(ISD::BSWAP, SDLoc(N), VT, N00);
3186   if (OpSizeInBits > 16)
3187     Res = DAG.getNode(ISD::SRL, SDLoc(N), VT, Res,
3188                       DAG.getConstant(OpSizeInBits-16, getShiftAmountTy(VT)));
3189   return Res;
3190 }
3191
3192 /// Return true if the specified node is an element that makes up a 32-bit
3193 /// packed halfword byteswap.
3194 /// ((x & 0x000000ff) << 8) |
3195 /// ((x & 0x0000ff00) >> 8) |
3196 /// ((x & 0x00ff0000) << 8) |
3197 /// ((x & 0xff000000) >> 8)
3198 static bool isBSwapHWordElement(SDValue N, MutableArrayRef<SDNode *> Parts) {
3199   if (!N.getNode()->hasOneUse())
3200     return false;
3201
3202   unsigned Opc = N.getOpcode();
3203   if (Opc != ISD::AND && Opc != ISD::SHL && Opc != ISD::SRL)
3204     return false;
3205
3206   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3207   if (!N1C)
3208     return false;
3209
3210   unsigned Num;
3211   switch (N1C->getZExtValue()) {
3212   default:
3213     return false;
3214   case 0xFF:       Num = 0; break;
3215   case 0xFF00:     Num = 1; break;
3216   case 0xFF0000:   Num = 2; break;
3217   case 0xFF000000: Num = 3; break;
3218   }
3219
3220   // Look for (x & 0xff) << 8 as well as ((x << 8) & 0xff00).
3221   SDValue N0 = N.getOperand(0);
3222   if (Opc == ISD::AND) {
3223     if (Num == 0 || Num == 2) {
3224       // (x >> 8) & 0xff
3225       // (x >> 8) & 0xff0000
3226       if (N0.getOpcode() != ISD::SRL)
3227         return false;
3228       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3229       if (!C || C->getZExtValue() != 8)
3230         return false;
3231     } else {
3232       // (x << 8) & 0xff00
3233       // (x << 8) & 0xff000000
3234       if (N0.getOpcode() != ISD::SHL)
3235         return false;
3236       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3237       if (!C || C->getZExtValue() != 8)
3238         return false;
3239     }
3240   } else if (Opc == ISD::SHL) {
3241     // (x & 0xff) << 8
3242     // (x & 0xff0000) << 8
3243     if (Num != 0 && Num != 2)
3244       return false;
3245     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3246     if (!C || C->getZExtValue() != 8)
3247       return false;
3248   } else { // Opc == ISD::SRL
3249     // (x & 0xff00) >> 8
3250     // (x & 0xff000000) >> 8
3251     if (Num != 1 && Num != 3)
3252       return false;
3253     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3254     if (!C || C->getZExtValue() != 8)
3255       return false;
3256   }
3257
3258   if (Parts[Num])
3259     return false;
3260
3261   Parts[Num] = N0.getOperand(0).getNode();
3262   return true;
3263 }
3264
3265 /// Match a 32-bit packed halfword bswap. That is
3266 /// ((x & 0x000000ff) << 8) |
3267 /// ((x & 0x0000ff00) >> 8) |
3268 /// ((x & 0x00ff0000) << 8) |
3269 /// ((x & 0xff000000) >> 8)
3270 /// => (rotl (bswap x), 16)
3271 SDValue DAGCombiner::MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1) {
3272   if (!LegalOperations)
3273     return SDValue();
3274
3275   EVT VT = N->getValueType(0);
3276   if (VT != MVT::i32)
3277     return SDValue();
3278   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
3279     return SDValue();
3280
3281   // Look for either
3282   // (or (or (and), (and)), (or (and), (and)))
3283   // (or (or (or (and), (and)), (and)), (and))
3284   if (N0.getOpcode() != ISD::OR)
3285     return SDValue();
3286   SDValue N00 = N0.getOperand(0);
3287   SDValue N01 = N0.getOperand(1);
3288   SDNode *Parts[4] = {};
3289
3290   if (N1.getOpcode() == ISD::OR &&
3291       N00.getNumOperands() == 2 && N01.getNumOperands() == 2) {
3292     // (or (or (and), (and)), (or (and), (and)))
3293     SDValue N000 = N00.getOperand(0);
3294     if (!isBSwapHWordElement(N000, Parts))
3295       return SDValue();
3296
3297     SDValue N001 = N00.getOperand(1);
3298     if (!isBSwapHWordElement(N001, Parts))
3299       return SDValue();
3300     SDValue N010 = N01.getOperand(0);
3301     if (!isBSwapHWordElement(N010, Parts))
3302       return SDValue();
3303     SDValue N011 = N01.getOperand(1);
3304     if (!isBSwapHWordElement(N011, Parts))
3305       return SDValue();
3306   } else {
3307     // (or (or (or (and), (and)), (and)), (and))
3308     if (!isBSwapHWordElement(N1, Parts))
3309       return SDValue();
3310     if (!isBSwapHWordElement(N01, Parts))
3311       return SDValue();
3312     if (N00.getOpcode() != ISD::OR)
3313       return SDValue();
3314     SDValue N000 = N00.getOperand(0);
3315     if (!isBSwapHWordElement(N000, Parts))
3316       return SDValue();
3317     SDValue N001 = N00.getOperand(1);
3318     if (!isBSwapHWordElement(N001, Parts))
3319       return SDValue();
3320   }
3321
3322   // Make sure the parts are all coming from the same node.
3323   if (Parts[0] != Parts[1] || Parts[0] != Parts[2] || Parts[0] != Parts[3])
3324     return SDValue();
3325
3326   SDValue BSwap = DAG.getNode(ISD::BSWAP, SDLoc(N), VT,
3327                               SDValue(Parts[0],0));
3328
3329   // Result of the bswap should be rotated by 16. If it's not legal, then
3330   // do  (x << 16) | (x >> 16).
3331   SDValue ShAmt = DAG.getConstant(16, getShiftAmountTy(VT));
3332   if (TLI.isOperationLegalOrCustom(ISD::ROTL, VT))
3333     return DAG.getNode(ISD::ROTL, SDLoc(N), VT, BSwap, ShAmt);
3334   if (TLI.isOperationLegalOrCustom(ISD::ROTR, VT))
3335     return DAG.getNode(ISD::ROTR, SDLoc(N), VT, BSwap, ShAmt);
3336   return DAG.getNode(ISD::OR, SDLoc(N), VT,
3337                      DAG.getNode(ISD::SHL, SDLoc(N), VT, BSwap, ShAmt),
3338                      DAG.getNode(ISD::SRL, SDLoc(N), VT, BSwap, ShAmt));
3339 }
3340
3341 SDValue DAGCombiner::visitOR(SDNode *N) {
3342   SDValue N0 = N->getOperand(0);
3343   SDValue N1 = N->getOperand(1);
3344   EVT VT = N1.getValueType();
3345
3346   // fold vector ops
3347   if (VT.isVector()) {
3348     SDValue FoldedVOp = SimplifyVBinOp(N);
3349     if (FoldedVOp.getNode()) return FoldedVOp;
3350
3351     // fold (or x, 0) -> x, vector edition
3352     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3353       return N1;
3354     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3355       return N0;
3356
3357     // fold (or x, -1) -> -1, vector edition
3358     if (ISD::isBuildVectorAllOnes(N0.getNode()))
3359       // do not return N0, because undef node may exist in N0
3360       return DAG.getConstant(
3361           APInt::getAllOnesValue(
3362               N0.getValueType().getScalarType().getSizeInBits()),
3363           N0.getValueType());
3364     if (ISD::isBuildVectorAllOnes(N1.getNode()))
3365       // do not return N1, because undef node may exist in N1
3366       return DAG.getConstant(
3367           APInt::getAllOnesValue(
3368               N1.getValueType().getScalarType().getSizeInBits()),
3369           N1.getValueType());
3370
3371     // fold (or (shuf A, V_0, MA), (shuf B, V_0, MB)) -> (shuf A, B, Mask1)
3372     // fold (or (shuf A, V_0, MA), (shuf B, V_0, MB)) -> (shuf B, A, Mask2)
3373     // Do this only if the resulting shuffle is legal.
3374     if (isa<ShuffleVectorSDNode>(N0) &&
3375         isa<ShuffleVectorSDNode>(N1) &&
3376         // Avoid folding a node with illegal type.
3377         TLI.isTypeLegal(VT) &&
3378         N0->getOperand(1) == N1->getOperand(1) &&
3379         ISD::isBuildVectorAllZeros(N0.getOperand(1).getNode())) {
3380       bool CanFold = true;
3381       unsigned NumElts = VT.getVectorNumElements();
3382       const ShuffleVectorSDNode *SV0 = cast<ShuffleVectorSDNode>(N0);
3383       const ShuffleVectorSDNode *SV1 = cast<ShuffleVectorSDNode>(N1);
3384       // We construct two shuffle masks:
3385       // - Mask1 is a shuffle mask for a shuffle with N0 as the first operand
3386       // and N1 as the second operand.
3387       // - Mask2 is a shuffle mask for a shuffle with N1 as the first operand
3388       // and N0 as the second operand.
3389       // We do this because OR is commutable and therefore there might be
3390       // two ways to fold this node into a shuffle.
3391       SmallVector<int,4> Mask1;
3392       SmallVector<int,4> Mask2;
3393
3394       for (unsigned i = 0; i != NumElts && CanFold; ++i) {
3395         int M0 = SV0->getMaskElt(i);
3396         int M1 = SV1->getMaskElt(i);
3397
3398         // Both shuffle indexes are undef. Propagate Undef.
3399         if (M0 < 0 && M1 < 0) {
3400           Mask1.push_back(M0);
3401           Mask2.push_back(M0);
3402           continue;
3403         }
3404
3405         if (M0 < 0 || M1 < 0 ||
3406             (M0 < (int)NumElts && M1 < (int)NumElts) ||
3407             (M0 >= (int)NumElts && M1 >= (int)NumElts)) {
3408           CanFold = false;
3409           break;
3410         }
3411
3412         Mask1.push_back(M0 < (int)NumElts ? M0 : M1 + NumElts);
3413         Mask2.push_back(M1 < (int)NumElts ? M1 : M0 + NumElts);
3414       }
3415
3416       if (CanFold) {
3417         // Fold this sequence only if the resulting shuffle is 'legal'.
3418         if (TLI.isShuffleMaskLegal(Mask1, VT))
3419           return DAG.getVectorShuffle(VT, SDLoc(N), N0->getOperand(0),
3420                                       N1->getOperand(0), &Mask1[0]);
3421         if (TLI.isShuffleMaskLegal(Mask2, VT))
3422           return DAG.getVectorShuffle(VT, SDLoc(N), N1->getOperand(0),
3423                                       N0->getOperand(0), &Mask2[0]);
3424       }
3425     }
3426   }
3427
3428   // fold (or x, undef) -> -1
3429   if (!LegalOperations &&
3430       (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)) {
3431     EVT EltVT = VT.isVector() ? VT.getVectorElementType() : VT;
3432     return DAG.getConstant(APInt::getAllOnesValue(EltVT.getSizeInBits()), VT);
3433   }
3434   // fold (or c1, c2) -> c1|c2
3435   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3436   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3437   if (N0C && N1C)
3438     return DAG.FoldConstantArithmetic(ISD::OR, VT, N0C, N1C);
3439   // canonicalize constant to RHS
3440   if (N0C && !N1C)
3441     return DAG.getNode(ISD::OR, SDLoc(N), VT, N1, N0);
3442   // fold (or x, 0) -> x
3443   if (N1C && N1C->isNullValue())
3444     return N0;
3445   // fold (or x, -1) -> -1
3446   if (N1C && N1C->isAllOnesValue())
3447     return N1;
3448   // fold (or x, c) -> c iff (x & ~c) == 0
3449   if (N1C && DAG.MaskedValueIsZero(N0, ~N1C->getAPIntValue()))
3450     return N1;
3451
3452   // Recognize halfword bswaps as (bswap + rotl 16) or (bswap + shl 16)
3453   SDValue BSwap = MatchBSwapHWord(N, N0, N1);
3454   if (BSwap.getNode())
3455     return BSwap;
3456   BSwap = MatchBSwapHWordLow(N, N0, N1);
3457   if (BSwap.getNode())
3458     return BSwap;
3459
3460   // reassociate or
3461   SDValue ROR = ReassociateOps(ISD::OR, SDLoc(N), N0, N1);
3462   if (ROR.getNode())
3463     return ROR;
3464   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
3465   // iff (c1 & c2) == 0.
3466   if (N1C && N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3467              isa<ConstantSDNode>(N0.getOperand(1))) {
3468     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
3469     if ((C1->getAPIntValue() & N1C->getAPIntValue()) != 0) {
3470       if (SDValue COR = DAG.FoldConstantArithmetic(ISD::OR, VT, N1C, C1))
3471         return DAG.getNode(
3472             ISD::AND, SDLoc(N), VT,
3473             DAG.getNode(ISD::OR, SDLoc(N0), VT, N0.getOperand(0), N1), COR);
3474       return SDValue();
3475     }
3476   }
3477   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
3478   SDValue LL, LR, RL, RR, CC0, CC1;
3479   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
3480     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
3481     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
3482
3483     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
3484         LL.getValueType().isInteger()) {
3485       // fold (or (setne X, 0), (setne Y, 0)) -> (setne (or X, Y), 0)
3486       // fold (or (setlt X, 0), (setlt Y, 0)) -> (setne (or X, Y), 0)
3487       if (cast<ConstantSDNode>(LR)->isNullValue() &&
3488           (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
3489         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(LR),
3490                                      LR.getValueType(), LL, RL);
3491         AddToWorklist(ORNode.getNode());
3492         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
3493       }
3494       // fold (or (setne X, -1), (setne Y, -1)) -> (setne (and X, Y), -1)
3495       // fold (or (setgt X, -1), (setgt Y  -1)) -> (setgt (and X, Y), -1)
3496       if (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
3497           (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
3498         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(LR),
3499                                       LR.getValueType(), LL, RL);
3500         AddToWorklist(ANDNode.getNode());
3501         return DAG.getSetCC(SDLoc(N), VT, ANDNode, LR, Op1);
3502       }
3503     }
3504     // canonicalize equivalent to ll == rl
3505     if (LL == RR && LR == RL) {
3506       Op1 = ISD::getSetCCSwappedOperands(Op1);
3507       std::swap(RL, RR);
3508     }
3509     if (LL == RL && LR == RR) {
3510       bool isInteger = LL.getValueType().isInteger();
3511       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
3512       if (Result != ISD::SETCC_INVALID &&
3513           (!LegalOperations ||
3514            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
3515             TLI.isOperationLegal(ISD::SETCC,
3516               getSetCCResultType(N0.getValueType())))))
3517         return DAG.getSetCC(SDLoc(N), N0.getValueType(),
3518                             LL, LR, Result);
3519     }
3520   }
3521
3522   // Simplify: (or (op x...), (op y...))  -> (op (or x, y))
3523   if (N0.getOpcode() == N1.getOpcode()) {
3524     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3525     if (Tmp.getNode()) return Tmp;
3526   }
3527
3528   // (or (and X, C1), (and Y, C2))  -> (and (or X, Y), C3) if possible.
3529   if (N0.getOpcode() == ISD::AND &&
3530       N1.getOpcode() == ISD::AND &&
3531       N0.getOperand(1).getOpcode() == ISD::Constant &&
3532       N1.getOperand(1).getOpcode() == ISD::Constant &&
3533       // Don't increase # computations.
3534       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
3535     // We can only do this xform if we know that bits from X that are set in C2
3536     // but not in C1 are already zero.  Likewise for Y.
3537     const APInt &LHSMask =
3538       cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
3539     const APInt &RHSMask =
3540       cast<ConstantSDNode>(N1.getOperand(1))->getAPIntValue();
3541
3542     if (DAG.MaskedValueIsZero(N0.getOperand(0), RHSMask&~LHSMask) &&
3543         DAG.MaskedValueIsZero(N1.getOperand(0), LHSMask&~RHSMask)) {
3544       SDValue X = DAG.getNode(ISD::OR, SDLoc(N0), VT,
3545                               N0.getOperand(0), N1.getOperand(0));
3546       return DAG.getNode(ISD::AND, SDLoc(N), VT, X,
3547                          DAG.getConstant(LHSMask | RHSMask, VT));
3548     }
3549   }
3550
3551   // (or (and X, M), (and X, N)) -> (and X, (or M, N))
3552   if (N0.getOpcode() == ISD::AND &&
3553       N1.getOpcode() == ISD::AND &&
3554       N0.getOperand(0) == N1.getOperand(0) &&
3555       // Don't increase # computations.
3556       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
3557     SDValue X = DAG.getNode(ISD::OR, SDLoc(N0), VT,
3558                             N0.getOperand(1), N1.getOperand(1));
3559     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0.getOperand(0), X);
3560   }
3561
3562   // See if this is some rotate idiom.
3563   if (SDNode *Rot = MatchRotate(N0, N1, SDLoc(N)))
3564     return SDValue(Rot, 0);
3565
3566   // Simplify the operands using demanded-bits information.
3567   if (!VT.isVector() &&
3568       SimplifyDemandedBits(SDValue(N, 0)))
3569     return SDValue(N, 0);
3570
3571   return SDValue();
3572 }
3573
3574 /// Match "(X shl/srl V1) & V2" where V2 may not be present.
3575 static bool MatchRotateHalf(SDValue Op, SDValue &Shift, SDValue &Mask) {
3576   if (Op.getOpcode() == ISD::AND) {
3577     if (isa<ConstantSDNode>(Op.getOperand(1))) {
3578       Mask = Op.getOperand(1);
3579       Op = Op.getOperand(0);
3580     } else {
3581       return false;
3582     }
3583   }
3584
3585   if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SHL) {
3586     Shift = Op;
3587     return true;
3588   }
3589
3590   return false;
3591 }
3592
3593 // Return true if we can prove that, whenever Neg and Pos are both in the
3594 // range [0, OpSize), Neg == (Pos == 0 ? 0 : OpSize - Pos).  This means that
3595 // for two opposing shifts shift1 and shift2 and a value X with OpBits bits:
3596 //
3597 //     (or (shift1 X, Neg), (shift2 X, Pos))
3598 //
3599 // reduces to a rotate in direction shift2 by Pos or (equivalently) a rotate
3600 // in direction shift1 by Neg.  The range [0, OpSize) means that we only need
3601 // to consider shift amounts with defined behavior.
3602 static bool matchRotateSub(SDValue Pos, SDValue Neg, unsigned OpSize) {
3603   // If OpSize is a power of 2 then:
3604   //
3605   //  (a) (Pos == 0 ? 0 : OpSize - Pos) == (OpSize - Pos) & (OpSize - 1)
3606   //  (b) Neg == Neg & (OpSize - 1) whenever Neg is in [0, OpSize).
3607   //
3608   // So if OpSize is a power of 2 and Neg is (and Neg', OpSize-1), we check
3609   // for the stronger condition:
3610   //
3611   //     Neg & (OpSize - 1) == (OpSize - Pos) & (OpSize - 1)    [A]
3612   //
3613   // for all Neg and Pos.  Since Neg & (OpSize - 1) == Neg' & (OpSize - 1)
3614   // we can just replace Neg with Neg' for the rest of the function.
3615   //
3616   // In other cases we check for the even stronger condition:
3617   //
3618   //     Neg == OpSize - Pos                                    [B]
3619   //
3620   // for all Neg and Pos.  Note that the (or ...) then invokes undefined
3621   // behavior if Pos == 0 (and consequently Neg == OpSize).
3622   //
3623   // We could actually use [A] whenever OpSize is a power of 2, but the
3624   // only extra cases that it would match are those uninteresting ones
3625   // where Neg and Pos are never in range at the same time.  E.g. for
3626   // OpSize == 32, using [A] would allow a Neg of the form (sub 64, Pos)
3627   // as well as (sub 32, Pos), but:
3628   //
3629   //     (or (shift1 X, (sub 64, Pos)), (shift2 X, Pos))
3630   //
3631   // always invokes undefined behavior for 32-bit X.
3632   //
3633   // Below, Mask == OpSize - 1 when using [A] and is all-ones otherwise.
3634   unsigned MaskLoBits = 0;
3635   if (Neg.getOpcode() == ISD::AND &&
3636       isPowerOf2_64(OpSize) &&
3637       Neg.getOperand(1).getOpcode() == ISD::Constant &&
3638       cast<ConstantSDNode>(Neg.getOperand(1))->getAPIntValue() == OpSize - 1) {
3639     Neg = Neg.getOperand(0);
3640     MaskLoBits = Log2_64(OpSize);
3641   }
3642
3643   // Check whether Neg has the form (sub NegC, NegOp1) for some NegC and NegOp1.
3644   if (Neg.getOpcode() != ISD::SUB)
3645     return 0;
3646   ConstantSDNode *NegC = dyn_cast<ConstantSDNode>(Neg.getOperand(0));
3647   if (!NegC)
3648     return 0;
3649   SDValue NegOp1 = Neg.getOperand(1);
3650
3651   // On the RHS of [A], if Pos is Pos' & (OpSize - 1), just replace Pos with
3652   // Pos'.  The truncation is redundant for the purpose of the equality.
3653   if (MaskLoBits &&
3654       Pos.getOpcode() == ISD::AND &&
3655       Pos.getOperand(1).getOpcode() == ISD::Constant &&
3656       cast<ConstantSDNode>(Pos.getOperand(1))->getAPIntValue() == OpSize - 1)
3657     Pos = Pos.getOperand(0);
3658
3659   // The condition we need is now:
3660   //
3661   //     (NegC - NegOp1) & Mask == (OpSize - Pos) & Mask
3662   //
3663   // If NegOp1 == Pos then we need:
3664   //
3665   //              OpSize & Mask == NegC & Mask
3666   //
3667   // (because "x & Mask" is a truncation and distributes through subtraction).
3668   APInt Width;
3669   if (Pos == NegOp1)
3670     Width = NegC->getAPIntValue();
3671   // Check for cases where Pos has the form (add NegOp1, PosC) for some PosC.
3672   // Then the condition we want to prove becomes:
3673   //
3674   //     (NegC - NegOp1) & Mask == (OpSize - (NegOp1 + PosC)) & Mask
3675   //
3676   // which, again because "x & Mask" is a truncation, becomes:
3677   //
3678   //                NegC & Mask == (OpSize - PosC) & Mask
3679   //              OpSize & Mask == (NegC + PosC) & Mask
3680   else if (Pos.getOpcode() == ISD::ADD &&
3681            Pos.getOperand(0) == NegOp1 &&
3682            Pos.getOperand(1).getOpcode() == ISD::Constant)
3683     Width = (cast<ConstantSDNode>(Pos.getOperand(1))->getAPIntValue() +
3684              NegC->getAPIntValue());
3685   else
3686     return false;
3687
3688   // Now we just need to check that OpSize & Mask == Width & Mask.
3689   if (MaskLoBits)
3690     // Opsize & Mask is 0 since Mask is Opsize - 1.
3691     return Width.getLoBits(MaskLoBits) == 0;
3692   return Width == OpSize;
3693 }
3694
3695 // A subroutine of MatchRotate used once we have found an OR of two opposite
3696 // shifts of Shifted.  If Neg == <operand size> - Pos then the OR reduces
3697 // to both (PosOpcode Shifted, Pos) and (NegOpcode Shifted, Neg), with the
3698 // former being preferred if supported.  InnerPos and InnerNeg are Pos and
3699 // Neg with outer conversions stripped away.
3700 SDNode *DAGCombiner::MatchRotatePosNeg(SDValue Shifted, SDValue Pos,
3701                                        SDValue Neg, SDValue InnerPos,
3702                                        SDValue InnerNeg, unsigned PosOpcode,
3703                                        unsigned NegOpcode, SDLoc DL) {
3704   // fold (or (shl x, (*ext y)),
3705   //          (srl x, (*ext (sub 32, y)))) ->
3706   //   (rotl x, y) or (rotr x, (sub 32, y))
3707   //
3708   // fold (or (shl x, (*ext (sub 32, y))),
3709   //          (srl x, (*ext y))) ->
3710   //   (rotr x, y) or (rotl x, (sub 32, y))
3711   EVT VT = Shifted.getValueType();
3712   if (matchRotateSub(InnerPos, InnerNeg, VT.getSizeInBits())) {
3713     bool HasPos = TLI.isOperationLegalOrCustom(PosOpcode, VT);
3714     return DAG.getNode(HasPos ? PosOpcode : NegOpcode, DL, VT, Shifted,
3715                        HasPos ? Pos : Neg).getNode();
3716   }
3717
3718   return nullptr;
3719 }
3720
3721 // MatchRotate - Handle an 'or' of two operands.  If this is one of the many
3722 // idioms for rotate, and if the target supports rotation instructions, generate
3723 // a rot[lr].
3724 SDNode *DAGCombiner::MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL) {
3725   // Must be a legal type.  Expanded 'n promoted things won't work with rotates.
3726   EVT VT = LHS.getValueType();
3727   if (!TLI.isTypeLegal(VT)) return nullptr;
3728
3729   // The target must have at least one rotate flavor.
3730   bool HasROTL = TLI.isOperationLegalOrCustom(ISD::ROTL, VT);
3731   bool HasROTR = TLI.isOperationLegalOrCustom(ISD::ROTR, VT);
3732   if (!HasROTL && !HasROTR) return nullptr;
3733
3734   // Match "(X shl/srl V1) & V2" where V2 may not be present.
3735   SDValue LHSShift;   // The shift.
3736   SDValue LHSMask;    // AND value if any.
3737   if (!MatchRotateHalf(LHS, LHSShift, LHSMask))
3738     return nullptr; // Not part of a rotate.
3739
3740   SDValue RHSShift;   // The shift.
3741   SDValue RHSMask;    // AND value if any.
3742   if (!MatchRotateHalf(RHS, RHSShift, RHSMask))
3743     return nullptr; // Not part of a rotate.
3744
3745   if (LHSShift.getOperand(0) != RHSShift.getOperand(0))
3746     return nullptr;   // Not shifting the same value.
3747
3748   if (LHSShift.getOpcode() == RHSShift.getOpcode())
3749     return nullptr;   // Shifts must disagree.
3750
3751   // Canonicalize shl to left side in a shl/srl pair.
3752   if (RHSShift.getOpcode() == ISD::SHL) {
3753     std::swap(LHS, RHS);
3754     std::swap(LHSShift, RHSShift);
3755     std::swap(LHSMask , RHSMask );
3756   }
3757
3758   unsigned OpSizeInBits = VT.getSizeInBits();
3759   SDValue LHSShiftArg = LHSShift.getOperand(0);
3760   SDValue LHSShiftAmt = LHSShift.getOperand(1);
3761   SDValue RHSShiftArg = RHSShift.getOperand(0);
3762   SDValue RHSShiftAmt = RHSShift.getOperand(1);
3763
3764   // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
3765   // fold (or (shl x, C1), (srl x, C2)) -> (rotr x, C2)
3766   if (LHSShiftAmt.getOpcode() == ISD::Constant &&
3767       RHSShiftAmt.getOpcode() == ISD::Constant) {
3768     uint64_t LShVal = cast<ConstantSDNode>(LHSShiftAmt)->getZExtValue();
3769     uint64_t RShVal = cast<ConstantSDNode>(RHSShiftAmt)->getZExtValue();
3770     if ((LShVal + RShVal) != OpSizeInBits)
3771       return nullptr;
3772
3773     SDValue Rot = DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT,
3774                               LHSShiftArg, HasROTL ? LHSShiftAmt : RHSShiftAmt);
3775
3776     // If there is an AND of either shifted operand, apply it to the result.
3777     if (LHSMask.getNode() || RHSMask.getNode()) {
3778       APInt Mask = APInt::getAllOnesValue(OpSizeInBits);
3779
3780       if (LHSMask.getNode()) {
3781         APInt RHSBits = APInt::getLowBitsSet(OpSizeInBits, LShVal);
3782         Mask &= cast<ConstantSDNode>(LHSMask)->getAPIntValue() | RHSBits;
3783       }
3784       if (RHSMask.getNode()) {
3785         APInt LHSBits = APInt::getHighBitsSet(OpSizeInBits, RShVal);
3786         Mask &= cast<ConstantSDNode>(RHSMask)->getAPIntValue() | LHSBits;
3787       }
3788
3789       Rot = DAG.getNode(ISD::AND, DL, VT, Rot, DAG.getConstant(Mask, VT));
3790     }
3791
3792     return Rot.getNode();
3793   }
3794
3795   // If there is a mask here, and we have a variable shift, we can't be sure
3796   // that we're masking out the right stuff.
3797   if (LHSMask.getNode() || RHSMask.getNode())
3798     return nullptr;
3799
3800   // If the shift amount is sign/zext/any-extended just peel it off.
3801   SDValue LExtOp0 = LHSShiftAmt;
3802   SDValue RExtOp0 = RHSShiftAmt;
3803   if ((LHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3804        LHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3805        LHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3806        LHSShiftAmt.getOpcode() == ISD::TRUNCATE) &&
3807       (RHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3808        RHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3809        RHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3810        RHSShiftAmt.getOpcode() == ISD::TRUNCATE)) {
3811     LExtOp0 = LHSShiftAmt.getOperand(0);
3812     RExtOp0 = RHSShiftAmt.getOperand(0);
3813   }
3814
3815   SDNode *TryL = MatchRotatePosNeg(LHSShiftArg, LHSShiftAmt, RHSShiftAmt,
3816                                    LExtOp0, RExtOp0, ISD::ROTL, ISD::ROTR, DL);
3817   if (TryL)
3818     return TryL;
3819
3820   SDNode *TryR = MatchRotatePosNeg(RHSShiftArg, RHSShiftAmt, LHSShiftAmt,
3821                                    RExtOp0, LExtOp0, ISD::ROTR, ISD::ROTL, DL);
3822   if (TryR)
3823     return TryR;
3824
3825   return nullptr;
3826 }
3827
3828 SDValue DAGCombiner::visitXOR(SDNode *N) {
3829   SDValue N0 = N->getOperand(0);
3830   SDValue N1 = N->getOperand(1);
3831   EVT VT = N0.getValueType();
3832
3833   // fold vector ops
3834   if (VT.isVector()) {
3835     SDValue FoldedVOp = SimplifyVBinOp(N);
3836     if (FoldedVOp.getNode()) return FoldedVOp;
3837
3838     // fold (xor x, 0) -> x, vector edition
3839     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3840       return N1;
3841     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3842       return N0;
3843   }
3844
3845   // fold (xor undef, undef) -> 0. This is a common idiom (misuse).
3846   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
3847     return DAG.getConstant(0, VT);
3848   // fold (xor x, undef) -> undef
3849   if (N0.getOpcode() == ISD::UNDEF)
3850     return N0;
3851   if (N1.getOpcode() == ISD::UNDEF)
3852     return N1;
3853   // fold (xor c1, c2) -> c1^c2
3854   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3855   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3856   if (N0C && N1C)
3857     return DAG.FoldConstantArithmetic(ISD::XOR, VT, N0C, N1C);
3858   // canonicalize constant to RHS
3859   if (N0C && !N1C)
3860     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
3861   // fold (xor x, 0) -> x
3862   if (N1C && N1C->isNullValue())
3863     return N0;
3864   // reassociate xor
3865   SDValue RXOR = ReassociateOps(ISD::XOR, SDLoc(N), N0, N1);
3866   if (RXOR.getNode())
3867     return RXOR;
3868
3869   // fold !(x cc y) -> (x !cc y)
3870   SDValue LHS, RHS, CC;
3871   if (TLI.isConstTrueVal(N1.getNode()) && isSetCCEquivalent(N0, LHS, RHS, CC)) {
3872     bool isInt = LHS.getValueType().isInteger();
3873     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
3874                                                isInt);
3875
3876     if (!LegalOperations ||
3877         TLI.isCondCodeLegal(NotCC, LHS.getSimpleValueType())) {
3878       switch (N0.getOpcode()) {
3879       default:
3880         llvm_unreachable("Unhandled SetCC Equivalent!");
3881       case ISD::SETCC:
3882         return DAG.getSetCC(SDLoc(N), VT, LHS, RHS, NotCC);
3883       case ISD::SELECT_CC:
3884         return DAG.getSelectCC(SDLoc(N), LHS, RHS, N0.getOperand(2),
3885                                N0.getOperand(3), NotCC);
3886       }
3887     }
3888   }
3889
3890   // fold (not (zext (setcc x, y))) -> (zext (not (setcc x, y)))
3891   if (N1C && N1C->getAPIntValue() == 1 && N0.getOpcode() == ISD::ZERO_EXTEND &&
3892       N0.getNode()->hasOneUse() &&
3893       isSetCCEquivalent(N0.getOperand(0), LHS, RHS, CC)){
3894     SDValue V = N0.getOperand(0);
3895     V = DAG.getNode(ISD::XOR, SDLoc(N0), V.getValueType(), V,
3896                     DAG.getConstant(1, V.getValueType()));
3897     AddToWorklist(V.getNode());
3898     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, V);
3899   }
3900
3901   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are setcc
3902   if (N1C && N1C->getAPIntValue() == 1 && VT == MVT::i1 &&
3903       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3904     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3905     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
3906       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3907       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
3908       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
3909       AddToWorklist(LHS.getNode()); AddToWorklist(RHS.getNode());
3910       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
3911     }
3912   }
3913   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are constants
3914   if (N1C && N1C->isAllOnesValue() &&
3915       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3916     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3917     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
3918       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3919       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
3920       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
3921       AddToWorklist(LHS.getNode()); AddToWorklist(RHS.getNode());
3922       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
3923     }
3924   }
3925   // fold (xor (and x, y), y) -> (and (not x), y)
3926   if (N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3927       N0->getOperand(1) == N1) {
3928     SDValue X = N0->getOperand(0);
3929     SDValue NotX = DAG.getNOT(SDLoc(X), X, VT);
3930     AddToWorklist(NotX.getNode());
3931     return DAG.getNode(ISD::AND, SDLoc(N), VT, NotX, N1);
3932   }
3933   // fold (xor (xor x, c1), c2) -> (xor x, (xor c1, c2))
3934   if (N1C && N0.getOpcode() == ISD::XOR) {
3935     ConstantSDNode *N00C = dyn_cast<ConstantSDNode>(N0.getOperand(0));
3936     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3937     if (N00C)
3938       return DAG.getNode(ISD::XOR, SDLoc(N), VT, N0.getOperand(1),
3939                          DAG.getConstant(N1C->getAPIntValue() ^
3940                                          N00C->getAPIntValue(), VT));
3941     if (N01C)
3942       return DAG.getNode(ISD::XOR, SDLoc(N), VT, N0.getOperand(0),
3943                          DAG.getConstant(N1C->getAPIntValue() ^
3944                                          N01C->getAPIntValue(), VT));
3945   }
3946   // fold (xor x, x) -> 0
3947   if (N0 == N1)
3948     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
3949
3950   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
3951   if (N0.getOpcode() == N1.getOpcode()) {
3952     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3953     if (Tmp.getNode()) return Tmp;
3954   }
3955
3956   // Simplify the expression using non-local knowledge.
3957   if (!VT.isVector() &&
3958       SimplifyDemandedBits(SDValue(N, 0)))
3959     return SDValue(N, 0);
3960
3961   return SDValue();
3962 }
3963
3964 /// Handle transforms common to the three shifts, when the shift amount is a
3965 /// constant.
3966 SDValue DAGCombiner::visitShiftByConstant(SDNode *N, ConstantSDNode *Amt) {
3967   // We can't and shouldn't fold opaque constants.
3968   if (Amt->isOpaque())
3969     return SDValue();
3970
3971   SDNode *LHS = N->getOperand(0).getNode();
3972   if (!LHS->hasOneUse()) return SDValue();
3973
3974   // We want to pull some binops through shifts, so that we have (and (shift))
3975   // instead of (shift (and)), likewise for add, or, xor, etc.  This sort of
3976   // thing happens with address calculations, so it's important to canonicalize
3977   // it.
3978   bool HighBitSet = false;  // Can we transform this if the high bit is set?
3979
3980   switch (LHS->getOpcode()) {
3981   default: return SDValue();
3982   case ISD::OR:
3983   case ISD::XOR:
3984     HighBitSet = false; // We can only transform sra if the high bit is clear.
3985     break;
3986   case ISD::AND:
3987     HighBitSet = true;  // We can only transform sra if the high bit is set.
3988     break;
3989   case ISD::ADD:
3990     if (N->getOpcode() != ISD::SHL)
3991       return SDValue(); // only shl(add) not sr[al](add).
3992     HighBitSet = false; // We can only transform sra if the high bit is clear.
3993     break;
3994   }
3995
3996   // We require the RHS of the binop to be a constant and not opaque as well.
3997   ConstantSDNode *BinOpCst = dyn_cast<ConstantSDNode>(LHS->getOperand(1));
3998   if (!BinOpCst || BinOpCst->isOpaque()) return SDValue();
3999
4000   // FIXME: disable this unless the input to the binop is a shift by a constant.
4001   // If it is not a shift, it pessimizes some common cases like:
4002   //
4003   //    void foo(int *X, int i) { X[i & 1235] = 1; }
4004   //    int bar(int *X, int i) { return X[i & 255]; }
4005   SDNode *BinOpLHSVal = LHS->getOperand(0).getNode();
4006   if ((BinOpLHSVal->getOpcode() != ISD::SHL &&
4007        BinOpLHSVal->getOpcode() != ISD::SRA &&
4008        BinOpLHSVal->getOpcode() != ISD::SRL) ||
4009       !isa<ConstantSDNode>(BinOpLHSVal->getOperand(1)))
4010     return SDValue();
4011
4012   EVT VT = N->getValueType(0);
4013
4014   // If this is a signed shift right, and the high bit is modified by the
4015   // logical operation, do not perform the transformation. The highBitSet
4016   // boolean indicates the value of the high bit of the constant which would
4017   // cause it to be modified for this operation.
4018   if (N->getOpcode() == ISD::SRA) {
4019     bool BinOpRHSSignSet = BinOpCst->getAPIntValue().isNegative();
4020     if (BinOpRHSSignSet != HighBitSet)
4021       return SDValue();
4022   }
4023
4024   if (!TLI.isDesirableToCommuteWithShift(LHS))
4025     return SDValue();
4026
4027   // Fold the constants, shifting the binop RHS by the shift amount.
4028   SDValue NewRHS = DAG.getNode(N->getOpcode(), SDLoc(LHS->getOperand(1)),
4029                                N->getValueType(0),
4030                                LHS->getOperand(1), N->getOperand(1));
4031   assert(isa<ConstantSDNode>(NewRHS) && "Folding was not successful!");
4032
4033   // Create the new shift.
4034   SDValue NewShift = DAG.getNode(N->getOpcode(),
4035                                  SDLoc(LHS->getOperand(0)),
4036                                  VT, LHS->getOperand(0), N->getOperand(1));
4037
4038   // Create the new binop.
4039   return DAG.getNode(LHS->getOpcode(), SDLoc(N), VT, NewShift, NewRHS);
4040 }
4041
4042 SDValue DAGCombiner::distributeTruncateThroughAnd(SDNode *N) {
4043   assert(N->getOpcode() == ISD::TRUNCATE);
4044   assert(N->getOperand(0).getOpcode() == ISD::AND);
4045
4046   // (truncate:TruncVT (and N00, N01C)) -> (and (truncate:TruncVT N00), TruncC)
4047   if (N->hasOneUse() && N->getOperand(0).hasOneUse()) {
4048     SDValue N01 = N->getOperand(0).getOperand(1);
4049
4050     if (ConstantSDNode *N01C = isConstOrConstSplat(N01)) {
4051       EVT TruncVT = N->getValueType(0);
4052       SDValue N00 = N->getOperand(0).getOperand(0);
4053       APInt TruncC = N01C->getAPIntValue();
4054       TruncC = TruncC.trunc(TruncVT.getScalarSizeInBits());
4055
4056       return DAG.getNode(ISD::AND, SDLoc(N), TruncVT,
4057                          DAG.getNode(ISD::TRUNCATE, SDLoc(N), TruncVT, N00),
4058                          DAG.getConstant(TruncC, TruncVT));
4059     }
4060   }
4061
4062   return SDValue();
4063 }
4064
4065 SDValue DAGCombiner::visitRotate(SDNode *N) {
4066   // fold (rot* x, (trunc (and y, c))) -> (rot* x, (and (trunc y), (trunc c))).
4067   if (N->getOperand(1).getOpcode() == ISD::TRUNCATE &&
4068       N->getOperand(1).getOperand(0).getOpcode() == ISD::AND) {
4069     SDValue NewOp1 = distributeTruncateThroughAnd(N->getOperand(1).getNode());
4070     if (NewOp1.getNode())
4071       return DAG.getNode(N->getOpcode(), SDLoc(N), N->getValueType(0),
4072                          N->getOperand(0), NewOp1);
4073   }
4074   return SDValue();
4075 }
4076
4077 SDValue DAGCombiner::visitSHL(SDNode *N) {
4078   SDValue N0 = N->getOperand(0);
4079   SDValue N1 = N->getOperand(1);
4080   EVT VT = N0.getValueType();
4081   unsigned OpSizeInBits = VT.getScalarSizeInBits();
4082
4083   // fold vector ops
4084   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4085   if (VT.isVector()) {
4086     SDValue FoldedVOp = SimplifyVBinOp(N);
4087     if (FoldedVOp.getNode()) return FoldedVOp;
4088
4089     BuildVectorSDNode *N1CV = dyn_cast<BuildVectorSDNode>(N1);
4090     // If setcc produces all-one true value then:
4091     // (shl (and (setcc) N01CV) N1CV) -> (and (setcc) N01CV<<N1CV)
4092     if (N1CV && N1CV->isConstant()) {
4093       if (N0.getOpcode() == ISD::AND) {
4094         SDValue N00 = N0->getOperand(0);
4095         SDValue N01 = N0->getOperand(1);
4096         BuildVectorSDNode *N01CV = dyn_cast<BuildVectorSDNode>(N01);
4097
4098         if (N01CV && N01CV->isConstant() && N00.getOpcode() == ISD::SETCC &&
4099             TLI.getBooleanContents(N00.getOperand(0).getValueType()) ==
4100                 TargetLowering::ZeroOrNegativeOneBooleanContent) {
4101           if (SDValue C = DAG.FoldConstantArithmetic(ISD::SHL, VT, N01CV, N1CV))
4102             return DAG.getNode(ISD::AND, SDLoc(N), VT, N00, C);
4103         }
4104       } else {
4105         N1C = isConstOrConstSplat(N1);
4106       }
4107     }
4108   }
4109
4110   // fold (shl c1, c2) -> c1<<c2
4111   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4112   if (N0C && N1C)
4113     return DAG.FoldConstantArithmetic(ISD::SHL, VT, N0C, N1C);
4114   // fold (shl 0, x) -> 0
4115   if (N0C && N0C->isNullValue())
4116     return N0;
4117   // fold (shl x, c >= size(x)) -> undef
4118   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4119     return DAG.getUNDEF(VT);
4120   // fold (shl x, 0) -> x
4121   if (N1C && N1C->isNullValue())
4122     return N0;
4123   // fold (shl undef, x) -> 0
4124   if (N0.getOpcode() == ISD::UNDEF)
4125     return DAG.getConstant(0, VT);
4126   // if (shl x, c) is known to be zero, return 0
4127   if (DAG.MaskedValueIsZero(SDValue(N, 0),
4128                             APInt::getAllOnesValue(OpSizeInBits)))
4129     return DAG.getConstant(0, VT);
4130   // fold (shl x, (trunc (and y, c))) -> (shl x, (and (trunc y), (trunc c))).
4131   if (N1.getOpcode() == ISD::TRUNCATE &&
4132       N1.getOperand(0).getOpcode() == ISD::AND) {
4133     SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode());
4134     if (NewOp1.getNode())
4135       return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0, NewOp1);
4136   }
4137
4138   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4139     return SDValue(N, 0);
4140
4141   // fold (shl (shl x, c1), c2) -> 0 or (shl x, (add c1, c2))
4142   if (N1C && N0.getOpcode() == ISD::SHL) {
4143     if (ConstantSDNode *N0C1 = isConstOrConstSplat(N0.getOperand(1))) {
4144       uint64_t c1 = N0C1->getZExtValue();
4145       uint64_t c2 = N1C->getZExtValue();
4146       if (c1 + c2 >= OpSizeInBits)
4147         return DAG.getConstant(0, VT);
4148       return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0.getOperand(0),
4149                          DAG.getConstant(c1 + c2, N1.getValueType()));
4150     }
4151   }
4152
4153   // fold (shl (ext (shl x, c1)), c2) -> (ext (shl x, (add c1, c2)))
4154   // For this to be valid, the second form must not preserve any of the bits
4155   // that are shifted out by the inner shift in the first form.  This means
4156   // the outer shift size must be >= the number of bits added by the ext.
4157   // As a corollary, we don't care what kind of ext it is.
4158   if (N1C && (N0.getOpcode() == ISD::ZERO_EXTEND ||
4159               N0.getOpcode() == ISD::ANY_EXTEND ||
4160               N0.getOpcode() == ISD::SIGN_EXTEND) &&
4161       N0.getOperand(0).getOpcode() == ISD::SHL) {
4162     SDValue N0Op0 = N0.getOperand(0);
4163     if (ConstantSDNode *N0Op0C1 = isConstOrConstSplat(N0Op0.getOperand(1))) {
4164       uint64_t c1 = N0Op0C1->getZExtValue();
4165       uint64_t c2 = N1C->getZExtValue();
4166       EVT InnerShiftVT = N0Op0.getValueType();
4167       uint64_t InnerShiftSize = InnerShiftVT.getScalarSizeInBits();
4168       if (c2 >= OpSizeInBits - InnerShiftSize) {
4169         if (c1 + c2 >= OpSizeInBits)
4170           return DAG.getConstant(0, VT);
4171         return DAG.getNode(ISD::SHL, SDLoc(N0), VT,
4172                            DAG.getNode(N0.getOpcode(), SDLoc(N0), VT,
4173                                        N0Op0->getOperand(0)),
4174                            DAG.getConstant(c1 + c2, N1.getValueType()));
4175       }
4176     }
4177   }
4178
4179   // fold (shl (zext (srl x, C)), C) -> (zext (shl (srl x, C), C))
4180   // Only fold this if the inner zext has no other uses to avoid increasing
4181   // the total number of instructions.
4182   if (N1C && N0.getOpcode() == ISD::ZERO_EXTEND && N0.hasOneUse() &&
4183       N0.getOperand(0).getOpcode() == ISD::SRL) {
4184     SDValue N0Op0 = N0.getOperand(0);
4185     if (ConstantSDNode *N0Op0C1 = isConstOrConstSplat(N0Op0.getOperand(1))) {
4186       uint64_t c1 = N0Op0C1->getZExtValue();
4187       if (c1 < VT.getScalarSizeInBits()) {
4188         uint64_t c2 = N1C->getZExtValue();
4189         if (c1 == c2) {
4190           SDValue NewOp0 = N0.getOperand(0);
4191           EVT CountVT = NewOp0.getOperand(1).getValueType();
4192           SDValue NewSHL = DAG.getNode(ISD::SHL, SDLoc(N), NewOp0.getValueType(),
4193                                        NewOp0, DAG.getConstant(c2, CountVT));
4194           AddToWorklist(NewSHL.getNode());
4195           return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N0), VT, NewSHL);
4196         }
4197       }
4198     }
4199   }
4200
4201   // fold (shl (srl x, c1), c2) -> (and (shl x, (sub c2, c1), MASK) or
4202   //                               (and (srl x, (sub c1, c2), MASK)
4203   // Only fold this if the inner shift has no other uses -- if it does, folding
4204   // this will increase the total number of instructions.
4205   if (N1C && N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
4206     if (ConstantSDNode *N0C1 = isConstOrConstSplat(N0.getOperand(1))) {
4207       uint64_t c1 = N0C1->getZExtValue();
4208       if (c1 < OpSizeInBits) {
4209         uint64_t c2 = N1C->getZExtValue();
4210         APInt Mask = APInt::getHighBitsSet(OpSizeInBits, OpSizeInBits - c1);
4211         SDValue Shift;
4212         if (c2 > c1) {
4213           Mask = Mask.shl(c2 - c1);
4214           Shift = DAG.getNode(ISD::SHL, SDLoc(N), VT, N0.getOperand(0),
4215                               DAG.getConstant(c2 - c1, N1.getValueType()));
4216         } else {
4217           Mask = Mask.lshr(c1 - c2);
4218           Shift = DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0),
4219                               DAG.getConstant(c1 - c2, N1.getValueType()));
4220         }
4221         return DAG.getNode(ISD::AND, SDLoc(N0), VT, Shift,
4222                            DAG.getConstant(Mask, VT));
4223       }
4224     }
4225   }
4226   // fold (shl (sra x, c1), c1) -> (and x, (shl -1, c1))
4227   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1)) {
4228     unsigned BitSize = VT.getScalarSizeInBits();
4229     SDValue HiBitsMask =
4230       DAG.getConstant(APInt::getHighBitsSet(BitSize,
4231                                             BitSize - N1C->getZExtValue()), VT);
4232     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0.getOperand(0),
4233                        HiBitsMask);
4234   }
4235
4236   // fold (shl (add x, c1), c2) -> (add (shl x, c2), c1 << c2)
4237   // Variant of version done on multiply, except mul by a power of 2 is turned
4238   // into a shift.
4239   APInt Val;
4240   if (N1C && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
4241       (isa<ConstantSDNode>(N0.getOperand(1)) ||
4242        isConstantSplatVector(N0.getOperand(1).getNode(), Val))) {
4243     SDValue Shl0 = DAG.getNode(ISD::SHL, SDLoc(N0), VT, N0.getOperand(0), N1);
4244     SDValue Shl1 = DAG.getNode(ISD::SHL, SDLoc(N1), VT, N0.getOperand(1), N1);
4245     return DAG.getNode(ISD::ADD, SDLoc(N), VT, Shl0, Shl1);
4246   }
4247
4248   if (N1C) {
4249     SDValue NewSHL = visitShiftByConstant(N, N1C);
4250     if (NewSHL.getNode())
4251       return NewSHL;
4252   }
4253
4254   return SDValue();
4255 }
4256
4257 SDValue DAGCombiner::visitSRA(SDNode *N) {
4258   SDValue N0 = N->getOperand(0);
4259   SDValue N1 = N->getOperand(1);
4260   EVT VT = N0.getValueType();
4261   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
4262
4263   // fold vector ops
4264   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4265   if (VT.isVector()) {
4266     SDValue FoldedVOp = SimplifyVBinOp(N);
4267     if (FoldedVOp.getNode()) return FoldedVOp;
4268
4269     N1C = isConstOrConstSplat(N1);
4270   }
4271
4272   // fold (sra c1, c2) -> (sra c1, c2)
4273   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4274   if (N0C && N1C)
4275     return DAG.FoldConstantArithmetic(ISD::SRA, VT, N0C, N1C);
4276   // fold (sra 0, x) -> 0
4277   if (N0C && N0C->isNullValue())
4278     return N0;
4279   // fold (sra -1, x) -> -1
4280   if (N0C && N0C->isAllOnesValue())
4281     return N0;
4282   // fold (sra x, (setge c, size(x))) -> undef
4283   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4284     return DAG.getUNDEF(VT);
4285   // fold (sra x, 0) -> x
4286   if (N1C && N1C->isNullValue())
4287     return N0;
4288   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
4289   // sext_inreg.
4290   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
4291     unsigned LowBits = OpSizeInBits - (unsigned)N1C->getZExtValue();
4292     EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), LowBits);
4293     if (VT.isVector())
4294       ExtVT = EVT::getVectorVT(*DAG.getContext(),
4295                                ExtVT, VT.getVectorNumElements());
4296     if ((!LegalOperations ||
4297          TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, ExtVT)))
4298       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
4299                          N0.getOperand(0), DAG.getValueType(ExtVT));
4300   }
4301
4302   // fold (sra (sra x, c1), c2) -> (sra x, (add c1, c2))
4303   if (N1C && N0.getOpcode() == ISD::SRA) {
4304     if (ConstantSDNode *C1 = isConstOrConstSplat(N0.getOperand(1))) {
4305       unsigned Sum = N1C->getZExtValue() + C1->getZExtValue();
4306       if (Sum >= OpSizeInBits)
4307         Sum = OpSizeInBits - 1;
4308       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0.getOperand(0),
4309                          DAG.getConstant(Sum, N1.getValueType()));
4310     }
4311   }
4312
4313   // fold (sra (shl X, m), (sub result_size, n))
4314   // -> (sign_extend (trunc (shl X, (sub (sub result_size, n), m)))) for
4315   // result_size - n != m.
4316   // If truncate is free for the target sext(shl) is likely to result in better
4317   // code.
4318   if (N0.getOpcode() == ISD::SHL && N1C) {
4319     // Get the two constanst of the shifts, CN0 = m, CN = n.
4320     const ConstantSDNode *N01C = isConstOrConstSplat(N0.getOperand(1));
4321     if (N01C) {
4322       LLVMContext &Ctx = *DAG.getContext();
4323       // Determine what the truncate's result bitsize and type would be.
4324       EVT TruncVT = EVT::getIntegerVT(Ctx, OpSizeInBits - N1C->getZExtValue());
4325
4326       if (VT.isVector())
4327         TruncVT = EVT::getVectorVT(Ctx, TruncVT, VT.getVectorNumElements());
4328
4329       // Determine the residual right-shift amount.
4330       signed ShiftAmt = N1C->getZExtValue() - N01C->getZExtValue();
4331
4332       // If the shift is not a no-op (in which case this should be just a sign
4333       // extend already), the truncated to type is legal, sign_extend is legal
4334       // on that type, and the truncate to that type is both legal and free,
4335       // perform the transform.
4336       if ((ShiftAmt > 0) &&
4337           TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND, TruncVT) &&
4338           TLI.isOperationLegalOrCustom(ISD::TRUNCATE, VT) &&
4339           TLI.isTruncateFree(VT, TruncVT)) {
4340
4341           SDValue Amt = DAG.getConstant(ShiftAmt,
4342               getShiftAmountTy(N0.getOperand(0).getValueType()));
4343           SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0), VT,
4344                                       N0.getOperand(0), Amt);
4345           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), TruncVT,
4346                                       Shift);
4347           return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N),
4348                              N->getValueType(0), Trunc);
4349       }
4350     }
4351   }
4352
4353   // fold (sra x, (trunc (and y, c))) -> (sra x, (and (trunc y), (trunc c))).
4354   if (N1.getOpcode() == ISD::TRUNCATE &&
4355       N1.getOperand(0).getOpcode() == ISD::AND) {
4356     SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode());
4357     if (NewOp1.getNode())
4358       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0, NewOp1);
4359   }
4360
4361   // fold (sra (trunc (srl x, c1)), c2) -> (trunc (sra x, c1 + c2))
4362   //      if c1 is equal to the number of bits the trunc removes
4363   if (N0.getOpcode() == ISD::TRUNCATE &&
4364       (N0.getOperand(0).getOpcode() == ISD::SRL ||
4365        N0.getOperand(0).getOpcode() == ISD::SRA) &&
4366       N0.getOperand(0).hasOneUse() &&
4367       N0.getOperand(0).getOperand(1).hasOneUse() &&
4368       N1C) {
4369     SDValue N0Op0 = N0.getOperand(0);
4370     if (ConstantSDNode *LargeShift = isConstOrConstSplat(N0Op0.getOperand(1))) {
4371       unsigned LargeShiftVal = LargeShift->getZExtValue();
4372       EVT LargeVT = N0Op0.getValueType();
4373
4374       if (LargeVT.getScalarSizeInBits() - OpSizeInBits == LargeShiftVal) {
4375         SDValue Amt =
4376           DAG.getConstant(LargeShiftVal + N1C->getZExtValue(),
4377                           getShiftAmountTy(N0Op0.getOperand(0).getValueType()));
4378         SDValue SRA = DAG.getNode(ISD::SRA, SDLoc(N), LargeVT,
4379                                   N0Op0.getOperand(0), Amt);
4380         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, SRA);
4381       }
4382     }
4383   }
4384
4385   // Simplify, based on bits shifted out of the LHS.
4386   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4387     return SDValue(N, 0);
4388
4389
4390   // If the sign bit is known to be zero, switch this to a SRL.
4391   if (DAG.SignBitIsZero(N0))
4392     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, N1);
4393
4394   if (N1C) {
4395     SDValue NewSRA = visitShiftByConstant(N, N1C);
4396     if (NewSRA.getNode())
4397       return NewSRA;
4398   }
4399
4400   return SDValue();
4401 }
4402
4403 SDValue DAGCombiner::visitSRL(SDNode *N) {
4404   SDValue N0 = N->getOperand(0);
4405   SDValue N1 = N->getOperand(1);
4406   EVT VT = N0.getValueType();
4407   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
4408
4409   // fold vector ops
4410   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4411   if (VT.isVector()) {
4412     SDValue FoldedVOp = SimplifyVBinOp(N);
4413     if (FoldedVOp.getNode()) return FoldedVOp;
4414
4415     N1C = isConstOrConstSplat(N1);
4416   }
4417
4418   // fold (srl c1, c2) -> c1 >>u c2
4419   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4420   if (N0C && N1C)
4421     return DAG.FoldConstantArithmetic(ISD::SRL, VT, N0C, N1C);
4422   // fold (srl 0, x) -> 0
4423   if (N0C && N0C->isNullValue())
4424     return N0;
4425   // fold (srl x, c >= size(x)) -> undef
4426   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4427     return DAG.getUNDEF(VT);
4428   // fold (srl x, 0) -> x
4429   if (N1C && N1C->isNullValue())
4430     return N0;
4431   // if (srl x, c) is known to be zero, return 0
4432   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
4433                                    APInt::getAllOnesValue(OpSizeInBits)))
4434     return DAG.getConstant(0, VT);
4435
4436   // fold (srl (srl x, c1), c2) -> 0 or (srl x, (add c1, c2))
4437   if (N1C && N0.getOpcode() == ISD::SRL) {
4438     if (ConstantSDNode *N01C = isConstOrConstSplat(N0.getOperand(1))) {
4439       uint64_t c1 = N01C->getZExtValue();
4440       uint64_t c2 = N1C->getZExtValue();
4441       if (c1 + c2 >= OpSizeInBits)
4442         return DAG.getConstant(0, VT);
4443       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0),
4444                          DAG.getConstant(c1 + c2, N1.getValueType()));
4445     }
4446   }
4447
4448   // fold (srl (trunc (srl x, c1)), c2) -> 0 or (trunc (srl x, (add c1, c2)))
4449   if (N1C && N0.getOpcode() == ISD::TRUNCATE &&
4450       N0.getOperand(0).getOpcode() == ISD::SRL &&
4451       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
4452     uint64_t c1 =
4453       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
4454     uint64_t c2 = N1C->getZExtValue();
4455     EVT InnerShiftVT = N0.getOperand(0).getValueType();
4456     EVT ShiftCountVT = N0.getOperand(0)->getOperand(1).getValueType();
4457     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
4458     // This is only valid if the OpSizeInBits + c1 = size of inner shift.
4459     if (c1 + OpSizeInBits == InnerShiftSize) {
4460       if (c1 + c2 >= InnerShiftSize)
4461         return DAG.getConstant(0, VT);
4462       return DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT,
4463                          DAG.getNode(ISD::SRL, SDLoc(N0), InnerShiftVT,
4464                                      N0.getOperand(0)->getOperand(0),
4465                                      DAG.getConstant(c1 + c2, ShiftCountVT)));
4466     }
4467   }
4468
4469   // fold (srl (shl x, c), c) -> (and x, cst2)
4470   if (N1C && N0.getOpcode() == ISD::SHL && N0.getOperand(1) == N1) {
4471     unsigned BitSize = N0.getScalarValueSizeInBits();
4472     if (BitSize <= 64) {
4473       uint64_t ShAmt = N1C->getZExtValue() + 64 - BitSize;
4474       return DAG.getNode(ISD::AND, SDLoc(N), VT, N0.getOperand(0),
4475                          DAG.getConstant(~0ULL >> ShAmt, VT));
4476     }
4477   }
4478
4479   // fold (srl (anyextend x), c) -> (and (anyextend (srl x, c)), mask)
4480   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
4481     // Shifting in all undef bits?
4482     EVT SmallVT = N0.getOperand(0).getValueType();
4483     unsigned BitSize = SmallVT.getScalarSizeInBits();
4484     if (N1C->getZExtValue() >= BitSize)
4485       return DAG.getUNDEF(VT);
4486
4487     if (!LegalTypes || TLI.isTypeDesirableForOp(ISD::SRL, SmallVT)) {
4488       uint64_t ShiftAmt = N1C->getZExtValue();
4489       SDValue SmallShift = DAG.getNode(ISD::SRL, SDLoc(N0), SmallVT,
4490                                        N0.getOperand(0),
4491                           DAG.getConstant(ShiftAmt, getShiftAmountTy(SmallVT)));
4492       AddToWorklist(SmallShift.getNode());
4493       APInt Mask = APInt::getAllOnesValue(OpSizeInBits).lshr(ShiftAmt);
4494       return DAG.getNode(ISD::AND, SDLoc(N), VT,
4495                          DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, SmallShift),
4496                          DAG.getConstant(Mask, VT));
4497     }
4498   }
4499
4500   // fold (srl (sra X, Y), 31) -> (srl X, 31).  This srl only looks at the sign
4501   // bit, which is unmodified by sra.
4502   if (N1C && N1C->getZExtValue() + 1 == OpSizeInBits) {
4503     if (N0.getOpcode() == ISD::SRA)
4504       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0), N1);
4505   }
4506
4507   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
4508   if (N1C && N0.getOpcode() == ISD::CTLZ &&
4509       N1C->getAPIntValue() == Log2_32(OpSizeInBits)) {
4510     APInt KnownZero, KnownOne;
4511     DAG.computeKnownBits(N0.getOperand(0), KnownZero, KnownOne);
4512
4513     // If any of the input bits are KnownOne, then the input couldn't be all
4514     // zeros, thus the result of the srl will always be zero.
4515     if (KnownOne.getBoolValue()) return DAG.getConstant(0, VT);
4516
4517     // If all of the bits input the to ctlz node are known to be zero, then
4518     // the result of the ctlz is "32" and the result of the shift is one.
4519     APInt UnknownBits = ~KnownZero;
4520     if (UnknownBits == 0) return DAG.getConstant(1, VT);
4521
4522     // Otherwise, check to see if there is exactly one bit input to the ctlz.
4523     if ((UnknownBits & (UnknownBits - 1)) == 0) {
4524       // Okay, we know that only that the single bit specified by UnknownBits
4525       // could be set on input to the CTLZ node. If this bit is set, the SRL
4526       // will return 0, if it is clear, it returns 1. Change the CTLZ/SRL pair
4527       // to an SRL/XOR pair, which is likely to simplify more.
4528       unsigned ShAmt = UnknownBits.countTrailingZeros();
4529       SDValue Op = N0.getOperand(0);
4530
4531       if (ShAmt) {
4532         Op = DAG.getNode(ISD::SRL, SDLoc(N0), VT, Op,
4533                   DAG.getConstant(ShAmt, getShiftAmountTy(Op.getValueType())));
4534         AddToWorklist(Op.getNode());
4535       }
4536
4537       return DAG.getNode(ISD::XOR, SDLoc(N), VT,
4538                          Op, DAG.getConstant(1, VT));
4539     }
4540   }
4541
4542   // fold (srl x, (trunc (and y, c))) -> (srl x, (and (trunc y), (trunc c))).
4543   if (N1.getOpcode() == ISD::TRUNCATE &&
4544       N1.getOperand(0).getOpcode() == ISD::AND) {
4545     SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode());
4546     if (NewOp1.getNode())
4547       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, NewOp1);
4548   }
4549
4550   // fold operands of srl based on knowledge that the low bits are not
4551   // demanded.
4552   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4553     return SDValue(N, 0);
4554
4555   if (N1C) {
4556     SDValue NewSRL = visitShiftByConstant(N, N1C);
4557     if (NewSRL.getNode())
4558       return NewSRL;
4559   }
4560
4561   // Attempt to convert a srl of a load into a narrower zero-extending load.
4562   SDValue NarrowLoad = ReduceLoadWidth(N);
4563   if (NarrowLoad.getNode())
4564     return NarrowLoad;
4565
4566   // Here is a common situation. We want to optimize:
4567   //
4568   //   %a = ...
4569   //   %b = and i32 %a, 2
4570   //   %c = srl i32 %b, 1
4571   //   brcond i32 %c ...
4572   //
4573   // into
4574   //
4575   //   %a = ...
4576   //   %b = and %a, 2
4577   //   %c = setcc eq %b, 0
4578   //   brcond %c ...
4579   //
4580   // However when after the source operand of SRL is optimized into AND, the SRL
4581   // itself may not be optimized further. Look for it and add the BRCOND into
4582   // the worklist.
4583   if (N->hasOneUse()) {
4584     SDNode *Use = *N->use_begin();
4585     if (Use->getOpcode() == ISD::BRCOND)
4586       AddToWorklist(Use);
4587     else if (Use->getOpcode() == ISD::TRUNCATE && Use->hasOneUse()) {
4588       // Also look pass the truncate.
4589       Use = *Use->use_begin();
4590       if (Use->getOpcode() == ISD::BRCOND)
4591         AddToWorklist(Use);
4592     }
4593   }
4594
4595   return SDValue();
4596 }
4597
4598 SDValue DAGCombiner::visitCTLZ(SDNode *N) {
4599   SDValue N0 = N->getOperand(0);
4600   EVT VT = N->getValueType(0);
4601
4602   // fold (ctlz c1) -> c2
4603   if (isa<ConstantSDNode>(N0))
4604     return DAG.getNode(ISD::CTLZ, SDLoc(N), VT, N0);
4605   return SDValue();
4606 }
4607
4608 SDValue DAGCombiner::visitCTLZ_ZERO_UNDEF(SDNode *N) {
4609   SDValue N0 = N->getOperand(0);
4610   EVT VT = N->getValueType(0);
4611
4612   // fold (ctlz_zero_undef c1) -> c2
4613   if (isa<ConstantSDNode>(N0))
4614     return DAG.getNode(ISD::CTLZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4615   return SDValue();
4616 }
4617
4618 SDValue DAGCombiner::visitCTTZ(SDNode *N) {
4619   SDValue N0 = N->getOperand(0);
4620   EVT VT = N->getValueType(0);
4621
4622   // fold (cttz c1) -> c2
4623   if (isa<ConstantSDNode>(N0))
4624     return DAG.getNode(ISD::CTTZ, SDLoc(N), VT, N0);
4625   return SDValue();
4626 }
4627
4628 SDValue DAGCombiner::visitCTTZ_ZERO_UNDEF(SDNode *N) {
4629   SDValue N0 = N->getOperand(0);
4630   EVT VT = N->getValueType(0);
4631
4632   // fold (cttz_zero_undef c1) -> c2
4633   if (isa<ConstantSDNode>(N0))
4634     return DAG.getNode(ISD::CTTZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4635   return SDValue();
4636 }
4637
4638 SDValue DAGCombiner::visitCTPOP(SDNode *N) {
4639   SDValue N0 = N->getOperand(0);
4640   EVT VT = N->getValueType(0);
4641
4642   // fold (ctpop c1) -> c2
4643   if (isa<ConstantSDNode>(N0))
4644     return DAG.getNode(ISD::CTPOP, SDLoc(N), VT, N0);
4645   return SDValue();
4646 }
4647
4648
4649 /// \brief Generate Min/Max node
4650 static SDValue combineMinNumMaxNum(SDLoc DL, EVT VT, SDValue LHS, SDValue RHS,
4651                                    SDValue True, SDValue False,
4652                                    ISD::CondCode CC, const TargetLowering &TLI,
4653                                    SelectionDAG &DAG) {
4654   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
4655     return SDValue();
4656
4657   switch (CC) {
4658   case ISD::SETOLT:
4659   case ISD::SETOLE:
4660   case ISD::SETLT:
4661   case ISD::SETLE:
4662   case ISD::SETULT:
4663   case ISD::SETULE: {
4664     unsigned Opcode = (LHS == True) ? ISD::FMINNUM : ISD::FMAXNUM;
4665     if (TLI.isOperationLegal(Opcode, VT))
4666       return DAG.getNode(Opcode, DL, VT, LHS, RHS);
4667     return SDValue();
4668   }
4669   case ISD::SETOGT:
4670   case ISD::SETOGE:
4671   case ISD::SETGT:
4672   case ISD::SETGE:
4673   case ISD::SETUGT:
4674   case ISD::SETUGE: {
4675     unsigned Opcode = (LHS == True) ? ISD::FMAXNUM : ISD::FMINNUM;
4676     if (TLI.isOperationLegal(Opcode, VT))
4677       return DAG.getNode(Opcode, DL, VT, LHS, RHS);
4678     return SDValue();
4679   }
4680   default:
4681     return SDValue();
4682   }
4683 }
4684
4685 SDValue DAGCombiner::visitSELECT(SDNode *N) {
4686   SDValue N0 = N->getOperand(0);
4687   SDValue N1 = N->getOperand(1);
4688   SDValue N2 = N->getOperand(2);
4689   EVT VT = N->getValueType(0);
4690   EVT VT0 = N0.getValueType();
4691
4692   // fold (select C, X, X) -> X
4693   if (N1 == N2)
4694     return N1;
4695   // fold (select true, X, Y) -> X
4696   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4697   if (N0C && !N0C->isNullValue())
4698     return N1;
4699   // fold (select false, X, Y) -> Y
4700   if (N0C && N0C->isNullValue())
4701     return N2;
4702   // fold (select C, 1, X) -> (or C, X)
4703   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4704   if (VT == MVT::i1 && N1C && N1C->getAPIntValue() == 1)
4705     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4706   // fold (select C, 0, 1) -> (xor C, 1)
4707   // We can't do this reliably if integer based booleans have different contents
4708   // to floating point based booleans. This is because we can't tell whether we
4709   // have an integer-based boolean or a floating-point-based boolean unless we
4710   // can find the SETCC that produced it and inspect its operands. This is
4711   // fairly easy if C is the SETCC node, but it can potentially be
4712   // undiscoverable (or not reasonably discoverable). For example, it could be
4713   // in another basic block or it could require searching a complicated
4714   // expression.
4715   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
4716   if (VT.isInteger() &&
4717       (VT0 == MVT::i1 || (VT0.isInteger() &&
4718                           TLI.getBooleanContents(false, false) ==
4719                               TLI.getBooleanContents(false, true) &&
4720                           TLI.getBooleanContents(false, false) ==
4721                               TargetLowering::ZeroOrOneBooleanContent)) &&
4722       N1C && N2C && N1C->isNullValue() && N2C->getAPIntValue() == 1) {
4723     SDValue XORNode;
4724     if (VT == VT0)
4725       return DAG.getNode(ISD::XOR, SDLoc(N), VT0,
4726                          N0, DAG.getConstant(1, VT0));
4727     XORNode = DAG.getNode(ISD::XOR, SDLoc(N0), VT0,
4728                           N0, DAG.getConstant(1, VT0));
4729     AddToWorklist(XORNode.getNode());
4730     if (VT.bitsGT(VT0))
4731       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, XORNode);
4732     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, XORNode);
4733   }
4734   // fold (select C, 0, X) -> (and (not C), X)
4735   if (VT == VT0 && VT == MVT::i1 && N1C && N1C->isNullValue()) {
4736     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4737     AddToWorklist(NOTNode.getNode());
4738     return DAG.getNode(ISD::AND, SDLoc(N), VT, NOTNode, N2);
4739   }
4740   // fold (select C, X, 1) -> (or (not C), X)
4741   if (VT == VT0 && VT == MVT::i1 && N2C && N2C->getAPIntValue() == 1) {
4742     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4743     AddToWorklist(NOTNode.getNode());
4744     return DAG.getNode(ISD::OR, SDLoc(N), VT, NOTNode, N1);
4745   }
4746   // fold (select C, X, 0) -> (and C, X)
4747   if (VT == MVT::i1 && N2C && N2C->isNullValue())
4748     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4749   // fold (select X, X, Y) -> (or X, Y)
4750   // fold (select X, 1, Y) -> (or X, Y)
4751   if (VT == MVT::i1 && (N0 == N1 || (N1C && N1C->getAPIntValue() == 1)))
4752     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4753   // fold (select X, Y, X) -> (and X, Y)
4754   // fold (select X, Y, 0) -> (and X, Y)
4755   if (VT == MVT::i1 && (N0 == N2 || (N2C && N2C->getAPIntValue() == 0)))
4756     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4757
4758   // If we can fold this based on the true/false value, do so.
4759   if (SimplifySelectOps(N, N1, N2))
4760     return SDValue(N, 0);  // Don't revisit N.
4761
4762   // fold selects based on a setcc into other things, such as min/max/abs
4763   if (N0.getOpcode() == ISD::SETCC) {
4764     // select x, y (fcmp lt x, y) -> fminnum x, y
4765     // select x, y (fcmp gt x, y) -> fmaxnum x, y
4766     //
4767     // This is OK if we don't care about what happens if either operand is a
4768     // NaN.
4769     //
4770
4771     // FIXME: Instead of testing for UnsafeFPMath, this should be checking for
4772     // no signed zeros as well as no nans.
4773     const TargetOptions &Options = DAG.getTarget().Options;
4774     if (Options.UnsafeFPMath &&
4775         VT.isFloatingPoint() && N0.hasOneUse() &&
4776         DAG.isKnownNeverNaN(N1) && DAG.isKnownNeverNaN(N2)) {
4777       ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
4778
4779       SDValue FMinMax =
4780           combineMinNumMaxNum(SDLoc(N), VT, N0.getOperand(0), N0.getOperand(1),
4781                               N1, N2, CC, TLI, DAG);
4782       if (FMinMax)
4783         return FMinMax;
4784     }
4785
4786     if ((!LegalOperations &&
4787          TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT)) ||
4788         TLI.isOperationLegal(ISD::SELECT_CC, VT))
4789       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT,
4790                          N0.getOperand(0), N0.getOperand(1),
4791                          N1, N2, N0.getOperand(2));
4792     return SimplifySelect(SDLoc(N), N0, N1, N2);
4793   }
4794
4795   return SDValue();
4796 }
4797
4798 static
4799 std::pair<SDValue, SDValue> SplitVSETCC(const SDNode *N, SelectionDAG &DAG) {
4800   SDLoc DL(N);
4801   EVT LoVT, HiVT;
4802   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(N->getValueType(0));
4803
4804   // Split the inputs.
4805   SDValue Lo, Hi, LL, LH, RL, RH;
4806   std::tie(LL, LH) = DAG.SplitVectorOperand(N, 0);
4807   std::tie(RL, RH) = DAG.SplitVectorOperand(N, 1);
4808
4809   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, LL, RL, N->getOperand(2));
4810   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, LH, RH, N->getOperand(2));
4811
4812   return std::make_pair(Lo, Hi);
4813 }
4814
4815 // This function assumes all the vselect's arguments are CONCAT_VECTOR
4816 // nodes and that the condition is a BV of ConstantSDNodes (or undefs).
4817 static SDValue ConvertSelectToConcatVector(SDNode *N, SelectionDAG &DAG) {
4818   SDLoc dl(N);
4819   SDValue Cond = N->getOperand(0);
4820   SDValue LHS = N->getOperand(1);
4821   SDValue RHS = N->getOperand(2);
4822   EVT VT = N->getValueType(0);
4823   int NumElems = VT.getVectorNumElements();
4824   assert(LHS.getOpcode() == ISD::CONCAT_VECTORS &&
4825          RHS.getOpcode() == ISD::CONCAT_VECTORS &&
4826          Cond.getOpcode() == ISD::BUILD_VECTOR);
4827
4828   // CONCAT_VECTOR can take an arbitrary number of arguments. We only care about
4829   // binary ones here.
4830   if (LHS->getNumOperands() != 2 || RHS->getNumOperands() != 2)
4831     return SDValue();
4832
4833   // We're sure we have an even number of elements due to the
4834   // concat_vectors we have as arguments to vselect.
4835   // Skip BV elements until we find one that's not an UNDEF
4836   // After we find an UNDEF element, keep looping until we get to half the
4837   // length of the BV and see if all the non-undef nodes are the same.
4838   ConstantSDNode *BottomHalf = nullptr;
4839   for (int i = 0; i < NumElems / 2; ++i) {
4840     if (Cond->getOperand(i)->getOpcode() == ISD::UNDEF)
4841       continue;
4842
4843     if (BottomHalf == nullptr)
4844       BottomHalf = cast<ConstantSDNode>(Cond.getOperand(i));
4845     else if (Cond->getOperand(i).getNode() != BottomHalf)
4846       return SDValue();
4847   }
4848
4849   // Do the same for the second half of the BuildVector
4850   ConstantSDNode *TopHalf = nullptr;
4851   for (int i = NumElems / 2; i < NumElems; ++i) {
4852     if (Cond->getOperand(i)->getOpcode() == ISD::UNDEF)
4853       continue;
4854
4855     if (TopHalf == nullptr)
4856       TopHalf = cast<ConstantSDNode>(Cond.getOperand(i));
4857     else if (Cond->getOperand(i).getNode() != TopHalf)
4858       return SDValue();
4859   }
4860
4861   assert(TopHalf && BottomHalf &&
4862          "One half of the selector was all UNDEFs and the other was all the "
4863          "same value. This should have been addressed before this function.");
4864   return DAG.getNode(
4865       ISD::CONCAT_VECTORS, dl, VT,
4866       BottomHalf->isNullValue() ? RHS->getOperand(0) : LHS->getOperand(0),
4867       TopHalf->isNullValue() ? RHS->getOperand(1) : LHS->getOperand(1));
4868 }
4869
4870 SDValue DAGCombiner::visitMSTORE(SDNode *N) {
4871
4872   if (Level >= AfterLegalizeTypes)
4873     return SDValue();
4874
4875   MaskedStoreSDNode *MST = dyn_cast<MaskedStoreSDNode>(N);
4876   SDValue Mask = MST->getMask();
4877   SDValue Data  = MST->getValue();
4878   SDLoc DL(N);
4879
4880   // If the MSTORE data type requires splitting and the mask is provided by a
4881   // SETCC, then split both nodes and its operands before legalization. This
4882   // prevents the type legalizer from unrolling SETCC into scalar comparisons
4883   // and enables future optimizations (e.g. min/max pattern matching on X86).
4884   if (Mask.getOpcode() == ISD::SETCC) {
4885
4886     // Check if any splitting is required.
4887     if (TLI.getTypeAction(*DAG.getContext(), Data.getValueType()) !=
4888         TargetLowering::TypeSplitVector)
4889       return SDValue();
4890
4891     SDValue MaskLo, MaskHi, Lo, Hi;
4892     std::tie(MaskLo, MaskHi) = SplitVSETCC(Mask.getNode(), DAG);
4893
4894     EVT LoVT, HiVT;
4895     std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(MST->getValueType(0));
4896
4897     SDValue Chain = MST->getChain();
4898     SDValue Ptr   = MST->getBasePtr();
4899
4900     EVT MemoryVT = MST->getMemoryVT();
4901     unsigned Alignment = MST->getOriginalAlignment();
4902
4903     // if Alignment is equal to the vector size,
4904     // take the half of it for the second part
4905     unsigned SecondHalfAlignment =
4906       (Alignment == Data->getValueType(0).getSizeInBits()/8) ?
4907          Alignment/2 : Alignment;
4908
4909     EVT LoMemVT, HiMemVT;
4910     std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemoryVT);
4911
4912     SDValue DataLo, DataHi;
4913     std::tie(DataLo, DataHi) = DAG.SplitVector(Data, DL);
4914
4915     MachineMemOperand *MMO = DAG.getMachineFunction().
4916       getMachineMemOperand(MST->getPointerInfo(),
4917                            MachineMemOperand::MOStore,  LoMemVT.getStoreSize(),
4918                            Alignment, MST->getAAInfo(), MST->getRanges());
4919
4920     Lo = DAG.getMaskedStore(Chain, DL, DataLo, Ptr, MaskLo, LoMemVT, MMO,
4921                             MST->isTruncatingStore());
4922
4923     unsigned IncrementSize = LoMemVT.getSizeInBits()/8;
4924     Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
4925                       DAG.getConstant(IncrementSize, Ptr.getValueType()));
4926
4927     MMO = DAG.getMachineFunction().
4928       getMachineMemOperand(MST->getPointerInfo(),
4929                            MachineMemOperand::MOStore,  HiMemVT.getStoreSize(),
4930                            SecondHalfAlignment, MST->getAAInfo(),
4931                            MST->getRanges());
4932
4933     Hi = DAG.getMaskedStore(Chain, DL, DataHi, Ptr, MaskHi, HiMemVT, MMO,
4934                             MST->isTruncatingStore());
4935
4936     AddToWorklist(Lo.getNode());
4937     AddToWorklist(Hi.getNode());
4938
4939     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Lo, Hi);
4940   }
4941   return SDValue();
4942 }
4943
4944 SDValue DAGCombiner::visitMLOAD(SDNode *N) {
4945
4946   if (Level >= AfterLegalizeTypes)
4947     return SDValue();
4948
4949   MaskedLoadSDNode *MLD = dyn_cast<MaskedLoadSDNode>(N);
4950   SDValue Mask = MLD->getMask();
4951   SDLoc DL(N);
4952
4953   // If the MLOAD result requires splitting and the mask is provided by a
4954   // SETCC, then split both nodes and its operands before legalization. This
4955   // prevents the type legalizer from unrolling SETCC into scalar comparisons
4956   // and enables future optimizations (e.g. min/max pattern matching on X86).
4957
4958   if (Mask.getOpcode() == ISD::SETCC) {
4959     EVT VT = N->getValueType(0);
4960
4961     // Check if any splitting is required.
4962     if (TLI.getTypeAction(*DAG.getContext(), VT) !=
4963         TargetLowering::TypeSplitVector)
4964       return SDValue();
4965
4966     SDValue MaskLo, MaskHi, Lo, Hi;
4967     std::tie(MaskLo, MaskHi) = SplitVSETCC(Mask.getNode(), DAG);
4968
4969     SDValue Src0 = MLD->getSrc0();
4970     SDValue Src0Lo, Src0Hi;
4971     std::tie(Src0Lo, Src0Hi) = DAG.SplitVector(Src0, DL);
4972
4973     EVT LoVT, HiVT;
4974     std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(MLD->getValueType(0));
4975
4976     SDValue Chain = MLD->getChain();
4977     SDValue Ptr   = MLD->getBasePtr();
4978     EVT MemoryVT = MLD->getMemoryVT();
4979     unsigned Alignment = MLD->getOriginalAlignment();
4980
4981     // if Alignment is equal to the vector size,
4982     // take the half of it for the second part
4983     unsigned SecondHalfAlignment =
4984       (Alignment == MLD->getValueType(0).getSizeInBits()/8) ?
4985          Alignment/2 : Alignment;
4986
4987     EVT LoMemVT, HiMemVT;
4988     std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemoryVT);
4989
4990     MachineMemOperand *MMO = DAG.getMachineFunction().
4991     getMachineMemOperand(MLD->getPointerInfo(),
4992                          MachineMemOperand::MOLoad,  LoMemVT.getStoreSize(),
4993                          Alignment, MLD->getAAInfo(), MLD->getRanges());
4994
4995     Lo = DAG.getMaskedLoad(LoVT, DL, Chain, Ptr, MaskLo, Src0Lo, LoMemVT, MMO,
4996                            ISD::NON_EXTLOAD);
4997
4998     unsigned IncrementSize = LoMemVT.getSizeInBits()/8;
4999     Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5000                       DAG.getConstant(IncrementSize, Ptr.getValueType()));
5001
5002     MMO = DAG.getMachineFunction().
5003     getMachineMemOperand(MLD->getPointerInfo(),
5004                          MachineMemOperand::MOLoad,  HiMemVT.getStoreSize(),
5005                          SecondHalfAlignment, MLD->getAAInfo(), MLD->getRanges());
5006
5007     Hi = DAG.getMaskedLoad(HiVT, DL, Chain, Ptr, MaskHi, Src0Hi, HiMemVT, MMO,
5008                            ISD::NON_EXTLOAD);
5009
5010     AddToWorklist(Lo.getNode());
5011     AddToWorklist(Hi.getNode());
5012
5013     // Build a factor node to remember that this load is independent of the
5014     // other one.
5015     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Lo.getValue(1),
5016                         Hi.getValue(1));
5017
5018     // Legalized the chain result - switch anything that used the old chain to
5019     // use the new one.
5020     DAG.ReplaceAllUsesOfValueWith(SDValue(MLD, 1), Chain);
5021
5022     SDValue LoadRes = DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
5023
5024     SDValue RetOps[] = { LoadRes, Chain };
5025     return DAG.getMergeValues(RetOps, DL);
5026   }
5027   return SDValue();
5028 }
5029
5030 SDValue DAGCombiner::visitVSELECT(SDNode *N) {
5031   SDValue N0 = N->getOperand(0);
5032   SDValue N1 = N->getOperand(1);
5033   SDValue N2 = N->getOperand(2);
5034   SDLoc DL(N);
5035
5036   // Canonicalize integer abs.
5037   // vselect (setg[te] X,  0),  X, -X ->
5038   // vselect (setgt    X, -1),  X, -X ->
5039   // vselect (setl[te] X,  0), -X,  X ->
5040   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
5041   if (N0.getOpcode() == ISD::SETCC) {
5042     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
5043     ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
5044     bool isAbs = false;
5045     bool RHSIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
5046
5047     if (((RHSIsAllZeros && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
5048          (ISD::isBuildVectorAllOnes(RHS.getNode()) && CC == ISD::SETGT)) &&
5049         N1 == LHS && N2.getOpcode() == ISD::SUB && N1 == N2.getOperand(1))
5050       isAbs = ISD::isBuildVectorAllZeros(N2.getOperand(0).getNode());
5051     else if ((RHSIsAllZeros && (CC == ISD::SETLT || CC == ISD::SETLE)) &&
5052              N2 == LHS && N1.getOpcode() == ISD::SUB && N2 == N1.getOperand(1))
5053       isAbs = ISD::isBuildVectorAllZeros(N1.getOperand(0).getNode());
5054
5055     if (isAbs) {
5056       EVT VT = LHS.getValueType();
5057       SDValue Shift = DAG.getNode(
5058           ISD::SRA, DL, VT, LHS,
5059           DAG.getConstant(VT.getScalarType().getSizeInBits() - 1, VT));
5060       SDValue Add = DAG.getNode(ISD::ADD, DL, VT, LHS, Shift);
5061       AddToWorklist(Shift.getNode());
5062       AddToWorklist(Add.getNode());
5063       return DAG.getNode(ISD::XOR, DL, VT, Add, Shift);
5064     }
5065   }
5066
5067   // If the VSELECT result requires splitting and the mask is provided by a
5068   // SETCC, then split both nodes and its operands before legalization. This
5069   // prevents the type legalizer from unrolling SETCC into scalar comparisons
5070   // and enables future optimizations (e.g. min/max pattern matching on X86).
5071   if (N0.getOpcode() == ISD::SETCC) {
5072     EVT VT = N->getValueType(0);
5073
5074     // Check if any splitting is required.
5075     if (TLI.getTypeAction(*DAG.getContext(), VT) !=
5076         TargetLowering::TypeSplitVector)
5077       return SDValue();
5078
5079     SDValue Lo, Hi, CCLo, CCHi, LL, LH, RL, RH;
5080     std::tie(CCLo, CCHi) = SplitVSETCC(N0.getNode(), DAG);
5081     std::tie(LL, LH) = DAG.SplitVectorOperand(N, 1);
5082     std::tie(RL, RH) = DAG.SplitVectorOperand(N, 2);
5083
5084     Lo = DAG.getNode(N->getOpcode(), DL, LL.getValueType(), CCLo, LL, RL);
5085     Hi = DAG.getNode(N->getOpcode(), DL, LH.getValueType(), CCHi, LH, RH);
5086
5087     // Add the new VSELECT nodes to the work list in case they need to be split
5088     // again.
5089     AddToWorklist(Lo.getNode());
5090     AddToWorklist(Hi.getNode());
5091
5092     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
5093   }
5094
5095   // Fold (vselect (build_vector all_ones), N1, N2) -> N1
5096   if (ISD::isBuildVectorAllOnes(N0.getNode()))
5097     return N1;
5098   // Fold (vselect (build_vector all_zeros), N1, N2) -> N2
5099   if (ISD::isBuildVectorAllZeros(N0.getNode()))
5100     return N2;
5101
5102   // The ConvertSelectToConcatVector function is assuming both the above
5103   // checks for (vselect (build_vector all{ones,zeros) ...) have been made
5104   // and addressed.
5105   if (N1.getOpcode() == ISD::CONCAT_VECTORS &&
5106       N2.getOpcode() == ISD::CONCAT_VECTORS &&
5107       ISD::isBuildVectorOfConstantSDNodes(N0.getNode())) {
5108     SDValue CV = ConvertSelectToConcatVector(N, DAG);
5109     if (CV.getNode())
5110       return CV;
5111   }
5112
5113   return SDValue();
5114 }
5115
5116 SDValue DAGCombiner::visitSELECT_CC(SDNode *N) {
5117   SDValue N0 = N->getOperand(0);
5118   SDValue N1 = N->getOperand(1);
5119   SDValue N2 = N->getOperand(2);
5120   SDValue N3 = N->getOperand(3);
5121   SDValue N4 = N->getOperand(4);
5122   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
5123
5124   // fold select_cc lhs, rhs, x, x, cc -> x
5125   if (N2 == N3)
5126     return N2;
5127
5128   // Determine if the condition we're dealing with is constant
5129   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
5130                               N0, N1, CC, SDLoc(N), false);
5131   if (SCC.getNode()) {
5132     AddToWorklist(SCC.getNode());
5133
5134     if (ConstantSDNode *SCCC = dyn_cast<ConstantSDNode>(SCC.getNode())) {
5135       if (!SCCC->isNullValue())
5136         return N2;    // cond always true -> true val
5137       else
5138         return N3;    // cond always false -> false val
5139     } else if (SCC->getOpcode() == ISD::UNDEF) {
5140       // When the condition is UNDEF, just return the first operand. This is
5141       // coherent the DAG creation, no setcc node is created in this case
5142       return N2;
5143     } else if (SCC.getOpcode() == ISD::SETCC) {
5144       // Fold to a simpler select_cc
5145       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), N2.getValueType(),
5146                          SCC.getOperand(0), SCC.getOperand(1), N2, N3,
5147                          SCC.getOperand(2));
5148     }
5149   }
5150
5151   // If we can fold this based on the true/false value, do so.
5152   if (SimplifySelectOps(N, N2, N3))
5153     return SDValue(N, 0);  // Don't revisit N.
5154
5155   // fold select_cc into other things, such as min/max/abs
5156   return SimplifySelectCC(SDLoc(N), N0, N1, N2, N3, CC);
5157 }
5158
5159 SDValue DAGCombiner::visitSETCC(SDNode *N) {
5160   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
5161                        cast<CondCodeSDNode>(N->getOperand(2))->get(),
5162                        SDLoc(N));
5163 }
5164
5165 // tryToFoldExtendOfConstant - Try to fold a sext/zext/aext
5166 // dag node into a ConstantSDNode or a build_vector of constants.
5167 // This function is called by the DAGCombiner when visiting sext/zext/aext
5168 // dag nodes (see for example method DAGCombiner::visitSIGN_EXTEND).
5169 // Vector extends are not folded if operations are legal; this is to
5170 // avoid introducing illegal build_vector dag nodes.
5171 static SDNode *tryToFoldExtendOfConstant(SDNode *N, const TargetLowering &TLI,
5172                                          SelectionDAG &DAG, bool LegalTypes,
5173                                          bool LegalOperations) {
5174   unsigned Opcode = N->getOpcode();
5175   SDValue N0 = N->getOperand(0);
5176   EVT VT = N->getValueType(0);
5177
5178   assert((Opcode == ISD::SIGN_EXTEND || Opcode == ISD::ZERO_EXTEND ||
5179          Opcode == ISD::ANY_EXTEND) && "Expected EXTEND dag node in input!");
5180
5181   // fold (sext c1) -> c1
5182   // fold (zext c1) -> c1
5183   // fold (aext c1) -> c1
5184   if (isa<ConstantSDNode>(N0))
5185     return DAG.getNode(Opcode, SDLoc(N), VT, N0).getNode();
5186
5187   // fold (sext (build_vector AllConstants) -> (build_vector AllConstants)
5188   // fold (zext (build_vector AllConstants) -> (build_vector AllConstants)
5189   // fold (aext (build_vector AllConstants) -> (build_vector AllConstants)
5190   EVT SVT = VT.getScalarType();
5191   if (!(VT.isVector() &&
5192       (!LegalTypes || (!LegalOperations && TLI.isTypeLegal(SVT))) &&
5193       ISD::isBuildVectorOfConstantSDNodes(N0.getNode())))
5194     return nullptr;
5195
5196   // We can fold this node into a build_vector.
5197   unsigned VTBits = SVT.getSizeInBits();
5198   unsigned EVTBits = N0->getValueType(0).getScalarType().getSizeInBits();
5199   unsigned ShAmt = VTBits - EVTBits;
5200   SmallVector<SDValue, 8> Elts;
5201   unsigned NumElts = N0->getNumOperands();
5202   SDLoc DL(N);
5203
5204   for (unsigned i=0; i != NumElts; ++i) {
5205     SDValue Op = N0->getOperand(i);
5206     if (Op->getOpcode() == ISD::UNDEF) {
5207       Elts.push_back(DAG.getUNDEF(SVT));
5208       continue;
5209     }
5210
5211     ConstantSDNode *CurrentND = cast<ConstantSDNode>(Op);
5212     const APInt &C = APInt(VTBits, CurrentND->getAPIntValue().getZExtValue());
5213     if (Opcode == ISD::SIGN_EXTEND)
5214       Elts.push_back(DAG.getConstant(C.shl(ShAmt).ashr(ShAmt).getZExtValue(),
5215                                      SVT));
5216     else
5217       Elts.push_back(DAG.getConstant(C.shl(ShAmt).lshr(ShAmt).getZExtValue(),
5218                                      SVT));
5219   }
5220
5221   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Elts).getNode();
5222 }
5223
5224 // ExtendUsesToFormExtLoad - Trying to extend uses of a load to enable this:
5225 // "fold ({s|z|a}ext (load x)) -> ({s|z|a}ext (truncate ({s|z|a}extload x)))"
5226 // transformation. Returns true if extension are possible and the above
5227 // mentioned transformation is profitable.
5228 static bool ExtendUsesToFormExtLoad(SDNode *N, SDValue N0,
5229                                     unsigned ExtOpc,
5230                                     SmallVectorImpl<SDNode *> &ExtendNodes,
5231                                     const TargetLowering &TLI) {
5232   bool HasCopyToRegUses = false;
5233   bool isTruncFree = TLI.isTruncateFree(N->getValueType(0), N0.getValueType());
5234   for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
5235                             UE = N0.getNode()->use_end();
5236        UI != UE; ++UI) {
5237     SDNode *User = *UI;
5238     if (User == N)
5239       continue;
5240     if (UI.getUse().getResNo() != N0.getResNo())
5241       continue;
5242     // FIXME: Only extend SETCC N, N and SETCC N, c for now.
5243     if (ExtOpc != ISD::ANY_EXTEND && User->getOpcode() == ISD::SETCC) {
5244       ISD::CondCode CC = cast<CondCodeSDNode>(User->getOperand(2))->get();
5245       if (ExtOpc == ISD::ZERO_EXTEND && ISD::isSignedIntSetCC(CC))
5246         // Sign bits will be lost after a zext.
5247         return false;
5248       bool Add = false;
5249       for (unsigned i = 0; i != 2; ++i) {
5250         SDValue UseOp = User->getOperand(i);
5251         if (UseOp == N0)
5252           continue;
5253         if (!isa<ConstantSDNode>(UseOp))
5254           return false;
5255         Add = true;
5256       }
5257       if (Add)
5258         ExtendNodes.push_back(User);
5259       continue;
5260     }
5261     // If truncates aren't free and there are users we can't
5262     // extend, it isn't worthwhile.
5263     if (!isTruncFree)
5264       return false;
5265     // Remember if this value is live-out.
5266     if (User->getOpcode() == ISD::CopyToReg)
5267       HasCopyToRegUses = true;
5268   }
5269
5270   if (HasCopyToRegUses) {
5271     bool BothLiveOut = false;
5272     for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
5273          UI != UE; ++UI) {
5274       SDUse &Use = UI.getUse();
5275       if (Use.getResNo() == 0 && Use.getUser()->getOpcode() == ISD::CopyToReg) {
5276         BothLiveOut = true;
5277         break;
5278       }
5279     }
5280     if (BothLiveOut)
5281       // Both unextended and extended values are live out. There had better be
5282       // a good reason for the transformation.
5283       return ExtendNodes.size();
5284   }
5285   return true;
5286 }
5287
5288 void DAGCombiner::ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
5289                                   SDValue Trunc, SDValue ExtLoad, SDLoc DL,
5290                                   ISD::NodeType ExtType) {
5291   // Extend SetCC uses if necessary.
5292   for (unsigned i = 0, e = SetCCs.size(); i != e; ++i) {
5293     SDNode *SetCC = SetCCs[i];
5294     SmallVector<SDValue, 4> Ops;
5295
5296     for (unsigned j = 0; j != 2; ++j) {
5297       SDValue SOp = SetCC->getOperand(j);
5298       if (SOp == Trunc)
5299         Ops.push_back(ExtLoad);
5300       else
5301         Ops.push_back(DAG.getNode(ExtType, DL, ExtLoad->getValueType(0), SOp));
5302     }
5303
5304     Ops.push_back(SetCC->getOperand(2));
5305     CombineTo(SetCC, DAG.getNode(ISD::SETCC, DL, SetCC->getValueType(0), Ops));
5306   }
5307 }
5308
5309 // FIXME: Bring more similar combines here, common to sext/zext (maybe aext?).
5310 SDValue DAGCombiner::CombineExtLoad(SDNode *N) {
5311   SDValue N0 = N->getOperand(0);
5312   EVT DstVT = N->getValueType(0);
5313   EVT SrcVT = N0.getValueType();
5314
5315   assert((N->getOpcode() == ISD::SIGN_EXTEND ||
5316           N->getOpcode() == ISD::ZERO_EXTEND) &&
5317          "Unexpected node type (not an extend)!");
5318
5319   // fold (sext (load x)) to multiple smaller sextloads; same for zext.
5320   // For example, on a target with legal v4i32, but illegal v8i32, turn:
5321   //   (v8i32 (sext (v8i16 (load x))))
5322   // into:
5323   //   (v8i32 (concat_vectors (v4i32 (sextload x)),
5324   //                          (v4i32 (sextload (x + 16)))))
5325   // Where uses of the original load, i.e.:
5326   //   (v8i16 (load x))
5327   // are replaced with:
5328   //   (v8i16 (truncate
5329   //     (v8i32 (concat_vectors (v4i32 (sextload x)),
5330   //                            (v4i32 (sextload (x + 16)))))))
5331   //
5332   // This combine is only applicable to illegal, but splittable, vectors.
5333   // All legal types, and illegal non-vector types, are handled elsewhere.
5334   // This combine is controlled by TargetLowering::isVectorLoadExtDesirable.
5335   //
5336   if (N0->getOpcode() != ISD::LOAD)
5337     return SDValue();
5338
5339   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5340
5341   if (!ISD::isNON_EXTLoad(LN0) || !ISD::isUNINDEXEDLoad(LN0) ||
5342       !N0.hasOneUse() || LN0->isVolatile() || !DstVT.isVector() ||
5343       !DstVT.isPow2VectorType() || !TLI.isVectorLoadExtDesirable(SDValue(N, 0)))
5344     return SDValue();
5345
5346   SmallVector<SDNode *, 4> SetCCs;
5347   if (!ExtendUsesToFormExtLoad(N, N0, N->getOpcode(), SetCCs, TLI))
5348     return SDValue();
5349
5350   ISD::LoadExtType ExtType =
5351       N->getOpcode() == ISD::SIGN_EXTEND ? ISD::SEXTLOAD : ISD::ZEXTLOAD;
5352
5353   // Try to split the vector types to get down to legal types.
5354   EVT SplitSrcVT = SrcVT;
5355   EVT SplitDstVT = DstVT;
5356   while (!TLI.isLoadExtLegalOrCustom(ExtType, SplitDstVT, SplitSrcVT) &&
5357          SplitSrcVT.getVectorNumElements() > 1) {
5358     SplitDstVT = DAG.GetSplitDestVTs(SplitDstVT).first;
5359     SplitSrcVT = DAG.GetSplitDestVTs(SplitSrcVT).first;
5360   }
5361
5362   if (!TLI.isLoadExtLegalOrCustom(ExtType, SplitDstVT, SplitSrcVT))
5363     return SDValue();
5364
5365   SDLoc DL(N);
5366   const unsigned NumSplits =
5367       DstVT.getVectorNumElements() / SplitDstVT.getVectorNumElements();
5368   const unsigned Stride = SplitSrcVT.getStoreSize();
5369   SmallVector<SDValue, 4> Loads;
5370   SmallVector<SDValue, 4> Chains;
5371
5372   SDValue BasePtr = LN0->getBasePtr();
5373   for (unsigned Idx = 0; Idx < NumSplits; Idx++) {
5374     const unsigned Offset = Idx * Stride;
5375     const unsigned Align = MinAlign(LN0->getAlignment(), Offset);
5376
5377     SDValue SplitLoad = DAG.getExtLoad(
5378         ExtType, DL, SplitDstVT, LN0->getChain(), BasePtr,
5379         LN0->getPointerInfo().getWithOffset(Offset), SplitSrcVT,
5380         LN0->isVolatile(), LN0->isNonTemporal(), LN0->isInvariant(),
5381         Align, LN0->getAAInfo());
5382
5383     BasePtr = DAG.getNode(ISD::ADD, DL, BasePtr.getValueType(), BasePtr,
5384                           DAG.getConstant(Stride, BasePtr.getValueType()));
5385
5386     Loads.push_back(SplitLoad.getValue(0));
5387     Chains.push_back(SplitLoad.getValue(1));
5388   }
5389
5390   SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
5391   SDValue NewValue = DAG.getNode(ISD::CONCAT_VECTORS, DL, DstVT, Loads);
5392
5393   CombineTo(N, NewValue);
5394
5395   // Replace uses of the original load (before extension)
5396   // with a truncate of the concatenated sextloaded vectors.
5397   SDValue Trunc =
5398       DAG.getNode(ISD::TRUNCATE, SDLoc(N0), N0.getValueType(), NewValue);
5399   CombineTo(N0.getNode(), Trunc, NewChain);
5400   ExtendSetCCUses(SetCCs, Trunc, NewValue, DL,
5401                   (ISD::NodeType)N->getOpcode());
5402   return SDValue(N, 0); // Return N so it doesn't get rechecked!
5403 }
5404
5405 SDValue DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
5406   SDValue N0 = N->getOperand(0);
5407   EVT VT = N->getValueType(0);
5408
5409   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
5410                                               LegalOperations))
5411     return SDValue(Res, 0);
5412
5413   // fold (sext (sext x)) -> (sext x)
5414   // fold (sext (aext x)) -> (sext x)
5415   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
5416     return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT,
5417                        N0.getOperand(0));
5418
5419   if (N0.getOpcode() == ISD::TRUNCATE) {
5420     // fold (sext (truncate (load x))) -> (sext (smaller load x))
5421     // fold (sext (truncate (srl (load x), c))) -> (sext (smaller load (x+c/n)))
5422     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5423     if (NarrowLoad.getNode()) {
5424       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5425       if (NarrowLoad.getNode() != N0.getNode()) {
5426         CombineTo(N0.getNode(), NarrowLoad);
5427         // CombineTo deleted the truncate, if needed, but not what's under it.
5428         AddToWorklist(oye);
5429       }
5430       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5431     }
5432
5433     // See if the value being truncated is already sign extended.  If so, just
5434     // eliminate the trunc/sext pair.
5435     SDValue Op = N0.getOperand(0);
5436     unsigned OpBits   = Op.getValueType().getScalarType().getSizeInBits();
5437     unsigned MidBits  = N0.getValueType().getScalarType().getSizeInBits();
5438     unsigned DestBits = VT.getScalarType().getSizeInBits();
5439     unsigned NumSignBits = DAG.ComputeNumSignBits(Op);
5440
5441     if (OpBits == DestBits) {
5442       // Op is i32, Mid is i8, and Dest is i32.  If Op has more than 24 sign
5443       // bits, it is already ready.
5444       if (NumSignBits > DestBits-MidBits)
5445         return Op;
5446     } else if (OpBits < DestBits) {
5447       // Op is i32, Mid is i8, and Dest is i64.  If Op has more than 24 sign
5448       // bits, just sext from i32.
5449       if (NumSignBits > OpBits-MidBits)
5450         return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, Op);
5451     } else {
5452       // Op is i64, Mid is i8, and Dest is i32.  If Op has more than 56 sign
5453       // bits, just truncate to i32.
5454       if (NumSignBits > OpBits-MidBits)
5455         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
5456     }
5457
5458     // fold (sext (truncate x)) -> (sextinreg x).
5459     if (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
5460                                                  N0.getValueType())) {
5461       if (OpBits < DestBits)
5462         Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N0), VT, Op);
5463       else if (OpBits > DestBits)
5464         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT, Op);
5465       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, Op,
5466                          DAG.getValueType(N0.getValueType()));
5467     }
5468   }
5469
5470   // fold (sext (load x)) -> (sext (truncate (sextload x)))
5471   // Only generate vector extloads when 1) they're legal, and 2) they are
5472   // deemed desirable by the target.
5473   if (ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5474       ((!LegalOperations && !VT.isVector() &&
5475         !cast<LoadSDNode>(N0)->isVolatile()) ||
5476        TLI.isLoadExtLegal(ISD::SEXTLOAD, VT, N0.getValueType()))) {
5477     bool DoXform = true;
5478     SmallVector<SDNode*, 4> SetCCs;
5479     if (!N0.hasOneUse())
5480       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::SIGN_EXTEND, SetCCs, TLI);
5481     if (VT.isVector())
5482       DoXform &= TLI.isVectorLoadExtDesirable(SDValue(N, 0));
5483     if (DoXform) {
5484       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5485       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5486                                        LN0->getChain(),
5487                                        LN0->getBasePtr(), N0.getValueType(),
5488                                        LN0->getMemOperand());
5489       CombineTo(N, ExtLoad);
5490       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5491                                   N0.getValueType(), ExtLoad);
5492       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
5493       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5494                       ISD::SIGN_EXTEND);
5495       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5496     }
5497   }
5498
5499   // fold (sext (load x)) to multiple smaller sextloads.
5500   // Only on illegal but splittable vectors.
5501   if (SDValue ExtLoad = CombineExtLoad(N))
5502     return ExtLoad;
5503
5504   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
5505   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
5506   if ((ISD::isSEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
5507       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
5508     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5509     EVT MemVT = LN0->getMemoryVT();
5510     if ((!LegalOperations && !LN0->isVolatile()) ||
5511         TLI.isLoadExtLegal(ISD::SEXTLOAD, VT, MemVT)) {
5512       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5513                                        LN0->getChain(),
5514                                        LN0->getBasePtr(), MemVT,
5515                                        LN0->getMemOperand());
5516       CombineTo(N, ExtLoad);
5517       CombineTo(N0.getNode(),
5518                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5519                             N0.getValueType(), ExtLoad),
5520                 ExtLoad.getValue(1));
5521       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5522     }
5523   }
5524
5525   // fold (sext (and/or/xor (load x), cst)) ->
5526   //      (and/or/xor (sextload x), (sext cst))
5527   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
5528        N0.getOpcode() == ISD::XOR) &&
5529       isa<LoadSDNode>(N0.getOperand(0)) &&
5530       N0.getOperand(1).getOpcode() == ISD::Constant &&
5531       TLI.isLoadExtLegal(ISD::SEXTLOAD, VT, N0.getValueType()) &&
5532       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
5533     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
5534     if (LN0->getExtensionType() != ISD::ZEXTLOAD && LN0->isUnindexed()) {
5535       bool DoXform = true;
5536       SmallVector<SDNode*, 4> SetCCs;
5537       if (!N0.hasOneUse())
5538         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::SIGN_EXTEND,
5539                                           SetCCs, TLI);
5540       if (DoXform) {
5541         SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(LN0), VT,
5542                                          LN0->getChain(), LN0->getBasePtr(),
5543                                          LN0->getMemoryVT(),
5544                                          LN0->getMemOperand());
5545         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5546         Mask = Mask.sext(VT.getSizeInBits());
5547         SDValue And = DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
5548                                   ExtLoad, DAG.getConstant(Mask, VT));
5549         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
5550                                     SDLoc(N0.getOperand(0)),
5551                                     N0.getOperand(0).getValueType(), ExtLoad);
5552         CombineTo(N, And);
5553         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
5554         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5555                         ISD::SIGN_EXTEND);
5556         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5557       }
5558     }
5559   }
5560
5561   if (N0.getOpcode() == ISD::SETCC) {
5562     EVT N0VT = N0.getOperand(0).getValueType();
5563     // sext(setcc) -> sext_in_reg(vsetcc) for vectors.
5564     // Only do this before legalize for now.
5565     if (VT.isVector() && !LegalOperations &&
5566         TLI.getBooleanContents(N0VT) ==
5567             TargetLowering::ZeroOrNegativeOneBooleanContent) {
5568       // On some architectures (such as SSE/NEON/etc) the SETCC result type is
5569       // of the same size as the compared operands. Only optimize sext(setcc())
5570       // if this is the case.
5571       EVT SVT = getSetCCResultType(N0VT);
5572
5573       // We know that the # elements of the results is the same as the
5574       // # elements of the compare (and the # elements of the compare result
5575       // for that matter).  Check to see that they are the same size.  If so,
5576       // we know that the element size of the sext'd result matches the
5577       // element size of the compare operands.
5578       if (VT.getSizeInBits() == SVT.getSizeInBits())
5579         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
5580                              N0.getOperand(1),
5581                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
5582
5583       // If the desired elements are smaller or larger than the source
5584       // elements we can use a matching integer vector type and then
5585       // truncate/sign extend
5586       EVT MatchingVectorType = N0VT.changeVectorElementTypeToInteger();
5587       if (SVT == MatchingVectorType) {
5588         SDValue VsetCC = DAG.getSetCC(SDLoc(N), MatchingVectorType,
5589                                N0.getOperand(0), N0.getOperand(1),
5590                                cast<CondCodeSDNode>(N0.getOperand(2))->get());
5591         return DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT);
5592       }
5593     }
5594
5595     // sext(setcc x, y, cc) -> (select (setcc x, y, cc), -1, 0)
5596     unsigned ElementWidth = VT.getScalarType().getSizeInBits();
5597     SDValue NegOne =
5598       DAG.getConstant(APInt::getAllOnesValue(ElementWidth), VT);
5599     SDValue SCC =
5600       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
5601                        NegOne, DAG.getConstant(0, VT),
5602                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
5603     if (SCC.getNode()) return SCC;
5604
5605     if (!VT.isVector()) {
5606       EVT SetCCVT = getSetCCResultType(N0.getOperand(0).getValueType());
5607       if (!LegalOperations || TLI.isOperationLegal(ISD::SETCC, SetCCVT)) {
5608         SDLoc DL(N);
5609         ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
5610         SDValue SetCC = DAG.getSetCC(DL, SetCCVT,
5611                                      N0.getOperand(0), N0.getOperand(1), CC);
5612         return DAG.getSelect(DL, VT, SetCC,
5613                              NegOne, DAG.getConstant(0, VT));
5614       }
5615     }
5616   }
5617
5618   // fold (sext x) -> (zext x) if the sign bit is known zero.
5619   if ((!LegalOperations || TLI.isOperationLegal(ISD::ZERO_EXTEND, VT)) &&
5620       DAG.SignBitIsZero(N0))
5621     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, N0);
5622
5623   return SDValue();
5624 }
5625
5626 // isTruncateOf - If N is a truncate of some other value, return true, record
5627 // the value being truncated in Op and which of Op's bits are zero in KnownZero.
5628 // This function computes KnownZero to avoid a duplicated call to
5629 // computeKnownBits in the caller.
5630 static bool isTruncateOf(SelectionDAG &DAG, SDValue N, SDValue &Op,
5631                          APInt &KnownZero) {
5632   APInt KnownOne;
5633   if (N->getOpcode() == ISD::TRUNCATE) {
5634     Op = N->getOperand(0);
5635     DAG.computeKnownBits(Op, KnownZero, KnownOne);
5636     return true;
5637   }
5638
5639   if (N->getOpcode() != ISD::SETCC || N->getValueType(0) != MVT::i1 ||
5640       cast<CondCodeSDNode>(N->getOperand(2))->get() != ISD::SETNE)
5641     return false;
5642
5643   SDValue Op0 = N->getOperand(0);
5644   SDValue Op1 = N->getOperand(1);
5645   assert(Op0.getValueType() == Op1.getValueType());
5646
5647   ConstantSDNode *COp0 = dyn_cast<ConstantSDNode>(Op0);
5648   ConstantSDNode *COp1 = dyn_cast<ConstantSDNode>(Op1);
5649   if (COp0 && COp0->isNullValue())
5650     Op = Op1;
5651   else if (COp1 && COp1->isNullValue())
5652     Op = Op0;
5653   else
5654     return false;
5655
5656   DAG.computeKnownBits(Op, KnownZero, KnownOne);
5657
5658   if (!(KnownZero | APInt(Op.getValueSizeInBits(), 1)).isAllOnesValue())
5659     return false;
5660
5661   return true;
5662 }
5663
5664 SDValue DAGCombiner::visitZERO_EXTEND(SDNode *N) {
5665   SDValue N0 = N->getOperand(0);
5666   EVT VT = N->getValueType(0);
5667
5668   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
5669                                               LegalOperations))
5670     return SDValue(Res, 0);
5671
5672   // fold (zext (zext x)) -> (zext x)
5673   // fold (zext (aext x)) -> (zext x)
5674   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
5675     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT,
5676                        N0.getOperand(0));
5677
5678   // fold (zext (truncate x)) -> (zext x) or
5679   //      (zext (truncate x)) -> (truncate x)
5680   // This is valid when the truncated bits of x are already zero.
5681   // FIXME: We should extend this to work for vectors too.
5682   SDValue Op;
5683   APInt KnownZero;
5684   if (!VT.isVector() && isTruncateOf(DAG, N0, Op, KnownZero)) {
5685     APInt TruncatedBits =
5686       (Op.getValueSizeInBits() == N0.getValueSizeInBits()) ?
5687       APInt(Op.getValueSizeInBits(), 0) :
5688       APInt::getBitsSet(Op.getValueSizeInBits(),
5689                         N0.getValueSizeInBits(),
5690                         std::min(Op.getValueSizeInBits(),
5691                                  VT.getSizeInBits()));
5692     if (TruncatedBits == (KnownZero & TruncatedBits)) {
5693       if (VT.bitsGT(Op.getValueType()))
5694         return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, Op);
5695       if (VT.bitsLT(Op.getValueType()))
5696         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
5697
5698       return Op;
5699     }
5700   }
5701
5702   // fold (zext (truncate (load x))) -> (zext (smaller load x))
5703   // fold (zext (truncate (srl (load x), c))) -> (zext (small load (x+c/n)))
5704   if (N0.getOpcode() == ISD::TRUNCATE) {
5705     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5706     if (NarrowLoad.getNode()) {
5707       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5708       if (NarrowLoad.getNode() != N0.getNode()) {
5709         CombineTo(N0.getNode(), NarrowLoad);
5710         // CombineTo deleted the truncate, if needed, but not what's under it.
5711         AddToWorklist(oye);
5712       }
5713       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5714     }
5715   }
5716
5717   // fold (zext (truncate x)) -> (and x, mask)
5718   if (N0.getOpcode() == ISD::TRUNCATE &&
5719       (!LegalOperations || TLI.isOperationLegal(ISD::AND, VT))) {
5720
5721     // fold (zext (truncate (load x))) -> (zext (smaller load x))
5722     // fold (zext (truncate (srl (load x), c))) -> (zext (smaller load (x+c/n)))
5723     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5724     if (NarrowLoad.getNode()) {
5725       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5726       if (NarrowLoad.getNode() != N0.getNode()) {
5727         CombineTo(N0.getNode(), NarrowLoad);
5728         // CombineTo deleted the truncate, if needed, but not what's under it.
5729         AddToWorklist(oye);
5730       }
5731       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5732     }
5733
5734     SDValue Op = N0.getOperand(0);
5735     if (Op.getValueType().bitsLT(VT)) {
5736       Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, Op);
5737       AddToWorklist(Op.getNode());
5738     } else if (Op.getValueType().bitsGT(VT)) {
5739       Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
5740       AddToWorklist(Op.getNode());
5741     }
5742     return DAG.getZeroExtendInReg(Op, SDLoc(N),
5743                                   N0.getValueType().getScalarType());
5744   }
5745
5746   // Fold (zext (and (trunc x), cst)) -> (and x, cst),
5747   // if either of the casts is not free.
5748   if (N0.getOpcode() == ISD::AND &&
5749       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
5750       N0.getOperand(1).getOpcode() == ISD::Constant &&
5751       (!TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
5752                            N0.getValueType()) ||
5753        !TLI.isZExtFree(N0.getValueType(), VT))) {
5754     SDValue X = N0.getOperand(0).getOperand(0);
5755     if (X.getValueType().bitsLT(VT)) {
5756       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(X), VT, X);
5757     } else if (X.getValueType().bitsGT(VT)) {
5758       X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
5759     }
5760     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5761     Mask = Mask.zext(VT.getSizeInBits());
5762     return DAG.getNode(ISD::AND, SDLoc(N), VT,
5763                        X, DAG.getConstant(Mask, VT));
5764   }
5765
5766   // fold (zext (load x)) -> (zext (truncate (zextload x)))
5767   // Only generate vector extloads when 1) they're legal, and 2) they are
5768   // deemed desirable by the target.
5769   if (ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5770       ((!LegalOperations && !VT.isVector() &&
5771         !cast<LoadSDNode>(N0)->isVolatile()) ||
5772        TLI.isLoadExtLegal(ISD::ZEXTLOAD, VT, N0.getValueType()))) {
5773     bool DoXform = true;
5774     SmallVector<SDNode*, 4> SetCCs;
5775     if (!N0.hasOneUse())
5776       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ZERO_EXTEND, SetCCs, TLI);
5777     if (VT.isVector())
5778       DoXform &= TLI.isVectorLoadExtDesirable(SDValue(N, 0));
5779     if (DoXform) {
5780       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5781       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
5782                                        LN0->getChain(),
5783                                        LN0->getBasePtr(), N0.getValueType(),
5784                                        LN0->getMemOperand());
5785       CombineTo(N, ExtLoad);
5786       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5787                                   N0.getValueType(), ExtLoad);
5788       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
5789
5790       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5791                       ISD::ZERO_EXTEND);
5792       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5793     }
5794   }
5795
5796   // fold (zext (load x)) to multiple smaller zextloads.
5797   // Only on illegal but splittable vectors.
5798   if (SDValue ExtLoad = CombineExtLoad(N))
5799     return ExtLoad;
5800
5801   // fold (zext (and/or/xor (load x), cst)) ->
5802   //      (and/or/xor (zextload x), (zext cst))
5803   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
5804        N0.getOpcode() == ISD::XOR) &&
5805       isa<LoadSDNode>(N0.getOperand(0)) &&
5806       N0.getOperand(1).getOpcode() == ISD::Constant &&
5807       TLI.isLoadExtLegal(ISD::ZEXTLOAD, VT, N0.getValueType()) &&
5808       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
5809     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
5810     if (LN0->getExtensionType() != ISD::SEXTLOAD && LN0->isUnindexed()) {
5811       bool DoXform = true;
5812       SmallVector<SDNode*, 4> SetCCs;
5813       if (!N0.hasOneUse())
5814         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::ZERO_EXTEND,
5815                                           SetCCs, TLI);
5816       if (DoXform) {
5817         SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), VT,
5818                                          LN0->getChain(), LN0->getBasePtr(),
5819                                          LN0->getMemoryVT(),
5820                                          LN0->getMemOperand());
5821         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5822         Mask = Mask.zext(VT.getSizeInBits());
5823         SDValue And = DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
5824                                   ExtLoad, DAG.getConstant(Mask, VT));
5825         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
5826                                     SDLoc(N0.getOperand(0)),
5827                                     N0.getOperand(0).getValueType(), ExtLoad);
5828         CombineTo(N, And);
5829         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
5830         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5831                         ISD::ZERO_EXTEND);
5832         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5833       }
5834     }
5835   }
5836
5837   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
5838   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
5839   if ((ISD::isZEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
5840       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
5841     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5842     EVT MemVT = LN0->getMemoryVT();
5843     if ((!LegalOperations && !LN0->isVolatile()) ||
5844         TLI.isLoadExtLegal(ISD::ZEXTLOAD, VT, MemVT)) {
5845       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
5846                                        LN0->getChain(),
5847                                        LN0->getBasePtr(), MemVT,
5848                                        LN0->getMemOperand());
5849       CombineTo(N, ExtLoad);
5850       CombineTo(N0.getNode(),
5851                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0), N0.getValueType(),
5852                             ExtLoad),
5853                 ExtLoad.getValue(1));
5854       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5855     }
5856   }
5857
5858   if (N0.getOpcode() == ISD::SETCC) {
5859     if (!LegalOperations && VT.isVector() &&
5860         N0.getValueType().getVectorElementType() == MVT::i1) {
5861       EVT N0VT = N0.getOperand(0).getValueType();
5862       if (getSetCCResultType(N0VT) == N0.getValueType())
5863         return SDValue();
5864
5865       // zext(setcc) -> (and (vsetcc), (1, 1, ...) for vectors.
5866       // Only do this before legalize for now.
5867       EVT EltVT = VT.getVectorElementType();
5868       SmallVector<SDValue,8> OneOps(VT.getVectorNumElements(),
5869                                     DAG.getConstant(1, EltVT));
5870       if (VT.getSizeInBits() == N0VT.getSizeInBits())
5871         // We know that the # elements of the results is the same as the
5872         // # elements of the compare (and the # elements of the compare result
5873         // for that matter).  Check to see that they are the same size.  If so,
5874         // we know that the element size of the sext'd result matches the
5875         // element size of the compare operands.
5876         return DAG.getNode(ISD::AND, SDLoc(N), VT,
5877                            DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
5878                                          N0.getOperand(1),
5879                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
5880                            DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT,
5881                                        OneOps));
5882
5883       // If the desired elements are smaller or larger than the source
5884       // elements we can use a matching integer vector type and then
5885       // truncate/sign extend
5886       EVT MatchingElementType =
5887         EVT::getIntegerVT(*DAG.getContext(),
5888                           N0VT.getScalarType().getSizeInBits());
5889       EVT MatchingVectorType =
5890         EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
5891                          N0VT.getVectorNumElements());
5892       SDValue VsetCC =
5893         DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
5894                       N0.getOperand(1),
5895                       cast<CondCodeSDNode>(N0.getOperand(2))->get());
5896       return DAG.getNode(ISD::AND, SDLoc(N), VT,
5897                          DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT),
5898                          DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, OneOps));
5899     }
5900
5901     // zext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
5902     SDValue SCC =
5903       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
5904                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
5905                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
5906     if (SCC.getNode()) return SCC;
5907   }
5908
5909   // (zext (shl (zext x), cst)) -> (shl (zext x), cst)
5910   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL) &&
5911       isa<ConstantSDNode>(N0.getOperand(1)) &&
5912       N0.getOperand(0).getOpcode() == ISD::ZERO_EXTEND &&
5913       N0.hasOneUse()) {
5914     SDValue ShAmt = N0.getOperand(1);
5915     unsigned ShAmtVal = cast<ConstantSDNode>(ShAmt)->getZExtValue();
5916     if (N0.getOpcode() == ISD::SHL) {
5917       SDValue InnerZExt = N0.getOperand(0);
5918       // If the original shl may be shifting out bits, do not perform this
5919       // transformation.
5920       unsigned KnownZeroBits = InnerZExt.getValueType().getSizeInBits() -
5921         InnerZExt.getOperand(0).getValueType().getSizeInBits();
5922       if (ShAmtVal > KnownZeroBits)
5923         return SDValue();
5924     }
5925
5926     SDLoc DL(N);
5927
5928     // Ensure that the shift amount is wide enough for the shifted value.
5929     if (VT.getSizeInBits() >= 256)
5930       ShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, ShAmt);
5931
5932     return DAG.getNode(N0.getOpcode(), DL, VT,
5933                        DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0)),
5934                        ShAmt);
5935   }
5936
5937   return SDValue();
5938 }
5939
5940 SDValue DAGCombiner::visitANY_EXTEND(SDNode *N) {
5941   SDValue N0 = N->getOperand(0);
5942   EVT VT = N->getValueType(0);
5943
5944   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
5945                                               LegalOperations))
5946     return SDValue(Res, 0);
5947
5948   // fold (aext (aext x)) -> (aext x)
5949   // fold (aext (zext x)) -> (zext x)
5950   // fold (aext (sext x)) -> (sext x)
5951   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
5952       N0.getOpcode() == ISD::ZERO_EXTEND ||
5953       N0.getOpcode() == ISD::SIGN_EXTEND)
5954     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, N0.getOperand(0));
5955
5956   // fold (aext (truncate (load x))) -> (aext (smaller load x))
5957   // fold (aext (truncate (srl (load x), c))) -> (aext (small load (x+c/n)))
5958   if (N0.getOpcode() == ISD::TRUNCATE) {
5959     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5960     if (NarrowLoad.getNode()) {
5961       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5962       if (NarrowLoad.getNode() != N0.getNode()) {
5963         CombineTo(N0.getNode(), NarrowLoad);
5964         // CombineTo deleted the truncate, if needed, but not what's under it.
5965         AddToWorklist(oye);
5966       }
5967       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5968     }
5969   }
5970
5971   // fold (aext (truncate x))
5972   if (N0.getOpcode() == ISD::TRUNCATE) {
5973     SDValue TruncOp = N0.getOperand(0);
5974     if (TruncOp.getValueType() == VT)
5975       return TruncOp; // x iff x size == zext size.
5976     if (TruncOp.getValueType().bitsGT(VT))
5977       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, TruncOp);
5978     return DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, TruncOp);
5979   }
5980
5981   // Fold (aext (and (trunc x), cst)) -> (and x, cst)
5982   // if the trunc is not free.
5983   if (N0.getOpcode() == ISD::AND &&
5984       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
5985       N0.getOperand(1).getOpcode() == ISD::Constant &&
5986       !TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
5987                           N0.getValueType())) {
5988     SDValue X = N0.getOperand(0).getOperand(0);
5989     if (X.getValueType().bitsLT(VT)) {
5990       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, X);
5991     } else if (X.getValueType().bitsGT(VT)) {
5992       X = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, X);
5993     }
5994     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5995     Mask = Mask.zext(VT.getSizeInBits());
5996     return DAG.getNode(ISD::AND, SDLoc(N), VT,
5997                        X, DAG.getConstant(Mask, VT));
5998   }
5999
6000   // fold (aext (load x)) -> (aext (truncate (extload x)))
6001   // None of the supported targets knows how to perform load and any_ext
6002   // on vectors in one instruction.  We only perform this transformation on
6003   // scalars.
6004   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
6005       ISD::isUNINDEXEDLoad(N0.getNode()) &&
6006       TLI.isLoadExtLegal(ISD::EXTLOAD, VT, N0.getValueType())) {
6007     bool DoXform = true;
6008     SmallVector<SDNode*, 4> SetCCs;
6009     if (!N0.hasOneUse())
6010       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ANY_EXTEND, SetCCs, TLI);
6011     if (DoXform) {
6012       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6013       SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
6014                                        LN0->getChain(),
6015                                        LN0->getBasePtr(), N0.getValueType(),
6016                                        LN0->getMemOperand());
6017       CombineTo(N, ExtLoad);
6018       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
6019                                   N0.getValueType(), ExtLoad);
6020       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
6021       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
6022                       ISD::ANY_EXTEND);
6023       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6024     }
6025   }
6026
6027   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
6028   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
6029   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
6030   if (N0.getOpcode() == ISD::LOAD &&
6031       !ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
6032       N0.hasOneUse()) {
6033     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6034     ISD::LoadExtType ExtType = LN0->getExtensionType();
6035     EVT MemVT = LN0->getMemoryVT();
6036     if (!LegalOperations || TLI.isLoadExtLegal(ExtType, VT, MemVT)) {
6037       SDValue ExtLoad = DAG.getExtLoad(ExtType, SDLoc(N),
6038                                        VT, LN0->getChain(), LN0->getBasePtr(),
6039                                        MemVT, LN0->getMemOperand());
6040       CombineTo(N, ExtLoad);
6041       CombineTo(N0.getNode(),
6042                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
6043                             N0.getValueType(), ExtLoad),
6044                 ExtLoad.getValue(1));
6045       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6046     }
6047   }
6048
6049   if (N0.getOpcode() == ISD::SETCC) {
6050     // For vectors:
6051     // aext(setcc) -> vsetcc
6052     // aext(setcc) -> truncate(vsetcc)
6053     // aext(setcc) -> aext(vsetcc)
6054     // Only do this before legalize for now.
6055     if (VT.isVector() && !LegalOperations) {
6056       EVT N0VT = N0.getOperand(0).getValueType();
6057         // We know that the # elements of the results is the same as the
6058         // # elements of the compare (and the # elements of the compare result
6059         // for that matter).  Check to see that they are the same size.  If so,
6060         // we know that the element size of the sext'd result matches the
6061         // element size of the compare operands.
6062       if (VT.getSizeInBits() == N0VT.getSizeInBits())
6063         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
6064                              N0.getOperand(1),
6065                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
6066       // If the desired elements are smaller or larger than the source
6067       // elements we can use a matching integer vector type and then
6068       // truncate/any extend
6069       else {
6070         EVT MatchingVectorType = N0VT.changeVectorElementTypeToInteger();
6071         SDValue VsetCC =
6072           DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
6073                         N0.getOperand(1),
6074                         cast<CondCodeSDNode>(N0.getOperand(2))->get());
6075         return DAG.getAnyExtOrTrunc(VsetCC, SDLoc(N), VT);
6076       }
6077     }
6078
6079     // aext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
6080     SDValue SCC =
6081       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
6082                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
6083                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
6084     if (SCC.getNode())
6085       return SCC;
6086   }
6087
6088   return SDValue();
6089 }
6090
6091 /// See if the specified operand can be simplified with the knowledge that only
6092 /// the bits specified by Mask are used.  If so, return the simpler operand,
6093 /// otherwise return a null SDValue.
6094 SDValue DAGCombiner::GetDemandedBits(SDValue V, const APInt &Mask) {
6095   switch (V.getOpcode()) {
6096   default: break;
6097   case ISD::Constant: {
6098     const ConstantSDNode *CV = cast<ConstantSDNode>(V.getNode());
6099     assert(CV && "Const value should be ConstSDNode.");
6100     const APInt &CVal = CV->getAPIntValue();
6101     APInt NewVal = CVal & Mask;
6102     if (NewVal != CVal)
6103       return DAG.getConstant(NewVal, V.getValueType());
6104     break;
6105   }
6106   case ISD::OR:
6107   case ISD::XOR:
6108     // If the LHS or RHS don't contribute bits to the or, drop them.
6109     if (DAG.MaskedValueIsZero(V.getOperand(0), Mask))
6110       return V.getOperand(1);
6111     if (DAG.MaskedValueIsZero(V.getOperand(1), Mask))
6112       return V.getOperand(0);
6113     break;
6114   case ISD::SRL:
6115     // Only look at single-use SRLs.
6116     if (!V.getNode()->hasOneUse())
6117       break;
6118     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(V.getOperand(1))) {
6119       // See if we can recursively simplify the LHS.
6120       unsigned Amt = RHSC->getZExtValue();
6121
6122       // Watch out for shift count overflow though.
6123       if (Amt >= Mask.getBitWidth()) break;
6124       APInt NewMask = Mask << Amt;
6125       SDValue SimplifyLHS = GetDemandedBits(V.getOperand(0), NewMask);
6126       if (SimplifyLHS.getNode())
6127         return DAG.getNode(ISD::SRL, SDLoc(V), V.getValueType(),
6128                            SimplifyLHS, V.getOperand(1));
6129     }
6130   }
6131   return SDValue();
6132 }
6133
6134 /// If the result of a wider load is shifted to right of N  bits and then
6135 /// truncated to a narrower type and where N is a multiple of number of bits of
6136 /// the narrower type, transform it to a narrower load from address + N / num of
6137 /// bits of new type. If the result is to be extended, also fold the extension
6138 /// to form a extending load.
6139 SDValue DAGCombiner::ReduceLoadWidth(SDNode *N) {
6140   unsigned Opc = N->getOpcode();
6141
6142   ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
6143   SDValue N0 = N->getOperand(0);
6144   EVT VT = N->getValueType(0);
6145   EVT ExtVT = VT;
6146
6147   // This transformation isn't valid for vector loads.
6148   if (VT.isVector())
6149     return SDValue();
6150
6151   // Special case: SIGN_EXTEND_INREG is basically truncating to ExtVT then
6152   // extended to VT.
6153   if (Opc == ISD::SIGN_EXTEND_INREG) {
6154     ExtType = ISD::SEXTLOAD;
6155     ExtVT = cast<VTSDNode>(N->getOperand(1))->getVT();
6156   } else if (Opc == ISD::SRL) {
6157     // Another special-case: SRL is basically zero-extending a narrower value.
6158     ExtType = ISD::ZEXTLOAD;
6159     N0 = SDValue(N, 0);
6160     ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1));
6161     if (!N01) return SDValue();
6162     ExtVT = EVT::getIntegerVT(*DAG.getContext(),
6163                               VT.getSizeInBits() - N01->getZExtValue());
6164   }
6165   if (LegalOperations && !TLI.isLoadExtLegal(ExtType, VT, ExtVT))
6166     return SDValue();
6167
6168   unsigned EVTBits = ExtVT.getSizeInBits();
6169
6170   // Do not generate loads of non-round integer types since these can
6171   // be expensive (and would be wrong if the type is not byte sized).
6172   if (!ExtVT.isRound())
6173     return SDValue();
6174
6175   unsigned ShAmt = 0;
6176   if (N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
6177     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
6178       ShAmt = N01->getZExtValue();
6179       // Is the shift amount a multiple of size of VT?
6180       if ((ShAmt & (EVTBits-1)) == 0) {
6181         N0 = N0.getOperand(0);
6182         // Is the load width a multiple of size of VT?
6183         if ((N0.getValueType().getSizeInBits() & (EVTBits-1)) != 0)
6184           return SDValue();
6185       }
6186
6187       // At this point, we must have a load or else we can't do the transform.
6188       if (!isa<LoadSDNode>(N0)) return SDValue();
6189
6190       // Because a SRL must be assumed to *need* to zero-extend the high bits
6191       // (as opposed to anyext the high bits), we can't combine the zextload
6192       // lowering of SRL and an sextload.
6193       if (cast<LoadSDNode>(N0)->getExtensionType() == ISD::SEXTLOAD)
6194         return SDValue();
6195
6196       // If the shift amount is larger than the input type then we're not
6197       // accessing any of the loaded bytes.  If the load was a zextload/extload
6198       // then the result of the shift+trunc is zero/undef (handled elsewhere).
6199       if (ShAmt >= cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits())
6200         return SDValue();
6201     }
6202   }
6203
6204   // If the load is shifted left (and the result isn't shifted back right),
6205   // we can fold the truncate through the shift.
6206   unsigned ShLeftAmt = 0;
6207   if (ShAmt == 0 && N0.getOpcode() == ISD::SHL && N0.hasOneUse() &&
6208       ExtVT == VT && TLI.isNarrowingProfitable(N0.getValueType(), VT)) {
6209     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
6210       ShLeftAmt = N01->getZExtValue();
6211       N0 = N0.getOperand(0);
6212     }
6213   }
6214
6215   // If we haven't found a load, we can't narrow it.  Don't transform one with
6216   // multiple uses, this would require adding a new load.
6217   if (!isa<LoadSDNode>(N0) || !N0.hasOneUse())
6218     return SDValue();
6219
6220   // Don't change the width of a volatile load.
6221   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6222   if (LN0->isVolatile())
6223     return SDValue();
6224
6225   // Verify that we are actually reducing a load width here.
6226   if (LN0->getMemoryVT().getSizeInBits() < EVTBits)
6227     return SDValue();
6228
6229   // For the transform to be legal, the load must produce only two values
6230   // (the value loaded and the chain).  Don't transform a pre-increment
6231   // load, for example, which produces an extra value.  Otherwise the
6232   // transformation is not equivalent, and the downstream logic to replace
6233   // uses gets things wrong.
6234   if (LN0->getNumValues() > 2)
6235     return SDValue();
6236
6237   // If the load that we're shrinking is an extload and we're not just
6238   // discarding the extension we can't simply shrink the load. Bail.
6239   // TODO: It would be possible to merge the extensions in some cases.
6240   if (LN0->getExtensionType() != ISD::NON_EXTLOAD &&
6241       LN0->getMemoryVT().getSizeInBits() < ExtVT.getSizeInBits() + ShAmt)
6242     return SDValue();
6243
6244   if (!TLI.shouldReduceLoadWidth(LN0, ExtType, ExtVT))
6245     return SDValue();
6246
6247   EVT PtrType = N0.getOperand(1).getValueType();
6248
6249   if (PtrType == MVT::Untyped || PtrType.isExtended())
6250     // It's not possible to generate a constant of extended or untyped type.
6251     return SDValue();
6252
6253   // For big endian targets, we need to adjust the offset to the pointer to
6254   // load the correct bytes.
6255   if (TLI.isBigEndian()) {
6256     unsigned LVTStoreBits = LN0->getMemoryVT().getStoreSizeInBits();
6257     unsigned EVTStoreBits = ExtVT.getStoreSizeInBits();
6258     ShAmt = LVTStoreBits - EVTStoreBits - ShAmt;
6259   }
6260
6261   uint64_t PtrOff = ShAmt / 8;
6262   unsigned NewAlign = MinAlign(LN0->getAlignment(), PtrOff);
6263   SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LN0),
6264                                PtrType, LN0->getBasePtr(),
6265                                DAG.getConstant(PtrOff, PtrType));
6266   AddToWorklist(NewPtr.getNode());
6267
6268   SDValue Load;
6269   if (ExtType == ISD::NON_EXTLOAD)
6270     Load =  DAG.getLoad(VT, SDLoc(N0), LN0->getChain(), NewPtr,
6271                         LN0->getPointerInfo().getWithOffset(PtrOff),
6272                         LN0->isVolatile(), LN0->isNonTemporal(),
6273                         LN0->isInvariant(), NewAlign, LN0->getAAInfo());
6274   else
6275     Load = DAG.getExtLoad(ExtType, SDLoc(N0), VT, LN0->getChain(),NewPtr,
6276                           LN0->getPointerInfo().getWithOffset(PtrOff),
6277                           ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
6278                           LN0->isInvariant(), NewAlign, LN0->getAAInfo());
6279
6280   // Replace the old load's chain with the new load's chain.
6281   WorklistRemover DeadNodes(*this);
6282   DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
6283
6284   // Shift the result left, if we've swallowed a left shift.
6285   SDValue Result = Load;
6286   if (ShLeftAmt != 0) {
6287     EVT ShImmTy = getShiftAmountTy(Result.getValueType());
6288     if (!isUIntN(ShImmTy.getSizeInBits(), ShLeftAmt))
6289       ShImmTy = VT;
6290     // If the shift amount is as large as the result size (but, presumably,
6291     // no larger than the source) then the useful bits of the result are
6292     // zero; we can't simply return the shortened shift, because the result
6293     // of that operation is undefined.
6294     if (ShLeftAmt >= VT.getSizeInBits())
6295       Result = DAG.getConstant(0, VT);
6296     else
6297       Result = DAG.getNode(ISD::SHL, SDLoc(N0), VT,
6298                           Result, DAG.getConstant(ShLeftAmt, ShImmTy));
6299   }
6300
6301   // Return the new loaded value.
6302   return Result;
6303 }
6304
6305 SDValue DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
6306   SDValue N0 = N->getOperand(0);
6307   SDValue N1 = N->getOperand(1);
6308   EVT VT = N->getValueType(0);
6309   EVT EVT = cast<VTSDNode>(N1)->getVT();
6310   unsigned VTBits = VT.getScalarType().getSizeInBits();
6311   unsigned EVTBits = EVT.getScalarType().getSizeInBits();
6312
6313   // fold (sext_in_reg c1) -> c1
6314   if (isa<ConstantSDNode>(N0) || N0.getOpcode() == ISD::UNDEF)
6315     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, N0, N1);
6316
6317   // If the input is already sign extended, just drop the extension.
6318   if (DAG.ComputeNumSignBits(N0) >= VTBits-EVTBits+1)
6319     return N0;
6320
6321   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
6322   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
6323       EVT.bitsLT(cast<VTSDNode>(N0.getOperand(1))->getVT()))
6324     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
6325                        N0.getOperand(0), N1);
6326
6327   // fold (sext_in_reg (sext x)) -> (sext x)
6328   // fold (sext_in_reg (aext x)) -> (sext x)
6329   // if x is small enough.
6330   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND) {
6331     SDValue N00 = N0.getOperand(0);
6332     if (N00.getValueType().getScalarType().getSizeInBits() <= EVTBits &&
6333         (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND, VT)))
6334       return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, N00, N1);
6335   }
6336
6337   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is known zero.
6338   if (DAG.MaskedValueIsZero(N0, APInt::getBitsSet(VTBits, EVTBits-1, EVTBits)))
6339     return DAG.getZeroExtendInReg(N0, SDLoc(N), EVT);
6340
6341   // fold operands of sext_in_reg based on knowledge that the top bits are not
6342   // demanded.
6343   if (SimplifyDemandedBits(SDValue(N, 0)))
6344     return SDValue(N, 0);
6345
6346   // fold (sext_in_reg (load x)) -> (smaller sextload x)
6347   // fold (sext_in_reg (srl (load x), c)) -> (smaller sextload (x+c/evtbits))
6348   SDValue NarrowLoad = ReduceLoadWidth(N);
6349   if (NarrowLoad.getNode())
6350     return NarrowLoad;
6351
6352   // fold (sext_in_reg (srl X, 24), i8) -> (sra X, 24)
6353   // fold (sext_in_reg (srl X, 23), i8) -> (sra X, 23) iff possible.
6354   // We already fold "(sext_in_reg (srl X, 25), i8) -> srl X, 25" above.
6355   if (N0.getOpcode() == ISD::SRL) {
6356     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
6357       if (ShAmt->getZExtValue()+EVTBits <= VTBits) {
6358         // We can turn this into an SRA iff the input to the SRL is already sign
6359         // extended enough.
6360         unsigned InSignBits = DAG.ComputeNumSignBits(N0.getOperand(0));
6361         if (VTBits-(ShAmt->getZExtValue()+EVTBits) < InSignBits)
6362           return DAG.getNode(ISD::SRA, SDLoc(N), VT,
6363                              N0.getOperand(0), N0.getOperand(1));
6364       }
6365   }
6366
6367   // fold (sext_inreg (extload x)) -> (sextload x)
6368   if (ISD::isEXTLoad(N0.getNode()) &&
6369       ISD::isUNINDEXEDLoad(N0.getNode()) &&
6370       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
6371       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
6372        TLI.isLoadExtLegal(ISD::SEXTLOAD, VT, EVT))) {
6373     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6374     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
6375                                      LN0->getChain(),
6376                                      LN0->getBasePtr(), EVT,
6377                                      LN0->getMemOperand());
6378     CombineTo(N, ExtLoad);
6379     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
6380     AddToWorklist(ExtLoad.getNode());
6381     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6382   }
6383   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
6384   if (ISD::isZEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
6385       N0.hasOneUse() &&
6386       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
6387       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
6388        TLI.isLoadExtLegal(ISD::SEXTLOAD, VT, EVT))) {
6389     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6390     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
6391                                      LN0->getChain(),
6392                                      LN0->getBasePtr(), EVT,
6393                                      LN0->getMemOperand());
6394     CombineTo(N, ExtLoad);
6395     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
6396     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6397   }
6398
6399   // Form (sext_inreg (bswap >> 16)) or (sext_inreg (rotl (bswap) 16))
6400   if (EVTBits <= 16 && N0.getOpcode() == ISD::OR) {
6401     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
6402                                        N0.getOperand(1), false);
6403     if (BSwap.getNode())
6404       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
6405                          BSwap, N1);
6406   }
6407
6408   // Fold a sext_inreg of a build_vector of ConstantSDNodes or undefs
6409   // into a build_vector.
6410   if (ISD::isBuildVectorOfConstantSDNodes(N0.getNode())) {
6411     SmallVector<SDValue, 8> Elts;
6412     unsigned NumElts = N0->getNumOperands();
6413     unsigned ShAmt = VTBits - EVTBits;
6414
6415     for (unsigned i = 0; i != NumElts; ++i) {
6416       SDValue Op = N0->getOperand(i);
6417       if (Op->getOpcode() == ISD::UNDEF) {
6418         Elts.push_back(Op);
6419         continue;
6420       }
6421
6422       ConstantSDNode *CurrentND = cast<ConstantSDNode>(Op);
6423       const APInt &C = APInt(VTBits, CurrentND->getAPIntValue().getZExtValue());
6424       Elts.push_back(DAG.getConstant(C.shl(ShAmt).ashr(ShAmt).getZExtValue(),
6425                                      Op.getValueType()));
6426     }
6427
6428     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Elts);
6429   }
6430
6431   return SDValue();
6432 }
6433
6434 SDValue DAGCombiner::visitTRUNCATE(SDNode *N) {
6435   SDValue N0 = N->getOperand(0);
6436   EVT VT = N->getValueType(0);
6437   bool isLE = TLI.isLittleEndian();
6438
6439   // noop truncate
6440   if (N0.getValueType() == N->getValueType(0))
6441     return N0;
6442   // fold (truncate c1) -> c1
6443   if (isa<ConstantSDNode>(N0))
6444     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0);
6445   // fold (truncate (truncate x)) -> (truncate x)
6446   if (N0.getOpcode() == ISD::TRUNCATE)
6447     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
6448   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
6449   if (N0.getOpcode() == ISD::ZERO_EXTEND ||
6450       N0.getOpcode() == ISD::SIGN_EXTEND ||
6451       N0.getOpcode() == ISD::ANY_EXTEND) {
6452     if (N0.getOperand(0).getValueType().bitsLT(VT))
6453       // if the source is smaller than the dest, we still need an extend
6454       return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
6455                          N0.getOperand(0));
6456     if (N0.getOperand(0).getValueType().bitsGT(VT))
6457       // if the source is larger than the dest, than we just need the truncate
6458       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
6459     // if the source and dest are the same type, we can drop both the extend
6460     // and the truncate.
6461     return N0.getOperand(0);
6462   }
6463
6464   // Fold extract-and-trunc into a narrow extract. For example:
6465   //   i64 x = EXTRACT_VECTOR_ELT(v2i64 val, i32 1)
6466   //   i32 y = TRUNCATE(i64 x)
6467   //        -- becomes --
6468   //   v16i8 b = BITCAST (v2i64 val)
6469   //   i8 x = EXTRACT_VECTOR_ELT(v16i8 b, i32 8)
6470   //
6471   // Note: We only run this optimization after type legalization (which often
6472   // creates this pattern) and before operation legalization after which
6473   // we need to be more careful about the vector instructions that we generate.
6474   if (N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
6475       LegalTypes && !LegalOperations && N0->hasOneUse() && VT != MVT::i1) {
6476
6477     EVT VecTy = N0.getOperand(0).getValueType();
6478     EVT ExTy = N0.getValueType();
6479     EVT TrTy = N->getValueType(0);
6480
6481     unsigned NumElem = VecTy.getVectorNumElements();
6482     unsigned SizeRatio = ExTy.getSizeInBits()/TrTy.getSizeInBits();
6483
6484     EVT NVT = EVT::getVectorVT(*DAG.getContext(), TrTy, SizeRatio * NumElem);
6485     assert(NVT.getSizeInBits() == VecTy.getSizeInBits() && "Invalid Size");
6486
6487     SDValue EltNo = N0->getOperand(1);
6488     if (isa<ConstantSDNode>(EltNo) && isTypeLegal(NVT)) {
6489       int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
6490       EVT IndexTy = TLI.getVectorIdxTy();
6491       int Index = isLE ? (Elt*SizeRatio) : (Elt*SizeRatio + (SizeRatio-1));
6492
6493       SDValue V = DAG.getNode(ISD::BITCAST, SDLoc(N),
6494                               NVT, N0.getOperand(0));
6495
6496       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT,
6497                          SDLoc(N), TrTy, V,
6498                          DAG.getConstant(Index, IndexTy));
6499     }
6500   }
6501
6502   // trunc (select c, a, b) -> select c, (trunc a), (trunc b)
6503   if (N0.getOpcode() == ISD::SELECT) {
6504     EVT SrcVT = N0.getValueType();
6505     if ((!LegalOperations || TLI.isOperationLegal(ISD::SELECT, SrcVT)) &&
6506         TLI.isTruncateFree(SrcVT, VT)) {
6507       SDLoc SL(N0);
6508       SDValue Cond = N0.getOperand(0);
6509       SDValue TruncOp0 = DAG.getNode(ISD::TRUNCATE, SL, VT, N0.getOperand(1));
6510       SDValue TruncOp1 = DAG.getNode(ISD::TRUNCATE, SL, VT, N0.getOperand(2));
6511       return DAG.getNode(ISD::SELECT, SDLoc(N), VT, Cond, TruncOp0, TruncOp1);
6512     }
6513   }
6514
6515   // Fold a series of buildvector, bitcast, and truncate if possible.
6516   // For example fold
6517   //   (2xi32 trunc (bitcast ((4xi32)buildvector x, x, y, y) 2xi64)) to
6518   //   (2xi32 (buildvector x, y)).
6519   if (Level == AfterLegalizeVectorOps && VT.isVector() &&
6520       N0.getOpcode() == ISD::BITCAST && N0.hasOneUse() &&
6521       N0.getOperand(0).getOpcode() == ISD::BUILD_VECTOR &&
6522       N0.getOperand(0).hasOneUse()) {
6523
6524     SDValue BuildVect = N0.getOperand(0);
6525     EVT BuildVectEltTy = BuildVect.getValueType().getVectorElementType();
6526     EVT TruncVecEltTy = VT.getVectorElementType();
6527
6528     // Check that the element types match.
6529     if (BuildVectEltTy == TruncVecEltTy) {
6530       // Now we only need to compute the offset of the truncated elements.
6531       unsigned BuildVecNumElts =  BuildVect.getNumOperands();
6532       unsigned TruncVecNumElts = VT.getVectorNumElements();
6533       unsigned TruncEltOffset = BuildVecNumElts / TruncVecNumElts;
6534
6535       assert((BuildVecNumElts % TruncVecNumElts) == 0 &&
6536              "Invalid number of elements");
6537
6538       SmallVector<SDValue, 8> Opnds;
6539       for (unsigned i = 0, e = BuildVecNumElts; i != e; i += TruncEltOffset)
6540         Opnds.push_back(BuildVect.getOperand(i));
6541
6542       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Opnds);
6543     }
6544   }
6545
6546   // See if we can simplify the input to this truncate through knowledge that
6547   // only the low bits are being used.
6548   // For example "trunc (or (shl x, 8), y)" // -> trunc y
6549   // Currently we only perform this optimization on scalars because vectors
6550   // may have different active low bits.
6551   if (!VT.isVector()) {
6552     SDValue Shorter =
6553       GetDemandedBits(N0, APInt::getLowBitsSet(N0.getValueSizeInBits(),
6554                                                VT.getSizeInBits()));
6555     if (Shorter.getNode())
6556       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Shorter);
6557   }
6558   // fold (truncate (load x)) -> (smaller load x)
6559   // fold (truncate (srl (load x), c)) -> (smaller load (x+c/evtbits))
6560   if (!LegalTypes || TLI.isTypeDesirableForOp(N0.getOpcode(), VT)) {
6561     SDValue Reduced = ReduceLoadWidth(N);
6562     if (Reduced.getNode())
6563       return Reduced;
6564     // Handle the case where the load remains an extending load even
6565     // after truncation.
6566     if (N0.hasOneUse() && ISD::isUNINDEXEDLoad(N0.getNode())) {
6567       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6568       if (!LN0->isVolatile() &&
6569           LN0->getMemoryVT().getStoreSizeInBits() < VT.getSizeInBits()) {
6570         SDValue NewLoad = DAG.getExtLoad(LN0->getExtensionType(), SDLoc(LN0),
6571                                          VT, LN0->getChain(), LN0->getBasePtr(),
6572                                          LN0->getMemoryVT(),
6573                                          LN0->getMemOperand());
6574         DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLoad.getValue(1));
6575         return NewLoad;
6576       }
6577     }
6578   }
6579   // fold (trunc (concat ... x ...)) -> (concat ..., (trunc x), ...)),
6580   // where ... are all 'undef'.
6581   if (N0.getOpcode() == ISD::CONCAT_VECTORS && !LegalTypes) {
6582     SmallVector<EVT, 8> VTs;
6583     SDValue V;
6584     unsigned Idx = 0;
6585     unsigned NumDefs = 0;
6586
6587     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
6588       SDValue X = N0.getOperand(i);
6589       if (X.getOpcode() != ISD::UNDEF) {
6590         V = X;
6591         Idx = i;
6592         NumDefs++;
6593       }
6594       // Stop if more than one members are non-undef.
6595       if (NumDefs > 1)
6596         break;
6597       VTs.push_back(EVT::getVectorVT(*DAG.getContext(),
6598                                      VT.getVectorElementType(),
6599                                      X.getValueType().getVectorNumElements()));
6600     }
6601
6602     if (NumDefs == 0)
6603       return DAG.getUNDEF(VT);
6604
6605     if (NumDefs == 1) {
6606       assert(V.getNode() && "The single defined operand is empty!");
6607       SmallVector<SDValue, 8> Opnds;
6608       for (unsigned i = 0, e = VTs.size(); i != e; ++i) {
6609         if (i != Idx) {
6610           Opnds.push_back(DAG.getUNDEF(VTs[i]));
6611           continue;
6612         }
6613         SDValue NV = DAG.getNode(ISD::TRUNCATE, SDLoc(V), VTs[i], V);
6614         AddToWorklist(NV.getNode());
6615         Opnds.push_back(NV);
6616       }
6617       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, Opnds);
6618     }
6619   }
6620
6621   // Simplify the operands using demanded-bits information.
6622   if (!VT.isVector() &&
6623       SimplifyDemandedBits(SDValue(N, 0)))
6624     return SDValue(N, 0);
6625
6626   return SDValue();
6627 }
6628
6629 static SDNode *getBuildPairElt(SDNode *N, unsigned i) {
6630   SDValue Elt = N->getOperand(i);
6631   if (Elt.getOpcode() != ISD::MERGE_VALUES)
6632     return Elt.getNode();
6633   return Elt.getOperand(Elt.getResNo()).getNode();
6634 }
6635
6636 /// build_pair (load, load) -> load
6637 /// if load locations are consecutive.
6638 SDValue DAGCombiner::CombineConsecutiveLoads(SDNode *N, EVT VT) {
6639   assert(N->getOpcode() == ISD::BUILD_PAIR);
6640
6641   LoadSDNode *LD1 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 0));
6642   LoadSDNode *LD2 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 1));
6643   if (!LD1 || !LD2 || !ISD::isNON_EXTLoad(LD1) || !LD1->hasOneUse() ||
6644       LD1->getAddressSpace() != LD2->getAddressSpace())
6645     return SDValue();
6646   EVT LD1VT = LD1->getValueType(0);
6647
6648   if (ISD::isNON_EXTLoad(LD2) &&
6649       LD2->hasOneUse() &&
6650       // If both are volatile this would reduce the number of volatile loads.
6651       // If one is volatile it might be ok, but play conservative and bail out.
6652       !LD1->isVolatile() &&
6653       !LD2->isVolatile() &&
6654       DAG.isConsecutiveLoad(LD2, LD1, LD1VT.getSizeInBits()/8, 1)) {
6655     unsigned Align = LD1->getAlignment();
6656     unsigned NewAlign = TLI.getDataLayout()->
6657       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
6658
6659     if (NewAlign <= Align &&
6660         (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)))
6661       return DAG.getLoad(VT, SDLoc(N), LD1->getChain(),
6662                          LD1->getBasePtr(), LD1->getPointerInfo(),
6663                          false, false, false, Align);
6664   }
6665
6666   return SDValue();
6667 }
6668
6669 SDValue DAGCombiner::visitBITCAST(SDNode *N) {
6670   SDValue N0 = N->getOperand(0);
6671   EVT VT = N->getValueType(0);
6672
6673   // If the input is a BUILD_VECTOR with all constant elements, fold this now.
6674   // Only do this before legalize, since afterward the target may be depending
6675   // on the bitconvert.
6676   // First check to see if this is all constant.
6677   if (!LegalTypes &&
6678       N0.getOpcode() == ISD::BUILD_VECTOR && N0.getNode()->hasOneUse() &&
6679       VT.isVector()) {
6680     bool isSimple = cast<BuildVectorSDNode>(N0)->isConstant();
6681
6682     EVT DestEltVT = N->getValueType(0).getVectorElementType();
6683     assert(!DestEltVT.isVector() &&
6684            "Element type of vector ValueType must not be vector!");
6685     if (isSimple)
6686       return ConstantFoldBITCASTofBUILD_VECTOR(N0.getNode(), DestEltVT);
6687   }
6688
6689   // If the input is a constant, let getNode fold it.
6690   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
6691     // If we can't allow illegal operations, we need to check that this is just
6692     // a fp -> int or int -> conversion and that the resulting operation will
6693     // be legal.
6694     if (!LegalOperations ||
6695         (isa<ConstantSDNode>(N0) && VT.isFloatingPoint() && !VT.isVector() &&
6696          TLI.isOperationLegal(ISD::ConstantFP, VT)) ||
6697         (isa<ConstantFPSDNode>(N0) && VT.isInteger() && !VT.isVector() &&
6698          TLI.isOperationLegal(ISD::Constant, VT)))
6699       return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, N0);
6700   }
6701
6702   // (conv (conv x, t1), t2) -> (conv x, t2)
6703   if (N0.getOpcode() == ISD::BITCAST)
6704     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT,
6705                        N0.getOperand(0));
6706
6707   // fold (conv (load x)) -> (load (conv*)x)
6708   // If the resultant load doesn't need a higher alignment than the original!
6709   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6710       // Do not change the width of a volatile load.
6711       !cast<LoadSDNode>(N0)->isVolatile() &&
6712       // Do not remove the cast if the types differ in endian layout.
6713       TLI.hasBigEndianPartOrdering(N0.getValueType()) ==
6714       TLI.hasBigEndianPartOrdering(VT) &&
6715       (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)) &&
6716       TLI.isLoadBitCastBeneficial(N0.getValueType(), VT)) {
6717     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6718     unsigned Align = TLI.getDataLayout()->
6719       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
6720     unsigned OrigAlign = LN0->getAlignment();
6721
6722     if (Align <= OrigAlign) {
6723       SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(),
6724                                  LN0->getBasePtr(), LN0->getPointerInfo(),
6725                                  LN0->isVolatile(), LN0->isNonTemporal(),
6726                                  LN0->isInvariant(), OrigAlign,
6727                                  LN0->getAAInfo());
6728       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
6729       return Load;
6730     }
6731   }
6732
6733   // fold (bitconvert (fneg x)) -> (xor (bitconvert x), signbit)
6734   // fold (bitconvert (fabs x)) -> (and (bitconvert x), (not signbit))
6735   // This often reduces constant pool loads.
6736   if (((N0.getOpcode() == ISD::FNEG && !TLI.isFNegFree(N0.getValueType())) ||
6737        (N0.getOpcode() == ISD::FABS && !TLI.isFAbsFree(N0.getValueType()))) &&
6738       N0.getNode()->hasOneUse() && VT.isInteger() &&
6739       !VT.isVector() && !N0.getValueType().isVector()) {
6740     SDValue NewConv = DAG.getNode(ISD::BITCAST, SDLoc(N0), VT,
6741                                   N0.getOperand(0));
6742     AddToWorklist(NewConv.getNode());
6743
6744     APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
6745     if (N0.getOpcode() == ISD::FNEG)
6746       return DAG.getNode(ISD::XOR, SDLoc(N), VT,
6747                          NewConv, DAG.getConstant(SignBit, VT));
6748     assert(N0.getOpcode() == ISD::FABS);
6749     return DAG.getNode(ISD::AND, SDLoc(N), VT,
6750                        NewConv, DAG.getConstant(~SignBit, VT));
6751   }
6752
6753   // fold (bitconvert (fcopysign cst, x)) ->
6754   //         (or (and (bitconvert x), sign), (and cst, (not sign)))
6755   // Note that we don't handle (copysign x, cst) because this can always be
6756   // folded to an fneg or fabs.
6757   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse() &&
6758       isa<ConstantFPSDNode>(N0.getOperand(0)) &&
6759       VT.isInteger() && !VT.isVector()) {
6760     unsigned OrigXWidth = N0.getOperand(1).getValueType().getSizeInBits();
6761     EVT IntXVT = EVT::getIntegerVT(*DAG.getContext(), OrigXWidth);
6762     if (isTypeLegal(IntXVT)) {
6763       SDValue X = DAG.getNode(ISD::BITCAST, SDLoc(N0),
6764                               IntXVT, N0.getOperand(1));
6765       AddToWorklist(X.getNode());
6766
6767       // If X has a different width than the result/lhs, sext it or truncate it.
6768       unsigned VTWidth = VT.getSizeInBits();
6769       if (OrigXWidth < VTWidth) {
6770         X = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, X);
6771         AddToWorklist(X.getNode());
6772       } else if (OrigXWidth > VTWidth) {
6773         // To get the sign bit in the right place, we have to shift it right
6774         // before truncating.
6775         X = DAG.getNode(ISD::SRL, SDLoc(X),
6776                         X.getValueType(), X,
6777                         DAG.getConstant(OrigXWidth-VTWidth, X.getValueType()));
6778         AddToWorklist(X.getNode());
6779         X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
6780         AddToWorklist(X.getNode());
6781       }
6782
6783       APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
6784       X = DAG.getNode(ISD::AND, SDLoc(X), VT,
6785                       X, DAG.getConstant(SignBit, VT));
6786       AddToWorklist(X.getNode());
6787
6788       SDValue Cst = DAG.getNode(ISD::BITCAST, SDLoc(N0),
6789                                 VT, N0.getOperand(0));
6790       Cst = DAG.getNode(ISD::AND, SDLoc(Cst), VT,
6791                         Cst, DAG.getConstant(~SignBit, VT));
6792       AddToWorklist(Cst.getNode());
6793
6794       return DAG.getNode(ISD::OR, SDLoc(N), VT, X, Cst);
6795     }
6796   }
6797
6798   // bitconvert(build_pair(ld, ld)) -> ld iff load locations are consecutive.
6799   if (N0.getOpcode() == ISD::BUILD_PAIR) {
6800     SDValue CombineLD = CombineConsecutiveLoads(N0.getNode(), VT);
6801     if (CombineLD.getNode())
6802       return CombineLD;
6803   }
6804
6805   return SDValue();
6806 }
6807
6808 SDValue DAGCombiner::visitBUILD_PAIR(SDNode *N) {
6809   EVT VT = N->getValueType(0);
6810   return CombineConsecutiveLoads(N, VT);
6811 }
6812
6813 /// We know that BV is a build_vector node with Constant, ConstantFP or Undef
6814 /// operands. DstEltVT indicates the destination element value type.
6815 SDValue DAGCombiner::
6816 ConstantFoldBITCASTofBUILD_VECTOR(SDNode *BV, EVT DstEltVT) {
6817   EVT SrcEltVT = BV->getValueType(0).getVectorElementType();
6818
6819   // If this is already the right type, we're done.
6820   if (SrcEltVT == DstEltVT) return SDValue(BV, 0);
6821
6822   unsigned SrcBitSize = SrcEltVT.getSizeInBits();
6823   unsigned DstBitSize = DstEltVT.getSizeInBits();
6824
6825   // If this is a conversion of N elements of one type to N elements of another
6826   // type, convert each element.  This handles FP<->INT cases.
6827   if (SrcBitSize == DstBitSize) {
6828     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
6829                               BV->getValueType(0).getVectorNumElements());
6830
6831     // Due to the FP element handling below calling this routine recursively,
6832     // we can end up with a scalar-to-vector node here.
6833     if (BV->getOpcode() == ISD::SCALAR_TO_VECTOR)
6834       return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
6835                          DAG.getNode(ISD::BITCAST, SDLoc(BV),
6836                                      DstEltVT, BV->getOperand(0)));
6837
6838     SmallVector<SDValue, 8> Ops;
6839     for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
6840       SDValue Op = BV->getOperand(i);
6841       // If the vector element type is not legal, the BUILD_VECTOR operands
6842       // are promoted and implicitly truncated.  Make that explicit here.
6843       if (Op.getValueType() != SrcEltVT)
6844         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(BV), SrcEltVT, Op);
6845       Ops.push_back(DAG.getNode(ISD::BITCAST, SDLoc(BV),
6846                                 DstEltVT, Op));
6847       AddToWorklist(Ops.back().getNode());
6848     }
6849     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT, Ops);
6850   }
6851
6852   // Otherwise, we're growing or shrinking the elements.  To avoid having to
6853   // handle annoying details of growing/shrinking FP values, we convert them to
6854   // int first.
6855   if (SrcEltVT.isFloatingPoint()) {
6856     // Convert the input float vector to a int vector where the elements are the
6857     // same sizes.
6858     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), SrcEltVT.getSizeInBits());
6859     BV = ConstantFoldBITCASTofBUILD_VECTOR(BV, IntVT).getNode();
6860     SrcEltVT = IntVT;
6861   }
6862
6863   // Now we know the input is an integer vector.  If the output is a FP type,
6864   // convert to integer first, then to FP of the right size.
6865   if (DstEltVT.isFloatingPoint()) {
6866     EVT TmpVT = EVT::getIntegerVT(*DAG.getContext(), DstEltVT.getSizeInBits());
6867     SDNode *Tmp = ConstantFoldBITCASTofBUILD_VECTOR(BV, TmpVT).getNode();
6868
6869     // Next, convert to FP elements of the same size.
6870     return ConstantFoldBITCASTofBUILD_VECTOR(Tmp, DstEltVT);
6871   }
6872
6873   // Okay, we know the src/dst types are both integers of differing types.
6874   // Handling growing first.
6875   assert(SrcEltVT.isInteger() && DstEltVT.isInteger());
6876   if (SrcBitSize < DstBitSize) {
6877     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
6878
6879     SmallVector<SDValue, 8> Ops;
6880     for (unsigned i = 0, e = BV->getNumOperands(); i != e;
6881          i += NumInputsPerOutput) {
6882       bool isLE = TLI.isLittleEndian();
6883       APInt NewBits = APInt(DstBitSize, 0);
6884       bool EltIsUndef = true;
6885       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
6886         // Shift the previously computed bits over.
6887         NewBits <<= SrcBitSize;
6888         SDValue Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
6889         if (Op.getOpcode() == ISD::UNDEF) continue;
6890         EltIsUndef = false;
6891
6892         NewBits |= cast<ConstantSDNode>(Op)->getAPIntValue().
6893                    zextOrTrunc(SrcBitSize).zext(DstBitSize);
6894       }
6895
6896       if (EltIsUndef)
6897         Ops.push_back(DAG.getUNDEF(DstEltVT));
6898       else
6899         Ops.push_back(DAG.getConstant(NewBits, DstEltVT));
6900     }
6901
6902     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT, Ops.size());
6903     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT, Ops);
6904   }
6905
6906   // Finally, this must be the case where we are shrinking elements: each input
6907   // turns into multiple outputs.
6908   bool isS2V = ISD::isScalarToVector(BV);
6909   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
6910   EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
6911                             NumOutputsPerInput*BV->getNumOperands());
6912   SmallVector<SDValue, 8> Ops;
6913
6914   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
6915     if (BV->getOperand(i).getOpcode() == ISD::UNDEF) {
6916       Ops.append(NumOutputsPerInput, DAG.getUNDEF(DstEltVT));
6917       continue;
6918     }
6919
6920     APInt OpVal = cast<ConstantSDNode>(BV->getOperand(i))->
6921                   getAPIntValue().zextOrTrunc(SrcBitSize);
6922
6923     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
6924       APInt ThisVal = OpVal.trunc(DstBitSize);
6925       Ops.push_back(DAG.getConstant(ThisVal, DstEltVT));
6926       if (isS2V && i == 0 && j == 0 && ThisVal.zext(SrcBitSize) == OpVal)
6927         // Simply turn this into a SCALAR_TO_VECTOR of the new type.
6928         return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
6929                            Ops[0]);
6930       OpVal = OpVal.lshr(DstBitSize);
6931     }
6932
6933     // For big endian targets, swap the order of the pieces of each element.
6934     if (TLI.isBigEndian())
6935       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
6936   }
6937
6938   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT, Ops);
6939 }
6940
6941 // Attempt different variants of (fadd (fmul a, b), c) -> fma or fmad
6942 static SDValue performFaddFmulCombines(unsigned FusedOpcode,
6943                                        bool Aggressive,
6944                                        SDNode *N,
6945                                        const TargetLowering &TLI,
6946                                        SelectionDAG &DAG) {
6947   SDValue N0 = N->getOperand(0);
6948   SDValue N1 = N->getOperand(1);
6949   EVT VT = N->getValueType(0);
6950
6951   // fold (fadd (fmul x, y), z) -> (fma x, y, z)
6952   if (N0.getOpcode() == ISD::FMUL &&
6953       (Aggressive || N0->hasOneUse())) {
6954     return DAG.getNode(FusedOpcode, SDLoc(N), VT,
6955                        N0.getOperand(0), N0.getOperand(1), N1);
6956   }
6957
6958   // fold (fadd x, (fmul y, z)) -> (fma y, z, x)
6959   // Note: Commutes FADD operands.
6960   if (N1.getOpcode() == ISD::FMUL &&
6961       (Aggressive || N1->hasOneUse())) {
6962     return DAG.getNode(FusedOpcode, SDLoc(N), VT,
6963                        N1.getOperand(0), N1.getOperand(1), N0);
6964   }
6965
6966   // More folding opportunities when target permits.
6967   if (Aggressive) {
6968     // fold (fadd (fma x, y, (fmul u, v)), z) -> (fma x, y (fma u, v, z))
6969     if (N0.getOpcode() == ISD::FMA &&
6970         N0.getOperand(2).getOpcode() == ISD::FMUL) {
6971       return DAG.getNode(FusedOpcode, SDLoc(N), VT,
6972                          N0.getOperand(0), N0.getOperand(1),
6973                          DAG.getNode(FusedOpcode, SDLoc(N), VT,
6974                                      N0.getOperand(2).getOperand(0),
6975                                      N0.getOperand(2).getOperand(1),
6976                                      N1));
6977     }
6978
6979     // fold (fadd x, (fma y, z, (fmul u, v)) -> (fma y, z (fma u, v, x))
6980     if (N1->getOpcode() == ISD::FMA &&
6981         N1.getOperand(2).getOpcode() == ISD::FMUL) {
6982       return DAG.getNode(FusedOpcode, SDLoc(N), VT,
6983                          N1.getOperand(0), N1.getOperand(1),
6984                          DAG.getNode(FusedOpcode, SDLoc(N), VT,
6985                                      N1.getOperand(2).getOperand(0),
6986                                      N1.getOperand(2).getOperand(1),
6987                                      N0));
6988     }
6989   }
6990
6991   return SDValue();
6992 }
6993
6994 static SDValue performFsubFmulCombines(unsigned FusedOpcode,
6995                                        bool Aggressive,
6996                                        SDNode *N,
6997                                        const TargetLowering &TLI,
6998                                        SelectionDAG &DAG) {
6999   SDValue N0 = N->getOperand(0);
7000   SDValue N1 = N->getOperand(1);
7001   EVT VT = N->getValueType(0);
7002
7003   SDLoc SL(N);
7004
7005   // fold (fsub (fmul x, y), z) -> (fma x, y, (fneg z))
7006   if (N0.getOpcode() == ISD::FMUL &&
7007       (Aggressive || N0->hasOneUse())) {
7008     return DAG.getNode(FusedOpcode, SL, VT,
7009                        N0.getOperand(0), N0.getOperand(1),
7010                        DAG.getNode(ISD::FNEG, SL, VT, N1));
7011   }
7012
7013   // fold (fsub x, (fmul y, z)) -> (fma (fneg y), z, x)
7014   // Note: Commutes FSUB operands.
7015   if (N1.getOpcode() == ISD::FMUL &&
7016       (Aggressive || N1->hasOneUse()))
7017     return DAG.getNode(FusedOpcode, SL, VT,
7018                        DAG.getNode(ISD::FNEG, SL, VT,
7019                                    N1.getOperand(0)),
7020                        N1.getOperand(1), N0);
7021
7022   // fold (fsub (fneg (fmul, x, y)), z) -> (fma (fneg x), y, (fneg z))
7023   if (N0.getOpcode() == ISD::FNEG &&
7024       N0.getOperand(0).getOpcode() == ISD::FMUL &&
7025       (Aggressive || (N0->hasOneUse() && N0.getOperand(0).hasOneUse()))) {
7026     SDValue N00 = N0.getOperand(0).getOperand(0);
7027     SDValue N01 = N0.getOperand(0).getOperand(1);
7028     return DAG.getNode(FusedOpcode, SL, VT,
7029                        DAG.getNode(ISD::FNEG, SL, VT, N00), N01,
7030                        DAG.getNode(ISD::FNEG, SL, VT, N1));
7031   }
7032
7033   // More folding opportunities when target permits.
7034   if (Aggressive) {
7035     // fold (fsub (fma x, y, (fmul u, v)), z)
7036     //   -> (fma x, y (fma u, v, (fneg z)))
7037     if (N0.getOpcode() == FusedOpcode &&
7038         N0.getOperand(2).getOpcode() == ISD::FMUL) {
7039       return DAG.getNode(FusedOpcode, SDLoc(N), VT,
7040                          N0.getOperand(0), N0.getOperand(1),
7041                          DAG.getNode(FusedOpcode, SDLoc(N), VT,
7042                                      N0.getOperand(2).getOperand(0),
7043                                      N0.getOperand(2).getOperand(1),
7044                                      DAG.getNode(ISD::FNEG, SDLoc(N), VT,
7045                                                  N1)));
7046     }
7047
7048     // fold (fsub x, (fma y, z, (fmul u, v)))
7049     //   -> (fma (fneg y), z, (fma (fneg u), v, x))
7050     if (N1.getOpcode() == FusedOpcode &&
7051         N1.getOperand(2).getOpcode() == ISD::FMUL) {
7052       SDValue N20 = N1.getOperand(2).getOperand(0);
7053       SDValue N21 = N1.getOperand(2).getOperand(1);
7054       return DAG.getNode(FusedOpcode, SDLoc(N), VT,
7055                          DAG.getNode(ISD::FNEG, SDLoc(N), VT,
7056                                      N1.getOperand(0)),
7057                          N1.getOperand(1),
7058                          DAG.getNode(FusedOpcode, SDLoc(N), VT,
7059                                      DAG.getNode(ISD::FNEG, SDLoc(N),  VT,
7060                                                  N20),
7061                                      N21, N0));
7062     }
7063   }
7064
7065   return SDValue();
7066 }
7067
7068 SDValue DAGCombiner::visitFADD(SDNode *N) {
7069   SDValue N0 = N->getOperand(0);
7070   SDValue N1 = N->getOperand(1);
7071   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7072   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
7073   EVT VT = N->getValueType(0);
7074   const TargetOptions &Options = DAG.getTarget().Options;
7075
7076   // fold vector ops
7077   if (VT.isVector()) {
7078     SDValue FoldedVOp = SimplifyVBinOp(N);
7079     if (FoldedVOp.getNode()) return FoldedVOp;
7080   }
7081
7082   // fold (fadd c1, c2) -> c1 + c2
7083   if (N0CFP && N1CFP)
7084     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N1);
7085
7086   // canonicalize constant to RHS
7087   if (N0CFP && !N1CFP)
7088     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N0);
7089
7090   // fold (fadd A, (fneg B)) -> (fsub A, B)
7091   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
7092       isNegatibleForFree(N1, LegalOperations, TLI, &Options) == 2)
7093     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N0,
7094                        GetNegatedExpression(N1, DAG, LegalOperations));
7095
7096   // fold (fadd (fneg A), B) -> (fsub B, A)
7097   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
7098       isNegatibleForFree(N0, LegalOperations, TLI, &Options) == 2)
7099     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N1,
7100                        GetNegatedExpression(N0, DAG, LegalOperations));
7101
7102   // If 'unsafe math' is enabled, fold lots of things.
7103   if (Options.UnsafeFPMath) {
7104     // No FP constant should be created after legalization as Instruction
7105     // Selection pass has a hard time dealing with FP constants.
7106     bool AllowNewConst = (Level < AfterLegalizeDAG);
7107
7108     // fold (fadd A, 0) -> A
7109     if (N1CFP && N1CFP->getValueAPF().isZero())
7110       return N0;
7111
7112     // fold (fadd (fadd x, c1), c2) -> (fadd x, (fadd c1, c2))
7113     if (N1CFP && N0.getOpcode() == ISD::FADD && N0.getNode()->hasOneUse() &&
7114         isa<ConstantFPSDNode>(N0.getOperand(1)))
7115       return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0.getOperand(0),
7116                          DAG.getNode(ISD::FADD, SDLoc(N), VT,
7117                                      N0.getOperand(1), N1));
7118
7119     // If allowed, fold (fadd (fneg x), x) -> 0.0
7120     if (AllowNewConst && N0.getOpcode() == ISD::FNEG && N0.getOperand(0) == N1)
7121       return DAG.getConstantFP(0.0, VT);
7122
7123     // If allowed, fold (fadd x, (fneg x)) -> 0.0
7124     if (AllowNewConst && N1.getOpcode() == ISD::FNEG && N1.getOperand(0) == N0)
7125       return DAG.getConstantFP(0.0, VT);
7126
7127     // We can fold chains of FADD's of the same value into multiplications.
7128     // This transform is not safe in general because we are reducing the number
7129     // of rounding steps.
7130     if (TLI.isOperationLegalOrCustom(ISD::FMUL, VT) && !N0CFP && !N1CFP) {
7131       if (N0.getOpcode() == ISD::FMUL) {
7132         ConstantFPSDNode *CFP00 = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
7133         ConstantFPSDNode *CFP01 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
7134
7135         // (fadd (fmul x, c), x) -> (fmul x, c+1)
7136         if (CFP01 && !CFP00 && N0.getOperand(0) == N1) {
7137           SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
7138                                        SDValue(CFP01, 0),
7139                                        DAG.getConstantFP(1.0, VT));
7140           return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N1, NewCFP);
7141         }
7142
7143         // (fadd (fmul x, c), (fadd x, x)) -> (fmul x, c+2)
7144         if (CFP01 && !CFP00 && N1.getOpcode() == ISD::FADD &&
7145             N1.getOperand(0) == N1.getOperand(1) &&
7146             N0.getOperand(0) == N1.getOperand(0)) {
7147           SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
7148                                        SDValue(CFP01, 0),
7149                                        DAG.getConstantFP(2.0, VT));
7150           return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
7151                              N0.getOperand(0), NewCFP);
7152         }
7153       }
7154
7155       if (N1.getOpcode() == ISD::FMUL) {
7156         ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
7157         ConstantFPSDNode *CFP11 = dyn_cast<ConstantFPSDNode>(N1.getOperand(1));
7158
7159         // (fadd x, (fmul x, c)) -> (fmul x, c+1)
7160         if (CFP11 && !CFP10 && N1.getOperand(0) == N0) {
7161           SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
7162                                        SDValue(CFP11, 0),
7163                                        DAG.getConstantFP(1.0, VT));
7164           return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0, NewCFP);
7165         }
7166
7167         // (fadd (fadd x, x), (fmul x, c)) -> (fmul x, c+2)
7168         if (CFP11 && !CFP10 && N0.getOpcode() == ISD::FADD &&
7169             N0.getOperand(0) == N0.getOperand(1) &&
7170             N1.getOperand(0) == N0.getOperand(0)) {
7171           SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
7172                                        SDValue(CFP11, 0),
7173                                        DAG.getConstantFP(2.0, VT));
7174           return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N1.getOperand(0), NewCFP);
7175         }
7176       }
7177
7178       if (N0.getOpcode() == ISD::FADD && AllowNewConst) {
7179         ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
7180         // (fadd (fadd x, x), x) -> (fmul x, 3.0)
7181         if (!CFP && N0.getOperand(0) == N0.getOperand(1) &&
7182             (N0.getOperand(0) == N1))
7183           return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
7184                              N1, DAG.getConstantFP(3.0, VT));
7185       }
7186
7187       if (N1.getOpcode() == ISD::FADD && AllowNewConst) {
7188         ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
7189         // (fadd x, (fadd x, x)) -> (fmul x, 3.0)
7190         if (!CFP10 && N1.getOperand(0) == N1.getOperand(1) &&
7191             N1.getOperand(0) == N0)
7192           return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
7193                              N0, DAG.getConstantFP(3.0, VT));
7194       }
7195
7196       // (fadd (fadd x, x), (fadd x, x)) -> (fmul x, 4.0)
7197       if (AllowNewConst &&
7198           N0.getOpcode() == ISD::FADD && N1.getOpcode() == ISD::FADD &&
7199           N0.getOperand(0) == N0.getOperand(1) &&
7200           N1.getOperand(0) == N1.getOperand(1) &&
7201           N0.getOperand(0) == N1.getOperand(0))
7202         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
7203                            N0.getOperand(0), DAG.getConstantFP(4.0, VT));
7204     }
7205   } // enable-unsafe-fp-math
7206
7207   if (LegalOperations && TLI.isOperationLegal(ISD::FMAD, VT)) {
7208     // Assume if there is an fmad instruction that it should be aggressively
7209     // used.
7210     if (SDValue Fused = performFaddFmulCombines(ISD::FMAD, true, N, TLI, DAG))
7211       return Fused;
7212   }
7213
7214   // FADD -> FMA combines:
7215   if ((Options.AllowFPOpFusion == FPOpFusion::Fast || Options.UnsafeFPMath) &&
7216       TLI.isFMAFasterThanFMulAndFAdd(VT) &&
7217       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT))) {
7218
7219     if (!TLI.isOperationLegal(ISD::FMAD, VT)) {
7220       // Don't form FMA if we are preferring FMAD.
7221       if (SDValue Fused
7222           = performFaddFmulCombines(ISD::FMA,
7223                                     TLI.enableAggressiveFMAFusion(VT),
7224                                     N, TLI, DAG)) {
7225         return Fused;
7226       }
7227     }
7228
7229     // When FP_EXTEND nodes are free on the target, and there is an opportunity
7230     // to combine into FMA, arrange such nodes accordingly.
7231     if (TLI.isFPExtFree(VT)) {
7232
7233       // fold (fadd (fpext (fmul x, y)), z) -> (fma (fpext x), (fpext y), z)
7234       if (N0.getOpcode() == ISD::FP_EXTEND) {
7235         SDValue N00 = N0.getOperand(0);
7236         if (N00.getOpcode() == ISD::FMUL)
7237           return DAG.getNode(ISD::FMA, SDLoc(N), VT,
7238                              DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT,
7239                                          N00.getOperand(0)),
7240                              DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT,
7241                                          N00.getOperand(1)), N1);
7242       }
7243
7244       // fold (fadd x, (fpext (fmul y, z)), z) -> (fma (fpext y), (fpext z), x)
7245       // Note: Commutes FADD operands.
7246       if (N1.getOpcode() == ISD::FP_EXTEND) {
7247         SDValue N10 = N1.getOperand(0);
7248         if (N10.getOpcode() == ISD::FMUL)
7249           return DAG.getNode(ISD::FMA, SDLoc(N), VT,
7250                              DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT,
7251                                          N10.getOperand(0)),
7252                              DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT,
7253                                          N10.getOperand(1)), N0);
7254       }
7255     }
7256   }
7257
7258   return SDValue();
7259 }
7260
7261 SDValue DAGCombiner::visitFSUB(SDNode *N) {
7262   SDValue N0 = N->getOperand(0);
7263   SDValue N1 = N->getOperand(1);
7264   ConstantFPSDNode *N0CFP = isConstOrConstSplatFP(N0);
7265   ConstantFPSDNode *N1CFP = isConstOrConstSplatFP(N1);
7266   EVT VT = N->getValueType(0);
7267   SDLoc dl(N);
7268   const TargetOptions &Options = DAG.getTarget().Options;
7269
7270   // fold vector ops
7271   if (VT.isVector()) {
7272     SDValue FoldedVOp = SimplifyVBinOp(N);
7273     if (FoldedVOp.getNode()) return FoldedVOp;
7274   }
7275
7276   // fold (fsub c1, c2) -> c1-c2
7277   if (N0CFP && N1CFP)
7278     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N0, N1);
7279
7280   // fold (fsub A, (fneg B)) -> (fadd A, B)
7281   if (isNegatibleForFree(N1, LegalOperations, TLI, &Options))
7282     return DAG.getNode(ISD::FADD, dl, VT, N0,
7283                        GetNegatedExpression(N1, DAG, LegalOperations));
7284
7285   // If 'unsafe math' is enabled, fold lots of things.
7286   if (Options.UnsafeFPMath) {
7287     // (fsub A, 0) -> A
7288     if (N1CFP && N1CFP->getValueAPF().isZero())
7289       return N0;
7290
7291     // (fsub 0, B) -> -B
7292     if (N0CFP && N0CFP->getValueAPF().isZero()) {
7293       if (isNegatibleForFree(N1, LegalOperations, TLI, &Options))
7294         return GetNegatedExpression(N1, DAG, LegalOperations);
7295       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
7296         return DAG.getNode(ISD::FNEG, dl, VT, N1);
7297     }
7298
7299     // (fsub x, x) -> 0.0
7300     if (N0 == N1)
7301       return DAG.getConstantFP(0.0f, VT);
7302
7303     // (fsub x, (fadd x, y)) -> (fneg y)
7304     // (fsub x, (fadd y, x)) -> (fneg y)
7305     if (N1.getOpcode() == ISD::FADD) {
7306       SDValue N10 = N1->getOperand(0);
7307       SDValue N11 = N1->getOperand(1);
7308
7309       if (N10 == N0 && isNegatibleForFree(N11, LegalOperations, TLI, &Options))
7310         return GetNegatedExpression(N11, DAG, LegalOperations);
7311
7312       if (N11 == N0 && isNegatibleForFree(N10, LegalOperations, TLI, &Options))
7313         return GetNegatedExpression(N10, DAG, LegalOperations);
7314     }
7315   }
7316
7317   if (LegalOperations && TLI.isOperationLegal(ISD::FMAD, VT)) {
7318     // Assume if there is an fmad instruction that it should be aggressively
7319     // used.
7320     if (SDValue Fused = performFsubFmulCombines(ISD::FMAD, true, N, TLI, DAG))
7321       return Fused;
7322   }
7323
7324   // FSUB -> FMA combines:
7325   if ((Options.AllowFPOpFusion == FPOpFusion::Fast || Options.UnsafeFPMath) &&
7326       TLI.isFMAFasterThanFMulAndFAdd(VT) &&
7327       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT))) {
7328
7329     if (!TLI.isOperationLegal(ISD::FMAD, VT)) {
7330       // Don't form FMA if we are preferring FMAD.
7331
7332       if (SDValue Fused
7333           = performFsubFmulCombines(ISD::FMA,
7334                                     TLI.enableAggressiveFMAFusion(VT),
7335                                     N, TLI, DAG)) {
7336         return Fused;
7337       }
7338     }
7339
7340     // When FP_EXTEND nodes are free on the target, and there is an opportunity
7341     // to combine into FMA, arrange such nodes accordingly.
7342     if (TLI.isFPExtFree(VT)) {
7343       // fold (fsub (fpext (fmul x, y)), z)
7344       //   -> (fma (fpext x), (fpext y), (fneg z))
7345       if (N0.getOpcode() == ISD::FP_EXTEND) {
7346         SDValue N00 = N0.getOperand(0);
7347         if (N00.getOpcode() == ISD::FMUL)
7348           return DAG.getNode(ISD::FMA, SDLoc(N), VT,
7349                              DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT,
7350                                          N00.getOperand(0)),
7351                              DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT,
7352                                          N00.getOperand(1)),
7353                              DAG.getNode(ISD::FNEG, SDLoc(N), VT, N1));
7354       }
7355
7356       // fold (fsub x, (fpext (fmul y, z)))
7357       //   -> (fma (fneg (fpext y)), (fpext z), x)
7358       // Note: Commutes FSUB operands.
7359       if (N1.getOpcode() == ISD::FP_EXTEND) {
7360         SDValue N10 = N1.getOperand(0);
7361         if (N10.getOpcode() == ISD::FMUL)
7362           return DAG.getNode(ISD::FMA, SDLoc(N), VT,
7363                              DAG.getNode(ISD::FNEG, SDLoc(N), VT,
7364                                          DAG.getNode(ISD::FP_EXTEND, SDLoc(N),
7365                                                      VT, N10.getOperand(0))),
7366                              DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT,
7367                                          N10.getOperand(1)),
7368                              N0);
7369       }
7370
7371       // fold (fsub (fpext (fneg (fmul, x, y))), z)
7372       //   -> (fma (fneg (fpext x)), (fpext y), (fneg z))
7373       if (N0.getOpcode() == ISD::FP_EXTEND) {
7374         SDValue N00 = N0.getOperand(0);
7375         if (N00.getOpcode() == ISD::FNEG) {
7376           SDValue N000 = N00.getOperand(0);
7377           if (N000.getOpcode() == ISD::FMUL) {
7378             return DAG.getNode(ISD::FMA, dl, VT,
7379                                DAG.getNode(ISD::FNEG, dl, VT,
7380                                            DAG.getNode(ISD::FP_EXTEND, SDLoc(N),
7381                                                        VT, N000.getOperand(0))),
7382                                DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT,
7383                                            N000.getOperand(1)),
7384                                DAG.getNode(ISD::FNEG, dl, VT, N1));
7385           }
7386         }
7387       }
7388
7389       // fold (fsub (fneg (fpext (fmul, x, y))), z)
7390       //   -> (fma (fneg (fpext x)), (fpext y), (fneg z))
7391       if (N0.getOpcode() == ISD::FNEG) {
7392         SDValue N00 = N0.getOperand(0);
7393         if (N00.getOpcode() == ISD::FP_EXTEND) {
7394           SDValue N000 = N00.getOperand(0);
7395           if (N000.getOpcode() == ISD::FMUL) {
7396             return DAG.getNode(ISD::FMA, dl, VT,
7397                                DAG.getNode(ISD::FNEG, dl, VT,
7398                                            DAG.getNode(ISD::FP_EXTEND, SDLoc(N),
7399                                            VT, N000.getOperand(0))),
7400                                DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT,
7401                                            N000.getOperand(1)),
7402                                DAG.getNode(ISD::FNEG, dl, VT, N1));
7403           }
7404         }
7405       }
7406     }
7407   }
7408
7409   return SDValue();
7410 }
7411
7412 SDValue DAGCombiner::visitFMUL(SDNode *N) {
7413   SDValue N0 = N->getOperand(0);
7414   SDValue N1 = N->getOperand(1);
7415   ConstantFPSDNode *N0CFP = isConstOrConstSplatFP(N0);
7416   ConstantFPSDNode *N1CFP = isConstOrConstSplatFP(N1);
7417   EVT VT = N->getValueType(0);
7418   const TargetOptions &Options = DAG.getTarget().Options;
7419
7420   // fold vector ops
7421   if (VT.isVector()) {
7422     // This just handles C1 * C2 for vectors. Other vector folds are below.
7423     SDValue FoldedVOp = SimplifyVBinOp(N);
7424     if (FoldedVOp.getNode())
7425       return FoldedVOp;
7426     // Canonicalize vector constant to RHS.
7427     if (N0.getOpcode() == ISD::BUILD_VECTOR &&
7428         N1.getOpcode() != ISD::BUILD_VECTOR)
7429       if (auto *BV0 = dyn_cast<BuildVectorSDNode>(N0))
7430         if (BV0->isConstant())
7431           return DAG.getNode(N->getOpcode(), SDLoc(N), VT, N1, N0);
7432   }
7433
7434   // fold (fmul c1, c2) -> c1*c2
7435   if (N0CFP && N1CFP)
7436     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0, N1);
7437
7438   // canonicalize constant to RHS
7439   if (N0CFP && !N1CFP)
7440     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N1, N0);
7441
7442   // fold (fmul A, 1.0) -> A
7443   if (N1CFP && N1CFP->isExactlyValue(1.0))
7444     return N0;
7445
7446   if (Options.UnsafeFPMath) {
7447     // fold (fmul A, 0) -> 0
7448     if (N1CFP && N1CFP->getValueAPF().isZero())
7449       return N1;
7450
7451     // fold (fmul (fmul x, c1), c2) -> (fmul x, (fmul c1, c2))
7452     if (N0.getOpcode() == ISD::FMUL) {
7453       // Fold scalars or any vector constants (not just splats).
7454       // This fold is done in general by InstCombine, but extra fmul insts
7455       // may have been generated during lowering.
7456       SDValue N01 = N0.getOperand(1);
7457       auto *BV1 = dyn_cast<BuildVectorSDNode>(N1);
7458       auto *BV01 = dyn_cast<BuildVectorSDNode>(N01);
7459       if ((N1CFP && isConstOrConstSplatFP(N01)) ||
7460           (BV1 && BV01 && BV1->isConstant() && BV01->isConstant())) {
7461         SDLoc SL(N);
7462         SDValue MulConsts = DAG.getNode(ISD::FMUL, SL, VT, N01, N1);
7463         return DAG.getNode(ISD::FMUL, SL, VT, N0.getOperand(0), MulConsts);
7464       }
7465     }
7466
7467     // fold (fmul (fadd x, x), c) -> (fmul x, (fmul 2.0, c))
7468     // Undo the fmul 2.0, x -> fadd x, x transformation, since if it occurs
7469     // during an early run of DAGCombiner can prevent folding with fmuls
7470     // inserted during lowering.
7471     if (N0.getOpcode() == ISD::FADD && N0.getOperand(0) == N0.getOperand(1)) {
7472       SDLoc SL(N);
7473       const SDValue Two = DAG.getConstantFP(2.0, VT);
7474       SDValue MulConsts = DAG.getNode(ISD::FMUL, SL, VT, Two, N1);
7475       return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0.getOperand(0), MulConsts);
7476     }
7477   }
7478
7479   // fold (fmul X, 2.0) -> (fadd X, X)
7480   if (N1CFP && N1CFP->isExactlyValue(+2.0))
7481     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N0);
7482
7483   // fold (fmul X, -1.0) -> (fneg X)
7484   if (N1CFP && N1CFP->isExactlyValue(-1.0))
7485     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
7486       return DAG.getNode(ISD::FNEG, SDLoc(N), VT, N0);
7487
7488   // fold (fmul (fneg X), (fneg Y)) -> (fmul X, Y)
7489   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI, &Options)) {
7490     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI, &Options)) {
7491       // Both can be negated for free, check to see if at least one is cheaper
7492       // negated.
7493       if (LHSNeg == 2 || RHSNeg == 2)
7494         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
7495                            GetNegatedExpression(N0, DAG, LegalOperations),
7496                            GetNegatedExpression(N1, DAG, LegalOperations));
7497     }
7498   }
7499
7500   return SDValue();
7501 }
7502
7503 SDValue DAGCombiner::visitFMA(SDNode *N) {
7504   SDValue N0 = N->getOperand(0);
7505   SDValue N1 = N->getOperand(1);
7506   SDValue N2 = N->getOperand(2);
7507   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7508   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
7509   EVT VT = N->getValueType(0);
7510   SDLoc dl(N);
7511   const TargetOptions &Options = DAG.getTarget().Options;
7512
7513   // Constant fold FMA.
7514   if (isa<ConstantFPSDNode>(N0) &&
7515       isa<ConstantFPSDNode>(N1) &&
7516       isa<ConstantFPSDNode>(N2)) {
7517     return DAG.getNode(ISD::FMA, dl, VT, N0, N1, N2);
7518   }
7519
7520   if (Options.UnsafeFPMath) {
7521     if (N0CFP && N0CFP->isZero())
7522       return N2;
7523     if (N1CFP && N1CFP->isZero())
7524       return N2;
7525   }
7526   if (N0CFP && N0CFP->isExactlyValue(1.0))
7527     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N2);
7528   if (N1CFP && N1CFP->isExactlyValue(1.0))
7529     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N2);
7530
7531   // Canonicalize (fma c, x, y) -> (fma x, c, y)
7532   if (N0CFP && !N1CFP)
7533     return DAG.getNode(ISD::FMA, SDLoc(N), VT, N1, N0, N2);
7534
7535   // (fma x, c1, (fmul x, c2)) -> (fmul x, c1+c2)
7536   if (Options.UnsafeFPMath && N1CFP &&
7537       N2.getOpcode() == ISD::FMUL &&
7538       N0 == N2.getOperand(0) &&
7539       N2.getOperand(1).getOpcode() == ISD::ConstantFP) {
7540     return DAG.getNode(ISD::FMUL, dl, VT, N0,
7541                        DAG.getNode(ISD::FADD, dl, VT, N1, N2.getOperand(1)));
7542   }
7543
7544
7545   // (fma (fmul x, c1), c2, y) -> (fma x, c1*c2, y)
7546   if (Options.UnsafeFPMath &&
7547       N0.getOpcode() == ISD::FMUL && N1CFP &&
7548       N0.getOperand(1).getOpcode() == ISD::ConstantFP) {
7549     return DAG.getNode(ISD::FMA, dl, VT,
7550                        N0.getOperand(0),
7551                        DAG.getNode(ISD::FMUL, dl, VT, N1, N0.getOperand(1)),
7552                        N2);
7553   }
7554
7555   // (fma x, 1, y) -> (fadd x, y)
7556   // (fma x, -1, y) -> (fadd (fneg x), y)
7557   if (N1CFP) {
7558     if (N1CFP->isExactlyValue(1.0))
7559       return DAG.getNode(ISD::FADD, dl, VT, N0, N2);
7560
7561     if (N1CFP->isExactlyValue(-1.0) &&
7562         (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))) {
7563       SDValue RHSNeg = DAG.getNode(ISD::FNEG, dl, VT, N0);
7564       AddToWorklist(RHSNeg.getNode());
7565       return DAG.getNode(ISD::FADD, dl, VT, N2, RHSNeg);
7566     }
7567   }
7568
7569   // (fma x, c, x) -> (fmul x, (c+1))
7570   if (Options.UnsafeFPMath && N1CFP && N0 == N2)
7571     return DAG.getNode(ISD::FMUL, dl, VT, N0,
7572                        DAG.getNode(ISD::FADD, dl, VT,
7573                                    N1, DAG.getConstantFP(1.0, VT)));
7574
7575   // (fma x, c, (fneg x)) -> (fmul x, (c-1))
7576   if (Options.UnsafeFPMath && N1CFP &&
7577       N2.getOpcode() == ISD::FNEG && N2.getOperand(0) == N0)
7578     return DAG.getNode(ISD::FMUL, dl, VT, N0,
7579                        DAG.getNode(ISD::FADD, dl, VT,
7580                                    N1, DAG.getConstantFP(-1.0, VT)));
7581
7582
7583   return SDValue();
7584 }
7585
7586 SDValue DAGCombiner::visitFDIV(SDNode *N) {
7587   SDValue N0 = N->getOperand(0);
7588   SDValue N1 = N->getOperand(1);
7589   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7590   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
7591   EVT VT = N->getValueType(0);
7592   SDLoc DL(N);
7593   const TargetOptions &Options = DAG.getTarget().Options;
7594
7595   // fold vector ops
7596   if (VT.isVector()) {
7597     SDValue FoldedVOp = SimplifyVBinOp(N);
7598     if (FoldedVOp.getNode()) return FoldedVOp;
7599   }
7600
7601   // fold (fdiv c1, c2) -> c1/c2
7602   if (N0CFP && N1CFP)
7603     return DAG.getNode(ISD::FDIV, SDLoc(N), VT, N0, N1);
7604
7605   if (Options.UnsafeFPMath) {
7606     // fold (fdiv X, c2) -> fmul X, 1/c2 if losing precision is acceptable.
7607     if (N1CFP) {
7608       // Compute the reciprocal 1.0 / c2.
7609       APFloat N1APF = N1CFP->getValueAPF();
7610       APFloat Recip(N1APF.getSemantics(), 1); // 1.0
7611       APFloat::opStatus st = Recip.divide(N1APF, APFloat::rmNearestTiesToEven);
7612       // Only do the transform if the reciprocal is a legal fp immediate that
7613       // isn't too nasty (eg NaN, denormal, ...).
7614       if ((st == APFloat::opOK || st == APFloat::opInexact) && // Not too nasty
7615           (!LegalOperations ||
7616            // FIXME: custom lowering of ConstantFP might fail (see e.g. ARM
7617            // backend)... we should handle this gracefully after Legalize.
7618            // TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT) ||
7619            TLI.isOperationLegal(llvm::ISD::ConstantFP, VT) ||
7620            TLI.isFPImmLegal(Recip, VT)))
7621         return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0,
7622                            DAG.getConstantFP(Recip, VT));
7623     }
7624
7625     // If this FDIV is part of a reciprocal square root, it may be folded
7626     // into a target-specific square root estimate instruction.
7627     if (N1.getOpcode() == ISD::FSQRT) {
7628       if (SDValue RV = BuildRsqrtEstimate(N1.getOperand(0))) {
7629         return DAG.getNode(ISD::FMUL, DL, VT, N0, RV);
7630       }
7631     } else if (N1.getOpcode() == ISD::FP_EXTEND &&
7632                N1.getOperand(0).getOpcode() == ISD::FSQRT) {
7633       if (SDValue RV = BuildRsqrtEstimate(N1.getOperand(0).getOperand(0))) {
7634         RV = DAG.getNode(ISD::FP_EXTEND, SDLoc(N1), VT, RV);
7635         AddToWorklist(RV.getNode());
7636         return DAG.getNode(ISD::FMUL, DL, VT, N0, RV);
7637       }
7638     } else if (N1.getOpcode() == ISD::FP_ROUND &&
7639                N1.getOperand(0).getOpcode() == ISD::FSQRT) {
7640       if (SDValue RV = BuildRsqrtEstimate(N1.getOperand(0).getOperand(0))) {
7641         RV = DAG.getNode(ISD::FP_ROUND, SDLoc(N1), VT, RV, N1.getOperand(1));
7642         AddToWorklist(RV.getNode());
7643         return DAG.getNode(ISD::FMUL, DL, VT, N0, RV);
7644       }
7645     } else if (N1.getOpcode() == ISD::FMUL) {
7646       // Look through an FMUL. Even though this won't remove the FDIV directly,
7647       // it's still worthwhile to get rid of the FSQRT if possible.
7648       SDValue SqrtOp;
7649       SDValue OtherOp;
7650       if (N1.getOperand(0).getOpcode() == ISD::FSQRT) {
7651         SqrtOp = N1.getOperand(0);
7652         OtherOp = N1.getOperand(1);
7653       } else if (N1.getOperand(1).getOpcode() == ISD::FSQRT) {
7654         SqrtOp = N1.getOperand(1);
7655         OtherOp = N1.getOperand(0);
7656       }
7657       if (SqrtOp.getNode()) {
7658         // We found a FSQRT, so try to make this fold:
7659         // x / (y * sqrt(z)) -> x * (rsqrt(z) / y)
7660         if (SDValue RV = BuildRsqrtEstimate(SqrtOp.getOperand(0))) {
7661           RV = DAG.getNode(ISD::FDIV, SDLoc(N1), VT, RV, OtherOp);
7662           AddToWorklist(RV.getNode());
7663           return DAG.getNode(ISD::FMUL, DL, VT, N0, RV);
7664         }
7665       }
7666     }
7667
7668     // Fold into a reciprocal estimate and multiply instead of a real divide.
7669     if (SDValue RV = BuildReciprocalEstimate(N1)) {
7670       AddToWorklist(RV.getNode());
7671       return DAG.getNode(ISD::FMUL, DL, VT, N0, RV);
7672     }
7673   }
7674
7675   // (fdiv (fneg X), (fneg Y)) -> (fdiv X, Y)
7676   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI, &Options)) {
7677     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI, &Options)) {
7678       // Both can be negated for free, check to see if at least one is cheaper
7679       // negated.
7680       if (LHSNeg == 2 || RHSNeg == 2)
7681         return DAG.getNode(ISD::FDIV, SDLoc(N), VT,
7682                            GetNegatedExpression(N0, DAG, LegalOperations),
7683                            GetNegatedExpression(N1, DAG, LegalOperations));
7684     }
7685   }
7686
7687   // Combine multiple FDIVs with the same divisor into multiple FMULs by the
7688   // reciprocal.
7689   // E.g., (a / D; b / D;) -> (recip = 1.0 / D; a * recip; b * recip)
7690   // Notice that this is not always beneficial. One reason is different target
7691   // may have different costs for FDIV and FMUL, so sometimes the cost of two
7692   // FDIVs may be lower than the cost of one FDIV and two FMULs. Another reason
7693   // is the critical path is increased from "one FDIV" to "one FDIV + one FMUL".
7694   if (Options.UnsafeFPMath) {
7695     // Skip if current node is a reciprocal.
7696     if (N0CFP && N0CFP->isExactlyValue(1.0))
7697       return SDValue();
7698
7699     SmallVector<SDNode *, 4> Users;
7700     // Find all FDIV users of the same divisor.
7701     for (SDNode::use_iterator UI = N1.getNode()->use_begin(),
7702                               UE = N1.getNode()->use_end();
7703          UI != UE; ++UI) {
7704       SDNode *User = UI.getUse().getUser();
7705       if (User->getOpcode() == ISD::FDIV && User->getOperand(1) == N1)
7706         Users.push_back(User);
7707     }
7708
7709     if (TLI.combineRepeatedFPDivisors(Users.size())) {
7710       SDValue FPOne = DAG.getConstantFP(1.0, VT); // floating point 1.0
7711       SDValue Reciprocal = DAG.getNode(ISD::FDIV, SDLoc(N), VT, FPOne, N1);
7712
7713       // Dividend / Divisor -> Dividend * Reciprocal
7714       for (auto I = Users.begin(), E = Users.end(); I != E; ++I) {
7715         if ((*I)->getOperand(0) != FPOne) {
7716           SDValue NewNode = DAG.getNode(ISD::FMUL, SDLoc(*I), VT,
7717                                         (*I)->getOperand(0), Reciprocal);
7718           DAG.ReplaceAllUsesWith(*I, NewNode.getNode());
7719         }
7720       }
7721       return SDValue();
7722     }
7723   }
7724
7725   return SDValue();
7726 }
7727
7728 SDValue DAGCombiner::visitFREM(SDNode *N) {
7729   SDValue N0 = N->getOperand(0);
7730   SDValue N1 = N->getOperand(1);
7731   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7732   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
7733   EVT VT = N->getValueType(0);
7734
7735   // fold (frem c1, c2) -> fmod(c1,c2)
7736   if (N0CFP && N1CFP)
7737     return DAG.getNode(ISD::FREM, SDLoc(N), VT, N0, N1);
7738
7739   return SDValue();
7740 }
7741
7742 SDValue DAGCombiner::visitFSQRT(SDNode *N) {
7743   if (DAG.getTarget().Options.UnsafeFPMath &&
7744       !TLI.isFsqrtCheap()) {
7745     // Compute this as X * (1/sqrt(X)) = X * (X ** -0.5)
7746     if (SDValue RV = BuildRsqrtEstimate(N->getOperand(0))) {
7747       EVT VT = RV.getValueType();
7748       RV = DAG.getNode(ISD::FMUL, SDLoc(N), VT, N->getOperand(0), RV);
7749       AddToWorklist(RV.getNode());
7750
7751       // Unfortunately, RV is now NaN if the input was exactly 0.
7752       // Select out this case and force the answer to 0.
7753       SDValue Zero = DAG.getConstantFP(0.0, VT);
7754       SDValue ZeroCmp =
7755         DAG.getSetCC(SDLoc(N), TLI.getSetCCResultType(*DAG.getContext(), VT),
7756                      N->getOperand(0), Zero, ISD::SETEQ);
7757       AddToWorklist(ZeroCmp.getNode());
7758       AddToWorklist(RV.getNode());
7759
7760       RV = DAG.getNode(VT.isVector() ? ISD::VSELECT : ISD::SELECT,
7761                        SDLoc(N), VT, ZeroCmp, Zero, RV);
7762       return RV;
7763     }
7764   }
7765   return SDValue();
7766 }
7767
7768 SDValue DAGCombiner::visitFCOPYSIGN(SDNode *N) {
7769   SDValue N0 = N->getOperand(0);
7770   SDValue N1 = N->getOperand(1);
7771   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7772   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
7773   EVT VT = N->getValueType(0);
7774
7775   if (N0CFP && N1CFP)  // Constant fold
7776     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT, N0, N1);
7777
7778   if (N1CFP) {
7779     const APFloat& V = N1CFP->getValueAPF();
7780     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
7781     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
7782     if (!V.isNegative()) {
7783       if (!LegalOperations || TLI.isOperationLegal(ISD::FABS, VT))
7784         return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
7785     } else {
7786       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
7787         return DAG.getNode(ISD::FNEG, SDLoc(N), VT,
7788                            DAG.getNode(ISD::FABS, SDLoc(N0), VT, N0));
7789     }
7790   }
7791
7792   // copysign(fabs(x), y) -> copysign(x, y)
7793   // copysign(fneg(x), y) -> copysign(x, y)
7794   // copysign(copysign(x,z), y) -> copysign(x, y)
7795   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
7796       N0.getOpcode() == ISD::FCOPYSIGN)
7797     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
7798                        N0.getOperand(0), N1);
7799
7800   // copysign(x, abs(y)) -> abs(x)
7801   if (N1.getOpcode() == ISD::FABS)
7802     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
7803
7804   // copysign(x, copysign(y,z)) -> copysign(x, z)
7805   if (N1.getOpcode() == ISD::FCOPYSIGN)
7806     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
7807                        N0, N1.getOperand(1));
7808
7809   // copysign(x, fp_extend(y)) -> copysign(x, y)
7810   // copysign(x, fp_round(y)) -> copysign(x, y)
7811   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
7812     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
7813                        N0, N1.getOperand(0));
7814
7815   return SDValue();
7816 }
7817
7818 SDValue DAGCombiner::visitSINT_TO_FP(SDNode *N) {
7819   SDValue N0 = N->getOperand(0);
7820   EVT VT = N->getValueType(0);
7821   EVT OpVT = N0.getValueType();
7822
7823   // fold (sint_to_fp c1) -> c1fp
7824   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
7825   if (N0C &&
7826       // ...but only if the target supports immediate floating-point values
7827       (!LegalOperations ||
7828        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
7829     return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
7830
7831   // If the input is a legal type, and SINT_TO_FP is not legal on this target,
7832   // but UINT_TO_FP is legal on this target, try to convert.
7833   if (!TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT) &&
7834       TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT)) {
7835     // If the sign bit is known to be zero, we can change this to UINT_TO_FP.
7836     if (DAG.SignBitIsZero(N0))
7837       return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
7838   }
7839
7840   // The next optimizations are desirable only if SELECT_CC can be lowered.
7841   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT) || !LegalOperations) {
7842     // fold (sint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
7843     if (N0.getOpcode() == ISD::SETCC && N0.getValueType() == MVT::i1 &&
7844         !VT.isVector() &&
7845         (!LegalOperations ||
7846          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
7847       SDValue Ops[] =
7848         { N0.getOperand(0), N0.getOperand(1),
7849           DAG.getConstantFP(-1.0, VT) , DAG.getConstantFP(0.0, VT),
7850           N0.getOperand(2) };
7851       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops);
7852     }
7853
7854     // fold (sint_to_fp (zext (setcc x, y, cc))) ->
7855     //      (select_cc x, y, 1.0, 0.0,, cc)
7856     if (N0.getOpcode() == ISD::ZERO_EXTEND &&
7857         N0.getOperand(0).getOpcode() == ISD::SETCC &&!VT.isVector() &&
7858         (!LegalOperations ||
7859          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
7860       SDValue Ops[] =
7861         { N0.getOperand(0).getOperand(0), N0.getOperand(0).getOperand(1),
7862           DAG.getConstantFP(1.0, VT) , DAG.getConstantFP(0.0, VT),
7863           N0.getOperand(0).getOperand(2) };
7864       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops);
7865     }
7866   }
7867
7868   return SDValue();
7869 }
7870
7871 SDValue DAGCombiner::visitUINT_TO_FP(SDNode *N) {
7872   SDValue N0 = N->getOperand(0);
7873   EVT VT = N->getValueType(0);
7874   EVT OpVT = N0.getValueType();
7875
7876   // fold (uint_to_fp c1) -> c1fp
7877   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
7878   if (N0C &&
7879       // ...but only if the target supports immediate floating-point values
7880       (!LegalOperations ||
7881        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
7882     return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
7883
7884   // If the input is a legal type, and UINT_TO_FP is not legal on this target,
7885   // but SINT_TO_FP is legal on this target, try to convert.
7886   if (!TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT) &&
7887       TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT)) {
7888     // If the sign bit is known to be zero, we can change this to SINT_TO_FP.
7889     if (DAG.SignBitIsZero(N0))
7890       return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
7891   }
7892
7893   // The next optimizations are desirable only if SELECT_CC can be lowered.
7894   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT) || !LegalOperations) {
7895     // fold (uint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
7896
7897     if (N0.getOpcode() == ISD::SETCC && !VT.isVector() &&
7898         (!LegalOperations ||
7899          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
7900       SDValue Ops[] =
7901         { N0.getOperand(0), N0.getOperand(1),
7902           DAG.getConstantFP(1.0, VT),  DAG.getConstantFP(0.0, VT),
7903           N0.getOperand(2) };
7904       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops);
7905     }
7906   }
7907
7908   return SDValue();
7909 }
7910
7911 // Fold (fp_to_{s/u}int ({s/u}int_to_fpx)) -> zext x, sext x, trunc x, or x
7912 static SDValue FoldIntToFPToInt(SDNode *N, SelectionDAG &DAG) {
7913   SDValue N0 = N->getOperand(0);
7914   EVT VT = N->getValueType(0);
7915
7916   if (N0.getOpcode() != ISD::UINT_TO_FP && N0.getOpcode() != ISD::SINT_TO_FP)
7917     return SDValue();
7918
7919   SDValue Src = N0.getOperand(0);
7920   EVT SrcVT = Src.getValueType();
7921   bool IsInputSigned = N0.getOpcode() == ISD::SINT_TO_FP;
7922   bool IsOutputSigned = N->getOpcode() == ISD::FP_TO_SINT;
7923
7924   // We can safely assume the conversion won't overflow the output range,
7925   // because (for example) (uint8_t)18293.f is undefined behavior.
7926
7927   // Since we can assume the conversion won't overflow, our decision as to
7928   // whether the input will fit in the float should depend on the minimum
7929   // of the input range and output range.
7930
7931   // This means this is also safe for a signed input and unsigned output, since
7932   // a negative input would lead to undefined behavior.
7933   unsigned InputSize = (int)SrcVT.getScalarSizeInBits() - IsInputSigned;
7934   unsigned OutputSize = (int)VT.getScalarSizeInBits() - IsOutputSigned;
7935   unsigned ActualSize = std::min(InputSize, OutputSize);
7936   const fltSemantics &sem = DAG.EVTToAPFloatSemantics(N0.getValueType());
7937
7938   // We can only fold away the float conversion if the input range can be
7939   // represented exactly in the float range.
7940   if (APFloat::semanticsPrecision(sem) >= ActualSize) {
7941     if (VT.getScalarSizeInBits() > SrcVT.getScalarSizeInBits()) {
7942       unsigned ExtOp = IsInputSigned && IsOutputSigned ? ISD::SIGN_EXTEND
7943                                                        : ISD::ZERO_EXTEND;
7944       return DAG.getNode(ExtOp, SDLoc(N), VT, Src);
7945     }
7946     if (VT.getScalarSizeInBits() < SrcVT.getScalarSizeInBits())
7947       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Src);
7948     if (SrcVT == VT)
7949       return Src;
7950     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Src);
7951   }
7952   return SDValue();
7953 }
7954
7955 SDValue DAGCombiner::visitFP_TO_SINT(SDNode *N) {
7956   SDValue N0 = N->getOperand(0);
7957   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7958   EVT VT = N->getValueType(0);
7959
7960   // fold (fp_to_sint c1fp) -> c1
7961   if (N0CFP)
7962     return DAG.getNode(ISD::FP_TO_SINT, SDLoc(N), VT, N0);
7963
7964   return FoldIntToFPToInt(N, DAG);
7965 }
7966
7967 SDValue DAGCombiner::visitFP_TO_UINT(SDNode *N) {
7968   SDValue N0 = N->getOperand(0);
7969   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7970   EVT VT = N->getValueType(0);
7971
7972   // fold (fp_to_uint c1fp) -> c1
7973   if (N0CFP)
7974     return DAG.getNode(ISD::FP_TO_UINT, SDLoc(N), VT, N0);
7975
7976   return FoldIntToFPToInt(N, DAG);
7977 }
7978
7979 SDValue DAGCombiner::visitFP_ROUND(SDNode *N) {
7980   SDValue N0 = N->getOperand(0);
7981   SDValue N1 = N->getOperand(1);
7982   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7983   EVT VT = N->getValueType(0);
7984
7985   // fold (fp_round c1fp) -> c1fp
7986   if (N0CFP)
7987     return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0, N1);
7988
7989   // fold (fp_round (fp_extend x)) -> x
7990   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
7991     return N0.getOperand(0);
7992
7993   // fold (fp_round (fp_round x)) -> (fp_round x)
7994   if (N0.getOpcode() == ISD::FP_ROUND) {
7995     const bool NIsTrunc = N->getConstantOperandVal(1) == 1;
7996     const bool N0IsTrunc = N0.getNode()->getConstantOperandVal(1) == 1;
7997     // If the first fp_round isn't a value preserving truncation, it might
7998     // introduce a tie in the second fp_round, that wouldn't occur in the
7999     // single-step fp_round we want to fold to.
8000     // In other words, double rounding isn't the same as rounding.
8001     // Also, this is a value preserving truncation iff both fp_round's are.
8002     if (DAG.getTarget().Options.UnsafeFPMath || N0IsTrunc)
8003       return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0.getOperand(0),
8004                          DAG.getIntPtrConstant(NIsTrunc && N0IsTrunc));
8005   }
8006
8007   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
8008   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse()) {
8009     SDValue Tmp = DAG.getNode(ISD::FP_ROUND, SDLoc(N0), VT,
8010                               N0.getOperand(0), N1);
8011     AddToWorklist(Tmp.getNode());
8012     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
8013                        Tmp, N0.getOperand(1));
8014   }
8015
8016   return SDValue();
8017 }
8018
8019 SDValue DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
8020   SDValue N0 = N->getOperand(0);
8021   EVT VT = N->getValueType(0);
8022   EVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
8023   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8024
8025   // fold (fp_round_inreg c1fp) -> c1fp
8026   if (N0CFP && isTypeLegal(EVT)) {
8027     SDValue Round = DAG.getConstantFP(*N0CFP->getConstantFPValue(), EVT);
8028     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, Round);
8029   }
8030
8031   return SDValue();
8032 }
8033
8034 SDValue DAGCombiner::visitFP_EXTEND(SDNode *N) {
8035   SDValue N0 = N->getOperand(0);
8036   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8037   EVT VT = N->getValueType(0);
8038
8039   // If this is fp_round(fpextend), don't fold it, allow ourselves to be folded.
8040   if (N->hasOneUse() &&
8041       N->use_begin()->getOpcode() == ISD::FP_ROUND)
8042     return SDValue();
8043
8044   // fold (fp_extend c1fp) -> c1fp
8045   if (N0CFP)
8046     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, N0);
8047
8048   // Turn fp_extend(fp_round(X, 1)) -> x since the fp_round doesn't affect the
8049   // value of X.
8050   if (N0.getOpcode() == ISD::FP_ROUND
8051       && N0.getNode()->getConstantOperandVal(1) == 1) {
8052     SDValue In = N0.getOperand(0);
8053     if (In.getValueType() == VT) return In;
8054     if (VT.bitsLT(In.getValueType()))
8055       return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT,
8056                          In, N0.getOperand(1));
8057     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, In);
8058   }
8059
8060   // fold (fpext (load x)) -> (fpext (fptrunc (extload x)))
8061   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
8062        TLI.isLoadExtLegal(ISD::EXTLOAD, VT, N0.getValueType())) {
8063     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
8064     SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
8065                                      LN0->getChain(),
8066                                      LN0->getBasePtr(), N0.getValueType(),
8067                                      LN0->getMemOperand());
8068     CombineTo(N, ExtLoad);
8069     CombineTo(N0.getNode(),
8070               DAG.getNode(ISD::FP_ROUND, SDLoc(N0),
8071                           N0.getValueType(), ExtLoad, DAG.getIntPtrConstant(1)),
8072               ExtLoad.getValue(1));
8073     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
8074   }
8075
8076   return SDValue();
8077 }
8078
8079 SDValue DAGCombiner::visitFCEIL(SDNode *N) {
8080   SDValue N0 = N->getOperand(0);
8081   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8082   EVT VT = N->getValueType(0);
8083
8084   // fold (fceil c1) -> fceil(c1)
8085   if (N0CFP)
8086     return DAG.getNode(ISD::FCEIL, SDLoc(N), VT, N0);
8087
8088   return SDValue();
8089 }
8090
8091 SDValue DAGCombiner::visitFTRUNC(SDNode *N) {
8092   SDValue N0 = N->getOperand(0);
8093   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8094   EVT VT = N->getValueType(0);
8095
8096   // fold (ftrunc c1) -> ftrunc(c1)
8097   if (N0CFP)
8098     return DAG.getNode(ISD::FTRUNC, SDLoc(N), VT, N0);
8099
8100   return SDValue();
8101 }
8102
8103 SDValue DAGCombiner::visitFFLOOR(SDNode *N) {
8104   SDValue N0 = N->getOperand(0);
8105   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8106   EVT VT = N->getValueType(0);
8107
8108   // fold (ffloor c1) -> ffloor(c1)
8109   if (N0CFP)
8110     return DAG.getNode(ISD::FFLOOR, SDLoc(N), VT, N0);
8111
8112   return SDValue();
8113 }
8114
8115 // FIXME: FNEG and FABS have a lot in common; refactor.
8116 SDValue DAGCombiner::visitFNEG(SDNode *N) {
8117   SDValue N0 = N->getOperand(0);
8118   EVT VT = N->getValueType(0);
8119
8120   if (VT.isVector()) {
8121     SDValue FoldedVOp = SimplifyVUnaryOp(N);
8122     if (FoldedVOp.getNode()) return FoldedVOp;
8123   }
8124
8125   // Constant fold FNEG.
8126   if (isa<ConstantFPSDNode>(N0))
8127     return DAG.getNode(ISD::FNEG, SDLoc(N), VT, N->getOperand(0));
8128
8129   if (isNegatibleForFree(N0, LegalOperations, DAG.getTargetLoweringInfo(),
8130                          &DAG.getTarget().Options))
8131     return GetNegatedExpression(N0, DAG, LegalOperations);
8132
8133   // Transform fneg(bitconvert(x)) -> bitconvert(x ^ sign) to avoid loading
8134   // constant pool values.
8135   if (!TLI.isFNegFree(VT) &&
8136       N0.getOpcode() == ISD::BITCAST &&
8137       N0.getNode()->hasOneUse()) {
8138     SDValue Int = N0.getOperand(0);
8139     EVT IntVT = Int.getValueType();
8140     if (IntVT.isInteger() && !IntVT.isVector()) {
8141       APInt SignMask;
8142       if (N0.getValueType().isVector()) {
8143         // For a vector, get a mask such as 0x80... per scalar element
8144         // and splat it.
8145         SignMask = APInt::getSignBit(N0.getValueType().getScalarSizeInBits());
8146         SignMask = APInt::getSplat(IntVT.getSizeInBits(), SignMask);
8147       } else {
8148         // For a scalar, just generate 0x80...
8149         SignMask = APInt::getSignBit(IntVT.getSizeInBits());
8150       }
8151       Int = DAG.getNode(ISD::XOR, SDLoc(N0), IntVT, Int,
8152                         DAG.getConstant(SignMask, IntVT));
8153       AddToWorklist(Int.getNode());
8154       return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Int);
8155     }
8156   }
8157
8158   // (fneg (fmul c, x)) -> (fmul -c, x)
8159   if (N0.getOpcode() == ISD::FMUL) {
8160     ConstantFPSDNode *CFP1 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
8161     if (CFP1) {
8162       APFloat CVal = CFP1->getValueAPF();
8163       CVal.changeSign();
8164       if (Level >= AfterLegalizeDAG &&
8165           (TLI.isFPImmLegal(CVal, N->getValueType(0)) ||
8166            TLI.isOperationLegal(ISD::ConstantFP, N->getValueType(0))))
8167         return DAG.getNode(
8168             ISD::FMUL, SDLoc(N), VT, N0.getOperand(0),
8169             DAG.getNode(ISD::FNEG, SDLoc(N), VT, N0.getOperand(1)));
8170     }
8171   }
8172
8173   return SDValue();
8174 }
8175
8176 SDValue DAGCombiner::visitFMINNUM(SDNode *N) {
8177   SDValue N0 = N->getOperand(0);
8178   SDValue N1 = N->getOperand(1);
8179   const ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8180   const ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
8181
8182   if (N0CFP && N1CFP) {
8183     const APFloat &C0 = N0CFP->getValueAPF();
8184     const APFloat &C1 = N1CFP->getValueAPF();
8185     return DAG.getConstantFP(minnum(C0, C1), N->getValueType(0));
8186   }
8187
8188   if (N0CFP) {
8189     EVT VT = N->getValueType(0);
8190     // Canonicalize to constant on RHS.
8191     return DAG.getNode(ISD::FMINNUM, SDLoc(N), VT, N1, N0);
8192   }
8193
8194   return SDValue();
8195 }
8196
8197 SDValue DAGCombiner::visitFMAXNUM(SDNode *N) {
8198   SDValue N0 = N->getOperand(0);
8199   SDValue N1 = N->getOperand(1);
8200   const ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8201   const ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
8202
8203   if (N0CFP && N1CFP) {
8204     const APFloat &C0 = N0CFP->getValueAPF();
8205     const APFloat &C1 = N1CFP->getValueAPF();
8206     return DAG.getConstantFP(maxnum(C0, C1), N->getValueType(0));
8207   }
8208
8209   if (N0CFP) {
8210     EVT VT = N->getValueType(0);
8211     // Canonicalize to constant on RHS.
8212     return DAG.getNode(ISD::FMAXNUM, SDLoc(N), VT, N1, N0);
8213   }
8214
8215   return SDValue();
8216 }
8217
8218 SDValue DAGCombiner::visitFABS(SDNode *N) {
8219   SDValue N0 = N->getOperand(0);
8220   EVT VT = N->getValueType(0);
8221
8222   if (VT.isVector()) {
8223     SDValue FoldedVOp = SimplifyVUnaryOp(N);
8224     if (FoldedVOp.getNode()) return FoldedVOp;
8225   }
8226
8227   // fold (fabs c1) -> fabs(c1)
8228   if (isa<ConstantFPSDNode>(N0))
8229     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
8230
8231   // fold (fabs (fabs x)) -> (fabs x)
8232   if (N0.getOpcode() == ISD::FABS)
8233     return N->getOperand(0);
8234
8235   // fold (fabs (fneg x)) -> (fabs x)
8236   // fold (fabs (fcopysign x, y)) -> (fabs x)
8237   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
8238     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0.getOperand(0));
8239
8240   // Transform fabs(bitconvert(x)) -> bitconvert(x & ~sign) to avoid loading
8241   // constant pool values.
8242   if (!TLI.isFAbsFree(VT) &&
8243       N0.getOpcode() == ISD::BITCAST &&
8244       N0.getNode()->hasOneUse()) {
8245     SDValue Int = N0.getOperand(0);
8246     EVT IntVT = Int.getValueType();
8247     if (IntVT.isInteger() && !IntVT.isVector()) {
8248       APInt SignMask;
8249       if (N0.getValueType().isVector()) {
8250         // For a vector, get a mask such as 0x7f... per scalar element
8251         // and splat it.
8252         SignMask = ~APInt::getSignBit(N0.getValueType().getScalarSizeInBits());
8253         SignMask = APInt::getSplat(IntVT.getSizeInBits(), SignMask);
8254       } else {
8255         // For a scalar, just generate 0x7f...
8256         SignMask = ~APInt::getSignBit(IntVT.getSizeInBits());
8257       }
8258       Int = DAG.getNode(ISD::AND, SDLoc(N0), IntVT, Int,
8259                         DAG.getConstant(SignMask, IntVT));
8260       AddToWorklist(Int.getNode());
8261       return DAG.getNode(ISD::BITCAST, SDLoc(N), N->getValueType(0), Int);
8262     }
8263   }
8264
8265   return SDValue();
8266 }
8267
8268 SDValue DAGCombiner::visitBRCOND(SDNode *N) {
8269   SDValue Chain = N->getOperand(0);
8270   SDValue N1 = N->getOperand(1);
8271   SDValue N2 = N->getOperand(2);
8272
8273   // If N is a constant we could fold this into a fallthrough or unconditional
8274   // branch. However that doesn't happen very often in normal code, because
8275   // Instcombine/SimplifyCFG should have handled the available opportunities.
8276   // If we did this folding here, it would be necessary to update the
8277   // MachineBasicBlock CFG, which is awkward.
8278
8279   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
8280   // on the target.
8281   if (N1.getOpcode() == ISD::SETCC &&
8282       TLI.isOperationLegalOrCustom(ISD::BR_CC,
8283                                    N1.getOperand(0).getValueType())) {
8284     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
8285                        Chain, N1.getOperand(2),
8286                        N1.getOperand(0), N1.getOperand(1), N2);
8287   }
8288
8289   if ((N1.hasOneUse() && N1.getOpcode() == ISD::SRL) ||
8290       ((N1.getOpcode() == ISD::TRUNCATE && N1.hasOneUse()) &&
8291        (N1.getOperand(0).hasOneUse() &&
8292         N1.getOperand(0).getOpcode() == ISD::SRL))) {
8293     SDNode *Trunc = nullptr;
8294     if (N1.getOpcode() == ISD::TRUNCATE) {
8295       // Look pass the truncate.
8296       Trunc = N1.getNode();
8297       N1 = N1.getOperand(0);
8298     }
8299
8300     // Match this pattern so that we can generate simpler code:
8301     //
8302     //   %a = ...
8303     //   %b = and i32 %a, 2
8304     //   %c = srl i32 %b, 1
8305     //   brcond i32 %c ...
8306     //
8307     // into
8308     //
8309     //   %a = ...
8310     //   %b = and i32 %a, 2
8311     //   %c = setcc eq %b, 0
8312     //   brcond %c ...
8313     //
8314     // This applies only when the AND constant value has one bit set and the
8315     // SRL constant is equal to the log2 of the AND constant. The back-end is
8316     // smart enough to convert the result into a TEST/JMP sequence.
8317     SDValue Op0 = N1.getOperand(0);
8318     SDValue Op1 = N1.getOperand(1);
8319
8320     if (Op0.getOpcode() == ISD::AND &&
8321         Op1.getOpcode() == ISD::Constant) {
8322       SDValue AndOp1 = Op0.getOperand(1);
8323
8324       if (AndOp1.getOpcode() == ISD::Constant) {
8325         const APInt &AndConst = cast<ConstantSDNode>(AndOp1)->getAPIntValue();
8326
8327         if (AndConst.isPowerOf2() &&
8328             cast<ConstantSDNode>(Op1)->getAPIntValue()==AndConst.logBase2()) {
8329           SDValue SetCC =
8330             DAG.getSetCC(SDLoc(N),
8331                          getSetCCResultType(Op0.getValueType()),
8332                          Op0, DAG.getConstant(0, Op0.getValueType()),
8333                          ISD::SETNE);
8334
8335           SDValue NewBRCond = DAG.getNode(ISD::BRCOND, SDLoc(N),
8336                                           MVT::Other, Chain, SetCC, N2);
8337           // Don't add the new BRCond into the worklist or else SimplifySelectCC
8338           // will convert it back to (X & C1) >> C2.
8339           CombineTo(N, NewBRCond, false);
8340           // Truncate is dead.
8341           if (Trunc)
8342             deleteAndRecombine(Trunc);
8343           // Replace the uses of SRL with SETCC
8344           WorklistRemover DeadNodes(*this);
8345           DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
8346           deleteAndRecombine(N1.getNode());
8347           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
8348         }
8349       }
8350     }
8351
8352     if (Trunc)
8353       // Restore N1 if the above transformation doesn't match.
8354       N1 = N->getOperand(1);
8355   }
8356
8357   // Transform br(xor(x, y)) -> br(x != y)
8358   // Transform br(xor(xor(x,y), 1)) -> br (x == y)
8359   if (N1.hasOneUse() && N1.getOpcode() == ISD::XOR) {
8360     SDNode *TheXor = N1.getNode();
8361     SDValue Op0 = TheXor->getOperand(0);
8362     SDValue Op1 = TheXor->getOperand(1);
8363     if (Op0.getOpcode() == Op1.getOpcode()) {
8364       // Avoid missing important xor optimizations.
8365       SDValue Tmp = visitXOR(TheXor);
8366       if (Tmp.getNode()) {
8367         if (Tmp.getNode() != TheXor) {
8368           DEBUG(dbgs() << "\nReplacing.8 ";
8369                 TheXor->dump(&DAG);
8370                 dbgs() << "\nWith: ";
8371                 Tmp.getNode()->dump(&DAG);
8372                 dbgs() << '\n');
8373           WorklistRemover DeadNodes(*this);
8374           DAG.ReplaceAllUsesOfValueWith(N1, Tmp);
8375           deleteAndRecombine(TheXor);
8376           return DAG.getNode(ISD::BRCOND, SDLoc(N),
8377                              MVT::Other, Chain, Tmp, N2);
8378         }
8379
8380         // visitXOR has changed XOR's operands or replaced the XOR completely,
8381         // bail out.
8382         return SDValue(N, 0);
8383       }
8384     }
8385
8386     if (Op0.getOpcode() != ISD::SETCC && Op1.getOpcode() != ISD::SETCC) {
8387       bool Equal = false;
8388       if (ConstantSDNode *RHSCI = dyn_cast<ConstantSDNode>(Op0))
8389         if (RHSCI->getAPIntValue() == 1 && Op0.hasOneUse() &&
8390             Op0.getOpcode() == ISD::XOR) {
8391           TheXor = Op0.getNode();
8392           Equal = true;
8393         }
8394
8395       EVT SetCCVT = N1.getValueType();
8396       if (LegalTypes)
8397         SetCCVT = getSetCCResultType(SetCCVT);
8398       SDValue SetCC = DAG.getSetCC(SDLoc(TheXor),
8399                                    SetCCVT,
8400                                    Op0, Op1,
8401                                    Equal ? ISD::SETEQ : ISD::SETNE);
8402       // Replace the uses of XOR with SETCC
8403       WorklistRemover DeadNodes(*this);
8404       DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
8405       deleteAndRecombine(N1.getNode());
8406       return DAG.getNode(ISD::BRCOND, SDLoc(N),
8407                          MVT::Other, Chain, SetCC, N2);
8408     }
8409   }
8410
8411   return SDValue();
8412 }
8413
8414 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
8415 //
8416 SDValue DAGCombiner::visitBR_CC(SDNode *N) {
8417   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
8418   SDValue CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
8419
8420   // If N is a constant we could fold this into a fallthrough or unconditional
8421   // branch. However that doesn't happen very often in normal code, because
8422   // Instcombine/SimplifyCFG should have handled the available opportunities.
8423   // If we did this folding here, it would be necessary to update the
8424   // MachineBasicBlock CFG, which is awkward.
8425
8426   // Use SimplifySetCC to simplify SETCC's.
8427   SDValue Simp = SimplifySetCC(getSetCCResultType(CondLHS.getValueType()),
8428                                CondLHS, CondRHS, CC->get(), SDLoc(N),
8429                                false);
8430   if (Simp.getNode()) AddToWorklist(Simp.getNode());
8431
8432   // fold to a simpler setcc
8433   if (Simp.getNode() && Simp.getOpcode() == ISD::SETCC)
8434     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
8435                        N->getOperand(0), Simp.getOperand(2),
8436                        Simp.getOperand(0), Simp.getOperand(1),
8437                        N->getOperand(4));
8438
8439   return SDValue();
8440 }
8441
8442 /// Return true if 'Use' is a load or a store that uses N as its base pointer
8443 /// and that N may be folded in the load / store addressing mode.
8444 static bool canFoldInAddressingMode(SDNode *N, SDNode *Use,
8445                                     SelectionDAG &DAG,
8446                                     const TargetLowering &TLI) {
8447   EVT VT;
8448   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(Use)) {
8449     if (LD->isIndexed() || LD->getBasePtr().getNode() != N)
8450       return false;
8451     VT = Use->getValueType(0);
8452   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(Use)) {
8453     if (ST->isIndexed() || ST->getBasePtr().getNode() != N)
8454       return false;
8455     VT = ST->getValue().getValueType();
8456   } else
8457     return false;
8458
8459   TargetLowering::AddrMode AM;
8460   if (N->getOpcode() == ISD::ADD) {
8461     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
8462     if (Offset)
8463       // [reg +/- imm]
8464       AM.BaseOffs = Offset->getSExtValue();
8465     else
8466       // [reg +/- reg]
8467       AM.Scale = 1;
8468   } else if (N->getOpcode() == ISD::SUB) {
8469     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
8470     if (Offset)
8471       // [reg +/- imm]
8472       AM.BaseOffs = -Offset->getSExtValue();
8473     else
8474       // [reg +/- reg]
8475       AM.Scale = 1;
8476   } else
8477     return false;
8478
8479   return TLI.isLegalAddressingMode(AM, VT.getTypeForEVT(*DAG.getContext()));
8480 }
8481
8482 /// Try turning a load/store into a pre-indexed load/store when the base
8483 /// pointer is an add or subtract and it has other uses besides the load/store.
8484 /// After the transformation, the new indexed load/store has effectively folded
8485 /// the add/subtract in and all of its other uses are redirected to the
8486 /// new load/store.
8487 bool DAGCombiner::CombineToPreIndexedLoadStore(SDNode *N) {
8488   if (Level < AfterLegalizeDAG)
8489     return false;
8490
8491   bool isLoad = true;
8492   SDValue Ptr;
8493   EVT VT;
8494   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
8495     if (LD->isIndexed())
8496       return false;
8497     VT = LD->getMemoryVT();
8498     if (!TLI.isIndexedLoadLegal(ISD::PRE_INC, VT) &&
8499         !TLI.isIndexedLoadLegal(ISD::PRE_DEC, VT))
8500       return false;
8501     Ptr = LD->getBasePtr();
8502   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
8503     if (ST->isIndexed())
8504       return false;
8505     VT = ST->getMemoryVT();
8506     if (!TLI.isIndexedStoreLegal(ISD::PRE_INC, VT) &&
8507         !TLI.isIndexedStoreLegal(ISD::PRE_DEC, VT))
8508       return false;
8509     Ptr = ST->getBasePtr();
8510     isLoad = false;
8511   } else {
8512     return false;
8513   }
8514
8515   // If the pointer is not an add/sub, or if it doesn't have multiple uses, bail
8516   // out.  There is no reason to make this a preinc/predec.
8517   if ((Ptr.getOpcode() != ISD::ADD && Ptr.getOpcode() != ISD::SUB) ||
8518       Ptr.getNode()->hasOneUse())
8519     return false;
8520
8521   // Ask the target to do addressing mode selection.
8522   SDValue BasePtr;
8523   SDValue Offset;
8524   ISD::MemIndexedMode AM = ISD::UNINDEXED;
8525   if (!TLI.getPreIndexedAddressParts(N, BasePtr, Offset, AM, DAG))
8526     return false;
8527
8528   // Backends without true r+i pre-indexed forms may need to pass a
8529   // constant base with a variable offset so that constant coercion
8530   // will work with the patterns in canonical form.
8531   bool Swapped = false;
8532   if (isa<ConstantSDNode>(BasePtr)) {
8533     std::swap(BasePtr, Offset);
8534     Swapped = true;
8535   }
8536
8537   // Don't create a indexed load / store with zero offset.
8538   if (isa<ConstantSDNode>(Offset) &&
8539       cast<ConstantSDNode>(Offset)->isNullValue())
8540     return false;
8541
8542   // Try turning it into a pre-indexed load / store except when:
8543   // 1) The new base ptr is a frame index.
8544   // 2) If N is a store and the new base ptr is either the same as or is a
8545   //    predecessor of the value being stored.
8546   // 3) Another use of old base ptr is a predecessor of N. If ptr is folded
8547   //    that would create a cycle.
8548   // 4) All uses are load / store ops that use it as old base ptr.
8549
8550   // Check #1.  Preinc'ing a frame index would require copying the stack pointer
8551   // (plus the implicit offset) to a register to preinc anyway.
8552   if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
8553     return false;
8554
8555   // Check #2.
8556   if (!isLoad) {
8557     SDValue Val = cast<StoreSDNode>(N)->getValue();
8558     if (Val == BasePtr || BasePtr.getNode()->isPredecessorOf(Val.getNode()))
8559       return false;
8560   }
8561
8562   // If the offset is a constant, there may be other adds of constants that
8563   // can be folded with this one. We should do this to avoid having to keep
8564   // a copy of the original base pointer.
8565   SmallVector<SDNode *, 16> OtherUses;
8566   if (isa<ConstantSDNode>(Offset))
8567     for (SDNode *Use : BasePtr.getNode()->uses()) {
8568       if (Use == Ptr.getNode())
8569         continue;
8570
8571       if (Use->isPredecessorOf(N))
8572         continue;
8573
8574       if (Use->getOpcode() != ISD::ADD && Use->getOpcode() != ISD::SUB) {
8575         OtherUses.clear();
8576         break;
8577       }
8578
8579       SDValue Op0 = Use->getOperand(0), Op1 = Use->getOperand(1);
8580       if (Op1.getNode() == BasePtr.getNode())
8581         std::swap(Op0, Op1);
8582       assert(Op0.getNode() == BasePtr.getNode() &&
8583              "Use of ADD/SUB but not an operand");
8584
8585       if (!isa<ConstantSDNode>(Op1)) {
8586         OtherUses.clear();
8587         break;
8588       }
8589
8590       // FIXME: In some cases, we can be smarter about this.
8591       if (Op1.getValueType() != Offset.getValueType()) {
8592         OtherUses.clear();
8593         break;
8594       }
8595
8596       OtherUses.push_back(Use);
8597     }
8598
8599   if (Swapped)
8600     std::swap(BasePtr, Offset);
8601
8602   // Now check for #3 and #4.
8603   bool RealUse = false;
8604
8605   // Caches for hasPredecessorHelper
8606   SmallPtrSet<const SDNode *, 32> Visited;
8607   SmallVector<const SDNode *, 16> Worklist;
8608
8609   for (SDNode *Use : Ptr.getNode()->uses()) {
8610     if (Use == N)
8611       continue;
8612     if (N->hasPredecessorHelper(Use, Visited, Worklist))
8613       return false;
8614
8615     // If Ptr may be folded in addressing mode of other use, then it's
8616     // not profitable to do this transformation.
8617     if (!canFoldInAddressingMode(Ptr.getNode(), Use, DAG, TLI))
8618       RealUse = true;
8619   }
8620
8621   if (!RealUse)
8622     return false;
8623
8624   SDValue Result;
8625   if (isLoad)
8626     Result = DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
8627                                 BasePtr, Offset, AM);
8628   else
8629     Result = DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
8630                                  BasePtr, Offset, AM);
8631   ++PreIndexedNodes;
8632   ++NodesCombined;
8633   DEBUG(dbgs() << "\nReplacing.4 ";
8634         N->dump(&DAG);
8635         dbgs() << "\nWith: ";
8636         Result.getNode()->dump(&DAG);
8637         dbgs() << '\n');
8638   WorklistRemover DeadNodes(*this);
8639   if (isLoad) {
8640     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
8641     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
8642   } else {
8643     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
8644   }
8645
8646   // Finally, since the node is now dead, remove it from the graph.
8647   deleteAndRecombine(N);
8648
8649   if (Swapped)
8650     std::swap(BasePtr, Offset);
8651
8652   // Replace other uses of BasePtr that can be updated to use Ptr
8653   for (unsigned i = 0, e = OtherUses.size(); i != e; ++i) {
8654     unsigned OffsetIdx = 1;
8655     if (OtherUses[i]->getOperand(OffsetIdx).getNode() == BasePtr.getNode())
8656       OffsetIdx = 0;
8657     assert(OtherUses[i]->getOperand(!OffsetIdx).getNode() ==
8658            BasePtr.getNode() && "Expected BasePtr operand");
8659
8660     // We need to replace ptr0 in the following expression:
8661     //   x0 * offset0 + y0 * ptr0 = t0
8662     // knowing that
8663     //   x1 * offset1 + y1 * ptr0 = t1 (the indexed load/store)
8664     //
8665     // where x0, x1, y0 and y1 in {-1, 1} are given by the types of the
8666     // indexed load/store and the expresion that needs to be re-written.
8667     //
8668     // Therefore, we have:
8669     //   t0 = (x0 * offset0 - x1 * y0 * y1 *offset1) + (y0 * y1) * t1
8670
8671     ConstantSDNode *CN =
8672       cast<ConstantSDNode>(OtherUses[i]->getOperand(OffsetIdx));
8673     int X0, X1, Y0, Y1;
8674     APInt Offset0 = CN->getAPIntValue();
8675     APInt Offset1 = cast<ConstantSDNode>(Offset)->getAPIntValue();
8676
8677     X0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 1) ? -1 : 1;
8678     Y0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 0) ? -1 : 1;
8679     X1 = (AM == ISD::PRE_DEC && !Swapped) ? -1 : 1;
8680     Y1 = (AM == ISD::PRE_DEC && Swapped) ? -1 : 1;
8681
8682     unsigned Opcode = (Y0 * Y1 < 0) ? ISD::SUB : ISD::ADD;
8683
8684     APInt CNV = Offset0;
8685     if (X0 < 0) CNV = -CNV;
8686     if (X1 * Y0 * Y1 < 0) CNV = CNV + Offset1;
8687     else CNV = CNV - Offset1;
8688
8689     // We can now generate the new expression.
8690     SDValue NewOp1 = DAG.getConstant(CNV, CN->getValueType(0));
8691     SDValue NewOp2 = Result.getValue(isLoad ? 1 : 0);
8692
8693     SDValue NewUse = DAG.getNode(Opcode,
8694                                  SDLoc(OtherUses[i]),
8695                                  OtherUses[i]->getValueType(0), NewOp1, NewOp2);
8696     DAG.ReplaceAllUsesOfValueWith(SDValue(OtherUses[i], 0), NewUse);
8697     deleteAndRecombine(OtherUses[i]);
8698   }
8699
8700   // Replace the uses of Ptr with uses of the updated base value.
8701   DAG.ReplaceAllUsesOfValueWith(Ptr, Result.getValue(isLoad ? 1 : 0));
8702   deleteAndRecombine(Ptr.getNode());
8703
8704   return true;
8705 }
8706
8707 /// Try to combine a load/store with a add/sub of the base pointer node into a
8708 /// post-indexed load/store. The transformation folded the add/subtract into the
8709 /// new indexed load/store effectively and all of its uses are redirected to the
8710 /// new load/store.
8711 bool DAGCombiner::CombineToPostIndexedLoadStore(SDNode *N) {
8712   if (Level < AfterLegalizeDAG)
8713     return false;
8714
8715   bool isLoad = true;
8716   SDValue Ptr;
8717   EVT VT;
8718   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
8719     if (LD->isIndexed())
8720       return false;
8721     VT = LD->getMemoryVT();
8722     if (!TLI.isIndexedLoadLegal(ISD::POST_INC, VT) &&
8723         !TLI.isIndexedLoadLegal(ISD::POST_DEC, VT))
8724       return false;
8725     Ptr = LD->getBasePtr();
8726   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
8727     if (ST->isIndexed())
8728       return false;
8729     VT = ST->getMemoryVT();
8730     if (!TLI.isIndexedStoreLegal(ISD::POST_INC, VT) &&
8731         !TLI.isIndexedStoreLegal(ISD::POST_DEC, VT))
8732       return false;
8733     Ptr = ST->getBasePtr();
8734     isLoad = false;
8735   } else {
8736     return false;
8737   }
8738
8739   if (Ptr.getNode()->hasOneUse())
8740     return false;
8741
8742   for (SDNode *Op : Ptr.getNode()->uses()) {
8743     if (Op == N ||
8744         (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB))
8745       continue;
8746
8747     SDValue BasePtr;
8748     SDValue Offset;
8749     ISD::MemIndexedMode AM = ISD::UNINDEXED;
8750     if (TLI.getPostIndexedAddressParts(N, Op, BasePtr, Offset, AM, DAG)) {
8751       // Don't create a indexed load / store with zero offset.
8752       if (isa<ConstantSDNode>(Offset) &&
8753           cast<ConstantSDNode>(Offset)->isNullValue())
8754         continue;
8755
8756       // Try turning it into a post-indexed load / store except when
8757       // 1) All uses are load / store ops that use it as base ptr (and
8758       //    it may be folded as addressing mmode).
8759       // 2) Op must be independent of N, i.e. Op is neither a predecessor
8760       //    nor a successor of N. Otherwise, if Op is folded that would
8761       //    create a cycle.
8762
8763       if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
8764         continue;
8765
8766       // Check for #1.
8767       bool TryNext = false;
8768       for (SDNode *Use : BasePtr.getNode()->uses()) {
8769         if (Use == Ptr.getNode())
8770           continue;
8771
8772         // If all the uses are load / store addresses, then don't do the
8773         // transformation.
8774         if (Use->getOpcode() == ISD::ADD || Use->getOpcode() == ISD::SUB){
8775           bool RealUse = false;
8776           for (SDNode *UseUse : Use->uses()) {
8777             if (!canFoldInAddressingMode(Use, UseUse, DAG, TLI))
8778               RealUse = true;
8779           }
8780
8781           if (!RealUse) {
8782             TryNext = true;
8783             break;
8784           }
8785         }
8786       }
8787
8788       if (TryNext)
8789         continue;
8790
8791       // Check for #2
8792       if (!Op->isPredecessorOf(N) && !N->isPredecessorOf(Op)) {
8793         SDValue Result = isLoad
8794           ? DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
8795                                BasePtr, Offset, AM)
8796           : DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
8797                                 BasePtr, Offset, AM);
8798         ++PostIndexedNodes;
8799         ++NodesCombined;
8800         DEBUG(dbgs() << "\nReplacing.5 ";
8801               N->dump(&DAG);
8802               dbgs() << "\nWith: ";
8803               Result.getNode()->dump(&DAG);
8804               dbgs() << '\n');
8805         WorklistRemover DeadNodes(*this);
8806         if (isLoad) {
8807           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
8808           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
8809         } else {
8810           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
8811         }
8812
8813         // Finally, since the node is now dead, remove it from the graph.
8814         deleteAndRecombine(N);
8815
8816         // Replace the uses of Use with uses of the updated base value.
8817         DAG.ReplaceAllUsesOfValueWith(SDValue(Op, 0),
8818                                       Result.getValue(isLoad ? 1 : 0));
8819         deleteAndRecombine(Op);
8820         return true;
8821       }
8822     }
8823   }
8824
8825   return false;
8826 }
8827
8828 /// \brief Return the base-pointer arithmetic from an indexed \p LD.
8829 SDValue DAGCombiner::SplitIndexingFromLoad(LoadSDNode *LD) {
8830   ISD::MemIndexedMode AM = LD->getAddressingMode();
8831   assert(AM != ISD::UNINDEXED);
8832   SDValue BP = LD->getOperand(1);
8833   SDValue Inc = LD->getOperand(2);
8834
8835   // Some backends use TargetConstants for load offsets, but don't expect
8836   // TargetConstants in general ADD nodes. We can convert these constants into
8837   // regular Constants (if the constant is not opaque).
8838   assert((Inc.getOpcode() != ISD::TargetConstant ||
8839           !cast<ConstantSDNode>(Inc)->isOpaque()) &&
8840          "Cannot split out indexing using opaque target constants");
8841   if (Inc.getOpcode() == ISD::TargetConstant) {
8842     ConstantSDNode *ConstInc = cast<ConstantSDNode>(Inc);
8843     Inc = DAG.getConstant(*ConstInc->getConstantIntValue(),
8844                           ConstInc->getValueType(0));
8845   }
8846
8847   unsigned Opc =
8848       (AM == ISD::PRE_INC || AM == ISD::POST_INC ? ISD::ADD : ISD::SUB);
8849   return DAG.getNode(Opc, SDLoc(LD), BP.getSimpleValueType(), BP, Inc);
8850 }
8851
8852 SDValue DAGCombiner::visitLOAD(SDNode *N) {
8853   LoadSDNode *LD  = cast<LoadSDNode>(N);
8854   SDValue Chain = LD->getChain();
8855   SDValue Ptr   = LD->getBasePtr();
8856
8857   // If load is not volatile and there are no uses of the loaded value (and
8858   // the updated indexed value in case of indexed loads), change uses of the
8859   // chain value into uses of the chain input (i.e. delete the dead load).
8860   if (!LD->isVolatile()) {
8861     if (N->getValueType(1) == MVT::Other) {
8862       // Unindexed loads.
8863       if (!N->hasAnyUseOfValue(0)) {
8864         // It's not safe to use the two value CombineTo variant here. e.g.
8865         // v1, chain2 = load chain1, loc
8866         // v2, chain3 = load chain2, loc
8867         // v3         = add v2, c
8868         // Now we replace use of chain2 with chain1.  This makes the second load
8869         // isomorphic to the one we are deleting, and thus makes this load live.
8870         DEBUG(dbgs() << "\nReplacing.6 ";
8871               N->dump(&DAG);
8872               dbgs() << "\nWith chain: ";
8873               Chain.getNode()->dump(&DAG);
8874               dbgs() << "\n");
8875         WorklistRemover DeadNodes(*this);
8876         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
8877
8878         if (N->use_empty())
8879           deleteAndRecombine(N);
8880
8881         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
8882       }
8883     } else {
8884       // Indexed loads.
8885       assert(N->getValueType(2) == MVT::Other && "Malformed indexed loads?");
8886
8887       // If this load has an opaque TargetConstant offset, then we cannot split
8888       // the indexing into an add/sub directly (that TargetConstant may not be
8889       // valid for a different type of node, and we cannot convert an opaque
8890       // target constant into a regular constant).
8891       bool HasOTCInc = LD->getOperand(2).getOpcode() == ISD::TargetConstant &&
8892                        cast<ConstantSDNode>(LD->getOperand(2))->isOpaque();
8893
8894       if (!N->hasAnyUseOfValue(0) &&
8895           ((MaySplitLoadIndex && !HasOTCInc) || !N->hasAnyUseOfValue(1))) {
8896         SDValue Undef = DAG.getUNDEF(N->getValueType(0));
8897         SDValue Index;
8898         if (N->hasAnyUseOfValue(1) && MaySplitLoadIndex && !HasOTCInc) {
8899           Index = SplitIndexingFromLoad(LD);
8900           // Try to fold the base pointer arithmetic into subsequent loads and
8901           // stores.
8902           AddUsersToWorklist(N);
8903         } else
8904           Index = DAG.getUNDEF(N->getValueType(1));
8905         DEBUG(dbgs() << "\nReplacing.7 ";
8906               N->dump(&DAG);
8907               dbgs() << "\nWith: ";
8908               Undef.getNode()->dump(&DAG);
8909               dbgs() << " and 2 other values\n");
8910         WorklistRemover DeadNodes(*this);
8911         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Undef);
8912         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Index);
8913         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 2), Chain);
8914         deleteAndRecombine(N);
8915         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
8916       }
8917     }
8918   }
8919
8920   // If this load is directly stored, replace the load value with the stored
8921   // value.
8922   // TODO: Handle store large -> read small portion.
8923   // TODO: Handle TRUNCSTORE/LOADEXT
8924   if (ISD::isNormalLoad(N) && !LD->isVolatile()) {
8925     if (ISD::isNON_TRUNCStore(Chain.getNode())) {
8926       StoreSDNode *PrevST = cast<StoreSDNode>(Chain);
8927       if (PrevST->getBasePtr() == Ptr &&
8928           PrevST->getValue().getValueType() == N->getValueType(0))
8929       return CombineTo(N, Chain.getOperand(1), Chain);
8930     }
8931   }
8932
8933   // Try to infer better alignment information than the load already has.
8934   if (OptLevel != CodeGenOpt::None && LD->isUnindexed()) {
8935     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
8936       if (Align > LD->getMemOperand()->getBaseAlignment()) {
8937         SDValue NewLoad =
8938                DAG.getExtLoad(LD->getExtensionType(), SDLoc(N),
8939                               LD->getValueType(0),
8940                               Chain, Ptr, LD->getPointerInfo(),
8941                               LD->getMemoryVT(),
8942                               LD->isVolatile(), LD->isNonTemporal(),
8943                               LD->isInvariant(), Align, LD->getAAInfo());
8944         return CombineTo(N, NewLoad, SDValue(NewLoad.getNode(), 1), true);
8945       }
8946     }
8947   }
8948
8949   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA
8950                                                   : DAG.getSubtarget().useAA();
8951 #ifndef NDEBUG
8952   if (CombinerAAOnlyFunc.getNumOccurrences() &&
8953       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
8954     UseAA = false;
8955 #endif
8956   if (UseAA && LD->isUnindexed()) {
8957     // Walk up chain skipping non-aliasing memory nodes.
8958     SDValue BetterChain = FindBetterChain(N, Chain);
8959
8960     // If there is a better chain.
8961     if (Chain != BetterChain) {
8962       SDValue ReplLoad;
8963
8964       // Replace the chain to void dependency.
8965       if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
8966         ReplLoad = DAG.getLoad(N->getValueType(0), SDLoc(LD),
8967                                BetterChain, Ptr, LD->getMemOperand());
8968       } else {
8969         ReplLoad = DAG.getExtLoad(LD->getExtensionType(), SDLoc(LD),
8970                                   LD->getValueType(0),
8971                                   BetterChain, Ptr, LD->getMemoryVT(),
8972                                   LD->getMemOperand());
8973       }
8974
8975       // Create token factor to keep old chain connected.
8976       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
8977                                   MVT::Other, Chain, ReplLoad.getValue(1));
8978
8979       // Make sure the new and old chains are cleaned up.
8980       AddToWorklist(Token.getNode());
8981
8982       // Replace uses with load result and token factor. Don't add users
8983       // to work list.
8984       return CombineTo(N, ReplLoad.getValue(0), Token, false);
8985     }
8986   }
8987
8988   // Try transforming N to an indexed load.
8989   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
8990     return SDValue(N, 0);
8991
8992   // Try to slice up N to more direct loads if the slices are mapped to
8993   // different register banks or pairing can take place.
8994   if (SliceUpLoad(N))
8995     return SDValue(N, 0);
8996
8997   return SDValue();
8998 }
8999
9000 namespace {
9001 /// \brief Helper structure used to slice a load in smaller loads.
9002 /// Basically a slice is obtained from the following sequence:
9003 /// Origin = load Ty1, Base
9004 /// Shift = srl Ty1 Origin, CstTy Amount
9005 /// Inst = trunc Shift to Ty2
9006 ///
9007 /// Then, it will be rewriten into:
9008 /// Slice = load SliceTy, Base + SliceOffset
9009 /// [Inst = zext Slice to Ty2], only if SliceTy <> Ty2
9010 ///
9011 /// SliceTy is deduced from the number of bits that are actually used to
9012 /// build Inst.
9013 struct LoadedSlice {
9014   /// \brief Helper structure used to compute the cost of a slice.
9015   struct Cost {
9016     /// Are we optimizing for code size.
9017     bool ForCodeSize;
9018     /// Various cost.
9019     unsigned Loads;
9020     unsigned Truncates;
9021     unsigned CrossRegisterBanksCopies;
9022     unsigned ZExts;
9023     unsigned Shift;
9024
9025     Cost(bool ForCodeSize = false)
9026         : ForCodeSize(ForCodeSize), Loads(0), Truncates(0),
9027           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {}
9028
9029     /// \brief Get the cost of one isolated slice.
9030     Cost(const LoadedSlice &LS, bool ForCodeSize = false)
9031         : ForCodeSize(ForCodeSize), Loads(1), Truncates(0),
9032           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {
9033       EVT TruncType = LS.Inst->getValueType(0);
9034       EVT LoadedType = LS.getLoadedType();
9035       if (TruncType != LoadedType &&
9036           !LS.DAG->getTargetLoweringInfo().isZExtFree(LoadedType, TruncType))
9037         ZExts = 1;
9038     }
9039
9040     /// \brief Account for slicing gain in the current cost.
9041     /// Slicing provide a few gains like removing a shift or a
9042     /// truncate. This method allows to grow the cost of the original
9043     /// load with the gain from this slice.
9044     void addSliceGain(const LoadedSlice &LS) {
9045       // Each slice saves a truncate.
9046       const TargetLowering &TLI = LS.DAG->getTargetLoweringInfo();
9047       if (!TLI.isTruncateFree(LS.Inst->getValueType(0),
9048                               LS.Inst->getOperand(0).getValueType()))
9049         ++Truncates;
9050       // If there is a shift amount, this slice gets rid of it.
9051       if (LS.Shift)
9052         ++Shift;
9053       // If this slice can merge a cross register bank copy, account for it.
9054       if (LS.canMergeExpensiveCrossRegisterBankCopy())
9055         ++CrossRegisterBanksCopies;
9056     }
9057
9058     Cost &operator+=(const Cost &RHS) {
9059       Loads += RHS.Loads;
9060       Truncates += RHS.Truncates;
9061       CrossRegisterBanksCopies += RHS.CrossRegisterBanksCopies;
9062       ZExts += RHS.ZExts;
9063       Shift += RHS.Shift;
9064       return *this;
9065     }
9066
9067     bool operator==(const Cost &RHS) const {
9068       return Loads == RHS.Loads && Truncates == RHS.Truncates &&
9069              CrossRegisterBanksCopies == RHS.CrossRegisterBanksCopies &&
9070              ZExts == RHS.ZExts && Shift == RHS.Shift;
9071     }
9072
9073     bool operator!=(const Cost &RHS) const { return !(*this == RHS); }
9074
9075     bool operator<(const Cost &RHS) const {
9076       // Assume cross register banks copies are as expensive as loads.
9077       // FIXME: Do we want some more target hooks?
9078       unsigned ExpensiveOpsLHS = Loads + CrossRegisterBanksCopies;
9079       unsigned ExpensiveOpsRHS = RHS.Loads + RHS.CrossRegisterBanksCopies;
9080       // Unless we are optimizing for code size, consider the
9081       // expensive operation first.
9082       if (!ForCodeSize && ExpensiveOpsLHS != ExpensiveOpsRHS)
9083         return ExpensiveOpsLHS < ExpensiveOpsRHS;
9084       return (Truncates + ZExts + Shift + ExpensiveOpsLHS) <
9085              (RHS.Truncates + RHS.ZExts + RHS.Shift + ExpensiveOpsRHS);
9086     }
9087
9088     bool operator>(const Cost &RHS) const { return RHS < *this; }
9089
9090     bool operator<=(const Cost &RHS) const { return !(RHS < *this); }
9091
9092     bool operator>=(const Cost &RHS) const { return !(*this < RHS); }
9093   };
9094   // The last instruction that represent the slice. This should be a
9095   // truncate instruction.
9096   SDNode *Inst;
9097   // The original load instruction.
9098   LoadSDNode *Origin;
9099   // The right shift amount in bits from the original load.
9100   unsigned Shift;
9101   // The DAG from which Origin came from.
9102   // This is used to get some contextual information about legal types, etc.
9103   SelectionDAG *DAG;
9104
9105   LoadedSlice(SDNode *Inst = nullptr, LoadSDNode *Origin = nullptr,
9106               unsigned Shift = 0, SelectionDAG *DAG = nullptr)
9107       : Inst(Inst), Origin(Origin), Shift(Shift), DAG(DAG) {}
9108
9109   LoadedSlice(const LoadedSlice &LS)
9110       : Inst(LS.Inst), Origin(LS.Origin), Shift(LS.Shift), DAG(LS.DAG) {}
9111
9112   /// \brief Get the bits used in a chunk of bits \p BitWidth large.
9113   /// \return Result is \p BitWidth and has used bits set to 1 and
9114   ///         not used bits set to 0.
9115   APInt getUsedBits() const {
9116     // Reproduce the trunc(lshr) sequence:
9117     // - Start from the truncated value.
9118     // - Zero extend to the desired bit width.
9119     // - Shift left.
9120     assert(Origin && "No original load to compare against.");
9121     unsigned BitWidth = Origin->getValueSizeInBits(0);
9122     assert(Inst && "This slice is not bound to an instruction");
9123     assert(Inst->getValueSizeInBits(0) <= BitWidth &&
9124            "Extracted slice is bigger than the whole type!");
9125     APInt UsedBits(Inst->getValueSizeInBits(0), 0);
9126     UsedBits.setAllBits();
9127     UsedBits = UsedBits.zext(BitWidth);
9128     UsedBits <<= Shift;
9129     return UsedBits;
9130   }
9131
9132   /// \brief Get the size of the slice to be loaded in bytes.
9133   unsigned getLoadedSize() const {
9134     unsigned SliceSize = getUsedBits().countPopulation();
9135     assert(!(SliceSize & 0x7) && "Size is not a multiple of a byte.");
9136     return SliceSize / 8;
9137   }
9138
9139   /// \brief Get the type that will be loaded for this slice.
9140   /// Note: This may not be the final type for the slice.
9141   EVT getLoadedType() const {
9142     assert(DAG && "Missing context");
9143     LLVMContext &Ctxt = *DAG->getContext();
9144     return EVT::getIntegerVT(Ctxt, getLoadedSize() * 8);
9145   }
9146
9147   /// \brief Get the alignment of the load used for this slice.
9148   unsigned getAlignment() const {
9149     unsigned Alignment = Origin->getAlignment();
9150     unsigned Offset = getOffsetFromBase();
9151     if (Offset != 0)
9152       Alignment = MinAlign(Alignment, Alignment + Offset);
9153     return Alignment;
9154   }
9155
9156   /// \brief Check if this slice can be rewritten with legal operations.
9157   bool isLegal() const {
9158     // An invalid slice is not legal.
9159     if (!Origin || !Inst || !DAG)
9160       return false;
9161
9162     // Offsets are for indexed load only, we do not handle that.
9163     if (Origin->getOffset().getOpcode() != ISD::UNDEF)
9164       return false;
9165
9166     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
9167
9168     // Check that the type is legal.
9169     EVT SliceType = getLoadedType();
9170     if (!TLI.isTypeLegal(SliceType))
9171       return false;
9172
9173     // Check that the load is legal for this type.
9174     if (!TLI.isOperationLegal(ISD::LOAD, SliceType))
9175       return false;
9176
9177     // Check that the offset can be computed.
9178     // 1. Check its type.
9179     EVT PtrType = Origin->getBasePtr().getValueType();
9180     if (PtrType == MVT::Untyped || PtrType.isExtended())
9181       return false;
9182
9183     // 2. Check that it fits in the immediate.
9184     if (!TLI.isLegalAddImmediate(getOffsetFromBase()))
9185       return false;
9186
9187     // 3. Check that the computation is legal.
9188     if (!TLI.isOperationLegal(ISD::ADD, PtrType))
9189       return false;
9190
9191     // Check that the zext is legal if it needs one.
9192     EVT TruncateType = Inst->getValueType(0);
9193     if (TruncateType != SliceType &&
9194         !TLI.isOperationLegal(ISD::ZERO_EXTEND, TruncateType))
9195       return false;
9196
9197     return true;
9198   }
9199
9200   /// \brief Get the offset in bytes of this slice in the original chunk of
9201   /// bits.
9202   /// \pre DAG != nullptr.
9203   uint64_t getOffsetFromBase() const {
9204     assert(DAG && "Missing context.");
9205     bool IsBigEndian =
9206         DAG->getTargetLoweringInfo().getDataLayout()->isBigEndian();
9207     assert(!(Shift & 0x7) && "Shifts not aligned on Bytes are not supported.");
9208     uint64_t Offset = Shift / 8;
9209     unsigned TySizeInBytes = Origin->getValueSizeInBits(0) / 8;
9210     assert(!(Origin->getValueSizeInBits(0) & 0x7) &&
9211            "The size of the original loaded type is not a multiple of a"
9212            " byte.");
9213     // If Offset is bigger than TySizeInBytes, it means we are loading all
9214     // zeros. This should have been optimized before in the process.
9215     assert(TySizeInBytes > Offset &&
9216            "Invalid shift amount for given loaded size");
9217     if (IsBigEndian)
9218       Offset = TySizeInBytes - Offset - getLoadedSize();
9219     return Offset;
9220   }
9221
9222   /// \brief Generate the sequence of instructions to load the slice
9223   /// represented by this object and redirect the uses of this slice to
9224   /// this new sequence of instructions.
9225   /// \pre this->Inst && this->Origin are valid Instructions and this
9226   /// object passed the legal check: LoadedSlice::isLegal returned true.
9227   /// \return The last instruction of the sequence used to load the slice.
9228   SDValue loadSlice() const {
9229     assert(Inst && Origin && "Unable to replace a non-existing slice.");
9230     const SDValue &OldBaseAddr = Origin->getBasePtr();
9231     SDValue BaseAddr = OldBaseAddr;
9232     // Get the offset in that chunk of bytes w.r.t. the endianess.
9233     int64_t Offset = static_cast<int64_t>(getOffsetFromBase());
9234     assert(Offset >= 0 && "Offset too big to fit in int64_t!");
9235     if (Offset) {
9236       // BaseAddr = BaseAddr + Offset.
9237       EVT ArithType = BaseAddr.getValueType();
9238       BaseAddr = DAG->getNode(ISD::ADD, SDLoc(Origin), ArithType, BaseAddr,
9239                               DAG->getConstant(Offset, ArithType));
9240     }
9241
9242     // Create the type of the loaded slice according to its size.
9243     EVT SliceType = getLoadedType();
9244
9245     // Create the load for the slice.
9246     SDValue LastInst = DAG->getLoad(
9247         SliceType, SDLoc(Origin), Origin->getChain(), BaseAddr,
9248         Origin->getPointerInfo().getWithOffset(Offset), Origin->isVolatile(),
9249         Origin->isNonTemporal(), Origin->isInvariant(), getAlignment());
9250     // If the final type is not the same as the loaded type, this means that
9251     // we have to pad with zero. Create a zero extend for that.
9252     EVT FinalType = Inst->getValueType(0);
9253     if (SliceType != FinalType)
9254       LastInst =
9255           DAG->getNode(ISD::ZERO_EXTEND, SDLoc(LastInst), FinalType, LastInst);
9256     return LastInst;
9257   }
9258
9259   /// \brief Check if this slice can be merged with an expensive cross register
9260   /// bank copy. E.g.,
9261   /// i = load i32
9262   /// f = bitcast i32 i to float
9263   bool canMergeExpensiveCrossRegisterBankCopy() const {
9264     if (!Inst || !Inst->hasOneUse())
9265       return false;
9266     SDNode *Use = *Inst->use_begin();
9267     if (Use->getOpcode() != ISD::BITCAST)
9268       return false;
9269     assert(DAG && "Missing context");
9270     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
9271     EVT ResVT = Use->getValueType(0);
9272     const TargetRegisterClass *ResRC = TLI.getRegClassFor(ResVT.getSimpleVT());
9273     const TargetRegisterClass *ArgRC =
9274         TLI.getRegClassFor(Use->getOperand(0).getValueType().getSimpleVT());
9275     if (ArgRC == ResRC || !TLI.isOperationLegal(ISD::LOAD, ResVT))
9276       return false;
9277
9278     // At this point, we know that we perform a cross-register-bank copy.
9279     // Check if it is expensive.
9280     const TargetRegisterInfo *TRI = DAG->getSubtarget().getRegisterInfo();
9281     // Assume bitcasts are cheap, unless both register classes do not
9282     // explicitly share a common sub class.
9283     if (!TRI || TRI->getCommonSubClass(ArgRC, ResRC))
9284       return false;
9285
9286     // Check if it will be merged with the load.
9287     // 1. Check the alignment constraint.
9288     unsigned RequiredAlignment = TLI.getDataLayout()->getABITypeAlignment(
9289         ResVT.getTypeForEVT(*DAG->getContext()));
9290
9291     if (RequiredAlignment > getAlignment())
9292       return false;
9293
9294     // 2. Check that the load is a legal operation for that type.
9295     if (!TLI.isOperationLegal(ISD::LOAD, ResVT))
9296       return false;
9297
9298     // 3. Check that we do not have a zext in the way.
9299     if (Inst->getValueType(0) != getLoadedType())
9300       return false;
9301
9302     return true;
9303   }
9304 };
9305 }
9306
9307 /// \brief Check that all bits set in \p UsedBits form a dense region, i.e.,
9308 /// \p UsedBits looks like 0..0 1..1 0..0.
9309 static bool areUsedBitsDense(const APInt &UsedBits) {
9310   // If all the bits are one, this is dense!
9311   if (UsedBits.isAllOnesValue())
9312     return true;
9313
9314   // Get rid of the unused bits on the right.
9315   APInt NarrowedUsedBits = UsedBits.lshr(UsedBits.countTrailingZeros());
9316   // Get rid of the unused bits on the left.
9317   if (NarrowedUsedBits.countLeadingZeros())
9318     NarrowedUsedBits = NarrowedUsedBits.trunc(NarrowedUsedBits.getActiveBits());
9319   // Check that the chunk of bits is completely used.
9320   return NarrowedUsedBits.isAllOnesValue();
9321 }
9322
9323 /// \brief Check whether or not \p First and \p Second are next to each other
9324 /// in memory. This means that there is no hole between the bits loaded
9325 /// by \p First and the bits loaded by \p Second.
9326 static bool areSlicesNextToEachOther(const LoadedSlice &First,
9327                                      const LoadedSlice &Second) {
9328   assert(First.Origin == Second.Origin && First.Origin &&
9329          "Unable to match different memory origins.");
9330   APInt UsedBits = First.getUsedBits();
9331   assert((UsedBits & Second.getUsedBits()) == 0 &&
9332          "Slices are not supposed to overlap.");
9333   UsedBits |= Second.getUsedBits();
9334   return areUsedBitsDense(UsedBits);
9335 }
9336
9337 /// \brief Adjust the \p GlobalLSCost according to the target
9338 /// paring capabilities and the layout of the slices.
9339 /// \pre \p GlobalLSCost should account for at least as many loads as
9340 /// there is in the slices in \p LoadedSlices.
9341 static void adjustCostForPairing(SmallVectorImpl<LoadedSlice> &LoadedSlices,
9342                                  LoadedSlice::Cost &GlobalLSCost) {
9343   unsigned NumberOfSlices = LoadedSlices.size();
9344   // If there is less than 2 elements, no pairing is possible.
9345   if (NumberOfSlices < 2)
9346     return;
9347
9348   // Sort the slices so that elements that are likely to be next to each
9349   // other in memory are next to each other in the list.
9350   std::sort(LoadedSlices.begin(), LoadedSlices.end(),
9351             [](const LoadedSlice &LHS, const LoadedSlice &RHS) {
9352     assert(LHS.Origin == RHS.Origin && "Different bases not implemented.");
9353     return LHS.getOffsetFromBase() < RHS.getOffsetFromBase();
9354   });
9355   const TargetLowering &TLI = LoadedSlices[0].DAG->getTargetLoweringInfo();
9356   // First (resp. Second) is the first (resp. Second) potentially candidate
9357   // to be placed in a paired load.
9358   const LoadedSlice *First = nullptr;
9359   const LoadedSlice *Second = nullptr;
9360   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice,
9361                 // Set the beginning of the pair.
9362                                                            First = Second) {
9363
9364     Second = &LoadedSlices[CurrSlice];
9365
9366     // If First is NULL, it means we start a new pair.
9367     // Get to the next slice.
9368     if (!First)
9369       continue;
9370
9371     EVT LoadedType = First->getLoadedType();
9372
9373     // If the types of the slices are different, we cannot pair them.
9374     if (LoadedType != Second->getLoadedType())
9375       continue;
9376
9377     // Check if the target supplies paired loads for this type.
9378     unsigned RequiredAlignment = 0;
9379     if (!TLI.hasPairedLoad(LoadedType, RequiredAlignment)) {
9380       // move to the next pair, this type is hopeless.
9381       Second = nullptr;
9382       continue;
9383     }
9384     // Check if we meet the alignment requirement.
9385     if (RequiredAlignment > First->getAlignment())
9386       continue;
9387
9388     // Check that both loads are next to each other in memory.
9389     if (!areSlicesNextToEachOther(*First, *Second))
9390       continue;
9391
9392     assert(GlobalLSCost.Loads > 0 && "We save more loads than we created!");
9393     --GlobalLSCost.Loads;
9394     // Move to the next pair.
9395     Second = nullptr;
9396   }
9397 }
9398
9399 /// \brief Check the profitability of all involved LoadedSlice.
9400 /// Currently, it is considered profitable if there is exactly two
9401 /// involved slices (1) which are (2) next to each other in memory, and
9402 /// whose cost (\see LoadedSlice::Cost) is smaller than the original load (3).
9403 ///
9404 /// Note: The order of the elements in \p LoadedSlices may be modified, but not
9405 /// the elements themselves.
9406 ///
9407 /// FIXME: When the cost model will be mature enough, we can relax
9408 /// constraints (1) and (2).
9409 static bool isSlicingProfitable(SmallVectorImpl<LoadedSlice> &LoadedSlices,
9410                                 const APInt &UsedBits, bool ForCodeSize) {
9411   unsigned NumberOfSlices = LoadedSlices.size();
9412   if (StressLoadSlicing)
9413     return NumberOfSlices > 1;
9414
9415   // Check (1).
9416   if (NumberOfSlices != 2)
9417     return false;
9418
9419   // Check (2).
9420   if (!areUsedBitsDense(UsedBits))
9421     return false;
9422
9423   // Check (3).
9424   LoadedSlice::Cost OrigCost(ForCodeSize), GlobalSlicingCost(ForCodeSize);
9425   // The original code has one big load.
9426   OrigCost.Loads = 1;
9427   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice) {
9428     const LoadedSlice &LS = LoadedSlices[CurrSlice];
9429     // Accumulate the cost of all the slices.
9430     LoadedSlice::Cost SliceCost(LS, ForCodeSize);
9431     GlobalSlicingCost += SliceCost;
9432
9433     // Account as cost in the original configuration the gain obtained
9434     // with the current slices.
9435     OrigCost.addSliceGain(LS);
9436   }
9437
9438   // If the target supports paired load, adjust the cost accordingly.
9439   adjustCostForPairing(LoadedSlices, GlobalSlicingCost);
9440   return OrigCost > GlobalSlicingCost;
9441 }
9442
9443 /// \brief If the given load, \p LI, is used only by trunc or trunc(lshr)
9444 /// operations, split it in the various pieces being extracted.
9445 ///
9446 /// This sort of thing is introduced by SROA.
9447 /// This slicing takes care not to insert overlapping loads.
9448 /// \pre LI is a simple load (i.e., not an atomic or volatile load).
9449 bool DAGCombiner::SliceUpLoad(SDNode *N) {
9450   if (Level < AfterLegalizeDAG)
9451     return false;
9452
9453   LoadSDNode *LD = cast<LoadSDNode>(N);
9454   if (LD->isVolatile() || !ISD::isNormalLoad(LD) ||
9455       !LD->getValueType(0).isInteger())
9456     return false;
9457
9458   // Keep track of already used bits to detect overlapping values.
9459   // In that case, we will just abort the transformation.
9460   APInt UsedBits(LD->getValueSizeInBits(0), 0);
9461
9462   SmallVector<LoadedSlice, 4> LoadedSlices;
9463
9464   // Check if this load is used as several smaller chunks of bits.
9465   // Basically, look for uses in trunc or trunc(lshr) and record a new chain
9466   // of computation for each trunc.
9467   for (SDNode::use_iterator UI = LD->use_begin(), UIEnd = LD->use_end();
9468        UI != UIEnd; ++UI) {
9469     // Skip the uses of the chain.
9470     if (UI.getUse().getResNo() != 0)
9471       continue;
9472
9473     SDNode *User = *UI;
9474     unsigned Shift = 0;
9475
9476     // Check if this is a trunc(lshr).
9477     if (User->getOpcode() == ISD::SRL && User->hasOneUse() &&
9478         isa<ConstantSDNode>(User->getOperand(1))) {
9479       Shift = cast<ConstantSDNode>(User->getOperand(1))->getZExtValue();
9480       User = *User->use_begin();
9481     }
9482
9483     // At this point, User is a Truncate, iff we encountered, trunc or
9484     // trunc(lshr).
9485     if (User->getOpcode() != ISD::TRUNCATE)
9486       return false;
9487
9488     // The width of the type must be a power of 2 and greater than 8-bits.
9489     // Otherwise the load cannot be represented in LLVM IR.
9490     // Moreover, if we shifted with a non-8-bits multiple, the slice
9491     // will be across several bytes. We do not support that.
9492     unsigned Width = User->getValueSizeInBits(0);
9493     if (Width < 8 || !isPowerOf2_32(Width) || (Shift & 0x7))
9494       return 0;
9495
9496     // Build the slice for this chain of computations.
9497     LoadedSlice LS(User, LD, Shift, &DAG);
9498     APInt CurrentUsedBits = LS.getUsedBits();
9499
9500     // Check if this slice overlaps with another.
9501     if ((CurrentUsedBits & UsedBits) != 0)
9502       return false;
9503     // Update the bits used globally.
9504     UsedBits |= CurrentUsedBits;
9505
9506     // Check if the new slice would be legal.
9507     if (!LS.isLegal())
9508       return false;
9509
9510     // Record the slice.
9511     LoadedSlices.push_back(LS);
9512   }
9513
9514   // Abort slicing if it does not seem to be profitable.
9515   if (!isSlicingProfitable(LoadedSlices, UsedBits, ForCodeSize))
9516     return false;
9517
9518   ++SlicedLoads;
9519
9520   // Rewrite each chain to use an independent load.
9521   // By construction, each chain can be represented by a unique load.
9522
9523   // Prepare the argument for the new token factor for all the slices.
9524   SmallVector<SDValue, 8> ArgChains;
9525   for (SmallVectorImpl<LoadedSlice>::const_iterator
9526            LSIt = LoadedSlices.begin(),
9527            LSItEnd = LoadedSlices.end();
9528        LSIt != LSItEnd; ++LSIt) {
9529     SDValue SliceInst = LSIt->loadSlice();
9530     CombineTo(LSIt->Inst, SliceInst, true);
9531     if (SliceInst.getNode()->getOpcode() != ISD::LOAD)
9532       SliceInst = SliceInst.getOperand(0);
9533     assert(SliceInst->getOpcode() == ISD::LOAD &&
9534            "It takes more than a zext to get to the loaded slice!!");
9535     ArgChains.push_back(SliceInst.getValue(1));
9536   }
9537
9538   SDValue Chain = DAG.getNode(ISD::TokenFactor, SDLoc(LD), MVT::Other,
9539                               ArgChains);
9540   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
9541   return true;
9542 }
9543
9544 /// Check to see if V is (and load (ptr), imm), where the load is having
9545 /// specific bytes cleared out.  If so, return the byte size being masked out
9546 /// and the shift amount.
9547 static std::pair<unsigned, unsigned>
9548 CheckForMaskedLoad(SDValue V, SDValue Ptr, SDValue Chain) {
9549   std::pair<unsigned, unsigned> Result(0, 0);
9550
9551   // Check for the structure we're looking for.
9552   if (V->getOpcode() != ISD::AND ||
9553       !isa<ConstantSDNode>(V->getOperand(1)) ||
9554       !ISD::isNormalLoad(V->getOperand(0).getNode()))
9555     return Result;
9556
9557   // Check the chain and pointer.
9558   LoadSDNode *LD = cast<LoadSDNode>(V->getOperand(0));
9559   if (LD->getBasePtr() != Ptr) return Result;  // Not from same pointer.
9560
9561   // The store should be chained directly to the load or be an operand of a
9562   // tokenfactor.
9563   if (LD == Chain.getNode())
9564     ; // ok.
9565   else if (Chain->getOpcode() != ISD::TokenFactor)
9566     return Result; // Fail.
9567   else {
9568     bool isOk = false;
9569     for (unsigned i = 0, e = Chain->getNumOperands(); i != e; ++i)
9570       if (Chain->getOperand(i).getNode() == LD) {
9571         isOk = true;
9572         break;
9573       }
9574     if (!isOk) return Result;
9575   }
9576
9577   // This only handles simple types.
9578   if (V.getValueType() != MVT::i16 &&
9579       V.getValueType() != MVT::i32 &&
9580       V.getValueType() != MVT::i64)
9581     return Result;
9582
9583   // Check the constant mask.  Invert it so that the bits being masked out are
9584   // 0 and the bits being kept are 1.  Use getSExtValue so that leading bits
9585   // follow the sign bit for uniformity.
9586   uint64_t NotMask = ~cast<ConstantSDNode>(V->getOperand(1))->getSExtValue();
9587   unsigned NotMaskLZ = countLeadingZeros(NotMask);
9588   if (NotMaskLZ & 7) return Result;  // Must be multiple of a byte.
9589   unsigned NotMaskTZ = countTrailingZeros(NotMask);
9590   if (NotMaskTZ & 7) return Result;  // Must be multiple of a byte.
9591   if (NotMaskLZ == 64) return Result;  // All zero mask.
9592
9593   // See if we have a continuous run of bits.  If so, we have 0*1+0*
9594   if (countTrailingOnes(NotMask >> NotMaskTZ) + NotMaskTZ + NotMaskLZ != 64)
9595     return Result;
9596
9597   // Adjust NotMaskLZ down to be from the actual size of the int instead of i64.
9598   if (V.getValueType() != MVT::i64 && NotMaskLZ)
9599     NotMaskLZ -= 64-V.getValueSizeInBits();
9600
9601   unsigned MaskedBytes = (V.getValueSizeInBits()-NotMaskLZ-NotMaskTZ)/8;
9602   switch (MaskedBytes) {
9603   case 1:
9604   case 2:
9605   case 4: break;
9606   default: return Result; // All one mask, or 5-byte mask.
9607   }
9608
9609   // Verify that the first bit starts at a multiple of mask so that the access
9610   // is aligned the same as the access width.
9611   if (NotMaskTZ && NotMaskTZ/8 % MaskedBytes) return Result;
9612
9613   Result.first = MaskedBytes;
9614   Result.second = NotMaskTZ/8;
9615   return Result;
9616 }
9617
9618
9619 /// Check to see if IVal is something that provides a value as specified by
9620 /// MaskInfo. If so, replace the specified store with a narrower store of
9621 /// truncated IVal.
9622 static SDNode *
9623 ShrinkLoadReplaceStoreWithStore(const std::pair<unsigned, unsigned> &MaskInfo,
9624                                 SDValue IVal, StoreSDNode *St,
9625                                 DAGCombiner *DC) {
9626   unsigned NumBytes = MaskInfo.first;
9627   unsigned ByteShift = MaskInfo.second;
9628   SelectionDAG &DAG = DC->getDAG();
9629
9630   // Check to see if IVal is all zeros in the part being masked in by the 'or'
9631   // that uses this.  If not, this is not a replacement.
9632   APInt Mask = ~APInt::getBitsSet(IVal.getValueSizeInBits(),
9633                                   ByteShift*8, (ByteShift+NumBytes)*8);
9634   if (!DAG.MaskedValueIsZero(IVal, Mask)) return nullptr;
9635
9636   // Check that it is legal on the target to do this.  It is legal if the new
9637   // VT we're shrinking to (i8/i16/i32) is legal or we're still before type
9638   // legalization.
9639   MVT VT = MVT::getIntegerVT(NumBytes*8);
9640   if (!DC->isTypeLegal(VT))
9641     return nullptr;
9642
9643   // Okay, we can do this!  Replace the 'St' store with a store of IVal that is
9644   // shifted by ByteShift and truncated down to NumBytes.
9645   if (ByteShift)
9646     IVal = DAG.getNode(ISD::SRL, SDLoc(IVal), IVal.getValueType(), IVal,
9647                        DAG.getConstant(ByteShift*8,
9648                                     DC->getShiftAmountTy(IVal.getValueType())));
9649
9650   // Figure out the offset for the store and the alignment of the access.
9651   unsigned StOffset;
9652   unsigned NewAlign = St->getAlignment();
9653
9654   if (DAG.getTargetLoweringInfo().isLittleEndian())
9655     StOffset = ByteShift;
9656   else
9657     StOffset = IVal.getValueType().getStoreSize() - ByteShift - NumBytes;
9658
9659   SDValue Ptr = St->getBasePtr();
9660   if (StOffset) {
9661     Ptr = DAG.getNode(ISD::ADD, SDLoc(IVal), Ptr.getValueType(),
9662                       Ptr, DAG.getConstant(StOffset, Ptr.getValueType()));
9663     NewAlign = MinAlign(NewAlign, StOffset);
9664   }
9665
9666   // Truncate down to the new size.
9667   IVal = DAG.getNode(ISD::TRUNCATE, SDLoc(IVal), VT, IVal);
9668
9669   ++OpsNarrowed;
9670   return DAG.getStore(St->getChain(), SDLoc(St), IVal, Ptr,
9671                       St->getPointerInfo().getWithOffset(StOffset),
9672                       false, false, NewAlign).getNode();
9673 }
9674
9675
9676 /// Look for sequence of load / op / store where op is one of 'or', 'xor', and
9677 /// 'and' of immediates. If 'op' is only touching some of the loaded bits, try
9678 /// narrowing the load and store if it would end up being a win for performance
9679 /// or code size.
9680 SDValue DAGCombiner::ReduceLoadOpStoreWidth(SDNode *N) {
9681   StoreSDNode *ST  = cast<StoreSDNode>(N);
9682   if (ST->isVolatile())
9683     return SDValue();
9684
9685   SDValue Chain = ST->getChain();
9686   SDValue Value = ST->getValue();
9687   SDValue Ptr   = ST->getBasePtr();
9688   EVT VT = Value.getValueType();
9689
9690   if (ST->isTruncatingStore() || VT.isVector() || !Value.hasOneUse())
9691     return SDValue();
9692
9693   unsigned Opc = Value.getOpcode();
9694
9695   // If this is "store (or X, Y), P" and X is "(and (load P), cst)", where cst
9696   // is a byte mask indicating a consecutive number of bytes, check to see if
9697   // Y is known to provide just those bytes.  If so, we try to replace the
9698   // load + replace + store sequence with a single (narrower) store, which makes
9699   // the load dead.
9700   if (Opc == ISD::OR) {
9701     std::pair<unsigned, unsigned> MaskedLoad;
9702     MaskedLoad = CheckForMaskedLoad(Value.getOperand(0), Ptr, Chain);
9703     if (MaskedLoad.first)
9704       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
9705                                                   Value.getOperand(1), ST,this))
9706         return SDValue(NewST, 0);
9707
9708     // Or is commutative, so try swapping X and Y.
9709     MaskedLoad = CheckForMaskedLoad(Value.getOperand(1), Ptr, Chain);
9710     if (MaskedLoad.first)
9711       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
9712                                                   Value.getOperand(0), ST,this))
9713         return SDValue(NewST, 0);
9714   }
9715
9716   if ((Opc != ISD::OR && Opc != ISD::XOR && Opc != ISD::AND) ||
9717       Value.getOperand(1).getOpcode() != ISD::Constant)
9718     return SDValue();
9719
9720   SDValue N0 = Value.getOperand(0);
9721   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
9722       Chain == SDValue(N0.getNode(), 1)) {
9723     LoadSDNode *LD = cast<LoadSDNode>(N0);
9724     if (LD->getBasePtr() != Ptr ||
9725         LD->getPointerInfo().getAddrSpace() !=
9726         ST->getPointerInfo().getAddrSpace())
9727       return SDValue();
9728
9729     // Find the type to narrow it the load / op / store to.
9730     SDValue N1 = Value.getOperand(1);
9731     unsigned BitWidth = N1.getValueSizeInBits();
9732     APInt Imm = cast<ConstantSDNode>(N1)->getAPIntValue();
9733     if (Opc == ISD::AND)
9734       Imm ^= APInt::getAllOnesValue(BitWidth);
9735     if (Imm == 0 || Imm.isAllOnesValue())
9736       return SDValue();
9737     unsigned ShAmt = Imm.countTrailingZeros();
9738     unsigned MSB = BitWidth - Imm.countLeadingZeros() - 1;
9739     unsigned NewBW = NextPowerOf2(MSB - ShAmt);
9740     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
9741     // The narrowing should be profitable, the load/store operation should be
9742     // legal (or custom) and the store size should be equal to the NewVT width.
9743     while (NewBW < BitWidth &&
9744            (NewVT.getStoreSizeInBits() != NewBW ||
9745             !TLI.isOperationLegalOrCustom(Opc, NewVT) ||
9746             !TLI.isNarrowingProfitable(VT, NewVT))) {
9747       NewBW = NextPowerOf2(NewBW);
9748       NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
9749     }
9750     if (NewBW >= BitWidth)
9751       return SDValue();
9752
9753     // If the lsb changed does not start at the type bitwidth boundary,
9754     // start at the previous one.
9755     if (ShAmt % NewBW)
9756       ShAmt = (((ShAmt + NewBW - 1) / NewBW) * NewBW) - NewBW;
9757     APInt Mask = APInt::getBitsSet(BitWidth, ShAmt,
9758                                    std::min(BitWidth, ShAmt + NewBW));
9759     if ((Imm & Mask) == Imm) {
9760       APInt NewImm = (Imm & Mask).lshr(ShAmt).trunc(NewBW);
9761       if (Opc == ISD::AND)
9762         NewImm ^= APInt::getAllOnesValue(NewBW);
9763       uint64_t PtrOff = ShAmt / 8;
9764       // For big endian targets, we need to adjust the offset to the pointer to
9765       // load the correct bytes.
9766       if (TLI.isBigEndian())
9767         PtrOff = (BitWidth + 7 - NewBW) / 8 - PtrOff;
9768
9769       unsigned NewAlign = MinAlign(LD->getAlignment(), PtrOff);
9770       Type *NewVTTy = NewVT.getTypeForEVT(*DAG.getContext());
9771       if (NewAlign < TLI.getDataLayout()->getABITypeAlignment(NewVTTy))
9772         return SDValue();
9773
9774       SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LD),
9775                                    Ptr.getValueType(), Ptr,
9776                                    DAG.getConstant(PtrOff, Ptr.getValueType()));
9777       SDValue NewLD = DAG.getLoad(NewVT, SDLoc(N0),
9778                                   LD->getChain(), NewPtr,
9779                                   LD->getPointerInfo().getWithOffset(PtrOff),
9780                                   LD->isVolatile(), LD->isNonTemporal(),
9781                                   LD->isInvariant(), NewAlign,
9782                                   LD->getAAInfo());
9783       SDValue NewVal = DAG.getNode(Opc, SDLoc(Value), NewVT, NewLD,
9784                                    DAG.getConstant(NewImm, NewVT));
9785       SDValue NewST = DAG.getStore(Chain, SDLoc(N),
9786                                    NewVal, NewPtr,
9787                                    ST->getPointerInfo().getWithOffset(PtrOff),
9788                                    false, false, NewAlign);
9789
9790       AddToWorklist(NewPtr.getNode());
9791       AddToWorklist(NewLD.getNode());
9792       AddToWorklist(NewVal.getNode());
9793       WorklistRemover DeadNodes(*this);
9794       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLD.getValue(1));
9795       ++OpsNarrowed;
9796       return NewST;
9797     }
9798   }
9799
9800   return SDValue();
9801 }
9802
9803 /// For a given floating point load / store pair, if the load value isn't used
9804 /// by any other operations, then consider transforming the pair to integer
9805 /// load / store operations if the target deems the transformation profitable.
9806 SDValue DAGCombiner::TransformFPLoadStorePair(SDNode *N) {
9807   StoreSDNode *ST  = cast<StoreSDNode>(N);
9808   SDValue Chain = ST->getChain();
9809   SDValue Value = ST->getValue();
9810   if (ISD::isNormalStore(ST) && ISD::isNormalLoad(Value.getNode()) &&
9811       Value.hasOneUse() &&
9812       Chain == SDValue(Value.getNode(), 1)) {
9813     LoadSDNode *LD = cast<LoadSDNode>(Value);
9814     EVT VT = LD->getMemoryVT();
9815     if (!VT.isFloatingPoint() ||
9816         VT != ST->getMemoryVT() ||
9817         LD->isNonTemporal() ||
9818         ST->isNonTemporal() ||
9819         LD->getPointerInfo().getAddrSpace() != 0 ||
9820         ST->getPointerInfo().getAddrSpace() != 0)
9821       return SDValue();
9822
9823     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
9824     if (!TLI.isOperationLegal(ISD::LOAD, IntVT) ||
9825         !TLI.isOperationLegal(ISD::STORE, IntVT) ||
9826         !TLI.isDesirableToTransformToIntegerOp(ISD::LOAD, VT) ||
9827         !TLI.isDesirableToTransformToIntegerOp(ISD::STORE, VT))
9828       return SDValue();
9829
9830     unsigned LDAlign = LD->getAlignment();
9831     unsigned STAlign = ST->getAlignment();
9832     Type *IntVTTy = IntVT.getTypeForEVT(*DAG.getContext());
9833     unsigned ABIAlign = TLI.getDataLayout()->getABITypeAlignment(IntVTTy);
9834     if (LDAlign < ABIAlign || STAlign < ABIAlign)
9835       return SDValue();
9836
9837     SDValue NewLD = DAG.getLoad(IntVT, SDLoc(Value),
9838                                 LD->getChain(), LD->getBasePtr(),
9839                                 LD->getPointerInfo(),
9840                                 false, false, false, LDAlign);
9841
9842     SDValue NewST = DAG.getStore(NewLD.getValue(1), SDLoc(N),
9843                                  NewLD, ST->getBasePtr(),
9844                                  ST->getPointerInfo(),
9845                                  false, false, STAlign);
9846
9847     AddToWorklist(NewLD.getNode());
9848     AddToWorklist(NewST.getNode());
9849     WorklistRemover DeadNodes(*this);
9850     DAG.ReplaceAllUsesOfValueWith(Value.getValue(1), NewLD.getValue(1));
9851     ++LdStFP2Int;
9852     return NewST;
9853   }
9854
9855   return SDValue();
9856 }
9857
9858 /// Helper struct to parse and store a memory address as base + index + offset.
9859 /// We ignore sign extensions when it is safe to do so.
9860 /// The following two expressions are not equivalent. To differentiate we need
9861 /// to store whether there was a sign extension involved in the index
9862 /// computation.
9863 ///  (load (i64 add (i64 copyfromreg %c)
9864 ///                 (i64 signextend (add (i8 load %index)
9865 ///                                      (i8 1))))
9866 /// vs
9867 ///
9868 /// (load (i64 add (i64 copyfromreg %c)
9869 ///                (i64 signextend (i32 add (i32 signextend (i8 load %index))
9870 ///                                         (i32 1)))))
9871 struct BaseIndexOffset {
9872   SDValue Base;
9873   SDValue Index;
9874   int64_t Offset;
9875   bool IsIndexSignExt;
9876
9877   BaseIndexOffset() : Offset(0), IsIndexSignExt(false) {}
9878
9879   BaseIndexOffset(SDValue Base, SDValue Index, int64_t Offset,
9880                   bool IsIndexSignExt) :
9881     Base(Base), Index(Index), Offset(Offset), IsIndexSignExt(IsIndexSignExt) {}
9882
9883   bool equalBaseIndex(const BaseIndexOffset &Other) {
9884     return Other.Base == Base && Other.Index == Index &&
9885       Other.IsIndexSignExt == IsIndexSignExt;
9886   }
9887
9888   /// Parses tree in Ptr for base, index, offset addresses.
9889   static BaseIndexOffset match(SDValue Ptr) {
9890     bool IsIndexSignExt = false;
9891
9892     // We only can pattern match BASE + INDEX + OFFSET. If Ptr is not an ADD
9893     // instruction, then it could be just the BASE or everything else we don't
9894     // know how to handle. Just use Ptr as BASE and give up.
9895     if (Ptr->getOpcode() != ISD::ADD)
9896       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
9897
9898     // We know that we have at least an ADD instruction. Try to pattern match
9899     // the simple case of BASE + OFFSET.
9900     if (isa<ConstantSDNode>(Ptr->getOperand(1))) {
9901       int64_t Offset = cast<ConstantSDNode>(Ptr->getOperand(1))->getSExtValue();
9902       return  BaseIndexOffset(Ptr->getOperand(0), SDValue(), Offset,
9903                               IsIndexSignExt);
9904     }
9905
9906     // Inside a loop the current BASE pointer is calculated using an ADD and a
9907     // MUL instruction. In this case Ptr is the actual BASE pointer.
9908     // (i64 add (i64 %array_ptr)
9909     //          (i64 mul (i64 %induction_var)
9910     //                   (i64 %element_size)))
9911     if (Ptr->getOperand(1)->getOpcode() == ISD::MUL)
9912       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
9913
9914     // Look at Base + Index + Offset cases.
9915     SDValue Base = Ptr->getOperand(0);
9916     SDValue IndexOffset = Ptr->getOperand(1);
9917
9918     // Skip signextends.
9919     if (IndexOffset->getOpcode() == ISD::SIGN_EXTEND) {
9920       IndexOffset = IndexOffset->getOperand(0);
9921       IsIndexSignExt = true;
9922     }
9923
9924     // Either the case of Base + Index (no offset) or something else.
9925     if (IndexOffset->getOpcode() != ISD::ADD)
9926       return BaseIndexOffset(Base, IndexOffset, 0, IsIndexSignExt);
9927
9928     // Now we have the case of Base + Index + offset.
9929     SDValue Index = IndexOffset->getOperand(0);
9930     SDValue Offset = IndexOffset->getOperand(1);
9931
9932     if (!isa<ConstantSDNode>(Offset))
9933       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
9934
9935     // Ignore signextends.
9936     if (Index->getOpcode() == ISD::SIGN_EXTEND) {
9937       Index = Index->getOperand(0);
9938       IsIndexSignExt = true;
9939     } else IsIndexSignExt = false;
9940
9941     int64_t Off = cast<ConstantSDNode>(Offset)->getSExtValue();
9942     return BaseIndexOffset(Base, Index, Off, IsIndexSignExt);
9943   }
9944 };
9945
9946 bool DAGCombiner::MergeStoresOfConstantsOrVecElts(
9947                   SmallVectorImpl<MemOpLink> &StoreNodes, EVT MemVT,
9948                   unsigned NumElem, bool IsConstantSrc, bool UseVector) {
9949   // Make sure we have something to merge.
9950   if (NumElem < 2)
9951     return false;
9952
9953   int64_t ElementSizeBytes = MemVT.getSizeInBits() / 8;
9954   LSBaseSDNode *FirstInChain = StoreNodes[0].MemNode;
9955   unsigned EarliestNodeUsed = 0;
9956
9957   for (unsigned i=0; i < NumElem; ++i) {
9958     // Find a chain for the new wide-store operand. Notice that some
9959     // of the store nodes that we found may not be selected for inclusion
9960     // in the wide store. The chain we use needs to be the chain of the
9961     // earliest store node which is *used* and replaced by the wide store.
9962     if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
9963       EarliestNodeUsed = i;
9964   }
9965
9966   // The earliest Node in the DAG.
9967   LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
9968   SDLoc DL(StoreNodes[0].MemNode);
9969
9970   SDValue StoredVal;
9971   if (UseVector) {
9972     // Find a legal type for the vector store.
9973     EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
9974     assert(TLI.isTypeLegal(Ty) && "Illegal vector store");
9975     if (IsConstantSrc) {
9976       // A vector store with a constant source implies that the constant is
9977       // zero; we only handle merging stores of constant zeros because the zero
9978       // can be materialized without a load.
9979       // It may be beneficial to loosen this restriction to allow non-zero
9980       // store merging.
9981       StoredVal = DAG.getConstant(0, Ty);
9982     } else {
9983       SmallVector<SDValue, 8> Ops;
9984       for (unsigned i = 0; i < NumElem ; ++i) {
9985         StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
9986         SDValue Val = St->getValue();
9987         // All of the operands of a BUILD_VECTOR must have the same type.
9988         if (Val.getValueType() != MemVT)
9989           return false;
9990         Ops.push_back(Val);
9991       }
9992
9993       // Build the extracted vector elements back into a vector.
9994       StoredVal = DAG.getNode(ISD::BUILD_VECTOR, DL, Ty, Ops);
9995     }
9996   } else {
9997     // We should always use a vector store when merging extracted vector
9998     // elements, so this path implies a store of constants.
9999     assert(IsConstantSrc && "Merged vector elements should use vector store");
10000
10001     unsigned StoreBW = NumElem * ElementSizeBytes * 8;
10002     APInt StoreInt(StoreBW, 0);
10003
10004     // Construct a single integer constant which is made of the smaller
10005     // constant inputs.
10006     bool IsLE = TLI.isLittleEndian();
10007     for (unsigned i = 0; i < NumElem ; ++i) {
10008       unsigned Idx = IsLE ? (NumElem - 1 - i) : i;
10009       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[Idx].MemNode);
10010       SDValue Val = St->getValue();
10011       StoreInt <<= ElementSizeBytes*8;
10012       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Val)) {
10013         StoreInt |= C->getAPIntValue().zext(StoreBW);
10014       } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(Val)) {
10015         StoreInt |= C->getValueAPF().bitcastToAPInt().zext(StoreBW);
10016       } else {
10017         llvm_unreachable("Invalid constant element type");
10018       }
10019     }
10020
10021     // Create the new Load and Store operations.
10022     EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
10023     StoredVal = DAG.getConstant(StoreInt, StoreTy);
10024   }
10025
10026   SDValue NewStore = DAG.getStore(EarliestOp->getChain(), DL, StoredVal,
10027                                   FirstInChain->getBasePtr(),
10028                                   FirstInChain->getPointerInfo(),
10029                                   false, false,
10030                                   FirstInChain->getAlignment());
10031
10032   // Replace the first store with the new store
10033   CombineTo(EarliestOp, NewStore);
10034   // Erase all other stores.
10035   for (unsigned i = 0; i < NumElem ; ++i) {
10036     if (StoreNodes[i].MemNode == EarliestOp)
10037       continue;
10038     StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
10039     // ReplaceAllUsesWith will replace all uses that existed when it was
10040     // called, but graph optimizations may cause new ones to appear. For
10041     // example, the case in pr14333 looks like
10042     //
10043     //  St's chain -> St -> another store -> X
10044     //
10045     // And the only difference from St to the other store is the chain.
10046     // When we change it's chain to be St's chain they become identical,
10047     // get CSEed and the net result is that X is now a use of St.
10048     // Since we know that St is redundant, just iterate.
10049     while (!St->use_empty())
10050       DAG.ReplaceAllUsesWith(SDValue(St, 0), St->getChain());
10051     deleteAndRecombine(St);
10052   }
10053
10054   return true;
10055 }
10056
10057 bool DAGCombiner::MergeConsecutiveStores(StoreSDNode* St) {
10058   if (OptLevel == CodeGenOpt::None)
10059     return false;
10060
10061   EVT MemVT = St->getMemoryVT();
10062   int64_t ElementSizeBytes = MemVT.getSizeInBits()/8;
10063   bool NoVectors = DAG.getMachineFunction().getFunction()->hasFnAttribute(
10064       Attribute::NoImplicitFloat);
10065
10066   // Don't merge vectors into wider inputs.
10067   if (MemVT.isVector() || !MemVT.isSimple())
10068     return false;
10069
10070   // Perform an early exit check. Do not bother looking at stored values that
10071   // are not constants, loads, or extracted vector elements.
10072   SDValue StoredVal = St->getValue();
10073   bool IsLoadSrc = isa<LoadSDNode>(StoredVal);
10074   bool IsConstantSrc = isa<ConstantSDNode>(StoredVal) ||
10075                        isa<ConstantFPSDNode>(StoredVal);
10076   bool IsExtractVecEltSrc = (StoredVal.getOpcode() == ISD::EXTRACT_VECTOR_ELT);
10077
10078   if (!IsConstantSrc && !IsLoadSrc && !IsExtractVecEltSrc)
10079     return false;
10080
10081   // Only look at ends of store sequences.
10082   SDValue Chain = SDValue(St, 0);
10083   if (Chain->hasOneUse() && Chain->use_begin()->getOpcode() == ISD::STORE)
10084     return false;
10085
10086   // This holds the base pointer, index, and the offset in bytes from the base
10087   // pointer.
10088   BaseIndexOffset BasePtr = BaseIndexOffset::match(St->getBasePtr());
10089
10090   // We must have a base and an offset.
10091   if (!BasePtr.Base.getNode())
10092     return false;
10093
10094   // Do not handle stores to undef base pointers.
10095   if (BasePtr.Base.getOpcode() == ISD::UNDEF)
10096     return false;
10097
10098   // Save the LoadSDNodes that we find in the chain.
10099   // We need to make sure that these nodes do not interfere with
10100   // any of the store nodes.
10101   SmallVector<LSBaseSDNode*, 8> AliasLoadNodes;
10102
10103   // Save the StoreSDNodes that we find in the chain.
10104   SmallVector<MemOpLink, 8> StoreNodes;
10105
10106   // Walk up the chain and look for nodes with offsets from the same
10107   // base pointer. Stop when reaching an instruction with a different kind
10108   // or instruction which has a different base pointer.
10109   unsigned Seq = 0;
10110   StoreSDNode *Index = St;
10111   while (Index) {
10112     // If the chain has more than one use, then we can't reorder the mem ops.
10113     if (Index != St && !SDValue(Index, 0)->hasOneUse())
10114       break;
10115
10116     // Find the base pointer and offset for this memory node.
10117     BaseIndexOffset Ptr = BaseIndexOffset::match(Index->getBasePtr());
10118
10119     // Check that the base pointer is the same as the original one.
10120     if (!Ptr.equalBaseIndex(BasePtr))
10121       break;
10122
10123     // Check that the alignment is the same.
10124     if (Index->getAlignment() != St->getAlignment())
10125       break;
10126
10127     // The memory operands must not be volatile.
10128     if (Index->isVolatile() || Index->isIndexed())
10129       break;
10130
10131     // No truncation.
10132     if (StoreSDNode *St = dyn_cast<StoreSDNode>(Index))
10133       if (St->isTruncatingStore())
10134         break;
10135
10136     // The stored memory type must be the same.
10137     if (Index->getMemoryVT() != MemVT)
10138       break;
10139
10140     // We do not allow unaligned stores because we want to prevent overriding
10141     // stores.
10142     if (Index->getAlignment()*8 != MemVT.getSizeInBits())
10143       break;
10144
10145     // We found a potential memory operand to merge.
10146     StoreNodes.push_back(MemOpLink(Index, Ptr.Offset, Seq++));
10147
10148     // Find the next memory operand in the chain. If the next operand in the
10149     // chain is a store then move up and continue the scan with the next
10150     // memory operand. If the next operand is a load save it and use alias
10151     // information to check if it interferes with anything.
10152     SDNode *NextInChain = Index->getChain().getNode();
10153     while (1) {
10154       if (StoreSDNode *STn = dyn_cast<StoreSDNode>(NextInChain)) {
10155         // We found a store node. Use it for the next iteration.
10156         Index = STn;
10157         break;
10158       } else if (LoadSDNode *Ldn = dyn_cast<LoadSDNode>(NextInChain)) {
10159         if (Ldn->isVolatile()) {
10160           Index = nullptr;
10161           break;
10162         }
10163
10164         // Save the load node for later. Continue the scan.
10165         AliasLoadNodes.push_back(Ldn);
10166         NextInChain = Ldn->getChain().getNode();
10167         continue;
10168       } else {
10169         Index = nullptr;
10170         break;
10171       }
10172     }
10173   }
10174
10175   // Check if there is anything to merge.
10176   if (StoreNodes.size() < 2)
10177     return false;
10178
10179   // Sort the memory operands according to their distance from the base pointer.
10180   std::sort(StoreNodes.begin(), StoreNodes.end(),
10181             [](MemOpLink LHS, MemOpLink RHS) {
10182     return LHS.OffsetFromBase < RHS.OffsetFromBase ||
10183            (LHS.OffsetFromBase == RHS.OffsetFromBase &&
10184             LHS.SequenceNum > RHS.SequenceNum);
10185   });
10186
10187   // Scan the memory operations on the chain and find the first non-consecutive
10188   // store memory address.
10189   unsigned LastConsecutiveStore = 0;
10190   int64_t StartAddress = StoreNodes[0].OffsetFromBase;
10191   for (unsigned i = 0, e = StoreNodes.size(); i < e; ++i) {
10192
10193     // Check that the addresses are consecutive starting from the second
10194     // element in the list of stores.
10195     if (i > 0) {
10196       int64_t CurrAddress = StoreNodes[i].OffsetFromBase;
10197       if (CurrAddress - StartAddress != (ElementSizeBytes * i))
10198         break;
10199     }
10200
10201     bool Alias = false;
10202     // Check if this store interferes with any of the loads that we found.
10203     for (unsigned ld = 0, lde = AliasLoadNodes.size(); ld < lde; ++ld)
10204       if (isAlias(AliasLoadNodes[ld], StoreNodes[i].MemNode)) {
10205         Alias = true;
10206         break;
10207       }
10208     // We found a load that alias with this store. Stop the sequence.
10209     if (Alias)
10210       break;
10211
10212     // Mark this node as useful.
10213     LastConsecutiveStore = i;
10214   }
10215
10216   // The node with the lowest store address.
10217   LSBaseSDNode *FirstInChain = StoreNodes[0].MemNode;
10218
10219   // Store the constants into memory as one consecutive store.
10220   if (IsConstantSrc) {
10221     unsigned LastLegalType = 0;
10222     unsigned LastLegalVectorType = 0;
10223     bool NonZero = false;
10224     for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
10225       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
10226       SDValue StoredVal = St->getValue();
10227
10228       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(StoredVal)) {
10229         NonZero |= !C->isNullValue();
10230       } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(StoredVal)) {
10231         NonZero |= !C->getConstantFPValue()->isNullValue();
10232       } else {
10233         // Non-constant.
10234         break;
10235       }
10236
10237       // Find a legal type for the constant store.
10238       unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
10239       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
10240       if (TLI.isTypeLegal(StoreTy))
10241         LastLegalType = i+1;
10242       // Or check whether a truncstore is legal.
10243       else if (TLI.getTypeAction(*DAG.getContext(), StoreTy) ==
10244                TargetLowering::TypePromoteInteger) {
10245         EVT LegalizedStoredValueTy =
10246           TLI.getTypeToTransformTo(*DAG.getContext(), StoredVal.getValueType());
10247         if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy))
10248           LastLegalType = i+1;
10249       }
10250
10251       // Find a legal type for the vector store.
10252       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
10253       if (TLI.isTypeLegal(Ty))
10254         LastLegalVectorType = i + 1;
10255     }
10256
10257     // We only use vectors if the constant is known to be zero and the
10258     // function is not marked with the noimplicitfloat attribute.
10259     if (NonZero || NoVectors)
10260       LastLegalVectorType = 0;
10261
10262     // Check if we found a legal integer type to store.
10263     if (LastLegalType == 0 && LastLegalVectorType == 0)
10264       return false;
10265
10266     bool UseVector = (LastLegalVectorType > LastLegalType) && !NoVectors;
10267     unsigned NumElem = UseVector ? LastLegalVectorType : LastLegalType;
10268
10269     return MergeStoresOfConstantsOrVecElts(StoreNodes, MemVT, NumElem,
10270                                            true, UseVector);
10271   }
10272
10273   // When extracting multiple vector elements, try to store them
10274   // in one vector store rather than a sequence of scalar stores.
10275   if (IsExtractVecEltSrc) {
10276     unsigned NumElem = 0;
10277     for (unsigned i = 0; i < LastConsecutiveStore + 1; ++i) {
10278       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
10279       SDValue StoredVal = St->getValue();
10280       // This restriction could be loosened.
10281       // Bail out if any stored values are not elements extracted from a vector.
10282       // It should be possible to handle mixed sources, but load sources need
10283       // more careful handling (see the block of code below that handles
10284       // consecutive loads).
10285       if (StoredVal.getOpcode() != ISD::EXTRACT_VECTOR_ELT)
10286         return false;
10287
10288       // Find a legal type for the vector store.
10289       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
10290       if (TLI.isTypeLegal(Ty))
10291         NumElem = i + 1;
10292     }
10293
10294     return MergeStoresOfConstantsOrVecElts(StoreNodes, MemVT, NumElem,
10295                                            false, true);
10296   }
10297
10298   // Below we handle the case of multiple consecutive stores that
10299   // come from multiple consecutive loads. We merge them into a single
10300   // wide load and a single wide store.
10301
10302   // Look for load nodes which are used by the stored values.
10303   SmallVector<MemOpLink, 8> LoadNodes;
10304
10305   // Find acceptable loads. Loads need to have the same chain (token factor),
10306   // must not be zext, volatile, indexed, and they must be consecutive.
10307   BaseIndexOffset LdBasePtr;
10308   for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
10309     StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
10310     LoadSDNode *Ld = dyn_cast<LoadSDNode>(St->getValue());
10311     if (!Ld) break;
10312
10313     // Loads must only have one use.
10314     if (!Ld->hasNUsesOfValue(1, 0))
10315       break;
10316
10317     // Check that the alignment is the same as the stores.
10318     if (Ld->getAlignment() != St->getAlignment())
10319       break;
10320
10321     // The memory operands must not be volatile.
10322     if (Ld->isVolatile() || Ld->isIndexed())
10323       break;
10324
10325     // We do not accept ext loads.
10326     if (Ld->getExtensionType() != ISD::NON_EXTLOAD)
10327       break;
10328
10329     // The stored memory type must be the same.
10330     if (Ld->getMemoryVT() != MemVT)
10331       break;
10332
10333     BaseIndexOffset LdPtr = BaseIndexOffset::match(Ld->getBasePtr());
10334     // If this is not the first ptr that we check.
10335     if (LdBasePtr.Base.getNode()) {
10336       // The base ptr must be the same.
10337       if (!LdPtr.equalBaseIndex(LdBasePtr))
10338         break;
10339     } else {
10340       // Check that all other base pointers are the same as this one.
10341       LdBasePtr = LdPtr;
10342     }
10343
10344     // We found a potential memory operand to merge.
10345     LoadNodes.push_back(MemOpLink(Ld, LdPtr.Offset, 0));
10346   }
10347
10348   if (LoadNodes.size() < 2)
10349     return false;
10350
10351   // If we have load/store pair instructions and we only have two values,
10352   // don't bother.
10353   unsigned RequiredAlignment;
10354   if (LoadNodes.size() == 2 && TLI.hasPairedLoad(MemVT, RequiredAlignment) &&
10355       St->getAlignment() >= RequiredAlignment)
10356     return false;
10357
10358   // Scan the memory operations on the chain and find the first non-consecutive
10359   // load memory address. These variables hold the index in the store node
10360   // array.
10361   unsigned LastConsecutiveLoad = 0;
10362   // This variable refers to the size and not index in the array.
10363   unsigned LastLegalVectorType = 0;
10364   unsigned LastLegalIntegerType = 0;
10365   StartAddress = LoadNodes[0].OffsetFromBase;
10366   SDValue FirstChain = LoadNodes[0].MemNode->getChain();
10367   for (unsigned i = 1; i < LoadNodes.size(); ++i) {
10368     // All loads much share the same chain.
10369     if (LoadNodes[i].MemNode->getChain() != FirstChain)
10370       break;
10371
10372     int64_t CurrAddress = LoadNodes[i].OffsetFromBase;
10373     if (CurrAddress - StartAddress != (ElementSizeBytes * i))
10374       break;
10375     LastConsecutiveLoad = i;
10376
10377     // Find a legal type for the vector store.
10378     EVT StoreTy = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
10379     if (TLI.isTypeLegal(StoreTy))
10380       LastLegalVectorType = i + 1;
10381
10382     // Find a legal type for the integer store.
10383     unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
10384     StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
10385     if (TLI.isTypeLegal(StoreTy))
10386       LastLegalIntegerType = i + 1;
10387     // Or check whether a truncstore and extload is legal.
10388     else if (TLI.getTypeAction(*DAG.getContext(), StoreTy) ==
10389              TargetLowering::TypePromoteInteger) {
10390       EVT LegalizedStoredValueTy =
10391         TLI.getTypeToTransformTo(*DAG.getContext(), StoreTy);
10392       if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy) &&
10393           TLI.isLoadExtLegal(ISD::ZEXTLOAD, LegalizedStoredValueTy, StoreTy) &&
10394           TLI.isLoadExtLegal(ISD::SEXTLOAD, LegalizedStoredValueTy, StoreTy) &&
10395           TLI.isLoadExtLegal(ISD::EXTLOAD, LegalizedStoredValueTy, StoreTy))
10396         LastLegalIntegerType = i+1;
10397     }
10398   }
10399
10400   // Only use vector types if the vector type is larger than the integer type.
10401   // If they are the same, use integers.
10402   bool UseVectorTy = LastLegalVectorType > LastLegalIntegerType && !NoVectors;
10403   unsigned LastLegalType = std::max(LastLegalVectorType, LastLegalIntegerType);
10404
10405   // We add +1 here because the LastXXX variables refer to location while
10406   // the NumElem refers to array/index size.
10407   unsigned NumElem = std::min(LastConsecutiveStore, LastConsecutiveLoad) + 1;
10408   NumElem = std::min(LastLegalType, NumElem);
10409
10410   if (NumElem < 2)
10411     return false;
10412
10413   // The earliest Node in the DAG.
10414   unsigned EarliestNodeUsed = 0;
10415   LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
10416   for (unsigned i=1; i<NumElem; ++i) {
10417     // Find a chain for the new wide-store operand. Notice that some
10418     // of the store nodes that we found may not be selected for inclusion
10419     // in the wide store. The chain we use needs to be the chain of the
10420     // earliest store node which is *used* and replaced by the wide store.
10421     if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
10422       EarliestNodeUsed = i;
10423   }
10424
10425   // Find if it is better to use vectors or integers to load and store
10426   // to memory.
10427   EVT JointMemOpVT;
10428   if (UseVectorTy) {
10429     JointMemOpVT = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
10430   } else {
10431     unsigned StoreBW = NumElem * ElementSizeBytes * 8;
10432     JointMemOpVT = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
10433   }
10434
10435   SDLoc LoadDL(LoadNodes[0].MemNode);
10436   SDLoc StoreDL(StoreNodes[0].MemNode);
10437
10438   LoadSDNode *FirstLoad = cast<LoadSDNode>(LoadNodes[0].MemNode);
10439   SDValue NewLoad = DAG.getLoad(JointMemOpVT, LoadDL,
10440                                 FirstLoad->getChain(),
10441                                 FirstLoad->getBasePtr(),
10442                                 FirstLoad->getPointerInfo(),
10443                                 false, false, false,
10444                                 FirstLoad->getAlignment());
10445
10446   SDValue NewStore = DAG.getStore(EarliestOp->getChain(), StoreDL, NewLoad,
10447                                   FirstInChain->getBasePtr(),
10448                                   FirstInChain->getPointerInfo(), false, false,
10449                                   FirstInChain->getAlignment());
10450
10451   // Replace one of the loads with the new load.
10452   LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[0].MemNode);
10453   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1),
10454                                 SDValue(NewLoad.getNode(), 1));
10455
10456   // Remove the rest of the load chains.
10457   for (unsigned i = 1; i < NumElem ; ++i) {
10458     // Replace all chain users of the old load nodes with the chain of the new
10459     // load node.
10460     LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[i].MemNode);
10461     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Ld->getChain());
10462   }
10463
10464   // Replace the first store with the new store.
10465   CombineTo(EarliestOp, NewStore);
10466   // Erase all other stores.
10467   for (unsigned i = 0; i < NumElem ; ++i) {
10468     // Remove all Store nodes.
10469     if (StoreNodes[i].MemNode == EarliestOp)
10470       continue;
10471     StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
10472     DAG.ReplaceAllUsesOfValueWith(SDValue(St, 0), St->getChain());
10473     deleteAndRecombine(St);
10474   }
10475
10476   return true;
10477 }
10478
10479 SDValue DAGCombiner::visitSTORE(SDNode *N) {
10480   StoreSDNode *ST  = cast<StoreSDNode>(N);
10481   SDValue Chain = ST->getChain();
10482   SDValue Value = ST->getValue();
10483   SDValue Ptr   = ST->getBasePtr();
10484
10485   // If this is a store of a bit convert, store the input value if the
10486   // resultant store does not need a higher alignment than the original.
10487   if (Value.getOpcode() == ISD::BITCAST && !ST->isTruncatingStore() &&
10488       ST->isUnindexed()) {
10489     unsigned OrigAlign = ST->getAlignment();
10490     EVT SVT = Value.getOperand(0).getValueType();
10491     unsigned Align = TLI.getDataLayout()->
10492       getABITypeAlignment(SVT.getTypeForEVT(*DAG.getContext()));
10493     if (Align <= OrigAlign &&
10494         ((!LegalOperations && !ST->isVolatile()) ||
10495          TLI.isOperationLegalOrCustom(ISD::STORE, SVT)))
10496       return DAG.getStore(Chain, SDLoc(N), Value.getOperand(0),
10497                           Ptr, ST->getPointerInfo(), ST->isVolatile(),
10498                           ST->isNonTemporal(), OrigAlign,
10499                           ST->getAAInfo());
10500   }
10501
10502   // Turn 'store undef, Ptr' -> nothing.
10503   if (Value.getOpcode() == ISD::UNDEF && ST->isUnindexed())
10504     return Chain;
10505
10506   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
10507   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Value)) {
10508     // NOTE: If the original store is volatile, this transform must not increase
10509     // the number of stores.  For example, on x86-32 an f64 can be stored in one
10510     // processor operation but an i64 (which is not legal) requires two.  So the
10511     // transform should not be done in this case.
10512     if (Value.getOpcode() != ISD::TargetConstantFP) {
10513       SDValue Tmp;
10514       switch (CFP->getSimpleValueType(0).SimpleTy) {
10515       default: llvm_unreachable("Unknown FP type");
10516       case MVT::f16:    // We don't do this for these yet.
10517       case MVT::f80:
10518       case MVT::f128:
10519       case MVT::ppcf128:
10520         break;
10521       case MVT::f32:
10522         if ((isTypeLegal(MVT::i32) && !LegalOperations && !ST->isVolatile()) ||
10523             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
10524           Tmp = DAG.getConstant((uint32_t)CFP->getValueAPF().
10525                               bitcastToAPInt().getZExtValue(), MVT::i32);
10526           return DAG.getStore(Chain, SDLoc(N), Tmp,
10527                               Ptr, ST->getMemOperand());
10528         }
10529         break;
10530       case MVT::f64:
10531         if ((TLI.isTypeLegal(MVT::i64) && !LegalOperations &&
10532              !ST->isVolatile()) ||
10533             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i64)) {
10534           Tmp = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
10535                                 getZExtValue(), MVT::i64);
10536           return DAG.getStore(Chain, SDLoc(N), Tmp,
10537                               Ptr, ST->getMemOperand());
10538         }
10539
10540         if (!ST->isVolatile() &&
10541             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
10542           // Many FP stores are not made apparent until after legalize, e.g. for
10543           // argument passing.  Since this is so common, custom legalize the
10544           // 64-bit integer store into two 32-bit stores.
10545           uint64_t Val = CFP->getValueAPF().bitcastToAPInt().getZExtValue();
10546           SDValue Lo = DAG.getConstant(Val & 0xFFFFFFFF, MVT::i32);
10547           SDValue Hi = DAG.getConstant(Val >> 32, MVT::i32);
10548           if (TLI.isBigEndian()) std::swap(Lo, Hi);
10549
10550           unsigned Alignment = ST->getAlignment();
10551           bool isVolatile = ST->isVolatile();
10552           bool isNonTemporal = ST->isNonTemporal();
10553           AAMDNodes AAInfo = ST->getAAInfo();
10554
10555           SDValue St0 = DAG.getStore(Chain, SDLoc(ST), Lo,
10556                                      Ptr, ST->getPointerInfo(),
10557                                      isVolatile, isNonTemporal,
10558                                      ST->getAlignment(), AAInfo);
10559           Ptr = DAG.getNode(ISD::ADD, SDLoc(N), Ptr.getValueType(), Ptr,
10560                             DAG.getConstant(4, Ptr.getValueType()));
10561           Alignment = MinAlign(Alignment, 4U);
10562           SDValue St1 = DAG.getStore(Chain, SDLoc(ST), Hi,
10563                                      Ptr, ST->getPointerInfo().getWithOffset(4),
10564                                      isVolatile, isNonTemporal,
10565                                      Alignment, AAInfo);
10566           return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other,
10567                              St0, St1);
10568         }
10569
10570         break;
10571       }
10572     }
10573   }
10574
10575   // Try to infer better alignment information than the store already has.
10576   if (OptLevel != CodeGenOpt::None && ST->isUnindexed()) {
10577     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
10578       if (Align > ST->getAlignment())
10579         return DAG.getTruncStore(Chain, SDLoc(N), Value,
10580                                  Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
10581                                  ST->isVolatile(), ST->isNonTemporal(), Align,
10582                                  ST->getAAInfo());
10583     }
10584   }
10585
10586   // Try transforming a pair floating point load / store ops to integer
10587   // load / store ops.
10588   SDValue NewST = TransformFPLoadStorePair(N);
10589   if (NewST.getNode())
10590     return NewST;
10591
10592   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA
10593                                                   : DAG.getSubtarget().useAA();
10594 #ifndef NDEBUG
10595   if (CombinerAAOnlyFunc.getNumOccurrences() &&
10596       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
10597     UseAA = false;
10598 #endif
10599   if (UseAA && ST->isUnindexed()) {
10600     // Walk up chain skipping non-aliasing memory nodes.
10601     SDValue BetterChain = FindBetterChain(N, Chain);
10602
10603     // If there is a better chain.
10604     if (Chain != BetterChain) {
10605       SDValue ReplStore;
10606
10607       // Replace the chain to avoid dependency.
10608       if (ST->isTruncatingStore()) {
10609         ReplStore = DAG.getTruncStore(BetterChain, SDLoc(N), Value, Ptr,
10610                                       ST->getMemoryVT(), ST->getMemOperand());
10611       } else {
10612         ReplStore = DAG.getStore(BetterChain, SDLoc(N), Value, Ptr,
10613                                  ST->getMemOperand());
10614       }
10615
10616       // Create token to keep both nodes around.
10617       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
10618                                   MVT::Other, Chain, ReplStore);
10619
10620       // Make sure the new and old chains are cleaned up.
10621       AddToWorklist(Token.getNode());
10622
10623       // Don't add users to work list.
10624       return CombineTo(N, Token, false);
10625     }
10626   }
10627
10628   // Try transforming N to an indexed store.
10629   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
10630     return SDValue(N, 0);
10631
10632   // FIXME: is there such a thing as a truncating indexed store?
10633   if (ST->isTruncatingStore() && ST->isUnindexed() &&
10634       Value.getValueType().isInteger()) {
10635     // See if we can simplify the input to this truncstore with knowledge that
10636     // only the low bits are being used.  For example:
10637     // "truncstore (or (shl x, 8), y), i8"  -> "truncstore y, i8"
10638     SDValue Shorter =
10639       GetDemandedBits(Value,
10640                       APInt::getLowBitsSet(
10641                         Value.getValueType().getScalarType().getSizeInBits(),
10642                         ST->getMemoryVT().getScalarType().getSizeInBits()));
10643     AddToWorklist(Value.getNode());
10644     if (Shorter.getNode())
10645       return DAG.getTruncStore(Chain, SDLoc(N), Shorter,
10646                                Ptr, ST->getMemoryVT(), ST->getMemOperand());
10647
10648     // Otherwise, see if we can simplify the operation with
10649     // SimplifyDemandedBits, which only works if the value has a single use.
10650     if (SimplifyDemandedBits(Value,
10651                         APInt::getLowBitsSet(
10652                           Value.getValueType().getScalarType().getSizeInBits(),
10653                           ST->getMemoryVT().getScalarType().getSizeInBits())))
10654       return SDValue(N, 0);
10655   }
10656
10657   // If this is a load followed by a store to the same location, then the store
10658   // is dead/noop.
10659   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Value)) {
10660     if (Ld->getBasePtr() == Ptr && ST->getMemoryVT() == Ld->getMemoryVT() &&
10661         ST->isUnindexed() && !ST->isVolatile() &&
10662         // There can't be any side effects between the load and store, such as
10663         // a call or store.
10664         Chain.reachesChainWithoutSideEffects(SDValue(Ld, 1))) {
10665       // The store is dead, remove it.
10666       return Chain;
10667     }
10668   }
10669
10670   // If this is a store followed by a store with the same value to the same
10671   // location, then the store is dead/noop.
10672   if (StoreSDNode *ST1 = dyn_cast<StoreSDNode>(Chain)) {
10673     if (ST1->getBasePtr() == Ptr && ST->getMemoryVT() == ST1->getMemoryVT() &&
10674         ST1->getValue() == Value && ST->isUnindexed() && !ST->isVolatile() &&
10675         ST1->isUnindexed() && !ST1->isVolatile()) {
10676       // The store is dead, remove it.
10677       return Chain;
10678     }
10679   }
10680
10681   // If this is an FP_ROUND or TRUNC followed by a store, fold this into a
10682   // truncating store.  We can do this even if this is already a truncstore.
10683   if ((Value.getOpcode() == ISD::FP_ROUND || Value.getOpcode() == ISD::TRUNCATE)
10684       && Value.getNode()->hasOneUse() && ST->isUnindexed() &&
10685       TLI.isTruncStoreLegal(Value.getOperand(0).getValueType(),
10686                             ST->getMemoryVT())) {
10687     return DAG.getTruncStore(Chain, SDLoc(N), Value.getOperand(0),
10688                              Ptr, ST->getMemoryVT(), ST->getMemOperand());
10689   }
10690
10691   // Only perform this optimization before the types are legal, because we
10692   // don't want to perform this optimization on every DAGCombine invocation.
10693   if (!LegalTypes) {
10694     bool EverChanged = false;
10695
10696     do {
10697       // There can be multiple store sequences on the same chain.
10698       // Keep trying to merge store sequences until we are unable to do so
10699       // or until we merge the last store on the chain.
10700       bool Changed = MergeConsecutiveStores(ST);
10701       EverChanged |= Changed;
10702       if (!Changed) break;
10703     } while (ST->getOpcode() != ISD::DELETED_NODE);
10704
10705     if (EverChanged)
10706       return SDValue(N, 0);
10707   }
10708
10709   return ReduceLoadOpStoreWidth(N);
10710 }
10711
10712 SDValue DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
10713   SDValue InVec = N->getOperand(0);
10714   SDValue InVal = N->getOperand(1);
10715   SDValue EltNo = N->getOperand(2);
10716   SDLoc dl(N);
10717
10718   // If the inserted element is an UNDEF, just use the input vector.
10719   if (InVal.getOpcode() == ISD::UNDEF)
10720     return InVec;
10721
10722   EVT VT = InVec.getValueType();
10723
10724   // If we can't generate a legal BUILD_VECTOR, exit
10725   if (LegalOperations && !TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
10726     return SDValue();
10727
10728   // Check that we know which element is being inserted
10729   if (!isa<ConstantSDNode>(EltNo))
10730     return SDValue();
10731   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
10732
10733   // Canonicalize insert_vector_elt dag nodes.
10734   // Example:
10735   // (insert_vector_elt (insert_vector_elt A, Idx0), Idx1)
10736   // -> (insert_vector_elt (insert_vector_elt A, Idx1), Idx0)
10737   //
10738   // Do this only if the child insert_vector node has one use; also
10739   // do this only if indices are both constants and Idx1 < Idx0.
10740   if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT && InVec.hasOneUse()
10741       && isa<ConstantSDNode>(InVec.getOperand(2))) {
10742     unsigned OtherElt =
10743       cast<ConstantSDNode>(InVec.getOperand(2))->getZExtValue();
10744     if (Elt < OtherElt) {
10745       // Swap nodes.
10746       SDValue NewOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, SDLoc(N), VT,
10747                                   InVec.getOperand(0), InVal, EltNo);
10748       AddToWorklist(NewOp.getNode());
10749       return DAG.getNode(ISD::INSERT_VECTOR_ELT, SDLoc(InVec.getNode()),
10750                          VT, NewOp, InVec.getOperand(1), InVec.getOperand(2));
10751     }
10752   }
10753
10754   // Check that the operand is a BUILD_VECTOR (or UNDEF, which can essentially
10755   // be converted to a BUILD_VECTOR).  Fill in the Ops vector with the
10756   // vector elements.
10757   SmallVector<SDValue, 8> Ops;
10758   // Do not combine these two vectors if the output vector will not replace
10759   // the input vector.
10760   if (InVec.getOpcode() == ISD::BUILD_VECTOR && InVec.hasOneUse()) {
10761     Ops.append(InVec.getNode()->op_begin(),
10762                InVec.getNode()->op_end());
10763   } else if (InVec.getOpcode() == ISD::UNDEF) {
10764     unsigned NElts = VT.getVectorNumElements();
10765     Ops.append(NElts, DAG.getUNDEF(InVal.getValueType()));
10766   } else {
10767     return SDValue();
10768   }
10769
10770   // Insert the element
10771   if (Elt < Ops.size()) {
10772     // All the operands of BUILD_VECTOR must have the same type;
10773     // we enforce that here.
10774     EVT OpVT = Ops[0].getValueType();
10775     if (InVal.getValueType() != OpVT)
10776       InVal = OpVT.bitsGT(InVal.getValueType()) ?
10777                 DAG.getNode(ISD::ANY_EXTEND, dl, OpVT, InVal) :
10778                 DAG.getNode(ISD::TRUNCATE, dl, OpVT, InVal);
10779     Ops[Elt] = InVal;
10780   }
10781
10782   // Return the new vector
10783   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
10784 }
10785
10786 SDValue DAGCombiner::ReplaceExtractVectorEltOfLoadWithNarrowedLoad(
10787     SDNode *EVE, EVT InVecVT, SDValue EltNo, LoadSDNode *OriginalLoad) {
10788   EVT ResultVT = EVE->getValueType(0);
10789   EVT VecEltVT = InVecVT.getVectorElementType();
10790   unsigned Align = OriginalLoad->getAlignment();
10791   unsigned NewAlign = TLI.getDataLayout()->getABITypeAlignment(
10792       VecEltVT.getTypeForEVT(*DAG.getContext()));
10793
10794   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VecEltVT))
10795     return SDValue();
10796
10797   Align = NewAlign;
10798
10799   SDValue NewPtr = OriginalLoad->getBasePtr();
10800   SDValue Offset;
10801   EVT PtrType = NewPtr.getValueType();
10802   MachinePointerInfo MPI;
10803   if (auto *ConstEltNo = dyn_cast<ConstantSDNode>(EltNo)) {
10804     int Elt = ConstEltNo->getZExtValue();
10805     unsigned PtrOff = VecEltVT.getSizeInBits() * Elt / 8;
10806     if (TLI.isBigEndian())
10807       PtrOff = InVecVT.getSizeInBits() / 8 - PtrOff;
10808     Offset = DAG.getConstant(PtrOff, PtrType);
10809     MPI = OriginalLoad->getPointerInfo().getWithOffset(PtrOff);
10810   } else {
10811     Offset = DAG.getNode(
10812         ISD::MUL, SDLoc(EVE), EltNo.getValueType(), EltNo,
10813         DAG.getConstant(VecEltVT.getStoreSize(), EltNo.getValueType()));
10814     if (TLI.isBigEndian())
10815       Offset = DAG.getNode(
10816           ISD::SUB, SDLoc(EVE), EltNo.getValueType(),
10817           DAG.getConstant(InVecVT.getStoreSize(), EltNo.getValueType()), Offset);
10818     MPI = OriginalLoad->getPointerInfo();
10819   }
10820   NewPtr = DAG.getNode(ISD::ADD, SDLoc(EVE), PtrType, NewPtr, Offset);
10821
10822   // The replacement we need to do here is a little tricky: we need to
10823   // replace an extractelement of a load with a load.
10824   // Use ReplaceAllUsesOfValuesWith to do the replacement.
10825   // Note that this replacement assumes that the extractvalue is the only
10826   // use of the load; that's okay because we don't want to perform this
10827   // transformation in other cases anyway.
10828   SDValue Load;
10829   SDValue Chain;
10830   if (ResultVT.bitsGT(VecEltVT)) {
10831     // If the result type of vextract is wider than the load, then issue an
10832     // extending load instead.
10833     ISD::LoadExtType ExtType = TLI.isLoadExtLegal(ISD::ZEXTLOAD, ResultVT,
10834                                                   VecEltVT)
10835                                    ? ISD::ZEXTLOAD
10836                                    : ISD::EXTLOAD;
10837     Load = DAG.getExtLoad(
10838         ExtType, SDLoc(EVE), ResultVT, OriginalLoad->getChain(), NewPtr, MPI,
10839         VecEltVT, OriginalLoad->isVolatile(), OriginalLoad->isNonTemporal(),
10840         OriginalLoad->isInvariant(), Align, OriginalLoad->getAAInfo());
10841     Chain = Load.getValue(1);
10842   } else {
10843     Load = DAG.getLoad(
10844         VecEltVT, SDLoc(EVE), OriginalLoad->getChain(), NewPtr, MPI,
10845         OriginalLoad->isVolatile(), OriginalLoad->isNonTemporal(),
10846         OriginalLoad->isInvariant(), Align, OriginalLoad->getAAInfo());
10847     Chain = Load.getValue(1);
10848     if (ResultVT.bitsLT(VecEltVT))
10849       Load = DAG.getNode(ISD::TRUNCATE, SDLoc(EVE), ResultVT, Load);
10850     else
10851       Load = DAG.getNode(ISD::BITCAST, SDLoc(EVE), ResultVT, Load);
10852   }
10853   WorklistRemover DeadNodes(*this);
10854   SDValue From[] = { SDValue(EVE, 0), SDValue(OriginalLoad, 1) };
10855   SDValue To[] = { Load, Chain };
10856   DAG.ReplaceAllUsesOfValuesWith(From, To, 2);
10857   // Since we're explicitly calling ReplaceAllUses, add the new node to the
10858   // worklist explicitly as well.
10859   AddToWorklist(Load.getNode());
10860   AddUsersToWorklist(Load.getNode()); // Add users too
10861   // Make sure to revisit this node to clean it up; it will usually be dead.
10862   AddToWorklist(EVE);
10863   ++OpsNarrowed;
10864   return SDValue(EVE, 0);
10865 }
10866
10867 SDValue DAGCombiner::visitEXTRACT_VECTOR_ELT(SDNode *N) {
10868   // (vextract (scalar_to_vector val, 0) -> val
10869   SDValue InVec = N->getOperand(0);
10870   EVT VT = InVec.getValueType();
10871   EVT NVT = N->getValueType(0);
10872
10873   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
10874     // Check if the result type doesn't match the inserted element type. A
10875     // SCALAR_TO_VECTOR may truncate the inserted element and the
10876     // EXTRACT_VECTOR_ELT may widen the extracted vector.
10877     SDValue InOp = InVec.getOperand(0);
10878     if (InOp.getValueType() != NVT) {
10879       assert(InOp.getValueType().isInteger() && NVT.isInteger());
10880       return DAG.getSExtOrTrunc(InOp, SDLoc(InVec), NVT);
10881     }
10882     return InOp;
10883   }
10884
10885   SDValue EltNo = N->getOperand(1);
10886   bool ConstEltNo = isa<ConstantSDNode>(EltNo);
10887
10888   // Transform: (EXTRACT_VECTOR_ELT( VECTOR_SHUFFLE )) -> EXTRACT_VECTOR_ELT.
10889   // We only perform this optimization before the op legalization phase because
10890   // we may introduce new vector instructions which are not backed by TD
10891   // patterns. For example on AVX, extracting elements from a wide vector
10892   // without using extract_subvector. However, if we can find an underlying
10893   // scalar value, then we can always use that.
10894   if (InVec.getOpcode() == ISD::VECTOR_SHUFFLE
10895       && ConstEltNo) {
10896     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
10897     int NumElem = VT.getVectorNumElements();
10898     ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(InVec);
10899     // Find the new index to extract from.
10900     int OrigElt = SVOp->getMaskElt(Elt);
10901
10902     // Extracting an undef index is undef.
10903     if (OrigElt == -1)
10904       return DAG.getUNDEF(NVT);
10905
10906     // Select the right vector half to extract from.
10907     SDValue SVInVec;
10908     if (OrigElt < NumElem) {
10909       SVInVec = InVec->getOperand(0);
10910     } else {
10911       SVInVec = InVec->getOperand(1);
10912       OrigElt -= NumElem;
10913     }
10914
10915     if (SVInVec.getOpcode() == ISD::BUILD_VECTOR) {
10916       SDValue InOp = SVInVec.getOperand(OrigElt);
10917       if (InOp.getValueType() != NVT) {
10918         assert(InOp.getValueType().isInteger() && NVT.isInteger());
10919         InOp = DAG.getSExtOrTrunc(InOp, SDLoc(SVInVec), NVT);
10920       }
10921
10922       return InOp;
10923     }
10924
10925     // FIXME: We should handle recursing on other vector shuffles and
10926     // scalar_to_vector here as well.
10927
10928     if (!LegalOperations) {
10929       EVT IndexTy = TLI.getVectorIdxTy();
10930       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SDLoc(N), NVT,
10931                          SVInVec, DAG.getConstant(OrigElt, IndexTy));
10932     }
10933   }
10934
10935   bool BCNumEltsChanged = false;
10936   EVT ExtVT = VT.getVectorElementType();
10937   EVT LVT = ExtVT;
10938
10939   // If the result of load has to be truncated, then it's not necessarily
10940   // profitable.
10941   if (NVT.bitsLT(LVT) && !TLI.isTruncateFree(LVT, NVT))
10942     return SDValue();
10943
10944   if (InVec.getOpcode() == ISD::BITCAST) {
10945     // Don't duplicate a load with other uses.
10946     if (!InVec.hasOneUse())
10947       return SDValue();
10948
10949     EVT BCVT = InVec.getOperand(0).getValueType();
10950     if (!BCVT.isVector() || ExtVT.bitsGT(BCVT.getVectorElementType()))
10951       return SDValue();
10952     if (VT.getVectorNumElements() != BCVT.getVectorNumElements())
10953       BCNumEltsChanged = true;
10954     InVec = InVec.getOperand(0);
10955     ExtVT = BCVT.getVectorElementType();
10956   }
10957
10958   // (vextract (vN[if]M load $addr), i) -> ([if]M load $addr + i * size)
10959   if (!LegalOperations && !ConstEltNo && InVec.hasOneUse() &&
10960       ISD::isNormalLoad(InVec.getNode()) &&
10961       !N->getOperand(1)->hasPredecessor(InVec.getNode())) {
10962     SDValue Index = N->getOperand(1);
10963     if (LoadSDNode *OrigLoad = dyn_cast<LoadSDNode>(InVec))
10964       return ReplaceExtractVectorEltOfLoadWithNarrowedLoad(N, VT, Index,
10965                                                            OrigLoad);
10966   }
10967
10968   // Perform only after legalization to ensure build_vector / vector_shuffle
10969   // optimizations have already been done.
10970   if (!LegalOperations) return SDValue();
10971
10972   // (vextract (v4f32 load $addr), c) -> (f32 load $addr+c*size)
10973   // (vextract (v4f32 s2v (f32 load $addr)), c) -> (f32 load $addr+c*size)
10974   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), 0) -> (f32 load $addr)
10975
10976   if (ConstEltNo) {
10977     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
10978
10979     LoadSDNode *LN0 = nullptr;
10980     const ShuffleVectorSDNode *SVN = nullptr;
10981     if (ISD::isNormalLoad(InVec.getNode())) {
10982       LN0 = cast<LoadSDNode>(InVec);
10983     } else if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR &&
10984                InVec.getOperand(0).getValueType() == ExtVT &&
10985                ISD::isNormalLoad(InVec.getOperand(0).getNode())) {
10986       // Don't duplicate a load with other uses.
10987       if (!InVec.hasOneUse())
10988         return SDValue();
10989
10990       LN0 = cast<LoadSDNode>(InVec.getOperand(0));
10991     } else if ((SVN = dyn_cast<ShuffleVectorSDNode>(InVec))) {
10992       // (vextract (vector_shuffle (load $addr), v2, <1, u, u, u>), 1)
10993       // =>
10994       // (load $addr+1*size)
10995
10996       // Don't duplicate a load with other uses.
10997       if (!InVec.hasOneUse())
10998         return SDValue();
10999
11000       // If the bit convert changed the number of elements, it is unsafe
11001       // to examine the mask.
11002       if (BCNumEltsChanged)
11003         return SDValue();
11004
11005       // Select the input vector, guarding against out of range extract vector.
11006       unsigned NumElems = VT.getVectorNumElements();
11007       int Idx = (Elt > (int)NumElems) ? -1 : SVN->getMaskElt(Elt);
11008       InVec = (Idx < (int)NumElems) ? InVec.getOperand(0) : InVec.getOperand(1);
11009
11010       if (InVec.getOpcode() == ISD::BITCAST) {
11011         // Don't duplicate a load with other uses.
11012         if (!InVec.hasOneUse())
11013           return SDValue();
11014
11015         InVec = InVec.getOperand(0);
11016       }
11017       if (ISD::isNormalLoad(InVec.getNode())) {
11018         LN0 = cast<LoadSDNode>(InVec);
11019         Elt = (Idx < (int)NumElems) ? Idx : Idx - (int)NumElems;
11020         EltNo = DAG.getConstant(Elt, EltNo.getValueType());
11021       }
11022     }
11023
11024     // Make sure we found a non-volatile load and the extractelement is
11025     // the only use.
11026     if (!LN0 || !LN0->hasNUsesOfValue(1,0) || LN0->isVolatile())
11027       return SDValue();
11028
11029     // If Idx was -1 above, Elt is going to be -1, so just return undef.
11030     if (Elt == -1)
11031       return DAG.getUNDEF(LVT);
11032
11033     return ReplaceExtractVectorEltOfLoadWithNarrowedLoad(N, VT, EltNo, LN0);
11034   }
11035
11036   return SDValue();
11037 }
11038
11039 // Simplify (build_vec (ext )) to (bitcast (build_vec ))
11040 SDValue DAGCombiner::reduceBuildVecExtToExtBuildVec(SDNode *N) {
11041   // We perform this optimization post type-legalization because
11042   // the type-legalizer often scalarizes integer-promoted vectors.
11043   // Performing this optimization before may create bit-casts which
11044   // will be type-legalized to complex code sequences.
11045   // We perform this optimization only before the operation legalizer because we
11046   // may introduce illegal operations.
11047   if (Level != AfterLegalizeVectorOps && Level != AfterLegalizeTypes)
11048     return SDValue();
11049
11050   unsigned NumInScalars = N->getNumOperands();
11051   SDLoc dl(N);
11052   EVT VT = N->getValueType(0);
11053
11054   // Check to see if this is a BUILD_VECTOR of a bunch of values
11055   // which come from any_extend or zero_extend nodes. If so, we can create
11056   // a new BUILD_VECTOR using bit-casts which may enable other BUILD_VECTOR
11057   // optimizations. We do not handle sign-extend because we can't fill the sign
11058   // using shuffles.
11059   EVT SourceType = MVT::Other;
11060   bool AllAnyExt = true;
11061
11062   for (unsigned i = 0; i != NumInScalars; ++i) {
11063     SDValue In = N->getOperand(i);
11064     // Ignore undef inputs.
11065     if (In.getOpcode() == ISD::UNDEF) continue;
11066
11067     bool AnyExt  = In.getOpcode() == ISD::ANY_EXTEND;
11068     bool ZeroExt = In.getOpcode() == ISD::ZERO_EXTEND;
11069
11070     // Abort if the element is not an extension.
11071     if (!ZeroExt && !AnyExt) {
11072       SourceType = MVT::Other;
11073       break;
11074     }
11075
11076     // The input is a ZeroExt or AnyExt. Check the original type.
11077     EVT InTy = In.getOperand(0).getValueType();
11078
11079     // Check that all of the widened source types are the same.
11080     if (SourceType == MVT::Other)
11081       // First time.
11082       SourceType = InTy;
11083     else if (InTy != SourceType) {
11084       // Multiple income types. Abort.
11085       SourceType = MVT::Other;
11086       break;
11087     }
11088
11089     // Check if all of the extends are ANY_EXTENDs.
11090     AllAnyExt &= AnyExt;
11091   }
11092
11093   // In order to have valid types, all of the inputs must be extended from the
11094   // same source type and all of the inputs must be any or zero extend.
11095   // Scalar sizes must be a power of two.
11096   EVT OutScalarTy = VT.getScalarType();
11097   bool ValidTypes = SourceType != MVT::Other &&
11098                  isPowerOf2_32(OutScalarTy.getSizeInBits()) &&
11099                  isPowerOf2_32(SourceType.getSizeInBits());
11100
11101   // Create a new simpler BUILD_VECTOR sequence which other optimizations can
11102   // turn into a single shuffle instruction.
11103   if (!ValidTypes)
11104     return SDValue();
11105
11106   bool isLE = TLI.isLittleEndian();
11107   unsigned ElemRatio = OutScalarTy.getSizeInBits()/SourceType.getSizeInBits();
11108   assert(ElemRatio > 1 && "Invalid element size ratio");
11109   SDValue Filler = AllAnyExt ? DAG.getUNDEF(SourceType):
11110                                DAG.getConstant(0, SourceType);
11111
11112   unsigned NewBVElems = ElemRatio * VT.getVectorNumElements();
11113   SmallVector<SDValue, 8> Ops(NewBVElems, Filler);
11114
11115   // Populate the new build_vector
11116   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
11117     SDValue Cast = N->getOperand(i);
11118     assert((Cast.getOpcode() == ISD::ANY_EXTEND ||
11119             Cast.getOpcode() == ISD::ZERO_EXTEND ||
11120             Cast.getOpcode() == ISD::UNDEF) && "Invalid cast opcode");
11121     SDValue In;
11122     if (Cast.getOpcode() == ISD::UNDEF)
11123       In = DAG.getUNDEF(SourceType);
11124     else
11125       In = Cast->getOperand(0);
11126     unsigned Index = isLE ? (i * ElemRatio) :
11127                             (i * ElemRatio + (ElemRatio - 1));
11128
11129     assert(Index < Ops.size() && "Invalid index");
11130     Ops[Index] = In;
11131   }
11132
11133   // The type of the new BUILD_VECTOR node.
11134   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), SourceType, NewBVElems);
11135   assert(VecVT.getSizeInBits() == VT.getSizeInBits() &&
11136          "Invalid vector size");
11137   // Check if the new vector type is legal.
11138   if (!isTypeLegal(VecVT)) return SDValue();
11139
11140   // Make the new BUILD_VECTOR.
11141   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
11142
11143   // The new BUILD_VECTOR node has the potential to be further optimized.
11144   AddToWorklist(BV.getNode());
11145   // Bitcast to the desired type.
11146   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
11147 }
11148
11149 SDValue DAGCombiner::reduceBuildVecConvertToConvertBuildVec(SDNode *N) {
11150   EVT VT = N->getValueType(0);
11151
11152   unsigned NumInScalars = N->getNumOperands();
11153   SDLoc dl(N);
11154
11155   EVT SrcVT = MVT::Other;
11156   unsigned Opcode = ISD::DELETED_NODE;
11157   unsigned NumDefs = 0;
11158
11159   for (unsigned i = 0; i != NumInScalars; ++i) {
11160     SDValue In = N->getOperand(i);
11161     unsigned Opc = In.getOpcode();
11162
11163     if (Opc == ISD::UNDEF)
11164       continue;
11165
11166     // If all scalar values are floats and converted from integers.
11167     if (Opcode == ISD::DELETED_NODE &&
11168         (Opc == ISD::UINT_TO_FP || Opc == ISD::SINT_TO_FP)) {
11169       Opcode = Opc;
11170     }
11171
11172     if (Opc != Opcode)
11173       return SDValue();
11174
11175     EVT InVT = In.getOperand(0).getValueType();
11176
11177     // If all scalar values are typed differently, bail out. It's chosen to
11178     // simplify BUILD_VECTOR of integer types.
11179     if (SrcVT == MVT::Other)
11180       SrcVT = InVT;
11181     if (SrcVT != InVT)
11182       return SDValue();
11183     NumDefs++;
11184   }
11185
11186   // If the vector has just one element defined, it's not worth to fold it into
11187   // a vectorized one.
11188   if (NumDefs < 2)
11189     return SDValue();
11190
11191   assert((Opcode == ISD::UINT_TO_FP || Opcode == ISD::SINT_TO_FP)
11192          && "Should only handle conversion from integer to float.");
11193   assert(SrcVT != MVT::Other && "Cannot determine source type!");
11194
11195   EVT NVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumInScalars);
11196
11197   if (!TLI.isOperationLegalOrCustom(Opcode, NVT))
11198     return SDValue();
11199
11200   // Just because the floating-point vector type is legal does not necessarily
11201   // mean that the corresponding integer vector type is.
11202   if (!isTypeLegal(NVT))
11203     return SDValue();
11204
11205   SmallVector<SDValue, 8> Opnds;
11206   for (unsigned i = 0; i != NumInScalars; ++i) {
11207     SDValue In = N->getOperand(i);
11208
11209     if (In.getOpcode() == ISD::UNDEF)
11210       Opnds.push_back(DAG.getUNDEF(SrcVT));
11211     else
11212       Opnds.push_back(In.getOperand(0));
11213   }
11214   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NVT, Opnds);
11215   AddToWorklist(BV.getNode());
11216
11217   return DAG.getNode(Opcode, dl, VT, BV);
11218 }
11219
11220 SDValue DAGCombiner::visitBUILD_VECTOR(SDNode *N) {
11221   unsigned NumInScalars = N->getNumOperands();
11222   SDLoc dl(N);
11223   EVT VT = N->getValueType(0);
11224
11225   // A vector built entirely of undefs is undef.
11226   if (ISD::allOperandsUndef(N))
11227     return DAG.getUNDEF(VT);
11228
11229   SDValue V = reduceBuildVecExtToExtBuildVec(N);
11230   if (V.getNode())
11231     return V;
11232
11233   V = reduceBuildVecConvertToConvertBuildVec(N);
11234   if (V.getNode())
11235     return V;
11236
11237   // Check to see if this is a BUILD_VECTOR of a bunch of EXTRACT_VECTOR_ELT
11238   // operations.  If so, and if the EXTRACT_VECTOR_ELT vector inputs come from
11239   // at most two distinct vectors, turn this into a shuffle node.
11240
11241   // Only type-legal BUILD_VECTOR nodes are converted to shuffle nodes.
11242   if (!isTypeLegal(VT))
11243     return SDValue();
11244
11245   // May only combine to shuffle after legalize if shuffle is legal.
11246   if (LegalOperations && !TLI.isOperationLegal(ISD::VECTOR_SHUFFLE, VT))
11247     return SDValue();
11248
11249   SDValue VecIn1, VecIn2;
11250   bool UsesZeroVector = false;
11251   for (unsigned i = 0; i != NumInScalars; ++i) {
11252     SDValue Op = N->getOperand(i);
11253     // Ignore undef inputs.
11254     if (Op.getOpcode() == ISD::UNDEF) continue;
11255
11256     // See if we can combine this build_vector into a blend with a zero vector.
11257     if (!VecIn2.getNode() && ((Op.getOpcode() == ISD::Constant &&
11258         cast<ConstantSDNode>(Op.getNode())->isNullValue()) ||
11259         (Op.getOpcode() == ISD::ConstantFP &&
11260         cast<ConstantFPSDNode>(Op.getNode())->getValueAPF().isZero()))) {
11261       UsesZeroVector = true;
11262       continue;
11263     }
11264
11265     // If this input is something other than a EXTRACT_VECTOR_ELT with a
11266     // constant index, bail out.
11267     if (Op.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
11268         !isa<ConstantSDNode>(Op.getOperand(1))) {
11269       VecIn1 = VecIn2 = SDValue(nullptr, 0);
11270       break;
11271     }
11272
11273     // We allow up to two distinct input vectors.
11274     SDValue ExtractedFromVec = Op.getOperand(0);
11275     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
11276       continue;
11277
11278     if (!VecIn1.getNode()) {
11279       VecIn1 = ExtractedFromVec;
11280     } else if (!VecIn2.getNode() && !UsesZeroVector) {
11281       VecIn2 = ExtractedFromVec;
11282     } else {
11283       // Too many inputs.
11284       VecIn1 = VecIn2 = SDValue(nullptr, 0);
11285       break;
11286     }
11287   }
11288
11289   // If everything is good, we can make a shuffle operation.
11290   if (VecIn1.getNode()) {
11291     unsigned InNumElements = VecIn1.getValueType().getVectorNumElements();
11292     SmallVector<int, 8> Mask;
11293     for (unsigned i = 0; i != NumInScalars; ++i) {
11294       unsigned Opcode = N->getOperand(i).getOpcode();
11295       if (Opcode == ISD::UNDEF) {
11296         Mask.push_back(-1);
11297         continue;
11298       }
11299
11300       // Operands can also be zero.
11301       if (Opcode != ISD::EXTRACT_VECTOR_ELT) {
11302         assert(UsesZeroVector &&
11303                (Opcode == ISD::Constant || Opcode == ISD::ConstantFP) &&
11304                "Unexpected node found!");
11305         Mask.push_back(NumInScalars+i);
11306         continue;
11307       }
11308
11309       // If extracting from the first vector, just use the index directly.
11310       SDValue Extract = N->getOperand(i);
11311       SDValue ExtVal = Extract.getOperand(1);
11312       unsigned ExtIndex = cast<ConstantSDNode>(ExtVal)->getZExtValue();
11313       if (Extract.getOperand(0) == VecIn1) {
11314         Mask.push_back(ExtIndex);
11315         continue;
11316       }
11317
11318       // Otherwise, use InIdx + InputVecSize
11319       Mask.push_back(InNumElements + ExtIndex);
11320     }
11321
11322     // Avoid introducing illegal shuffles with zero.
11323     if (UsesZeroVector && !TLI.isVectorClearMaskLegal(Mask, VT))
11324       return SDValue();
11325
11326     // We can't generate a shuffle node with mismatched input and output types.
11327     // Attempt to transform a single input vector to the correct type.
11328     if ((VT != VecIn1.getValueType())) {
11329       // If the input vector type has a different base type to the output
11330       // vector type, bail out.
11331       EVT VTElemType = VT.getVectorElementType();
11332       if ((VecIn1.getValueType().getVectorElementType() != VTElemType) ||
11333           (VecIn2.getNode() &&
11334            (VecIn2.getValueType().getVectorElementType() != VTElemType)))
11335         return SDValue();
11336
11337       // If the input vector is too small, widen it.
11338       // We only support widening of vectors which are half the size of the
11339       // output registers. For example XMM->YMM widening on X86 with AVX.
11340       EVT VecInT = VecIn1.getValueType();
11341       if (VecInT.getSizeInBits() * 2 == VT.getSizeInBits()) {
11342         // If we only have one small input, widen it by adding undef values.
11343         if (!VecIn2.getNode())
11344           VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, VecIn1,
11345                                DAG.getUNDEF(VecIn1.getValueType()));
11346         else if (VecIn1.getValueType() == VecIn2.getValueType()) {
11347           // If we have two small inputs of the same type, try to concat them.
11348           VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, VecIn1, VecIn2);
11349           VecIn2 = SDValue(nullptr, 0);
11350         } else
11351           return SDValue();
11352       } else if (VecInT.getSizeInBits() == VT.getSizeInBits() * 2) {
11353         // If the input vector is too large, try to split it.
11354         // We don't support having two input vectors that are too large.
11355         if (VecIn2.getNode())
11356           return SDValue();
11357
11358         if (!TLI.isExtractSubvectorCheap(VT, VT.getVectorNumElements()))
11359           return SDValue();
11360
11361         // Try to replace VecIn1 with two extract_subvectors
11362         // No need to update the masks, they should still be correct.
11363         VecIn2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, VecIn1,
11364           DAG.getConstant(VT.getVectorNumElements(), TLI.getVectorIdxTy()));
11365         VecIn1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, VecIn1,
11366           DAG.getConstant(0, TLI.getVectorIdxTy()));
11367         UsesZeroVector = false;
11368       } else
11369         return SDValue();
11370     }
11371
11372     if (UsesZeroVector)
11373       VecIn2 = VT.isInteger() ? DAG.getConstant(0, VT) :
11374                                 DAG.getConstantFP(0.0, VT);
11375     else
11376       // If VecIn2 is unused then change it to undef.
11377       VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
11378
11379     // Check that we were able to transform all incoming values to the same
11380     // type.
11381     if (VecIn2.getValueType() != VecIn1.getValueType() ||
11382         VecIn1.getValueType() != VT)
11383           return SDValue();
11384
11385     // Return the new VECTOR_SHUFFLE node.
11386     SDValue Ops[2];
11387     Ops[0] = VecIn1;
11388     Ops[1] = VecIn2;
11389     return DAG.getVectorShuffle(VT, dl, Ops[0], Ops[1], &Mask[0]);
11390   }
11391
11392   return SDValue();
11393 }
11394
11395 SDValue DAGCombiner::visitCONCAT_VECTORS(SDNode *N) {
11396   // TODO: Check to see if this is a CONCAT_VECTORS of a bunch of
11397   // EXTRACT_SUBVECTOR operations.  If so, and if the EXTRACT_SUBVECTOR vector
11398   // inputs come from at most two distinct vectors, turn this into a shuffle
11399   // node.
11400
11401   // If we only have one input vector, we don't need to do any concatenation.
11402   if (N->getNumOperands() == 1)
11403     return N->getOperand(0);
11404
11405   // Check if all of the operands are undefs.
11406   EVT VT = N->getValueType(0);
11407   if (ISD::allOperandsUndef(N))
11408     return DAG.getUNDEF(VT);
11409
11410   // Optimize concat_vectors where one of the vectors is undef.
11411   if (N->getNumOperands() == 2 &&
11412       N->getOperand(1)->getOpcode() == ISD::UNDEF) {
11413     SDValue In = N->getOperand(0);
11414     assert(In.getValueType().isVector() && "Must concat vectors");
11415
11416     // Transform: concat_vectors(scalar, undef) -> scalar_to_vector(sclr).
11417     if (In->getOpcode() == ISD::BITCAST &&
11418         !In->getOperand(0)->getValueType(0).isVector()) {
11419       SDValue Scalar = In->getOperand(0);
11420       EVT SclTy = Scalar->getValueType(0);
11421
11422       if (!SclTy.isFloatingPoint() && !SclTy.isInteger())
11423         return SDValue();
11424
11425       EVT NVT = EVT::getVectorVT(*DAG.getContext(), SclTy,
11426                                  VT.getSizeInBits() / SclTy.getSizeInBits());
11427       if (!TLI.isTypeLegal(NVT) || !TLI.isTypeLegal(Scalar.getValueType()))
11428         return SDValue();
11429
11430       SDLoc dl = SDLoc(N);
11431       SDValue Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, NVT, Scalar);
11432       return DAG.getNode(ISD::BITCAST, dl, VT, Res);
11433     }
11434   }
11435
11436   // Fold any combination of BUILD_VECTOR or UNDEF nodes into one BUILD_VECTOR.
11437   // We have already tested above for an UNDEF only concatenation.
11438   // fold (concat_vectors (BUILD_VECTOR A, B, ...), (BUILD_VECTOR C, D, ...))
11439   // -> (BUILD_VECTOR A, B, ..., C, D, ...)
11440   auto IsBuildVectorOrUndef = [](const SDValue &Op) {
11441     return ISD::UNDEF == Op.getOpcode() || ISD::BUILD_VECTOR == Op.getOpcode();
11442   };
11443   bool AllBuildVectorsOrUndefs =
11444       std::all_of(N->op_begin(), N->op_end(), IsBuildVectorOrUndef);
11445   if (AllBuildVectorsOrUndefs) {
11446     SmallVector<SDValue, 8> Opnds;
11447     EVT SVT = VT.getScalarType();
11448
11449     EVT MinVT = SVT;
11450     if (!SVT.isFloatingPoint()) {
11451       // If BUILD_VECTOR are from built from integer, they may have different
11452       // operand types. Get the smallest type and truncate all operands to it.
11453       bool FoundMinVT = false;
11454       for (const SDValue &Op : N->ops())
11455         if (ISD::BUILD_VECTOR == Op.getOpcode()) {
11456           EVT OpSVT = Op.getOperand(0)->getValueType(0);
11457           MinVT = (!FoundMinVT || OpSVT.bitsLE(MinVT)) ? OpSVT : MinVT;
11458           FoundMinVT = true;
11459         }
11460       assert(FoundMinVT && "Concat vector type mismatch");
11461     }
11462
11463     for (const SDValue &Op : N->ops()) {
11464       EVT OpVT = Op.getValueType();
11465       unsigned NumElts = OpVT.getVectorNumElements();
11466
11467       if (ISD::UNDEF == Op.getOpcode())
11468         for (unsigned i = 0; i != NumElts; ++i)
11469           Opnds.push_back(DAG.getUNDEF(MinVT));
11470
11471       if (ISD::BUILD_VECTOR == Op.getOpcode()) {
11472         if (SVT.isFloatingPoint()) {
11473           assert(SVT == OpVT.getScalarType() && "Concat vector type mismatch");
11474           for (unsigned i = 0; i != NumElts; ++i)
11475             Opnds.push_back(Op.getOperand(i));
11476         } else {
11477           for (unsigned i = 0; i != NumElts; ++i)
11478             Opnds.push_back(
11479                 DAG.getNode(ISD::TRUNCATE, SDLoc(N), MinVT, Op.getOperand(i)));
11480         }
11481       }
11482     }
11483
11484     assert(VT.getVectorNumElements() == Opnds.size() &&
11485            "Concat vector type mismatch");
11486     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Opnds);
11487   }
11488
11489   // Type legalization of vectors and DAG canonicalization of SHUFFLE_VECTOR
11490   // nodes often generate nop CONCAT_VECTOR nodes.
11491   // Scan the CONCAT_VECTOR operands and look for a CONCAT operations that
11492   // place the incoming vectors at the exact same location.
11493   SDValue SingleSource = SDValue();
11494   unsigned PartNumElem = N->getOperand(0).getValueType().getVectorNumElements();
11495
11496   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
11497     SDValue Op = N->getOperand(i);
11498
11499     if (Op.getOpcode() == ISD::UNDEF)
11500       continue;
11501
11502     // Check if this is the identity extract:
11503     if (Op.getOpcode() != ISD::EXTRACT_SUBVECTOR)
11504       return SDValue();
11505
11506     // Find the single incoming vector for the extract_subvector.
11507     if (SingleSource.getNode()) {
11508       if (Op.getOperand(0) != SingleSource)
11509         return SDValue();
11510     } else {
11511       SingleSource = Op.getOperand(0);
11512
11513       // Check the source type is the same as the type of the result.
11514       // If not, this concat may extend the vector, so we can not
11515       // optimize it away.
11516       if (SingleSource.getValueType() != N->getValueType(0))
11517         return SDValue();
11518     }
11519
11520     unsigned IdentityIndex = i * PartNumElem;
11521     ConstantSDNode *CS = dyn_cast<ConstantSDNode>(Op.getOperand(1));
11522     // The extract index must be constant.
11523     if (!CS)
11524       return SDValue();
11525
11526     // Check that we are reading from the identity index.
11527     if (CS->getZExtValue() != IdentityIndex)
11528       return SDValue();
11529   }
11530
11531   if (SingleSource.getNode())
11532     return SingleSource;
11533
11534   return SDValue();
11535 }
11536
11537 SDValue DAGCombiner::visitEXTRACT_SUBVECTOR(SDNode* N) {
11538   EVT NVT = N->getValueType(0);
11539   SDValue V = N->getOperand(0);
11540
11541   if (V->getOpcode() == ISD::CONCAT_VECTORS) {
11542     // Combine:
11543     //    (extract_subvec (concat V1, V2, ...), i)
11544     // Into:
11545     //    Vi if possible
11546     // Only operand 0 is checked as 'concat' assumes all inputs of the same
11547     // type.
11548     if (V->getOperand(0).getValueType() != NVT)
11549       return SDValue();
11550     unsigned Idx = dyn_cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
11551     unsigned NumElems = NVT.getVectorNumElements();
11552     assert((Idx % NumElems) == 0 &&
11553            "IDX in concat is not a multiple of the result vector length.");
11554     return V->getOperand(Idx / NumElems);
11555   }
11556
11557   // Skip bitcasting
11558   if (V->getOpcode() == ISD::BITCAST)
11559     V = V.getOperand(0);
11560
11561   if (V->getOpcode() == ISD::INSERT_SUBVECTOR) {
11562     SDLoc dl(N);
11563     // Handle only simple case where vector being inserted and vector
11564     // being extracted are of same type, and are half size of larger vectors.
11565     EVT BigVT = V->getOperand(0).getValueType();
11566     EVT SmallVT = V->getOperand(1).getValueType();
11567     if (!NVT.bitsEq(SmallVT) || NVT.getSizeInBits()*2 != BigVT.getSizeInBits())
11568       return SDValue();
11569
11570     // Only handle cases where both indexes are constants with the same type.
11571     ConstantSDNode *ExtIdx = dyn_cast<ConstantSDNode>(N->getOperand(1));
11572     ConstantSDNode *InsIdx = dyn_cast<ConstantSDNode>(V->getOperand(2));
11573
11574     if (InsIdx && ExtIdx &&
11575         InsIdx->getValueType(0).getSizeInBits() <= 64 &&
11576         ExtIdx->getValueType(0).getSizeInBits() <= 64) {
11577       // Combine:
11578       //    (extract_subvec (insert_subvec V1, V2, InsIdx), ExtIdx)
11579       // Into:
11580       //    indices are equal or bit offsets are equal => V1
11581       //    otherwise => (extract_subvec V1, ExtIdx)
11582       if (InsIdx->getZExtValue() * SmallVT.getScalarType().getSizeInBits() ==
11583           ExtIdx->getZExtValue() * NVT.getScalarType().getSizeInBits())
11584         return DAG.getNode(ISD::BITCAST, dl, NVT, V->getOperand(1));
11585       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, NVT,
11586                          DAG.getNode(ISD::BITCAST, dl,
11587                                      N->getOperand(0).getValueType(),
11588                                      V->getOperand(0)), N->getOperand(1));
11589     }
11590   }
11591
11592   return SDValue();
11593 }
11594
11595 static SDValue simplifyShuffleOperandRecursively(SmallBitVector &UsedElements,
11596                                                  SDValue V, SelectionDAG &DAG) {
11597   SDLoc DL(V);
11598   EVT VT = V.getValueType();
11599
11600   switch (V.getOpcode()) {
11601   default:
11602     return V;
11603
11604   case ISD::CONCAT_VECTORS: {
11605     EVT OpVT = V->getOperand(0).getValueType();
11606     int OpSize = OpVT.getVectorNumElements();
11607     SmallBitVector OpUsedElements(OpSize, false);
11608     bool FoundSimplification = false;
11609     SmallVector<SDValue, 4> NewOps;
11610     NewOps.reserve(V->getNumOperands());
11611     for (int i = 0, NumOps = V->getNumOperands(); i < NumOps; ++i) {
11612       SDValue Op = V->getOperand(i);
11613       bool OpUsed = false;
11614       for (int j = 0; j < OpSize; ++j)
11615         if (UsedElements[i * OpSize + j]) {
11616           OpUsedElements[j] = true;
11617           OpUsed = true;
11618         }
11619       NewOps.push_back(
11620           OpUsed ? simplifyShuffleOperandRecursively(OpUsedElements, Op, DAG)
11621                  : DAG.getUNDEF(OpVT));
11622       FoundSimplification |= Op == NewOps.back();
11623       OpUsedElements.reset();
11624     }
11625     if (FoundSimplification)
11626       V = DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, NewOps);
11627     return V;
11628   }
11629
11630   case ISD::INSERT_SUBVECTOR: {
11631     SDValue BaseV = V->getOperand(0);
11632     SDValue SubV = V->getOperand(1);
11633     auto *IdxN = dyn_cast<ConstantSDNode>(V->getOperand(2));
11634     if (!IdxN)
11635       return V;
11636
11637     int SubSize = SubV.getValueType().getVectorNumElements();
11638     int Idx = IdxN->getZExtValue();
11639     bool SubVectorUsed = false;
11640     SmallBitVector SubUsedElements(SubSize, false);
11641     for (int i = 0; i < SubSize; ++i)
11642       if (UsedElements[i + Idx]) {
11643         SubVectorUsed = true;
11644         SubUsedElements[i] = true;
11645         UsedElements[i + Idx] = false;
11646       }
11647
11648     // Now recurse on both the base and sub vectors.
11649     SDValue SimplifiedSubV =
11650         SubVectorUsed
11651             ? simplifyShuffleOperandRecursively(SubUsedElements, SubV, DAG)
11652             : DAG.getUNDEF(SubV.getValueType());
11653     SDValue SimplifiedBaseV = simplifyShuffleOperandRecursively(UsedElements, BaseV, DAG);
11654     if (SimplifiedSubV != SubV || SimplifiedBaseV != BaseV)
11655       V = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, VT,
11656                       SimplifiedBaseV, SimplifiedSubV, V->getOperand(2));
11657     return V;
11658   }
11659   }
11660 }
11661
11662 static SDValue simplifyShuffleOperands(ShuffleVectorSDNode *SVN, SDValue N0,
11663                                        SDValue N1, SelectionDAG &DAG) {
11664   EVT VT = SVN->getValueType(0);
11665   int NumElts = VT.getVectorNumElements();
11666   SmallBitVector N0UsedElements(NumElts, false), N1UsedElements(NumElts, false);
11667   for (int M : SVN->getMask())
11668     if (M >= 0 && M < NumElts)
11669       N0UsedElements[M] = true;
11670     else if (M >= NumElts)
11671       N1UsedElements[M - NumElts] = true;
11672
11673   SDValue S0 = simplifyShuffleOperandRecursively(N0UsedElements, N0, DAG);
11674   SDValue S1 = simplifyShuffleOperandRecursively(N1UsedElements, N1, DAG);
11675   if (S0 == N0 && S1 == N1)
11676     return SDValue();
11677
11678   return DAG.getVectorShuffle(VT, SDLoc(SVN), S0, S1, SVN->getMask());
11679 }
11680
11681 // Tries to turn a shuffle of two CONCAT_VECTORS into a single concat,
11682 // or turn a shuffle of a single concat into simpler shuffle then concat.
11683 static SDValue partitionShuffleOfConcats(SDNode *N, SelectionDAG &DAG) {
11684   EVT VT = N->getValueType(0);
11685   unsigned NumElts = VT.getVectorNumElements();
11686
11687   SDValue N0 = N->getOperand(0);
11688   SDValue N1 = N->getOperand(1);
11689   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
11690
11691   SmallVector<SDValue, 4> Ops;
11692   EVT ConcatVT = N0.getOperand(0).getValueType();
11693   unsigned NumElemsPerConcat = ConcatVT.getVectorNumElements();
11694   unsigned NumConcats = NumElts / NumElemsPerConcat;
11695
11696   // Special case: shuffle(concat(A,B)) can be more efficiently represented
11697   // as concat(shuffle(A,B),UNDEF) if the shuffle doesn't set any of the high
11698   // half vector elements.
11699   if (NumElemsPerConcat * 2 == NumElts && N1.getOpcode() == ISD::UNDEF &&
11700       std::all_of(SVN->getMask().begin() + NumElemsPerConcat,
11701                   SVN->getMask().end(), [](int i) { return i == -1; })) {
11702     N0 = DAG.getVectorShuffle(ConcatVT, SDLoc(N), N0.getOperand(0), N0.getOperand(1),
11703                               ArrayRef<int>(SVN->getMask().begin(), NumElemsPerConcat));
11704     N1 = DAG.getUNDEF(ConcatVT);
11705     return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, N0, N1);
11706   }
11707
11708   // Look at every vector that's inserted. We're looking for exact
11709   // subvector-sized copies from a concatenated vector
11710   for (unsigned I = 0; I != NumConcats; ++I) {
11711     // Make sure we're dealing with a copy.
11712     unsigned Begin = I * NumElemsPerConcat;
11713     bool AllUndef = true, NoUndef = true;
11714     for (unsigned J = Begin; J != Begin + NumElemsPerConcat; ++J) {
11715       if (SVN->getMaskElt(J) >= 0)
11716         AllUndef = false;
11717       else
11718         NoUndef = false;
11719     }
11720
11721     if (NoUndef) {
11722       if (SVN->getMaskElt(Begin) % NumElemsPerConcat != 0)
11723         return SDValue();
11724
11725       for (unsigned J = 1; J != NumElemsPerConcat; ++J)
11726         if (SVN->getMaskElt(Begin + J - 1) + 1 != SVN->getMaskElt(Begin + J))
11727           return SDValue();
11728
11729       unsigned FirstElt = SVN->getMaskElt(Begin) / NumElemsPerConcat;
11730       if (FirstElt < N0.getNumOperands())
11731         Ops.push_back(N0.getOperand(FirstElt));
11732       else
11733         Ops.push_back(N1.getOperand(FirstElt - N0.getNumOperands()));
11734
11735     } else if (AllUndef) {
11736       Ops.push_back(DAG.getUNDEF(N0.getOperand(0).getValueType()));
11737     } else { // Mixed with general masks and undefs, can't do optimization.
11738       return SDValue();
11739     }
11740   }
11741
11742   return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, Ops);
11743 }
11744
11745 SDValue DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
11746   EVT VT = N->getValueType(0);
11747   unsigned NumElts = VT.getVectorNumElements();
11748
11749   SDValue N0 = N->getOperand(0);
11750   SDValue N1 = N->getOperand(1);
11751
11752   assert(N0.getValueType() == VT && "Vector shuffle must be normalized in DAG");
11753
11754   // Canonicalize shuffle undef, undef -> undef
11755   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
11756     return DAG.getUNDEF(VT);
11757
11758   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
11759
11760   // Canonicalize shuffle v, v -> v, undef
11761   if (N0 == N1) {
11762     SmallVector<int, 8> NewMask;
11763     for (unsigned i = 0; i != NumElts; ++i) {
11764       int Idx = SVN->getMaskElt(i);
11765       if (Idx >= (int)NumElts) Idx -= NumElts;
11766       NewMask.push_back(Idx);
11767     }
11768     return DAG.getVectorShuffle(VT, SDLoc(N), N0, DAG.getUNDEF(VT),
11769                                 &NewMask[0]);
11770   }
11771
11772   // Canonicalize shuffle undef, v -> v, undef.  Commute the shuffle mask.
11773   if (N0.getOpcode() == ISD::UNDEF) {
11774     SmallVector<int, 8> NewMask;
11775     for (unsigned i = 0; i != NumElts; ++i) {
11776       int Idx = SVN->getMaskElt(i);
11777       if (Idx >= 0) {
11778         if (Idx >= (int)NumElts)
11779           Idx -= NumElts;
11780         else
11781           Idx = -1; // remove reference to lhs
11782       }
11783       NewMask.push_back(Idx);
11784     }
11785     return DAG.getVectorShuffle(VT, SDLoc(N), N1, DAG.getUNDEF(VT),
11786                                 &NewMask[0]);
11787   }
11788
11789   // Remove references to rhs if it is undef
11790   if (N1.getOpcode() == ISD::UNDEF) {
11791     bool Changed = false;
11792     SmallVector<int, 8> NewMask;
11793     for (unsigned i = 0; i != NumElts; ++i) {
11794       int Idx = SVN->getMaskElt(i);
11795       if (Idx >= (int)NumElts) {
11796         Idx = -1;
11797         Changed = true;
11798       }
11799       NewMask.push_back(Idx);
11800     }
11801     if (Changed)
11802       return DAG.getVectorShuffle(VT, SDLoc(N), N0, N1, &NewMask[0]);
11803   }
11804
11805   // If it is a splat, check if the argument vector is another splat or a
11806   // build_vector.
11807   if (SVN->isSplat() && SVN->getSplatIndex() < (int)NumElts) {
11808     SDNode *V = N0.getNode();
11809
11810     // If this is a bit convert that changes the element type of the vector but
11811     // not the number of vector elements, look through it.  Be careful not to
11812     // look though conversions that change things like v4f32 to v2f64.
11813     if (V->getOpcode() == ISD::BITCAST) {
11814       SDValue ConvInput = V->getOperand(0);
11815       if (ConvInput.getValueType().isVector() &&
11816           ConvInput.getValueType().getVectorNumElements() == NumElts)
11817         V = ConvInput.getNode();
11818     }
11819
11820     if (V->getOpcode() == ISD::BUILD_VECTOR) {
11821       assert(V->getNumOperands() == NumElts &&
11822              "BUILD_VECTOR has wrong number of operands");
11823       SDValue Base;
11824       bool AllSame = true;
11825       for (unsigned i = 0; i != NumElts; ++i) {
11826         if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
11827           Base = V->getOperand(i);
11828           break;
11829         }
11830       }
11831       // Splat of <u, u, u, u>, return <u, u, u, u>
11832       if (!Base.getNode())
11833         return N0;
11834       for (unsigned i = 0; i != NumElts; ++i) {
11835         if (V->getOperand(i) != Base) {
11836           AllSame = false;
11837           break;
11838         }
11839       }
11840       // Splat of <x, x, x, x>, return <x, x, x, x>
11841       if (AllSame)
11842         return N0;
11843
11844       // Canonicalize any other splat as a build_vector.
11845       const SDValue &Splatted = V->getOperand(SVN->getSplatIndex());
11846       SmallVector<SDValue, 8> Ops(NumElts, Splatted);
11847       SDValue NewBV = DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
11848                                   V->getValueType(0), Ops);
11849
11850       // We may have jumped through bitcasts, so the type of the
11851       // BUILD_VECTOR may not match the type of the shuffle.
11852       if (V->getValueType(0) != VT)
11853           NewBV = DAG.getNode(ISD::BITCAST, SDLoc(N), VT, NewBV);
11854       return NewBV;
11855     }
11856   }
11857
11858   // There are various patterns used to build up a vector from smaller vectors,
11859   // subvectors, or elements. Scan chains of these and replace unused insertions
11860   // or components with undef.
11861   if (SDValue S = simplifyShuffleOperands(SVN, N0, N1, DAG))
11862     return S;
11863
11864   if (N0.getOpcode() == ISD::CONCAT_VECTORS &&
11865       Level < AfterLegalizeVectorOps &&
11866       (N1.getOpcode() == ISD::UNDEF ||
11867       (N1.getOpcode() == ISD::CONCAT_VECTORS &&
11868        N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()))) {
11869     SDValue V = partitionShuffleOfConcats(N, DAG);
11870
11871     if (V.getNode())
11872       return V;
11873   }
11874
11875   // Canonicalize shuffles according to rules:
11876   //  shuffle(A, shuffle(A, B)) -> shuffle(shuffle(A,B), A)
11877   //  shuffle(B, shuffle(A, B)) -> shuffle(shuffle(A,B), B)
11878   //  shuffle(B, shuffle(A, Undef)) -> shuffle(shuffle(A, Undef), B)
11879   if (N1.getOpcode() == ISD::VECTOR_SHUFFLE &&
11880       N0.getOpcode() != ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
11881       TLI.isTypeLegal(VT)) {
11882     // The incoming shuffle must be of the same type as the result of the
11883     // current shuffle.
11884     assert(N1->getOperand(0).getValueType() == VT &&
11885            "Shuffle types don't match");
11886
11887     SDValue SV0 = N1->getOperand(0);
11888     SDValue SV1 = N1->getOperand(1);
11889     bool HasSameOp0 = N0 == SV0;
11890     bool IsSV1Undef = SV1.getOpcode() == ISD::UNDEF;
11891     if (HasSameOp0 || IsSV1Undef || N0 == SV1)
11892       // Commute the operands of this shuffle so that next rule
11893       // will trigger.
11894       return DAG.getCommutedVectorShuffle(*SVN);
11895   }
11896
11897   // Try to fold according to rules:
11898   //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(A, B, M2)
11899   //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(A, C, M2)
11900   //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(B, C, M2)
11901   // Don't try to fold shuffles with illegal type.
11902   // Only fold if this shuffle is the only user of the other shuffle.
11903   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && N->isOnlyUserOf(N0.getNode()) &&
11904       Level < AfterLegalizeDAG && TLI.isTypeLegal(VT)) {
11905     ShuffleVectorSDNode *OtherSV = cast<ShuffleVectorSDNode>(N0);
11906
11907     // The incoming shuffle must be of the same type as the result of the
11908     // current shuffle.
11909     assert(OtherSV->getOperand(0).getValueType() == VT &&
11910            "Shuffle types don't match");
11911
11912     SDValue SV0, SV1;
11913     SmallVector<int, 4> Mask;
11914     // Compute the combined shuffle mask for a shuffle with SV0 as the first
11915     // operand, and SV1 as the second operand.
11916     for (unsigned i = 0; i != NumElts; ++i) {
11917       int Idx = SVN->getMaskElt(i);
11918       if (Idx < 0) {
11919         // Propagate Undef.
11920         Mask.push_back(Idx);
11921         continue;
11922       }
11923
11924       SDValue CurrentVec;
11925       if (Idx < (int)NumElts) {
11926         // This shuffle index refers to the inner shuffle N0. Lookup the inner
11927         // shuffle mask to identify which vector is actually referenced.
11928         Idx = OtherSV->getMaskElt(Idx);
11929         if (Idx < 0) {
11930           // Propagate Undef.
11931           Mask.push_back(Idx);
11932           continue;
11933         }
11934
11935         CurrentVec = (Idx < (int) NumElts) ? OtherSV->getOperand(0)
11936                                            : OtherSV->getOperand(1);
11937       } else {
11938         // This shuffle index references an element within N1.
11939         CurrentVec = N1;
11940       }
11941
11942       // Simple case where 'CurrentVec' is UNDEF.
11943       if (CurrentVec.getOpcode() == ISD::UNDEF) {
11944         Mask.push_back(-1);
11945         continue;
11946       }
11947
11948       // Canonicalize the shuffle index. We don't know yet if CurrentVec
11949       // will be the first or second operand of the combined shuffle.
11950       Idx = Idx % NumElts;
11951       if (!SV0.getNode() || SV0 == CurrentVec) {
11952         // Ok. CurrentVec is the left hand side.
11953         // Update the mask accordingly.
11954         SV0 = CurrentVec;
11955         Mask.push_back(Idx);
11956         continue;
11957       }
11958
11959       // Bail out if we cannot convert the shuffle pair into a single shuffle.
11960       if (SV1.getNode() && SV1 != CurrentVec)
11961         return SDValue();
11962
11963       // Ok. CurrentVec is the right hand side.
11964       // Update the mask accordingly.
11965       SV1 = CurrentVec;
11966       Mask.push_back(Idx + NumElts);
11967     }
11968
11969     // Check if all indices in Mask are Undef. In case, propagate Undef.
11970     bool isUndefMask = true;
11971     for (unsigned i = 0; i != NumElts && isUndefMask; ++i)
11972       isUndefMask &= Mask[i] < 0;
11973
11974     if (isUndefMask)
11975       return DAG.getUNDEF(VT);
11976
11977     if (!SV0.getNode())
11978       SV0 = DAG.getUNDEF(VT);
11979     if (!SV1.getNode())
11980       SV1 = DAG.getUNDEF(VT);
11981
11982     // Avoid introducing shuffles with illegal mask.
11983     if (!TLI.isShuffleMaskLegal(Mask, VT)) {
11984       // Compute the commuted shuffle mask and test again.
11985       for (unsigned i = 0; i != NumElts; ++i) {
11986         int idx = Mask[i];
11987         if (idx < 0)
11988           continue;
11989         else if (idx < (int)NumElts)
11990           Mask[i] = idx + NumElts;
11991         else
11992           Mask[i] = idx - NumElts;
11993       }
11994
11995       if (!TLI.isShuffleMaskLegal(Mask, VT))
11996         return SDValue();
11997
11998       //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(B, A, M2)
11999       //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(C, A, M2)
12000       //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(C, B, M2)
12001       std::swap(SV0, SV1);
12002     }
12003
12004     //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(A, B, M2)
12005     //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(A, C, M2)
12006     //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(B, C, M2)
12007     return DAG.getVectorShuffle(VT, SDLoc(N), SV0, SV1, &Mask[0]);
12008   }
12009
12010   return SDValue();
12011 }
12012
12013 SDValue DAGCombiner::visitINSERT_SUBVECTOR(SDNode *N) {
12014   SDValue N0 = N->getOperand(0);
12015   SDValue N2 = N->getOperand(2);
12016
12017   // If the input vector is a concatenation, and the insert replaces
12018   // one of the halves, we can optimize into a single concat_vectors.
12019   if (N0.getOpcode() == ISD::CONCAT_VECTORS &&
12020       N0->getNumOperands() == 2 && N2.getOpcode() == ISD::Constant) {
12021     APInt InsIdx = cast<ConstantSDNode>(N2)->getAPIntValue();
12022     EVT VT = N->getValueType(0);
12023
12024     // Lower half: fold (insert_subvector (concat_vectors X, Y), Z) ->
12025     // (concat_vectors Z, Y)
12026     if (InsIdx == 0)
12027       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
12028                          N->getOperand(1), N0.getOperand(1));
12029
12030     // Upper half: fold (insert_subvector (concat_vectors X, Y), Z) ->
12031     // (concat_vectors X, Z)
12032     if (InsIdx == VT.getVectorNumElements()/2)
12033       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
12034                          N0.getOperand(0), N->getOperand(1));
12035   }
12036
12037   return SDValue();
12038 }
12039
12040 /// Returns a vector_shuffle if it able to transform an AND to a vector_shuffle
12041 /// with the destination vector and a zero vector.
12042 /// e.g. AND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
12043 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
12044 SDValue DAGCombiner::XformToShuffleWithZero(SDNode *N) {
12045   EVT VT = N->getValueType(0);
12046   SDLoc dl(N);
12047   SDValue LHS = N->getOperand(0);
12048   SDValue RHS = N->getOperand(1);
12049   if (N->getOpcode() == ISD::AND) {
12050     if (RHS.getOpcode() == ISD::BITCAST)
12051       RHS = RHS.getOperand(0);
12052     if (RHS.getOpcode() == ISD::BUILD_VECTOR) {
12053       SmallVector<int, 8> Indices;
12054       unsigned NumElts = RHS.getNumOperands();
12055       for (unsigned i = 0; i != NumElts; ++i) {
12056         SDValue Elt = RHS.getOperand(i);
12057         if (!isa<ConstantSDNode>(Elt))
12058           return SDValue();
12059
12060         if (cast<ConstantSDNode>(Elt)->isAllOnesValue())
12061           Indices.push_back(i);
12062         else if (cast<ConstantSDNode>(Elt)->isNullValue())
12063           Indices.push_back(NumElts+i);
12064         else
12065           return SDValue();
12066       }
12067
12068       // Let's see if the target supports this vector_shuffle and make sure
12069       // we're not running after operation legalization where it may have
12070       // custom lowered the vector shuffles.
12071       EVT RVT = RHS.getValueType();
12072       if (LegalOperations || !TLI.isVectorClearMaskLegal(Indices, RVT))
12073         return SDValue();
12074
12075       // Return the new VECTOR_SHUFFLE node.
12076       EVT EltVT = RVT.getVectorElementType();
12077       SmallVector<SDValue,8> ZeroOps(RVT.getVectorNumElements(),
12078                                      DAG.getConstant(0, EltVT));
12079       SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), RVT, ZeroOps);
12080       LHS = DAG.getNode(ISD::BITCAST, dl, RVT, LHS);
12081       SDValue Shuf = DAG.getVectorShuffle(RVT, dl, LHS, Zero, &Indices[0]);
12082       return DAG.getNode(ISD::BITCAST, dl, VT, Shuf);
12083     }
12084   }
12085
12086   return SDValue();
12087 }
12088
12089 /// Visit a binary vector operation, like ADD.
12090 SDValue DAGCombiner::SimplifyVBinOp(SDNode *N) {
12091   assert(N->getValueType(0).isVector() &&
12092          "SimplifyVBinOp only works on vectors!");
12093
12094   SDValue LHS = N->getOperand(0);
12095   SDValue RHS = N->getOperand(1);
12096   SDValue Shuffle = XformToShuffleWithZero(N);
12097   if (Shuffle.getNode()) return Shuffle;
12098
12099   // If the LHS and RHS are BUILD_VECTOR nodes, see if we can constant fold
12100   // this operation.
12101   if (LHS.getOpcode() == ISD::BUILD_VECTOR &&
12102       RHS.getOpcode() == ISD::BUILD_VECTOR) {
12103     // Check if both vectors are constants. If not bail out.
12104     if (!(cast<BuildVectorSDNode>(LHS)->isConstant() &&
12105           cast<BuildVectorSDNode>(RHS)->isConstant()))
12106       return SDValue();
12107
12108     SmallVector<SDValue, 8> Ops;
12109     for (unsigned i = 0, e = LHS.getNumOperands(); i != e; ++i) {
12110       SDValue LHSOp = LHS.getOperand(i);
12111       SDValue RHSOp = RHS.getOperand(i);
12112
12113       // Can't fold divide by zero.
12114       if (N->getOpcode() == ISD::SDIV || N->getOpcode() == ISD::UDIV ||
12115           N->getOpcode() == ISD::FDIV) {
12116         if ((RHSOp.getOpcode() == ISD::Constant &&
12117              cast<ConstantSDNode>(RHSOp.getNode())->isNullValue()) ||
12118             (RHSOp.getOpcode() == ISD::ConstantFP &&
12119              cast<ConstantFPSDNode>(RHSOp.getNode())->getValueAPF().isZero()))
12120           break;
12121       }
12122
12123       EVT VT = LHSOp.getValueType();
12124       EVT RVT = RHSOp.getValueType();
12125       if (RVT != VT) {
12126         // Integer BUILD_VECTOR operands may have types larger than the element
12127         // size (e.g., when the element type is not legal).  Prior to type
12128         // legalization, the types may not match between the two BUILD_VECTORS.
12129         // Truncate one of the operands to make them match.
12130         if (RVT.getSizeInBits() > VT.getSizeInBits()) {
12131           RHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, RHSOp);
12132         } else {
12133           LHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), RVT, LHSOp);
12134           VT = RVT;
12135         }
12136       }
12137       SDValue FoldOp = DAG.getNode(N->getOpcode(), SDLoc(LHS), VT,
12138                                    LHSOp, RHSOp);
12139       if (FoldOp.getOpcode() != ISD::UNDEF &&
12140           FoldOp.getOpcode() != ISD::Constant &&
12141           FoldOp.getOpcode() != ISD::ConstantFP)
12142         break;
12143       Ops.push_back(FoldOp);
12144       AddToWorklist(FoldOp.getNode());
12145     }
12146
12147     if (Ops.size() == LHS.getNumOperands())
12148       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), LHS.getValueType(), Ops);
12149   }
12150
12151   // Type legalization might introduce new shuffles in the DAG.
12152   // Fold (VBinOp (shuffle (A, Undef, Mask)), (shuffle (B, Undef, Mask)))
12153   //   -> (shuffle (VBinOp (A, B)), Undef, Mask).
12154   if (LegalTypes && isa<ShuffleVectorSDNode>(LHS) &&
12155       isa<ShuffleVectorSDNode>(RHS) && LHS.hasOneUse() && RHS.hasOneUse() &&
12156       LHS.getOperand(1).getOpcode() == ISD::UNDEF &&
12157       RHS.getOperand(1).getOpcode() == ISD::UNDEF) {
12158     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(LHS);
12159     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(RHS);
12160
12161     if (SVN0->getMask().equals(SVN1->getMask())) {
12162       EVT VT = N->getValueType(0);
12163       SDValue UndefVector = LHS.getOperand(1);
12164       SDValue NewBinOp = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
12165                                      LHS.getOperand(0), RHS.getOperand(0));
12166       AddUsersToWorklist(N);
12167       return DAG.getVectorShuffle(VT, SDLoc(N), NewBinOp, UndefVector,
12168                                   &SVN0->getMask()[0]);
12169     }
12170   }
12171
12172   return SDValue();
12173 }
12174
12175 /// Visit a binary vector operation, like FABS/FNEG.
12176 SDValue DAGCombiner::SimplifyVUnaryOp(SDNode *N) {
12177   assert(N->getValueType(0).isVector() &&
12178          "SimplifyVUnaryOp only works on vectors!");
12179
12180   SDValue N0 = N->getOperand(0);
12181
12182   if (N0.getOpcode() != ISD::BUILD_VECTOR)
12183     return SDValue();
12184
12185   // Operand is a BUILD_VECTOR node, see if we can constant fold it.
12186   SmallVector<SDValue, 8> Ops;
12187   for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
12188     SDValue Op = N0.getOperand(i);
12189     if (Op.getOpcode() != ISD::UNDEF &&
12190         Op.getOpcode() != ISD::ConstantFP)
12191       break;
12192     EVT EltVT = Op.getValueType();
12193     SDValue FoldOp = DAG.getNode(N->getOpcode(), SDLoc(N0), EltVT, Op);
12194     if (FoldOp.getOpcode() != ISD::UNDEF &&
12195         FoldOp.getOpcode() != ISD::ConstantFP)
12196       break;
12197     Ops.push_back(FoldOp);
12198     AddToWorklist(FoldOp.getNode());
12199   }
12200
12201   if (Ops.size() != N0.getNumOperands())
12202     return SDValue();
12203
12204   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), N0.getValueType(), Ops);
12205 }
12206
12207 SDValue DAGCombiner::SimplifySelect(SDLoc DL, SDValue N0,
12208                                     SDValue N1, SDValue N2){
12209   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
12210
12211   SDValue SCC = SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1), N1, N2,
12212                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
12213
12214   // If we got a simplified select_cc node back from SimplifySelectCC, then
12215   // break it down into a new SETCC node, and a new SELECT node, and then return
12216   // the SELECT node, since we were called with a SELECT node.
12217   if (SCC.getNode()) {
12218     // Check to see if we got a select_cc back (to turn into setcc/select).
12219     // Otherwise, just return whatever node we got back, like fabs.
12220     if (SCC.getOpcode() == ISD::SELECT_CC) {
12221       SDValue SETCC = DAG.getNode(ISD::SETCC, SDLoc(N0),
12222                                   N0.getValueType(),
12223                                   SCC.getOperand(0), SCC.getOperand(1),
12224                                   SCC.getOperand(4));
12225       AddToWorklist(SETCC.getNode());
12226       return DAG.getSelect(SDLoc(SCC), SCC.getValueType(), SETCC,
12227                            SCC.getOperand(2), SCC.getOperand(3));
12228     }
12229
12230     return SCC;
12231   }
12232   return SDValue();
12233 }
12234
12235 /// Given a SELECT or a SELECT_CC node, where LHS and RHS are the two values
12236 /// being selected between, see if we can simplify the select.  Callers of this
12237 /// should assume that TheSelect is deleted if this returns true.  As such, they
12238 /// should return the appropriate thing (e.g. the node) back to the top-level of
12239 /// the DAG combiner loop to avoid it being looked at.
12240 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDValue LHS,
12241                                     SDValue RHS) {
12242
12243   // Cannot simplify select with vector condition
12244   if (TheSelect->getOperand(0).getValueType().isVector()) return false;
12245
12246   // If this is a select from two identical things, try to pull the operation
12247   // through the select.
12248   if (LHS.getOpcode() != RHS.getOpcode() ||
12249       !LHS.hasOneUse() || !RHS.hasOneUse())
12250     return false;
12251
12252   // If this is a load and the token chain is identical, replace the select
12253   // of two loads with a load through a select of the address to load from.
12254   // This triggers in things like "select bool X, 10.0, 123.0" after the FP
12255   // constants have been dropped into the constant pool.
12256   if (LHS.getOpcode() == ISD::LOAD) {
12257     LoadSDNode *LLD = cast<LoadSDNode>(LHS);
12258     LoadSDNode *RLD = cast<LoadSDNode>(RHS);
12259
12260     // Token chains must be identical.
12261     if (LHS.getOperand(0) != RHS.getOperand(0) ||
12262         // Do not let this transformation reduce the number of volatile loads.
12263         LLD->isVolatile() || RLD->isVolatile() ||
12264         // If this is an EXTLOAD, the VT's must match.
12265         LLD->getMemoryVT() != RLD->getMemoryVT() ||
12266         // If this is an EXTLOAD, the kind of extension must match.
12267         (LLD->getExtensionType() != RLD->getExtensionType() &&
12268          // The only exception is if one of the extensions is anyext.
12269          LLD->getExtensionType() != ISD::EXTLOAD &&
12270          RLD->getExtensionType() != ISD::EXTLOAD) ||
12271         // FIXME: this discards src value information.  This is
12272         // over-conservative. It would be beneficial to be able to remember
12273         // both potential memory locations.  Since we are discarding
12274         // src value info, don't do the transformation if the memory
12275         // locations are not in the default address space.
12276         LLD->getPointerInfo().getAddrSpace() != 0 ||
12277         RLD->getPointerInfo().getAddrSpace() != 0 ||
12278         !TLI.isOperationLegalOrCustom(TheSelect->getOpcode(),
12279                                       LLD->getBasePtr().getValueType()))
12280       return false;
12281
12282     // Check that the select condition doesn't reach either load.  If so,
12283     // folding this will induce a cycle into the DAG.  If not, this is safe to
12284     // xform, so create a select of the addresses.
12285     SDValue Addr;
12286     if (TheSelect->getOpcode() == ISD::SELECT) {
12287       SDNode *CondNode = TheSelect->getOperand(0).getNode();
12288       if ((LLD->hasAnyUseOfValue(1) && LLD->isPredecessorOf(CondNode)) ||
12289           (RLD->hasAnyUseOfValue(1) && RLD->isPredecessorOf(CondNode)))
12290         return false;
12291       // The loads must not depend on one another.
12292       if (LLD->isPredecessorOf(RLD) ||
12293           RLD->isPredecessorOf(LLD))
12294         return false;
12295       Addr = DAG.getSelect(SDLoc(TheSelect),
12296                            LLD->getBasePtr().getValueType(),
12297                            TheSelect->getOperand(0), LLD->getBasePtr(),
12298                            RLD->getBasePtr());
12299     } else {  // Otherwise SELECT_CC
12300       SDNode *CondLHS = TheSelect->getOperand(0).getNode();
12301       SDNode *CondRHS = TheSelect->getOperand(1).getNode();
12302
12303       if ((LLD->hasAnyUseOfValue(1) &&
12304            (LLD->isPredecessorOf(CondLHS) || LLD->isPredecessorOf(CondRHS))) ||
12305           (RLD->hasAnyUseOfValue(1) &&
12306            (RLD->isPredecessorOf(CondLHS) || RLD->isPredecessorOf(CondRHS))))
12307         return false;
12308
12309       Addr = DAG.getNode(ISD::SELECT_CC, SDLoc(TheSelect),
12310                          LLD->getBasePtr().getValueType(),
12311                          TheSelect->getOperand(0),
12312                          TheSelect->getOperand(1),
12313                          LLD->getBasePtr(), RLD->getBasePtr(),
12314                          TheSelect->getOperand(4));
12315     }
12316
12317     SDValue Load;
12318     // It is safe to replace the two loads if they have different alignments,
12319     // but the new load must be the minimum (most restrictive) alignment of the
12320     // inputs.
12321     bool isInvariant = LLD->isInvariant() & RLD->isInvariant();
12322     unsigned Alignment = std::min(LLD->getAlignment(), RLD->getAlignment());
12323     if (LLD->getExtensionType() == ISD::NON_EXTLOAD) {
12324       Load = DAG.getLoad(TheSelect->getValueType(0),
12325                          SDLoc(TheSelect),
12326                          // FIXME: Discards pointer and AA info.
12327                          LLD->getChain(), Addr, MachinePointerInfo(),
12328                          LLD->isVolatile(), LLD->isNonTemporal(),
12329                          isInvariant, Alignment);
12330     } else {
12331       Load = DAG.getExtLoad(LLD->getExtensionType() == ISD::EXTLOAD ?
12332                             RLD->getExtensionType() : LLD->getExtensionType(),
12333                             SDLoc(TheSelect),
12334                             TheSelect->getValueType(0),
12335                             // FIXME: Discards pointer and AA info.
12336                             LLD->getChain(), Addr, MachinePointerInfo(),
12337                             LLD->getMemoryVT(), LLD->isVolatile(),
12338                             LLD->isNonTemporal(), isInvariant, Alignment);
12339     }
12340
12341     // Users of the select now use the result of the load.
12342     CombineTo(TheSelect, Load);
12343
12344     // Users of the old loads now use the new load's chain.  We know the
12345     // old-load value is dead now.
12346     CombineTo(LHS.getNode(), Load.getValue(0), Load.getValue(1));
12347     CombineTo(RHS.getNode(), Load.getValue(0), Load.getValue(1));
12348     return true;
12349   }
12350
12351   return false;
12352 }
12353
12354 /// Simplify an expression of the form (N0 cond N1) ? N2 : N3
12355 /// where 'cond' is the comparison specified by CC.
12356 SDValue DAGCombiner::SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1,
12357                                       SDValue N2, SDValue N3,
12358                                       ISD::CondCode CC, bool NotExtCompare) {
12359   // (x ? y : y) -> y.
12360   if (N2 == N3) return N2;
12361
12362   EVT VT = N2.getValueType();
12363   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
12364   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.getNode());
12365   ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N3.getNode());
12366
12367   // Determine if the condition we're dealing with is constant
12368   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
12369                               N0, N1, CC, DL, false);
12370   if (SCC.getNode()) AddToWorklist(SCC.getNode());
12371   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode());
12372
12373   // fold select_cc true, x, y -> x
12374   if (SCCC && !SCCC->isNullValue())
12375     return N2;
12376   // fold select_cc false, x, y -> y
12377   if (SCCC && SCCC->isNullValue())
12378     return N3;
12379
12380   // Check to see if we can simplify the select into an fabs node
12381   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
12382     // Allow either -0.0 or 0.0
12383     if (CFP->getValueAPF().isZero()) {
12384       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
12385       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
12386           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
12387           N2 == N3.getOperand(0))
12388         return DAG.getNode(ISD::FABS, DL, VT, N0);
12389
12390       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
12391       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
12392           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
12393           N2.getOperand(0) == N3)
12394         return DAG.getNode(ISD::FABS, DL, VT, N3);
12395     }
12396   }
12397
12398   // Turn "(a cond b) ? 1.0f : 2.0f" into "load (tmp + ((a cond b) ? 0 : 4)"
12399   // where "tmp" is a constant pool entry containing an array with 1.0 and 2.0
12400   // in it.  This is a win when the constant is not otherwise available because
12401   // it replaces two constant pool loads with one.  We only do this if the FP
12402   // type is known to be legal, because if it isn't, then we are before legalize
12403   // types an we want the other legalization to happen first (e.g. to avoid
12404   // messing with soft float) and if the ConstantFP is not legal, because if
12405   // it is legal, we may not need to store the FP constant in a constant pool.
12406   if (ConstantFPSDNode *TV = dyn_cast<ConstantFPSDNode>(N2))
12407     if (ConstantFPSDNode *FV = dyn_cast<ConstantFPSDNode>(N3)) {
12408       if (TLI.isTypeLegal(N2.getValueType()) &&
12409           (TLI.getOperationAction(ISD::ConstantFP, N2.getValueType()) !=
12410                TargetLowering::Legal &&
12411            !TLI.isFPImmLegal(TV->getValueAPF(), TV->getValueType(0)) &&
12412            !TLI.isFPImmLegal(FV->getValueAPF(), FV->getValueType(0))) &&
12413           // If both constants have multiple uses, then we won't need to do an
12414           // extra load, they are likely around in registers for other users.
12415           (TV->hasOneUse() || FV->hasOneUse())) {
12416         Constant *Elts[] = {
12417           const_cast<ConstantFP*>(FV->getConstantFPValue()),
12418           const_cast<ConstantFP*>(TV->getConstantFPValue())
12419         };
12420         Type *FPTy = Elts[0]->getType();
12421         const DataLayout &TD = *TLI.getDataLayout();
12422
12423         // Create a ConstantArray of the two constants.
12424         Constant *CA = ConstantArray::get(ArrayType::get(FPTy, 2), Elts);
12425         SDValue CPIdx = DAG.getConstantPool(CA, TLI.getPointerTy(),
12426                                             TD.getPrefTypeAlignment(FPTy));
12427         unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
12428
12429         // Get the offsets to the 0 and 1 element of the array so that we can
12430         // select between them.
12431         SDValue Zero = DAG.getIntPtrConstant(0);
12432         unsigned EltSize = (unsigned)TD.getTypeAllocSize(Elts[0]->getType());
12433         SDValue One = DAG.getIntPtrConstant(EltSize);
12434
12435         SDValue Cond = DAG.getSetCC(DL,
12436                                     getSetCCResultType(N0.getValueType()),
12437                                     N0, N1, CC);
12438         AddToWorklist(Cond.getNode());
12439         SDValue CstOffset = DAG.getSelect(DL, Zero.getValueType(),
12440                                           Cond, One, Zero);
12441         AddToWorklist(CstOffset.getNode());
12442         CPIdx = DAG.getNode(ISD::ADD, DL, CPIdx.getValueType(), CPIdx,
12443                             CstOffset);
12444         AddToWorklist(CPIdx.getNode());
12445         return DAG.getLoad(TV->getValueType(0), DL, DAG.getEntryNode(), CPIdx,
12446                            MachinePointerInfo::getConstantPool(), false,
12447                            false, false, Alignment);
12448
12449       }
12450     }
12451
12452   // Check to see if we can perform the "gzip trick", transforming
12453   // (select_cc setlt X, 0, A, 0) -> (and (sra X, (sub size(X), 1), A)
12454   if (N1C && N3C && N3C->isNullValue() && CC == ISD::SETLT &&
12455       (N1C->isNullValue() ||                         // (a < 0) ? b : 0
12456        (N1C->getAPIntValue() == 1 && N0 == N2))) {   // (a < 1) ? a : 0
12457     EVT XType = N0.getValueType();
12458     EVT AType = N2.getValueType();
12459     if (XType.bitsGE(AType)) {
12460       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
12461       // single-bit constant.
12462       if (N2C && ((N2C->getAPIntValue() & (N2C->getAPIntValue()-1)) == 0)) {
12463         unsigned ShCtV = N2C->getAPIntValue().logBase2();
12464         ShCtV = XType.getSizeInBits()-ShCtV-1;
12465         SDValue ShCt = DAG.getConstant(ShCtV,
12466                                        getShiftAmountTy(N0.getValueType()));
12467         SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0),
12468                                     XType, N0, ShCt);
12469         AddToWorklist(Shift.getNode());
12470
12471         if (XType.bitsGT(AType)) {
12472           Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
12473           AddToWorklist(Shift.getNode());
12474         }
12475
12476         return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
12477       }
12478
12479       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0),
12480                                   XType, N0,
12481                                   DAG.getConstant(XType.getSizeInBits()-1,
12482                                          getShiftAmountTy(N0.getValueType())));
12483       AddToWorklist(Shift.getNode());
12484
12485       if (XType.bitsGT(AType)) {
12486         Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
12487         AddToWorklist(Shift.getNode());
12488       }
12489
12490       return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
12491     }
12492   }
12493
12494   // fold (select_cc seteq (and x, y), 0, 0, A) -> (and (shr (shl x)) A)
12495   // where y is has a single bit set.
12496   // A plaintext description would be, we can turn the SELECT_CC into an AND
12497   // when the condition can be materialized as an all-ones register.  Any
12498   // single bit-test can be materialized as an all-ones register with
12499   // shift-left and shift-right-arith.
12500   if (CC == ISD::SETEQ && N0->getOpcode() == ISD::AND &&
12501       N0->getValueType(0) == VT &&
12502       N1C && N1C->isNullValue() &&
12503       N2C && N2C->isNullValue()) {
12504     SDValue AndLHS = N0->getOperand(0);
12505     ConstantSDNode *ConstAndRHS = dyn_cast<ConstantSDNode>(N0->getOperand(1));
12506     if (ConstAndRHS && ConstAndRHS->getAPIntValue().countPopulation() == 1) {
12507       // Shift the tested bit over the sign bit.
12508       APInt AndMask = ConstAndRHS->getAPIntValue();
12509       SDValue ShlAmt =
12510         DAG.getConstant(AndMask.countLeadingZeros(),
12511                         getShiftAmountTy(AndLHS.getValueType()));
12512       SDValue Shl = DAG.getNode(ISD::SHL, SDLoc(N0), VT, AndLHS, ShlAmt);
12513
12514       // Now arithmetic right shift it all the way over, so the result is either
12515       // all-ones, or zero.
12516       SDValue ShrAmt =
12517         DAG.getConstant(AndMask.getBitWidth()-1,
12518                         getShiftAmountTy(Shl.getValueType()));
12519       SDValue Shr = DAG.getNode(ISD::SRA, SDLoc(N0), VT, Shl, ShrAmt);
12520
12521       return DAG.getNode(ISD::AND, DL, VT, Shr, N3);
12522     }
12523   }
12524
12525   // fold select C, 16, 0 -> shl C, 4
12526   if (N2C && N3C && N3C->isNullValue() && N2C->getAPIntValue().isPowerOf2() &&
12527       TLI.getBooleanContents(N0.getValueType()) ==
12528           TargetLowering::ZeroOrOneBooleanContent) {
12529
12530     // If the caller doesn't want us to simplify this into a zext of a compare,
12531     // don't do it.
12532     if (NotExtCompare && N2C->getAPIntValue() == 1)
12533       return SDValue();
12534
12535     // Get a SetCC of the condition
12536     // NOTE: Don't create a SETCC if it's not legal on this target.
12537     if (!LegalOperations ||
12538         TLI.isOperationLegal(ISD::SETCC,
12539           LegalTypes ? getSetCCResultType(N0.getValueType()) : MVT::i1)) {
12540       SDValue Temp, SCC;
12541       // cast from setcc result type to select result type
12542       if (LegalTypes) {
12543         SCC  = DAG.getSetCC(DL, getSetCCResultType(N0.getValueType()),
12544                             N0, N1, CC);
12545         if (N2.getValueType().bitsLT(SCC.getValueType()))
12546           Temp = DAG.getZeroExtendInReg(SCC, SDLoc(N2),
12547                                         N2.getValueType());
12548         else
12549           Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
12550                              N2.getValueType(), SCC);
12551       } else {
12552         SCC  = DAG.getSetCC(SDLoc(N0), MVT::i1, N0, N1, CC);
12553         Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
12554                            N2.getValueType(), SCC);
12555       }
12556
12557       AddToWorklist(SCC.getNode());
12558       AddToWorklist(Temp.getNode());
12559
12560       if (N2C->getAPIntValue() == 1)
12561         return Temp;
12562
12563       // shl setcc result by log2 n2c
12564       return DAG.getNode(
12565           ISD::SHL, DL, N2.getValueType(), Temp,
12566           DAG.getConstant(N2C->getAPIntValue().logBase2(),
12567                           getShiftAmountTy(Temp.getValueType())));
12568     }
12569   }
12570
12571   // Check to see if this is the equivalent of setcc
12572   // FIXME: Turn all of these into setcc if setcc if setcc is legal
12573   // otherwise, go ahead with the folds.
12574   if (0 && N3C && N3C->isNullValue() && N2C && (N2C->getAPIntValue() == 1ULL)) {
12575     EVT XType = N0.getValueType();
12576     if (!LegalOperations ||
12577         TLI.isOperationLegal(ISD::SETCC, getSetCCResultType(XType))) {
12578       SDValue Res = DAG.getSetCC(DL, getSetCCResultType(XType), N0, N1, CC);
12579       if (Res.getValueType() != VT)
12580         Res = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, Res);
12581       return Res;
12582     }
12583
12584     // fold (seteq X, 0) -> (srl (ctlz X, log2(size(X))))
12585     if (N1C && N1C->isNullValue() && CC == ISD::SETEQ &&
12586         (!LegalOperations ||
12587          TLI.isOperationLegal(ISD::CTLZ, XType))) {
12588       SDValue Ctlz = DAG.getNode(ISD::CTLZ, SDLoc(N0), XType, N0);
12589       return DAG.getNode(ISD::SRL, DL, XType, Ctlz,
12590                          DAG.getConstant(Log2_32(XType.getSizeInBits()),
12591                                        getShiftAmountTy(Ctlz.getValueType())));
12592     }
12593     // fold (setgt X, 0) -> (srl (and (-X, ~X), size(X)-1))
12594     if (N1C && N1C->isNullValue() && CC == ISD::SETGT) {
12595       SDValue NegN0 = DAG.getNode(ISD::SUB, SDLoc(N0),
12596                                   XType, DAG.getConstant(0, XType), N0);
12597       SDValue NotN0 = DAG.getNOT(SDLoc(N0), N0, XType);
12598       return DAG.getNode(ISD::SRL, DL, XType,
12599                          DAG.getNode(ISD::AND, DL, XType, NegN0, NotN0),
12600                          DAG.getConstant(XType.getSizeInBits()-1,
12601                                          getShiftAmountTy(XType)));
12602     }
12603     // fold (setgt X, -1) -> (xor (srl (X, size(X)-1), 1))
12604     if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT) {
12605       SDValue Sign = DAG.getNode(ISD::SRL, SDLoc(N0), XType, N0,
12606                                  DAG.getConstant(XType.getSizeInBits()-1,
12607                                          getShiftAmountTy(N0.getValueType())));
12608       return DAG.getNode(ISD::XOR, DL, XType, Sign, DAG.getConstant(1, XType));
12609     }
12610   }
12611
12612   // Check to see if this is an integer abs.
12613   // select_cc setg[te] X,  0,  X, -X ->
12614   // select_cc setgt    X, -1,  X, -X ->
12615   // select_cc setl[te] X,  0, -X,  X ->
12616   // select_cc setlt    X,  1, -X,  X ->
12617   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
12618   if (N1C) {
12619     ConstantSDNode *SubC = nullptr;
12620     if (((N1C->isNullValue() && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
12621          (N1C->isAllOnesValue() && CC == ISD::SETGT)) &&
12622         N0 == N2 && N3.getOpcode() == ISD::SUB && N0 == N3.getOperand(1))
12623       SubC = dyn_cast<ConstantSDNode>(N3.getOperand(0));
12624     else if (((N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE)) ||
12625               (N1C->isOne() && CC == ISD::SETLT)) &&
12626              N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1))
12627       SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0));
12628
12629     EVT XType = N0.getValueType();
12630     if (SubC && SubC->isNullValue() && XType.isInteger()) {
12631       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0), XType,
12632                                   N0,
12633                                   DAG.getConstant(XType.getSizeInBits()-1,
12634                                          getShiftAmountTy(N0.getValueType())));
12635       SDValue Add = DAG.getNode(ISD::ADD, SDLoc(N0),
12636                                 XType, N0, Shift);
12637       AddToWorklist(Shift.getNode());
12638       AddToWorklist(Add.getNode());
12639       return DAG.getNode(ISD::XOR, DL, XType, Add, Shift);
12640     }
12641   }
12642
12643   return SDValue();
12644 }
12645
12646 /// This is a stub for TargetLowering::SimplifySetCC.
12647 SDValue DAGCombiner::SimplifySetCC(EVT VT, SDValue N0,
12648                                    SDValue N1, ISD::CondCode Cond,
12649                                    SDLoc DL, bool foldBooleans) {
12650   TargetLowering::DAGCombinerInfo
12651     DagCombineInfo(DAG, Level, false, this);
12652   return TLI.SimplifySetCC(VT, N0, N1, Cond, foldBooleans, DagCombineInfo, DL);
12653 }
12654
12655 /// Given an ISD::SDIV node expressing a divide by constant, return
12656 /// a DAG expression to select that will generate the same value by multiplying
12657 /// by a magic number.
12658 /// Ref: "Hacker's Delight" or "The PowerPC Compiler Writer's Guide".
12659 SDValue DAGCombiner::BuildSDIV(SDNode *N) {
12660   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
12661   if (!C)
12662     return SDValue();
12663
12664   // Avoid division by zero.
12665   if (!C->getAPIntValue())
12666     return SDValue();
12667
12668   std::vector<SDNode*> Built;
12669   SDValue S =
12670       TLI.BuildSDIV(N, C->getAPIntValue(), DAG, LegalOperations, &Built);
12671
12672   for (SDNode *N : Built)
12673     AddToWorklist(N);
12674   return S;
12675 }
12676
12677 /// Given an ISD::SDIV node expressing a divide by constant power of 2, return a
12678 /// DAG expression that will generate the same value by right shifting.
12679 SDValue DAGCombiner::BuildSDIVPow2(SDNode *N) {
12680   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
12681   if (!C)
12682     return SDValue();
12683
12684   // Avoid division by zero.
12685   if (!C->getAPIntValue())
12686     return SDValue();
12687
12688   std::vector<SDNode *> Built;
12689   SDValue S = TLI.BuildSDIVPow2(N, C->getAPIntValue(), DAG, &Built);
12690
12691   for (SDNode *N : Built)
12692     AddToWorklist(N);
12693   return S;
12694 }
12695
12696 /// Given an ISD::UDIV node expressing a divide by constant, return a DAG
12697 /// expression that will generate the same value by multiplying by a magic
12698 /// number.
12699 /// Ref: "Hacker's Delight" or "The PowerPC Compiler Writer's Guide".
12700 SDValue DAGCombiner::BuildUDIV(SDNode *N) {
12701   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
12702   if (!C)
12703     return SDValue();
12704
12705   // Avoid division by zero.
12706   if (!C->getAPIntValue())
12707     return SDValue();
12708
12709   std::vector<SDNode*> Built;
12710   SDValue S =
12711       TLI.BuildUDIV(N, C->getAPIntValue(), DAG, LegalOperations, &Built);
12712
12713   for (SDNode *N : Built)
12714     AddToWorklist(N);
12715   return S;
12716 }
12717
12718 SDValue DAGCombiner::BuildReciprocalEstimate(SDValue Op) {
12719   if (Level >= AfterLegalizeDAG)
12720     return SDValue();
12721
12722   // Expose the DAG combiner to the target combiner implementations.
12723   TargetLowering::DAGCombinerInfo DCI(DAG, Level, false, this);
12724
12725   unsigned Iterations = 0;
12726   if (SDValue Est = TLI.getRecipEstimate(Op, DCI, Iterations)) {
12727     if (Iterations) {
12728       // Newton iteration for a function: F(X) is X_{i+1} = X_i - F(X_i)/F'(X_i)
12729       // For the reciprocal, we need to find the zero of the function:
12730       //   F(X) = A X - 1 [which has a zero at X = 1/A]
12731       //     =>
12732       //   X_{i+1} = X_i (2 - A X_i) = X_i + X_i (1 - A X_i) [this second form
12733       //     does not require additional intermediate precision]
12734       EVT VT = Op.getValueType();
12735       SDLoc DL(Op);
12736       SDValue FPOne = DAG.getConstantFP(1.0, VT);
12737
12738       AddToWorklist(Est.getNode());
12739
12740       // Newton iterations: Est = Est + Est (1 - Arg * Est)
12741       for (unsigned i = 0; i < Iterations; ++i) {
12742         SDValue NewEst = DAG.getNode(ISD::FMUL, DL, VT, Op, Est);
12743         AddToWorklist(NewEst.getNode());
12744
12745         NewEst = DAG.getNode(ISD::FSUB, DL, VT, FPOne, NewEst);
12746         AddToWorklist(NewEst.getNode());
12747
12748         NewEst = DAG.getNode(ISD::FMUL, DL, VT, Est, NewEst);
12749         AddToWorklist(NewEst.getNode());
12750
12751         Est = DAG.getNode(ISD::FADD, DL, VT, Est, NewEst);
12752         AddToWorklist(Est.getNode());
12753       }
12754     }
12755     return Est;
12756   }
12757
12758   return SDValue();
12759 }
12760
12761 /// Newton iteration for a function: F(X) is X_{i+1} = X_i - F(X_i)/F'(X_i)
12762 /// For the reciprocal sqrt, we need to find the zero of the function:
12763 ///   F(X) = 1/X^2 - A [which has a zero at X = 1/sqrt(A)]
12764 ///     =>
12765 ///   X_{i+1} = X_i (1.5 - A X_i^2 / 2)
12766 /// As a result, we precompute A/2 prior to the iteration loop.
12767 SDValue DAGCombiner::BuildRsqrtNROneConst(SDValue Arg, SDValue Est,
12768                                           unsigned Iterations) {
12769   EVT VT = Arg.getValueType();
12770   SDLoc DL(Arg);
12771   SDValue ThreeHalves = DAG.getConstantFP(1.5, VT);
12772
12773   // We now need 0.5 * Arg which we can write as (1.5 * Arg - Arg) so that
12774   // this entire sequence requires only one FP constant.
12775   SDValue HalfArg = DAG.getNode(ISD::FMUL, DL, VT, ThreeHalves, Arg);
12776   AddToWorklist(HalfArg.getNode());
12777
12778   HalfArg = DAG.getNode(ISD::FSUB, DL, VT, HalfArg, Arg);
12779   AddToWorklist(HalfArg.getNode());
12780
12781   // Newton iterations: Est = Est * (1.5 - HalfArg * Est * Est)
12782   for (unsigned i = 0; i < Iterations; ++i) {
12783     SDValue NewEst = DAG.getNode(ISD::FMUL, DL, VT, Est, Est);
12784     AddToWorklist(NewEst.getNode());
12785
12786     NewEst = DAG.getNode(ISD::FMUL, DL, VT, HalfArg, NewEst);
12787     AddToWorklist(NewEst.getNode());
12788
12789     NewEst = DAG.getNode(ISD::FSUB, DL, VT, ThreeHalves, NewEst);
12790     AddToWorklist(NewEst.getNode());
12791
12792     Est = DAG.getNode(ISD::FMUL, DL, VT, Est, NewEst);
12793     AddToWorklist(Est.getNode());
12794   }
12795   return Est;
12796 }
12797
12798 /// Newton iteration for a function: F(X) is X_{i+1} = X_i - F(X_i)/F'(X_i)
12799 /// For the reciprocal sqrt, we need to find the zero of the function:
12800 ///   F(X) = 1/X^2 - A [which has a zero at X = 1/sqrt(A)]
12801 ///     =>
12802 ///   X_{i+1} = (-0.5 * X_i) * (A * X_i * X_i + (-3.0))
12803 SDValue DAGCombiner::BuildRsqrtNRTwoConst(SDValue Arg, SDValue Est,
12804                                           unsigned Iterations) {
12805   EVT VT = Arg.getValueType();
12806   SDLoc DL(Arg);
12807   SDValue MinusThree = DAG.getConstantFP(-3.0, VT);
12808   SDValue MinusHalf = DAG.getConstantFP(-0.5, VT);
12809
12810   // Newton iterations: Est = -0.5 * Est * (-3.0 + Arg * Est * Est)
12811   for (unsigned i = 0; i < Iterations; ++i) {
12812     SDValue HalfEst = DAG.getNode(ISD::FMUL, DL, VT, Est, MinusHalf);
12813     AddToWorklist(HalfEst.getNode());
12814
12815     Est = DAG.getNode(ISD::FMUL, DL, VT, Est, Est);
12816     AddToWorklist(Est.getNode());
12817
12818     Est = DAG.getNode(ISD::FMUL, DL, VT, Est, Arg);
12819     AddToWorklist(Est.getNode());
12820
12821     Est = DAG.getNode(ISD::FADD, DL, VT, Est, MinusThree);
12822     AddToWorklist(Est.getNode());
12823
12824     Est = DAG.getNode(ISD::FMUL, DL, VT, Est, HalfEst);
12825     AddToWorklist(Est.getNode());
12826   }
12827   return Est;
12828 }
12829
12830 SDValue DAGCombiner::BuildRsqrtEstimate(SDValue Op) {
12831   if (Level >= AfterLegalizeDAG)
12832     return SDValue();
12833
12834   // Expose the DAG combiner to the target combiner implementations.
12835   TargetLowering::DAGCombinerInfo DCI(DAG, Level, false, this);
12836   unsigned Iterations = 0;
12837   bool UseOneConstNR = false;
12838   if (SDValue Est = TLI.getRsqrtEstimate(Op, DCI, Iterations, UseOneConstNR)) {
12839     AddToWorklist(Est.getNode());
12840     if (Iterations) {
12841       Est = UseOneConstNR ?
12842         BuildRsqrtNROneConst(Op, Est, Iterations) :
12843         BuildRsqrtNRTwoConst(Op, Est, Iterations);
12844     }
12845     return Est;
12846   }
12847
12848   return SDValue();
12849 }
12850
12851 /// Return true if base is a frame index, which is known not to alias with
12852 /// anything but itself.  Provides base object and offset as results.
12853 static bool FindBaseOffset(SDValue Ptr, SDValue &Base, int64_t &Offset,
12854                            const GlobalValue *&GV, const void *&CV) {
12855   // Assume it is a primitive operation.
12856   Base = Ptr; Offset = 0; GV = nullptr; CV = nullptr;
12857
12858   // If it's an adding a simple constant then integrate the offset.
12859   if (Base.getOpcode() == ISD::ADD) {
12860     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base.getOperand(1))) {
12861       Base = Base.getOperand(0);
12862       Offset += C->getZExtValue();
12863     }
12864   }
12865
12866   // Return the underlying GlobalValue, and update the Offset.  Return false
12867   // for GlobalAddressSDNode since the same GlobalAddress may be represented
12868   // by multiple nodes with different offsets.
12869   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Base)) {
12870     GV = G->getGlobal();
12871     Offset += G->getOffset();
12872     return false;
12873   }
12874
12875   // Return the underlying Constant value, and update the Offset.  Return false
12876   // for ConstantSDNodes since the same constant pool entry may be represented
12877   // by multiple nodes with different offsets.
12878   if (ConstantPoolSDNode *C = dyn_cast<ConstantPoolSDNode>(Base)) {
12879     CV = C->isMachineConstantPoolEntry() ? (const void *)C->getMachineCPVal()
12880                                          : (const void *)C->getConstVal();
12881     Offset += C->getOffset();
12882     return false;
12883   }
12884   // If it's any of the following then it can't alias with anything but itself.
12885   return isa<FrameIndexSDNode>(Base);
12886 }
12887
12888 /// Return true if there is any possibility that the two addresses overlap.
12889 bool DAGCombiner::isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) const {
12890   // If they are the same then they must be aliases.
12891   if (Op0->getBasePtr() == Op1->getBasePtr()) return true;
12892
12893   // If they are both volatile then they cannot be reordered.
12894   if (Op0->isVolatile() && Op1->isVolatile()) return true;
12895
12896   // Gather base node and offset information.
12897   SDValue Base1, Base2;
12898   int64_t Offset1, Offset2;
12899   const GlobalValue *GV1, *GV2;
12900   const void *CV1, *CV2;
12901   bool isFrameIndex1 = FindBaseOffset(Op0->getBasePtr(),
12902                                       Base1, Offset1, GV1, CV1);
12903   bool isFrameIndex2 = FindBaseOffset(Op1->getBasePtr(),
12904                                       Base2, Offset2, GV2, CV2);
12905
12906   // If they have a same base address then check to see if they overlap.
12907   if (Base1 == Base2 || (GV1 && (GV1 == GV2)) || (CV1 && (CV1 == CV2)))
12908     return !((Offset1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= Offset2 ||
12909              (Offset2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= Offset1);
12910
12911   // It is possible for different frame indices to alias each other, mostly
12912   // when tail call optimization reuses return address slots for arguments.
12913   // To catch this case, look up the actual index of frame indices to compute
12914   // the real alias relationship.
12915   if (isFrameIndex1 && isFrameIndex2) {
12916     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12917     Offset1 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base1)->getIndex());
12918     Offset2 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base2)->getIndex());
12919     return !((Offset1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= Offset2 ||
12920              (Offset2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= Offset1);
12921   }
12922
12923   // Otherwise, if we know what the bases are, and they aren't identical, then
12924   // we know they cannot alias.
12925   if ((isFrameIndex1 || CV1 || GV1) && (isFrameIndex2 || CV2 || GV2))
12926     return false;
12927
12928   // If we know required SrcValue1 and SrcValue2 have relatively large alignment
12929   // compared to the size and offset of the access, we may be able to prove they
12930   // do not alias.  This check is conservative for now to catch cases created by
12931   // splitting vector types.
12932   if ((Op0->getOriginalAlignment() == Op1->getOriginalAlignment()) &&
12933       (Op0->getSrcValueOffset() != Op1->getSrcValueOffset()) &&
12934       (Op0->getMemoryVT().getSizeInBits() >> 3 ==
12935        Op1->getMemoryVT().getSizeInBits() >> 3) &&
12936       (Op0->getOriginalAlignment() > Op0->getMemoryVT().getSizeInBits()) >> 3) {
12937     int64_t OffAlign1 = Op0->getSrcValueOffset() % Op0->getOriginalAlignment();
12938     int64_t OffAlign2 = Op1->getSrcValueOffset() % Op1->getOriginalAlignment();
12939
12940     // There is no overlap between these relatively aligned accesses of similar
12941     // size, return no alias.
12942     if ((OffAlign1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= OffAlign2 ||
12943         (OffAlign2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= OffAlign1)
12944       return false;
12945   }
12946
12947   bool UseAA = CombinerGlobalAA.getNumOccurrences() > 0
12948                    ? CombinerGlobalAA
12949                    : DAG.getSubtarget().useAA();
12950 #ifndef NDEBUG
12951   if (CombinerAAOnlyFunc.getNumOccurrences() &&
12952       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
12953     UseAA = false;
12954 #endif
12955   if (UseAA &&
12956       Op0->getMemOperand()->getValue() && Op1->getMemOperand()->getValue()) {
12957     // Use alias analysis information.
12958     int64_t MinOffset = std::min(Op0->getSrcValueOffset(),
12959                                  Op1->getSrcValueOffset());
12960     int64_t Overlap1 = (Op0->getMemoryVT().getSizeInBits() >> 3) +
12961         Op0->getSrcValueOffset() - MinOffset;
12962     int64_t Overlap2 = (Op1->getMemoryVT().getSizeInBits() >> 3) +
12963         Op1->getSrcValueOffset() - MinOffset;
12964     AliasAnalysis::AliasResult AAResult =
12965         AA.alias(AliasAnalysis::Location(Op0->getMemOperand()->getValue(),
12966                                          Overlap1,
12967                                          UseTBAA ? Op0->getAAInfo() : AAMDNodes()),
12968                  AliasAnalysis::Location(Op1->getMemOperand()->getValue(),
12969                                          Overlap2,
12970                                          UseTBAA ? Op1->getAAInfo() : AAMDNodes()));
12971     if (AAResult == AliasAnalysis::NoAlias)
12972       return false;
12973   }
12974
12975   // Otherwise we have to assume they alias.
12976   return true;
12977 }
12978
12979 /// Walk up chain skipping non-aliasing memory nodes,
12980 /// looking for aliasing nodes and adding them to the Aliases vector.
12981 void DAGCombiner::GatherAllAliases(SDNode *N, SDValue OriginalChain,
12982                                    SmallVectorImpl<SDValue> &Aliases) {
12983   SmallVector<SDValue, 8> Chains;     // List of chains to visit.
12984   SmallPtrSet<SDNode *, 16> Visited;  // Visited node set.
12985
12986   // Get alias information for node.
12987   bool IsLoad = isa<LoadSDNode>(N) && !cast<LSBaseSDNode>(N)->isVolatile();
12988
12989   // Starting off.
12990   Chains.push_back(OriginalChain);
12991   unsigned Depth = 0;
12992
12993   // Look at each chain and determine if it is an alias.  If so, add it to the
12994   // aliases list.  If not, then continue up the chain looking for the next
12995   // candidate.
12996   while (!Chains.empty()) {
12997     SDValue Chain = Chains.back();
12998     Chains.pop_back();
12999
13000     // For TokenFactor nodes, look at each operand and only continue up the
13001     // chain until we find two aliases.  If we've seen two aliases, assume we'll
13002     // find more and revert to original chain since the xform is unlikely to be
13003     // profitable.
13004     //
13005     // FIXME: The depth check could be made to return the last non-aliasing
13006     // chain we found before we hit a tokenfactor rather than the original
13007     // chain.
13008     if (Depth > 6 || Aliases.size() == 2) {
13009       Aliases.clear();
13010       Aliases.push_back(OriginalChain);
13011       return;
13012     }
13013
13014     // Don't bother if we've been before.
13015     if (!Visited.insert(Chain.getNode()).second)
13016       continue;
13017
13018     switch (Chain.getOpcode()) {
13019     case ISD::EntryToken:
13020       // Entry token is ideal chain operand, but handled in FindBetterChain.
13021       break;
13022
13023     case ISD::LOAD:
13024     case ISD::STORE: {
13025       // Get alias information for Chain.
13026       bool IsOpLoad = isa<LoadSDNode>(Chain.getNode()) &&
13027           !cast<LSBaseSDNode>(Chain.getNode())->isVolatile();
13028
13029       // If chain is alias then stop here.
13030       if (!(IsLoad && IsOpLoad) &&
13031           isAlias(cast<LSBaseSDNode>(N), cast<LSBaseSDNode>(Chain.getNode()))) {
13032         Aliases.push_back(Chain);
13033       } else {
13034         // Look further up the chain.
13035         Chains.push_back(Chain.getOperand(0));
13036         ++Depth;
13037       }
13038       break;
13039     }
13040
13041     case ISD::TokenFactor:
13042       // We have to check each of the operands of the token factor for "small"
13043       // token factors, so we queue them up.  Adding the operands to the queue
13044       // (stack) in reverse order maintains the original order and increases the
13045       // likelihood that getNode will find a matching token factor (CSE.)
13046       if (Chain.getNumOperands() > 16) {
13047         Aliases.push_back(Chain);
13048         break;
13049       }
13050       for (unsigned n = Chain.getNumOperands(); n;)
13051         Chains.push_back(Chain.getOperand(--n));
13052       ++Depth;
13053       break;
13054
13055     default:
13056       // For all other instructions we will just have to take what we can get.
13057       Aliases.push_back(Chain);
13058       break;
13059     }
13060   }
13061
13062   // We need to be careful here to also search for aliases through the
13063   // value operand of a store, etc. Consider the following situation:
13064   //   Token1 = ...
13065   //   L1 = load Token1, %52
13066   //   S1 = store Token1, L1, %51
13067   //   L2 = load Token1, %52+8
13068   //   S2 = store Token1, L2, %51+8
13069   //   Token2 = Token(S1, S2)
13070   //   L3 = load Token2, %53
13071   //   S3 = store Token2, L3, %52
13072   //   L4 = load Token2, %53+8
13073   //   S4 = store Token2, L4, %52+8
13074   // If we search for aliases of S3 (which loads address %52), and we look
13075   // only through the chain, then we'll miss the trivial dependence on L1
13076   // (which also loads from %52). We then might change all loads and
13077   // stores to use Token1 as their chain operand, which could result in
13078   // copying %53 into %52 before copying %52 into %51 (which should
13079   // happen first).
13080   //
13081   // The problem is, however, that searching for such data dependencies
13082   // can become expensive, and the cost is not directly related to the
13083   // chain depth. Instead, we'll rule out such configurations here by
13084   // insisting that we've visited all chain users (except for users
13085   // of the original chain, which is not necessary). When doing this,
13086   // we need to look through nodes we don't care about (otherwise, things
13087   // like register copies will interfere with trivial cases).
13088
13089   SmallVector<const SDNode *, 16> Worklist;
13090   for (const SDNode *N : Visited)
13091     if (N != OriginalChain.getNode())
13092       Worklist.push_back(N);
13093
13094   while (!Worklist.empty()) {
13095     const SDNode *M = Worklist.pop_back_val();
13096
13097     // We have already visited M, and want to make sure we've visited any uses
13098     // of M that we care about. For uses that we've not visisted, and don't
13099     // care about, queue them to the worklist.
13100
13101     for (SDNode::use_iterator UI = M->use_begin(),
13102          UIE = M->use_end(); UI != UIE; ++UI)
13103       if (UI.getUse().getValueType() == MVT::Other &&
13104           Visited.insert(*UI).second) {
13105         if (isa<MemIntrinsicSDNode>(*UI) || isa<MemSDNode>(*UI)) {
13106           // We've not visited this use, and we care about it (it could have an
13107           // ordering dependency with the original node).
13108           Aliases.clear();
13109           Aliases.push_back(OriginalChain);
13110           return;
13111         }
13112
13113         // We've not visited this use, but we don't care about it. Mark it as
13114         // visited and enqueue it to the worklist.
13115         Worklist.push_back(*UI);
13116       }
13117   }
13118 }
13119
13120 /// Walk up chain skipping non-aliasing memory nodes, looking for a better chain
13121 /// (aliasing node.)
13122 SDValue DAGCombiner::FindBetterChain(SDNode *N, SDValue OldChain) {
13123   SmallVector<SDValue, 8> Aliases;  // Ops for replacing token factor.
13124
13125   // Accumulate all the aliases to this node.
13126   GatherAllAliases(N, OldChain, Aliases);
13127
13128   // If no operands then chain to entry token.
13129   if (Aliases.size() == 0)
13130     return DAG.getEntryNode();
13131
13132   // If a single operand then chain to it.  We don't need to revisit it.
13133   if (Aliases.size() == 1)
13134     return Aliases[0];
13135
13136   // Construct a custom tailored token factor.
13137   return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other, Aliases);
13138 }
13139
13140 /// This is the entry point for the file.
13141 void SelectionDAG::Combine(CombineLevel Level, AliasAnalysis &AA,
13142                            CodeGenOpt::Level OptLevel) {
13143   /// This is the main entry point to this class.
13144   DAGCombiner(*this, AA, OptLevel).Run(Level);
13145 }