lib/CodeGen/TargetLoweringBase.cpp

   1 //===- TargetLoweringBase.cpp - Implement the TargetLoweringBase class ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLoweringBase class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/ADT/BitVector.h"
  15 #include "llvm/ADT/STLExtras.h"
  16 #include "llvm/ADT/SmallVector.h"
  17 #include "llvm/ADT/StringExtras.h"
  18 #include "llvm/ADT/StringRef.h"
  19 #include "llvm/ADT/Triple.h"
  20 #include "llvm/ADT/Twine.h"
  21 #include "llvm/CodeGen/Analysis.h"
  22 #include "llvm/CodeGen/ISDOpcodes.h"
  23 #include "llvm/CodeGen/MachineBasicBlock.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineInstr.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/MachineMemOperand.h"
  29 #include "llvm/CodeGen/MachineOperand.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/CodeGen/RuntimeLibcalls.h"
  32 #include "llvm/CodeGen/StackMaps.h"
  33 #include "llvm/CodeGen/TargetLowering.h"
  34 #include "llvm/CodeGen/TargetOpcodes.h"
  35 #include "llvm/CodeGen/TargetRegisterInfo.h"
  36 #include "llvm/CodeGen/ValueTypes.h"
  37 #include "llvm/IR/Attributes.h"
  38 #include "llvm/IR/CallingConv.h"
  39 #include "llvm/IR/DataLayout.h"
  40 #include "llvm/IR/DerivedTypes.h"
  41 #include "llvm/IR/Function.h"
  42 #include "llvm/IR/GlobalValue.h"
  43 #include "llvm/IR/GlobalVariable.h"
  44 #include "llvm/IR/IRBuilder.h"
  45 #include "llvm/IR/Module.h"
  46 #include "llvm/IR/Type.h"
  47 #include "llvm/Support/BranchProbability.h"
  48 #include "llvm/Support/Casting.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Compiler.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MachineValueType.h"
  53 #include "llvm/Support/MathExtras.h"
  54 #include "llvm/Target/TargetMachine.h"
  55 #include <algorithm>
  56 #include <cassert>
  57 #include <cstddef>
  58 #include <cstdint>
  59 #include <cstring>
  60 #include <iterator>
  61 #include <string>
  62 #include <tuple>
  63 #include <utility>
  64
  65 using namespace llvm;
  66
  67 static cl::opt<bool> JumpIsExpensiveOverride(
  68     "jump-is-expensive", cl::init(false),
  69     cl::desc("Do not create extra branches to split comparison logic."),
  70     cl::Hidden);
  71
  72 static cl::opt<unsigned> MinimumJumpTableEntries
  73   ("min-jump-table-entries", cl::init(4), cl::Hidden,
  74    cl::desc("Set minimum number of entries to use a jump table."));
  75
  76 static cl::opt<unsigned> MaximumJumpTableSize
  77   ("max-jump-table-size", cl::init(0), cl::Hidden,
  78    cl::desc("Set maximum size of jump tables; zero for no limit."));
  79
  80 /// Minimum jump table density for normal functions.
  81 static cl::opt<unsigned>
  82     JumpTableDensity("jump-table-density", cl::init(10), cl::Hidden,
  83                      cl::desc("Minimum density for building a jump table in "
  84                               "a normal function"));
  85
  86 /// Minimum jump table density for -Os or -Oz functions.
  87 static cl::opt<unsigned> OptsizeJumpTableDensity(
  88     "optsize-jump-table-density", cl::init(40), cl::Hidden,
  89     cl::desc("Minimum density for building a jump table in "
  90              "an optsize function"));
  91
  92 static bool darwinHasSinCos(const Triple &TT) {
  93   assert(TT.isOSDarwin() && "should be called with darwin triple");
  94   // Don't bother with 32 bit x86.
  95   if (TT.getArch() == Triple::x86)
  96     return false;
  97   // Macos < 10.9 has no sincos_stret.
  98   if (TT.isMacOSX())
  99     return !TT.isMacOSXVersionLT(10, 9) && TT.isArch64Bit();
 100   // iOS < 7.0 has no sincos_stret.
 101   if (TT.isiOS())
 102     return !TT.isOSVersionLT(7, 0);
 103   // Any other darwin such as WatchOS/TvOS is new enough.
 104   return true;
 105 }
 106
 107 // Although this default value is arbitrary, it is not random. It is assumed
 108 // that a condition that evaluates the same way by a higher percentage than this
 109 // is best represented as control flow. Therefore, the default value N should be
 110 // set such that the win from N% correct executions is greater than the loss
 111 // from (100 - N)% mispredicted executions for the majority of intended targets.
 112 static cl::opt<int> MinPercentageForPredictableBranch(
 113     "min-predictable-branch", cl::init(99),
 114     cl::desc("Minimum percentage (0-100) that a condition must be either true "
 115              "or false to assume that the condition is predictable"),
 116     cl::Hidden);
 117
 118 void TargetLoweringBase::InitLibcalls(const Triple &TT) {
 119 #define HANDLE_LIBCALL(code, name) \
 120   setLibcallName(RTLIB::code, name);
 121 #include "llvm/IR/RuntimeLibcalls.def"
 122 #undef HANDLE_LIBCALL
 123   // Initialize calling conventions to their default.
 124   for (int LC = 0; LC < RTLIB::UNKNOWN_LIBCALL; ++LC)
 125     setLibcallCallingConv((RTLIB::Libcall)LC, CallingConv::C);
 126
 127   // A few names are different on particular architectures or environments.
 128   if (TT.isOSDarwin()) {
 129     // For f16/f32 conversions, Darwin uses the standard naming scheme, instead
 130     // of the gnueabi-style __gnu_*_ieee.
 131     // FIXME: What about other targets?
 132     setLibcallName(RTLIB::FPEXT_F16_F32, "__extendhfsf2");
 133     setLibcallName(RTLIB::FPROUND_F32_F16, "__truncsfhf2");
 134
 135     // Some darwins have an optimized __bzero/bzero function.
 136     switch (TT.getArch()) {
 137     case Triple::x86:
 138     case Triple::x86_64:
 139       if (TT.isMacOSX() && !TT.isMacOSXVersionLT(10, 6))
 140         setLibcallName(RTLIB::BZERO, "__bzero");
 141       break;
 142     case Triple::aarch64:
 143       setLibcallName(RTLIB::BZERO, "bzero");
 144       break;
 145     default:
 146       break;
 147     }
 148
 149     if (darwinHasSinCos(TT)) {
 150       setLibcallName(RTLIB::SINCOS_STRET_F32, "__sincosf_stret");
 151       setLibcallName(RTLIB::SINCOS_STRET_F64, "__sincos_stret");
 152       if (TT.isWatchABI()) {
 153         setLibcallCallingConv(RTLIB::SINCOS_STRET_F32,
 154                               CallingConv::ARM_AAPCS_VFP);
 155         setLibcallCallingConv(RTLIB::SINCOS_STRET_F64,
 156                               CallingConv::ARM_AAPCS_VFP);
 157       }
 158     }
 159   } else {
 160     setLibcallName(RTLIB::FPEXT_F16_F32, "__gnu_h2f_ieee");
 161     setLibcallName(RTLIB::FPROUND_F32_F16, "__gnu_f2h_ieee");
 162   }
 163
 164   if (TT.isGNUEnvironment() || TT.isOSFuchsia() ||
 165       (TT.isAndroid() && !TT.isAndroidVersionLT(9))) {
 166     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
 167     setLibcallName(RTLIB::SINCOS_F64, "sincos");
 168     setLibcallName(RTLIB::SINCOS_F80, "sincosl");
 169     setLibcallName(RTLIB::SINCOS_F128, "sincosl");
 170     setLibcallName(RTLIB::SINCOS_PPCF128, "sincosl");
 171   }
 172
 173   if (TT.isOSOpenBSD()) {
 174     setLibcallName(RTLIB::STACKPROTECTOR_CHECK_FAIL, nullptr);
 175   }
 176 }
 177
 178 /// getFPEXT - Return the FPEXT_*_* value for the given types, or
 179 /// UNKNOWN_LIBCALL if there is none.
 180 RTLIB::Libcall RTLIB::getFPEXT(EVT OpVT, EVT RetVT) {
 181   if (OpVT == MVT::f16) {
 182     if (RetVT == MVT::f32)
 183       return FPEXT_F16_F32;
 184   } else if (OpVT == MVT::f32) {
 185     if (RetVT == MVT::f64)
 186       return FPEXT_F32_F64;
 187     if (RetVT == MVT::f128)
 188       return FPEXT_F32_F128;
 189     if (RetVT == MVT::ppcf128)
 190       return FPEXT_F32_PPCF128;
 191   } else if (OpVT == MVT::f64) {
 192     if (RetVT == MVT::f128)
 193       return FPEXT_F64_F128;
 194     else if (RetVT == MVT::ppcf128)
 195       return FPEXT_F64_PPCF128;
 196   } else if (OpVT == MVT::f80) {
 197     if (RetVT == MVT::f128)
 198       return FPEXT_F80_F128;
 199   }
 200
 201   return UNKNOWN_LIBCALL;
 202 }
 203
 204 /// getFPROUND - Return the FPROUND_*_* value for the given types, or
 205 /// UNKNOWN_LIBCALL if there is none.
 206 RTLIB::Libcall RTLIB::getFPROUND(EVT OpVT, EVT RetVT) {
 207   if (RetVT == MVT::f16) {
 208     if (OpVT == MVT::f32)
 209       return FPROUND_F32_F16;
 210     if (OpVT == MVT::f64)
 211       return FPROUND_F64_F16;
 212     if (OpVT == MVT::f80)
 213       return FPROUND_F80_F16;
 214     if (OpVT == MVT::f128)
 215       return FPROUND_F128_F16;
 216     if (OpVT == MVT::ppcf128)
 217       return FPROUND_PPCF128_F16;
 218   } else if (RetVT == MVT::f32) {
 219     if (OpVT == MVT::f64)
 220       return FPROUND_F64_F32;
 221     if (OpVT == MVT::f80)
 222       return FPROUND_F80_F32;
 223     if (OpVT == MVT::f128)
 224       return FPROUND_F128_F32;
 225     if (OpVT == MVT::ppcf128)
 226       return FPROUND_PPCF128_F32;
 227   } else if (RetVT == MVT::f64) {
 228     if (OpVT == MVT::f80)
 229       return FPROUND_F80_F64;
 230     if (OpVT == MVT::f128)
 231       return FPROUND_F128_F64;
 232     if (OpVT == MVT::ppcf128)
 233       return FPROUND_PPCF128_F64;
 234   } else if (RetVT == MVT::f80) {
 235     if (OpVT == MVT::f128)
 236       return FPROUND_F128_F80;
 237   }
 238
 239   return UNKNOWN_LIBCALL;
 240 }
 241
 242 /// getFPTOSINT - Return the FPTOSINT_*_* value for the given types, or
 243 /// UNKNOWN_LIBCALL if there is none.
 244 RTLIB::Libcall RTLIB::getFPTOSINT(EVT OpVT, EVT RetVT) {
 245   if (OpVT == MVT::f32) {
 246     if (RetVT == MVT::i32)
 247       return FPTOSINT_F32_I32;
 248     if (RetVT == MVT::i64)
 249       return FPTOSINT_F32_I64;
 250     if (RetVT == MVT::i128)
 251       return FPTOSINT_F32_I128;
 252   } else if (OpVT == MVT::f64) {
 253     if (RetVT == MVT::i32)
 254       return FPTOSINT_F64_I32;
 255     if (RetVT == MVT::i64)
 256       return FPTOSINT_F64_I64;
 257     if (RetVT == MVT::i128)
 258       return FPTOSINT_F64_I128;
 259   } else if (OpVT == MVT::f80) {
 260     if (RetVT == MVT::i32)
 261       return FPTOSINT_F80_I32;
 262     if (RetVT == MVT::i64)
 263       return FPTOSINT_F80_I64;
 264     if (RetVT == MVT::i128)
 265       return FPTOSINT_F80_I128;
 266   } else if (OpVT == MVT::f128) {
 267     if (RetVT == MVT::i32)
 268       return FPTOSINT_F128_I32;
 269     if (RetVT == MVT::i64)
 270       return FPTOSINT_F128_I64;
 271     if (RetVT == MVT::i128)
 272       return FPTOSINT_F128_I128;
 273   } else if (OpVT == MVT::ppcf128) {
 274     if (RetVT == MVT::i32)
 275       return FPTOSINT_PPCF128_I32;
 276     if (RetVT == MVT::i64)
 277       return FPTOSINT_PPCF128_I64;
 278     if (RetVT == MVT::i128)
 279       return FPTOSINT_PPCF128_I128;
 280   }
 281   return UNKNOWN_LIBCALL;
 282 }
 283
 284 /// getFPTOUINT - Return the FPTOUINT_*_* value for the given types, or
 285 /// UNKNOWN_LIBCALL if there is none.
 286 RTLIB::Libcall RTLIB::getFPTOUINT(EVT OpVT, EVT RetVT) {
 287   if (OpVT == MVT::f32) {
 288     if (RetVT == MVT::i32)
 289       return FPTOUINT_F32_I32;
 290     if (RetVT == MVT::i64)
 291       return FPTOUINT_F32_I64;
 292     if (RetVT == MVT::i128)
 293       return FPTOUINT_F32_I128;
 294   } else if (OpVT == MVT::f64) {
 295     if (RetVT == MVT::i32)
 296       return FPTOUINT_F64_I32;
 297     if (RetVT == MVT::i64)
 298       return FPTOUINT_F64_I64;
 299     if (RetVT == MVT::i128)
 300       return FPTOUINT_F64_I128;
 301   } else if (OpVT == MVT::f80) {
 302     if (RetVT == MVT::i32)
 303       return FPTOUINT_F80_I32;
 304     if (RetVT == MVT::i64)
 305       return FPTOUINT_F80_I64;
 306     if (RetVT == MVT::i128)
 307       return FPTOUINT_F80_I128;
 308   } else if (OpVT == MVT::f128) {
 309     if (RetVT == MVT::i32)
 310       return FPTOUINT_F128_I32;
 311     if (RetVT == MVT::i64)
 312       return FPTOUINT_F128_I64;
 313     if (RetVT == MVT::i128)
 314       return FPTOUINT_F128_I128;
 315   } else if (OpVT == MVT::ppcf128) {
 316     if (RetVT == MVT::i32)
 317       return FPTOUINT_PPCF128_I32;
 318     if (RetVT == MVT::i64)
 319       return FPTOUINT_PPCF128_I64;
 320     if (RetVT == MVT::i128)
 321       return FPTOUINT_PPCF128_I128;
 322   }
 323   return UNKNOWN_LIBCALL;
 324 }
 325
 326 /// getSINTTOFP - Return the SINTTOFP_*_* value for the given types, or
 327 /// UNKNOWN_LIBCALL if there is none.
 328 RTLIB::Libcall RTLIB::getSINTTOFP(EVT OpVT, EVT RetVT) {
 329   if (OpVT == MVT::i32) {
 330     if (RetVT == MVT::f32)
 331       return SINTTOFP_I32_F32;
 332     if (RetVT == MVT::f64)
 333       return SINTTOFP_I32_F64;
 334     if (RetVT == MVT::f80)
 335       return SINTTOFP_I32_F80;
 336     if (RetVT == MVT::f128)
 337       return SINTTOFP_I32_F128;
 338     if (RetVT == MVT::ppcf128)
 339       return SINTTOFP_I32_PPCF128;
 340   } else if (OpVT == MVT::i64) {
 341     if (RetVT == MVT::f32)
 342       return SINTTOFP_I64_F32;
 343     if (RetVT == MVT::f64)
 344       return SINTTOFP_I64_F64;
 345     if (RetVT == MVT::f80)
 346       return SINTTOFP_I64_F80;
 347     if (RetVT == MVT::f128)
 348       return SINTTOFP_I64_F128;
 349     if (RetVT == MVT::ppcf128)
 350       return SINTTOFP_I64_PPCF128;
 351   } else if (OpVT == MVT::i128) {
 352     if (RetVT == MVT::f32)
 353       return SINTTOFP_I128_F32;
 354     if (RetVT == MVT::f64)
 355       return SINTTOFP_I128_F64;
 356     if (RetVT == MVT::f80)
 357       return SINTTOFP_I128_F80;
 358     if (RetVT == MVT::f128)
 359       return SINTTOFP_I128_F128;
 360     if (RetVT == MVT::ppcf128)
 361       return SINTTOFP_I128_PPCF128;
 362   }
 363   return UNKNOWN_LIBCALL;
 364 }
 365
 366 /// getUINTTOFP - Return the UINTTOFP_*_* value for the given types, or
 367 /// UNKNOWN_LIBCALL if there is none.
 368 RTLIB::Libcall RTLIB::getUINTTOFP(EVT OpVT, EVT RetVT) {
 369   if (OpVT == MVT::i32) {
 370     if (RetVT == MVT::f32)
 371       return UINTTOFP_I32_F32;
 372     if (RetVT == MVT::f64)
 373       return UINTTOFP_I32_F64;
 374     if (RetVT == MVT::f80)
 375       return UINTTOFP_I32_F80;
 376     if (RetVT == MVT::f128)
 377       return UINTTOFP_I32_F128;
 378     if (RetVT == MVT::ppcf128)
 379       return UINTTOFP_I32_PPCF128;
 380   } else if (OpVT == MVT::i64) {
 381     if (RetVT == MVT::f32)
 382       return UINTTOFP_I64_F32;
 383     if (RetVT == MVT::f64)
 384       return UINTTOFP_I64_F64;
 385     if (RetVT == MVT::f80)
 386       return UINTTOFP_I64_F80;
 387     if (RetVT == MVT::f128)
 388       return UINTTOFP_I64_F128;
 389     if (RetVT == MVT::ppcf128)
 390       return UINTTOFP_I64_PPCF128;
 391   } else if (OpVT == MVT::i128) {
 392     if (RetVT == MVT::f32)
 393       return UINTTOFP_I128_F32;
 394     if (RetVT == MVT::f64)
 395       return UINTTOFP_I128_F64;
 396     if (RetVT == MVT::f80)
 397       return UINTTOFP_I128_F80;
 398     if (RetVT == MVT::f128)
 399       return UINTTOFP_I128_F128;
 400     if (RetVT == MVT::ppcf128)
 401       return UINTTOFP_I128_PPCF128;
 402   }
 403   return UNKNOWN_LIBCALL;
 404 }
 405
 406 RTLIB::Libcall RTLIB::getSYNC(unsigned Opc, MVT VT) {
 407 #define OP_TO_LIBCALL(Name, Enum)                                              \
 408   case Name:                                                                   \
 409     switch (VT.SimpleTy) {                                                     \
 410     default:                                                                   \
 411       return UNKNOWN_LIBCALL;                                                  \
 412     case MVT::i8:                                                              \
 413       return Enum##_1;                                                         \
 414     case MVT::i16:                                                             \
 415       return Enum##_2;                                                         \
 416     case MVT::i32:                                                             \
 417       return Enum##_4;                                                         \
 418     case MVT::i64:                                                             \
 419       return Enum##_8;                                                         \
 420     case MVT::i128:                                                            \
 421       return Enum##_16;                                                        \
 422     }
 423
 424   switch (Opc) {
 425     OP_TO_LIBCALL(ISD::ATOMIC_SWAP, SYNC_LOCK_TEST_AND_SET)
 426     OP_TO_LIBCALL(ISD::ATOMIC_CMP_SWAP, SYNC_VAL_COMPARE_AND_SWAP)
 427     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_ADD, SYNC_FETCH_AND_ADD)
 428     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_SUB, SYNC_FETCH_AND_SUB)
 429     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_AND, SYNC_FETCH_AND_AND)
 430     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_OR, SYNC_FETCH_AND_OR)
 431     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_XOR, SYNC_FETCH_AND_XOR)
 432     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_NAND, SYNC_FETCH_AND_NAND)
 433     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_MAX, SYNC_FETCH_AND_MAX)
 434     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_UMAX, SYNC_FETCH_AND_UMAX)
 435     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_MIN, SYNC_FETCH_AND_MIN)
 436     OP_TO_LIBCALL(ISD::ATOMIC_LOAD_UMIN, SYNC_FETCH_AND_UMIN)
 437   }
 438
 439 #undef OP_TO_LIBCALL
 440
 441   return UNKNOWN_LIBCALL;
 442 }
 443
 444 RTLIB::Libcall RTLIB::getMEMCPY_ELEMENT_UNORDERED_ATOMIC(uint64_t ElementSize) {
 445   switch (ElementSize) {
 446   case 1:
 447     return MEMCPY_ELEMENT_UNORDERED_ATOMIC_1;
 448   case 2:
 449     return MEMCPY_ELEMENT_UNORDERED_ATOMIC_2;
 450   case 4:
 451     return MEMCPY_ELEMENT_UNORDERED_ATOMIC_4;
 452   case 8:
 453     return MEMCPY_ELEMENT_UNORDERED_ATOMIC_8;
 454   case 16:
 455     return MEMCPY_ELEMENT_UNORDERED_ATOMIC_16;
 456   default:
 457     return UNKNOWN_LIBCALL;
 458   }
 459 }
 460
 461 RTLIB::Libcall RTLIB::getMEMMOVE_ELEMENT_UNORDERED_ATOMIC(uint64_t ElementSize) {
 462   switch (ElementSize) {
 463   case 1:
 464     return MEMMOVE_ELEMENT_UNORDERED_ATOMIC_1;
 465   case 2:
 466     return MEMMOVE_ELEMENT_UNORDERED_ATOMIC_2;
 467   case 4:
 468     return MEMMOVE_ELEMENT_UNORDERED_ATOMIC_4;
 469   case 8:
 470     return MEMMOVE_ELEMENT_UNORDERED_ATOMIC_8;
 471   case 16:
 472     return MEMMOVE_ELEMENT_UNORDERED_ATOMIC_16;
 473   default:
 474     return UNKNOWN_LIBCALL;
 475   }
 476 }
 477
 478 RTLIB::Libcall RTLIB::getMEMSET_ELEMENT_UNORDERED_ATOMIC(uint64_t ElementSize) {
 479   switch (ElementSize) {
 480   case 1:
 481     return MEMSET_ELEMENT_UNORDERED_ATOMIC_1;
 482   case 2:
 483     return MEMSET_ELEMENT_UNORDERED_ATOMIC_2;
 484   case 4:
 485     return MEMSET_ELEMENT_UNORDERED_ATOMIC_4;
 486   case 8:
 487     return MEMSET_ELEMENT_UNORDERED_ATOMIC_8;
 488   case 16:
 489     return MEMSET_ELEMENT_UNORDERED_ATOMIC_16;
 490   default:
 491     return UNKNOWN_LIBCALL;
 492   }
 493 }
 494
 495 /// InitCmpLibcallCCs - Set default comparison libcall CC.
 496 static void InitCmpLibcallCCs(ISD::CondCode *CCs) {
 497   memset(CCs, ISD::SETCC_INVALID, sizeof(ISD::CondCode)*RTLIB::UNKNOWN_LIBCALL);
 498   CCs[RTLIB::OEQ_F32] = ISD::SETEQ;
 499   CCs[RTLIB::OEQ_F64] = ISD::SETEQ;
 500   CCs[RTLIB::OEQ_F128] = ISD::SETEQ;
 501   CCs[RTLIB::OEQ_PPCF128] = ISD::SETEQ;
 502   CCs[RTLIB::UNE_F32] = ISD::SETNE;
 503   CCs[RTLIB::UNE_F64] = ISD::SETNE;
 504   CCs[RTLIB::UNE_F128] = ISD::SETNE;
 505   CCs[RTLIB::UNE_PPCF128] = ISD::SETNE;
 506   CCs[RTLIB::OGE_F32] = ISD::SETGE;
 507   CCs[RTLIB::OGE_F64] = ISD::SETGE;
 508   CCs[RTLIB::OGE_F128] = ISD::SETGE;
 509   CCs[RTLIB::OGE_PPCF128] = ISD::SETGE;
 510   CCs[RTLIB::OLT_F32] = ISD::SETLT;
 511   CCs[RTLIB::OLT_F64] = ISD::SETLT;
 512   CCs[RTLIB::OLT_F128] = ISD::SETLT;
 513   CCs[RTLIB::OLT_PPCF128] = ISD::SETLT;
 514   CCs[RTLIB::OLE_F32] = ISD::SETLE;
 515   CCs[RTLIB::OLE_F64] = ISD::SETLE;
 516   CCs[RTLIB::OLE_F128] = ISD::SETLE;
 517   CCs[RTLIB::OLE_PPCF128] = ISD::SETLE;
 518   CCs[RTLIB::OGT_F32] = ISD::SETGT;
 519   CCs[RTLIB::OGT_F64] = ISD::SETGT;
 520   CCs[RTLIB::OGT_F128] = ISD::SETGT;
 521   CCs[RTLIB::OGT_PPCF128] = ISD::SETGT;
 522   CCs[RTLIB::UO_F32] = ISD::SETNE;
 523   CCs[RTLIB::UO_F64] = ISD::SETNE;
 524   CCs[RTLIB::UO_F128] = ISD::SETNE;
 525   CCs[RTLIB::UO_PPCF128] = ISD::SETNE;
 526   CCs[RTLIB::O_F32] = ISD::SETEQ;
 527   CCs[RTLIB::O_F64] = ISD::SETEQ;
 528   CCs[RTLIB::O_F128] = ISD::SETEQ;
 529   CCs[RTLIB::O_PPCF128] = ISD::SETEQ;
 530 }
 531
 532 /// NOTE: The TargetMachine owns TLOF.
 533 TargetLoweringBase::TargetLoweringBase(const TargetMachine &tm) : TM(tm) {
 534   initActions();
 535
 536   // Perform these initializations only once.
 537   MaxStoresPerMemset = MaxStoresPerMemcpy = MaxStoresPerMemmove =
 538       MaxLoadsPerMemcmp = 8;
 539   MaxGluedStoresPerMemcpy = 0;
 540   MaxStoresPerMemsetOptSize = MaxStoresPerMemcpyOptSize =
 541       MaxStoresPerMemmoveOptSize = MaxLoadsPerMemcmpOptSize = 4;
 542   UseUnderscoreSetJmp = false;
 543   UseUnderscoreLongJmp = false;
 544   HasMultipleConditionRegisters = false;
 545   HasExtractBitsInsn = false;
 546   JumpIsExpensive = JumpIsExpensiveOverride;
 547   PredictableSelectIsExpensive = false;
 548   EnableExtLdPromotion = false;
 549   HasFloatingPointExceptions = true;
 550   StackPointerRegisterToSaveRestore = 0;
 551   BooleanContents = UndefinedBooleanContent;
 552   BooleanFloatContents = UndefinedBooleanContent;
 553   BooleanVectorContents = UndefinedBooleanContent;
 554   SchedPreferenceInfo = Sched::ILP;
 555   JumpBufSize = 0;
 556   JumpBufAlignment = 0;
 557   MinFunctionAlignment = 0;
 558   PrefFunctionAlignment = 0;
 559   PrefLoopAlignment = 0;
 560   GatherAllAliasesMaxDepth = 18;
 561   MinStackArgumentAlignment = 1;
 562   // TODO: the default will be switched to 0 in the next commit, along
 563   // with the Target-specific changes necessary.
 564   MaxAtomicSizeInBitsSupported = 1024;
 565
 566   MinCmpXchgSizeInBits = 0;
 567   SupportsUnalignedAtomics = false;
 568
 569   std::fill(std::begin(LibcallRoutineNames), std::end(LibcallRoutineNames), nullptr);
 570
 571   InitLibcalls(TM.getTargetTriple());
 572   InitCmpLibcallCCs(CmpLibcallCCs);
 573 }
 574
 575 void TargetLoweringBase::initActions() {
 576   // All operations default to being supported.
 577   memset(OpActions, 0, sizeof(OpActions));
 578   memset(LoadExtActions, 0, sizeof(LoadExtActions));
 579   memset(TruncStoreActions, 0, sizeof(TruncStoreActions));
 580   memset(IndexedModeActions, 0, sizeof(IndexedModeActions));
 581   memset(CondCodeActions, 0, sizeof(CondCodeActions));
 582   std::fill(std::begin(RegClassForVT), std::end(RegClassForVT), nullptr);
 583   std::fill(std::begin(TargetDAGCombineArray),
 584             std::end(TargetDAGCombineArray), 0);
 585
 586   // Set default actions for various operations.
 587   for (MVT VT : MVT::all_valuetypes()) {
 588     // Default all indexed load / store to expand.
 589     for (unsigned IM = (unsigned)ISD::PRE_INC;
 590          IM != (unsigned)ISD::LAST_INDEXED_MODE; ++IM) {
 591       setIndexedLoadAction(IM, VT, Expand);
 592       setIndexedStoreAction(IM, VT, Expand);
 593     }
 594
 595     // Most backends expect to see the node which just returns the value loaded.
 596     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Expand);
 597
 598     // These operations default to expand.
 599     setOperationAction(ISD::FGETSIGN, VT, Expand);
 600     setOperationAction(ISD::CONCAT_VECTORS, VT, Expand);
 601     setOperationAction(ISD::FMINNUM, VT, Expand);
 602     setOperationAction(ISD::FMAXNUM, VT, Expand);
 603     setOperationAction(ISD::FMINNUM_IEEE, VT, Expand);
 604     setOperationAction(ISD::FMAXNUM_IEEE, VT, Expand);
 605     setOperationAction(ISD::FMINIMUM, VT, Expand);
 606     setOperationAction(ISD::FMAXIMUM, VT, Expand);
 607     setOperationAction(ISD::FMAD, VT, Expand);
 608     setOperationAction(ISD::SMIN, VT, Expand);
 609     setOperationAction(ISD::SMAX, VT, Expand);
 610     setOperationAction(ISD::UMIN, VT, Expand);
 611     setOperationAction(ISD::UMAX, VT, Expand);
 612     setOperationAction(ISD::ABS, VT, Expand);
 613     setOperationAction(ISD::FSHL, VT, Expand);
 614     setOperationAction(ISD::FSHR, VT, Expand);
 615     setOperationAction(ISD::SADDSAT, VT, Expand);
 616     setOperationAction(ISD::UADDSAT, VT, Expand);
 617     setOperationAction(ISD::SSUBSAT, VT, Expand);
 618     setOperationAction(ISD::USUBSAT, VT, Expand);
 619
 620     // Overflow operations default to expand
 621     setOperationAction(ISD::SADDO, VT, Expand);
 622     setOperationAction(ISD::SSUBO, VT, Expand);
 623     setOperationAction(ISD::UADDO, VT, Expand);
 624     setOperationAction(ISD::USUBO, VT, Expand);
 625     setOperationAction(ISD::SMULO, VT, Expand);
 626     setOperationAction(ISD::UMULO, VT, Expand);
 627
 628     // ADDCARRY operations default to expand
 629     setOperationAction(ISD::ADDCARRY, VT, Expand);
 630     setOperationAction(ISD::SUBCARRY, VT, Expand);
 631     setOperationAction(ISD::SETCCCARRY, VT, Expand);
 632
 633     // ADDC/ADDE/SUBC/SUBE default to expand.
 634     setOperationAction(ISD::ADDC, VT, Expand);
 635     setOperationAction(ISD::ADDE, VT, Expand);
 636     setOperationAction(ISD::SUBC, VT, Expand);
 637     setOperationAction(ISD::SUBE, VT, Expand);
 638
 639     // These default to Expand so they will be expanded to CTLZ/CTTZ by default.
 640     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 641     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 642
 643     setOperationAction(ISD::BITREVERSE, VT, Expand);
 644
 645     // These library functions default to expand.
 646     setOperationAction(ISD::FROUND, VT, Expand);
 647     setOperationAction(ISD::FPOWI, VT, Expand);
 648
 649     // These operations default to expand for vector types.
 650     if (VT.isVector()) {
 651       setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 652       setOperationAction(ISD::ANY_EXTEND_VECTOR_INREG, VT, Expand);
 653       setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, VT, Expand);
 654       setOperationAction(ISD::ZERO_EXTEND_VECTOR_INREG, VT, Expand);
 655     }
 656
 657     // For most targets @llvm.get.dynamic.area.offset just returns 0.
 658     setOperationAction(ISD::GET_DYNAMIC_AREA_OFFSET, VT, Expand);
 659   }
 660
 661   // Most targets ignore the @llvm.prefetch intrinsic.
 662   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
 663
 664   // Most targets also ignore the @llvm.readcyclecounter intrinsic.
 665   setOperationAction(ISD::READCYCLECOUNTER, MVT::i64, Expand);
 666
 667   // ConstantFP nodes default to expand.  Targets can either change this to
 668   // Legal, in which case all fp constants are legal, or use isFPImmLegal()
 669   // to optimize expansions for certain constants.
 670   setOperationAction(ISD::ConstantFP, MVT::f16, Expand);
 671   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 672   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 673   setOperationAction(ISD::ConstantFP, MVT::f80, Expand);
 674   setOperationAction(ISD::ConstantFP, MVT::f128, Expand);
 675
 676   // These library functions default to expand.
 677   for (MVT VT : {MVT::f32, MVT::f64, MVT::f128}) {
 678     setOperationAction(ISD::FCBRT,      VT, Expand);
 679     setOperationAction(ISD::FLOG ,      VT, Expand);
 680     setOperationAction(ISD::FLOG2,      VT, Expand);
 681     setOperationAction(ISD::FLOG10,     VT, Expand);
 682     setOperationAction(ISD::FEXP ,      VT, Expand);
 683     setOperationAction(ISD::FEXP2,      VT, Expand);
 684     setOperationAction(ISD::FFLOOR,     VT, Expand);
 685     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 686     setOperationAction(ISD::FCEIL,      VT, Expand);
 687     setOperationAction(ISD::FRINT,      VT, Expand);
 688     setOperationAction(ISD::FTRUNC,     VT, Expand);
 689     setOperationAction(ISD::FROUND,     VT, Expand);
 690   }
 691
 692   // Default ISD::TRAP to expand (which turns it into abort).
 693   setOperationAction(ISD::TRAP, MVT::Other, Expand);
 694
 695   // On most systems, DEBUGTRAP and TRAP have no difference. The "Expand"
 696   // here is to inform DAG Legalizer to replace DEBUGTRAP with TRAP.
 697   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Expand);
 698 }
 699
 700 MVT TargetLoweringBase::getScalarShiftAmountTy(const DataLayout &DL,
 701                                                EVT) const {
 702   return MVT::getIntegerVT(8 * DL.getPointerSize(0));
 703 }
 704
 705 EVT TargetLoweringBase::getShiftAmountTy(EVT LHSTy, const DataLayout &DL,
 706                                          bool LegalTypes) const {
 707   assert(LHSTy.isInteger() && "Shift amount is not an integer type!");
 708   if (LHSTy.isVector())
 709     return LHSTy;
 710   return LegalTypes ? getScalarShiftAmountTy(DL, LHSTy)
 711                     : getPointerTy(DL);
 712 }
 713
 714 bool TargetLoweringBase::canOpTrap(unsigned Op, EVT VT) const {
 715   assert(isTypeLegal(VT));
 716   switch (Op) {
 717   default:
 718     return false;
 719   case ISD::SDIV:
 720   case ISD::UDIV:
 721   case ISD::SREM:
 722   case ISD::UREM:
 723     return true;
 724   }
 725 }
 726
 727 void TargetLoweringBase::setJumpIsExpensive(bool isExpensive) {
 728   // If the command-line option was specified, ignore this request.
 729   if (!JumpIsExpensiveOverride.getNumOccurrences())
 730     JumpIsExpensive = isExpensive;
 731 }
 732
 733 TargetLoweringBase::LegalizeKind
 734 TargetLoweringBase::getTypeConversion(LLVMContext &Context, EVT VT) const {
 735   // If this is a simple type, use the ComputeRegisterProp mechanism.
 736   if (VT.isSimple()) {
 737     MVT SVT = VT.getSimpleVT();
 738     assert((unsigned)SVT.SimpleTy < array_lengthof(TransformToType));
 739     MVT NVT = TransformToType[SVT.SimpleTy];
 740     LegalizeTypeAction LA = ValueTypeActions.getTypeAction(SVT);
 741
 742     assert((LA == TypeLegal || LA == TypeSoftenFloat ||
 743             ValueTypeActions.getTypeAction(NVT) != TypePromoteInteger) &&
 744            "Promote may not follow Expand or Promote");
 745
 746     if (LA == TypeSplitVector)
 747       return LegalizeKind(LA,
 748                           EVT::getVectorVT(Context, SVT.getVectorElementType(),
 749                                            SVT.getVectorNumElements() / 2));
 750     if (LA == TypeScalarizeVector)
 751       return LegalizeKind(LA, SVT.getVectorElementType());
 752     return LegalizeKind(LA, NVT);
 753   }
 754
 755   // Handle Extended Scalar Types.
 756   if (!VT.isVector()) {
 757     assert(VT.isInteger() && "Float types must be simple");
 758     unsigned BitSize = VT.getSizeInBits();
 759     // First promote to a power-of-two size, then expand if necessary.
 760     if (BitSize < 8 || !isPowerOf2_32(BitSize)) {
 761       EVT NVT = VT.getRoundIntegerType(Context);
 762       assert(NVT != VT && "Unable to round integer VT");
 763       LegalizeKind NextStep = getTypeConversion(Context, NVT);
 764       // Avoid multi-step promotion.
 765       if (NextStep.first == TypePromoteInteger)
 766         return NextStep;
 767       // Return rounded integer type.
 768       return LegalizeKind(TypePromoteInteger, NVT);
 769     }
 770
 771     return LegalizeKind(TypeExpandInteger,
 772                         EVT::getIntegerVT(Context, VT.getSizeInBits() / 2));
 773   }
 774
 775   // Handle vector types.
 776   unsigned NumElts = VT.getVectorNumElements();
 777   EVT EltVT = VT.getVectorElementType();
 778
 779   // Vectors with only one element are always scalarized.
 780   if (NumElts == 1)
 781     return LegalizeKind(TypeScalarizeVector, EltVT);
 782
 783   // Try to widen vector elements until the element type is a power of two and
 784   // promote it to a legal type later on, for example:
 785   // <3 x i8> -> <4 x i8> -> <4 x i32>
 786   if (EltVT.isInteger()) {
 787     // Vectors with a number of elements that is not a power of two are always
 788     // widened, for example <3 x i8> -> <4 x i8>.
 789     if (!VT.isPow2VectorType()) {
 790       NumElts = (unsigned)NextPowerOf2(NumElts);
 791       EVT NVT = EVT::getVectorVT(Context, EltVT, NumElts);
 792       return LegalizeKind(TypeWidenVector, NVT);
 793     }
 794
 795     // Examine the element type.
 796     LegalizeKind LK = getTypeConversion(Context, EltVT);
 797
 798     // If type is to be expanded, split the vector.
 799     //  <4 x i140> -> <2 x i140>
 800     if (LK.first == TypeExpandInteger)
 801       return LegalizeKind(TypeSplitVector,
 802                           EVT::getVectorVT(Context, EltVT, NumElts / 2));
 803
 804     // Promote the integer element types until a legal vector type is found
 805     // or until the element integer type is too big. If a legal type was not
 806     // found, fallback to the usual mechanism of widening/splitting the
 807     // vector.
 808     EVT OldEltVT = EltVT;
 809     while (true) {
 810       // Increase the bitwidth of the element to the next pow-of-two
 811       // (which is greater than 8 bits).
 812       EltVT = EVT::getIntegerVT(Context, 1 + EltVT.getSizeInBits())
 813                   .getRoundIntegerType(Context);
 814
 815       // Stop trying when getting a non-simple element type.
 816       // Note that vector elements may be greater than legal vector element
 817       // types. Example: X86 XMM registers hold 64bit element on 32bit
 818       // systems.
 819       if (!EltVT.isSimple())
 820         break;
 821
 822       // Build a new vector type and check if it is legal.
 823       MVT NVT = MVT::getVectorVT(EltVT.getSimpleVT(), NumElts);
 824       // Found a legal promoted vector type.
 825       if (NVT != MVT() && ValueTypeActions.getTypeAction(NVT) == TypeLegal)
 826         return LegalizeKind(TypePromoteInteger,
 827                             EVT::getVectorVT(Context, EltVT, NumElts));
 828     }
 829
 830     // Reset the type to the unexpanded type if we did not find a legal vector
 831     // type with a promoted vector element type.
 832     EltVT = OldEltVT;
 833   }
 834
 835   // Try to widen the vector until a legal type is found.
 836   // If there is no wider legal type, split the vector.
 837   while (true) {
 838     // Round up to the next power of 2.
 839     NumElts = (unsigned)NextPowerOf2(NumElts);
 840
 841     // If there is no simple vector type with this many elements then there
 842     // cannot be a larger legal vector type.  Note that this assumes that
 843     // there are no skipped intermediate vector types in the simple types.
 844     if (!EltVT.isSimple())
 845       break;
 846     MVT LargerVector = MVT::getVectorVT(EltVT.getSimpleVT(), NumElts);
 847     if (LargerVector == MVT())
 848       break;
 849
 850     // If this type is legal then widen the vector.
 851     if (ValueTypeActions.getTypeAction(LargerVector) == TypeLegal)
 852       return LegalizeKind(TypeWidenVector, LargerVector);
 853   }
 854
 855   // Widen odd vectors to next power of two.
 856   if (!VT.isPow2VectorType()) {
 857     EVT NVT = VT.getPow2VectorType(Context);
 858     return LegalizeKind(TypeWidenVector, NVT);
 859   }
 860
 861   // Vectors with illegal element types are expanded.
 862   EVT NVT = EVT::getVectorVT(Context, EltVT, VT.getVectorNumElements() / 2);
 863   return LegalizeKind(TypeSplitVector, NVT);
 864 }
 865
 866 static unsigned getVectorTypeBreakdownMVT(MVT VT, MVT &IntermediateVT,
 867                                           unsigned &NumIntermediates,
 868                                           MVT &RegisterVT,
 869                                           TargetLoweringBase *TLI) {
 870   // Figure out the right, legal destination reg to copy into.
 871   unsigned NumElts = VT.getVectorNumElements();
 872   MVT EltTy = VT.getVectorElementType();
 873
 874   unsigned NumVectorRegs = 1;
 875
 876   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
 877   // could break down into LHS/RHS like LegalizeDAG does.
 878   if (!isPowerOf2_32(NumElts)) {
 879     NumVectorRegs = NumElts;
 880     NumElts = 1;
 881   }
 882
 883   // Divide the input until we get to a supported size.  This will always
 884   // end with a scalar if the target doesn't support vectors.
 885   while (NumElts > 1 && !TLI->isTypeLegal(MVT::getVectorVT(EltTy, NumElts))) {
 886     NumElts >>= 1;
 887     NumVectorRegs <<= 1;
 888   }
 889
 890   NumIntermediates = NumVectorRegs;
 891
 892   MVT NewVT = MVT::getVectorVT(EltTy, NumElts);
 893   if (!TLI->isTypeLegal(NewVT))
 894     NewVT = EltTy;
 895   IntermediateVT = NewVT;
 896
 897   unsigned NewVTSize = NewVT.getSizeInBits();
 898
 899   // Convert sizes such as i33 to i64.
 900   if (!isPowerOf2_32(NewVTSize))
 901     NewVTSize = NextPowerOf2(NewVTSize);
 902
 903   MVT DestVT = TLI->getRegisterType(NewVT);
 904   RegisterVT = DestVT;
 905   if (EVT(DestVT).bitsLT(NewVT))    // Value is expanded, e.g. i64 -> i16.
 906     return NumVectorRegs*(NewVTSize/DestVT.getSizeInBits());
 907
 908   // Otherwise, promotion or legal types use the same number of registers as
 909   // the vector decimated to the appropriate level.
 910   return NumVectorRegs;
 911 }
 912
 913 /// isLegalRC - Return true if the value types that can be represented by the
 914 /// specified register class are all legal.
 915 bool TargetLoweringBase::isLegalRC(const TargetRegisterInfo &TRI,
 916                                    const TargetRegisterClass &RC) const {
 917   for (auto I = TRI.legalclasstypes_begin(RC); *I != MVT::Other; ++I)
 918     if (isTypeLegal(*I))
 919       return true;
 920   return false;
 921 }
 922
 923 /// Replace/modify any TargetFrameIndex operands with a targte-dependent
 924 /// sequence of memory operands that is recognized by PrologEpilogInserter.
 925 MachineBasicBlock *
 926 TargetLoweringBase::emitPatchPoint(MachineInstr &InitialMI,
 927                                    MachineBasicBlock *MBB) const {
 928   MachineInstr *MI = &InitialMI;
 929   MachineFunction &MF = *MI->getMF();
 930   MachineFrameInfo &MFI = MF.getFrameInfo();
 931
 932   // We're handling multiple types of operands here:
 933   // PATCHPOINT MetaArgs - live-in, read only, direct
 934   // STATEPOINT Deopt Spill - live-through, read only, indirect
 935   // STATEPOINT Deopt Alloca - live-through, read only, direct
 936   // (We're currently conservative and mark the deopt slots read/write in
 937   // practice.)
 938   // STATEPOINT GC Spill - live-through, read/write, indirect
 939   // STATEPOINT GC Alloca - live-through, read/write, direct
 940   // The live-in vs live-through is handled already (the live through ones are
 941   // all stack slots), but we need to handle the different type of stackmap
 942   // operands and memory effects here.
 943
 944   // MI changes inside this loop as we grow operands.
 945   for(unsigned OperIdx = 0; OperIdx != MI->getNumOperands(); ++OperIdx) {
 946     MachineOperand &MO = MI->getOperand(OperIdx);
 947     if (!MO.isFI())
 948       continue;
 949
 950     // foldMemoryOperand builds a new MI after replacing a single FI operand
 951     // with the canonical set of five x86 addressing-mode operands.
 952     int FI = MO.getIndex();
 953     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), MI->getDesc());
 954
 955     // Copy operands before the frame-index.
 956     for (unsigned i = 0; i < OperIdx; ++i)
 957       MIB.add(MI->getOperand(i));
 958     // Add frame index operands recognized by stackmaps.cpp
 959     if (MFI.isStatepointSpillSlotObjectIndex(FI)) {
 960       // indirect-mem-ref tag, size, #FI, offset.
 961       // Used for spills inserted by StatepointLowering.  This codepath is not
 962       // used for patchpoints/stackmaps at all, for these spilling is done via
 963       // foldMemoryOperand callback only.
 964       assert(MI->getOpcode() == TargetOpcode::STATEPOINT && "sanity");
 965       MIB.addImm(StackMaps::IndirectMemRefOp);
 966       MIB.addImm(MFI.getObjectSize(FI));
 967       MIB.add(MI->getOperand(OperIdx));
 968       MIB.addImm(0);
 969     } else {
 970       // direct-mem-ref tag, #FI, offset.
 971       // Used by patchpoint, and direct alloca arguments to statepoints
 972       MIB.addImm(StackMaps::DirectMemRefOp);
 973       MIB.add(MI->getOperand(OperIdx));
 974       MIB.addImm(0);
 975     }
 976     // Copy the operands after the frame index.
 977     for (unsigned i = OperIdx + 1; i != MI->getNumOperands(); ++i)
 978       MIB.add(MI->getOperand(i));
 979
 980     // Inherit previous memory operands.
 981     MIB.cloneMemRefs(*MI);
 982     assert(MIB->mayLoad() && "Folded a stackmap use to a non-load!");
 983
 984     // Add a new memory operand for this FI.
 985     assert(MFI.getObjectOffset(FI) != -1);
 986
 987     auto Flags = MachineMemOperand::MOLoad;
 988     if (MI->getOpcode() == TargetOpcode::STATEPOINT) {
 989       Flags |= MachineMemOperand::MOStore;
 990       Flags |= MachineMemOperand::MOVolatile;
 991     }
 992     MachineMemOperand *MMO = MF.getMachineMemOperand(
 993         MachinePointerInfo::getFixedStack(MF, FI), Flags,
 994         MF.getDataLayout().getPointerSize(), MFI.getObjectAlignment(FI));
 995     MIB->addMemOperand(MF, MMO);
 996
 997     // Replace the instruction and update the operand index.
 998     MBB->insert(MachineBasicBlock::iterator(MI), MIB);
 999     OperIdx += (MIB->getNumOperands() - MI->getNumOperands()) - 1;
1000     MI->eraseFromParent();
1001     MI = MIB;
1002   }
1003   return MBB;
1004 }
1005
1006 MachineBasicBlock *
1007 TargetLoweringBase::emitXRayCustomEvent(MachineInstr &MI,
1008                                         MachineBasicBlock *MBB) const {
1009   assert(MI.getOpcode() == TargetOpcode::PATCHABLE_EVENT_CALL &&
1010          "Called emitXRayCustomEvent on the wrong MI!");
1011   auto &MF = *MI.getMF();
1012   auto MIB = BuildMI(MF, MI.getDebugLoc(), MI.getDesc());
1013   for (unsigned OpIdx = 0; OpIdx != MI.getNumOperands(); ++OpIdx)
1014     MIB.add(MI.getOperand(OpIdx));
1015
1016   MBB->insert(MachineBasicBlock::iterator(MI), MIB);
1017   MI.eraseFromParent();
1018   return MBB;
1019 }
1020
1021 MachineBasicBlock *
1022 TargetLoweringBase::emitXRayTypedEvent(MachineInstr &MI,
1023                                        MachineBasicBlock *MBB) const {
1024   assert(MI.getOpcode() == TargetOpcode::PATCHABLE_TYPED_EVENT_CALL &&
1025          "Called emitXRayTypedEvent on the wrong MI!");
1026   auto &MF = *MI.getMF();
1027   auto MIB = BuildMI(MF, MI.getDebugLoc(), MI.getDesc());
1028   for (unsigned OpIdx = 0; OpIdx != MI.getNumOperands(); ++OpIdx)
1029     MIB.add(MI.getOperand(OpIdx));
1030
1031   MBB->insert(MachineBasicBlock::iterator(MI), MIB);
1032   MI.eraseFromParent();
1033   return MBB;
1034 }
1035
1036 /// findRepresentativeClass - Return the largest legal super-reg register class
1037 /// of the register class for the specified type and its associated "cost".
1038 // This function is in TargetLowering because it uses RegClassForVT which would
1039 // need to be moved to TargetRegisterInfo and would necessitate moving
1040 // isTypeLegal over as well - a massive change that would just require
1041 // TargetLowering having a TargetRegisterInfo class member that it would use.
1042 std::pair<const TargetRegisterClass *, uint8_t>
1043 TargetLoweringBase::findRepresentativeClass(const TargetRegisterInfo *TRI,
1044                                             MVT VT) const {
1045   const TargetRegisterClass *RC = RegClassForVT[VT.SimpleTy];
1046   if (!RC)
1047     return std::make_pair(RC, 0);
1048
1049   // Compute the set of all super-register classes.
1050   BitVector SuperRegRC(TRI->getNumRegClasses());
1051   for (SuperRegClassIterator RCI(RC, TRI); RCI.isValid(); ++RCI)
1052     SuperRegRC.setBitsInMask(RCI.getMask());
1053
1054   // Find the first legal register class with the largest spill size.
1055   const TargetRegisterClass *BestRC = RC;
1056   for (unsigned i : SuperRegRC.set_bits()) {
1057     const TargetRegisterClass *SuperRC = TRI->getRegClass(i);
1058     // We want the largest possible spill size.
1059     if (TRI->getSpillSize(*SuperRC) <= TRI->getSpillSize(*BestRC))
1060       continue;
1061     if (!isLegalRC(*TRI, *SuperRC))
1062       continue;
1063     BestRC = SuperRC;
1064   }
1065   return std::make_pair(BestRC, 1);
1066 }
1067
1068 /// computeRegisterProperties - Once all of the register classes are added,
1069 /// this allows us to compute derived properties we expose.
1070 void TargetLoweringBase::computeRegisterProperties(
1071     const TargetRegisterInfo *TRI) {
1072   static_assert(MVT::LAST_VALUETYPE <= MVT::MAX_ALLOWED_VALUETYPE,
1073                 "Too many value types for ValueTypeActions to hold!");
1074
1075   // Everything defaults to needing one register.
1076   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
1077     NumRegistersForVT[i] = 1;
1078     RegisterTypeForVT[i] = TransformToType[i] = (MVT::SimpleValueType)i;
1079   }
1080   // ...except isVoid, which doesn't need any registers.
1081   NumRegistersForVT[MVT::isVoid] = 0;
1082
1083   // Find the largest integer register class.
1084   unsigned LargestIntReg = MVT::LAST_INTEGER_VALUETYPE;
1085   for (; RegClassForVT[LargestIntReg] == nullptr; --LargestIntReg)
1086     assert(LargestIntReg != MVT::i1 && "No integer registers defined!");
1087
1088   // Every integer value type larger than this largest register takes twice as
1089   // many registers to represent as the previous ValueType.
1090   for (unsigned ExpandedReg = LargestIntReg + 1;
1091        ExpandedReg <= MVT::LAST_INTEGER_VALUETYPE; ++ExpandedReg) {
1092     NumRegistersForVT[ExpandedReg] = 2*NumRegistersForVT[ExpandedReg-1];
1093     RegisterTypeForVT[ExpandedReg] = (MVT::SimpleValueType)LargestIntReg;
1094     TransformToType[ExpandedReg] = (MVT::SimpleValueType)(ExpandedReg - 1);
1095     ValueTypeActions.setTypeAction((MVT::SimpleValueType)ExpandedReg,
1096                                    TypeExpandInteger);
1097   }
1098
1099   // Inspect all of the ValueType's smaller than the largest integer
1100   // register to see which ones need promotion.
1101   unsigned LegalIntReg = LargestIntReg;
1102   for (unsigned IntReg = LargestIntReg - 1;
1103        IntReg >= (unsigned)MVT::i1; --IntReg) {
1104     MVT IVT = (MVT::SimpleValueType)IntReg;
1105     if (isTypeLegal(IVT)) {
1106       LegalIntReg = IntReg;
1107     } else {
1108       RegisterTypeForVT[IntReg] = TransformToType[IntReg] =
1109         (MVT::SimpleValueType)LegalIntReg;
1110       ValueTypeActions.setTypeAction(IVT, TypePromoteInteger);
1111     }
1112   }
1113
1114   // ppcf128 type is really two f64's.
1115   if (!isTypeLegal(MVT::ppcf128)) {
1116     if (isTypeLegal(MVT::f64)) {
1117       NumRegistersForVT[MVT::ppcf128] = 2*NumRegistersForVT[MVT::f64];
1118       RegisterTypeForVT[MVT::ppcf128] = MVT::f64;
1119       TransformToType[MVT::ppcf128] = MVT::f64;
1120       ValueTypeActions.setTypeAction(MVT::ppcf128, TypeExpandFloat);
1121     } else {
1122       NumRegistersForVT[MVT::ppcf128] = NumRegistersForVT[MVT::i128];
1123       RegisterTypeForVT[MVT::ppcf128] = RegisterTypeForVT[MVT::i128];
1124       TransformToType[MVT::ppcf128] = MVT::i128;
1125       ValueTypeActions.setTypeAction(MVT::ppcf128, TypeSoftenFloat);
1126     }
1127   }
1128
1129   // Decide how to handle f128. If the target does not have native f128 support,
1130   // expand it to i128 and we will be generating soft float library calls.
1131   if (!isTypeLegal(MVT::f128)) {
1132     NumRegistersForVT[MVT::f128] = NumRegistersForVT[MVT::i128];
1133     RegisterTypeForVT[MVT::f128] = RegisterTypeForVT[MVT::i128];
1134     TransformToType[MVT::f128] = MVT::i128;
1135     ValueTypeActions.setTypeAction(MVT::f128, TypeSoftenFloat);
1136   }
1137
1138   // Decide how to handle f64. If the target does not have native f64 support,
1139   // expand it to i64 and we will be generating soft float library calls.
1140   if (!isTypeLegal(MVT::f64)) {
1141     NumRegistersForVT[MVT::f64] = NumRegistersForVT[MVT::i64];
1142     RegisterTypeForVT[MVT::f64] = RegisterTypeForVT[MVT::i64];
1143     TransformToType[MVT::f64] = MVT::i64;
1144     ValueTypeActions.setTypeAction(MVT::f64, TypeSoftenFloat);
1145   }
1146
1147   // Decide how to handle f32. If the target does not have native f32 support,
1148   // expand it to i32 and we will be generating soft float library calls.
1149   if (!isTypeLegal(MVT::f32)) {
1150     NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::i32];
1151     RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::i32];
1152     TransformToType[MVT::f32] = MVT::i32;
1153     ValueTypeActions.setTypeAction(MVT::f32, TypeSoftenFloat);
1154   }
1155
1156   // Decide how to handle f16. If the target does not have native f16 support,
1157   // promote it to f32, because there are no f16 library calls (except for
1158   // conversions).
1159   if (!isTypeLegal(MVT::f16)) {
1160     NumRegistersForVT[MVT::f16] = NumRegistersForVT[MVT::f32];
1161     RegisterTypeForVT[MVT::f16] = RegisterTypeForVT[MVT::f32];
1162     TransformToType[MVT::f16] = MVT::f32;
1163     ValueTypeActions.setTypeAction(MVT::f16, TypePromoteFloat);
1164   }
1165
1166   // Loop over all of the vector value types to see which need transformations.
1167   for (unsigned i = MVT::FIRST_VECTOR_VALUETYPE;
1168        i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
1169     MVT VT = (MVT::SimpleValueType) i;
1170     if (isTypeLegal(VT))
1171       continue;
1172
1173     MVT EltVT = VT.getVectorElementType();
1174     unsigned NElts = VT.getVectorNumElements();
1175     bool IsLegalWiderType = false;
1176     LegalizeTypeAction PreferredAction = getPreferredVectorAction(VT);
1177     switch (PreferredAction) {
1178     case TypePromoteInteger:
1179       // Try to promote the elements of integer vectors. If no legal
1180       // promotion was found, fall through to the widen-vector method.
1181       for (unsigned nVT = i + 1; nVT <= MVT::LAST_INTEGER_VECTOR_VALUETYPE; ++nVT) {
1182         MVT SVT = (MVT::SimpleValueType) nVT;
1183         // Promote vectors of integers to vectors with the same number
1184         // of elements, with a wider element type.
1185         if (SVT.getScalarSizeInBits() > EltVT.getSizeInBits() &&
1186             SVT.getVectorNumElements() == NElts && isTypeLegal(SVT)) {
1187           TransformToType[i] = SVT;
1188           RegisterTypeForVT[i] = SVT;
1189           NumRegistersForVT[i] = 1;
1190           ValueTypeActions.setTypeAction(VT, TypePromoteInteger);
1191           IsLegalWiderType = true;
1192           break;
1193         }
1194       }
1195       if (IsLegalWiderType)
1196         break;
1197       LLVM_FALLTHROUGH;
1198
1199     case TypeWidenVector:
1200       // Try to widen the vector.
1201       for (unsigned nVT = i + 1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
1202         MVT SVT = (MVT::SimpleValueType) nVT;
1203         if (SVT.getVectorElementType() == EltVT
1204             && SVT.getVectorNumElements() > NElts && isTypeLegal(SVT)) {
1205           TransformToType[i] = SVT;
1206           RegisterTypeForVT[i] = SVT;
1207           NumRegistersForVT[i] = 1;
1208           ValueTypeActions.setTypeAction(VT, TypeWidenVector);
1209           IsLegalWiderType = true;
1210           break;
1211         }
1212       }
1213       if (IsLegalWiderType)
1214         break;
1215       LLVM_FALLTHROUGH;
1216
1217     case TypeSplitVector:
1218     case TypeScalarizeVector: {
1219       MVT IntermediateVT;
1220       MVT RegisterVT;
1221       unsigned NumIntermediates;
1222       NumRegistersForVT[i] = getVectorTypeBreakdownMVT(VT, IntermediateVT,
1223           NumIntermediates, RegisterVT, this);
1224       RegisterTypeForVT[i] = RegisterVT;
1225
1226       MVT NVT = VT.getPow2VectorType();
1227       if (NVT == VT) {
1228         // Type is already a power of 2.  The default action is to split.
1229         TransformToType[i] = MVT::Other;
1230         if (PreferredAction == TypeScalarizeVector)
1231           ValueTypeActions.setTypeAction(VT, TypeScalarizeVector);
1232         else if (PreferredAction == TypeSplitVector)
1233           ValueTypeActions.setTypeAction(VT, TypeSplitVector);
1234         else
1235           // Set type action according to the number of elements.
1236           ValueTypeActions.setTypeAction(VT, NElts == 1 ? TypeScalarizeVector
1237                                                         : TypeSplitVector);
1238       } else {
1239         TransformToType[i] = NVT;
1240         ValueTypeActions.setTypeAction(VT, TypeWidenVector);
1241       }
1242       break;
1243     }
1244     default:
1245       llvm_unreachable("Unknown vector legalization action!");
1246     }
1247   }
1248
1249   // Determine the 'representative' register class for each value type.
1250   // An representative register class is the largest (meaning one which is
1251   // not a sub-register class / subreg register class) legal register class for
1252   // a group of value types. For example, on i386, i8, i16, and i32
1253   // representative would be GR32; while on x86_64 it's GR64.
1254   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
1255     const TargetRegisterClass* RRC;
1256     uint8_t Cost;
1257     std::tie(RRC, Cost) = findRepresentativeClass(TRI, (MVT::SimpleValueType)i);
1258     RepRegClassForVT[i] = RRC;
1259     RepRegClassCostForVT[i] = Cost;
1260   }
1261 }
1262
1263 EVT TargetLoweringBase::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1264                                            EVT VT) const {
1265   assert(!VT.isVector() && "No default SetCC type for vectors!");
1266   return getPointerTy(DL).SimpleTy;
1267 }
1268
1269 MVT::SimpleValueType TargetLoweringBase::getCmpLibcallReturnType() const {
1270   return MVT::i32; // return the default value
1271 }
1272
1273 /// getVectorTypeBreakdown - Vector types are broken down into some number of
1274 /// legal first class types.  For example, MVT::v8f32 maps to 2 MVT::v4f32
1275 /// with Altivec or SSE1, or 8 promoted MVT::f64 values with the X86 FP stack.
1276 /// Similarly, MVT::v2i64 turns into 4 MVT::i32 values with both PPC and X86.
1277 ///
1278 /// This method returns the number of registers needed, and the VT for each
1279 /// register.  It also returns the VT and quantity of the intermediate values
1280 /// before they are promoted/expanded.
1281 unsigned TargetLoweringBase::getVectorTypeBreakdown(LLVMContext &Context, EVT VT,
1282                                                 EVT &IntermediateVT,
1283                                                 unsigned &NumIntermediates,
1284                                                 MVT &RegisterVT) const {
1285   unsigned NumElts = VT.getVectorNumElements();
1286
1287   // If there is a wider vector type with the same element type as this one,
1288   // or a promoted vector type that has the same number of elements which
1289   // are wider, then we should convert to that legal vector type.
1290   // This handles things like <2 x float> -> <4 x float> and
1291   // <4 x i1> -> <4 x i32>.
1292   LegalizeTypeAction TA = getTypeAction(Context, VT);
1293   if (NumElts != 1 && (TA == TypeWidenVector || TA == TypePromoteInteger)) {
1294     EVT RegisterEVT = getTypeToTransformTo(Context, VT);
1295     if (isTypeLegal(RegisterEVT)) {
1296       IntermediateVT = RegisterEVT;
1297       RegisterVT = RegisterEVT.getSimpleVT();
1298       NumIntermediates = 1;
1299       return 1;
1300     }
1301   }
1302
1303   // Figure out the right, legal destination reg to copy into.
1304   EVT EltTy = VT.getVectorElementType();
1305
1306   unsigned NumVectorRegs = 1;
1307
1308   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
1309   // could break down into LHS/RHS like LegalizeDAG does.
1310   if (!isPowerOf2_32(NumElts)) {
1311     NumVectorRegs = NumElts;
1312     NumElts = 1;
1313   }
1314
1315   // Divide the input until we get to a supported size.  This will always
1316   // end with a scalar if the target doesn't support vectors.
1317   while (NumElts > 1 && !isTypeLegal(
1318                                    EVT::getVectorVT(Context, EltTy, NumElts))) {
1319     NumElts >>= 1;
1320     NumVectorRegs <<= 1;
1321   }
1322
1323   NumIntermediates = NumVectorRegs;
1324
1325   EVT NewVT = EVT::getVectorVT(Context, EltTy, NumElts);
1326   if (!isTypeLegal(NewVT))
1327     NewVT = EltTy;
1328   IntermediateVT = NewVT;
1329
1330   MVT DestVT = getRegisterType(Context, NewVT);
1331   RegisterVT = DestVT;
1332   unsigned NewVTSize = NewVT.getSizeInBits();
1333
1334   // Convert sizes such as i33 to i64.
1335   if (!isPowerOf2_32(NewVTSize))
1336     NewVTSize = NextPowerOf2(NewVTSize);
1337
1338   if (EVT(DestVT).bitsLT(NewVT))   // Value is expanded, e.g. i64 -> i16.
1339     return NumVectorRegs*(NewVTSize/DestVT.getSizeInBits());
1340
1341   // Otherwise, promotion or legal types use the same number of registers as
1342   // the vector decimated to the appropriate level.
1343   return NumVectorRegs;
1344 }
1345
1346 /// Get the EVTs and ArgFlags collections that represent the legalized return
1347 /// type of the given function.  This does not require a DAG or a return value,
1348 /// and is suitable for use before any DAGs for the function are constructed.
1349 /// TODO: Move this out of TargetLowering.cpp.
1350 void llvm::GetReturnInfo(CallingConv::ID CC, Type *ReturnType,
1351                          AttributeList attr,
1352                          SmallVectorImpl<ISD::OutputArg> &Outs,
1353                          const TargetLowering &TLI, const DataLayout &DL) {
1354   SmallVector<EVT, 4> ValueVTs;
1355   ComputeValueVTs(TLI, DL, ReturnType, ValueVTs);
1356   unsigned NumValues = ValueVTs.size();
1357   if (NumValues == 0) return;
1358
1359   for (unsigned j = 0, f = NumValues; j != f; ++j) {
1360     EVT VT = ValueVTs[j];
1361     ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
1362
1363     if (attr.hasAttribute(AttributeList::ReturnIndex, Attribute::SExt))
1364       ExtendKind = ISD::SIGN_EXTEND;
1365     else if (attr.hasAttribute(AttributeList::ReturnIndex, Attribute::ZExt))
1366       ExtendKind = ISD::ZERO_EXTEND;
1367
1368     // FIXME: C calling convention requires the return type to be promoted to
1369     // at least 32-bit. But this is not necessary for non-C calling
1370     // conventions. The frontend should mark functions whose return values
1371     // require promoting with signext or zeroext attributes.
1372     if (ExtendKind != ISD::ANY_EXTEND && VT.isInteger()) {
1373       MVT MinVT = TLI.getRegisterType(ReturnType->getContext(), MVT::i32);
1374       if (VT.bitsLT(MinVT))
1375         VT = MinVT;
1376     }
1377
1378     unsigned NumParts =
1379         TLI.getNumRegistersForCallingConv(ReturnType->getContext(), CC, VT);
1380     MVT PartVT =
1381         TLI.getRegisterTypeForCallingConv(ReturnType->getContext(), CC, VT);
1382
1383     // 'inreg' on function refers to return value
1384     ISD::ArgFlagsTy Flags = ISD::ArgFlagsTy();
1385     if (attr.hasAttribute(AttributeList::ReturnIndex, Attribute::InReg))
1386       Flags.setInReg();
1387
1388     // Propagate extension type if any
1389     if (attr.hasAttribute(AttributeList::ReturnIndex, Attribute::SExt))
1390       Flags.setSExt();
1391     else if (attr.hasAttribute(AttributeList::ReturnIndex, Attribute::ZExt))
1392       Flags.setZExt();
1393
1394     for (unsigned i = 0; i < NumParts; ++i)
1395       Outs.push_back(ISD::OutputArg(Flags, PartVT, VT, /*isFixed=*/true, 0, 0));
1396   }
1397 }
1398
1399 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1400 /// function arguments in the caller parameter area.  This is the actual
1401 /// alignment, not its logarithm.
1402 unsigned TargetLoweringBase::getByValTypeAlignment(Type *Ty,
1403                                                    const DataLayout &DL) const {
1404   return DL.getABITypeAlignment(Ty);
1405 }
1406
1407 bool TargetLoweringBase::allowsMemoryAccess(LLVMContext &Context,
1408                                             const DataLayout &DL, EVT VT,
1409                                             unsigned AddrSpace,
1410                                             unsigned Alignment,
1411                                             bool *Fast) const {
1412   // Check if the specified alignment is sufficient based on the data layout.
1413   // TODO: While using the data layout works in practice, a better solution
1414   // would be to implement this check directly (make this a virtual function).
1415   // For example, the ABI alignment may change based on software platform while
1416   // this function should only be affected by hardware implementation.
1417   Type *Ty = VT.getTypeForEVT(Context);
1418   if (Alignment >= DL.getABITypeAlignment(Ty)) {
1419     // Assume that an access that meets the ABI-specified alignment is fast.
1420     if (Fast != nullptr)
1421       *Fast = true;
1422     return true;
1423   }
1424
1425   // This is a misaligned access.
1426   return allowsMisalignedMemoryAccesses(VT, AddrSpace, Alignment, Fast);
1427 }
1428
1429 BranchProbability TargetLoweringBase::getPredictableBranchThreshold() const {
1430   return BranchProbability(MinPercentageForPredictableBranch, 100);
1431 }
1432
1433 //===----------------------------------------------------------------------===//
1434 //  TargetTransformInfo Helpers
1435 //===----------------------------------------------------------------------===//
1436
1437 int TargetLoweringBase::InstructionOpcodeToISD(unsigned Opcode) const {
1438   enum InstructionOpcodes {
1439 #define HANDLE_INST(NUM, OPCODE, CLASS) OPCODE = NUM,
1440 #define LAST_OTHER_INST(NUM) InstructionOpcodesCount = NUM
1441 #include "llvm/IR/Instruction.def"
1442   };
1443   switch (static_cast<InstructionOpcodes>(Opcode)) {
1444   case Ret:            return 0;
1445   case Br:             return 0;
1446   case Switch:         return 0;
1447   case IndirectBr:     return 0;
1448   case Invoke:         return 0;
1449   case Resume:         return 0;
1450   case Unreachable:    return 0;
1451   case CleanupRet:     return 0;
1452   case CatchRet:       return 0;
1453   case CatchPad:       return 0;
1454   case CatchSwitch:    return 0;
1455   case CleanupPad:     return 0;
1456   case FNeg:           return ISD::FNEG;
1457   case Add:            return ISD::ADD;
1458   case FAdd:           return ISD::FADD;
1459   case Sub:            return ISD::SUB;
1460   case FSub:           return ISD::FSUB;
1461   case Mul:            return ISD::MUL;
1462   case FMul:           return ISD::FMUL;
1463   case UDiv:           return ISD::UDIV;
1464   case SDiv:           return ISD::SDIV;
1465   case FDiv:           return ISD::FDIV;
1466   case URem:           return ISD::UREM;
1467   case SRem:           return ISD::SREM;
1468   case FRem:           return ISD::FREM;
1469   case Shl:            return ISD::SHL;
1470   case LShr:           return ISD::SRL;
1471   case AShr:           return ISD::SRA;
1472   case And:            return ISD::AND;
1473   case Or:             return ISD::OR;
1474   case Xor:            return ISD::XOR;
1475   case Alloca:         return 0;
1476   case Load:           return ISD::LOAD;
1477   case Store:          return ISD::STORE;
1478   case GetElementPtr:  return 0;
1479   case Fence:          return 0;
1480   case AtomicCmpXchg:  return 0;
1481   case AtomicRMW:      return 0;
1482   case Trunc:          return ISD::TRUNCATE;
1483   case ZExt:           return ISD::ZERO_EXTEND;
1484   case SExt:           return ISD::SIGN_EXTEND;
1485   case FPToUI:         return ISD::FP_TO_UINT;
1486   case FPToSI:         return ISD::FP_TO_SINT;
1487   case UIToFP:         return ISD::UINT_TO_FP;
1488   case SIToFP:         return ISD::SINT_TO_FP;
1489   case FPTrunc:        return ISD::FP_ROUND;
1490   case FPExt:          return ISD::FP_EXTEND;
1491   case PtrToInt:       return ISD::BITCAST;
1492   case IntToPtr:       return ISD::BITCAST;
1493   case BitCast:        return ISD::BITCAST;
1494   case AddrSpaceCast:  return ISD::ADDRSPACECAST;
1495   case ICmp:           return ISD::SETCC;
1496   case FCmp:           return ISD::SETCC;
1497   case PHI:            return 0;
1498   case Call:           return 0;
1499   case Select:         return ISD::SELECT;
1500   case UserOp1:        return 0;
1501   case UserOp2:        return 0;
1502   case VAArg:          return 0;
1503   case ExtractElement: return ISD::EXTRACT_VECTOR_ELT;
1504   case InsertElement:  return ISD::INSERT_VECTOR_ELT;
1505   case ShuffleVector:  return ISD::VECTOR_SHUFFLE;
1506   case ExtractValue:   return ISD::MERGE_VALUES;
1507   case InsertValue:    return ISD::MERGE_VALUES;
1508   case LandingPad:     return 0;
1509   }
1510
1511   llvm_unreachable("Unknown instruction type encountered!");
1512 }
1513
1514 std::pair<int, MVT>
1515 TargetLoweringBase::getTypeLegalizationCost(const DataLayout &DL,
1516                                             Type *Ty) const {
1517   LLVMContext &C = Ty->getContext();
1518   EVT MTy = getValueType(DL, Ty);
1519
1520   int Cost = 1;
1521   // We keep legalizing the type until we find a legal kind. We assume that
1522   // the only operation that costs anything is the split. After splitting
1523   // we need to handle two types.
1524   while (true) {
1525     LegalizeKind LK = getTypeConversion(C, MTy);
1526
1527     if (LK.first == TypeLegal)
1528       return std::make_pair(Cost, MTy.getSimpleVT());
1529
1530     if (LK.first == TypeSplitVector || LK.first == TypeExpandInteger)
1531       Cost *= 2;
1532
1533     // Do not loop with f128 type.
1534     if (MTy == LK.second)
1535       return std::make_pair(Cost, MTy.getSimpleVT());
1536
1537     // Keep legalizing the type.
1538     MTy = LK.second;
1539   }
1540 }
1541
1542 Value *TargetLoweringBase::getDefaultSafeStackPointerLocation(IRBuilder<> &IRB,
1543                                                               bool UseTLS) const {
1544   // compiler-rt provides a variable with a magic name.  Targets that do not
1545   // link with compiler-rt may also provide such a variable.
1546   Module *M = IRB.GetInsertBlock()->getParent()->getParent();
1547   const char *UnsafeStackPtrVar = "__safestack_unsafe_stack_ptr";
1548   auto UnsafeStackPtr =
1549       dyn_cast_or_null<GlobalVariable>(M->getNamedValue(UnsafeStackPtrVar));
1550
1551   Type *StackPtrTy = Type::getInt8PtrTy(M->getContext());
1552
1553   if (!UnsafeStackPtr) {
1554     auto TLSModel = UseTLS ?
1555         GlobalValue::InitialExecTLSModel :
1556         GlobalValue::NotThreadLocal;
1557     // The global variable is not defined yet, define it ourselves.
1558     // We use the initial-exec TLS model because we do not support the
1559     // variable living anywhere other than in the main executable.
1560     UnsafeStackPtr = new GlobalVariable(
1561         *M, StackPtrTy, false, GlobalValue::ExternalLinkage, nullptr,
1562         UnsafeStackPtrVar, nullptr, TLSModel);
1563   } else {
1564     // The variable exists, check its type and attributes.
1565     if (UnsafeStackPtr->getValueType() != StackPtrTy)
1566       report_fatal_error(Twine(UnsafeStackPtrVar) + " must have void* type");
1567     if (UseTLS != UnsafeStackPtr->isThreadLocal())
1568       report_fatal_error(Twine(UnsafeStackPtrVar) + " must " +
1569                          (UseTLS ? "" : "not ") + "be thread-local");
1570   }
1571   return UnsafeStackPtr;
1572 }
1573
1574 Value *TargetLoweringBase::getSafeStackPointerLocation(IRBuilder<> &IRB) const {
1575   if (!TM.getTargetTriple().isAndroid())
1576     return getDefaultSafeStackPointerLocation(IRB, true);
1577
1578   // Android provides a libc function to retrieve the address of the current
1579   // thread's unsafe stack pointer.
1580   Module *M = IRB.GetInsertBlock()->getParent()->getParent();
1581   Type *StackPtrTy = Type::getInt8PtrTy(M->getContext());
1582   Value *Fn = M->getOrInsertFunction("__safestack_pointer_address",
1583                                      StackPtrTy->getPointerTo(0));
1584   return IRB.CreateCall(Fn);
1585 }
1586
1587 //===----------------------------------------------------------------------===//
1588 //  Loop Strength Reduction hooks
1589 //===----------------------------------------------------------------------===//
1590
1591 /// isLegalAddressingMode - Return true if the addressing mode represented
1592 /// by AM is legal for this target, for a load/store of the specified type.
1593 bool TargetLoweringBase::isLegalAddressingMode(const DataLayout &DL,
1594                                                const AddrMode &AM, Type *Ty,
1595                                                unsigned AS, Instruction *I) const {
1596   // The default implementation of this implements a conservative RISCy, r+r and
1597   // r+i addr mode.
1598
1599   // Allows a sign-extended 16-bit immediate field.
1600   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
1601     return false;
1602
1603   // No global is ever allowed as a base.
1604   if (AM.BaseGV)
1605     return false;
1606
1607   // Only support r+r,
1608   switch (AM.Scale) {
1609   case 0:  // "r+i" or just "i", depending on HasBaseReg.
1610     break;
1611   case 1:
1612     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
1613       return false;
1614     // Otherwise we have r+r or r+i.
1615     break;
1616   case 2:
1617     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
1618       return false;
1619     // Allow 2*r as r+r.
1620     break;
1621   default: // Don't allow n * r
1622     return false;
1623   }
1624
1625   return true;
1626 }
1627
1628 //===----------------------------------------------------------------------===//
1629 //  Stack Protector
1630 //===----------------------------------------------------------------------===//
1631
1632 // For OpenBSD return its special guard variable. Otherwise return nullptr,
1633 // so that SelectionDAG handle SSP.
1634 Value *TargetLoweringBase::getIRStackGuard(IRBuilder<> &IRB) const {
1635   if (getTargetMachine().getTargetTriple().isOSOpenBSD()) {
1636     Module &M = *IRB.GetInsertBlock()->getParent()->getParent();
1637     PointerType *PtrTy = Type::getInt8PtrTy(M.getContext());
1638     return M.getOrInsertGlobal("__guard_local", PtrTy);
1639   }
1640   return nullptr;
1641 }
1642
1643 // Currently only support "standard" __stack_chk_guard.
1644 // TODO: add LOAD_STACK_GUARD support.
1645 void TargetLoweringBase::insertSSPDeclarations(Module &M) const {
1646   if (!M.getNamedValue("__stack_chk_guard"))
1647     new GlobalVariable(M, Type::getInt8PtrTy(M.getContext()), false,
1648                        GlobalVariable::ExternalLinkage,
1649                        nullptr, "__stack_chk_guard");
1650 }
1651
1652 // Currently only support "standard" __stack_chk_guard.
1653 // TODO: add LOAD_STACK_GUARD support.
1654 Value *TargetLoweringBase::getSDagStackGuard(const Module &M) const {
1655   return M.getNamedValue("__stack_chk_guard");
1656 }
1657
1658 Value *TargetLoweringBase::getSSPStackGuardCheck(const Module &M) const {
1659   return nullptr;
1660 }
1661
1662 unsigned TargetLoweringBase::getMinimumJumpTableEntries() const {
1663   return MinimumJumpTableEntries;
1664 }
1665
1666 void TargetLoweringBase::setMinimumJumpTableEntries(unsigned Val) {
1667   MinimumJumpTableEntries = Val;
1668 }
1669
1670 unsigned TargetLoweringBase::getMinimumJumpTableDensity(bool OptForSize) const {
1671   return OptForSize ? OptsizeJumpTableDensity : JumpTableDensity;
1672 }
1673
1674 unsigned TargetLoweringBase::getMaximumJumpTableSize() const {
1675   return MaximumJumpTableSize;
1676 }
1677
1678 void TargetLoweringBase::setMaximumJumpTableSize(unsigned Val) {
1679   MaximumJumpTableSize = Val;
1680 }
1681
1682 //===----------------------------------------------------------------------===//
1683 //  Reciprocal Estimates
1684 //===----------------------------------------------------------------------===//
1685
1686 /// Get the reciprocal estimate attribute string for a function that will
1687 /// override the target defaults.
1688 static StringRef getRecipEstimateForFunc(MachineFunction &MF) {
1689   const Function &F = MF.getFunction();
1690   return F.getFnAttribute("reciprocal-estimates").getValueAsString();
1691 }
1692
1693 /// Construct a string for the given reciprocal operation of the given type.
1694 /// This string should match the corresponding option to the front-end's
1695 /// "-mrecip" flag assuming those strings have been passed through in an
1696 /// attribute string. For example, "vec-divf" for a division of a vXf32.
1697 static std::string getReciprocalOpName(bool IsSqrt, EVT VT) {
1698   std::string Name = VT.isVector() ? "vec-" : "";
1699
1700   Name += IsSqrt ? "sqrt" : "div";
1701
1702   // TODO: Handle "half" or other float types?
1703   if (VT.getScalarType() == MVT::f64) {
1704     Name += "d";
1705   } else {
1706     assert(VT.getScalarType() == MVT::f32 &&
1707            "Unexpected FP type for reciprocal estimate");
1708     Name += "f";
1709   }
1710
1711   return Name;
1712 }
1713
1714 /// Return the character position and value (a single numeric character) of a
1715 /// customized refinement operation in the input string if it exists. Return
1716 /// false if there is no customized refinement step count.
1717 static bool parseRefinementStep(StringRef In, size_t &Position,
1718                                 uint8_t &Value) {
1719   const char RefStepToken = ':';
1720   Position = In.find(RefStepToken);
1721   if (Position == StringRef::npos)
1722     return false;
1723
1724   StringRef RefStepString = In.substr(Position + 1);
1725   // Allow exactly one numeric character for the additional refinement
1726   // step parameter.
1727   if (RefStepString.size() == 1) {
1728     char RefStepChar = RefStepString[0];
1729     if (RefStepChar >= '0' && RefStepChar <= '9') {
1730       Value = RefStepChar - '0';
1731       return true;
1732     }
1733   }
1734   report_fatal_error("Invalid refinement step for -recip.");
1735 }
1736
1737 /// For the input attribute string, return one of the ReciprocalEstimate enum
1738 /// status values (enabled, disabled, or not specified) for this operation on
1739 /// the specified data type.
1740 static int getOpEnabled(bool IsSqrt, EVT VT, StringRef Override) {
1741   if (Override.empty())
1742     return TargetLoweringBase::ReciprocalEstimate::Unspecified;
1743
1744   SmallVector<StringRef, 4> OverrideVector;
1745   Override.split(OverrideVector, ',');
1746   unsigned NumArgs = OverrideVector.size();
1747
1748   // Check if "all", "none", or "default" was specified.
1749   if (NumArgs == 1) {
1750     // Look for an optional setting of the number of refinement steps needed
1751     // for this type of reciprocal operation.
1752     size_t RefPos;
1753     uint8_t RefSteps;
1754     if (parseRefinementStep(Override, RefPos, RefSteps)) {
1755       // Split the string for further processing.
1756       Override = Override.substr(0, RefPos);
1757     }
1758
1759     // All reciprocal types are enabled.
1760     if (Override == "all")
1761       return TargetLoweringBase::ReciprocalEstimate::Enabled;
1762
1763     // All reciprocal types are disabled.
1764     if (Override == "none")
1765       return TargetLoweringBase::ReciprocalEstimate::Disabled;
1766
1767     // Target defaults for enablement are used.
1768     if (Override == "default")
1769       return TargetLoweringBase::ReciprocalEstimate::Unspecified;
1770   }
1771
1772   // The attribute string may omit the size suffix ('f'/'d').
1773   std::string VTName = getReciprocalOpName(IsSqrt, VT);
1774   std::string VTNameNoSize = VTName;
1775   VTNameNoSize.pop_back();
1776   static const char DisabledPrefix = '!';
1777
1778   for (StringRef RecipType : OverrideVector) {
1779     size_t RefPos;
1780     uint8_t RefSteps;
1781     if (parseRefinementStep(RecipType, RefPos, RefSteps))
1782       RecipType = RecipType.substr(0, RefPos);
1783
1784     // Ignore the disablement token for string matching.
1785     bool IsDisabled = RecipType[0] == DisabledPrefix;
1786     if (IsDisabled)
1787       RecipType = RecipType.substr(1);
1788
1789     if (RecipType.equals(VTName) || RecipType.equals(VTNameNoSize))
1790       return IsDisabled ? TargetLoweringBase::ReciprocalEstimate::Disabled
1791                         : TargetLoweringBase::ReciprocalEstimate::Enabled;
1792   }
1793
1794   return TargetLoweringBase::ReciprocalEstimate::Unspecified;
1795 }
1796
1797 /// For the input attribute string, return the customized refinement step count
1798 /// for this operation on the specified data type. If the step count does not
1799 /// exist, return the ReciprocalEstimate enum value for unspecified.
1800 static int getOpRefinementSteps(bool IsSqrt, EVT VT, StringRef Override) {
1801   if (Override.empty())
1802     return TargetLoweringBase::ReciprocalEstimate::Unspecified;
1803
1804   SmallVector<StringRef, 4> OverrideVector;
1805   Override.split(OverrideVector, ',');
1806   unsigned NumArgs = OverrideVector.size();
1807
1808   // Check if "all", "default", or "none" was specified.
1809   if (NumArgs == 1) {
1810     // Look for an optional setting of the number of refinement steps needed
1811     // for this type of reciprocal operation.
1812     size_t RefPos;
1813     uint8_t RefSteps;
1814     if (!parseRefinementStep(Override, RefPos, RefSteps))
1815       return TargetLoweringBase::ReciprocalEstimate::Unspecified;
1816
1817     // Split the string for further processing.
1818     Override = Override.substr(0, RefPos);
1819     assert(Override != "none" &&
1820            "Disabled reciprocals, but specifed refinement steps?");
1821
1822     // If this is a general override, return the specified number of steps.
1823     if (Override == "all" || Override == "default")
1824       return RefSteps;
1825   }
1826
1827   // The attribute string may omit the size suffix ('f'/'d').
1828   std::string VTName = getReciprocalOpName(IsSqrt, VT);
1829   std::string VTNameNoSize = VTName;
1830   VTNameNoSize.pop_back();
1831
1832   for (StringRef RecipType : OverrideVector) {
1833     size_t RefPos;
1834     uint8_t RefSteps;
1835     if (!parseRefinementStep(RecipType, RefPos, RefSteps))
1836       continue;
1837
1838     RecipType = RecipType.substr(0, RefPos);
1839     if (RecipType.equals(VTName) || RecipType.equals(VTNameNoSize))
1840       return RefSteps;
1841   }
1842
1843   return TargetLoweringBase::ReciprocalEstimate::Unspecified;
1844 }
1845
1846 int TargetLoweringBase::getRecipEstimateSqrtEnabled(EVT VT,
1847                                                     MachineFunction &MF) const {
1848   return getOpEnabled(true, VT, getRecipEstimateForFunc(MF));
1849 }
1850
1851 int TargetLoweringBase::getRecipEstimateDivEnabled(EVT VT,
1852                                                    MachineFunction &MF) const {
1853   return getOpEnabled(false, VT, getRecipEstimateForFunc(MF));
1854 }
1855
1856 int TargetLoweringBase::getSqrtRefinementSteps(EVT VT,
1857                                                MachineFunction &MF) const {
1858   return getOpRefinementSteps(true, VT, getRecipEstimateForFunc(MF));
1859 }
1860
1861 int TargetLoweringBase::getDivRefinementSteps(EVT VT,
1862                                               MachineFunction &MF) const {
1863   return getOpRefinementSteps(false, VT, getRecipEstimateForFunc(MF));
1864 }
1865
1866 void TargetLoweringBase::finalizeLowering(MachineFunction &MF) const {
1867   MF.getRegInfo().freezeReservedRegs(MF);
1868 }