lib/Target/AMDGPU/AMDGPU.h

   1 //===-- AMDGPU.h - MachineFunction passes hw codegen --------------*- C++ -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 /// \file
   9 //===----------------------------------------------------------------------===//
  10
  11 #ifndef LLVM_LIB_TARGET_AMDGPU_AMDGPU_H
  12 #define LLVM_LIB_TARGET_AMDGPU_AMDGPU_H
  13
  14 #include "llvm/Target/TargetMachine.h"
  15
  16 namespace llvm {
  17
  18 class AMDGPUTargetMachine;
  19 class FunctionPass;
  20 class GCNTargetMachine;
  21 class ModulePass;
  22 class Pass;
  23 class Target;
  24 class TargetMachine;
  25 class PassRegistry;
  26 class Module;
  27
  28 // R600 Passes
  29 FunctionPass *createR600VectorRegMerger(TargetMachine &tm);
  30 FunctionPass *createR600ExpandSpecialInstrsPass(TargetMachine &tm);
  31 FunctionPass *createR600EmitClauseMarkers();
  32 FunctionPass *createR600ClauseMergePass(TargetMachine &tm);
  33 FunctionPass *createR600Packetizer(TargetMachine &tm);
  34 FunctionPass *createR600ControlFlowFinalizer(TargetMachine &tm);
  35 FunctionPass *createAMDGPUCFGStructurizerPass();
  36
  37 // SI Passes
  38 FunctionPass *createSITypeRewriter();
  39 FunctionPass *createSIAnnotateControlFlowPass();
  40 FunctionPass *createSIFoldOperandsPass();
  41 FunctionPass *createSIPeepholeSDWAPass();
  42 FunctionPass *createSILowerI1CopiesPass();
  43 FunctionPass *createSIShrinkInstructionsPass();
  44 FunctionPass *createSILoadStoreOptimizerPass(TargetMachine &tm);
  45 FunctionPass *createSIWholeQuadModePass();
  46 FunctionPass *createSIFixControlFlowLiveIntervalsPass();
  47 FunctionPass *createSIFixSGPRCopiesPass();
  48 FunctionPass *createSIDebuggerInsertNopsPass();
  49 FunctionPass *createSIInsertWaitsPass();
  50 FunctionPass *createAMDGPUCodeGenPreparePass(const GCNTargetMachine *TM = nullptr);
  51
  52 ModulePass *createAMDGPUAnnotateKernelFeaturesPass(const TargetMachine *TM = nullptr);
  53 void initializeAMDGPUAnnotateKernelFeaturesPass(PassRegistry &);
  54 extern char &AMDGPUAnnotateKernelFeaturesID;
  55
  56 ModulePass *createAMDGPULowerIntrinsicsPass();
  57 void initializeAMDGPULowerIntrinsicsPass(PassRegistry &);
  58 extern char &AMDGPULowerIntrinsicsID;
  59
  60 void initializeSIFoldOperandsPass(PassRegistry &);
  61 extern char &SIFoldOperandsID;
  62
  63 void initializeSIPeepholeSDWAPass(PassRegistry &);
  64 extern char &SIPeepholeSDWAID;
  65
  66 void initializeSIShrinkInstructionsPass(PassRegistry&);
  67 extern char &SIShrinkInstructionsID;
  68
  69 void initializeSIFixSGPRCopiesPass(PassRegistry &);
  70 extern char &SIFixSGPRCopiesID;
  71
  72 void initializeSIFixVGPRCopiesPass(PassRegistry &);
  73 extern char &SIFixVGPRCopiesID;
  74
  75 void initializeSILowerI1CopiesPass(PassRegistry &);
  76 extern char &SILowerI1CopiesID;
  77
  78 void initializeSILoadStoreOptimizerPass(PassRegistry &);
  79 extern char &SILoadStoreOptimizerID;
  80
  81 void initializeSIWholeQuadModePass(PassRegistry &);
  82 extern char &SIWholeQuadModeID;
  83
  84 void initializeSILowerControlFlowPass(PassRegistry &);
  85 extern char &SILowerControlFlowID;
  86
  87 void initializeSIInsertSkipsPass(PassRegistry &);
  88 extern char &SIInsertSkipsPassID;
  89
  90 void initializeSIOptimizeExecMaskingPass(PassRegistry &);
  91 extern char &SIOptimizeExecMaskingID;
  92
  93 // Passes common to R600 and SI
  94 FunctionPass *createAMDGPUPromoteAlloca(const TargetMachine *TM = nullptr);
  95 void initializeAMDGPUPromoteAllocaPass(PassRegistry&);
  96 extern char &AMDGPUPromoteAllocaID;
  97
  98 Pass *createAMDGPUStructurizeCFGPass();
  99 FunctionPass *createAMDGPUISelDag(TargetMachine &TM,
 100                                   CodeGenOpt::Level OptLevel);
 101 ModulePass *createAMDGPUAlwaysInlinePass();
 102 ModulePass *createAMDGPUOpenCLImageTypeLoweringPass();
 103 FunctionPass *createAMDGPUAnnotateUniformValues();
 104
 105 ModulePass* createAMDGPUUnifyMetadataPass();
 106 void initializeAMDGPUUnifyMetadataPass(PassRegistry&);
 107 extern char &AMDGPUUnifyMetadataID;
 108
 109 void initializeSIFixControlFlowLiveIntervalsPass(PassRegistry&);
 110 extern char &SIFixControlFlowLiveIntervalsID;
 111
 112 void initializeAMDGPUAnnotateUniformValuesPass(PassRegistry&);
 113 extern char &AMDGPUAnnotateUniformValuesPassID;
 114
 115 void initializeAMDGPUCodeGenPreparePass(PassRegistry&);
 116 extern char &AMDGPUCodeGenPrepareID;
 117
 118 void initializeSIAnnotateControlFlowPass(PassRegistry&);
 119 extern char &SIAnnotateControlFlowPassID;
 120
 121 void initializeSIDebuggerInsertNopsPass(PassRegistry&);
 122 extern char &SIDebuggerInsertNopsID;
 123
 124 void initializeSIInsertWaitsPass(PassRegistry&);
 125 extern char &SIInsertWaitsID;
 126
 127 void initializeAMDGPUUnifyDivergentExitNodesPass(PassRegistry&);
 128 extern char &AMDGPUUnifyDivergentExitNodesID;
 129
 130 ImmutablePass *createAMDGPUAAWrapperPass();
 131 void initializeAMDGPUAAWrapperPassPass(PassRegistry&);
 132
 133 Target &getTheAMDGPUTarget();
 134 Target &getTheGCNTarget();
 135
 136 namespace AMDGPU {
 137 enum TargetIndex {
 138   TI_CONSTDATA_START,
 139   TI_SCRATCH_RSRC_DWORD0,
 140   TI_SCRATCH_RSRC_DWORD1,
 141   TI_SCRATCH_RSRC_DWORD2,
 142   TI_SCRATCH_RSRC_DWORD3
 143 };
 144 }
 145
 146 } // End namespace llvm
 147
 148 /// OpenCL uses address spaces to differentiate between
 149 /// various memory regions on the hardware. On the CPU
 150 /// all of the address spaces point to the same memory,
 151 /// however on the GPU, each address space points to
 152 /// a separate piece of memory that is unique from other
 153 /// memory locations.
 154 struct AMDGPUAS {
 155   // The following address space values depend on the triple environment.
 156   unsigned PRIVATE_ADDRESS;  ///< Address space for private memory.
 157   unsigned CONSTANT_ADDRESS; ///< Address space for constant memory (VTX2)
 158   unsigned FLAT_ADDRESS;     ///< Address space for flat memory.
 159   unsigned REGION_ADDRESS;   ///< Address space for region memory.
 160
 161   // The maximum value for flat, generic, local, private, constant and region.
 162   const static unsigned MAX_COMMON_ADDRESS = 5;
 163
 164   const static unsigned GLOBAL_ADDRESS   = 1;  ///< Address space for global memory (RAT0, VTX0).
 165   const static unsigned LOCAL_ADDRESS    = 3;  ///< Address space for local memory.
 166   const static unsigned PARAM_D_ADDRESS  = 6;  ///< Address space for direct addressible parameter memory (CONST0)
 167   const static unsigned PARAM_I_ADDRESS  = 7;  ///< Address space for indirect addressible parameter memory (VTX1)
 168
 169   // Do not re-order the CONSTANT_BUFFER_* enums.  Several places depend on this
 170   // order to be able to dynamically index a constant buffer, for example:
 171   //
 172   // ConstantBufferAS = CONSTANT_BUFFER_0 + CBIdx
 173
 174   const static unsigned CONSTANT_BUFFER_0 = 8;
 175   const static unsigned CONSTANT_BUFFER_1 = 9;
 176   const static unsigned CONSTANT_BUFFER_2 = 10;
 177   const static unsigned CONSTANT_BUFFER_3 = 11;
 178   const static unsigned CONSTANT_BUFFER_4 = 12;
 179   const static unsigned CONSTANT_BUFFER_5 = 13;
 180   const static unsigned CONSTANT_BUFFER_6 = 14;
 181   const static unsigned CONSTANT_BUFFER_7 = 15;
 182   const static unsigned CONSTANT_BUFFER_8 = 16;
 183   const static unsigned CONSTANT_BUFFER_9 = 17;
 184   const static unsigned CONSTANT_BUFFER_10 = 18;
 185   const static unsigned CONSTANT_BUFFER_11 = 19;
 186   const static unsigned CONSTANT_BUFFER_12 = 20;
 187   const static unsigned CONSTANT_BUFFER_13 = 21;
 188   const static unsigned CONSTANT_BUFFER_14 = 22;
 189   const static unsigned CONSTANT_BUFFER_15 = 23;
 190
 191   // Some places use this if the address space can't be determined.
 192   const static unsigned UNKNOWN_ADDRESS_SPACE = ~0u;
 193 };
 194
 195 namespace llvm {
 196 namespace AMDGPU {
 197 AMDGPUAS getAMDGPUAS(const Module &M);
 198 AMDGPUAS getAMDGPUAS(const TargetMachine &TM);
 199 AMDGPUAS getAMDGPUAS(Triple T);
 200 } // namespace AMDGPU
 201 } // namespace llvm
 202
 203 #endif