lib/Target/ARC/ARCRegisterInfo.cpp

   1 //===- ARCRegisterInfo.cpp - ARC Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the ARC implementation of the MRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARCRegisterInfo.h"
  15 #include "ARC.h"
  16 #include "ARCInstrInfo.h"
  17 #include "ARCMachineFunctionInfo.h"
  18 #include "ARCSubtarget.h"
  19 #include "llvm/ADT/BitVector.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineFunction.h"
  22 #include "llvm/CodeGen/MachineInstrBuilder.h"
  23 #include "llvm/CodeGen/MachineModuleInfo.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/RegisterScavenging.h"
  26 #include "llvm/IR/Function.h"
  27 #include "llvm/Support/Debug.h"
  28 #include "llvm/Target/TargetFrameLowering.h"
  29 #include "llvm/Target/TargetMachine.h"
  30 #include "llvm/Target/TargetOptions.h"
  31
  32 using namespace llvm;
  33
  34 #define DEBUG_TYPE "arc-reg-info"
  35
  36 #define GET_REGINFO_TARGET_DESC
  37 #include "ARCGenRegisterInfo.inc"
  38
  39 static void ReplaceFrameIndex(MachineBasicBlock::iterator II,
  40                               const ARCInstrInfo &TII, unsigned Reg,
  41                               unsigned FrameReg, int Offset, int StackSize,
  42                               int ObjSize, RegScavenger *RS, int SPAdj) {
  43   assert(RS && "Need register scavenger.");
  44   MachineInstr &MI = *II;
  45   MachineBasicBlock &MBB = *MI.getParent();
  46   DebugLoc dl = MI.getDebugLoc();
  47   unsigned BaseReg = FrameReg;
  48   unsigned KillState = 0;
  49   if (MI.getOpcode() == ARC::LD_rs9 && (Offset >= 256 || Offset < -256)) {
  50     // Loads can always be reached with LD_rlimm.
  51     BuildMI(MBB, II, dl, TII.get(ARC::LD_rlimm), Reg)
  52         .addReg(BaseReg)
  53         .addImm(Offset)
  54         .addMemOperand(*MI.memoperands_begin());
  55     MBB.erase(II);
  56     return;
  57   }
  58
  59   if (MI.getOpcode() != ARC::GETFI && (Offset >= 256 || Offset < -256)) {
  60     // We need to use a scratch register to reach the far-away frame indexes.
  61     BaseReg = RS->FindUnusedReg(&ARC::GPR32RegClass);
  62     if (!BaseReg) {
  63       // We can be sure that the scavenged-register slot is within the range
  64       // of the load offset.
  65       const TargetRegisterInfo *TRI =
  66           MBB.getParent()->getSubtarget().getRegisterInfo();
  67       BaseReg = RS->scavengeRegister(&ARC::GPR32RegClass, II, SPAdj);
  68       assert(BaseReg && "Register scavenging failed.");
  69       DEBUG(dbgs() << "Scavenged register " << PrintReg(BaseReg, TRI)
  70                    << " for FrameReg=" << PrintReg(FrameReg, TRI)
  71                    << "+Offset=" << Offset << "\n");
  72       (void)TRI;
  73       RS->setRegUsed(BaseReg);
  74     }
  75     unsigned AddOpc = isUInt<6>(Offset) ? ARC::ADD_rru6 : ARC::ADD_rrlimm;
  76     BuildMI(MBB, II, dl, TII.get(AddOpc))
  77         .addReg(BaseReg, RegState::Define)
  78         .addReg(FrameReg)
  79         .addImm(Offset);
  80     Offset = 0;
  81     KillState = RegState::Kill;
  82   }
  83   switch (MI.getOpcode()) {
  84   case ARC::LD_rs9:
  85     assert((Offset % 4 == 0) && "LD needs 4 byte alignment.");
  86   case ARC::LDH_rs9:
  87   case ARC::LDH_X_rs9:
  88     assert((Offset % 2 == 0) && "LDH needs 2 byte alignment.");
  89   case ARC::LDB_rs9:
  90   case ARC::LDB_X_rs9:
  91     DEBUG(dbgs() << "Building LDFI\n");
  92     BuildMI(MBB, II, dl, TII.get(MI.getOpcode()), Reg)
  93         .addReg(BaseReg, KillState)
  94         .addImm(Offset)
  95         .addMemOperand(*MI.memoperands_begin());
  96     break;
  97   case ARC::ST_rs9:
  98     assert((Offset % 4 == 0) && "ST needs 4 byte alignment.");
  99   case ARC::STH_rs9:
 100     assert((Offset % 2 == 0) && "STH needs 2 byte alignment.");
 101   case ARC::STB_rs9:
 102     DEBUG(dbgs() << "Building STFI\n");
 103     BuildMI(MBB, II, dl, TII.get(MI.getOpcode()))
 104         .addReg(Reg, getKillRegState(MI.getOperand(0).isKill()))
 105         .addReg(BaseReg, KillState)
 106         .addImm(Offset)
 107         .addMemOperand(*MI.memoperands_begin());
 108     break;
 109   case ARC::GETFI:
 110     DEBUG(dbgs() << "Building GETFI\n");
 111     BuildMI(MBB, II, dl,
 112             TII.get(isUInt<6>(Offset) ? ARC::ADD_rru6 : ARC::ADD_rrlimm))
 113         .addReg(Reg, RegState::Define)
 114         .addReg(FrameReg)
 115         .addImm(Offset);
 116     break;
 117   default:
 118     llvm_unreachable("Unhandled opcode.");
 119   }
 120
 121   // Erase old instruction.
 122   MBB.erase(II);
 123 }
 124
 125 ARCRegisterInfo::ARCRegisterInfo() : ARCGenRegisterInfo(ARC::BLINK) {}
 126
 127 bool ARCRegisterInfo::needsFrameMoves(const MachineFunction &MF) {
 128   return MF.getMMI().hasDebugInfo() ||
 129          MF.getFunction()->needsUnwindTableEntry();
 130 }
 131
 132 const MCPhysReg *
 133 ARCRegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 134   return CSR_ARC_SaveList;
 135 }
 136
 137 BitVector ARCRegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 138   BitVector Reserved(getNumRegs());
 139
 140   Reserved.set(ARC::ILINK);
 141   Reserved.set(ARC::SP);
 142   Reserved.set(ARC::GP);
 143   Reserved.set(ARC::R25);
 144   Reserved.set(ARC::BLINK);
 145   Reserved.set(ARC::FP);
 146   return Reserved;
 147 }
 148
 149 bool ARCRegisterInfo::requiresRegisterScavenging(
 150     const MachineFunction &MF) const {
 151   return true;
 152 }
 153
 154 bool ARCRegisterInfo::trackLivenessAfterRegAlloc(
 155     const MachineFunction &MF) const {
 156   return true;
 157 }
 158
 159 bool ARCRegisterInfo::useFPForScavengingIndex(const MachineFunction &MF) const {
 160   return true;
 161 }
 162
 163 void ARCRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 164                                           int SPAdj, unsigned FIOperandNum,
 165                                           RegScavenger *RS) const {
 166   assert(SPAdj == 0 && "Unexpected");
 167   MachineInstr &MI = *II;
 168   MachineOperand &FrameOp = MI.getOperand(FIOperandNum);
 169   int FrameIndex = FrameOp.getIndex();
 170
 171   MachineFunction &MF = *MI.getParent()->getParent();
 172   const ARCInstrInfo &TII = *MF.getSubtarget<ARCSubtarget>().getInstrInfo();
 173   const ARCFrameLowering *TFI = getFrameLowering(MF);
 174   int Offset = MF.getFrameInfo().getObjectOffset(FrameIndex);
 175   int ObjSize = MF.getFrameInfo().getObjectSize(FrameIndex);
 176   int StackSize = MF.getFrameInfo().getStackSize();
 177   int LocalFrameSize = MF.getFrameInfo().getLocalFrameSize();
 178
 179   DEBUG(dbgs() << "\nFunction         : " << MF.getName() << "\n");
 180   DEBUG(dbgs() << "<--------->\n");
 181   DEBUG(dbgs() << MI << "\n");
 182   DEBUG(dbgs() << "FrameIndex         : " << FrameIndex << "\n");
 183   DEBUG(dbgs() << "ObjSize            : " << ObjSize << "\n");
 184   DEBUG(dbgs() << "FrameOffset        : " << Offset << "\n");
 185   DEBUG(dbgs() << "StackSize          : " << StackSize << "\n");
 186   DEBUG(dbgs() << "LocalFrameSize     : " << LocalFrameSize << "\n");
 187   (void)LocalFrameSize;
 188
 189   // Special handling of DBG_VALUE instructions.
 190   if (MI.isDebugValue()) {
 191     unsigned FrameReg = getFrameRegister(MF);
 192     MI.getOperand(FIOperandNum).ChangeToRegister(FrameReg, false /*isDef*/);
 193     MI.getOperand(FIOperandNum + 1).ChangeToImmediate(Offset);
 194     return;
 195   }
 196
 197   // fold constant into offset.
 198   Offset += MI.getOperand(FIOperandNum + 1).getImm();
 199
 200   // TODO: assert based on the load type:
 201   // ldb needs no alignment,
 202   // ldh needs 2 byte alignment
 203   // ld needs 4 byte alignment
 204   DEBUG(dbgs() << "Offset             : " << Offset << "\n"
 205                << "<--------->\n");
 206
 207   unsigned Reg = MI.getOperand(0).getReg();
 208   assert(ARC::GPR32RegClass.contains(Reg) && "Unexpected register operand");
 209
 210   if (!TFI->hasFP(MF)) {
 211     Offset = StackSize + Offset;
 212     if (FrameIndex >= 0)
 213       assert((Offset >= 0 && Offset < StackSize) && "SP Offset not in bounds.");
 214   } else {
 215     if (FrameIndex >= 0) {
 216       assert((Offset < 0 && -Offset <= StackSize) &&
 217              "FP Offset not in bounds.");
 218     }
 219   }
 220   ReplaceFrameIndex(II, TII, Reg, getFrameRegister(MF), Offset, StackSize,
 221                     ObjSize, RS, SPAdj);
 222 }
 223
 224 unsigned ARCRegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 225   const ARCFrameLowering *TFI = getFrameLowering(MF);
 226   return TFI->hasFP(MF) ? ARC::FP : ARC::SP;
 227 }
 228
 229 const uint32_t *
 230 ARCRegisterInfo::getCallPreservedMask(const MachineFunction &MF,
 231                                       CallingConv::ID CC) const {
 232   return CSR_ARC_RegMask;
 233 }