lib/Target/ARM/ARMCodeEmitter.cpp

   1 //===-- ARM/ARMCodeEmitter.cpp - Convert ARM code to machine code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the pass that transforms the ARM machine instructions into
  11 // relocatable machine code.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "jit"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMInstrInfo.h"
  20 #include "ARMRelocations.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/PassManager.h"
  27 #include "llvm/CodeGen/JITCodeEmitter.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFunctionPass.h"
  30 #include "llvm/CodeGen/MachineInstr.h"
  31 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/Passes.h"
  34 #include "llvm/ADT/Statistic.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #ifndef NDEBUG
  39 #include <iomanip>
  40 #endif
  41 using namespace llvm;
  42
  43 STATISTIC(NumEmitted, "Number of machine instructions emitted");
  44
  45 namespace {
  46
  47   class ARMCodeEmitter : public MachineFunctionPass {
  48     ARMJITInfo                *JTI;
  49     const ARMInstrInfo        *II;
  50     const TargetData          *TD;
  51     const ARMSubtarget        *Subtarget;
  52     TargetMachine             &TM;
  53     JITCodeEmitter            &MCE;
  54     MachineModuleInfo *MMI;
  55     const std::vector<MachineConstantPoolEntry> *MCPEs;
  56     const std::vector<MachineJumpTableEntry> *MJTEs;
  57     bool IsPIC;
  58     bool IsThumb;
  59
  60     void getAnalysisUsage(AnalysisUsage &AU) const {
  61       AU.addRequired<MachineModuleInfo>();
  62       MachineFunctionPass::getAnalysisUsage(AU);
  63     }
  64
  65     static char ID;
  66   public:
  67     ARMCodeEmitter(TargetMachine &tm, JITCodeEmitter &mce)
  68       : MachineFunctionPass(ID), JTI(0),
  69         II((const ARMInstrInfo *)tm.getInstrInfo()),
  70         TD(tm.getTargetData()), TM(tm),
  71         MCE(mce), MCPEs(0), MJTEs(0),
  72         IsPIC(TM.getRelocationModel() == Reloc::PIC_), IsThumb(false) {}
  73
  74     /// getBinaryCodeForInstr - This function, generated by the
  75     /// CodeEmitterGenerator using TableGen, produces the binary encoding for
  76     /// machine instructions.
  77     unsigned getBinaryCodeForInstr(const MachineInstr &MI) const;
  78
  79     bool runOnMachineFunction(MachineFunction &MF);
  80
  81     virtual const char *getPassName() const {
  82       return "ARM Machine Code Emitter";
  83     }
  84
  85     void emitInstruction(const MachineInstr &MI);
  86
  87   private:
  88
  89     void emitWordLE(unsigned Binary);
  90     void emitDWordLE(uint64_t Binary);
  91     void emitConstPoolInstruction(const MachineInstr &MI);
  92     void emitMOVi32immInstruction(const MachineInstr &MI);
  93     void emitMOVi2piecesInstruction(const MachineInstr &MI);
  94     void emitLEApcrelJTInstruction(const MachineInstr &MI);
  95     void emitPseudoMoveInstruction(const MachineInstr &MI);
  96     void addPCLabel(unsigned LabelID);
  97     void emitPseudoInstruction(const MachineInstr &MI);
  98     unsigned getMachineSoRegOpValue(const MachineInstr &MI,
  99                                     const TargetInstrDesc &TID,
 100                                     const MachineOperand &MO,
 101                                     unsigned OpIdx);
 102
 103     unsigned getMachineSoImmOpValue(unsigned SoImm);
 104     unsigned getAddrModeSBit(const MachineInstr &MI,
 105                              const TargetInstrDesc &TID) const;
 106
 107     void emitDataProcessingInstruction(const MachineInstr &MI,
 108                                        unsigned ImplicitRd = 0,
 109                                        unsigned ImplicitRn = 0);
 110
 111     void emitLoadStoreInstruction(const MachineInstr &MI,
 112                                   unsigned ImplicitRd = 0,
 113                                   unsigned ImplicitRn = 0);
 114
 115     void emitMiscLoadStoreInstruction(const MachineInstr &MI,
 116                                       unsigned ImplicitRn = 0);
 117
 118     void emitLoadStoreMultipleInstruction(const MachineInstr &MI);
 119
 120     void emitMulFrmInstruction(const MachineInstr &MI);
 121
 122     void emitExtendInstruction(const MachineInstr &MI);
 123
 124     void emitMiscArithInstruction(const MachineInstr &MI);
 125
 126     void emitSaturateInstruction(const MachineInstr &MI);
 127
 128     void emitBranchInstruction(const MachineInstr &MI);
 129
 130     void emitInlineJumpTable(unsigned JTIndex);
 131
 132     void emitMiscBranchInstruction(const MachineInstr &MI);
 133
 134     void emitVFPArithInstruction(const MachineInstr &MI);
 135
 136     void emitVFPConversionInstruction(const MachineInstr &MI);
 137
 138     void emitVFPLoadStoreInstruction(const MachineInstr &MI);
 139
 140     void emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI);
 141
 142     void emitNEONLaneInstruction(const MachineInstr &MI);
 143     void emitNEONDupInstruction(const MachineInstr &MI);
 144     void emitNEON1RegModImmInstruction(const MachineInstr &MI);
 145     void emitNEON2RegInstruction(const MachineInstr &MI);
 146     void emitNEON3RegInstruction(const MachineInstr &MI);
 147
 148     /// getMachineOpValue - Return binary encoding of operand. If the machine
 149     /// operand requires relocation, record the relocation and return zero.
 150     unsigned getMachineOpValue(const MachineInstr &MI,
 151                                const MachineOperand &MO) const;
 152     unsigned getMachineOpValue(const MachineInstr &MI, unsigned OpIdx) const {
 153       return getMachineOpValue(MI, MI.getOperand(OpIdx));
 154     }
 155
 156     // FIXME: The legacy JIT ARMCodeEmitter doesn't rely on the the
 157     //  TableGen'erated getBinaryCodeForInstr() function to encode any
 158     //  operand values, instead querying getMachineOpValue() directly for
 159     //  each operand it needs to encode. Thus, any of the new encoder
 160     //  helper functions can simply return 0 as the values the return
 161     //  are already handled elsewhere. They are placeholders to allow this
 162     //  encoder to continue to function until the MC encoder is sufficiently
 163     //  far along that this one can be eliminated entirely.
 164     unsigned NEONThumb2DataIPostEncoder(const MachineInstr &MI, unsigned Val)
 165       const { return 0; }
 166     unsigned NEONThumb2LoadStorePostEncoder(const MachineInstr &MI,unsigned Val)
 167       const { return 0; }
 168     unsigned NEONThumb2DupPostEncoder(const MachineInstr &MI,unsigned Val)
 169       const { return 0; }
 170     unsigned VFPThumb2PostEncoder(const MachineInstr&MI, unsigned Val)
 171       const { return 0; }
 172     unsigned getAdrLabelOpValue(const MachineInstr &MI, unsigned Op)
 173       const { return 0; }
 174     unsigned getThumbBLTargetOpValue(const MachineInstr &MI, unsigned Op)
 175       const { return 0; }
 176     unsigned getThumbBLXTargetOpValue(const MachineInstr &MI, unsigned Op)
 177       const { return 0; }
 178     unsigned getThumbBRTargetOpValue(const MachineInstr &MI, unsigned Op)
 179       const { return 0; }
 180     unsigned getThumbBCCTargetOpValue(const MachineInstr &MI, unsigned Op)
 181       const { return 0; }
 182     unsigned getThumbCBTargetOpValue(const MachineInstr &MI, unsigned Op)
 183       const { return 0; }
 184     unsigned getBranchTargetOpValue(const MachineInstr &MI, unsigned Op)
 185       const { return 0; }
 186     unsigned getUnconditionalBranchTargetOpValue(const MachineInstr &MI,
 187       unsigned Op) const { return 0; }
 188     unsigned getCCOutOpValue(const MachineInstr &MI, unsigned Op)
 189       const { return 0; }
 190     unsigned getSOImmOpValue(const MachineInstr &MI, unsigned Op)
 191       const { return 0; }
 192     unsigned getT2SOImmOpValue(const MachineInstr &MI, unsigned Op)
 193       const { return 0; }
 194     unsigned getSORegOpValue(const MachineInstr &MI, unsigned Op)
 195       const { return 0; }
 196     unsigned getThumbAddrModeRegRegOpValue(const MachineInstr &MI, unsigned Op)
 197       const { return 0; }
 198     unsigned getT2AddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 199       const { return 0; }
 200     unsigned getT2AddrModeImm8OpValue(const MachineInstr &MI, unsigned Op)
 201       const { return 0; }
 202     unsigned getT2AddrModeImm8s4OpValue(const MachineInstr &MI, unsigned Op)
 203       const { return 0; }
 204     unsigned getT2AddrModeImm8OffsetOpValue(const MachineInstr &MI, unsigned Op)
 205       const { return 0; }
 206     unsigned getT2AddrModeImm12OffsetOpValue(const MachineInstr &MI,unsigned Op)
 207       const { return 0; }
 208     unsigned getT2AddrModeSORegOpValue(const MachineInstr &MI, unsigned Op)
 209       const { return 0; }
 210     unsigned getT2SORegOpValue(const MachineInstr &MI, unsigned Op)
 211       const { return 0; }
 212     unsigned getRotImmOpValue(const MachineInstr &MI, unsigned Op)
 213       const { return 0; }
 214     unsigned getImmMinusOneOpValue(const MachineInstr &MI, unsigned Op)
 215       const { return 0; }
 216     unsigned getT2AdrLabelOpValue(const MachineInstr &MI, unsigned Op)
 217       const { return 0; }
 218     unsigned getAddrMode6AddressOpValue(const MachineInstr &MI, unsigned Op)
 219       const { return 0; }
 220     unsigned getAddrMode6DupAddressOpValue(const MachineInstr &MI, unsigned Op)
 221       const { return 0; }
 222     unsigned getAddrMode6OffsetOpValue(const MachineInstr &MI, unsigned Op)
 223       const { return 0; }
 224     unsigned getBitfieldInvertedMaskOpValue(const MachineInstr &MI,
 225                                             unsigned Op) const { return 0; }
 226     uint32_t getLdStmModeOpValue(const MachineInstr &MI, unsigned OpIdx)
 227       const {return 0; }
 228     uint32_t getLdStSORegOpValue(const MachineInstr &MI, unsigned OpIdx)
 229       const { return 0; }
 230
 231     unsigned getAddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 232       const {
 233       // {17-13} = reg
 234       // {12}    = (U)nsigned (add == '1', sub == '0')
 235       // {11-0}  = imm12
 236       const MachineOperand &MO  = MI.getOperand(Op);
 237       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 238       if (!MO.isReg()) {
 239         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 240         return 0;
 241       }
 242       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 243       int32_t Imm12 = MO1.getImm();
 244       uint32_t Binary;
 245       Binary = Imm12 & 0xfff;
 246       if (Imm12 >= 0)
 247         Binary |= (1 << 12);
 248       Binary |= (Reg << 13);
 249       return Binary;
 250     }
 251
 252     unsigned getMovtImmOpValue(const MachineInstr &MI, unsigned Op) const {
 253       return 0;
 254     }
 255
 256     uint32_t getAddrMode2OpValue(const MachineInstr &MI, unsigned OpIdx)
 257       const { return 0;}
 258     uint32_t getAddrMode2OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 259       const { return 0;}
 260     uint32_t getAddrMode3OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 261       const { return 0;}
 262     uint32_t getAddrMode3OpValue(const MachineInstr &MI, unsigned Op)
 263       const { return 0; }
 264     uint32_t getAddrModeThumbSPOpValue(const MachineInstr &MI, unsigned Op)
 265       const { return 0; }
 266     uint32_t getAddrModeSOpValue(const MachineInstr &MI, unsigned Op)
 267       const { return 0; }
 268     uint32_t getAddrModeISOpValue(const MachineInstr &MI, unsigned Op)
 269       const { return 0; }
 270     uint32_t getAddrModePCOpValue(const MachineInstr &MI, unsigned Op)
 271       const { return 0; }
 272     uint32_t getAddrMode5OpValue(const MachineInstr &MI, unsigned Op) const {
 273       // {17-13} = reg
 274       // {12}    = (U)nsigned (add == '1', sub == '0')
 275       // {11-0}  = imm12
 276       const MachineOperand &MO  = MI.getOperand(Op);
 277       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 278       if (!MO.isReg()) {
 279         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 280         return 0;
 281       }
 282       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 283       int32_t Imm12 = MO1.getImm();
 284
 285       // Special value for #-0
 286       if (Imm12 == INT32_MIN)
 287         Imm12 = 0;
 288
 289       // Immediate is always encoded as positive. The 'U' bit controls add vs
 290       // sub.
 291       bool isAdd = true;
 292       if (Imm12 < 0) {
 293         Imm12 = -Imm12;
 294         isAdd = false;
 295       }
 296
 297       uint32_t Binary = Imm12 & 0xfff;
 298       if (isAdd)
 299         Binary |= (1 << 12);
 300       Binary |= (Reg << 13);
 301       return Binary;
 302     }
 303     unsigned getNEONVcvtImm32OpValue(const MachineInstr &MI, unsigned Op)
 304       const { return 0; }
 305
 306     unsigned getRegisterListOpValue(const MachineInstr &MI, unsigned Op)
 307       const { return 0; }
 308
 309     /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 310     /// machine operand requires relocation, record the relocation and return
 311     /// zero.
 312     unsigned getMovi32Value(const MachineInstr &MI,const MachineOperand &MO,
 313                             unsigned Reloc);
 314
 315     /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 316     ///
 317     unsigned getShiftOp(unsigned Imm) const ;
 318
 319     /// Routines that handle operands which add machine relocations which are
 320     /// fixed up by the relocation stage.
 321     void emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 322                            bool MayNeedFarStub,  bool Indirect,
 323                            intptr_t ACPV = 0) const;
 324     void emitExternalSymbolAddress(const char *ES, unsigned Reloc) const;
 325     void emitConstPoolAddress(unsigned CPI, unsigned Reloc) const;
 326     void emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const;
 327     void emitMachineBasicBlock(MachineBasicBlock *BB, unsigned Reloc,
 328                                intptr_t JTBase = 0) const;
 329   };
 330 }
 331
 332 char ARMCodeEmitter::ID = 0;
 333
 334 /// createARMJITCodeEmitterPass - Return a pass that emits the collected ARM
 335 /// code to the specified MCE object.
 336 FunctionPass *llvm::createARMJITCodeEmitterPass(ARMBaseTargetMachine &TM,
 337                                                 JITCodeEmitter &JCE) {
 338   return new ARMCodeEmitter(TM, JCE);
 339 }
 340
 341 bool ARMCodeEmitter::runOnMachineFunction(MachineFunction &MF) {
 342   assert((MF.getTarget().getRelocationModel() != Reloc::Default ||
 343           MF.getTarget().getRelocationModel() != Reloc::Static) &&
 344          "JIT relocation model must be set to static or default!");
 345   JTI = ((ARMTargetMachine &)MF.getTarget()).getJITInfo();
 346   II = ((const ARMTargetMachine &)MF.getTarget()).getInstrInfo();
 347   TD = ((const ARMTargetMachine &)MF.getTarget()).getTargetData();
 348   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 349   MCPEs = &MF.getConstantPool()->getConstants();
 350   MJTEs = 0;
 351   if (MF.getJumpTableInfo()) MJTEs = &MF.getJumpTableInfo()->getJumpTables();
 352   IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 353   IsThumb = MF.getInfo<ARMFunctionInfo>()->isThumbFunction();
 354   JTI->Initialize(MF, IsPIC);
 355   MMI = &getAnalysis<MachineModuleInfo>();
 356   MCE.setModuleInfo(MMI);
 357
 358   do {
 359     DEBUG(errs() << "JITTing function '"
 360           << MF.getFunction()->getName() << "'\n");
 361     MCE.startFunction(MF);
 362     for (MachineFunction::iterator MBB = MF.begin(), E = MF.end();
 363          MBB != E; ++MBB) {
 364       MCE.StartMachineBasicBlock(MBB);
 365       for (MachineBasicBlock::const_iterator I = MBB->begin(), E = MBB->end();
 366            I != E; ++I)
 367         emitInstruction(*I);
 368     }
 369   } while (MCE.finishFunction(MF));
 370
 371   return false;
 372 }
 373
 374 /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 375 ///
 376 unsigned ARMCodeEmitter::getShiftOp(unsigned Imm) const {
 377   switch (ARM_AM::getAM2ShiftOpc(Imm)) {
 378   default: llvm_unreachable("Unknown shift opc!");
 379   case ARM_AM::asr: return 2;
 380   case ARM_AM::lsl: return 0;
 381   case ARM_AM::lsr: return 1;
 382   case ARM_AM::ror:
 383   case ARM_AM::rrx: return 3;
 384   }
 385   return 0;
 386 }
 387
 388 /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 389 /// machine operand requires relocation, record the relocation and return zero.
 390 unsigned ARMCodeEmitter::getMovi32Value(const MachineInstr &MI,
 391                                         const MachineOperand &MO,
 392                                         unsigned Reloc) {
 393   assert(((Reloc == ARM::reloc_arm_movt) || (Reloc == ARM::reloc_arm_movw))
 394       && "Relocation to this function should be for movt or movw");
 395
 396   if (MO.isImm())
 397     return static_cast<unsigned>(MO.getImm());
 398   else if (MO.isGlobal())
 399     emitGlobalAddress(MO.getGlobal(), Reloc, true, false);
 400   else if (MO.isSymbol())
 401     emitExternalSymbolAddress(MO.getSymbolName(), Reloc);
 402   else if (MO.isMBB())
 403     emitMachineBasicBlock(MO.getMBB(), Reloc);
 404   else {
 405 #ifndef NDEBUG
 406     errs() << MO;
 407 #endif
 408     llvm_unreachable("Unsupported operand type for movw/movt");
 409   }
 410   return 0;
 411 }
 412
 413 /// getMachineOpValue - Return binary encoding of operand. If the machine
 414 /// operand requires relocation, record the relocation and return zero.
 415 unsigned ARMCodeEmitter::getMachineOpValue(const MachineInstr &MI,
 416                                            const MachineOperand &MO) const {
 417   if (MO.isReg())
 418     return getARMRegisterNumbering(MO.getReg());
 419   else if (MO.isImm())
 420     return static_cast<unsigned>(MO.getImm());
 421   else if (MO.isGlobal())
 422     emitGlobalAddress(MO.getGlobal(), ARM::reloc_arm_branch, true, false);
 423   else if (MO.isSymbol())
 424     emitExternalSymbolAddress(MO.getSymbolName(), ARM::reloc_arm_branch);
 425   else if (MO.isCPI()) {
 426     const TargetInstrDesc &TID = MI.getDesc();
 427     // For VFP load, the immediate offset is multiplied by 4.
 428     unsigned Reloc =  ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPLdStFrm)
 429       ? ARM::reloc_arm_vfp_cp_entry : ARM::reloc_arm_cp_entry;
 430     emitConstPoolAddress(MO.getIndex(), Reloc);
 431   } else if (MO.isJTI())
 432     emitJumpTableAddress(MO.getIndex(), ARM::reloc_arm_relative);
 433   else if (MO.isMBB())
 434     emitMachineBasicBlock(MO.getMBB(), ARM::reloc_arm_branch);
 435   else
 436     llvm_unreachable("Unable to encode MachineOperand!");
 437   return 0;
 438 }
 439
 440 /// emitGlobalAddress - Emit the specified address to the code stream.
 441 ///
 442 void ARMCodeEmitter::emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 443                                        bool MayNeedFarStub, bool Indirect,
 444                                        intptr_t ACPV) const {
 445   MachineRelocation MR = Indirect
 446     ? MachineRelocation::getIndirectSymbol(MCE.getCurrentPCOffset(), Reloc,
 447                                            const_cast<GlobalValue *>(GV),
 448                                            ACPV, MayNeedFarStub)
 449     : MachineRelocation::getGV(MCE.getCurrentPCOffset(), Reloc,
 450                                const_cast<GlobalValue *>(GV), ACPV,
 451                                MayNeedFarStub);
 452   MCE.addRelocation(MR);
 453 }
 454
 455 /// emitExternalSymbolAddress - Arrange for the address of an external symbol to
 456 /// be emitted to the current location in the function, and allow it to be PC
 457 /// relative.
 458 void ARMCodeEmitter::
 459 emitExternalSymbolAddress(const char *ES, unsigned Reloc) const {
 460   MCE.addRelocation(MachineRelocation::getExtSym(MCE.getCurrentPCOffset(),
 461                                                  Reloc, ES));
 462 }
 463
 464 /// emitConstPoolAddress - Arrange for the address of an constant pool
 465 /// to be emitted to the current location in the function, and allow it to be PC
 466 /// relative.
 467 void ARMCodeEmitter::emitConstPoolAddress(unsigned CPI, unsigned Reloc) const {
 468   // Tell JIT emitter we'll resolve the address.
 469   MCE.addRelocation(MachineRelocation::getConstPool(MCE.getCurrentPCOffset(),
 470                                                     Reloc, CPI, 0, true));
 471 }
 472
 473 /// emitJumpTableAddress - Arrange for the address of a jump table to
 474 /// be emitted to the current location in the function, and allow it to be PC
 475 /// relative.
 476 void ARMCodeEmitter::
 477 emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const {
 478   MCE.addRelocation(MachineRelocation::getJumpTable(MCE.getCurrentPCOffset(),
 479                                                     Reloc, JTIndex, 0, true));
 480 }
 481
 482 /// emitMachineBasicBlock - Emit the specified address basic block.
 483 void ARMCodeEmitter::emitMachineBasicBlock(MachineBasicBlock *BB,
 484                                            unsigned Reloc,
 485                                            intptr_t JTBase) const {
 486   MCE.addRelocation(MachineRelocation::getBB(MCE.getCurrentPCOffset(),
 487                                              Reloc, BB, JTBase));
 488 }
 489
 490 void ARMCodeEmitter::emitWordLE(unsigned Binary) {
 491   DEBUG(errs() << "  0x";
 492         errs().write_hex(Binary) << "\n");
 493   MCE.emitWordLE(Binary);
 494 }
 495
 496 void ARMCodeEmitter::emitDWordLE(uint64_t Binary) {
 497   DEBUG(errs() << "  0x";
 498         errs().write_hex(Binary) << "\n");
 499   MCE.emitDWordLE(Binary);
 500 }
 501
 502 void ARMCodeEmitter::emitInstruction(const MachineInstr &MI) {
 503   DEBUG(errs() << "JIT: " << (void*)MCE.getCurrentPCValue() << ":\t" << MI);
 504
 505   MCE.processDebugLoc(MI.getDebugLoc(), true);
 506
 507   ++NumEmitted;  // Keep track of the # of mi's emitted
 508   switch (MI.getDesc().TSFlags & ARMII::FormMask) {
 509   default: {
 510     llvm_unreachable("Unhandled instruction encoding format!");
 511     break;
 512   }
 513   case ARMII::MiscFrm:
 514     if (MI.getOpcode() == ARM::LEApcrelJT) {
 515       // Materialize jumptable address.
 516       emitLEApcrelJTInstruction(MI);
 517       break;
 518     }
 519     llvm_unreachable("Unhandled instruction encoding!");
 520     break;
 521   case ARMII::Pseudo:
 522     emitPseudoInstruction(MI);
 523     break;
 524   case ARMII::DPFrm:
 525   case ARMII::DPSoRegFrm:
 526     emitDataProcessingInstruction(MI);
 527     break;
 528   case ARMII::LdFrm:
 529   case ARMII::StFrm:
 530     emitLoadStoreInstruction(MI);
 531     break;
 532   case ARMII::LdMiscFrm:
 533   case ARMII::StMiscFrm:
 534     emitMiscLoadStoreInstruction(MI);
 535     break;
 536   case ARMII::LdStMulFrm:
 537     emitLoadStoreMultipleInstruction(MI);
 538     break;
 539   case ARMII::MulFrm:
 540     emitMulFrmInstruction(MI);
 541     break;
 542   case ARMII::ExtFrm:
 543     emitExtendInstruction(MI);
 544     break;
 545   case ARMII::ArithMiscFrm:
 546     emitMiscArithInstruction(MI);
 547     break;
 548   case ARMII::SatFrm:
 549     emitSaturateInstruction(MI);
 550     break;
 551   case ARMII::BrFrm:
 552     emitBranchInstruction(MI);
 553     break;
 554   case ARMII::BrMiscFrm:
 555     emitMiscBranchInstruction(MI);
 556     break;
 557   // VFP instructions.
 558   case ARMII::VFPUnaryFrm:
 559   case ARMII::VFPBinaryFrm:
 560     emitVFPArithInstruction(MI);
 561     break;
 562   case ARMII::VFPConv1Frm:
 563   case ARMII::VFPConv2Frm:
 564   case ARMII::VFPConv3Frm:
 565   case ARMII::VFPConv4Frm:
 566   case ARMII::VFPConv5Frm:
 567     emitVFPConversionInstruction(MI);
 568     break;
 569   case ARMII::VFPLdStFrm:
 570     emitVFPLoadStoreInstruction(MI);
 571     break;
 572   case ARMII::VFPLdStMulFrm:
 573     emitVFPLoadStoreMultipleInstruction(MI);
 574     break;
 575
 576   // NEON instructions.
 577   case ARMII::NGetLnFrm:
 578   case ARMII::NSetLnFrm:
 579     emitNEONLaneInstruction(MI);
 580     break;
 581   case ARMII::NDupFrm:
 582     emitNEONDupInstruction(MI);
 583     break;
 584   case ARMII::N1RegModImmFrm:
 585     emitNEON1RegModImmInstruction(MI);
 586     break;
 587   case ARMII::N2RegFrm:
 588     emitNEON2RegInstruction(MI);
 589     break;
 590   case ARMII::N3RegFrm:
 591     emitNEON3RegInstruction(MI);
 592     break;
 593   }
 594   MCE.processDebugLoc(MI.getDebugLoc(), false);
 595 }
 596
 597 void ARMCodeEmitter::emitConstPoolInstruction(const MachineInstr &MI) {
 598   unsigned CPI = MI.getOperand(0).getImm();       // CP instruction index.
 599   unsigned CPIndex = MI.getOperand(1).getIndex(); // Actual cp entry index.
 600   const MachineConstantPoolEntry &MCPE = (*MCPEs)[CPIndex];
 601
 602   // Remember the CONSTPOOL_ENTRY address for later relocation.
 603   JTI->addConstantPoolEntryAddr(CPI, MCE.getCurrentPCValue());
 604
 605   // Emit constpool island entry. In most cases, the actual values will be
 606   // resolved and relocated after code emission.
 607   if (MCPE.isMachineConstantPoolEntry()) {
 608     ARMConstantPoolValue *ACPV =
 609       static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 610
 611     DEBUG(errs() << "  ** ARM constant pool #" << CPI << " @ "
 612           << (void*)MCE.getCurrentPCValue() << " " << *ACPV << '\n');
 613
 614     assert(ACPV->isGlobalValue() && "unsupported constant pool value");
 615     const GlobalValue *GV = ACPV->getGV();
 616     if (GV) {
 617       Reloc::Model RelocM = TM.getRelocationModel();
 618       emitGlobalAddress(GV, ARM::reloc_arm_machine_cp_entry,
 619                         isa<Function>(GV),
 620                         Subtarget->GVIsIndirectSymbol(GV, RelocM),
 621                         (intptr_t)ACPV);
 622      } else  {
 623       emitExternalSymbolAddress(ACPV->getSymbol(), ARM::reloc_arm_absolute);
 624     }
 625     emitWordLE(0);
 626   } else {
 627     const Constant *CV = MCPE.Val.ConstVal;
 628
 629     DEBUG({
 630         errs() << "  ** Constant pool #" << CPI << " @ "
 631                << (void*)MCE.getCurrentPCValue() << " ";
 632         if (const Function *F = dyn_cast<Function>(CV))
 633           errs() << F->getName();
 634         else
 635           errs() << *CV;
 636         errs() << '\n';
 637       });
 638
 639     if (const GlobalValue *GV = dyn_cast<GlobalValue>(CV)) {
 640       emitGlobalAddress(GV, ARM::reloc_arm_absolute, isa<Function>(GV), false);
 641       emitWordLE(0);
 642     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(CV)) {
 643       uint32_t Val = uint32_t(*CI->getValue().getRawData());
 644       emitWordLE(Val);
 645     } else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CV)) {
 646       if (CFP->getType()->isFloatTy())
 647         emitWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 648       else if (CFP->getType()->isDoubleTy())
 649         emitDWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 650       else {
 651         llvm_unreachable("Unable to handle this constantpool entry!");
 652       }
 653     } else {
 654       llvm_unreachable("Unable to handle this constantpool entry!");
 655     }
 656   }
 657 }
 658
 659 void ARMCodeEmitter::emitMOVi32immInstruction(const MachineInstr &MI) {
 660   const MachineOperand &MO0 = MI.getOperand(0);
 661   const MachineOperand &MO1 = MI.getOperand(1);
 662
 663   // Emit the 'movw' instruction.
 664   unsigned Binary = 0x30 << 20;  // mov: Insts{27-20} = 0b00110000
 665
 666   unsigned Lo16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movw) & 0xFFFF;
 667
 668   // Set the conditional execution predicate.
 669   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 670
 671   // Encode Rd.
 672   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 673
 674   // Encode imm16 as imm4:imm12
 675   Binary |= Lo16 & 0xFFF; // Insts{11-0} = imm12
 676   Binary |= ((Lo16 >> 12) & 0xF) << 16; // Insts{19-16} = imm4
 677   emitWordLE(Binary);
 678
 679   unsigned Hi16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movt) >> 16;
 680   // Emit the 'movt' instruction.
 681   Binary = 0x34 << 20; // movt: Insts{27-20} = 0b00110100
 682
 683   // Set the conditional execution predicate.
 684   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 685
 686   // Encode Rd.
 687   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 688
 689   // Encode imm16 as imm4:imm1, same as movw above.
 690   Binary |= Hi16 & 0xFFF;
 691   Binary |= ((Hi16 >> 12) & 0xF) << 16;
 692   emitWordLE(Binary);
 693 }
 694
 695 void ARMCodeEmitter::emitMOVi2piecesInstruction(const MachineInstr &MI) {
 696   const MachineOperand &MO0 = MI.getOperand(0);
 697   const MachineOperand &MO1 = MI.getOperand(1);
 698   assert(MO1.isImm() && ARM_AM::isSOImmTwoPartVal(MO1.getImm()) &&
 699                                                   "Not a valid so_imm value!");
 700   unsigned V1 = ARM_AM::getSOImmTwoPartFirst(MO1.getImm());
 701   unsigned V2 = ARM_AM::getSOImmTwoPartSecond(MO1.getImm());
 702
 703   // Emit the 'mov' instruction.
 704   unsigned Binary = 0xd << 21;  // mov: Insts{24-21} = 0b1101
 705
 706   // Set the conditional execution predicate.
 707   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 708
 709   // Encode Rd.
 710   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 711
 712   // Encode so_imm.
 713   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 714   Binary |= 1 << ARMII::I_BitShift;
 715   Binary |= getMachineSoImmOpValue(V1);
 716   emitWordLE(Binary);
 717
 718   // Now the 'orr' instruction.
 719   Binary = 0xc << 21;  // orr: Insts{24-21} = 0b1100
 720
 721   // Set the conditional execution predicate.
 722   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 723
 724   // Encode Rd.
 725   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 726
 727   // Encode Rn.
 728   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRnShift;
 729
 730   // Encode so_imm.
 731   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 732   Binary |= 1 << ARMII::I_BitShift;
 733   Binary |= getMachineSoImmOpValue(V2);
 734   emitWordLE(Binary);
 735 }
 736
 737 void ARMCodeEmitter::emitLEApcrelJTInstruction(const MachineInstr &MI) {
 738   // It's basically add r, pc, (LJTI - $+8)
 739
 740   const TargetInstrDesc &TID = MI.getDesc();
 741
 742   // Emit the 'add' instruction.
 743   unsigned Binary = 0x4 << 21;  // add: Insts{24-21} = 0b0100
 744
 745   // Set the conditional execution predicate
 746   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 747
 748   // Encode S bit if MI modifies CPSR.
 749   Binary |= getAddrModeSBit(MI, TID);
 750
 751   // Encode Rd.
 752   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 753
 754   // Encode Rn which is PC.
 755   Binary |= getARMRegisterNumbering(ARM::PC) << ARMII::RegRnShift;
 756
 757   // Encode the displacement.
 758   Binary |= 1 << ARMII::I_BitShift;
 759   emitJumpTableAddress(MI.getOperand(1).getIndex(), ARM::reloc_arm_jt_base);
 760
 761   emitWordLE(Binary);
 762 }
 763
 764 void ARMCodeEmitter::emitPseudoMoveInstruction(const MachineInstr &MI) {
 765   unsigned Opcode = MI.getDesc().Opcode;
 766
 767   // Part of binary is determined by TableGn.
 768   unsigned Binary = getBinaryCodeForInstr(MI);
 769
 770   // Set the conditional execution predicate
 771   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 772
 773   // Encode S bit if MI modifies CPSR.
 774   if (Opcode == ARM::MOVsrl_flag || Opcode == ARM::MOVsra_flag)
 775     Binary |= 1 << ARMII::S_BitShift;
 776
 777   // Encode register def if there is one.
 778   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 779
 780   // Encode the shift operation.
 781   switch (Opcode) {
 782   default: break;
 783   case ARM::RRX:
 784     // rrx
 785     Binary |= 0x6 << 4;
 786     break;
 787   case ARM::MOVsrl_flag:
 788     // lsr #1
 789     Binary |= (0x2 << 4) | (1 << 7);
 790     break;
 791   case ARM::MOVsra_flag:
 792     // asr #1
 793     Binary |= (0x4 << 4) | (1 << 7);
 794     break;
 795   }
 796
 797   // Encode register Rm.
 798   Binary |= getMachineOpValue(MI, 1);
 799
 800   emitWordLE(Binary);
 801 }
 802
 803 void ARMCodeEmitter::addPCLabel(unsigned LabelID) {
 804   DEBUG(errs() << "  ** LPC" << LabelID << " @ "
 805         << (void*)MCE.getCurrentPCValue() << '\n');
 806   JTI->addPCLabelAddr(LabelID, MCE.getCurrentPCValue());
 807 }
 808
 809 void ARMCodeEmitter::emitPseudoInstruction(const MachineInstr &MI) {
 810   unsigned Opcode = MI.getDesc().Opcode;
 811   switch (Opcode) {
 812   default:
 813     llvm_unreachable("ARMCodeEmitter::emitPseudoInstruction");
 814   case ARM::BX_CALL:
 815   case ARM::BMOVPCRX_CALL:
 816   case ARM::BXr9_CALL:
 817   case ARM::BMOVPCRXr9_CALL: {
 818     // First emit mov lr, pc
 819     unsigned Binary = 0x01a0e00f;
 820     Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 821     emitWordLE(Binary);
 822
 823     // and then emit the branch.
 824     emitMiscBranchInstruction(MI);
 825     break;
 826   }
 827   case TargetOpcode::INLINEASM: {
 828     // We allow inline assembler nodes with empty bodies - they can
 829     // implicitly define registers, which is ok for JIT.
 830     if (MI.getOperand(0).getSymbolName()[0]) {
 831       report_fatal_error("JIT does not support inline asm!");
 832     }
 833     break;
 834   }
 835   case TargetOpcode::PROLOG_LABEL:
 836   case TargetOpcode::EH_LABEL:
 837     MCE.emitLabel(MI.getOperand(0).getMCSymbol());
 838     break;
 839   case TargetOpcode::IMPLICIT_DEF:
 840   case TargetOpcode::KILL:
 841     // Do nothing.
 842     break;
 843   case ARM::CONSTPOOL_ENTRY:
 844     emitConstPoolInstruction(MI);
 845     break;
 846   case ARM::PICADD: {
 847     // Remember of the address of the PC label for relocation later.
 848     addPCLabel(MI.getOperand(2).getImm());
 849     // PICADD is just an add instruction that implicitly read pc.
 850     emitDataProcessingInstruction(MI, 0, ARM::PC);
 851     break;
 852   }
 853   case ARM::PICLDR:
 854   case ARM::PICLDRB:
 855   case ARM::PICSTR:
 856   case ARM::PICSTRB: {
 857     // Remember of the address of the PC label for relocation later.
 858     addPCLabel(MI.getOperand(2).getImm());
 859     // These are just load / store instructions that implicitly read pc.
 860     emitLoadStoreInstruction(MI, 0, ARM::PC);
 861     break;
 862   }
 863   case ARM::PICLDRH:
 864   case ARM::PICLDRSH:
 865   case ARM::PICLDRSB:
 866   case ARM::PICSTRH: {
 867     // Remember of the address of the PC label for relocation later.
 868     addPCLabel(MI.getOperand(2).getImm());
 869     // These are just load / store instructions that implicitly read pc.
 870     emitMiscLoadStoreInstruction(MI, ARM::PC);
 871     break;
 872   }
 873
 874   case ARM::MOVi32imm:
 875     // Two instructions to materialize a constant.
 876     if (Subtarget->hasV6T2Ops())
 877       emitMOVi32immInstruction(MI);
 878     else
 879       emitMOVi2piecesInstruction(MI);
 880     break;
 881
 882   case ARM::LEApcrelJT:
 883     // Materialize jumptable address.
 884     emitLEApcrelJTInstruction(MI);
 885     break;
 886   case ARM::RRX:
 887   case ARM::MOVsrl_flag:
 888   case ARM::MOVsra_flag:
 889     emitPseudoMoveInstruction(MI);
 890     break;
 891   }
 892 }
 893
 894 unsigned ARMCodeEmitter::getMachineSoRegOpValue(const MachineInstr &MI,
 895                                                 const TargetInstrDesc &TID,
 896                                                 const MachineOperand &MO,
 897                                                 unsigned OpIdx) {
 898   unsigned Binary = getMachineOpValue(MI, MO);
 899
 900   const MachineOperand &MO1 = MI.getOperand(OpIdx + 1);
 901   const MachineOperand &MO2 = MI.getOperand(OpIdx + 2);
 902   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 903
 904   // Encode the shift opcode.
 905   unsigned SBits = 0;
 906   unsigned Rs = MO1.getReg();
 907   if (Rs) {
 908     // Set shift operand (bit[7:4]).
 909     // LSL - 0001
 910     // LSR - 0011
 911     // ASR - 0101
 912     // ROR - 0111
 913     // RRX - 0110 and bit[11:8] clear.
 914     switch (SOpc) {
 915     default: llvm_unreachable("Unknown shift opc!");
 916     case ARM_AM::lsl: SBits = 0x1; break;
 917     case ARM_AM::lsr: SBits = 0x3; break;
 918     case ARM_AM::asr: SBits = 0x5; break;
 919     case ARM_AM::ror: SBits = 0x7; break;
 920     case ARM_AM::rrx: SBits = 0x6; break;
 921     }
 922   } else {
 923     // Set shift operand (bit[6:4]).
 924     // LSL - 000
 925     // LSR - 010
 926     // ASR - 100
 927     // ROR - 110
 928     switch (SOpc) {
 929     default: llvm_unreachable("Unknown shift opc!");
 930     case ARM_AM::lsl: SBits = 0x0; break;
 931     case ARM_AM::lsr: SBits = 0x2; break;
 932     case ARM_AM::asr: SBits = 0x4; break;
 933     case ARM_AM::ror: SBits = 0x6; break;
 934     }
 935   }
 936   Binary |= SBits << 4;
 937   if (SOpc == ARM_AM::rrx)
 938     return Binary;
 939
 940   // Encode the shift operation Rs or shift_imm (except rrx).
 941   if (Rs) {
 942     // Encode Rs bit[11:8].
 943     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 944     return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 945   }
 946
 947   // Encode shift_imm bit[11:7].
 948   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 949 }
 950
 951 unsigned ARMCodeEmitter::getMachineSoImmOpValue(unsigned SoImm) {
 952   int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 953   assert(SoImmVal != -1 && "Not a valid so_imm value!");
 954
 955   // Encode rotate_imm.
 956   unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 957     << ARMII::SoRotImmShift;
 958
 959   // Encode immed_8.
 960   Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 961   return Binary;
 962 }
 963
 964 unsigned ARMCodeEmitter::getAddrModeSBit(const MachineInstr &MI,
 965                                          const TargetInstrDesc &TID) const {
 966   for (unsigned i = MI.getNumOperands(), e = TID.getNumOperands(); i != e; --i){
 967     const MachineOperand &MO = MI.getOperand(i-1);
 968     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)
 969       return 1 << ARMII::S_BitShift;
 970   }
 971   return 0;
 972 }
 973
 974 void ARMCodeEmitter::emitDataProcessingInstruction(const MachineInstr &MI,
 975                                                    unsigned ImplicitRd,
 976                                                    unsigned ImplicitRn) {
 977   const TargetInstrDesc &TID = MI.getDesc();
 978
 979   // Part of binary is determined by TableGn.
 980   unsigned Binary = getBinaryCodeForInstr(MI);
 981
 982   // Set the conditional execution predicate
 983   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 984
 985   // Encode S bit if MI modifies CPSR.
 986   Binary |= getAddrModeSBit(MI, TID);
 987
 988   // Encode register def if there is one.
 989   unsigned NumDefs = TID.getNumDefs();
 990   unsigned OpIdx = 0;
 991   if (NumDefs)
 992     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 993   else if (ImplicitRd)
 994     // Special handling for implicit use (e.g. PC).
 995     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
 996
 997   if (TID.Opcode == ARM::MOVi16) {
 998       // Get immediate from MI.
 999       unsigned Lo16 = getMovi32Value(MI, MI.getOperand(OpIdx),
1000                       ARM::reloc_arm_movw);
1001       // Encode imm which is the same as in emitMOVi32immInstruction().
1002       Binary |= Lo16 & 0xFFF;
1003       Binary |= ((Lo16 >> 12) & 0xF) << 16;
1004       emitWordLE(Binary);
1005       return;
1006   } else if(TID.Opcode == ARM::MOVTi16) {
1007       unsigned Hi16 = (getMovi32Value(MI, MI.getOperand(OpIdx),
1008                        ARM::reloc_arm_movt) >> 16);
1009       Binary |= Hi16 & 0xFFF;
1010       Binary |= ((Hi16 >> 12) & 0xF) << 16;
1011       emitWordLE(Binary);
1012       return;
1013   } else if ((TID.Opcode == ARM::BFC) || (TID.Opcode == ARM::BFI)) {
1014       uint32_t v = ~MI.getOperand(2).getImm();
1015       int32_t lsb = CountTrailingZeros_32(v);
1016       int32_t msb = (32 - CountLeadingZeros_32(v)) - 1;
1017       // Instr{20-16} = msb, Instr{11-7} = lsb
1018       Binary |= (msb & 0x1F) << 16;
1019       Binary |= (lsb & 0x1F) << 7;
1020       emitWordLE(Binary);
1021       return;
1022   } else if ((TID.Opcode == ARM::UBFX) || (TID.Opcode == ARM::SBFX)) {
1023       // Encode Rn in Instr{0-3}
1024       Binary |= getMachineOpValue(MI, OpIdx++);
1025
1026       uint32_t lsb = MI.getOperand(OpIdx++).getImm();
1027       uint32_t widthm1 = MI.getOperand(OpIdx++).getImm() - 1;
1028
1029       // Instr{20-16} = widthm1, Instr{11-7} = lsb
1030       Binary |= (widthm1 & 0x1F) << 16;
1031       Binary |= (lsb & 0x1F) << 7;
1032       emitWordLE(Binary);
1033       return;
1034   }
1035
1036   // If this is a two-address operand, skip it. e.g. MOVCCr operand 1.
1037   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1038     ++OpIdx;
1039
1040   // Encode first non-shifter register operand if there is one.
1041   bool isUnary = TID.TSFlags & ARMII::UnaryDP;
1042   if (!isUnary) {
1043     if (ImplicitRn)
1044       // Special handling for implicit use (e.g. PC).
1045       Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1046     else {
1047       Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRnShift;
1048       ++OpIdx;
1049     }
1050   }
1051
1052   // Encode shifter operand.
1053   const MachineOperand &MO = MI.getOperand(OpIdx);
1054   if ((TID.TSFlags & ARMII::FormMask) == ARMII::DPSoRegFrm) {
1055     // Encode SoReg.
1056     emitWordLE(Binary | getMachineSoRegOpValue(MI, TID, MO, OpIdx));
1057     return;
1058   }
1059
1060   if (MO.isReg()) {
1061     // Encode register Rm.
1062     emitWordLE(Binary | getARMRegisterNumbering(MO.getReg()));
1063     return;
1064   }
1065
1066   // Encode so_imm.
1067   Binary |= getMachineSoImmOpValue((unsigned)MO.getImm());
1068
1069   emitWordLE(Binary);
1070 }
1071
1072 void ARMCodeEmitter::emitLoadStoreInstruction(const MachineInstr &MI,
1073                                               unsigned ImplicitRd,
1074                                               unsigned ImplicitRn) {
1075   const TargetInstrDesc &TID = MI.getDesc();
1076   unsigned Form = TID.TSFlags & ARMII::FormMask;
1077   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1078
1079   // Part of binary is determined by TableGn.
1080   unsigned Binary = getBinaryCodeForInstr(MI);
1081
1082   // If this is an LDRi12, STRi12 or LDRcp, nothing more needs be done.
1083   if (MI.getOpcode() == ARM::LDRi12 || MI.getOpcode() == ARM::LDRcp ||
1084       MI.getOpcode() == ARM::STRi12) {
1085     emitWordLE(Binary);
1086     return;
1087   }
1088
1089   // Set the conditional execution predicate
1090   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1091
1092   unsigned OpIdx = 0;
1093
1094   // Operand 0 of a pre- and post-indexed store is the address base
1095   // writeback. Skip it.
1096   bool Skipped = false;
1097   if (IsPrePost && Form == ARMII::StFrm) {
1098     ++OpIdx;
1099     Skipped = true;
1100   }
1101
1102   // Set first operand
1103   if (ImplicitRd)
1104     // Special handling for implicit use (e.g. PC).
1105     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
1106   else
1107     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1108
1109   // Set second operand
1110   if (ImplicitRn)
1111     // Special handling for implicit use (e.g. PC).
1112     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1113   else
1114     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1115
1116   // If this is a two-address operand, skip it. e.g. LDR_PRE.
1117   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1118     ++OpIdx;
1119
1120   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1121   unsigned AM2Opc = (ImplicitRn == ARM::PC)
1122     ? 0 : MI.getOperand(OpIdx+1).getImm();
1123
1124   // Set bit U(23) according to sign of immed value (positive or negative).
1125   Binary |= ((ARM_AM::getAM2Op(AM2Opc) == ARM_AM::add ? 1 : 0) <<
1126              ARMII::U_BitShift);
1127   if (!MO2.getReg()) { // is immediate
1128     if (ARM_AM::getAM2Offset(AM2Opc))
1129       // Set the value of offset_12 field
1130       Binary |= ARM_AM::getAM2Offset(AM2Opc);
1131     emitWordLE(Binary);
1132     return;
1133   }
1134
1135   // Set bit I(25), because this is not in immediate encoding.
1136   Binary |= 1 << ARMII::I_BitShift;
1137   assert(TargetRegisterInfo::isPhysicalRegister(MO2.getReg()));
1138   // Set bit[3:0] to the corresponding Rm register
1139   Binary |= getARMRegisterNumbering(MO2.getReg());
1140
1141   // If this instr is in scaled register offset/index instruction, set
1142   // shift_immed(bit[11:7]) and shift(bit[6:5]) fields.
1143   if (unsigned ShImm = ARM_AM::getAM2Offset(AM2Opc)) {
1144     Binary |= getShiftOp(AM2Opc) << ARMII::ShiftImmShift;  // shift
1145     Binary |= ShImm              << ARMII::ShiftShift;     // shift_immed
1146   }
1147
1148   emitWordLE(Binary);
1149 }
1150
1151 void ARMCodeEmitter::emitMiscLoadStoreInstruction(const MachineInstr &MI,
1152                                                   unsigned ImplicitRn) {
1153   const TargetInstrDesc &TID = MI.getDesc();
1154   unsigned Form = TID.TSFlags & ARMII::FormMask;
1155   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1156
1157   // Part of binary is determined by TableGn.
1158   unsigned Binary = getBinaryCodeForInstr(MI);
1159
1160   // Set the conditional execution predicate
1161   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1162
1163   unsigned OpIdx = 0;
1164
1165   // Operand 0 of a pre- and post-indexed store is the address base
1166   // writeback. Skip it.
1167   bool Skipped = false;
1168   if (IsPrePost && Form == ARMII::StMiscFrm) {
1169     ++OpIdx;
1170     Skipped = true;
1171   }
1172
1173   // Set first operand
1174   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1175
1176   // Skip LDRD and STRD's second operand.
1177   if (TID.Opcode == ARM::LDRD || TID.Opcode == ARM::STRD)
1178     ++OpIdx;
1179
1180   // Set second operand
1181   if (ImplicitRn)
1182     // Special handling for implicit use (e.g. PC).
1183     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1184   else
1185     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1186
1187   // If this is a two-address operand, skip it. e.g. LDRH_POST.
1188   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1189     ++OpIdx;
1190
1191   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1192   unsigned AM3Opc = (ImplicitRn == ARM::PC)
1193     ? 0 : MI.getOperand(OpIdx+1).getImm();
1194
1195   // Set bit U(23) according to sign of immed value (positive or negative)
1196   Binary |= ((ARM_AM::getAM3Op(AM3Opc) == ARM_AM::add ? 1 : 0) <<
1197              ARMII::U_BitShift);
1198
1199   // If this instr is in register offset/index encoding, set bit[3:0]
1200   // to the corresponding Rm register.
1201   if (MO2.getReg()) {
1202     Binary |= getARMRegisterNumbering(MO2.getReg());
1203     emitWordLE(Binary);
1204     return;
1205   }
1206
1207   // This instr is in immediate offset/index encoding, set bit 22 to 1.
1208   Binary |= 1 << ARMII::AM3_I_BitShift;
1209   if (unsigned ImmOffs = ARM_AM::getAM3Offset(AM3Opc)) {
1210     // Set operands
1211     Binary |= (ImmOffs >> 4) << ARMII::ImmHiShift;  // immedH
1212     Binary |= (ImmOffs & 0xF);                      // immedL
1213   }
1214
1215   emitWordLE(Binary);
1216 }
1217
1218 static unsigned getAddrModeUPBits(unsigned Mode) {
1219   unsigned Binary = 0;
1220
1221   // Set addressing mode by modifying bits U(23) and P(24)
1222   // IA - Increment after  - bit U = 1 and bit P = 0
1223   // IB - Increment before - bit U = 1 and bit P = 1
1224   // DA - Decrement after  - bit U = 0 and bit P = 0
1225   // DB - Decrement before - bit U = 0 and bit P = 1
1226   switch (Mode) {
1227   default: llvm_unreachable("Unknown addressing sub-mode!");
1228   case ARM_AM::da:                                     break;
1229   case ARM_AM::db: Binary |= 0x1 << ARMII::P_BitShift; break;
1230   case ARM_AM::ia: Binary |= 0x1 << ARMII::U_BitShift; break;
1231   case ARM_AM::ib: Binary |= 0x3 << ARMII::U_BitShift; break;
1232   }
1233
1234   return Binary;
1235 }
1236
1237 void ARMCodeEmitter::emitLoadStoreMultipleInstruction(const MachineInstr &MI) {
1238   const TargetInstrDesc &TID = MI.getDesc();
1239   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1240
1241   // Part of binary is determined by TableGn.
1242   unsigned Binary = getBinaryCodeForInstr(MI);
1243
1244   // Set the conditional execution predicate
1245   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1246
1247   // Skip operand 0 of an instruction with base register update.
1248   unsigned OpIdx = 0;
1249   if (IsUpdating)
1250     ++OpIdx;
1251
1252   // Set base address operand
1253   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1254
1255   // Set addressing mode by modifying bits U(23) and P(24)
1256   ARM_AM::AMSubMode Mode = ARM_AM::getLoadStoreMultipleSubMode(MI.getOpcode());
1257   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(Mode));
1258
1259   // Set bit W(21)
1260   if (IsUpdating)
1261     Binary |= 0x1 << ARMII::W_BitShift;
1262
1263   // Set registers
1264   for (unsigned i = OpIdx+2, e = MI.getNumOperands(); i != e; ++i) {
1265     const MachineOperand &MO = MI.getOperand(i);
1266     if (!MO.isReg() || MO.isImplicit())
1267       break;
1268     unsigned RegNum = getARMRegisterNumbering(MO.getReg());
1269     assert(TargetRegisterInfo::isPhysicalRegister(MO.getReg()) &&
1270            RegNum < 16);
1271     Binary |= 0x1 << RegNum;
1272   }
1273
1274   emitWordLE(Binary);
1275 }
1276
1277 void ARMCodeEmitter::emitMulFrmInstruction(const MachineInstr &MI) {
1278   const TargetInstrDesc &TID = MI.getDesc();
1279
1280   // Part of binary is determined by TableGn.
1281   unsigned Binary = getBinaryCodeForInstr(MI);
1282
1283   // Set the conditional execution predicate
1284   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1285
1286   // Encode S bit if MI modifies CPSR.
1287   Binary |= getAddrModeSBit(MI, TID);
1288
1289   // 32x32->64bit operations have two destination registers. The number
1290   // of register definitions will tell us if that's what we're dealing with.
1291   unsigned OpIdx = 0;
1292   if (TID.getNumDefs() == 2)
1293     Binary |= getMachineOpValue (MI, OpIdx++) << ARMII::RegRdLoShift;
1294
1295   // Encode Rd
1296   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdHiShift;
1297
1298   // Encode Rm
1299   Binary |= getMachineOpValue(MI, OpIdx++);
1300
1301   // Encode Rs
1302   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRsShift;
1303
1304   // Many multiple instructions (e.g. MLA) have three src operands. Encode
1305   // it as Rn (for multiply, that's in the same offset as RdLo.
1306   if (TID.getNumOperands() > OpIdx &&
1307       !TID.OpInfo[OpIdx].isPredicate() &&
1308       !TID.OpInfo[OpIdx].isOptionalDef())
1309     Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRdLoShift;
1310
1311   emitWordLE(Binary);
1312 }
1313
1314 void ARMCodeEmitter::emitExtendInstruction(const MachineInstr &MI) {
1315   const TargetInstrDesc &TID = MI.getDesc();
1316
1317   // Part of binary is determined by TableGn.
1318   unsigned Binary = getBinaryCodeForInstr(MI);
1319
1320   // Set the conditional execution predicate
1321   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1322
1323   unsigned OpIdx = 0;
1324
1325   // Encode Rd
1326   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1327
1328   const MachineOperand &MO1 = MI.getOperand(OpIdx++);
1329   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1330   if (MO2.isReg()) {
1331     // Two register operand form.
1332     // Encode Rn.
1333     Binary |= getMachineOpValue(MI, MO1) << ARMII::RegRnShift;
1334
1335     // Encode Rm.
1336     Binary |= getMachineOpValue(MI, MO2);
1337     ++OpIdx;
1338   } else {
1339     Binary |= getMachineOpValue(MI, MO1);
1340   }
1341
1342   // Encode rot imm (0, 8, 16, or 24) if it has a rotate immediate operand.
1343   if (MI.getOperand(OpIdx).isImm() &&
1344       !TID.OpInfo[OpIdx].isPredicate() &&
1345       !TID.OpInfo[OpIdx].isOptionalDef())
1346     Binary |= (getMachineOpValue(MI, OpIdx) / 8) << ARMII::ExtRotImmShift;
1347
1348   emitWordLE(Binary);
1349 }
1350
1351 void ARMCodeEmitter::emitMiscArithInstruction(const MachineInstr &MI) {
1352   const TargetInstrDesc &TID = MI.getDesc();
1353
1354   // Part of binary is determined by TableGn.
1355   unsigned Binary = getBinaryCodeForInstr(MI);
1356
1357   // Set the conditional execution predicate
1358   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1359
1360   unsigned OpIdx = 0;
1361
1362   // Encode Rd
1363   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1364
1365   const MachineOperand &MO = MI.getOperand(OpIdx++);
1366   if (OpIdx == TID.getNumOperands() ||
1367       TID.OpInfo[OpIdx].isPredicate() ||
1368       TID.OpInfo[OpIdx].isOptionalDef()) {
1369     // Encode Rm and it's done.
1370     Binary |= getMachineOpValue(MI, MO);
1371     emitWordLE(Binary);
1372     return;
1373   }
1374
1375   // Encode Rn.
1376   Binary |= getMachineOpValue(MI, MO) << ARMII::RegRnShift;
1377
1378   // Encode Rm.
1379   Binary |= getMachineOpValue(MI, OpIdx++);
1380
1381   // Encode shift_imm.
1382   unsigned ShiftAmt = MI.getOperand(OpIdx).getImm();
1383   if (TID.Opcode == ARM::PKHTB) {
1384     assert(ShiftAmt != 0 && "PKHTB shift_imm is 0!");
1385     if (ShiftAmt == 32)
1386       ShiftAmt = 0;
1387   }
1388   assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1389   Binary |= ShiftAmt << ARMII::ShiftShift;
1390
1391   emitWordLE(Binary);
1392 }
1393
1394 void ARMCodeEmitter::emitSaturateInstruction(const MachineInstr &MI) {
1395   const TargetInstrDesc &TID = MI.getDesc();
1396
1397   // Part of binary is determined by TableGen.
1398   unsigned Binary = getBinaryCodeForInstr(MI);
1399
1400   // Set the conditional execution predicate
1401   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1402
1403   // Encode Rd
1404   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
1405
1406   // Encode saturate bit position.
1407   unsigned Pos = MI.getOperand(1).getImm();
1408   if (TID.Opcode == ARM::SSAT || TID.Opcode == ARM::SSAT16)
1409     Pos -= 1;
1410   assert((Pos < 16 || (Pos < 32 &&
1411                        TID.Opcode != ARM::SSAT16 &&
1412                        TID.Opcode != ARM::USAT16)) &&
1413          "saturate bit position out of range");
1414   Binary |= Pos << 16;
1415
1416   // Encode Rm
1417   Binary |= getMachineOpValue(MI, 2);
1418
1419   // Encode shift_imm.
1420   if (TID.getNumOperands() == 4) {
1421     unsigned ShiftOp = MI.getOperand(3).getImm();
1422     ARM_AM::ShiftOpc Opc = ARM_AM::getSORegShOp(ShiftOp);
1423     if (Opc == ARM_AM::asr)
1424       Binary |= (1 << 6);
1425     unsigned ShiftAmt = MI.getOperand(3).getImm();
1426     if (ShiftAmt == 32 && Opc == ARM_AM::asr)
1427       ShiftAmt = 0;
1428     assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1429     Binary |= ShiftAmt << ARMII::ShiftShift;
1430   }
1431
1432   emitWordLE(Binary);
1433 }
1434
1435 void ARMCodeEmitter::emitBranchInstruction(const MachineInstr &MI) {
1436   const TargetInstrDesc &TID = MI.getDesc();
1437
1438   if (TID.Opcode == ARM::TPsoft) {
1439     llvm_unreachable("ARM::TPsoft FIXME"); // FIXME
1440   }
1441
1442   // Part of binary is determined by TableGn.
1443   unsigned Binary = getBinaryCodeForInstr(MI);
1444
1445   // Set the conditional execution predicate
1446   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1447
1448   // Set signed_immed_24 field
1449   Binary |= getMachineOpValue(MI, 0);
1450
1451   emitWordLE(Binary);
1452 }
1453
1454 void ARMCodeEmitter::emitInlineJumpTable(unsigned JTIndex) {
1455   // Remember the base address of the inline jump table.
1456   uintptr_t JTBase = MCE.getCurrentPCValue();
1457   JTI->addJumpTableBaseAddr(JTIndex, JTBase);
1458   DEBUG(errs() << "  ** Jump Table #" << JTIndex << " @ " << (void*)JTBase
1459                << '\n');
1460
1461   // Now emit the jump table entries.
1462   const std::vector<MachineBasicBlock*> &MBBs = (*MJTEs)[JTIndex].MBBs;
1463   for (unsigned i = 0, e = MBBs.size(); i != e; ++i) {
1464     if (IsPIC)
1465       // DestBB address - JT base.
1466       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_pic_jt, JTBase);
1467     else
1468       // Absolute DestBB address.
1469       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_absolute);
1470     emitWordLE(0);
1471   }
1472 }
1473
1474 void ARMCodeEmitter::emitMiscBranchInstruction(const MachineInstr &MI) {
1475   const TargetInstrDesc &TID = MI.getDesc();
1476
1477   // Handle jump tables.
1478   if (TID.Opcode == ARM::BR_JTr || TID.Opcode == ARM::BR_JTadd) {
1479     // First emit a ldr pc, [] instruction.
1480     emitDataProcessingInstruction(MI, ARM::PC);
1481
1482     // Then emit the inline jump table.
1483     unsigned JTIndex =
1484       (TID.Opcode == ARM::BR_JTr)
1485       ? MI.getOperand(1).getIndex() : MI.getOperand(2).getIndex();
1486     emitInlineJumpTable(JTIndex);
1487     return;
1488   } else if (TID.Opcode == ARM::BR_JTm) {
1489     // First emit a ldr pc, [] instruction.
1490     emitLoadStoreInstruction(MI, ARM::PC);
1491
1492     // Then emit the inline jump table.
1493     emitInlineJumpTable(MI.getOperand(3).getIndex());
1494     return;
1495   }
1496
1497   // Part of binary is determined by TableGn.
1498   unsigned Binary = getBinaryCodeForInstr(MI);
1499
1500   // Set the conditional execution predicate
1501   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1502
1503   if (TID.Opcode == ARM::BX_RET || TID.Opcode == ARM::MOVPCLR)
1504     // The return register is LR.
1505     Binary |= getARMRegisterNumbering(ARM::LR);
1506   else
1507     // otherwise, set the return register
1508     Binary |= getMachineOpValue(MI, 0);
1509
1510   emitWordLE(Binary);
1511 }
1512
1513 static unsigned encodeVFPRd(const MachineInstr &MI, unsigned OpIdx) {
1514   unsigned RegD = MI.getOperand(OpIdx).getReg();
1515   unsigned Binary = 0;
1516   bool isSPVFP = ARM::SPRRegisterClass->contains(RegD);
1517   RegD = getARMRegisterNumbering(RegD);
1518   if (!isSPVFP)
1519     Binary |=   RegD               << ARMII::RegRdShift;
1520   else {
1521     Binary |= ((RegD & 0x1E) >> 1) << ARMII::RegRdShift;
1522     Binary |=  (RegD & 0x01)       << ARMII::D_BitShift;
1523   }
1524   return Binary;
1525 }
1526
1527 static unsigned encodeVFPRn(const MachineInstr &MI, unsigned OpIdx) {
1528   unsigned RegN = MI.getOperand(OpIdx).getReg();
1529   unsigned Binary = 0;
1530   bool isSPVFP = ARM::SPRRegisterClass->contains(RegN);
1531   RegN = getARMRegisterNumbering(RegN);
1532   if (!isSPVFP)
1533     Binary |=   RegN               << ARMII::RegRnShift;
1534   else {
1535     Binary |= ((RegN & 0x1E) >> 1) << ARMII::RegRnShift;
1536     Binary |=  (RegN & 0x01)       << ARMII::N_BitShift;
1537   }
1538   return Binary;
1539 }
1540
1541 static unsigned encodeVFPRm(const MachineInstr &MI, unsigned OpIdx) {
1542   unsigned RegM = MI.getOperand(OpIdx).getReg();
1543   unsigned Binary = 0;
1544   bool isSPVFP = ARM::SPRRegisterClass->contains(RegM);
1545   RegM = getARMRegisterNumbering(RegM);
1546   if (!isSPVFP)
1547     Binary |=   RegM;
1548   else {
1549     Binary |= ((RegM & 0x1E) >> 1);
1550     Binary |=  (RegM & 0x01)       << ARMII::M_BitShift;
1551   }
1552   return Binary;
1553 }
1554
1555 void ARMCodeEmitter::emitVFPArithInstruction(const MachineInstr &MI) {
1556   const TargetInstrDesc &TID = MI.getDesc();
1557
1558   // Part of binary is determined by TableGn.
1559   unsigned Binary = getBinaryCodeForInstr(MI);
1560
1561   // Set the conditional execution predicate
1562   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1563
1564   unsigned OpIdx = 0;
1565   assert((Binary & ARMII::D_BitShift) == 0 &&
1566          (Binary & ARMII::N_BitShift) == 0 &&
1567          (Binary & ARMII::M_BitShift) == 0 && "VFP encoding bug!");
1568
1569   // Encode Dd / Sd.
1570   Binary |= encodeVFPRd(MI, OpIdx++);
1571
1572   // If this is a two-address operand, skip it, e.g. FMACD.
1573   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1574     ++OpIdx;
1575
1576   // Encode Dn / Sn.
1577   if ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPBinaryFrm)
1578     Binary |= encodeVFPRn(MI, OpIdx++);
1579
1580   if (OpIdx == TID.getNumOperands() ||
1581       TID.OpInfo[OpIdx].isPredicate() ||
1582       TID.OpInfo[OpIdx].isOptionalDef()) {
1583     // FCMPEZD etc. has only one operand.
1584     emitWordLE(Binary);
1585     return;
1586   }
1587
1588   // Encode Dm / Sm.
1589   Binary |= encodeVFPRm(MI, OpIdx);
1590
1591   emitWordLE(Binary);
1592 }
1593
1594 void ARMCodeEmitter::emitVFPConversionInstruction(const MachineInstr &MI) {
1595   const TargetInstrDesc &TID = MI.getDesc();
1596   unsigned Form = TID.TSFlags & ARMII::FormMask;
1597
1598   // Part of binary is determined by TableGn.
1599   unsigned Binary = getBinaryCodeForInstr(MI);
1600
1601   // Set the conditional execution predicate
1602   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1603
1604   switch (Form) {
1605   default: break;
1606   case ARMII::VFPConv1Frm:
1607   case ARMII::VFPConv2Frm:
1608   case ARMII::VFPConv3Frm:
1609     // Encode Dd / Sd.
1610     Binary |= encodeVFPRd(MI, 0);
1611     break;
1612   case ARMII::VFPConv4Frm:
1613     // Encode Dn / Sn.
1614     Binary |= encodeVFPRn(MI, 0);
1615     break;
1616   case ARMII::VFPConv5Frm:
1617     // Encode Dm / Sm.
1618     Binary |= encodeVFPRm(MI, 0);
1619     break;
1620   }
1621
1622   switch (Form) {
1623   default: break;
1624   case ARMII::VFPConv1Frm:
1625     // Encode Dm / Sm.
1626     Binary |= encodeVFPRm(MI, 1);
1627     break;
1628   case ARMII::VFPConv2Frm:
1629   case ARMII::VFPConv3Frm:
1630     // Encode Dn / Sn.
1631     Binary |= encodeVFPRn(MI, 1);
1632     break;
1633   case ARMII::VFPConv4Frm:
1634   case ARMII::VFPConv5Frm:
1635     // Encode Dd / Sd.
1636     Binary |= encodeVFPRd(MI, 1);
1637     break;
1638   }
1639
1640   if (Form == ARMII::VFPConv5Frm)
1641     // Encode Dn / Sn.
1642     Binary |= encodeVFPRn(MI, 2);
1643   else if (Form == ARMII::VFPConv3Frm)
1644     // Encode Dm / Sm.
1645     Binary |= encodeVFPRm(MI, 2);
1646
1647   emitWordLE(Binary);
1648 }
1649
1650 void ARMCodeEmitter::emitVFPLoadStoreInstruction(const MachineInstr &MI) {
1651   // Part of binary is determined by TableGn.
1652   unsigned Binary = getBinaryCodeForInstr(MI);
1653
1654   // Set the conditional execution predicate
1655   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1656
1657   unsigned OpIdx = 0;
1658
1659   // Encode Dd / Sd.
1660   Binary |= encodeVFPRd(MI, OpIdx++);
1661
1662   // Encode address base.
1663   const MachineOperand &Base = MI.getOperand(OpIdx++);
1664   Binary |= getMachineOpValue(MI, Base) << ARMII::RegRnShift;
1665
1666   // If there is a non-zero immediate offset, encode it.
1667   if (Base.isReg()) {
1668     const MachineOperand &Offset = MI.getOperand(OpIdx);
1669     if (unsigned ImmOffs = ARM_AM::getAM5Offset(Offset.getImm())) {
1670       if (ARM_AM::getAM5Op(Offset.getImm()) == ARM_AM::add)
1671         Binary |= 1 << ARMII::U_BitShift;
1672       Binary |= ImmOffs;
1673       emitWordLE(Binary);
1674       return;
1675     }
1676   }
1677
1678   // If immediate offset is omitted, default to +0.
1679   Binary |= 1 << ARMII::U_BitShift;
1680
1681   emitWordLE(Binary);
1682 }
1683
1684 void
1685 ARMCodeEmitter::emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI) {
1686   const TargetInstrDesc &TID = MI.getDesc();
1687   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1688
1689   // Part of binary is determined by TableGn.
1690   unsigned Binary = getBinaryCodeForInstr(MI);
1691
1692   // Set the conditional execution predicate
1693   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1694
1695   // Skip operand 0 of an instruction with base register update.
1696   unsigned OpIdx = 0;
1697   if (IsUpdating)
1698     ++OpIdx;
1699
1700   // Set base address operand
1701   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1702
1703   // Set addressing mode by modifying bits U(23) and P(24)
1704   ARM_AM::AMSubMode Mode = ARM_AM::getLoadStoreMultipleSubMode(MI.getOpcode());
1705   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(Mode));
1706
1707   // Set bit W(21)
1708   if (IsUpdating)
1709     Binary |= 0x1 << ARMII::W_BitShift;
1710
1711   // First register is encoded in Dd.
1712   Binary |= encodeVFPRd(MI, OpIdx+2);
1713
1714   // Count the number of registers.
1715   unsigned NumRegs = 1;
1716   for (unsigned i = OpIdx+3, e = MI.getNumOperands(); i != e; ++i) {
1717     const MachineOperand &MO = MI.getOperand(i);
1718     if (!MO.isReg() || MO.isImplicit())
1719       break;
1720     ++NumRegs;
1721   }
1722   // Bit 8 will be set if <list> is consecutive 64-bit registers (e.g., D0)
1723   // Otherwise, it will be 0, in the case of 32-bit registers.
1724   if(Binary & 0x100)
1725     Binary |= NumRegs * 2;
1726   else
1727     Binary |= NumRegs;
1728
1729   emitWordLE(Binary);
1730 }
1731
1732 static unsigned encodeNEONRd(const MachineInstr &MI, unsigned OpIdx) {
1733   unsigned RegD = MI.getOperand(OpIdx).getReg();
1734   unsigned Binary = 0;
1735   RegD = getARMRegisterNumbering(RegD);
1736   Binary |= (RegD & 0xf) << ARMII::RegRdShift;
1737   Binary |= ((RegD >> 4) & 1) << ARMII::D_BitShift;
1738   return Binary;
1739 }
1740
1741 static unsigned encodeNEONRn(const MachineInstr &MI, unsigned OpIdx) {
1742   unsigned RegN = MI.getOperand(OpIdx).getReg();
1743   unsigned Binary = 0;
1744   RegN = getARMRegisterNumbering(RegN);
1745   Binary |= (RegN & 0xf) << ARMII::RegRnShift;
1746   Binary |= ((RegN >> 4) & 1) << ARMII::N_BitShift;
1747   return Binary;
1748 }
1749
1750 static unsigned encodeNEONRm(const MachineInstr &MI, unsigned OpIdx) {
1751   unsigned RegM = MI.getOperand(OpIdx).getReg();
1752   unsigned Binary = 0;
1753   RegM = getARMRegisterNumbering(RegM);
1754   Binary |= (RegM & 0xf);
1755   Binary |= ((RegM >> 4) & 1) << ARMII::M_BitShift;
1756   return Binary;
1757 }
1758
1759 /// convertNEONDataProcToThumb - Convert the ARM mode encoding for a NEON
1760 /// data-processing instruction to the corresponding Thumb encoding.
1761 static unsigned convertNEONDataProcToThumb(unsigned Binary) {
1762   assert((Binary & 0xfe000000) == 0xf2000000 &&
1763          "not an ARM NEON data-processing instruction");
1764   unsigned UBit = (Binary >> 24) & 1;
1765   return 0xef000000 | (UBit << 28) | (Binary & 0xffffff);
1766 }
1767
1768 void ARMCodeEmitter::emitNEONLaneInstruction(const MachineInstr &MI) {
1769   unsigned Binary = getBinaryCodeForInstr(MI);
1770
1771   unsigned RegTOpIdx, RegNOpIdx, LnOpIdx;
1772   const TargetInstrDesc &TID = MI.getDesc();
1773   if ((TID.TSFlags & ARMII::FormMask) == ARMII::NGetLnFrm) {
1774     RegTOpIdx = 0;
1775     RegNOpIdx = 1;
1776     LnOpIdx = 2;
1777   } else { // ARMII::NSetLnFrm
1778     RegTOpIdx = 2;
1779     RegNOpIdx = 0;
1780     LnOpIdx = 3;
1781   }
1782
1783   // Set the conditional execution predicate
1784   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1785
1786   unsigned RegT = MI.getOperand(RegTOpIdx).getReg();
1787   RegT = getARMRegisterNumbering(RegT);
1788   Binary |= (RegT << ARMII::RegRdShift);
1789   Binary |= encodeNEONRn(MI, RegNOpIdx);
1790
1791   unsigned LaneShift;
1792   if ((Binary & (1 << 22)) != 0)
1793     LaneShift = 0; // 8-bit elements
1794   else if ((Binary & (1 << 5)) != 0)
1795     LaneShift = 1; // 16-bit elements
1796   else
1797     LaneShift = 2; // 32-bit elements
1798
1799   unsigned Lane = MI.getOperand(LnOpIdx).getImm() << LaneShift;
1800   unsigned Opc1 = Lane >> 2;
1801   unsigned Opc2 = Lane & 3;
1802   assert((Opc1 & 3) == 0 && "out-of-range lane number operand");
1803   Binary |= (Opc1 << 21);
1804   Binary |= (Opc2 << 5);
1805
1806   emitWordLE(Binary);
1807 }
1808
1809 void ARMCodeEmitter::emitNEONDupInstruction(const MachineInstr &MI) {
1810   unsigned Binary = getBinaryCodeForInstr(MI);
1811
1812   // Set the conditional execution predicate
1813   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1814
1815   unsigned RegT = MI.getOperand(1).getReg();
1816   RegT = getARMRegisterNumbering(RegT);
1817   Binary |= (RegT << ARMII::RegRdShift);
1818   Binary |= encodeNEONRn(MI, 0);
1819   emitWordLE(Binary);
1820 }
1821
1822 void ARMCodeEmitter::emitNEON1RegModImmInstruction(const MachineInstr &MI) {
1823   unsigned Binary = getBinaryCodeForInstr(MI);
1824   // Destination register is encoded in Dd.
1825   Binary |= encodeNEONRd(MI, 0);
1826   // Immediate fields: Op, Cmode, I, Imm3, Imm4
1827   unsigned Imm = MI.getOperand(1).getImm();
1828   unsigned Op = (Imm >> 12) & 1;
1829   unsigned Cmode = (Imm >> 8) & 0xf;
1830   unsigned I = (Imm >> 7) & 1;
1831   unsigned Imm3 = (Imm >> 4) & 0x7;
1832   unsigned Imm4 = Imm & 0xf;
1833   Binary |= (I << 24) | (Imm3 << 16) | (Cmode << 8) | (Op << 5) | Imm4;
1834   if (IsThumb)
1835     Binary = convertNEONDataProcToThumb(Binary);
1836   emitWordLE(Binary);
1837 }
1838
1839 void ARMCodeEmitter::emitNEON2RegInstruction(const MachineInstr &MI) {
1840   const TargetInstrDesc &TID = MI.getDesc();
1841   unsigned Binary = getBinaryCodeForInstr(MI);
1842   // Destination register is encoded in Dd; source register in Dm.
1843   unsigned OpIdx = 0;
1844   Binary |= encodeNEONRd(MI, OpIdx++);
1845   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1846     ++OpIdx;
1847   Binary |= encodeNEONRm(MI, OpIdx);
1848   if (IsThumb)
1849     Binary = convertNEONDataProcToThumb(Binary);
1850   // FIXME: This does not handle VDUPfdf or VDUPfqf.
1851   emitWordLE(Binary);
1852 }
1853
1854 void ARMCodeEmitter::emitNEON3RegInstruction(const MachineInstr &MI) {
1855   const TargetInstrDesc &TID = MI.getDesc();
1856   unsigned Binary = getBinaryCodeForInstr(MI);
1857   // Destination register is encoded in Dd; source registers in Dn and Dm.
1858   unsigned OpIdx = 0;
1859   Binary |= encodeNEONRd(MI, OpIdx++);
1860   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1861     ++OpIdx;
1862   Binary |= encodeNEONRn(MI, OpIdx++);
1863   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1864     ++OpIdx;
1865   Binary |= encodeNEONRm(MI, OpIdx);
1866   if (IsThumb)
1867     Binary = convertNEONDataProcToThumb(Binary);
1868   // FIXME: This does not handle VMOVDneon or VMOVQ.
1869   emitWordLE(Binary);
1870 }
1871
1872 #include "ARMGenCodeEmitter.inc"