lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMCallingConv.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMISelLowering.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMPerfectShuffle.h"
  22 #include "ARMRegisterInfo.h"
  23 #include "ARMSubtarget.h"
  24 #include "ARMTargetMachine.h"
  25 #include "ARMTargetObjectFile.h"
  26 #include "MCTargetDesc/ARMAddressingModes.h"
  27 #include "llvm/CallingConv.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Function.h"
  30 #include "llvm/GlobalValue.h"
  31 #include "llvm/Instruction.h"
  32 #include "llvm/Instructions.h"
  33 #include "llvm/Intrinsics.h"
  34 #include "llvm/Type.h"
  35 #include "llvm/CodeGen/CallingConvLower.h"
  36 #include "llvm/CodeGen/IntrinsicLowering.h"
  37 #include "llvm/CodeGen/MachineBasicBlock.h"
  38 #include "llvm/CodeGen/MachineFrameInfo.h"
  39 #include "llvm/CodeGen/MachineFunction.h"
  40 #include "llvm/CodeGen/MachineInstrBuilder.h"
  41 #include "llvm/CodeGen/MachineRegisterInfo.h"
  42 #include "llvm/CodeGen/PseudoSourceValue.h"
  43 #include "llvm/CodeGen/SelectionDAG.h"
  44 #include "llvm/MC/MCSectionMachO.h"
  45 #include "llvm/Target/TargetOptions.h"
  46 #include "llvm/ADT/VectorExtras.h"
  47 #include "llvm/ADT/StringExtras.h"
  48 #include "llvm/ADT/Statistic.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/ErrorHandling.h"
  51 #include "llvm/Support/MathExtras.h"
  52 #include "llvm/Support/raw_ostream.h"
  53 #include <sstream>
  54 using namespace llvm;
  55
  56 STATISTIC(NumTailCalls, "Number of tail calls");
  57 STATISTIC(NumMovwMovt, "Number of GAs materialized with movw + movt");
  58
  59 // This option should go away when tail calls fully work.
  60 static cl::opt<bool>
  61 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  62   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  63   cl::init(false));
  64
  65 cl::opt<bool>
  66 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  67   cl::desc("Generate calls via indirect call instructions"),
  68   cl::init(false));
  69
  70 static cl::opt<bool>
  71 ARMInterworking("arm-interworking", cl::Hidden,
  72   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  73   cl::init(true));
  74
  75 namespace llvm {
  76   class ARMCCState : public CCState {
  77   public:
  78     ARMCCState(CallingConv::ID CC, bool isVarArg, MachineFunction &MF,
  79                const TargetMachine &TM, SmallVector<CCValAssign, 16> &locs,
  80                LLVMContext &C, ParmContext PC)
  81         : CCState(CC, isVarArg, MF, TM, locs, C) {
  82       assert(((PC == Call) || (PC == Prologue)) &&
  83              "ARMCCState users must specify whether their context is call"
  84              "or prologue generation.");
  85       CallOrPrologue = PC;
  86     }
  87   };
  88 }
  89
  90 // The APCS parameter registers.
  91 static const unsigned GPRArgRegs[] = {
  92   ARM::R0, ARM::R1, ARM::R2, ARM::R3
  93 };
  94
  95 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  96                                        EVT PromotedBitwiseVT) {
  97   if (VT != PromotedLdStVT) {
  98     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  99     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
 100                        PromotedLdStVT.getSimpleVT());
 101
 102     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 103     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
 104                        PromotedLdStVT.getSimpleVT());
 105   }
 106
 107   EVT ElemTy = VT.getVectorElementType();
 108   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 109     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
 110   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 111   if (ElemTy != MVT::i32) {
 112     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
 113     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
 114     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
 115     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
 116   }
 117   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 118   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 119   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 120   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Legal);
 121   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 122   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 123   if (VT.isInteger()) {
 124     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 125     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 126     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 127     setLoadExtAction(ISD::SEXTLOAD, VT.getSimpleVT(), Expand);
 128     setLoadExtAction(ISD::ZEXTLOAD, VT.getSimpleVT(), Expand);
 129     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 130          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 131       setTruncStoreAction(VT.getSimpleVT(),
 132                           (MVT::SimpleValueType)InnerVT, Expand);
 133   }
 134   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 135
 136   // Promote all bit-wise operations.
 137   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 138     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 139     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 140                        PromotedBitwiseVT.getSimpleVT());
 141     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 142     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 143                        PromotedBitwiseVT.getSimpleVT());
 144     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 145     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 146                        PromotedBitwiseVT.getSimpleVT());
 147   }
 148
 149   // Neon does not support vector divide/remainder operations.
 150   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 151   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 152   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 153   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 154   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 155   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 156 }
 157
 158 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 159   addRegisterClass(VT, ARM::DPRRegisterClass);
 160   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 161 }
 162
 163 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 164   addRegisterClass(VT, ARM::QPRRegisterClass);
 165   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 166 }
 167
 168 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 169   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 170     return new TargetLoweringObjectFileMachO();
 171
 172   return new ARMElfTargetObjectFile();
 173 }
 174
 175 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 176     : TargetLowering(TM, createTLOF(TM)) {
 177   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 178   RegInfo = TM.getRegisterInfo();
 179   Itins = TM.getInstrItineraryData();
 180
 181   if (Subtarget->isTargetDarwin()) {
 182     // Uses VFP for Thumb libfuncs if available.
 183     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 184       // Single-precision floating-point arithmetic.
 185       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 186       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 187       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 188       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 189
 190       // Double-precision floating-point arithmetic.
 191       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 192       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 193       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 194       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 195
 196       // Single-precision comparisons.
 197       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 198       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 199       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 200       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 201       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 202       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 203       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 204       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 205
 206       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 207       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 208       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 209       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 210       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 211       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 212       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 213       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 214
 215       // Double-precision comparisons.
 216       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 217       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 218       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 219       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 220       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 221       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 222       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 223       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 224
 225       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 226       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 227       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 228       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 229       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 230       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 231       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 232       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 233
 234       // Floating-point to integer conversions.
 235       // i64 conversions are done via library routines even when generating VFP
 236       // instructions, so use the same ones.
 237       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 238       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 239       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 240       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 241
 242       // Conversions between floating types.
 243       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 244       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 245
 246       // Integer to floating-point conversions.
 247       // i64 conversions are done via library routines even when generating VFP
 248       // instructions, so use the same ones.
 249       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 250       // e.g., __floatunsidf vs. __floatunssidfvfp.
 251       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 252       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 253       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 254       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 255     }
 256   }
 257
 258   // These libcalls are not available in 32-bit.
 259   setLibcallName(RTLIB::SHL_I128, 0);
 260   setLibcallName(RTLIB::SRL_I128, 0);
 261   setLibcallName(RTLIB::SRA_I128, 0);
 262
 263   if (Subtarget->isAAPCS_ABI()) {
 264     // Double-precision floating-point arithmetic helper functions
 265     // RTABI chapter 4.1.2, Table 2
 266     setLibcallName(RTLIB::ADD_F64, "__aeabi_dadd");
 267     setLibcallName(RTLIB::DIV_F64, "__aeabi_ddiv");
 268     setLibcallName(RTLIB::MUL_F64, "__aeabi_dmul");
 269     setLibcallName(RTLIB::SUB_F64, "__aeabi_dsub");
 270     setLibcallCallingConv(RTLIB::ADD_F64, CallingConv::ARM_AAPCS);
 271     setLibcallCallingConv(RTLIB::DIV_F64, CallingConv::ARM_AAPCS);
 272     setLibcallCallingConv(RTLIB::MUL_F64, CallingConv::ARM_AAPCS);
 273     setLibcallCallingConv(RTLIB::SUB_F64, CallingConv::ARM_AAPCS);
 274
 275     // Double-precision floating-point comparison helper functions
 276     // RTABI chapter 4.1.2, Table 3
 277     setLibcallName(RTLIB::OEQ_F64, "__aeabi_dcmpeq");
 278     setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 279     setLibcallName(RTLIB::UNE_F64, "__aeabi_dcmpeq");
 280     setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETEQ);
 281     setLibcallName(RTLIB::OLT_F64, "__aeabi_dcmplt");
 282     setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 283     setLibcallName(RTLIB::OLE_F64, "__aeabi_dcmple");
 284     setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 285     setLibcallName(RTLIB::OGE_F64, "__aeabi_dcmpge");
 286     setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 287     setLibcallName(RTLIB::OGT_F64, "__aeabi_dcmpgt");
 288     setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 289     setLibcallName(RTLIB::UO_F64,  "__aeabi_dcmpun");
 290     setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 291     setLibcallName(RTLIB::O_F64,   "__aeabi_dcmpun");
 292     setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 293     setLibcallCallingConv(RTLIB::OEQ_F64, CallingConv::ARM_AAPCS);
 294     setLibcallCallingConv(RTLIB::UNE_F64, CallingConv::ARM_AAPCS);
 295     setLibcallCallingConv(RTLIB::OLT_F64, CallingConv::ARM_AAPCS);
 296     setLibcallCallingConv(RTLIB::OLE_F64, CallingConv::ARM_AAPCS);
 297     setLibcallCallingConv(RTLIB::OGE_F64, CallingConv::ARM_AAPCS);
 298     setLibcallCallingConv(RTLIB::OGT_F64, CallingConv::ARM_AAPCS);
 299     setLibcallCallingConv(RTLIB::UO_F64, CallingConv::ARM_AAPCS);
 300     setLibcallCallingConv(RTLIB::O_F64, CallingConv::ARM_AAPCS);
 301
 302     // Single-precision floating-point arithmetic helper functions
 303     // RTABI chapter 4.1.2, Table 4
 304     setLibcallName(RTLIB::ADD_F32, "__aeabi_fadd");
 305     setLibcallName(RTLIB::DIV_F32, "__aeabi_fdiv");
 306     setLibcallName(RTLIB::MUL_F32, "__aeabi_fmul");
 307     setLibcallName(RTLIB::SUB_F32, "__aeabi_fsub");
 308     setLibcallCallingConv(RTLIB::ADD_F32, CallingConv::ARM_AAPCS);
 309     setLibcallCallingConv(RTLIB::DIV_F32, CallingConv::ARM_AAPCS);
 310     setLibcallCallingConv(RTLIB::MUL_F32, CallingConv::ARM_AAPCS);
 311     setLibcallCallingConv(RTLIB::SUB_F32, CallingConv::ARM_AAPCS);
 312
 313     // Single-precision floating-point comparison helper functions
 314     // RTABI chapter 4.1.2, Table 5
 315     setLibcallName(RTLIB::OEQ_F32, "__aeabi_fcmpeq");
 316     setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 317     setLibcallName(RTLIB::UNE_F32, "__aeabi_fcmpeq");
 318     setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETEQ);
 319     setLibcallName(RTLIB::OLT_F32, "__aeabi_fcmplt");
 320     setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 321     setLibcallName(RTLIB::OLE_F32, "__aeabi_fcmple");
 322     setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 323     setLibcallName(RTLIB::OGE_F32, "__aeabi_fcmpge");
 324     setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 325     setLibcallName(RTLIB::OGT_F32, "__aeabi_fcmpgt");
 326     setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 327     setLibcallName(RTLIB::UO_F32,  "__aeabi_fcmpun");
 328     setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 329     setLibcallName(RTLIB::O_F32,   "__aeabi_fcmpun");
 330     setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 331     setLibcallCallingConv(RTLIB::OEQ_F32, CallingConv::ARM_AAPCS);
 332     setLibcallCallingConv(RTLIB::UNE_F32, CallingConv::ARM_AAPCS);
 333     setLibcallCallingConv(RTLIB::OLT_F32, CallingConv::ARM_AAPCS);
 334     setLibcallCallingConv(RTLIB::OLE_F32, CallingConv::ARM_AAPCS);
 335     setLibcallCallingConv(RTLIB::OGE_F32, CallingConv::ARM_AAPCS);
 336     setLibcallCallingConv(RTLIB::OGT_F32, CallingConv::ARM_AAPCS);
 337     setLibcallCallingConv(RTLIB::UO_F32, CallingConv::ARM_AAPCS);
 338     setLibcallCallingConv(RTLIB::O_F32, CallingConv::ARM_AAPCS);
 339
 340     // Floating-point to integer conversions.
 341     // RTABI chapter 4.1.2, Table 6
 342     setLibcallName(RTLIB::FPTOSINT_F64_I32, "__aeabi_d2iz");
 343     setLibcallName(RTLIB::FPTOUINT_F64_I32, "__aeabi_d2uiz");
 344     setLibcallName(RTLIB::FPTOSINT_F64_I64, "__aeabi_d2lz");
 345     setLibcallName(RTLIB::FPTOUINT_F64_I64, "__aeabi_d2ulz");
 346     setLibcallName(RTLIB::FPTOSINT_F32_I32, "__aeabi_f2iz");
 347     setLibcallName(RTLIB::FPTOUINT_F32_I32, "__aeabi_f2uiz");
 348     setLibcallName(RTLIB::FPTOSINT_F32_I64, "__aeabi_f2lz");
 349     setLibcallName(RTLIB::FPTOUINT_F32_I64, "__aeabi_f2ulz");
 350     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I32, CallingConv::ARM_AAPCS);
 351     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I32, CallingConv::ARM_AAPCS);
 352     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I64, CallingConv::ARM_AAPCS);
 353     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::ARM_AAPCS);
 354     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I32, CallingConv::ARM_AAPCS);
 355     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I32, CallingConv::ARM_AAPCS);
 356     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I64, CallingConv::ARM_AAPCS);
 357     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::ARM_AAPCS);
 358
 359     // Conversions between floating types.
 360     // RTABI chapter 4.1.2, Table 7
 361     setLibcallName(RTLIB::FPROUND_F64_F32, "__aeabi_d2f");
 362     setLibcallName(RTLIB::FPEXT_F32_F64,   "__aeabi_f2d");
 363     setLibcallCallingConv(RTLIB::FPROUND_F64_F32, CallingConv::ARM_AAPCS);
 364     setLibcallCallingConv(RTLIB::FPEXT_F32_F64, CallingConv::ARM_AAPCS);
 365
 366     // Integer to floating-point conversions.
 367     // RTABI chapter 4.1.2, Table 8
 368     setLibcallName(RTLIB::SINTTOFP_I32_F64, "__aeabi_i2d");
 369     setLibcallName(RTLIB::UINTTOFP_I32_F64, "__aeabi_ui2d");
 370     setLibcallName(RTLIB::SINTTOFP_I64_F64, "__aeabi_l2d");
 371     setLibcallName(RTLIB::UINTTOFP_I64_F64, "__aeabi_ul2d");
 372     setLibcallName(RTLIB::SINTTOFP_I32_F32, "__aeabi_i2f");
 373     setLibcallName(RTLIB::UINTTOFP_I32_F32, "__aeabi_ui2f");
 374     setLibcallName(RTLIB::SINTTOFP_I64_F32, "__aeabi_l2f");
 375     setLibcallName(RTLIB::UINTTOFP_I64_F32, "__aeabi_ul2f");
 376     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 377     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 378     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 379     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 380     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 381     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 382     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 383     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 384
 385     // Long long helper functions
 386     // RTABI chapter 4.2, Table 9
 387     setLibcallName(RTLIB::MUL_I64,  "__aeabi_lmul");
 388     setLibcallName(RTLIB::SDIV_I64, "__aeabi_ldivmod");
 389     setLibcallName(RTLIB::UDIV_I64, "__aeabi_uldivmod");
 390     setLibcallName(RTLIB::SHL_I64, "__aeabi_llsl");
 391     setLibcallName(RTLIB::SRL_I64, "__aeabi_llsr");
 392     setLibcallName(RTLIB::SRA_I64, "__aeabi_lasr");
 393     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::ARM_AAPCS);
 394     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::ARM_AAPCS);
 395     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::ARM_AAPCS);
 396     setLibcallCallingConv(RTLIB::SHL_I64, CallingConv::ARM_AAPCS);
 397     setLibcallCallingConv(RTLIB::SRL_I64, CallingConv::ARM_AAPCS);
 398     setLibcallCallingConv(RTLIB::SRA_I64, CallingConv::ARM_AAPCS);
 399
 400     // Integer division functions
 401     // RTABI chapter 4.3.1
 402     setLibcallName(RTLIB::SDIV_I8,  "__aeabi_idiv");
 403     setLibcallName(RTLIB::SDIV_I16, "__aeabi_idiv");
 404     setLibcallName(RTLIB::SDIV_I32, "__aeabi_idiv");
 405     setLibcallName(RTLIB::UDIV_I8,  "__aeabi_uidiv");
 406     setLibcallName(RTLIB::UDIV_I16, "__aeabi_uidiv");
 407     setLibcallName(RTLIB::UDIV_I32, "__aeabi_uidiv");
 408     setLibcallCallingConv(RTLIB::SDIV_I8, CallingConv::ARM_AAPCS);
 409     setLibcallCallingConv(RTLIB::SDIV_I16, CallingConv::ARM_AAPCS);
 410     setLibcallCallingConv(RTLIB::SDIV_I32, CallingConv::ARM_AAPCS);
 411     setLibcallCallingConv(RTLIB::UDIV_I8, CallingConv::ARM_AAPCS);
 412     setLibcallCallingConv(RTLIB::UDIV_I16, CallingConv::ARM_AAPCS);
 413     setLibcallCallingConv(RTLIB::UDIV_I32, CallingConv::ARM_AAPCS);
 414
 415     // Memory operations
 416     // RTABI chapter 4.3.4
 417     setLibcallName(RTLIB::MEMCPY,  "__aeabi_memcpy");
 418     setLibcallName(RTLIB::MEMMOVE, "__aeabi_memmove");
 419     setLibcallName(RTLIB::MEMSET,  "__aeabi_memset");
 420   }
 421
 422   if (Subtarget->isThumb1Only())
 423     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 424   else
 425     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 426   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 427     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 428     if (!Subtarget->isFPOnlySP())
 429       addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 430
 431     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 432   }
 433
 434   if (Subtarget->hasNEON()) {
 435     addDRTypeForNEON(MVT::v2f32);
 436     addDRTypeForNEON(MVT::v8i8);
 437     addDRTypeForNEON(MVT::v4i16);
 438     addDRTypeForNEON(MVT::v2i32);
 439     addDRTypeForNEON(MVT::v1i64);
 440
 441     addQRTypeForNEON(MVT::v4f32);
 442     addQRTypeForNEON(MVT::v2f64);
 443     addQRTypeForNEON(MVT::v16i8);
 444     addQRTypeForNEON(MVT::v8i16);
 445     addQRTypeForNEON(MVT::v4i32);
 446     addQRTypeForNEON(MVT::v2i64);
 447
 448     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 449     // neither Neon nor VFP support any arithmetic operations on it.
 450     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 451     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 452     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 453     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 454     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 455     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 456     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 457     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 458     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 459     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 460     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 461     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 462     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 463     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 464     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 465     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 466     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 467     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 468     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 469     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 470     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 471     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 472     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 473     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 474
 475     setTruncStoreAction(MVT::v2f64, MVT::v2f32, Expand);
 476
 477     // Neon does not support some operations on v1i64 and v2i64 types.
 478     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 479     // Custom handling for some quad-vector types to detect VMULL.
 480     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 481     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 482     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 483     // Custom handling for some vector types to avoid expensive expansions
 484     setOperationAction(ISD::SDIV, MVT::v4i16, Custom);
 485     setOperationAction(ISD::SDIV, MVT::v8i8, Custom);
 486     setOperationAction(ISD::UDIV, MVT::v4i16, Custom);
 487     setOperationAction(ISD::UDIV, MVT::v8i8, Custom);
 488     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 489     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 490     // Neon does not have single instruction SINT_TO_FP and UINT_TO_FP with
 491     // a destination type that is wider than the source.
 492     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Custom);
 493     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Custom);
 494
 495     setTargetDAGCombine(ISD::INTRINSIC_VOID);
 496     setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 497     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 498     setTargetDAGCombine(ISD::SHL);
 499     setTargetDAGCombine(ISD::SRL);
 500     setTargetDAGCombine(ISD::SRA);
 501     setTargetDAGCombine(ISD::SIGN_EXTEND);
 502     setTargetDAGCombine(ISD::ZERO_EXTEND);
 503     setTargetDAGCombine(ISD::ANY_EXTEND);
 504     setTargetDAGCombine(ISD::SELECT_CC);
 505     setTargetDAGCombine(ISD::BUILD_VECTOR);
 506     setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 507     setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 508     setTargetDAGCombine(ISD::STORE);
 509     setTargetDAGCombine(ISD::FP_TO_SINT);
 510     setTargetDAGCombine(ISD::FP_TO_UINT);
 511     setTargetDAGCombine(ISD::FDIV);
 512   }
 513
 514   computeRegisterProperties();
 515
 516   // ARM does not have f32 extending load.
 517   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 518
 519   // ARM does not have i1 sign extending load.
 520   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 521
 522   // ARM supports all 4 flavors of integer indexed load / store.
 523   if (!Subtarget->isThumb1Only()) {
 524     for (unsigned im = (unsigned)ISD::PRE_INC;
 525          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 526       setIndexedLoadAction(im,  MVT::i1,  Legal);
 527       setIndexedLoadAction(im,  MVT::i8,  Legal);
 528       setIndexedLoadAction(im,  MVT::i16, Legal);
 529       setIndexedLoadAction(im,  MVT::i32, Legal);
 530       setIndexedStoreAction(im, MVT::i1,  Legal);
 531       setIndexedStoreAction(im, MVT::i8,  Legal);
 532       setIndexedStoreAction(im, MVT::i16, Legal);
 533       setIndexedStoreAction(im, MVT::i32, Legal);
 534     }
 535   }
 536
 537   // i64 operation support.
 538   setOperationAction(ISD::MUL,     MVT::i64, Expand);
 539   setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 540   if (Subtarget->isThumb1Only()) {
 541     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 542     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 543   }
 544   if (Subtarget->isThumb1Only() || !Subtarget->hasV6Ops()
 545       || (Subtarget->isThumb2() && !Subtarget->hasThumb2DSP()))
 546     setOperationAction(ISD::MULHS, MVT::i32, Expand);
 547
 548   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 549   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 550   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 551   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 552   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 553
 554   // ARM does not have ROTL.
 555   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 556   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 557   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 558   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 559     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 560
 561   // Only ARMv6 has BSWAP.
 562   if (!Subtarget->hasV6Ops())
 563     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 564
 565   // These are expanded into libcalls.
 566   if (!Subtarget->hasDivide() || !Subtarget->isThumb2()) {
 567     // v7M has a hardware divider
 568     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 569     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 570   }
 571   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 572   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 573   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 574   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 575
 576   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 577   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 578   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 579   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 580   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 581
 582   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 583
 584   // Use the default implementation.
 585   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 586   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 587   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 588   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 589   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 590   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 591   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 592   setOperationAction(ISD::EXCEPTIONADDR,      MVT::i32,   Expand);
 593   setExceptionPointerRegister(ARM::R0);
 594   setExceptionSelectorRegister(ARM::R1);
 595
 596   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 597   // ARMv6 Thumb1 (except for CPUs that support dmb / dsb) and earlier use
 598   // the default expansion.
 599   if (Subtarget->hasDataBarrier() ||
 600       (Subtarget->hasV6Ops() && !Subtarget->isThumb())) {
 601     // membarrier needs custom lowering; the rest are legal and handled
 602     // normally.
 603     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 604     setOperationAction(ISD::ATOMIC_FENCE, MVT::Other, Custom);
 605     // Automatically insert fences (dmb ist) around ATOMIC_SWAP etc.
 606     setInsertFencesForAtomic(true);
 607   } else {
 608     // Set them all for expansion, which will force libcalls.
 609     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 610     setOperationAction(ISD::ATOMIC_FENCE,   MVT::Other, Expand);
 611     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 612     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 613     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 614     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 615     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 616     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 617     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 618     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 619     setOperationAction(ISD::ATOMIC_LOAD_MIN, MVT::i32, Expand);
 620     setOperationAction(ISD::ATOMIC_LOAD_MAX, MVT::i32, Expand);
 621     setOperationAction(ISD::ATOMIC_LOAD_UMIN, MVT::i32, Expand);
 622     setOperationAction(ISD::ATOMIC_LOAD_UMAX, MVT::i32, Expand);
 623     // Since the libcalls include locking, fold in the fences
 624     setShouldFoldAtomicFences(true);
 625   }
 626
 627   setOperationAction(ISD::PREFETCH,         MVT::Other, Custom);
 628
 629   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 630   if (!Subtarget->hasV6Ops()) {
 631     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 632     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 633   }
 634   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 635
 636   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 637     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 638     // iff target supports vfp2.
 639     setOperationAction(ISD::BITCAST, MVT::i64, Custom);
 640     setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 641   }
 642
 643   // We want to custom lower some of our intrinsics.
 644   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 645   if (Subtarget->isTargetDarwin()) {
 646     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 647     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 648     setOperationAction(ISD::EH_SJLJ_DISPATCHSETUP, MVT::Other, Custom);
 649     setLibcallName(RTLIB::UNWIND_RESUME, "_Unwind_SjLj_Resume");
 650   }
 651
 652   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 653   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 654   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 655   setOperationAction(ISD::SELECT,    MVT::i32, Custom);
 656   setOperationAction(ISD::SELECT,    MVT::f32, Custom);
 657   setOperationAction(ISD::SELECT,    MVT::f64, Custom);
 658   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 659   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 660   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 661
 662   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 663   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 664   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 665   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 666   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 667
 668   // We don't support sin/cos/fmod/copysign/pow
 669   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 670   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 671   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 672   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 673   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 674   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 675   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 676     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 677     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 678   }
 679   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 680   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 681
 682   setOperationAction(ISD::FMA, MVT::f64, Expand);
 683   setOperationAction(ISD::FMA, MVT::f32, Expand);
 684
 685   // Various VFP goodness
 686   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 687     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 688     if (Subtarget->hasVFP2()) {
 689       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 690       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 691       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 692       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 693     }
 694     // Special handling for half-precision FP.
 695     if (!Subtarget->hasFP16()) {
 696       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 697       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 698     }
 699   }
 700
 701   // We have target-specific dag combine patterns for the following nodes:
 702   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 703   setTargetDAGCombine(ISD::ADD);
 704   setTargetDAGCombine(ISD::SUB);
 705   setTargetDAGCombine(ISD::MUL);
 706
 707   if (Subtarget->hasV6T2Ops() || Subtarget->hasNEON())
 708     setTargetDAGCombine(ISD::OR);
 709   if (Subtarget->hasNEON())
 710     setTargetDAGCombine(ISD::AND);
 711
 712   setStackPointerRegisterToSaveRestore(ARM::SP);
 713
 714   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 715     setSchedulingPreference(Sched::RegPressure);
 716   else
 717     setSchedulingPreference(Sched::Hybrid);
 718
 719   //// temporary - rewrite interface to use type
 720   maxStoresPerMemcpy = maxStoresPerMemcpyOptSize = 1;
 721
 722   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 723   // are at least 4 bytes aligned.
 724   setMinStackArgumentAlignment(4);
 725
 726   benefitFromCodePlacementOpt = true;
 727
 728   setMinFunctionAlignment(Subtarget->isThumb() ? 1 : 2);
 729 }
 730
 731 // FIXME: It might make sense to define the representative register class as the
 732 // nearest super-register that has a non-null superset. For example, DPR_VFP2 is
 733 // a super-register of SPR, and DPR is a superset if DPR_VFP2. Consequently,
 734 // SPR's representative would be DPR_VFP2. This should work well if register
 735 // pressure tracking were modified such that a register use would increment the
 736 // pressure of the register class's representative and all of it's super
 737 // classes' representatives transitively. We have not implemented this because
 738 // of the difficulty prior to coalescing of modeling operand register classes
 739 // due to the common occurrence of cross class copies and subregister insertions
 740 // and extractions.
 741 std::pair<const TargetRegisterClass*, uint8_t>
 742 ARMTargetLowering::findRepresentativeClass(EVT VT) const{
 743   const TargetRegisterClass *RRC = 0;
 744   uint8_t Cost = 1;
 745   switch (VT.getSimpleVT().SimpleTy) {
 746   default:
 747     return TargetLowering::findRepresentativeClass(VT);
 748   // Use DPR as representative register class for all floating point
 749   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 750   // the cost is 1 for both f32 and f64.
 751   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 752   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 753     RRC = ARM::DPRRegisterClass;
 754     // When NEON is used for SP, only half of the register file is available
 755     // because operations that define both SP and DP results will be constrained
 756     // to the VFP2 class (D0-D15). We currently model this constraint prior to
 757     // coalescing by double-counting the SP regs. See the FIXME above.
 758     if (Subtarget->useNEONForSinglePrecisionFP())
 759       Cost = 2;
 760     break;
 761   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 762   case MVT::v4f32: case MVT::v2f64:
 763     RRC = ARM::DPRRegisterClass;
 764     Cost = 2;
 765     break;
 766   case MVT::v4i64:
 767     RRC = ARM::DPRRegisterClass;
 768     Cost = 4;
 769     break;
 770   case MVT::v8i64:
 771     RRC = ARM::DPRRegisterClass;
 772     Cost = 8;
 773     break;
 774   }
 775   return std::make_pair(RRC, Cost);
 776 }
 777
 778 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 779   switch (Opcode) {
 780   default: return 0;
 781   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 782   case ARMISD::WrapperDYN:    return "ARMISD::WrapperDYN";
 783   case ARMISD::WrapperPIC:    return "ARMISD::WrapperPIC";
 784   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 785   case ARMISD::CALL:          return "ARMISD::CALL";
 786   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 787   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 788   case ARMISD::tCALL:         return "ARMISD::tCALL";
 789   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 790   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 791   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 792   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 793   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 794   case ARMISD::CMP:           return "ARMISD::CMP";
 795   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 796   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 797   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 798   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 799   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 800   case ARMISD::CMOV:          return "ARMISD::CMOV";
 801
 802   case ARMISD::RBIT:          return "ARMISD::RBIT";
 803
 804   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 805   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 806   case ARMISD::SITOF:         return "ARMISD::SITOF";
 807   case ARMISD::UITOF:         return "ARMISD::UITOF";
 808
 809   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 810   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 811   case ARMISD::RRX:           return "ARMISD::RRX";
 812
 813   case ARMISD::VMOVRRD:       return "ARMISD::VMOVRRD";
 814   case ARMISD::VMOVDRR:       return "ARMISD::VMOVDRR";
 815
 816   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 817   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 818   case ARMISD::EH_SJLJ_DISPATCHSETUP:return "ARMISD::EH_SJLJ_DISPATCHSETUP";
 819
 820   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 821
 822   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 823
 824   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 825
 826   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 827   case ARMISD::MEMBARRIER_MCR: return "ARMISD::MEMBARRIER_MCR";
 828
 829   case ARMISD::PRELOAD:       return "ARMISD::PRELOAD";
 830
 831   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 832   case ARMISD::VCEQZ:         return "ARMISD::VCEQZ";
 833   case ARMISD::VCGE:          return "ARMISD::VCGE";
 834   case ARMISD::VCGEZ:         return "ARMISD::VCGEZ";
 835   case ARMISD::VCLEZ:         return "ARMISD::VCLEZ";
 836   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 837   case ARMISD::VCGT:          return "ARMISD::VCGT";
 838   case ARMISD::VCGTZ:         return "ARMISD::VCGTZ";
 839   case ARMISD::VCLTZ:         return "ARMISD::VCLTZ";
 840   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 841   case ARMISD::VTST:          return "ARMISD::VTST";
 842
 843   case ARMISD::VSHL:          return "ARMISD::VSHL";
 844   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 845   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 846   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 847   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 848   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 849   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 850   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 851   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 852   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 853   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 854   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 855   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 856   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 857   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 858   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 859   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 860   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 861   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 862   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 863   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 864   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
 865   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
 866   case ARMISD::VDUP:          return "ARMISD::VDUP";
 867   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 868   case ARMISD::VEXT:          return "ARMISD::VEXT";
 869   case ARMISD::VREV64:        return "ARMISD::VREV64";
 870   case ARMISD::VREV32:        return "ARMISD::VREV32";
 871   case ARMISD::VREV16:        return "ARMISD::VREV16";
 872   case ARMISD::VZIP:          return "ARMISD::VZIP";
 873   case ARMISD::VUZP:          return "ARMISD::VUZP";
 874   case ARMISD::VTRN:          return "ARMISD::VTRN";
 875   case ARMISD::VTBL1:         return "ARMISD::VTBL1";
 876   case ARMISD::VTBL2:         return "ARMISD::VTBL2";
 877   case ARMISD::VMULLs:        return "ARMISD::VMULLs";
 878   case ARMISD::VMULLu:        return "ARMISD::VMULLu";
 879   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 880   case ARMISD::FMAX:          return "ARMISD::FMAX";
 881   case ARMISD::FMIN:          return "ARMISD::FMIN";
 882   case ARMISD::BFI:           return "ARMISD::BFI";
 883   case ARMISD::VORRIMM:       return "ARMISD::VORRIMM";
 884   case ARMISD::VBICIMM:       return "ARMISD::VBICIMM";
 885   case ARMISD::VBSL:          return "ARMISD::VBSL";
 886   case ARMISD::VLD2DUP:       return "ARMISD::VLD2DUP";
 887   case ARMISD::VLD3DUP:       return "ARMISD::VLD3DUP";
 888   case ARMISD::VLD4DUP:       return "ARMISD::VLD4DUP";
 889   case ARMISD::VLD1_UPD:      return "ARMISD::VLD1_UPD";
 890   case ARMISD::VLD2_UPD:      return "ARMISD::VLD2_UPD";
 891   case ARMISD::VLD3_UPD:      return "ARMISD::VLD3_UPD";
 892   case ARMISD::VLD4_UPD:      return "ARMISD::VLD4_UPD";
 893   case ARMISD::VLD2LN_UPD:    return "ARMISD::VLD2LN_UPD";
 894   case ARMISD::VLD3LN_UPD:    return "ARMISD::VLD3LN_UPD";
 895   case ARMISD::VLD4LN_UPD:    return "ARMISD::VLD4LN_UPD";
 896   case ARMISD::VLD2DUP_UPD:   return "ARMISD::VLD2DUP_UPD";
 897   case ARMISD::VLD3DUP_UPD:   return "ARMISD::VLD3DUP_UPD";
 898   case ARMISD::VLD4DUP_UPD:   return "ARMISD::VLD4DUP_UPD";
 899   case ARMISD::VST1_UPD:      return "ARMISD::VST1_UPD";
 900   case ARMISD::VST2_UPD:      return "ARMISD::VST2_UPD";
 901   case ARMISD::VST3_UPD:      return "ARMISD::VST3_UPD";
 902   case ARMISD::VST4_UPD:      return "ARMISD::VST4_UPD";
 903   case ARMISD::VST2LN_UPD:    return "ARMISD::VST2LN_UPD";
 904   case ARMISD::VST3LN_UPD:    return "ARMISD::VST3LN_UPD";
 905   case ARMISD::VST4LN_UPD:    return "ARMISD::VST4LN_UPD";
 906   }
 907 }
 908
 909 /// getRegClassFor - Return the register class that should be used for the
 910 /// specified value type.
 911 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 912   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 913   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 914   // load / store 4 to 8 consecutive D registers.
 915   if (Subtarget->hasNEON()) {
 916     if (VT == MVT::v4i64)
 917       return ARM::QQPRRegisterClass;
 918     else if (VT == MVT::v8i64)
 919       return ARM::QQQQPRRegisterClass;
 920   }
 921   return TargetLowering::getRegClassFor(VT);
 922 }
 923
 924 // Create a fast isel object.
 925 FastISel *
 926 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
 927   return ARM::createFastISel(funcInfo);
 928 }
 929
 930 /// getMaximalGlobalOffset - Returns the maximal possible offset which can
 931 /// be used for loads / stores from the global.
 932 unsigned ARMTargetLowering::getMaximalGlobalOffset() const {
 933   return (Subtarget->isThumb1Only() ? 127 : 4095);
 934 }
 935
 936 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 937   unsigned NumVals = N->getNumValues();
 938   if (!NumVals)
 939     return Sched::RegPressure;
 940
 941   for (unsigned i = 0; i != NumVals; ++i) {
 942     EVT VT = N->getValueType(i);
 943     if (VT == MVT::Glue || VT == MVT::Other)
 944       continue;
 945     if (VT.isFloatingPoint() || VT.isVector())
 946       return Sched::Latency;
 947   }
 948
 949   if (!N->isMachineOpcode())
 950     return Sched::RegPressure;
 951
 952   // Load are scheduled for latency even if there instruction itinerary
 953   // is not available.
 954   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 955   const MCInstrDesc &MCID = TII->get(N->getMachineOpcode());
 956
 957   if (MCID.getNumDefs() == 0)
 958     return Sched::RegPressure;
 959   if (!Itins->isEmpty() &&
 960       Itins->getOperandCycle(MCID.getSchedClass(), 0) > 2)
 961     return Sched::Latency;
 962
 963   return Sched::RegPressure;
 964 }
 965
 966 //===----------------------------------------------------------------------===//
 967 // Lowering Code
 968 //===----------------------------------------------------------------------===//
 969
 970 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 971 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 972   switch (CC) {
 973   default: llvm_unreachable("Unknown condition code!");
 974   case ISD::SETNE:  return ARMCC::NE;
 975   case ISD::SETEQ:  return ARMCC::EQ;
 976   case ISD::SETGT:  return ARMCC::GT;
 977   case ISD::SETGE:  return ARMCC::GE;
 978   case ISD::SETLT:  return ARMCC::LT;
 979   case ISD::SETLE:  return ARMCC::LE;
 980   case ISD::SETUGT: return ARMCC::HI;
 981   case ISD::SETUGE: return ARMCC::HS;
 982   case ISD::SETULT: return ARMCC::LO;
 983   case ISD::SETULE: return ARMCC::LS;
 984   }
 985 }
 986
 987 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 988 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 989                         ARMCC::CondCodes &CondCode2) {
 990   CondCode2 = ARMCC::AL;
 991   switch (CC) {
 992   default: llvm_unreachable("Unknown FP condition!");
 993   case ISD::SETEQ:
 994   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 995   case ISD::SETGT:
 996   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 997   case ISD::SETGE:
 998   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 999   case ISD::SETOLT: CondCode = ARMCC::MI; break;
1000   case ISD::SETOLE: CondCode = ARMCC::LS; break;
1001   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
1002   case ISD::SETO:   CondCode = ARMCC::VC; break;
1003   case ISD::SETUO:  CondCode = ARMCC::VS; break;
1004   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
1005   case ISD::SETUGT: CondCode = ARMCC::HI; break;
1006   case ISD::SETUGE: CondCode = ARMCC::PL; break;
1007   case ISD::SETLT:
1008   case ISD::SETULT: CondCode = ARMCC::LT; break;
1009   case ISD::SETLE:
1010   case ISD::SETULE: CondCode = ARMCC::LE; break;
1011   case ISD::SETNE:
1012   case ISD::SETUNE: CondCode = ARMCC::NE; break;
1013   }
1014 }
1015
1016 //===----------------------------------------------------------------------===//
1017 //                      Calling Convention Implementation
1018 //===----------------------------------------------------------------------===//
1019
1020 #include "ARMGenCallingConv.inc"
1021
1022 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1023 /// given CallingConvention value.
1024 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
1025                                                  bool Return,
1026                                                  bool isVarArg) const {
1027   switch (CC) {
1028   default:
1029     llvm_unreachable("Unsupported calling convention");
1030   case CallingConv::Fast:
1031     if (Subtarget->hasVFP2() && !isVarArg) {
1032       if (!Subtarget->isAAPCS_ABI())
1033         return (Return ? RetFastCC_ARM_APCS : FastCC_ARM_APCS);
1034       // For AAPCS ABI targets, just use VFP variant of the calling convention.
1035       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1036     }
1037     // Fallthrough
1038   case CallingConv::C: {
1039     // Use target triple & subtarget features to do actual dispatch.
1040     if (!Subtarget->isAAPCS_ABI())
1041       return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
1042     else if (Subtarget->hasVFP2() &&
1043              FloatABIType == FloatABI::Hard && !isVarArg)
1044       return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1045     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
1046   }
1047   case CallingConv::ARM_AAPCS_VFP:
1048     return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1049   case CallingConv::ARM_AAPCS:
1050     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
1051   case CallingConv::ARM_APCS:
1052     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
1053   }
1054 }
1055
1056 /// LowerCallResult - Lower the result values of a call into the
1057 /// appropriate copies out of appropriate physical registers.
1058 SDValue
1059 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1060                                    CallingConv::ID CallConv, bool isVarArg,
1061                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1062                                    DebugLoc dl, SelectionDAG &DAG,
1063                                    SmallVectorImpl<SDValue> &InVals) const {
1064
1065   // Assign locations to each value returned by this call.
1066   SmallVector<CCValAssign, 16> RVLocs;
1067   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1068                     getTargetMachine(), RVLocs, *DAG.getContext(), Call);
1069   CCInfo.AnalyzeCallResult(Ins,
1070                            CCAssignFnForNode(CallConv, /* Return*/ true,
1071                                              isVarArg));
1072
1073   // Copy all of the result registers out of their specified physreg.
1074   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1075     CCValAssign VA = RVLocs[i];
1076
1077     SDValue Val;
1078     if (VA.needsCustom()) {
1079       // Handle f64 or half of a v2f64.
1080       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1081                                       InFlag);
1082       Chain = Lo.getValue(1);
1083       InFlag = Lo.getValue(2);
1084       VA = RVLocs[++i]; // skip ahead to next loc
1085       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1086                                       InFlag);
1087       Chain = Hi.getValue(1);
1088       InFlag = Hi.getValue(2);
1089       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1090
1091       if (VA.getLocVT() == MVT::v2f64) {
1092         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1093         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1094                           DAG.getConstant(0, MVT::i32));
1095
1096         VA = RVLocs[++i]; // skip ahead to next loc
1097         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1098         Chain = Lo.getValue(1);
1099         InFlag = Lo.getValue(2);
1100         VA = RVLocs[++i]; // skip ahead to next loc
1101         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1102         Chain = Hi.getValue(1);
1103         InFlag = Hi.getValue(2);
1104         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1105         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1106                           DAG.getConstant(1, MVT::i32));
1107       }
1108     } else {
1109       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
1110                                InFlag);
1111       Chain = Val.getValue(1);
1112       InFlag = Val.getValue(2);
1113     }
1114
1115     switch (VA.getLocInfo()) {
1116     default: llvm_unreachable("Unknown loc info!");
1117     case CCValAssign::Full: break;
1118     case CCValAssign::BCvt:
1119       Val = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), Val);
1120       break;
1121     }
1122
1123     InVals.push_back(Val);
1124   }
1125
1126   return Chain;
1127 }
1128
1129 /// LowerMemOpCallTo - Store the argument to the stack.
1130 SDValue
1131 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
1132                                     SDValue StackPtr, SDValue Arg,
1133                                     DebugLoc dl, SelectionDAG &DAG,
1134                                     const CCValAssign &VA,
1135                                     ISD::ArgFlagsTy Flags) const {
1136   unsigned LocMemOffset = VA.getLocMemOffset();
1137   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1138   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1139   return DAG.getStore(Chain, dl, Arg, PtrOff,
1140                       MachinePointerInfo::getStack(LocMemOffset),
1141                       false, false, 0);
1142 }
1143
1144 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1145                                          SDValue Chain, SDValue &Arg,
1146                                          RegsToPassVector &RegsToPass,
1147                                          CCValAssign &VA, CCValAssign &NextVA,
1148                                          SDValue &StackPtr,
1149                                          SmallVector<SDValue, 8> &MemOpChains,
1150                                          ISD::ArgFlagsTy Flags) const {
1151
1152   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1153                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1154   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1155
1156   if (NextVA.isRegLoc())
1157     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1158   else {
1159     assert(NextVA.isMemLoc());
1160     if (StackPtr.getNode() == 0)
1161       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1162
1163     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1164                                            dl, DAG, NextVA,
1165                                            Flags));
1166   }
1167 }
1168
1169 /// LowerCall - Lowering a call into a callseq_start <-
1170 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1171 /// nodes.
1172 SDValue
1173 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1174                              CallingConv::ID CallConv, bool isVarArg,
1175                              bool &isTailCall,
1176                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1177                              const SmallVectorImpl<SDValue> &OutVals,
1178                              const SmallVectorImpl<ISD::InputArg> &Ins,
1179                              DebugLoc dl, SelectionDAG &DAG,
1180                              SmallVectorImpl<SDValue> &InVals) const {
1181   MachineFunction &MF = DAG.getMachineFunction();
1182   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1183   bool IsSibCall = false;
1184   // Temporarily disable tail calls so things don't break.
1185   if (!EnableARMTailCalls)
1186     isTailCall = false;
1187   if (isTailCall) {
1188     // Check if it's really possible to do a tail call.
1189     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1190                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1191                                                    Outs, OutVals, Ins, DAG);
1192     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1193     // detected sibcalls.
1194     if (isTailCall) {
1195       ++NumTailCalls;
1196       IsSibCall = true;
1197     }
1198   }
1199
1200   // Analyze operands of the call, assigning locations to each operand.
1201   SmallVector<CCValAssign, 16> ArgLocs;
1202   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1203                  getTargetMachine(), ArgLocs, *DAG.getContext(), Call);
1204   CCInfo.AnalyzeCallOperands(Outs,
1205                              CCAssignFnForNode(CallConv, /* Return*/ false,
1206                                                isVarArg));
1207
1208   // Get a count of how many bytes are to be pushed on the stack.
1209   unsigned NumBytes = CCInfo.getNextStackOffset();
1210
1211   // For tail calls, memory operands are available in our caller's stack.
1212   if (IsSibCall)
1213     NumBytes = 0;
1214
1215   // Adjust the stack pointer for the new arguments...
1216   // These operations are automatically eliminated by the prolog/epilog pass
1217   if (!IsSibCall)
1218     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1219
1220   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1221
1222   RegsToPassVector RegsToPass;
1223   SmallVector<SDValue, 8> MemOpChains;
1224
1225   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1226   // of tail call optimization, arguments are handled later.
1227   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1228        i != e;
1229        ++i, ++realArgIdx) {
1230     CCValAssign &VA = ArgLocs[i];
1231     SDValue Arg = OutVals[realArgIdx];
1232     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1233     bool isByVal = Flags.isByVal();
1234
1235     // Promote the value if needed.
1236     switch (VA.getLocInfo()) {
1237     default: llvm_unreachable("Unknown loc info!");
1238     case CCValAssign::Full: break;
1239     case CCValAssign::SExt:
1240       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1241       break;
1242     case CCValAssign::ZExt:
1243       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1244       break;
1245     case CCValAssign::AExt:
1246       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1247       break;
1248     case CCValAssign::BCvt:
1249       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
1250       break;
1251     }
1252
1253     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1254     if (VA.needsCustom()) {
1255       if (VA.getLocVT() == MVT::v2f64) {
1256         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1257                                   DAG.getConstant(0, MVT::i32));
1258         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1259                                   DAG.getConstant(1, MVT::i32));
1260
1261         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1262                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1263
1264         VA = ArgLocs[++i]; // skip ahead to next loc
1265         if (VA.isRegLoc()) {
1266           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1267                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1268         } else {
1269           assert(VA.isMemLoc());
1270
1271           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1272                                                  dl, DAG, VA, Flags));
1273         }
1274       } else {
1275         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1276                          StackPtr, MemOpChains, Flags);
1277       }
1278     } else if (VA.isRegLoc()) {
1279       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1280     } else if (isByVal) {
1281       assert(VA.isMemLoc());
1282       unsigned offset = 0;
1283
1284       // True if this byval aggregate will be split between registers
1285       // and memory.
1286       if (CCInfo.isFirstByValRegValid()) {
1287         EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1288         unsigned int i, j;
1289         for (i = 0, j = CCInfo.getFirstByValReg(); j < ARM::R4; i++, j++) {
1290           SDValue Const = DAG.getConstant(4*i, MVT::i32);
1291           SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
1292           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
1293                                      MachinePointerInfo(),
1294                                      false, false, 0);
1295           MemOpChains.push_back(Load.getValue(1));
1296           RegsToPass.push_back(std::make_pair(j, Load));
1297         }
1298         offset = ARM::R4 - CCInfo.getFirstByValReg();
1299         CCInfo.clearFirstByValReg();
1300       }
1301
1302       unsigned LocMemOffset = VA.getLocMemOffset();
1303       SDValue StkPtrOff = DAG.getIntPtrConstant(LocMemOffset);
1304       SDValue Dst = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr,
1305                                 StkPtrOff);
1306       SDValue SrcOffset = DAG.getIntPtrConstant(4*offset);
1307       SDValue Src = DAG.getNode(ISD::ADD, dl, getPointerTy(), Arg, SrcOffset);
1308       SDValue SizeNode = DAG.getConstant(Flags.getByValSize() - 4*offset,
1309                                          MVT::i32);
1310       MemOpChains.push_back(DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode,
1311                                           Flags.getByValAlign(),
1312                                           /*isVolatile=*/false,
1313                                           /*AlwaysInline=*/false,
1314                                           MachinePointerInfo(0),
1315                                           MachinePointerInfo(0)));
1316
1317     } else if (!IsSibCall) {
1318       assert(VA.isMemLoc());
1319
1320       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1321                                              dl, DAG, VA, Flags));
1322     }
1323   }
1324
1325   if (!MemOpChains.empty())
1326     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1327                         &MemOpChains[0], MemOpChains.size());
1328
1329   // Build a sequence of copy-to-reg nodes chained together with token chain
1330   // and flag operands which copy the outgoing args into the appropriate regs.
1331   SDValue InFlag;
1332   // Tail call byval lowering might overwrite argument registers so in case of
1333   // tail call optimization the copies to registers are lowered later.
1334   if (!isTailCall)
1335     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1336       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1337                                RegsToPass[i].second, InFlag);
1338       InFlag = Chain.getValue(1);
1339     }
1340
1341   // For tail calls lower the arguments to the 'real' stack slot.
1342   if (isTailCall) {
1343     // Force all the incoming stack arguments to be loaded from the stack
1344     // before any new outgoing arguments are stored to the stack, because the
1345     // outgoing stack slots may alias the incoming argument stack slots, and
1346     // the alias isn't otherwise explicit. This is slightly more conservative
1347     // than necessary, because it means that each store effectively depends
1348     // on every argument instead of just those arguments it would clobber.
1349
1350     // Do not flag preceding copytoreg stuff together with the following stuff.
1351     InFlag = SDValue();
1352     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1353       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1354                                RegsToPass[i].second, InFlag);
1355       InFlag = Chain.getValue(1);
1356     }
1357     InFlag =SDValue();
1358   }
1359
1360   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1361   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1362   // node so that legalize doesn't hack it.
1363   bool isDirect = false;
1364   bool isARMFunc = false;
1365   bool isLocalARMFunc = false;
1366   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1367
1368   if (EnableARMLongCalls) {
1369     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1370             && "long-calls with non-static relocation model!");
1371     // Handle a global address or an external symbol. If it's not one of
1372     // those, the target's already in a register, so we don't need to do
1373     // anything extra.
1374     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1375       const GlobalValue *GV = G->getGlobal();
1376       // Create a constant pool entry for the callee address
1377       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1378       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1379                                                            ARMPCLabelIndex,
1380                                                            ARMCP::CPValue, 0);
1381       // Get the address of the callee into a register
1382       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1383       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1384       Callee = DAG.getLoad(getPointerTy(), dl,
1385                            DAG.getEntryNode(), CPAddr,
1386                            MachinePointerInfo::getConstantPool(),
1387                            false, false, 0);
1388     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1389       const char *Sym = S->getSymbol();
1390
1391       // Create a constant pool entry for the callee address
1392       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1393       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1394                                                        Sym, ARMPCLabelIndex, 0);
1395       // Get the address of the callee into a register
1396       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1397       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1398       Callee = DAG.getLoad(getPointerTy(), dl,
1399                            DAG.getEntryNode(), CPAddr,
1400                            MachinePointerInfo::getConstantPool(),
1401                            false, false, 0);
1402     }
1403   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1404     const GlobalValue *GV = G->getGlobal();
1405     isDirect = true;
1406     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1407     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1408                    getTargetMachine().getRelocationModel() != Reloc::Static;
1409     isARMFunc = !Subtarget->isThumb() || isStub;
1410     // ARM call to a local ARM function is predicable.
1411     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1412     // tBX takes a register source operand.
1413     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1414       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1415       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1416                                                            ARMPCLabelIndex,
1417                                                            ARMCP::CPValue, 4);
1418       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1419       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1420       Callee = DAG.getLoad(getPointerTy(), dl,
1421                            DAG.getEntryNode(), CPAddr,
1422                            MachinePointerInfo::getConstantPool(),
1423                            false, false, 0);
1424       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1425       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1426                            getPointerTy(), Callee, PICLabel);
1427     } else {
1428       // On ELF targets for PIC code, direct calls should go through the PLT
1429       unsigned OpFlags = 0;
1430       if (Subtarget->isTargetELF() &&
1431                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1432         OpFlags = ARMII::MO_PLT;
1433       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
1434     }
1435   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1436     isDirect = true;
1437     bool isStub = Subtarget->isTargetDarwin() &&
1438                   getTargetMachine().getRelocationModel() != Reloc::Static;
1439     isARMFunc = !Subtarget->isThumb() || isStub;
1440     // tBX takes a register source operand.
1441     const char *Sym = S->getSymbol();
1442     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1443       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1444       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1445                                                        Sym, ARMPCLabelIndex, 4);
1446       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1447       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1448       Callee = DAG.getLoad(getPointerTy(), dl,
1449                            DAG.getEntryNode(), CPAddr,
1450                            MachinePointerInfo::getConstantPool(),
1451                            false, false, 0);
1452       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1453       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1454                            getPointerTy(), Callee, PICLabel);
1455     } else {
1456       unsigned OpFlags = 0;
1457       // On ELF targets for PIC code, direct calls should go through the PLT
1458       if (Subtarget->isTargetELF() &&
1459                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1460         OpFlags = ARMII::MO_PLT;
1461       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlags);
1462     }
1463   }
1464
1465   // FIXME: handle tail calls differently.
1466   unsigned CallOpc;
1467   if (Subtarget->isThumb()) {
1468     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1469       CallOpc = ARMISD::CALL_NOLINK;
1470     else
1471       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1472   } else {
1473     CallOpc = (isDirect || Subtarget->hasV5TOps())
1474       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1475       : ARMISD::CALL_NOLINK;
1476   }
1477
1478   std::vector<SDValue> Ops;
1479   Ops.push_back(Chain);
1480   Ops.push_back(Callee);
1481
1482   // Add argument registers to the end of the list so that they are known live
1483   // into the call.
1484   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1485     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1486                                   RegsToPass[i].second.getValueType()));
1487
1488   if (InFlag.getNode())
1489     Ops.push_back(InFlag);
1490
1491   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1492   if (isTailCall)
1493     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1494
1495   // Returns a chain and a flag for retval copy to use.
1496   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1497   InFlag = Chain.getValue(1);
1498
1499   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1500                              DAG.getIntPtrConstant(0, true), InFlag);
1501   if (!Ins.empty())
1502     InFlag = Chain.getValue(1);
1503
1504   // Handle result values, copying them out of physregs into vregs that we
1505   // return.
1506   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1507                          dl, DAG, InVals);
1508 }
1509
1510 /// HandleByVal - Every parameter *after* a byval parameter is passed
1511 /// on the stack.  Remember the next parameter register to allocate,
1512 /// and then confiscate the rest of the parameter registers to insure
1513 /// this.
1514 void
1515 llvm::ARMTargetLowering::HandleByVal(CCState *State, unsigned &size) const {
1516   unsigned reg = State->AllocateReg(GPRArgRegs, 4);
1517   assert((State->getCallOrPrologue() == Prologue ||
1518           State->getCallOrPrologue() == Call) &&
1519          "unhandled ParmContext");
1520   if ((!State->isFirstByValRegValid()) &&
1521       (ARM::R0 <= reg) && (reg <= ARM::R3)) {
1522     State->setFirstByValReg(reg);
1523     // At a call site, a byval parameter that is split between
1524     // registers and memory needs its size truncated here.  In a
1525     // function prologue, such byval parameters are reassembled in
1526     // memory, and are not truncated.
1527     if (State->getCallOrPrologue() == Call) {
1528       unsigned excess = 4 * (ARM::R4 - reg);
1529       assert(size >= excess && "expected larger existing stack allocation");
1530       size -= excess;
1531     }
1532   }
1533   // Confiscate any remaining parameter registers to preclude their
1534   // assignment to subsequent parameters.
1535   while (State->AllocateReg(GPRArgRegs, 4))
1536     ;
1537 }
1538
1539 /// MatchingStackOffset - Return true if the given stack call argument is
1540 /// already available in the same position (relatively) of the caller's
1541 /// incoming argument stack.
1542 static
1543 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1544                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1545                          const ARMInstrInfo *TII) {
1546   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1547   int FI = INT_MAX;
1548   if (Arg.getOpcode() == ISD::CopyFromReg) {
1549     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1550     if (!TargetRegisterInfo::isVirtualRegister(VR))
1551       return false;
1552     MachineInstr *Def = MRI->getVRegDef(VR);
1553     if (!Def)
1554       return false;
1555     if (!Flags.isByVal()) {
1556       if (!TII->isLoadFromStackSlot(Def, FI))
1557         return false;
1558     } else {
1559       return false;
1560     }
1561   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1562     if (Flags.isByVal())
1563       // ByVal argument is passed in as a pointer but it's now being
1564       // dereferenced. e.g.
1565       // define @foo(%struct.X* %A) {
1566       //   tail call @bar(%struct.X* byval %A)
1567       // }
1568       return false;
1569     SDValue Ptr = Ld->getBasePtr();
1570     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1571     if (!FINode)
1572       return false;
1573     FI = FINode->getIndex();
1574   } else
1575     return false;
1576
1577   assert(FI != INT_MAX);
1578   if (!MFI->isFixedObjectIndex(FI))
1579     return false;
1580   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1581 }
1582
1583 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1584 /// for tail call optimization. Targets which want to do tail call
1585 /// optimization should implement this function.
1586 bool
1587 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1588                                                      CallingConv::ID CalleeCC,
1589                                                      bool isVarArg,
1590                                                      bool isCalleeStructRet,
1591                                                      bool isCallerStructRet,
1592                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1593                                     const SmallVectorImpl<SDValue> &OutVals,
1594                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1595                                                      SelectionDAG& DAG) const {
1596   const Function *CallerF = DAG.getMachineFunction().getFunction();
1597   CallingConv::ID CallerCC = CallerF->getCallingConv();
1598   bool CCMatch = CallerCC == CalleeCC;
1599
1600   // Look for obvious safe cases to perform tail call optimization that do not
1601   // require ABI changes. This is what gcc calls sibcall.
1602
1603   // Do not sibcall optimize vararg calls unless the call site is not passing
1604   // any arguments.
1605   if (isVarArg && !Outs.empty())
1606     return false;
1607
1608   // Also avoid sibcall optimization if either caller or callee uses struct
1609   // return semantics.
1610   if (isCalleeStructRet || isCallerStructRet)
1611     return false;
1612
1613   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1614   // emitEpilogue is not ready for them. Thumb tail calls also use t2B, as
1615   // the Thumb1 16-bit unconditional branch doesn't have sufficient relocation
1616   // support in the assembler and linker to be used. This would need to be
1617   // fixed to fully support tail calls in Thumb1.
1618   //
1619   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1620   // LR.  This means if we need to reload LR, it takes an extra instructions,
1621   // which outweighs the value of the tail call; but here we don't know yet
1622   // whether LR is going to be used.  Probably the right approach is to
1623   // generate the tail call here and turn it back into CALL/RET in
1624   // emitEpilogue if LR is used.
1625
1626   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1627   // but we need to make sure there are enough registers; the only valid
1628   // registers are the 4 used for parameters.  We don't currently do this
1629   // case.
1630   if (Subtarget->isThumb1Only())
1631     return false;
1632
1633   // If the calling conventions do not match, then we'd better make sure the
1634   // results are returned in the same way as what the caller expects.
1635   if (!CCMatch) {
1636     SmallVector<CCValAssign, 16> RVLocs1;
1637     ARMCCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(),
1638                        getTargetMachine(), RVLocs1, *DAG.getContext(), Call);
1639     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1640
1641     SmallVector<CCValAssign, 16> RVLocs2;
1642     ARMCCState CCInfo2(CallerCC, false, DAG.getMachineFunction(),
1643                        getTargetMachine(), RVLocs2, *DAG.getContext(), Call);
1644     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1645
1646     if (RVLocs1.size() != RVLocs2.size())
1647       return false;
1648     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1649       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1650         return false;
1651       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1652         return false;
1653       if (RVLocs1[i].isRegLoc()) {
1654         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1655           return false;
1656       } else {
1657         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1658           return false;
1659       }
1660     }
1661   }
1662
1663   // If the callee takes no arguments then go on to check the results of the
1664   // call.
1665   if (!Outs.empty()) {
1666     // Check if stack adjustment is needed. For now, do not do this if any
1667     // argument is passed on the stack.
1668     SmallVector<CCValAssign, 16> ArgLocs;
1669     ARMCCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
1670                       getTargetMachine(), ArgLocs, *DAG.getContext(), Call);
1671     CCInfo.AnalyzeCallOperands(Outs,
1672                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1673     if (CCInfo.getNextStackOffset()) {
1674       MachineFunction &MF = DAG.getMachineFunction();
1675
1676       // Check if the arguments are already laid out in the right way as
1677       // the caller's fixed stack objects.
1678       MachineFrameInfo *MFI = MF.getFrameInfo();
1679       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1680       const ARMInstrInfo *TII =
1681         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1682       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1683            i != e;
1684            ++i, ++realArgIdx) {
1685         CCValAssign &VA = ArgLocs[i];
1686         EVT RegVT = VA.getLocVT();
1687         SDValue Arg = OutVals[realArgIdx];
1688         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1689         if (VA.getLocInfo() == CCValAssign::Indirect)
1690           return false;
1691         if (VA.needsCustom()) {
1692           // f64 and vector types are split into multiple registers or
1693           // register/stack-slot combinations.  The types will not match
1694           // the registers; give up on memory f64 refs until we figure
1695           // out what to do about this.
1696           if (!VA.isRegLoc())
1697             return false;
1698           if (!ArgLocs[++i].isRegLoc())
1699             return false;
1700           if (RegVT == MVT::v2f64) {
1701             if (!ArgLocs[++i].isRegLoc())
1702               return false;
1703             if (!ArgLocs[++i].isRegLoc())
1704               return false;
1705           }
1706         } else if (!VA.isRegLoc()) {
1707           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1708                                    MFI, MRI, TII))
1709             return false;
1710         }
1711       }
1712     }
1713   }
1714
1715   return true;
1716 }
1717
1718 SDValue
1719 ARMTargetLowering::LowerReturn(SDValue Chain,
1720                                CallingConv::ID CallConv, bool isVarArg,
1721                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1722                                const SmallVectorImpl<SDValue> &OutVals,
1723                                DebugLoc dl, SelectionDAG &DAG) const {
1724
1725   // CCValAssign - represent the assignment of the return value to a location.
1726   SmallVector<CCValAssign, 16> RVLocs;
1727
1728   // CCState - Info about the registers and stack slots.
1729   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1730                     getTargetMachine(), RVLocs, *DAG.getContext(), Call);
1731
1732   // Analyze outgoing return values.
1733   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1734                                                isVarArg));
1735
1736   // If this is the first return lowered for this function, add
1737   // the regs to the liveout set for the function.
1738   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1739     for (unsigned i = 0; i != RVLocs.size(); ++i)
1740       if (RVLocs[i].isRegLoc())
1741         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1742   }
1743
1744   SDValue Flag;
1745
1746   // Copy the result values into the output registers.
1747   for (unsigned i = 0, realRVLocIdx = 0;
1748        i != RVLocs.size();
1749        ++i, ++realRVLocIdx) {
1750     CCValAssign &VA = RVLocs[i];
1751     assert(VA.isRegLoc() && "Can only return in registers!");
1752
1753     SDValue Arg = OutVals[realRVLocIdx];
1754
1755     switch (VA.getLocInfo()) {
1756     default: llvm_unreachable("Unknown loc info!");
1757     case CCValAssign::Full: break;
1758     case CCValAssign::BCvt:
1759       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
1760       break;
1761     }
1762
1763     if (VA.needsCustom()) {
1764       if (VA.getLocVT() == MVT::v2f64) {
1765         // Extract the first half and return it in two registers.
1766         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1767                                    DAG.getConstant(0, MVT::i32));
1768         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1769                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1770
1771         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1772         Flag = Chain.getValue(1);
1773         VA = RVLocs[++i]; // skip ahead to next loc
1774         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1775                                  HalfGPRs.getValue(1), Flag);
1776         Flag = Chain.getValue(1);
1777         VA = RVLocs[++i]; // skip ahead to next loc
1778
1779         // Extract the 2nd half and fall through to handle it as an f64 value.
1780         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1781                           DAG.getConstant(1, MVT::i32));
1782       }
1783       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1784       // available.
1785       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1786                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1787       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1788       Flag = Chain.getValue(1);
1789       VA = RVLocs[++i]; // skip ahead to next loc
1790       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1791                                Flag);
1792     } else
1793       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1794
1795     // Guarantee that all emitted copies are
1796     // stuck together, avoiding something bad.
1797     Flag = Chain.getValue(1);
1798   }
1799
1800   SDValue result;
1801   if (Flag.getNode())
1802     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1803   else // Return Void
1804     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1805
1806   return result;
1807 }
1808
1809 bool ARMTargetLowering::isUsedByReturnOnly(SDNode *N) const {
1810   if (N->getNumValues() != 1)
1811     return false;
1812   if (!N->hasNUsesOfValue(1, 0))
1813     return false;
1814
1815   unsigned NumCopies = 0;
1816   SDNode* Copies[2];
1817   SDNode *Use = *N->use_begin();
1818   if (Use->getOpcode() == ISD::CopyToReg) {
1819     Copies[NumCopies++] = Use;
1820   } else if (Use->getOpcode() == ARMISD::VMOVRRD) {
1821     // f64 returned in a pair of GPRs.
1822     for (SDNode::use_iterator UI = Use->use_begin(), UE = Use->use_end();
1823          UI != UE; ++UI) {
1824       if (UI->getOpcode() != ISD::CopyToReg)
1825         return false;
1826       Copies[UI.getUse().getResNo()] = *UI;
1827       ++NumCopies;
1828     }
1829   } else if (Use->getOpcode() == ISD::BITCAST) {
1830     // f32 returned in a single GPR.
1831     if (!Use->hasNUsesOfValue(1, 0))
1832       return false;
1833     Use = *Use->use_begin();
1834     if (Use->getOpcode() != ISD::CopyToReg || !Use->hasNUsesOfValue(1, 0))
1835       return false;
1836     Copies[NumCopies++] = Use;
1837   } else {
1838     return false;
1839   }
1840
1841   if (NumCopies != 1 && NumCopies != 2)
1842     return false;
1843
1844   bool HasRet = false;
1845   for (unsigned i = 0; i < NumCopies; ++i) {
1846     SDNode *Copy = Copies[i];
1847     for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
1848          UI != UE; ++UI) {
1849       if (UI->getOpcode() == ISD::CopyToReg) {
1850         SDNode *Use = *UI;
1851         if (Use == Copies[0] || Use == Copies[1])
1852           continue;
1853         return false;
1854       }
1855       if (UI->getOpcode() != ARMISD::RET_FLAG)
1856         return false;
1857       HasRet = true;
1858     }
1859   }
1860
1861   return HasRet;
1862 }
1863
1864 bool ARMTargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
1865   if (!EnableARMTailCalls)
1866     return false;
1867
1868   if (!CI->isTailCall())
1869     return false;
1870
1871   return !Subtarget->isThumb1Only();
1872 }
1873
1874 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1875 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1876 // one of the above mentioned nodes. It has to be wrapped because otherwise
1877 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1878 // be used to form addressing mode. These wrapped nodes will be selected
1879 // into MOVi.
1880 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1881   EVT PtrVT = Op.getValueType();
1882   // FIXME there is no actual debug info here
1883   DebugLoc dl = Op.getDebugLoc();
1884   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1885   SDValue Res;
1886   if (CP->isMachineConstantPoolEntry())
1887     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1888                                     CP->getAlignment());
1889   else
1890     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1891                                     CP->getAlignment());
1892   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1893 }
1894
1895 unsigned ARMTargetLowering::getJumpTableEncoding() const {
1896   return MachineJumpTableInfo::EK_Inline;
1897 }
1898
1899 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1900                                              SelectionDAG &DAG) const {
1901   MachineFunction &MF = DAG.getMachineFunction();
1902   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1903   unsigned ARMPCLabelIndex = 0;
1904   DebugLoc DL = Op.getDebugLoc();
1905   EVT PtrVT = getPointerTy();
1906   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1907   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1908   SDValue CPAddr;
1909   if (RelocM == Reloc::Static) {
1910     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1911   } else {
1912     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1913     ARMPCLabelIndex = AFI->createPICLabelUId();
1914     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1915                                                          ARMCP::CPBlockAddress,
1916                                                          PCAdj);
1917     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1918   }
1919   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1920   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1921                                MachinePointerInfo::getConstantPool(),
1922                                false, false, 0);
1923   if (RelocM == Reloc::Static)
1924     return Result;
1925   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1926   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1927 }
1928
1929 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1930 SDValue
1931 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1932                                                  SelectionDAG &DAG) const {
1933   DebugLoc dl = GA->getDebugLoc();
1934   EVT PtrVT = getPointerTy();
1935   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1936   MachineFunction &MF = DAG.getMachineFunction();
1937   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1938   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1939   ARMConstantPoolValue *CPV =
1940     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1941                              ARMCP::CPValue, PCAdj, ARMCP::TLSGD, true);
1942   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1943   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1944   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1945                          MachinePointerInfo::getConstantPool(),
1946                          false, false, 0);
1947   SDValue Chain = Argument.getValue(1);
1948
1949   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1950   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1951
1952   // call __tls_get_addr.
1953   ArgListTy Args;
1954   ArgListEntry Entry;
1955   Entry.Node = Argument;
1956   Entry.Ty = (Type *) Type::getInt32Ty(*DAG.getContext());
1957   Args.push_back(Entry);
1958   // FIXME: is there useful debug info available here?
1959   std::pair<SDValue, SDValue> CallResult =
1960     LowerCallTo(Chain, (Type *) Type::getInt32Ty(*DAG.getContext()),
1961                 false, false, false, false,
1962                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1963                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1964   return CallResult.first;
1965 }
1966
1967 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1968 // "local exec" model.
1969 SDValue
1970 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1971                                         SelectionDAG &DAG) const {
1972   const GlobalValue *GV = GA->getGlobal();
1973   DebugLoc dl = GA->getDebugLoc();
1974   SDValue Offset;
1975   SDValue Chain = DAG.getEntryNode();
1976   EVT PtrVT = getPointerTy();
1977   // Get the Thread Pointer
1978   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1979
1980   if (GV->isDeclaration()) {
1981     MachineFunction &MF = DAG.getMachineFunction();
1982     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1983     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1984     // Initial exec model.
1985     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1986     ARMConstantPoolValue *CPV =
1987       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1988                                ARMCP::CPValue, PCAdj, ARMCP::GOTTPOFF, true);
1989     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1990     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1991     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1992                          MachinePointerInfo::getConstantPool(),
1993                          false, false, 0);
1994     Chain = Offset.getValue(1);
1995
1996     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1997     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1998
1999     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2000                          MachinePointerInfo::getConstantPool(),
2001                          false, false, 0);
2002   } else {
2003     // local exec model
2004     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMCP::TPOFF);
2005     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2006     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
2007     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2008                          MachinePointerInfo::getConstantPool(),
2009                          false, false, 0);
2010   }
2011
2012   // The address of the thread local variable is the add of the thread
2013   // pointer with the offset of the variable.
2014   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
2015 }
2016
2017 SDValue
2018 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
2019   // TODO: implement the "local dynamic" model
2020   assert(Subtarget->isTargetELF() &&
2021          "TLS not implemented for non-ELF targets");
2022   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
2023   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
2024   // otherwise use the "Local Exec" TLS Model
2025   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
2026     return LowerToTLSGeneralDynamicModel(GA, DAG);
2027   else
2028     return LowerToTLSExecModels(GA, DAG);
2029 }
2030
2031 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
2032                                                  SelectionDAG &DAG) const {
2033   EVT PtrVT = getPointerTy();
2034   DebugLoc dl = Op.getDebugLoc();
2035   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2036   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2037   if (RelocM == Reloc::PIC_) {
2038     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
2039     ARMConstantPoolValue *CPV =
2040       new ARMConstantPoolValue(GV, UseGOTOFF ? ARMCP::GOTOFF : ARMCP::GOT);
2041     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2042     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2043     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
2044                                  CPAddr,
2045                                  MachinePointerInfo::getConstantPool(),
2046                                  false, false, 0);
2047     SDValue Chain = Result.getValue(1);
2048     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
2049     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
2050     if (!UseGOTOFF)
2051       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
2052                            MachinePointerInfo::getGOT(), false, false, 0);
2053     return Result;
2054   }
2055
2056   // If we have T2 ops, we can materialize the address directly via movt/movw
2057   // pair. This is always cheaper.
2058   if (Subtarget->useMovt()) {
2059     ++NumMovwMovt;
2060     // FIXME: Once remat is capable of dealing with instructions with register
2061     // operands, expand this into two nodes.
2062     return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
2063                        DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2064   } else {
2065     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
2066     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2067     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2068                        MachinePointerInfo::getConstantPool(),
2069                        false, false, 0);
2070   }
2071 }
2072
2073 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
2074                                                     SelectionDAG &DAG) const {
2075   EVT PtrVT = getPointerTy();
2076   DebugLoc dl = Op.getDebugLoc();
2077   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2078   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2079   MachineFunction &MF = DAG.getMachineFunction();
2080   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2081
2082   // FIXME: Enable this for static codegen when tool issues are fixed.
2083   if (Subtarget->useMovt() && RelocM != Reloc::Static) {
2084     ++NumMovwMovt;
2085     // FIXME: Once remat is capable of dealing with instructions with register
2086     // operands, expand this into two nodes.
2087     if (RelocM == Reloc::Static)
2088       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
2089                                  DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2090
2091     unsigned Wrapper = (RelocM == Reloc::PIC_)
2092       ? ARMISD::WrapperPIC : ARMISD::WrapperDYN;
2093     SDValue Result = DAG.getNode(Wrapper, dl, PtrVT,
2094                                  DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2095     if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
2096       Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
2097                            MachinePointerInfo::getGOT(), false, false, 0);
2098     return Result;
2099   }
2100
2101   unsigned ARMPCLabelIndex = 0;
2102   SDValue CPAddr;
2103   if (RelocM == Reloc::Static) {
2104     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
2105   } else {
2106     ARMPCLabelIndex = AFI->createPICLabelUId();
2107     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
2108     ARMConstantPoolValue *CPV =
2109       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
2110     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2111   }
2112   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2113
2114   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2115                                MachinePointerInfo::getConstantPool(),
2116                                false, false, 0);
2117   SDValue Chain = Result.getValue(1);
2118
2119   if (RelocM == Reloc::PIC_) {
2120     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2121     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2122   }
2123
2124   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
2125     Result = DAG.getLoad(PtrVT, dl, Chain, Result, MachinePointerInfo::getGOT(),
2126                          false, false, 0);
2127
2128   return Result;
2129 }
2130
2131 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
2132                                                     SelectionDAG &DAG) const {
2133   assert(Subtarget->isTargetELF() &&
2134          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
2135   MachineFunction &MF = DAG.getMachineFunction();
2136   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2137   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2138   EVT PtrVT = getPointerTy();
2139   DebugLoc dl = Op.getDebugLoc();
2140   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
2141   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
2142                                                        "_GLOBAL_OFFSET_TABLE_",
2143                                                        ARMPCLabelIndex, PCAdj);
2144   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2145   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2146   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2147                                MachinePointerInfo::getConstantPool(),
2148                                false, false, 0);
2149   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2150   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2151 }
2152
2153 SDValue
2154 ARMTargetLowering::LowerEH_SJLJ_DISPATCHSETUP(SDValue Op, SelectionDAG &DAG)
2155   const {
2156   DebugLoc dl = Op.getDebugLoc();
2157   return DAG.getNode(ARMISD::EH_SJLJ_DISPATCHSETUP, dl, MVT::Other,
2158                      Op.getOperand(0), Op.getOperand(1));
2159 }
2160
2161 SDValue
2162 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
2163   DebugLoc dl = Op.getDebugLoc();
2164   SDValue Val = DAG.getConstant(0, MVT::i32);
2165   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
2166                      Op.getOperand(1), Val);
2167 }
2168
2169 SDValue
2170 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
2171   DebugLoc dl = Op.getDebugLoc();
2172   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
2173                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
2174 }
2175
2176 SDValue
2177 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
2178                                           const ARMSubtarget *Subtarget) const {
2179   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2180   DebugLoc dl = Op.getDebugLoc();
2181   switch (IntNo) {
2182   default: return SDValue();    // Don't custom lower most intrinsics.
2183   case Intrinsic::arm_thread_pointer: {
2184     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2185     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2186   }
2187   case Intrinsic::eh_sjlj_lsda: {
2188     MachineFunction &MF = DAG.getMachineFunction();
2189     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2190     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2191     EVT PtrVT = getPointerTy();
2192     DebugLoc dl = Op.getDebugLoc();
2193     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2194     SDValue CPAddr;
2195     unsigned PCAdj = (RelocM != Reloc::PIC_)
2196       ? 0 : (Subtarget->isThumb() ? 4 : 8);
2197     ARMConstantPoolValue *CPV =
2198       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
2199                                ARMCP::CPLSDA, PCAdj);
2200     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2201     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2202     SDValue Result =
2203       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2204                   MachinePointerInfo::getConstantPool(),
2205                   false, false, 0);
2206
2207     if (RelocM == Reloc::PIC_) {
2208       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2209       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2210     }
2211     return Result;
2212   }
2213   case Intrinsic::arm_neon_vmulls:
2214   case Intrinsic::arm_neon_vmullu: {
2215     unsigned NewOpc = (IntNo == Intrinsic::arm_neon_vmulls)
2216       ? ARMISD::VMULLs : ARMISD::VMULLu;
2217     return DAG.getNode(NewOpc, Op.getDebugLoc(), Op.getValueType(),
2218                        Op.getOperand(1), Op.getOperand(2));
2219   }
2220   }
2221 }
2222
2223 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
2224                                const ARMSubtarget *Subtarget) {
2225   DebugLoc dl = Op.getDebugLoc();
2226   if (!Subtarget->hasDataBarrier()) {
2227     // Some ARMv6 cpus can support data barriers with an mcr instruction.
2228     // Thumb1 and pre-v6 ARM mode use a libcall instead and should never get
2229     // here.
2230     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb() &&
2231            "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
2232     return DAG.getNode(ARMISD::MEMBARRIER_MCR, dl, MVT::Other, Op.getOperand(0),
2233                        DAG.getConstant(0, MVT::i32));
2234   }
2235
2236   SDValue Op5 = Op.getOperand(5);
2237   bool isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue() != 0;
2238   unsigned isLL = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
2239   unsigned isLS = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
2240   bool isOnlyStoreBarrier = (isLL == 0 && isLS == 0);
2241
2242   ARM_MB::MemBOpt DMBOpt;
2243   if (isDeviceBarrier)
2244     DMBOpt = isOnlyStoreBarrier ? ARM_MB::ST : ARM_MB::SY;
2245   else
2246     DMBOpt = isOnlyStoreBarrier ? ARM_MB::ISHST : ARM_MB::ISH;
2247   return DAG.getNode(ARMISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0),
2248                      DAG.getConstant(DMBOpt, MVT::i32));
2249 }
2250
2251
2252 static SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG,
2253                                  const ARMSubtarget *Subtarget) {
2254   // FIXME: handle "fence singlethread" more efficiently.
2255   DebugLoc dl = Op.getDebugLoc();
2256   if (!Subtarget->hasDataBarrier()) {
2257     // Some ARMv6 cpus can support data barriers with an mcr instruction.
2258     // Thumb1 and pre-v6 ARM mode use a libcall instead and should never get
2259     // here.
2260     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb() &&
2261            "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
2262     return DAG.getNode(ARMISD::MEMBARRIER_MCR, dl, MVT::Other, Op.getOperand(0),
2263                        DAG.getConstant(0, MVT::i32));
2264   }
2265
2266   return DAG.getNode(ARMISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0),
2267                      DAG.getConstant(ARM_MB::ISH, MVT::i32));
2268 }
2269
2270 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG,
2271                              const ARMSubtarget *Subtarget) {
2272   // ARM pre v5TE and Thumb1 does not have preload instructions.
2273   if (!(Subtarget->isThumb2() ||
2274         (!Subtarget->isThumb1Only() && Subtarget->hasV5TEOps())))
2275     // Just preserve the chain.
2276     return Op.getOperand(0);
2277
2278   DebugLoc dl = Op.getDebugLoc();
2279   unsigned isRead = ~cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() & 1;
2280   if (!isRead &&
2281       (!Subtarget->hasV7Ops() || !Subtarget->hasMPExtension()))
2282     // ARMv7 with MP extension has PLDW.
2283     return Op.getOperand(0);
2284
2285   unsigned isData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
2286   if (Subtarget->isThumb()) {
2287     // Invert the bits.
2288     isRead = ~isRead & 1;
2289     isData = ~isData & 1;
2290   }
2291
2292   return DAG.getNode(ARMISD::PRELOAD, dl, MVT::Other, Op.getOperand(0),
2293                      Op.getOperand(1), DAG.getConstant(isRead, MVT::i32),
2294                      DAG.getConstant(isData, MVT::i32));
2295 }
2296
2297 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
2298   MachineFunction &MF = DAG.getMachineFunction();
2299   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
2300
2301   // vastart just stores the address of the VarArgsFrameIndex slot into the
2302   // memory location argument.
2303   DebugLoc dl = Op.getDebugLoc();
2304   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2305   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2306   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2307   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
2308                       MachinePointerInfo(SV), false, false, 0);
2309 }
2310
2311 SDValue
2312 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2313                                         SDValue &Root, SelectionDAG &DAG,
2314                                         DebugLoc dl) const {
2315   MachineFunction &MF = DAG.getMachineFunction();
2316   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2317
2318   TargetRegisterClass *RC;
2319   if (AFI->isThumb1OnlyFunction())
2320     RC = ARM::tGPRRegisterClass;
2321   else
2322     RC = ARM::GPRRegisterClass;
2323
2324   // Transform the arguments stored in physical registers into virtual ones.
2325   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2326   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2327
2328   SDValue ArgValue2;
2329   if (NextVA.isMemLoc()) {
2330     MachineFrameInfo *MFI = MF.getFrameInfo();
2331     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2332
2333     // Create load node to retrieve arguments from the stack.
2334     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2335     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2336                             MachinePointerInfo::getFixedStack(FI),
2337                             false, false, 0);
2338   } else {
2339     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2340     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2341   }
2342
2343   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2344 }
2345
2346 void
2347 ARMTargetLowering::computeRegArea(CCState &CCInfo, MachineFunction &MF,
2348                                   unsigned &VARegSize, unsigned &VARegSaveSize)
2349   const {
2350   unsigned NumGPRs;
2351   if (CCInfo.isFirstByValRegValid())
2352     NumGPRs = ARM::R4 - CCInfo.getFirstByValReg();
2353   else {
2354     unsigned int firstUnalloced;
2355     firstUnalloced = CCInfo.getFirstUnallocated(GPRArgRegs,
2356                                                 sizeof(GPRArgRegs) /
2357                                                 sizeof(GPRArgRegs[0]));
2358     NumGPRs = (firstUnalloced <= 3) ? (4 - firstUnalloced) : 0;
2359   }
2360
2361   unsigned Align = MF.getTarget().getFrameLowering()->getStackAlignment();
2362   VARegSize = NumGPRs * 4;
2363   VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2364 }
2365
2366 // The remaining GPRs hold either the beginning of variable-argument
2367 // data, or the beginning of an aggregate passed by value (usuall
2368 // byval).  Either way, we allocate stack slots adjacent to the data
2369 // provided by our caller, and store the unallocated registers there.
2370 // If this is a variadic function, the va_list pointer will begin with
2371 // these values; otherwise, this reassembles a (byval) structure that
2372 // was split between registers and memory.
2373 void
2374 ARMTargetLowering::VarArgStyleRegisters(CCState &CCInfo, SelectionDAG &DAG,
2375                                         DebugLoc dl, SDValue &Chain,
2376                                         unsigned ArgOffset) const {
2377   MachineFunction &MF = DAG.getMachineFunction();
2378   MachineFrameInfo *MFI = MF.getFrameInfo();
2379   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2380   unsigned firstRegToSaveIndex;
2381   if (CCInfo.isFirstByValRegValid())
2382     firstRegToSaveIndex = CCInfo.getFirstByValReg() - ARM::R0;
2383   else {
2384     firstRegToSaveIndex = CCInfo.getFirstUnallocated
2385       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2386   }
2387
2388   unsigned VARegSize, VARegSaveSize;
2389   computeRegArea(CCInfo, MF, VARegSize, VARegSaveSize);
2390   if (VARegSaveSize) {
2391     // If this function is vararg, store any remaining integer argument regs
2392     // to their spots on the stack so that they may be loaded by deferencing
2393     // the result of va_next.
2394     AFI->setVarArgsRegSaveSize(VARegSaveSize);
2395     AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(VARegSaveSize,
2396                                                      ArgOffset + VARegSaveSize
2397                                                      - VARegSize,
2398                                                      false));
2399     SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2400                                     getPointerTy());
2401
2402     SmallVector<SDValue, 4> MemOps;
2403     for (; firstRegToSaveIndex < 4; ++firstRegToSaveIndex) {
2404       TargetRegisterClass *RC;
2405       if (AFI->isThumb1OnlyFunction())
2406         RC = ARM::tGPRRegisterClass;
2407       else
2408         RC = ARM::GPRRegisterClass;
2409
2410       unsigned VReg = MF.addLiveIn(GPRArgRegs[firstRegToSaveIndex], RC);
2411       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2412       SDValue Store =
2413         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2414                  MachinePointerInfo::getFixedStack(AFI->getVarArgsFrameIndex()),
2415                      false, false, 0);
2416       MemOps.push_back(Store);
2417       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2418                         DAG.getConstant(4, getPointerTy()));
2419     }
2420     if (!MemOps.empty())
2421       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2422                           &MemOps[0], MemOps.size());
2423   } else
2424     // This will point to the next argument passed via stack.
2425     AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2426 }
2427
2428 SDValue
2429 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2430                                         CallingConv::ID CallConv, bool isVarArg,
2431                                         const SmallVectorImpl<ISD::InputArg>
2432                                           &Ins,
2433                                         DebugLoc dl, SelectionDAG &DAG,
2434                                         SmallVectorImpl<SDValue> &InVals)
2435                                           const {
2436   MachineFunction &MF = DAG.getMachineFunction();
2437   MachineFrameInfo *MFI = MF.getFrameInfo();
2438
2439   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2440
2441   // Assign locations to all of the incoming arguments.
2442   SmallVector<CCValAssign, 16> ArgLocs;
2443   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2444                     getTargetMachine(), ArgLocs, *DAG.getContext(), Prologue);
2445   CCInfo.AnalyzeFormalArguments(Ins,
2446                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2447                                                   isVarArg));
2448
2449   SmallVector<SDValue, 16> ArgValues;
2450   int lastInsIndex = -1;
2451
2452   SDValue ArgValue;
2453   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2454     CCValAssign &VA = ArgLocs[i];
2455
2456     // Arguments stored in registers.
2457     if (VA.isRegLoc()) {
2458       EVT RegVT = VA.getLocVT();
2459
2460       if (VA.needsCustom()) {
2461         // f64 and vector types are split up into multiple registers or
2462         // combinations of registers and stack slots.
2463         if (VA.getLocVT() == MVT::v2f64) {
2464           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2465                                                    Chain, DAG, dl);
2466           VA = ArgLocs[++i]; // skip ahead to next loc
2467           SDValue ArgValue2;
2468           if (VA.isMemLoc()) {
2469             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2470             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2471             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2472                                     MachinePointerInfo::getFixedStack(FI),
2473                                     false, false, 0);
2474           } else {
2475             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2476                                              Chain, DAG, dl);
2477           }
2478           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2479           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2480                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2481           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2482                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2483         } else
2484           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2485
2486       } else {
2487         TargetRegisterClass *RC;
2488
2489         if (RegVT == MVT::f32)
2490           RC = ARM::SPRRegisterClass;
2491         else if (RegVT == MVT::f64)
2492           RC = ARM::DPRRegisterClass;
2493         else if (RegVT == MVT::v2f64)
2494           RC = ARM::QPRRegisterClass;
2495         else if (RegVT == MVT::i32)
2496           RC = (AFI->isThumb1OnlyFunction() ?
2497                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2498         else
2499           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2500
2501         // Transform the arguments in physical registers into virtual ones.
2502         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2503         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2504       }
2505
2506       // If this is an 8 or 16-bit value, it is really passed promoted
2507       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2508       // truncate to the right size.
2509       switch (VA.getLocInfo()) {
2510       default: llvm_unreachable("Unknown loc info!");
2511       case CCValAssign::Full: break;
2512       case CCValAssign::BCvt:
2513         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
2514         break;
2515       case CCValAssign::SExt:
2516         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2517                                DAG.getValueType(VA.getValVT()));
2518         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2519         break;
2520       case CCValAssign::ZExt:
2521         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2522                                DAG.getValueType(VA.getValVT()));
2523         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2524         break;
2525       }
2526
2527       InVals.push_back(ArgValue);
2528
2529     } else { // VA.isRegLoc()
2530
2531       // sanity check
2532       assert(VA.isMemLoc());
2533       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2534
2535       int index = ArgLocs[i].getValNo();
2536
2537       // Some Ins[] entries become multiple ArgLoc[] entries.
2538       // Process them only once.
2539       if (index != lastInsIndex)
2540         {
2541           ISD::ArgFlagsTy Flags = Ins[index].Flags;
2542           // FIXME: For now, all byval parameter objects are marked mutable.
2543           // This can be changed with more analysis.
2544           // In case of tail call optimization mark all arguments mutable.
2545           // Since they could be overwritten by lowering of arguments in case of
2546           // a tail call.
2547           if (Flags.isByVal()) {
2548             unsigned VARegSize, VARegSaveSize;
2549             computeRegArea(CCInfo, MF, VARegSize, VARegSaveSize);
2550             VarArgStyleRegisters(CCInfo, DAG, dl, Chain, 0);
2551             unsigned Bytes = Flags.getByValSize() - VARegSize;
2552             if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2553             int FI = MFI->CreateFixedObject(Bytes,
2554                                             VA.getLocMemOffset(), false);
2555             InVals.push_back(DAG.getFrameIndex(FI, getPointerTy()));
2556           } else {
2557             int FI = MFI->CreateFixedObject(VA.getLocVT().getSizeInBits()/8,
2558                                             VA.getLocMemOffset(), true);
2559
2560             // Create load nodes to retrieve arguments from the stack.
2561             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2562             InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2563                                          MachinePointerInfo::getFixedStack(FI),
2564                                          false, false, 0));
2565           }
2566           lastInsIndex = index;
2567         }
2568     }
2569   }
2570
2571   // varargs
2572   if (isVarArg)
2573     VarArgStyleRegisters(CCInfo, DAG, dl, Chain, CCInfo.getNextStackOffset());
2574
2575   return Chain;
2576 }
2577
2578 /// isFloatingPointZero - Return true if this is +0.0.
2579 static bool isFloatingPointZero(SDValue Op) {
2580   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2581     return CFP->getValueAPF().isPosZero();
2582   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2583     // Maybe this has already been legalized into the constant pool?
2584     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2585       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2586       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2587         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2588           return CFP->getValueAPF().isPosZero();
2589     }
2590   }
2591   return false;
2592 }
2593
2594 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2595 /// the given operands.
2596 SDValue
2597 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2598                              SDValue &ARMcc, SelectionDAG &DAG,
2599                              DebugLoc dl) const {
2600   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2601     unsigned C = RHSC->getZExtValue();
2602     if (!isLegalICmpImmediate(C)) {
2603       // Constant does not fit, try adjusting it by one?
2604       switch (CC) {
2605       default: break;
2606       case ISD::SETLT:
2607       case ISD::SETGE:
2608         if (C != 0x80000000 && isLegalICmpImmediate(C-1)) {
2609           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2610           RHS = DAG.getConstant(C-1, MVT::i32);
2611         }
2612         break;
2613       case ISD::SETULT:
2614       case ISD::SETUGE:
2615         if (C != 0 && isLegalICmpImmediate(C-1)) {
2616           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2617           RHS = DAG.getConstant(C-1, MVT::i32);
2618         }
2619         break;
2620       case ISD::SETLE:
2621       case ISD::SETGT:
2622         if (C != 0x7fffffff && isLegalICmpImmediate(C+1)) {
2623           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2624           RHS = DAG.getConstant(C+1, MVT::i32);
2625         }
2626         break;
2627       case ISD::SETULE:
2628       case ISD::SETUGT:
2629         if (C != 0xffffffff && isLegalICmpImmediate(C+1)) {
2630           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2631           RHS = DAG.getConstant(C+1, MVT::i32);
2632         }
2633         break;
2634       }
2635     }
2636   }
2637
2638   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2639   ARMISD::NodeType CompareType;
2640   switch (CondCode) {
2641   default:
2642     CompareType = ARMISD::CMP;
2643     break;
2644   case ARMCC::EQ:
2645   case ARMCC::NE:
2646     // Uses only Z Flag
2647     CompareType = ARMISD::CMPZ;
2648     break;
2649   }
2650   ARMcc = DAG.getConstant(CondCode, MVT::i32);
2651   return DAG.getNode(CompareType, dl, MVT::Glue, LHS, RHS);
2652 }
2653
2654 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2655 SDValue
2656 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2657                              DebugLoc dl) const {
2658   SDValue Cmp;
2659   if (!isFloatingPointZero(RHS))
2660     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Glue, LHS, RHS);
2661   else
2662     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Glue, LHS);
2663   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Glue, Cmp);
2664 }
2665
2666 /// duplicateCmp - Glue values can have only one use, so this function
2667 /// duplicates a comparison node.
2668 SDValue
2669 ARMTargetLowering::duplicateCmp(SDValue Cmp, SelectionDAG &DAG) const {
2670   unsigned Opc = Cmp.getOpcode();
2671   DebugLoc DL = Cmp.getDebugLoc();
2672   if (Opc == ARMISD::CMP || Opc == ARMISD::CMPZ)
2673     return DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0),Cmp.getOperand(1));
2674
2675   assert(Opc == ARMISD::FMSTAT && "unexpected comparison operation");
2676   Cmp = Cmp.getOperand(0);
2677   Opc = Cmp.getOpcode();
2678   if (Opc == ARMISD::CMPFP)
2679     Cmp = DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0),Cmp.getOperand(1));
2680   else {
2681     assert(Opc == ARMISD::CMPFPw0 && "unexpected operand of FMSTAT");
2682     Cmp = DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0));
2683   }
2684   return DAG.getNode(ARMISD::FMSTAT, DL, MVT::Glue, Cmp);
2685 }
2686
2687 SDValue ARMTargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
2688   SDValue Cond = Op.getOperand(0);
2689   SDValue SelectTrue = Op.getOperand(1);
2690   SDValue SelectFalse = Op.getOperand(2);
2691   DebugLoc dl = Op.getDebugLoc();
2692
2693   // Convert:
2694   //
2695   //   (select (cmov 1, 0, cond), t, f) -> (cmov t, f, cond)
2696   //   (select (cmov 0, 1, cond), t, f) -> (cmov f, t, cond)
2697   //
2698   if (Cond.getOpcode() == ARMISD::CMOV && Cond.hasOneUse()) {
2699     const ConstantSDNode *CMOVTrue =
2700       dyn_cast<ConstantSDNode>(Cond.getOperand(0));
2701     const ConstantSDNode *CMOVFalse =
2702       dyn_cast<ConstantSDNode>(Cond.getOperand(1));
2703
2704     if (CMOVTrue && CMOVFalse) {
2705       unsigned CMOVTrueVal = CMOVTrue->getZExtValue();
2706       unsigned CMOVFalseVal = CMOVFalse->getZExtValue();
2707
2708       SDValue True;
2709       SDValue False;
2710       if (CMOVTrueVal == 1 && CMOVFalseVal == 0) {
2711         True = SelectTrue;
2712         False = SelectFalse;
2713       } else if (CMOVTrueVal == 0 && CMOVFalseVal == 1) {
2714         True = SelectFalse;
2715         False = SelectTrue;
2716       }
2717
2718       if (True.getNode() && False.getNode()) {
2719         EVT VT = Op.getValueType();
2720         SDValue ARMcc = Cond.getOperand(2);
2721         SDValue CCR = Cond.getOperand(3);
2722         SDValue Cmp = duplicateCmp(Cond.getOperand(4), DAG);
2723         assert(True.getValueType() == VT);
2724         return DAG.getNode(ARMISD::CMOV, dl, VT, True, False, ARMcc, CCR, Cmp);
2725       }
2726     }
2727   }
2728
2729   return DAG.getSelectCC(dl, Cond,
2730                          DAG.getConstant(0, Cond.getValueType()),
2731                          SelectTrue, SelectFalse, ISD::SETNE);
2732 }
2733
2734 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2735   EVT VT = Op.getValueType();
2736   SDValue LHS = Op.getOperand(0);
2737   SDValue RHS = Op.getOperand(1);
2738   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2739   SDValue TrueVal = Op.getOperand(2);
2740   SDValue FalseVal = Op.getOperand(3);
2741   DebugLoc dl = Op.getDebugLoc();
2742
2743   if (LHS.getValueType() == MVT::i32) {
2744     SDValue ARMcc;
2745     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2746     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2747     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR, Cmp);
2748   }
2749
2750   ARMCC::CondCodes CondCode, CondCode2;
2751   FPCCToARMCC(CC, CondCode, CondCode2);
2752
2753   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2754   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2755   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2756   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2757                                ARMcc, CCR, Cmp);
2758   if (CondCode2 != ARMCC::AL) {
2759     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
2760     // FIXME: Needs another CMP because flag can have but one use.
2761     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2762     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2763                          Result, TrueVal, ARMcc2, CCR, Cmp2);
2764   }
2765   return Result;
2766 }
2767
2768 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
2769 /// to morph to an integer compare sequence.
2770 static bool canChangeToInt(SDValue Op, bool &SeenZero,
2771                            const ARMSubtarget *Subtarget) {
2772   SDNode *N = Op.getNode();
2773   if (!N->hasOneUse())
2774     // Otherwise it requires moving the value from fp to integer registers.
2775     return false;
2776   if (!N->getNumValues())
2777     return false;
2778   EVT VT = Op.getValueType();
2779   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
2780     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
2781     // vmrs are very slow, e.g. cortex-a8.
2782     return false;
2783
2784   if (isFloatingPointZero(Op)) {
2785     SeenZero = true;
2786     return true;
2787   }
2788   return ISD::isNormalLoad(N);
2789 }
2790
2791 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
2792   if (isFloatingPointZero(Op))
2793     return DAG.getConstant(0, MVT::i32);
2794
2795   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2796     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2797                        Ld->getChain(), Ld->getBasePtr(), Ld->getPointerInfo(),
2798                        Ld->isVolatile(), Ld->isNonTemporal(),
2799                        Ld->getAlignment());
2800
2801   llvm_unreachable("Unknown VFP cmp argument!");
2802 }
2803
2804 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
2805                            SDValue &RetVal1, SDValue &RetVal2) {
2806   if (isFloatingPointZero(Op)) {
2807     RetVal1 = DAG.getConstant(0, MVT::i32);
2808     RetVal2 = DAG.getConstant(0, MVT::i32);
2809     return;
2810   }
2811
2812   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
2813     SDValue Ptr = Ld->getBasePtr();
2814     RetVal1 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2815                           Ld->getChain(), Ptr,
2816                           Ld->getPointerInfo(),
2817                           Ld->isVolatile(), Ld->isNonTemporal(),
2818                           Ld->getAlignment());
2819
2820     EVT PtrType = Ptr.getValueType();
2821     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
2822     SDValue NewPtr = DAG.getNode(ISD::ADD, Op.getDebugLoc(),
2823                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
2824     RetVal2 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2825                           Ld->getChain(), NewPtr,
2826                           Ld->getPointerInfo().getWithOffset(4),
2827                           Ld->isVolatile(), Ld->isNonTemporal(),
2828                           NewAlign);
2829     return;
2830   }
2831
2832   llvm_unreachable("Unknown VFP cmp argument!");
2833 }
2834
2835 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
2836 /// f32 and even f64 comparisons to integer ones.
2837 SDValue
2838 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
2839   SDValue Chain = Op.getOperand(0);
2840   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2841   SDValue LHS = Op.getOperand(2);
2842   SDValue RHS = Op.getOperand(3);
2843   SDValue Dest = Op.getOperand(4);
2844   DebugLoc dl = Op.getDebugLoc();
2845
2846   bool SeenZero = false;
2847   if (canChangeToInt(LHS, SeenZero, Subtarget) &&
2848       canChangeToInt(RHS, SeenZero, Subtarget) &&
2849       // If one of the operand is zero, it's safe to ignore the NaN case since
2850       // we only care about equality comparisons.
2851       (SeenZero || (DAG.isKnownNeverNaN(LHS) && DAG.isKnownNeverNaN(RHS)))) {
2852     // If unsafe fp math optimization is enabled and there are no other uses of
2853     // the CMP operands, and the condition code is EQ or NE, we can optimize it
2854     // to an integer comparison.
2855     if (CC == ISD::SETOEQ)
2856       CC = ISD::SETEQ;
2857     else if (CC == ISD::SETUNE)
2858       CC = ISD::SETNE;
2859
2860     SDValue ARMcc;
2861     if (LHS.getValueType() == MVT::f32) {
2862       LHS = bitcastf32Toi32(LHS, DAG);
2863       RHS = bitcastf32Toi32(RHS, DAG);
2864       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2865       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2866       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2867                          Chain, Dest, ARMcc, CCR, Cmp);
2868     }
2869
2870     SDValue LHS1, LHS2;
2871     SDValue RHS1, RHS2;
2872     expandf64Toi32(LHS, DAG, LHS1, LHS2);
2873     expandf64Toi32(RHS, DAG, RHS1, RHS2);
2874     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2875     ARMcc = DAG.getConstant(CondCode, MVT::i32);
2876     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
2877     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
2878     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops, 7);
2879   }
2880
2881   return SDValue();
2882 }
2883
2884 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2885   SDValue Chain = Op.getOperand(0);
2886   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2887   SDValue LHS = Op.getOperand(2);
2888   SDValue RHS = Op.getOperand(3);
2889   SDValue Dest = Op.getOperand(4);
2890   DebugLoc dl = Op.getDebugLoc();
2891
2892   if (LHS.getValueType() == MVT::i32) {
2893     SDValue ARMcc;
2894     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2895     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2896     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2897                        Chain, Dest, ARMcc, CCR, Cmp);
2898   }
2899
2900   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2901
2902   if (UnsafeFPMath &&
2903       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2904        CC == ISD::SETNE || CC == ISD::SETUNE)) {
2905     SDValue Result = OptimizeVFPBrcond(Op, DAG);
2906     if (Result.getNode())
2907       return Result;
2908   }
2909
2910   ARMCC::CondCodes CondCode, CondCode2;
2911   FPCCToARMCC(CC, CondCode, CondCode2);
2912
2913   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2914   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2915   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2916   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
2917   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
2918   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2919   if (CondCode2 != ARMCC::AL) {
2920     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
2921     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
2922     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2923   }
2924   return Res;
2925 }
2926
2927 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2928   SDValue Chain = Op.getOperand(0);
2929   SDValue Table = Op.getOperand(1);
2930   SDValue Index = Op.getOperand(2);
2931   DebugLoc dl = Op.getDebugLoc();
2932
2933   EVT PTy = getPointerTy();
2934   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2935   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2936   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2937   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2938   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2939   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2940   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2941   if (Subtarget->isThumb2()) {
2942     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2943     // which does another jump to the destination. This also makes it easier
2944     // to translate it to TBB / TBH later.
2945     // FIXME: This might not work if the function is extremely large.
2946     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2947                        Addr, Op.getOperand(2), JTI, UId);
2948   }
2949   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2950     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2951                        MachinePointerInfo::getJumpTable(),
2952                        false, false, 0);
2953     Chain = Addr.getValue(1);
2954     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2955     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2956   } else {
2957     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2958                        MachinePointerInfo::getJumpTable(), false, false, 0);
2959     Chain = Addr.getValue(1);
2960     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2961   }
2962 }
2963
2964 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2965   DebugLoc dl = Op.getDebugLoc();
2966   unsigned Opc;
2967
2968   switch (Op.getOpcode()) {
2969   default:
2970     assert(0 && "Invalid opcode!");
2971   case ISD::FP_TO_SINT:
2972     Opc = ARMISD::FTOSI;
2973     break;
2974   case ISD::FP_TO_UINT:
2975     Opc = ARMISD::FTOUI;
2976     break;
2977   }
2978   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2979   return DAG.getNode(ISD::BITCAST, dl, MVT::i32, Op);
2980 }
2981
2982 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2983   EVT VT = Op.getValueType();
2984   DebugLoc dl = Op.getDebugLoc();
2985
2986   assert(Op.getOperand(0).getValueType() == MVT::v4i16 &&
2987          "Invalid type for custom lowering!");
2988   if (VT != MVT::v4f32)
2989     return DAG.UnrollVectorOp(Op.getNode());
2990
2991   unsigned CastOpc;
2992   unsigned Opc;
2993   switch (Op.getOpcode()) {
2994   default:
2995     assert(0 && "Invalid opcode!");
2996   case ISD::SINT_TO_FP:
2997     CastOpc = ISD::SIGN_EXTEND;
2998     Opc = ISD::SINT_TO_FP;
2999     break;
3000   case ISD::UINT_TO_FP:
3001     CastOpc = ISD::ZERO_EXTEND;
3002     Opc = ISD::UINT_TO_FP;
3003     break;
3004   }
3005
3006   Op = DAG.getNode(CastOpc, dl, MVT::v4i32, Op.getOperand(0));
3007   return DAG.getNode(Opc, dl, VT, Op);
3008 }
3009
3010 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
3011   EVT VT = Op.getValueType();
3012   if (VT.isVector())
3013     return LowerVectorINT_TO_FP(Op, DAG);
3014
3015   DebugLoc dl = Op.getDebugLoc();
3016   unsigned Opc;
3017
3018   switch (Op.getOpcode()) {
3019   default:
3020     assert(0 && "Invalid opcode!");
3021   case ISD::SINT_TO_FP:
3022     Opc = ARMISD::SITOF;
3023     break;
3024   case ISD::UINT_TO_FP:
3025     Opc = ARMISD::UITOF;
3026     break;
3027   }
3028
3029   Op = DAG.getNode(ISD::BITCAST, dl, MVT::f32, Op.getOperand(0));
3030   return DAG.getNode(Opc, dl, VT, Op);
3031 }
3032
3033 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
3034   // Implement fcopysign with a fabs and a conditional fneg.
3035   SDValue Tmp0 = Op.getOperand(0);
3036   SDValue Tmp1 = Op.getOperand(1);
3037   DebugLoc dl = Op.getDebugLoc();
3038   EVT VT = Op.getValueType();
3039   EVT SrcVT = Tmp1.getValueType();
3040   bool InGPR = Tmp0.getOpcode() == ISD::BITCAST ||
3041     Tmp0.getOpcode() == ARMISD::VMOVDRR;
3042   bool UseNEON = !InGPR && Subtarget->hasNEON();
3043
3044   if (UseNEON) {
3045     // Use VBSL to copy the sign bit.
3046     unsigned EncodedVal = ARM_AM::createNEONModImm(0x6, 0x80);
3047     SDValue Mask = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v2i32,
3048                                DAG.getTargetConstant(EncodedVal, MVT::i32));
3049     EVT OpVT = (VT == MVT::f32) ? MVT::v2i32 : MVT::v1i64;
3050     if (VT == MVT::f64)
3051       Mask = DAG.getNode(ARMISD::VSHL, dl, OpVT,
3052                          DAG.getNode(ISD::BITCAST, dl, OpVT, Mask),
3053                          DAG.getConstant(32, MVT::i32));
3054     else /*if (VT == MVT::f32)*/
3055       Tmp0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp0);
3056     if (SrcVT == MVT::f32) {
3057       Tmp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp1);
3058       if (VT == MVT::f64)
3059         Tmp1 = DAG.getNode(ARMISD::VSHL, dl, OpVT,
3060                            DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1),
3061                            DAG.getConstant(32, MVT::i32));
3062     } else if (VT == MVT::f32)
3063       Tmp1 = DAG.getNode(ARMISD::VSHRu, dl, MVT::v1i64,
3064                          DAG.getNode(ISD::BITCAST, dl, MVT::v1i64, Tmp1),
3065                          DAG.getConstant(32, MVT::i32));
3066     Tmp0 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp0);
3067     Tmp1 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1);
3068
3069     SDValue AllOnes = DAG.getTargetConstant(ARM_AM::createNEONModImm(0xe, 0xff),
3070                                             MVT::i32);
3071     AllOnes = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v8i8, AllOnes);
3072     SDValue MaskNot = DAG.getNode(ISD::XOR, dl, OpVT, Mask,
3073                                   DAG.getNode(ISD::BITCAST, dl, OpVT, AllOnes));
3074
3075     SDValue Res = DAG.getNode(ISD::OR, dl, OpVT,
3076                               DAG.getNode(ISD::AND, dl, OpVT, Tmp1, Mask),
3077                               DAG.getNode(ISD::AND, dl, OpVT, Tmp0, MaskNot));
3078     if (VT == MVT::f32) {
3079       Res = DAG.getNode(ISD::BITCAST, dl, MVT::v2f32, Res);
3080       Res = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, Res,
3081                         DAG.getConstant(0, MVT::i32));
3082     } else {
3083       Res = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Res);
3084     }
3085
3086     return Res;
3087   }
3088
3089   // Bitcast operand 1 to i32.
3090   if (SrcVT == MVT::f64)
3091     Tmp1 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
3092                        &Tmp1, 1).getValue(1);
3093   Tmp1 = DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp1);
3094
3095   // Or in the signbit with integer operations.
3096   SDValue Mask1 = DAG.getConstant(0x80000000, MVT::i32);
3097   SDValue Mask2 = DAG.getConstant(0x7fffffff, MVT::i32);
3098   Tmp1 = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp1, Mask1);
3099   if (VT == MVT::f32) {
3100     Tmp0 = DAG.getNode(ISD::AND, dl, MVT::i32,
3101                        DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp0), Mask2);
3102     return DAG.getNode(ISD::BITCAST, dl, MVT::f32,
3103                        DAG.getNode(ISD::OR, dl, MVT::i32, Tmp0, Tmp1));
3104   }
3105
3106   // f64: Or the high part with signbit and then combine two parts.
3107   Tmp0 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
3108                      &Tmp0, 1);
3109   SDValue Lo = Tmp0.getValue(0);
3110   SDValue Hi = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp0.getValue(1), Mask2);
3111   Hi = DAG.getNode(ISD::OR, dl, MVT::i32, Hi, Tmp1);
3112   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
3113 }
3114
3115 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
3116   MachineFunction &MF = DAG.getMachineFunction();
3117   MachineFrameInfo *MFI = MF.getFrameInfo();
3118   MFI->setReturnAddressIsTaken(true);
3119
3120   EVT VT = Op.getValueType();
3121   DebugLoc dl = Op.getDebugLoc();
3122   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3123   if (Depth) {
3124     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
3125     SDValue Offset = DAG.getConstant(4, MVT::i32);
3126     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
3127                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
3128                        MachinePointerInfo(), false, false, 0);
3129   }
3130
3131   // Return LR, which contains the return address. Mark it an implicit live-in.
3132   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
3133   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
3134 }
3135
3136 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
3137   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3138   MFI->setFrameAddressIsTaken(true);
3139
3140   EVT VT = Op.getValueType();
3141   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
3142   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3143   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
3144     ? ARM::R7 : ARM::R11;
3145   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
3146   while (Depth--)
3147     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
3148                             MachinePointerInfo(),
3149                             false, false, 0);
3150   return FrameAddr;
3151 }
3152
3153 /// ExpandBITCAST - If the target supports VFP, this function is called to
3154 /// expand a bit convert where either the source or destination type is i64 to
3155 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
3156 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
3157 /// vectors), since the legalizer won't know what to do with that.
3158 static SDValue ExpandBITCAST(SDNode *N, SelectionDAG &DAG) {
3159   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3160   DebugLoc dl = N->getDebugLoc();
3161   SDValue Op = N->getOperand(0);
3162
3163   // This function is only supposed to be called for i64 types, either as the
3164   // source or destination of the bit convert.
3165   EVT SrcVT = Op.getValueType();
3166   EVT DstVT = N->getValueType(0);
3167   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
3168          "ExpandBITCAST called for non-i64 type");
3169
3170   // Turn i64->f64 into VMOVDRR.
3171   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
3172     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
3173                              DAG.getConstant(0, MVT::i32));
3174     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
3175                              DAG.getConstant(1, MVT::i32));
3176     return DAG.getNode(ISD::BITCAST, dl, DstVT,
3177                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
3178   }
3179
3180   // Turn f64->i64 into VMOVRRD.
3181   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
3182     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
3183                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
3184     // Merge the pieces into a single i64 value.
3185     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
3186   }
3187
3188   return SDValue();
3189 }
3190
3191 /// getZeroVector - Returns a vector of specified type with all zero elements.
3192 /// Zero vectors are used to represent vector negation and in those cases
3193 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
3194 /// not support i64 elements, so sometimes the zero vectors will need to be
3195 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
3196 /// zero vector.
3197 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3198   assert(VT.isVector() && "Expected a vector type");
3199   // The canonical modified immediate encoding of a zero vector is....0!
3200   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
3201   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
3202   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
3203   return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
3204 }
3205
3206 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
3207 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
3208 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
3209                                                 SelectionDAG &DAG) const {
3210   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3211   EVT VT = Op.getValueType();
3212   unsigned VTBits = VT.getSizeInBits();
3213   DebugLoc dl = Op.getDebugLoc();
3214   SDValue ShOpLo = Op.getOperand(0);
3215   SDValue ShOpHi = Op.getOperand(1);
3216   SDValue ShAmt  = Op.getOperand(2);
3217   SDValue ARMcc;
3218   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
3219
3220   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
3221
3222   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
3223                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
3224   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
3225   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
3226                                    DAG.getConstant(VTBits, MVT::i32));
3227   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
3228   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3229   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
3230
3231   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3232   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
3233                           ARMcc, DAG, dl);
3234   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
3235   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
3236                            CCR, Cmp);
3237
3238   SDValue Ops[2] = { Lo, Hi };
3239   return DAG.getMergeValues(Ops, 2, dl);
3240 }
3241
3242 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
3243 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
3244 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
3245                                                SelectionDAG &DAG) const {
3246   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3247   EVT VT = Op.getValueType();
3248   unsigned VTBits = VT.getSizeInBits();
3249   DebugLoc dl = Op.getDebugLoc();
3250   SDValue ShOpLo = Op.getOperand(0);
3251   SDValue ShOpHi = Op.getOperand(1);
3252   SDValue ShAmt  = Op.getOperand(2);
3253   SDValue ARMcc;
3254
3255   assert(Op.getOpcode() == ISD::SHL_PARTS);
3256   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
3257                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
3258   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
3259   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
3260                                    DAG.getConstant(VTBits, MVT::i32));
3261   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
3262   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
3263
3264   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3265   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3266   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
3267                           ARMcc, DAG, dl);
3268   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
3269   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
3270                            CCR, Cmp);
3271
3272   SDValue Ops[2] = { Lo, Hi };
3273   return DAG.getMergeValues(Ops, 2, dl);
3274 }
3275
3276 SDValue ARMTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
3277                                             SelectionDAG &DAG) const {
3278   // The rounding mode is in bits 23:22 of the FPSCR.
3279   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
3280   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
3281   // so that the shift + and get folded into a bitfield extract.
3282   DebugLoc dl = Op.getDebugLoc();
3283   SDValue FPSCR = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::i32,
3284                               DAG.getConstant(Intrinsic::arm_get_fpscr,
3285                                               MVT::i32));
3286   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPSCR,
3287                                   DAG.getConstant(1U << 22, MVT::i32));
3288   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
3289                               DAG.getConstant(22, MVT::i32));
3290   return DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
3291                      DAG.getConstant(3, MVT::i32));
3292 }
3293
3294 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
3295                          const ARMSubtarget *ST) {
3296   EVT VT = N->getValueType(0);
3297   DebugLoc dl = N->getDebugLoc();
3298
3299   if (!ST->hasV6T2Ops())
3300     return SDValue();
3301
3302   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
3303   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
3304 }
3305
3306 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
3307                           const ARMSubtarget *ST) {
3308   EVT VT = N->getValueType(0);
3309   DebugLoc dl = N->getDebugLoc();
3310
3311   if (!VT.isVector())
3312     return SDValue();
3313
3314   // Lower vector shifts on NEON to use VSHL.
3315   assert(ST->hasNEON() && "unexpected vector shift");
3316
3317   // Left shifts translate directly to the vshiftu intrinsic.
3318   if (N->getOpcode() == ISD::SHL)
3319     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
3320                        DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
3321                        N->getOperand(0), N->getOperand(1));
3322
3323   assert((N->getOpcode() == ISD::SRA ||
3324           N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
3325
3326   // NEON uses the same intrinsics for both left and right shifts.  For
3327   // right shifts, the shift amounts are negative, so negate the vector of
3328   // shift amounts.
3329   EVT ShiftVT = N->getOperand(1).getValueType();
3330   SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
3331                                      getZeroVector(ShiftVT, DAG, dl),
3332                                      N->getOperand(1));
3333   Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
3334                              Intrinsic::arm_neon_vshifts :
3335                              Intrinsic::arm_neon_vshiftu);
3336   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
3337                      DAG.getConstant(vshiftInt, MVT::i32),
3338                      N->getOperand(0), NegatedCount);
3339 }
3340
3341 static SDValue Expand64BitShift(SDNode *N, SelectionDAG &DAG,
3342                                 const ARMSubtarget *ST) {
3343   EVT VT = N->getValueType(0);
3344   DebugLoc dl = N->getDebugLoc();
3345
3346   // We can get here for a node like i32 = ISD::SHL i32, i64
3347   if (VT != MVT::i64)
3348     return SDValue();
3349
3350   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
3351          "Unknown shift to lower!");
3352
3353   // We only lower SRA, SRL of 1 here, all others use generic lowering.
3354   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
3355       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
3356     return SDValue();
3357
3358   // If we are in thumb mode, we don't have RRX.
3359   if (ST->isThumb1Only()) return SDValue();
3360
3361   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
3362   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
3363                            DAG.getConstant(0, MVT::i32));
3364   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
3365                            DAG.getConstant(1, MVT::i32));
3366
3367   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
3368   // captures the result into a carry flag.
3369   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
3370   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Glue), &Hi, 1);
3371
3372   // The low part is an ARMISD::RRX operand, which shifts the carry in.
3373   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
3374
3375   // Merge the pieces into a single i64 value.
3376  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
3377 }
3378
3379 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
3380   SDValue TmpOp0, TmpOp1;
3381   bool Invert = false;
3382   bool Swap = false;
3383   unsigned Opc = 0;
3384
3385   SDValue Op0 = Op.getOperand(0);
3386   SDValue Op1 = Op.getOperand(1);
3387   SDValue CC = Op.getOperand(2);
3388   EVT VT = Op.getValueType();
3389   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
3390   DebugLoc dl = Op.getDebugLoc();
3391
3392   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
3393     switch (SetCCOpcode) {
3394     default: llvm_unreachable("Illegal FP comparison"); break;
3395     case ISD::SETUNE:
3396     case ISD::SETNE:  Invert = true; // Fallthrough
3397     case ISD::SETOEQ:
3398     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
3399     case ISD::SETOLT:
3400     case ISD::SETLT: Swap = true; // Fallthrough
3401     case ISD::SETOGT:
3402     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
3403     case ISD::SETOLE:
3404     case ISD::SETLE:  Swap = true; // Fallthrough
3405     case ISD::SETOGE:
3406     case ISD::SETGE: Opc = ARMISD::VCGE; break;
3407     case ISD::SETUGE: Swap = true; // Fallthrough
3408     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
3409     case ISD::SETUGT: Swap = true; // Fallthrough
3410     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
3411     case ISD::SETUEQ: Invert = true; // Fallthrough
3412     case ISD::SETONE:
3413       // Expand this to (OLT | OGT).
3414       TmpOp0 = Op0;
3415       TmpOp1 = Op1;
3416       Opc = ISD::OR;
3417       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
3418       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
3419       break;
3420     case ISD::SETUO: Invert = true; // Fallthrough
3421     case ISD::SETO:
3422       // Expand this to (OLT | OGE).
3423       TmpOp0 = Op0;
3424       TmpOp1 = Op1;
3425       Opc = ISD::OR;
3426       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
3427       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
3428       break;
3429     }
3430   } else {
3431     // Integer comparisons.
3432     switch (SetCCOpcode) {
3433     default: llvm_unreachable("Illegal integer comparison"); break;
3434     case ISD::SETNE:  Invert = true;
3435     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
3436     case ISD::SETLT:  Swap = true;
3437     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
3438     case ISD::SETLE:  Swap = true;
3439     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
3440     case ISD::SETULT: Swap = true;
3441     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
3442     case ISD::SETULE: Swap = true;
3443     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
3444     }
3445
3446     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
3447     if (Opc == ARMISD::VCEQ) {
3448
3449       SDValue AndOp;
3450       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
3451         AndOp = Op0;
3452       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
3453         AndOp = Op1;
3454
3455       // Ignore bitconvert.
3456       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BITCAST)
3457         AndOp = AndOp.getOperand(0);
3458
3459       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
3460         Opc = ARMISD::VTST;
3461         Op0 = DAG.getNode(ISD::BITCAST, dl, VT, AndOp.getOperand(0));
3462         Op1 = DAG.getNode(ISD::BITCAST, dl, VT, AndOp.getOperand(1));
3463         Invert = !Invert;
3464       }
3465     }
3466   }
3467
3468   if (Swap)
3469     std::swap(Op0, Op1);
3470
3471   // If one of the operands is a constant vector zero, attempt to fold the
3472   // comparison to a specialized compare-against-zero form.
3473   SDValue SingleOp;
3474   if (ISD::isBuildVectorAllZeros(Op1.getNode()))
3475     SingleOp = Op0;
3476   else if (ISD::isBuildVectorAllZeros(Op0.getNode())) {
3477     if (Opc == ARMISD::VCGE)
3478       Opc = ARMISD::VCLEZ;
3479     else if (Opc == ARMISD::VCGT)
3480       Opc = ARMISD::VCLTZ;
3481     SingleOp = Op1;
3482   }
3483
3484   SDValue Result;
3485   if (SingleOp.getNode()) {
3486     switch (Opc) {
3487     case ARMISD::VCEQ:
3488       Result = DAG.getNode(ARMISD::VCEQZ, dl, VT, SingleOp); break;
3489     case ARMISD::VCGE:
3490       Result = DAG.getNode(ARMISD::VCGEZ, dl, VT, SingleOp); break;
3491     case ARMISD::VCLEZ:
3492       Result = DAG.getNode(ARMISD::VCLEZ, dl, VT, SingleOp); break;
3493     case ARMISD::VCGT:
3494       Result = DAG.getNode(ARMISD::VCGTZ, dl, VT, SingleOp); break;
3495     case ARMISD::VCLTZ:
3496       Result = DAG.getNode(ARMISD::VCLTZ, dl, VT, SingleOp); break;
3497     default:
3498       Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
3499     }
3500   } else {
3501      Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
3502   }
3503
3504   if (Invert)
3505     Result = DAG.getNOT(dl, Result, VT);
3506
3507   return Result;
3508 }
3509
3510 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
3511 /// valid vector constant for a NEON instruction with a "modified immediate"
3512 /// operand (e.g., VMOV).  If so, return the encoded value.
3513 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
3514                                  unsigned SplatBitSize, SelectionDAG &DAG,
3515                                  EVT &VT, bool is128Bits, NEONModImmType type) {
3516   unsigned OpCmode, Imm;
3517
3518   // SplatBitSize is set to the smallest size that splats the vector, so a
3519   // zero vector will always have SplatBitSize == 8.  However, NEON modified
3520   // immediate instructions others than VMOV do not support the 8-bit encoding
3521   // of a zero vector, and the default encoding of zero is supposed to be the
3522   // 32-bit version.
3523   if (SplatBits == 0)
3524     SplatBitSize = 32;
3525
3526   switch (SplatBitSize) {
3527   case 8:
3528     if (type != VMOVModImm)
3529       return SDValue();
3530     // Any 1-byte value is OK.  Op=0, Cmode=1110.
3531     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
3532     OpCmode = 0xe;
3533     Imm = SplatBits;
3534     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
3535     break;
3536
3537   case 16:
3538     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
3539     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
3540     if ((SplatBits & ~0xff) == 0) {
3541       // Value = 0x00nn: Op=x, Cmode=100x.
3542       OpCmode = 0x8;
3543       Imm = SplatBits;
3544       break;
3545     }
3546     if ((SplatBits & ~0xff00) == 0) {
3547       // Value = 0xnn00: Op=x, Cmode=101x.
3548       OpCmode = 0xa;
3549       Imm = SplatBits >> 8;
3550       break;
3551     }
3552     return SDValue();
3553
3554   case 32:
3555     // NEON's 32-bit VMOV supports splat values where:
3556     // * only one byte is nonzero, or
3557     // * the least significant byte is 0xff and the second byte is nonzero, or
3558     // * the least significant 2 bytes are 0xff and the third is nonzero.
3559     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
3560     if ((SplatBits & ~0xff) == 0) {
3561       // Value = 0x000000nn: Op=x, Cmode=000x.
3562       OpCmode = 0;
3563       Imm = SplatBits;
3564       break;
3565     }
3566     if ((SplatBits & ~0xff00) == 0) {
3567       // Value = 0x0000nn00: Op=x, Cmode=001x.
3568       OpCmode = 0x2;
3569       Imm = SplatBits >> 8;
3570       break;
3571     }
3572     if ((SplatBits & ~0xff0000) == 0) {
3573       // Value = 0x00nn0000: Op=x, Cmode=010x.
3574       OpCmode = 0x4;
3575       Imm = SplatBits >> 16;
3576       break;
3577     }
3578     if ((SplatBits & ~0xff000000) == 0) {
3579       // Value = 0xnn000000: Op=x, Cmode=011x.
3580       OpCmode = 0x6;
3581       Imm = SplatBits >> 24;
3582       break;
3583     }
3584
3585     // cmode == 0b1100 and cmode == 0b1101 are not supported for VORR or VBIC
3586     if (type == OtherModImm) return SDValue();
3587
3588     if ((SplatBits & ~0xffff) == 0 &&
3589         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
3590       // Value = 0x0000nnff: Op=x, Cmode=1100.
3591       OpCmode = 0xc;
3592       Imm = SplatBits >> 8;
3593       SplatBits |= 0xff;
3594       break;
3595     }
3596
3597     if ((SplatBits & ~0xffffff) == 0 &&
3598         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
3599       // Value = 0x00nnffff: Op=x, Cmode=1101.
3600       OpCmode = 0xd;
3601       Imm = SplatBits >> 16;
3602       SplatBits |= 0xffff;
3603       break;
3604     }
3605
3606     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
3607     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
3608     // VMOV.I32.  A (very) minor optimization would be to replicate the value
3609     // and fall through here to test for a valid 64-bit splat.  But, then the
3610     // caller would also need to check and handle the change in size.
3611     return SDValue();
3612
3613   case 64: {
3614     if (type != VMOVModImm)
3615       return SDValue();
3616     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
3617     uint64_t BitMask = 0xff;
3618     uint64_t Val = 0;
3619     unsigned ImmMask = 1;
3620     Imm = 0;
3621     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
3622       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
3623         Val |= BitMask;
3624         Imm |= ImmMask;
3625       } else if ((SplatBits & BitMask) != 0) {
3626         return SDValue();
3627       }
3628       BitMask <<= 8;
3629       ImmMask <<= 1;
3630     }
3631     // Op=1, Cmode=1110.
3632     OpCmode = 0x1e;
3633     SplatBits = Val;
3634     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3635     break;
3636   }
3637
3638   default:
3639     llvm_unreachable("unexpected size for isNEONModifiedImm");
3640     return SDValue();
3641   }
3642
3643   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
3644   return DAG.getTargetConstant(EncodedVal, MVT::i32);
3645 }
3646
3647 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3648                        bool &ReverseVEXT, unsigned &Imm) {
3649   unsigned NumElts = VT.getVectorNumElements();
3650   ReverseVEXT = false;
3651
3652   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
3653   if (M[0] < 0)
3654     return false;
3655
3656   Imm = M[0];
3657
3658   // If this is a VEXT shuffle, the immediate value is the index of the first
3659   // element.  The other shuffle indices must be the successive elements after
3660   // the first one.
3661   unsigned ExpectedElt = Imm;
3662   for (unsigned i = 1; i < NumElts; ++i) {
3663     // Increment the expected index.  If it wraps around, it may still be
3664     // a VEXT but the source vectors must be swapped.
3665     ExpectedElt += 1;
3666     if (ExpectedElt == NumElts * 2) {
3667       ExpectedElt = 0;
3668       ReverseVEXT = true;
3669     }
3670
3671     if (M[i] < 0) continue; // ignore UNDEF indices
3672     if (ExpectedElt != static_cast<unsigned>(M[i]))
3673       return false;
3674   }
3675
3676   // Adjust the index value if the source operands will be swapped.
3677   if (ReverseVEXT)
3678     Imm -= NumElts;
3679
3680   return true;
3681 }
3682
3683 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3684 /// instruction with the specified blocksize.  (The order of the elements
3685 /// within each block of the vector is reversed.)
3686 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3687                        unsigned BlockSize) {
3688   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3689          "Only possible block sizes for VREV are: 16, 32, 64");
3690
3691   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3692   if (EltSz == 64)
3693     return false;
3694
3695   unsigned NumElts = VT.getVectorNumElements();
3696   unsigned BlockElts = M[0] + 1;
3697   // If the first shuffle index is UNDEF, be optimistic.
3698   if (M[0] < 0)
3699     BlockElts = BlockSize / EltSz;
3700
3701   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3702     return false;
3703
3704   for (unsigned i = 0; i < NumElts; ++i) {
3705     if (M[i] < 0) continue; // ignore UNDEF indices
3706     if ((unsigned) M[i] != (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3707       return false;
3708   }
3709
3710   return true;
3711 }
3712
3713 static bool isVTBLMask(const SmallVectorImpl<int> &M, EVT VT) {
3714   // We can handle <8 x i8> vector shuffles. If the index in the mask is out of
3715   // range, then 0 is placed into the resulting vector. So pretty much any mask
3716   // of 8 elements can work here.
3717   return VT == MVT::v8i8 && M.size() == 8;
3718 }
3719
3720 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3721                        unsigned &WhichResult) {
3722   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3723   if (EltSz == 64)
3724     return false;
3725
3726   unsigned NumElts = VT.getVectorNumElements();
3727   WhichResult = (M[0] == 0 ? 0 : 1);
3728   for (unsigned i = 0; i < NumElts; i += 2) {
3729     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3730         (M[i+1] >= 0 && (unsigned) M[i+1] != i + NumElts + WhichResult))
3731       return false;
3732   }
3733   return true;
3734 }
3735
3736 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3737 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3738 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3739 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3740                                 unsigned &WhichResult) {
3741   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3742   if (EltSz == 64)
3743     return false;
3744
3745   unsigned NumElts = VT.getVectorNumElements();
3746   WhichResult = (M[0] == 0 ? 0 : 1);
3747   for (unsigned i = 0; i < NumElts; i += 2) {
3748     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3749         (M[i+1] >= 0 && (unsigned) M[i+1] != i + WhichResult))
3750       return false;
3751   }
3752   return true;
3753 }
3754
3755 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3756                        unsigned &WhichResult) {
3757   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3758   if (EltSz == 64)
3759     return false;
3760
3761   unsigned NumElts = VT.getVectorNumElements();
3762   WhichResult = (M[0] == 0 ? 0 : 1);
3763   for (unsigned i = 0; i != NumElts; ++i) {
3764     if (M[i] < 0) continue; // ignore UNDEF indices
3765     if ((unsigned) M[i] != 2 * i + WhichResult)
3766       return false;
3767   }
3768
3769   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3770   if (VT.is64BitVector() && EltSz == 32)
3771     return false;
3772
3773   return true;
3774 }
3775
3776 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3777 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3778 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3779 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3780                                 unsigned &WhichResult) {
3781   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3782   if (EltSz == 64)
3783     return false;
3784
3785   unsigned Half = VT.getVectorNumElements() / 2;
3786   WhichResult = (M[0] == 0 ? 0 : 1);
3787   for (unsigned j = 0; j != 2; ++j) {
3788     unsigned Idx = WhichResult;
3789     for (unsigned i = 0; i != Half; ++i) {
3790       int MIdx = M[i + j * Half];
3791       if (MIdx >= 0 && (unsigned) MIdx != Idx)
3792         return false;
3793       Idx += 2;
3794     }
3795   }
3796
3797   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3798   if (VT.is64BitVector() && EltSz == 32)
3799     return false;
3800
3801   return true;
3802 }
3803
3804 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3805                        unsigned &WhichResult) {
3806   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3807   if (EltSz == 64)
3808     return false;
3809
3810   unsigned NumElts = VT.getVectorNumElements();
3811   WhichResult = (M[0] == 0 ? 0 : 1);
3812   unsigned Idx = WhichResult * NumElts / 2;
3813   for (unsigned i = 0; i != NumElts; i += 2) {
3814     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3815         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx + NumElts))
3816       return false;
3817     Idx += 1;
3818   }
3819
3820   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3821   if (VT.is64BitVector() && EltSz == 32)
3822     return false;
3823
3824   return true;
3825 }
3826
3827 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3828 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3829 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3830 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3831                                 unsigned &WhichResult) {
3832   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3833   if (EltSz == 64)
3834     return false;
3835
3836   unsigned NumElts = VT.getVectorNumElements();
3837   WhichResult = (M[0] == 0 ? 0 : 1);
3838   unsigned Idx = WhichResult * NumElts / 2;
3839   for (unsigned i = 0; i != NumElts; i += 2) {
3840     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3841         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx))
3842       return false;
3843     Idx += 1;
3844   }
3845
3846   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3847   if (VT.is64BitVector() && EltSz == 32)
3848     return false;
3849
3850   return true;
3851 }
3852
3853 // If N is an integer constant that can be moved into a register in one
3854 // instruction, return an SDValue of such a constant (will become a MOV
3855 // instruction).  Otherwise return null.
3856 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
3857                                      const ARMSubtarget *ST, DebugLoc dl) {
3858   uint64_t Val;
3859   if (!isa<ConstantSDNode>(N))
3860     return SDValue();
3861   Val = cast<ConstantSDNode>(N)->getZExtValue();
3862
3863   if (ST->isThumb1Only()) {
3864     if (Val <= 255 || ~Val <= 255)
3865       return DAG.getConstant(Val, MVT::i32);
3866   } else {
3867     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
3868       return DAG.getConstant(Val, MVT::i32);
3869   }
3870   return SDValue();
3871 }
3872
3873 // If this is a case we can't handle, return null and let the default
3874 // expansion code take care of it.
3875 SDValue ARMTargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
3876                                              const ARMSubtarget *ST) const {
3877   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3878   DebugLoc dl = Op.getDebugLoc();
3879   EVT VT = Op.getValueType();
3880
3881   APInt SplatBits, SplatUndef;
3882   unsigned SplatBitSize;
3883   bool HasAnyUndefs;
3884   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3885     if (SplatBitSize <= 64) {
3886       // Check if an immediate VMOV works.
3887       EVT VmovVT;
3888       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3889                                       SplatUndef.getZExtValue(), SplatBitSize,
3890                                       DAG, VmovVT, VT.is128BitVector(),
3891                                       VMOVModImm);
3892       if (Val.getNode()) {
3893         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
3894         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
3895       }
3896
3897       // Try an immediate VMVN.
3898       uint64_t NegatedImm = (SplatBits.getZExtValue() ^
3899                              ((1LL << SplatBitSize) - 1));
3900       Val = isNEONModifiedImm(NegatedImm,
3901                                       SplatUndef.getZExtValue(), SplatBitSize,
3902                                       DAG, VmovVT, VT.is128BitVector(),
3903                                       VMVNModImm);
3904       if (Val.getNode()) {
3905         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
3906         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
3907       }
3908     }
3909   }
3910
3911   // Scan through the operands to see if only one value is used.
3912   unsigned NumElts = VT.getVectorNumElements();
3913   bool isOnlyLowElement = true;
3914   bool usesOnlyOneValue = true;
3915   bool isConstant = true;
3916   SDValue Value;
3917   for (unsigned i = 0; i < NumElts; ++i) {
3918     SDValue V = Op.getOperand(i);
3919     if (V.getOpcode() == ISD::UNDEF)
3920       continue;
3921     if (i > 0)
3922       isOnlyLowElement = false;
3923     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3924       isConstant = false;
3925
3926     if (!Value.getNode())
3927       Value = V;
3928     else if (V != Value)
3929       usesOnlyOneValue = false;
3930   }
3931
3932   if (!Value.getNode())
3933     return DAG.getUNDEF(VT);
3934
3935   if (isOnlyLowElement)
3936     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3937
3938   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3939
3940   // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
3941   // i32 and try again.
3942   if (usesOnlyOneValue && EltSize <= 32) {
3943     if (!isConstant)
3944       return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3945     if (VT.getVectorElementType().isFloatingPoint()) {
3946       SmallVector<SDValue, 8> Ops;
3947       for (unsigned i = 0; i < NumElts; ++i)
3948         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, MVT::i32,
3949                                   Op.getOperand(i)));
3950       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32, NumElts);
3951       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, &Ops[0], NumElts);
3952       Val = LowerBUILD_VECTOR(Val, DAG, ST);
3953       if (Val.getNode())
3954         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
3955     }
3956     SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
3957     if (Val.getNode())
3958       return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
3959   }
3960
3961   // If all elements are constants and the case above didn't get hit, fall back
3962   // to the default expansion, which will generate a load from the constant
3963   // pool.
3964   if (isConstant)
3965     return SDValue();
3966
3967   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
3968   if (NumElts >= 4) {
3969     SDValue shuffle = ReconstructShuffle(Op, DAG);
3970     if (shuffle != SDValue())
3971       return shuffle;
3972   }
3973
3974   // Vectors with 32- or 64-bit elements can be built by directly assigning
3975   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3976   // will be legalized.
3977   if (EltSize >= 32) {
3978     // Do the expansion with floating-point types, since that is what the VFP
3979     // registers are defined to use, and since i64 is not legal.
3980     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3981     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3982     SmallVector<SDValue, 8> Ops;
3983     for (unsigned i = 0; i < NumElts; ++i)
3984       Ops.push_back(DAG.getNode(ISD::BITCAST, dl, EltVT, Op.getOperand(i)));
3985     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3986     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
3987   }
3988
3989   return SDValue();
3990 }
3991
3992 // Gather data to see if the operation can be modelled as a
3993 // shuffle in combination with VEXTs.
3994 SDValue ARMTargetLowering::ReconstructShuffle(SDValue Op,
3995                                               SelectionDAG &DAG) const {
3996   DebugLoc dl = Op.getDebugLoc();
3997   EVT VT = Op.getValueType();
3998   unsigned NumElts = VT.getVectorNumElements();
3999
4000   SmallVector<SDValue, 2> SourceVecs;
4001   SmallVector<unsigned, 2> MinElts;
4002   SmallVector<unsigned, 2> MaxElts;
4003
4004   for (unsigned i = 0; i < NumElts; ++i) {
4005     SDValue V = Op.getOperand(i);
4006     if (V.getOpcode() == ISD::UNDEF)
4007       continue;
4008     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4009       // A shuffle can only come from building a vector from various
4010       // elements of other vectors.
4011       return SDValue();
4012     }
4013
4014     // Record this extraction against the appropriate vector if possible...
4015     SDValue SourceVec = V.getOperand(0);
4016     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4017     bool FoundSource = false;
4018     for (unsigned j = 0; j < SourceVecs.size(); ++j) {
4019       if (SourceVecs[j] == SourceVec) {
4020         if (MinElts[j] > EltNo)
4021           MinElts[j] = EltNo;
4022         if (MaxElts[j] < EltNo)
4023           MaxElts[j] = EltNo;
4024         FoundSource = true;
4025         break;
4026       }
4027     }
4028
4029     // Or record a new source if not...
4030     if (!FoundSource) {
4031       SourceVecs.push_back(SourceVec);
4032       MinElts.push_back(EltNo);
4033       MaxElts.push_back(EltNo);
4034     }
4035   }
4036
4037   // Currently only do something sane when at most two source vectors
4038   // involved.
4039   if (SourceVecs.size() > 2)
4040     return SDValue();
4041
4042   SDValue ShuffleSrcs[2] = {DAG.getUNDEF(VT), DAG.getUNDEF(VT) };
4043   int VEXTOffsets[2] = {0, 0};
4044
4045   // This loop extracts the usage patterns of the source vectors
4046   // and prepares appropriate SDValues for a shuffle if possible.
4047   for (unsigned i = 0; i < SourceVecs.size(); ++i) {
4048     if (SourceVecs[i].getValueType() == VT) {
4049       // No VEXT necessary
4050       ShuffleSrcs[i] = SourceVecs[i];
4051       VEXTOffsets[i] = 0;
4052       continue;
4053     } else if (SourceVecs[i].getValueType().getVectorNumElements() < NumElts) {
4054       // It probably isn't worth padding out a smaller vector just to
4055       // break it down again in a shuffle.
4056       return SDValue();
4057     }
4058
4059     // Since only 64-bit and 128-bit vectors are legal on ARM and
4060     // we've eliminated the other cases...
4061     assert(SourceVecs[i].getValueType().getVectorNumElements() == 2*NumElts &&
4062            "unexpected vector sizes in ReconstructShuffle");
4063
4064     if (MaxElts[i] - MinElts[i] >= NumElts) {
4065       // Span too large for a VEXT to cope
4066       return SDValue();
4067     }
4068
4069     if (MinElts[i] >= NumElts) {
4070       // The extraction can just take the second half
4071       VEXTOffsets[i] = NumElts;
4072       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
4073                                    SourceVecs[i],
4074                                    DAG.getIntPtrConstant(NumElts));
4075     } else if (MaxElts[i] < NumElts) {
4076       // The extraction can just take the first half
4077       VEXTOffsets[i] = 0;
4078       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
4079                                    SourceVecs[i],
4080                                    DAG.getIntPtrConstant(0));
4081     } else {
4082       // An actual VEXT is needed
4083       VEXTOffsets[i] = MinElts[i];
4084       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
4085                                      SourceVecs[i],
4086                                      DAG.getIntPtrConstant(0));
4087       SDValue VEXTSrc2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
4088                                      SourceVecs[i],
4089                                      DAG.getIntPtrConstant(NumElts));
4090       ShuffleSrcs[i] = DAG.getNode(ARMISD::VEXT, dl, VT, VEXTSrc1, VEXTSrc2,
4091                                    DAG.getConstant(VEXTOffsets[i], MVT::i32));
4092     }
4093   }
4094
4095   SmallVector<int, 8> Mask;
4096
4097   for (unsigned i = 0; i < NumElts; ++i) {
4098     SDValue Entry = Op.getOperand(i);
4099     if (Entry.getOpcode() == ISD::UNDEF) {
4100       Mask.push_back(-1);
4101       continue;
4102     }
4103
4104     SDValue ExtractVec = Entry.getOperand(0);
4105     int ExtractElt = cast<ConstantSDNode>(Op.getOperand(i)
4106                                           .getOperand(1))->getSExtValue();
4107     if (ExtractVec == SourceVecs[0]) {
4108       Mask.push_back(ExtractElt - VEXTOffsets[0]);
4109     } else {
4110       Mask.push_back(ExtractElt + NumElts - VEXTOffsets[1]);
4111     }
4112   }
4113
4114   // Final check before we try to produce nonsense...
4115   if (isShuffleMaskLegal(Mask, VT))
4116     return DAG.getVectorShuffle(VT, dl, ShuffleSrcs[0], ShuffleSrcs[1],
4117                                 &Mask[0]);
4118
4119   return SDValue();
4120 }
4121
4122 /// isShuffleMaskLegal - Targets can use this to indicate that they only
4123 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
4124 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
4125 /// are assumed to be legal.
4126 bool
4127 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
4128                                       EVT VT) const {
4129   if (VT.getVectorNumElements() == 4 &&
4130       (VT.is128BitVector() || VT.is64BitVector())) {
4131     unsigned PFIndexes[4];
4132     for (unsigned i = 0; i != 4; ++i) {
4133       if (M[i] < 0)
4134         PFIndexes[i] = 8;
4135       else
4136         PFIndexes[i] = M[i];
4137     }
4138
4139     // Compute the index in the perfect shuffle table.
4140     unsigned PFTableIndex =
4141       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4142     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4143     unsigned Cost = (PFEntry >> 30);
4144
4145     if (Cost <= 4)
4146       return true;
4147   }
4148
4149   bool ReverseVEXT;
4150   unsigned Imm, WhichResult;
4151
4152   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4153   return (EltSize >= 32 ||
4154           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
4155           isVREVMask(M, VT, 64) ||
4156           isVREVMask(M, VT, 32) ||
4157           isVREVMask(M, VT, 16) ||
4158           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
4159           isVTBLMask(M, VT) ||
4160           isVTRNMask(M, VT, WhichResult) ||
4161           isVUZPMask(M, VT, WhichResult) ||
4162           isVZIPMask(M, VT, WhichResult) ||
4163           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
4164           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
4165           isVZIP_v_undef_Mask(M, VT, WhichResult));
4166 }
4167
4168 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4169 /// the specified operations to build the shuffle.
4170 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4171                                       SDValue RHS, SelectionDAG &DAG,
4172                                       DebugLoc dl) {
4173   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4174   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
4175   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
4176
4177   enum {
4178     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4179     OP_VREV,
4180     OP_VDUP0,
4181     OP_VDUP1,
4182     OP_VDUP2,
4183     OP_VDUP3,
4184     OP_VEXT1,
4185     OP_VEXT2,
4186     OP_VEXT3,
4187     OP_VUZPL, // VUZP, left result
4188     OP_VUZPR, // VUZP, right result
4189     OP_VZIPL, // VZIP, left result
4190     OP_VZIPR, // VZIP, right result
4191     OP_VTRNL, // VTRN, left result
4192     OP_VTRNR  // VTRN, right result
4193   };
4194
4195   if (OpNum == OP_COPY) {
4196     if (LHSID == (1*9+2)*9+3) return LHS;
4197     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
4198     return RHS;
4199   }
4200
4201   SDValue OpLHS, OpRHS;
4202   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4203   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4204   EVT VT = OpLHS.getValueType();
4205
4206   switch (OpNum) {
4207   default: llvm_unreachable("Unknown shuffle opcode!");
4208   case OP_VREV:
4209     // VREV divides the vector in half and swaps within the half.
4210     if (VT.getVectorElementType() == MVT::i32 ||
4211         VT.getVectorElementType() == MVT::f32)
4212       return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
4213     // vrev <4 x i16> -> VREV32
4214     if (VT.getVectorElementType() == MVT::i16)
4215       return DAG.getNode(ARMISD::VREV32, dl, VT, OpLHS);
4216     // vrev <4 x i8> -> VREV16
4217     assert(VT.getVectorElementType() == MVT::i8);
4218     return DAG.getNode(ARMISD::VREV16, dl, VT, OpLHS);
4219   case OP_VDUP0:
4220   case OP_VDUP1:
4221   case OP_VDUP2:
4222   case OP_VDUP3:
4223     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
4224                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
4225   case OP_VEXT1:
4226   case OP_VEXT2:
4227   case OP_VEXT3:
4228     return DAG.getNode(ARMISD::VEXT, dl, VT,
4229                        OpLHS, OpRHS,
4230                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
4231   case OP_VUZPL:
4232   case OP_VUZPR:
4233     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
4234                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
4235   case OP_VZIPL:
4236   case OP_VZIPR:
4237     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
4238                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
4239   case OP_VTRNL:
4240   case OP_VTRNR:
4241     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
4242                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
4243   }
4244 }
4245
4246 static SDValue LowerVECTOR_SHUFFLEv8i8(SDValue Op,
4247                                        SmallVectorImpl<int> &ShuffleMask,
4248                                        SelectionDAG &DAG) {
4249   // Check to see if we can use the VTBL instruction.
4250   SDValue V1 = Op.getOperand(0);
4251   SDValue V2 = Op.getOperand(1);
4252   DebugLoc DL = Op.getDebugLoc();
4253
4254   SmallVector<SDValue, 8> VTBLMask;
4255   for (SmallVectorImpl<int>::iterator
4256          I = ShuffleMask.begin(), E = ShuffleMask.end(); I != E; ++I)
4257     VTBLMask.push_back(DAG.getConstant(*I, MVT::i32));
4258
4259   if (V2.getNode()->getOpcode() == ISD::UNDEF)
4260     return DAG.getNode(ARMISD::VTBL1, DL, MVT::v8i8, V1,
4261                        DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i8,
4262                                    &VTBLMask[0], 8));
4263
4264   return DAG.getNode(ARMISD::VTBL2, DL, MVT::v8i8, V1, V2,
4265                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i8,
4266                                  &VTBLMask[0], 8));
4267 }
4268
4269 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4270   SDValue V1 = Op.getOperand(0);
4271   SDValue V2 = Op.getOperand(1);
4272   DebugLoc dl = Op.getDebugLoc();
4273   EVT VT = Op.getValueType();
4274   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
4275   SmallVector<int, 8> ShuffleMask;
4276
4277   // Convert shuffles that are directly supported on NEON to target-specific
4278   // DAG nodes, instead of keeping them as shuffles and matching them again
4279   // during code selection.  This is more efficient and avoids the possibility
4280   // of inconsistencies between legalization and selection.
4281   // FIXME: floating-point vectors should be canonicalized to integer vectors
4282   // of the same time so that they get CSEd properly.
4283   SVN->getMask(ShuffleMask);
4284
4285   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4286   if (EltSize <= 32) {
4287     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
4288       int Lane = SVN->getSplatIndex();
4289       // If this is undef splat, generate it via "just" vdup, if possible.
4290       if (Lane == -1) Lane = 0;
4291
4292       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4293         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
4294       }
4295       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
4296                          DAG.getConstant(Lane, MVT::i32));
4297     }
4298
4299     bool ReverseVEXT;
4300     unsigned Imm;
4301     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
4302       if (ReverseVEXT)
4303         std::swap(V1, V2);
4304       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
4305                          DAG.getConstant(Imm, MVT::i32));
4306     }
4307
4308     if (isVREVMask(ShuffleMask, VT, 64))
4309       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
4310     if (isVREVMask(ShuffleMask, VT, 32))
4311       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
4312     if (isVREVMask(ShuffleMask, VT, 16))
4313       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
4314
4315     // Check for Neon shuffles that modify both input vectors in place.
4316     // If both results are used, i.e., if there are two shuffles with the same
4317     // source operands and with masks corresponding to both results of one of
4318     // these operations, DAG memoization will ensure that a single node is
4319     // used for both shuffles.
4320     unsigned WhichResult;
4321     if (isVTRNMask(ShuffleMask, VT, WhichResult))
4322       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
4323                          V1, V2).getValue(WhichResult);
4324     if (isVUZPMask(ShuffleMask, VT, WhichResult))
4325       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
4326                          V1, V2).getValue(WhichResult);
4327     if (isVZIPMask(ShuffleMask, VT, WhichResult))
4328       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
4329                          V1, V2).getValue(WhichResult);
4330
4331     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
4332       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
4333                          V1, V1).getValue(WhichResult);
4334     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
4335       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
4336                          V1, V1).getValue(WhichResult);
4337     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
4338       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
4339                          V1, V1).getValue(WhichResult);
4340   }
4341
4342   // If the shuffle is not directly supported and it has 4 elements, use
4343   // the PerfectShuffle-generated table to synthesize it from other shuffles.
4344   unsigned NumElts = VT.getVectorNumElements();
4345   if (NumElts == 4) {
4346     unsigned PFIndexes[4];
4347     for (unsigned i = 0; i != 4; ++i) {
4348       if (ShuffleMask[i] < 0)
4349         PFIndexes[i] = 8;
4350       else
4351         PFIndexes[i] = ShuffleMask[i];
4352     }
4353
4354     // Compute the index in the perfect shuffle table.
4355     unsigned PFTableIndex =
4356       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4357     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4358     unsigned Cost = (PFEntry >> 30);
4359
4360     if (Cost <= 4)
4361       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4362   }
4363
4364   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
4365   if (EltSize >= 32) {
4366     // Do the expansion with floating-point types, since that is what the VFP
4367     // registers are defined to use, and since i64 is not legal.
4368     EVT EltVT = EVT::getFloatingPointVT(EltSize);
4369     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
4370     V1 = DAG.getNode(ISD::BITCAST, dl, VecVT, V1);
4371     V2 = DAG.getNode(ISD::BITCAST, dl, VecVT, V2);
4372     SmallVector<SDValue, 8> Ops;
4373     for (unsigned i = 0; i < NumElts; ++i) {
4374       if (ShuffleMask[i] < 0)
4375         Ops.push_back(DAG.getUNDEF(EltVT));
4376       else
4377         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
4378                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
4379                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
4380                                                   MVT::i32)));
4381     }
4382     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
4383     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
4384   }
4385
4386   if (VT == MVT::v8i8) {
4387     SDValue NewOp = LowerVECTOR_SHUFFLEv8i8(Op, ShuffleMask, DAG);
4388     if (NewOp.getNode())
4389       return NewOp;
4390   }
4391
4392   return SDValue();
4393 }
4394
4395 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4396   // EXTRACT_VECTOR_ELT is legal only for immediate indexes.
4397   SDValue Lane = Op.getOperand(1);
4398   if (!isa<ConstantSDNode>(Lane))
4399     return SDValue();
4400
4401   SDValue Vec = Op.getOperand(0);
4402   if (Op.getValueType() == MVT::i32 &&
4403       Vec.getValueType().getVectorElementType().getSizeInBits() < 32) {
4404     DebugLoc dl = Op.getDebugLoc();
4405     return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
4406   }
4407
4408   return Op;
4409 }
4410
4411 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
4412   // The only time a CONCAT_VECTORS operation can have legal types is when
4413   // two 64-bit vectors are concatenated to a 128-bit vector.
4414   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
4415          "unexpected CONCAT_VECTORS");
4416   DebugLoc dl = Op.getDebugLoc();
4417   SDValue Val = DAG.getUNDEF(MVT::v2f64);
4418   SDValue Op0 = Op.getOperand(0);
4419   SDValue Op1 = Op.getOperand(1);
4420   if (Op0.getOpcode() != ISD::UNDEF)
4421     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
4422                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op0),
4423                       DAG.getIntPtrConstant(0));
4424   if (Op1.getOpcode() != ISD::UNDEF)
4425     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
4426                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op1),
4427                       DAG.getIntPtrConstant(1));
4428   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Val);
4429 }
4430
4431 /// isExtendedBUILD_VECTOR - Check if N is a constant BUILD_VECTOR where each
4432 /// element has been zero/sign-extended, depending on the isSigned parameter,
4433 /// from an integer type half its size.
4434 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
4435                                    bool isSigned) {
4436   // A v2i64 BUILD_VECTOR will have been legalized to a BITCAST from v4i32.
4437   EVT VT = N->getValueType(0);
4438   if (VT == MVT::v2i64 && N->getOpcode() == ISD::BITCAST) {
4439     SDNode *BVN = N->getOperand(0).getNode();
4440     if (BVN->getValueType(0) != MVT::v4i32 ||
4441         BVN->getOpcode() != ISD::BUILD_VECTOR)
4442       return false;
4443     unsigned LoElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
4444     unsigned HiElt = 1 - LoElt;
4445     ConstantSDNode *Lo0 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt));
4446     ConstantSDNode *Hi0 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt));
4447     ConstantSDNode *Lo1 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt+2));
4448     ConstantSDNode *Hi1 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt+2));
4449     if (!Lo0 || !Hi0 || !Lo1 || !Hi1)
4450       return false;
4451     if (isSigned) {
4452       if (Hi0->getSExtValue() == Lo0->getSExtValue() >> 32 &&
4453           Hi1->getSExtValue() == Lo1->getSExtValue() >> 32)
4454         return true;
4455     } else {
4456       if (Hi0->isNullValue() && Hi1->isNullValue())
4457         return true;
4458     }
4459     return false;
4460   }
4461
4462   if (N->getOpcode() != ISD::BUILD_VECTOR)
4463     return false;
4464
4465   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
4466     SDNode *Elt = N->getOperand(i).getNode();
4467     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
4468       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4469       unsigned HalfSize = EltSize / 2;
4470       if (isSigned) {
4471         int64_t SExtVal = C->getSExtValue();
4472         if ((SExtVal >> HalfSize) != (SExtVal >> EltSize))
4473           return false;
4474       } else {
4475         if ((C->getZExtValue() >> HalfSize) != 0)
4476           return false;
4477       }
4478       continue;
4479     }
4480     return false;
4481   }
4482
4483   return true;
4484 }
4485
4486 /// isSignExtended - Check if a node is a vector value that is sign-extended
4487 /// or a constant BUILD_VECTOR with sign-extended elements.
4488 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
4489   if (N->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N))
4490     return true;
4491   if (isExtendedBUILD_VECTOR(N, DAG, true))
4492     return true;
4493   return false;
4494 }
4495
4496 /// isZeroExtended - Check if a node is a vector value that is zero-extended
4497 /// or a constant BUILD_VECTOR with zero-extended elements.
4498 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
4499   if (N->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N))
4500     return true;
4501   if (isExtendedBUILD_VECTOR(N, DAG, false))
4502     return true;
4503   return false;
4504 }
4505
4506 /// SkipExtension - For a node that is a SIGN_EXTEND, ZERO_EXTEND, extending
4507 /// load, or BUILD_VECTOR with extended elements, return the unextended value.
4508 static SDValue SkipExtension(SDNode *N, SelectionDAG &DAG) {
4509   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
4510     return N->getOperand(0);
4511   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
4512     return DAG.getLoad(LD->getMemoryVT(), N->getDebugLoc(), LD->getChain(),
4513                        LD->getBasePtr(), LD->getPointerInfo(), LD->isVolatile(),
4514                        LD->isNonTemporal(), LD->getAlignment());
4515   // Otherwise, the value must be a BUILD_VECTOR.  For v2i64, it will
4516   // have been legalized as a BITCAST from v4i32.
4517   if (N->getOpcode() == ISD::BITCAST) {
4518     SDNode *BVN = N->getOperand(0).getNode();
4519     assert(BVN->getOpcode() == ISD::BUILD_VECTOR &&
4520            BVN->getValueType(0) == MVT::v4i32 && "expected v4i32 BUILD_VECTOR");
4521     unsigned LowElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
4522     return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(), MVT::v2i32,
4523                        BVN->getOperand(LowElt), BVN->getOperand(LowElt+2));
4524   }
4525   // Construct a new BUILD_VECTOR with elements truncated to half the size.
4526   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
4527   EVT VT = N->getValueType(0);
4528   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
4529   unsigned NumElts = VT.getVectorNumElements();
4530   MVT TruncVT = MVT::getIntegerVT(EltSize);
4531   SmallVector<SDValue, 8> Ops;
4532   for (unsigned i = 0; i != NumElts; ++i) {
4533     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
4534     const APInt &CInt = C->getAPIntValue();
4535     Ops.push_back(DAG.getConstant(CInt.trunc(EltSize), TruncVT));
4536   }
4537   return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
4538                      MVT::getVectorVT(TruncVT, NumElts), Ops.data(), NumElts);
4539 }
4540
4541 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
4542   unsigned Opcode = N->getOpcode();
4543   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
4544     SDNode *N0 = N->getOperand(0).getNode();
4545     SDNode *N1 = N->getOperand(1).getNode();
4546     return N0->hasOneUse() && N1->hasOneUse() &&
4547       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
4548   }
4549   return false;
4550 }
4551
4552 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
4553   unsigned Opcode = N->getOpcode();
4554   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
4555     SDNode *N0 = N->getOperand(0).getNode();
4556     SDNode *N1 = N->getOperand(1).getNode();
4557     return N0->hasOneUse() && N1->hasOneUse() &&
4558       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
4559   }
4560   return false;
4561 }
4562
4563 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
4564   // Multiplications are only custom-lowered for 128-bit vectors so that
4565   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
4566   EVT VT = Op.getValueType();
4567   assert(VT.is128BitVector() && "unexpected type for custom-lowering ISD::MUL");
4568   SDNode *N0 = Op.getOperand(0).getNode();
4569   SDNode *N1 = Op.getOperand(1).getNode();
4570   unsigned NewOpc = 0;
4571   bool isMLA = false;
4572   bool isN0SExt = isSignExtended(N0, DAG);
4573   bool isN1SExt = isSignExtended(N1, DAG);
4574   if (isN0SExt && isN1SExt)
4575     NewOpc = ARMISD::VMULLs;
4576   else {
4577     bool isN0ZExt = isZeroExtended(N0, DAG);
4578     bool isN1ZExt = isZeroExtended(N1, DAG);
4579     if (isN0ZExt && isN1ZExt)
4580       NewOpc = ARMISD::VMULLu;
4581     else if (isN1SExt || isN1ZExt) {
4582       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
4583       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
4584       if (isN1SExt && isAddSubSExt(N0, DAG)) {
4585         NewOpc = ARMISD::VMULLs;
4586         isMLA = true;
4587       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
4588         NewOpc = ARMISD::VMULLu;
4589         isMLA = true;
4590       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
4591         std::swap(N0, N1);
4592         NewOpc = ARMISD::VMULLu;
4593         isMLA = true;
4594       }
4595     }
4596
4597     if (!NewOpc) {
4598       if (VT == MVT::v2i64)
4599         // Fall through to expand this.  It is not legal.
4600         return SDValue();
4601       else
4602         // Other vector multiplications are legal.
4603         return Op;
4604     }
4605   }
4606
4607   // Legalize to a VMULL instruction.
4608   DebugLoc DL = Op.getDebugLoc();
4609   SDValue Op0;
4610   SDValue Op1 = SkipExtension(N1, DAG);
4611   if (!isMLA) {
4612     Op0 = SkipExtension(N0, DAG);
4613     assert(Op0.getValueType().is64BitVector() &&
4614            Op1.getValueType().is64BitVector() &&
4615            "unexpected types for extended operands to VMULL");
4616     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
4617   }
4618
4619   // Optimizing (zext A + zext B) * C, to (VMULL A, C) + (VMULL B, C) during
4620   // isel lowering to take advantage of no-stall back to back vmul + vmla.
4621   //   vmull q0, d4, d6
4622   //   vmlal q0, d5, d6
4623   // is faster than
4624   //   vaddl q0, d4, d5
4625   //   vmovl q1, d6
4626   //   vmul  q0, q0, q1
4627   SDValue N00 = SkipExtension(N0->getOperand(0).getNode(), DAG);
4628   SDValue N01 = SkipExtension(N0->getOperand(1).getNode(), DAG);
4629   EVT Op1VT = Op1.getValueType();
4630   return DAG.getNode(N0->getOpcode(), DL, VT,
4631                      DAG.getNode(NewOpc, DL, VT,
4632                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
4633                      DAG.getNode(NewOpc, DL, VT,
4634                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
4635 }
4636
4637 static SDValue
4638 LowerSDIV_v4i8(SDValue X, SDValue Y, DebugLoc dl, SelectionDAG &DAG) {
4639   // Convert to float
4640   // float4 xf = vcvt_f32_s32(vmovl_s16(a.lo));
4641   // float4 yf = vcvt_f32_s32(vmovl_s16(b.lo));
4642   X = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, X);
4643   Y = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, Y);
4644   X = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, X);
4645   Y = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, Y);
4646   // Get reciprocal estimate.
4647   // float4 recip = vrecpeq_f32(yf);
4648   Y = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4649                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), Y);
4650   // Because char has a smaller range than uchar, we can actually get away
4651   // without any newton steps.  This requires that we use a weird bias
4652   // of 0xb000, however (again, this has been exhaustively tested).
4653   // float4 result = as_float4(as_int4(xf*recip) + 0xb000);
4654   X = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, X, Y);
4655   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, X);
4656   Y = DAG.getConstant(0xb000, MVT::i32);
4657   Y = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Y, Y, Y, Y);
4658   X = DAG.getNode(ISD::ADD, dl, MVT::v4i32, X, Y);
4659   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, X);
4660   // Convert back to short.
4661   X = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, X);
4662   X = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, X);
4663   return X;
4664 }
4665
4666 static SDValue
4667 LowerSDIV_v4i16(SDValue N0, SDValue N1, DebugLoc dl, SelectionDAG &DAG) {
4668   SDValue N2;
4669   // Convert to float.
4670   // float4 yf = vcvt_f32_s32(vmovl_s16(y));
4671   // float4 xf = vcvt_f32_s32(vmovl_s16(x));
4672   N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N0);
4673   N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N1);
4674   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
4675   N1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
4676
4677   // Use reciprocal estimate and one refinement step.
4678   // float4 recip = vrecpeq_f32(yf);
4679   // recip *= vrecpsq_f32(yf, recip);
4680   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4681                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), N1);
4682   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4683                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
4684                    N1, N2);
4685   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
4686   // Because short has a smaller range than ushort, we can actually get away
4687   // with only a single newton step.  This requires that we use a weird bias
4688   // of 89, however (again, this has been exhaustively tested).
4689   // float4 result = as_float4(as_int4(xf*recip) + 0x89);
4690   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
4691   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
4692   N1 = DAG.getConstant(0x89, MVT::i32);
4693   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
4694   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
4695   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
4696   // Convert back to integer and return.
4697   // return vmovn_s32(vcvt_s32_f32(result));
4698   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
4699   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
4700   return N0;
4701 }
4702
4703 static SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) {
4704   EVT VT = Op.getValueType();
4705   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
4706          "unexpected type for custom-lowering ISD::SDIV");
4707
4708   DebugLoc dl = Op.getDebugLoc();
4709   SDValue N0 = Op.getOperand(0);
4710   SDValue N1 = Op.getOperand(1);
4711   SDValue N2, N3;
4712
4713   if (VT == MVT::v8i8) {
4714     N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N0);
4715     N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N1);
4716
4717     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4718                      DAG.getIntPtrConstant(4));
4719     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4720                      DAG.getIntPtrConstant(4));
4721     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4722                      DAG.getIntPtrConstant(0));
4723     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4724                      DAG.getIntPtrConstant(0));
4725
4726     N0 = LowerSDIV_v4i8(N0, N1, dl, DAG); // v4i16
4727     N2 = LowerSDIV_v4i8(N2, N3, dl, DAG); // v4i16
4728
4729     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
4730     N0 = LowerCONCAT_VECTORS(N0, DAG);
4731
4732     N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v8i8, N0);
4733     return N0;
4734   }
4735   return LowerSDIV_v4i16(N0, N1, dl, DAG);
4736 }
4737
4738 static SDValue LowerUDIV(SDValue Op, SelectionDAG &DAG) {
4739   EVT VT = Op.getValueType();
4740   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
4741          "unexpected type for custom-lowering ISD::UDIV");
4742
4743   DebugLoc dl = Op.getDebugLoc();
4744   SDValue N0 = Op.getOperand(0);
4745   SDValue N1 = Op.getOperand(1);
4746   SDValue N2, N3;
4747
4748   if (VT == MVT::v8i8) {
4749     N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N0);
4750     N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N1);
4751
4752     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4753                      DAG.getIntPtrConstant(4));
4754     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4755                      DAG.getIntPtrConstant(4));
4756     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
4757                      DAG.getIntPtrConstant(0));
4758     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
4759                      DAG.getIntPtrConstant(0));
4760
4761     N0 = LowerSDIV_v4i16(N0, N1, dl, DAG); // v4i16
4762     N2 = LowerSDIV_v4i16(N2, N3, dl, DAG); // v4i16
4763
4764     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
4765     N0 = LowerCONCAT_VECTORS(N0, DAG);
4766
4767     N0 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v8i8,
4768                      DAG.getConstant(Intrinsic::arm_neon_vqmovnsu, MVT::i32),
4769                      N0);
4770     return N0;
4771   }
4772
4773   // v4i16 sdiv ... Convert to float.
4774   // float4 yf = vcvt_f32_s32(vmovl_u16(y));
4775   // float4 xf = vcvt_f32_s32(vmovl_u16(x));
4776   N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N0);
4777   N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N1);
4778   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
4779   SDValue BN1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
4780
4781   // Use reciprocal estimate and two refinement steps.
4782   // float4 recip = vrecpeq_f32(yf);
4783   // recip *= vrecpsq_f32(yf, recip);
4784   // recip *= vrecpsq_f32(yf, recip);
4785   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4786                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), BN1);
4787   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4788                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
4789                    BN1, N2);
4790   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
4791   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
4792                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
4793                    BN1, N2);
4794   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
4795   // Simply multiplying by the reciprocal estimate can leave us a few ulps
4796   // too low, so we add 2 ulps (exhaustive testing shows that this is enough,
4797   // and that it will never cause us to return an answer too large).
4798   // float4 result = as_float4(as_int4(xf*recip) + 2);
4799   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
4800   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
4801   N1 = DAG.getConstant(2, MVT::i32);
4802   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
4803   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
4804   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
4805   // Convert back to integer and return.
4806   // return vmovn_u32(vcvt_s32_f32(result));
4807   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
4808   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
4809   return N0;
4810 }
4811
4812 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
4813   switch (Op.getOpcode()) {
4814   default: llvm_unreachable("Don't know how to custom lower this!");
4815   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
4816   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
4817   case ISD::GlobalAddress:
4818     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
4819       LowerGlobalAddressELF(Op, DAG);
4820   case ISD::GlobalTLSAddress: return LowerGlobalTLSAddress(Op, DAG);
4821   case ISD::SELECT:        return LowerSELECT(Op, DAG);
4822   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
4823   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
4824   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
4825   case ISD::VASTART:       return LowerVASTART(Op, DAG);
4826   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
4827   case ISD::ATOMIC_FENCE:  return LowerATOMIC_FENCE(Op, DAG, Subtarget);
4828   case ISD::PREFETCH:      return LowerPREFETCH(Op, DAG, Subtarget);
4829   case ISD::SINT_TO_FP:
4830   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
4831   case ISD::FP_TO_SINT:
4832   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
4833   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
4834   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
4835   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
4836   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
4837   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
4838   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
4839   case ISD::EH_SJLJ_DISPATCHSETUP: return LowerEH_SJLJ_DISPATCHSETUP(Op, DAG);
4840   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
4841                                                                Subtarget);
4842   case ISD::BITCAST:       return ExpandBITCAST(Op.getNode(), DAG);
4843   case ISD::SHL:
4844   case ISD::SRL:
4845   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
4846   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
4847   case ISD::SRL_PARTS:
4848   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
4849   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
4850   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
4851   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
4852   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
4853   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
4854   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
4855   case ISD::FLT_ROUNDS_:   return LowerFLT_ROUNDS_(Op, DAG);
4856   case ISD::MUL:           return LowerMUL(Op, DAG);
4857   case ISD::SDIV:          return LowerSDIV(Op, DAG);
4858   case ISD::UDIV:          return LowerUDIV(Op, DAG);
4859   }
4860   return SDValue();
4861 }
4862
4863 /// ReplaceNodeResults - Replace the results of node with an illegal result
4864 /// type with new values built out of custom code.
4865 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
4866                                            SmallVectorImpl<SDValue>&Results,
4867                                            SelectionDAG &DAG) const {
4868   SDValue Res;
4869   switch (N->getOpcode()) {
4870   default:
4871     llvm_unreachable("Don't know how to custom expand this!");
4872     break;
4873   case ISD::BITCAST:
4874     Res = ExpandBITCAST(N, DAG);
4875     break;
4876   case ISD::SRL:
4877   case ISD::SRA:
4878     Res = Expand64BitShift(N, DAG, Subtarget);
4879     break;
4880   }
4881   if (Res.getNode())
4882     Results.push_back(Res);
4883 }
4884
4885 //===----------------------------------------------------------------------===//
4886 //                           ARM Scheduler Hooks
4887 //===----------------------------------------------------------------------===//
4888
4889 MachineBasicBlock *
4890 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
4891                                      MachineBasicBlock *BB,
4892                                      unsigned Size) const {
4893   unsigned dest    = MI->getOperand(0).getReg();
4894   unsigned ptr     = MI->getOperand(1).getReg();
4895   unsigned oldval  = MI->getOperand(2).getReg();
4896   unsigned newval  = MI->getOperand(3).getReg();
4897   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4898   DebugLoc dl = MI->getDebugLoc();
4899   bool isThumb2 = Subtarget->isThumb2();
4900
4901   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
4902   unsigned scratch =
4903     MRI.createVirtualRegister(isThumb2 ? ARM::rGPRRegisterClass
4904                                        : ARM::GPRRegisterClass);
4905
4906   if (isThumb2) {
4907     MRI.constrainRegClass(dest, ARM::rGPRRegisterClass);
4908     MRI.constrainRegClass(oldval, ARM::rGPRRegisterClass);
4909     MRI.constrainRegClass(newval, ARM::rGPRRegisterClass);
4910   }
4911
4912   unsigned ldrOpc, strOpc;
4913   switch (Size) {
4914   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
4915   case 1:
4916     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
4917     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
4918     break;
4919   case 2:
4920     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
4921     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
4922     break;
4923   case 4:
4924     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
4925     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
4926     break;
4927   }
4928
4929   MachineFunction *MF = BB->getParent();
4930   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4931   MachineFunction::iterator It = BB;
4932   ++It; // insert the new blocks after the current block
4933
4934   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
4935   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
4936   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
4937   MF->insert(It, loop1MBB);
4938   MF->insert(It, loop2MBB);
4939   MF->insert(It, exitMBB);
4940
4941   // Transfer the remainder of BB and its successor edges to exitMBB.
4942   exitMBB->splice(exitMBB->begin(), BB,
4943                   llvm::next(MachineBasicBlock::iterator(MI)),
4944                   BB->end());
4945   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4946
4947   //  thisMBB:
4948   //   ...
4949   //   fallthrough --> loop1MBB
4950   BB->addSuccessor(loop1MBB);
4951
4952   // loop1MBB:
4953   //   ldrex dest, [ptr]
4954   //   cmp dest, oldval
4955   //   bne exitMBB
4956   BB = loop1MBB;
4957   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
4958   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4959                  .addReg(dest).addReg(oldval));
4960   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4961     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
4962   BB->addSuccessor(loop2MBB);
4963   BB->addSuccessor(exitMBB);
4964
4965   // loop2MBB:
4966   //   strex scratch, newval, [ptr]
4967   //   cmp scratch, #0
4968   //   bne loop1MBB
4969   BB = loop2MBB;
4970   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
4971                  .addReg(ptr));
4972   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4973                  .addReg(scratch).addImm(0));
4974   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4975     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
4976   BB->addSuccessor(loop1MBB);
4977   BB->addSuccessor(exitMBB);
4978
4979   //  exitMBB:
4980   //   ...
4981   BB = exitMBB;
4982
4983   MI->eraseFromParent();   // The instruction is gone now.
4984
4985   return BB;
4986 }
4987
4988 MachineBasicBlock *
4989 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
4990                                     unsigned Size, unsigned BinOpcode) const {
4991   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4992   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4993
4994   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4995   MachineFunction *MF = BB->getParent();
4996   MachineFunction::iterator It = BB;
4997   ++It;
4998
4999   unsigned dest = MI->getOperand(0).getReg();
5000   unsigned ptr = MI->getOperand(1).getReg();
5001   unsigned incr = MI->getOperand(2).getReg();
5002   DebugLoc dl = MI->getDebugLoc();
5003   bool isThumb2 = Subtarget->isThumb2();
5004
5005   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
5006   if (isThumb2) {
5007     MRI.constrainRegClass(dest, ARM::rGPRRegisterClass);
5008     MRI.constrainRegClass(ptr, ARM::rGPRRegisterClass);
5009   }
5010
5011   unsigned ldrOpc, strOpc;
5012   switch (Size) {
5013   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
5014   case 1:
5015     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
5016     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
5017     break;
5018   case 2:
5019     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
5020     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
5021     break;
5022   case 4:
5023     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
5024     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
5025     break;
5026   }
5027
5028   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
5029   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
5030   MF->insert(It, loopMBB);
5031   MF->insert(It, exitMBB);
5032
5033   // Transfer the remainder of BB and its successor edges to exitMBB.
5034   exitMBB->splice(exitMBB->begin(), BB,
5035                   llvm::next(MachineBasicBlock::iterator(MI)),
5036                   BB->end());
5037   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5038
5039   TargetRegisterClass *TRC =
5040     isThumb2 ? ARM::tGPRRegisterClass : ARM::GPRRegisterClass;
5041   unsigned scratch = MRI.createVirtualRegister(TRC);
5042   unsigned scratch2 = (!BinOpcode) ? incr : MRI.createVirtualRegister(TRC);
5043
5044   //  thisMBB:
5045   //   ...
5046   //   fallthrough --> loopMBB
5047   BB->addSuccessor(loopMBB);
5048
5049   //  loopMBB:
5050   //   ldrex dest, ptr
5051   //   <binop> scratch2, dest, incr
5052   //   strex scratch, scratch2, ptr
5053   //   cmp scratch, #0
5054   //   bne- loopMBB
5055   //   fallthrough --> exitMBB
5056   BB = loopMBB;
5057   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
5058   if (BinOpcode) {
5059     // operand order needs to go the other way for NAND
5060     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
5061       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
5062                      addReg(incr).addReg(dest)).addReg(0);
5063     else
5064       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
5065                      addReg(dest).addReg(incr)).addReg(0);
5066   }
5067
5068   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
5069                  .addReg(ptr));
5070   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
5071                  .addReg(scratch).addImm(0));
5072   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
5073     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
5074
5075   BB->addSuccessor(loopMBB);
5076   BB->addSuccessor(exitMBB);
5077
5078   //  exitMBB:
5079   //   ...
5080   BB = exitMBB;
5081
5082   MI->eraseFromParent();   // The instruction is gone now.
5083
5084   return BB;
5085 }
5086
5087 MachineBasicBlock *
5088 ARMTargetLowering::EmitAtomicBinaryMinMax(MachineInstr *MI,
5089                                           MachineBasicBlock *BB,
5090                                           unsigned Size,
5091                                           bool signExtend,
5092                                           ARMCC::CondCodes Cond) const {
5093   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5094
5095   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5096   MachineFunction *MF = BB->getParent();
5097   MachineFunction::iterator It = BB;
5098   ++It;
5099
5100   unsigned dest = MI->getOperand(0).getReg();
5101   unsigned ptr = MI->getOperand(1).getReg();
5102   unsigned incr = MI->getOperand(2).getReg();
5103   unsigned oldval = dest;
5104   DebugLoc dl = MI->getDebugLoc();
5105   bool isThumb2 = Subtarget->isThumb2();
5106
5107   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
5108   if (isThumb2) {
5109     MRI.constrainRegClass(dest, ARM::rGPRRegisterClass);
5110     MRI.constrainRegClass(ptr, ARM::rGPRRegisterClass);
5111   }
5112
5113   unsigned ldrOpc, strOpc, extendOpc;
5114   switch (Size) {
5115   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
5116   case 1:
5117     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
5118     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
5119     extendOpc = isThumb2 ? ARM::t2SXTB : ARM::SXTB;
5120     break;
5121   case 2:
5122     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
5123     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
5124     extendOpc = isThumb2 ? ARM::t2SXTH : ARM::SXTH;
5125     break;
5126   case 4:
5127     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
5128     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
5129     extendOpc = 0;
5130     break;
5131   }
5132
5133   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
5134   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
5135   MF->insert(It, loopMBB);
5136   MF->insert(It, exitMBB);
5137
5138   // Transfer the remainder of BB and its successor edges to exitMBB.
5139   exitMBB->splice(exitMBB->begin(), BB,
5140                   llvm::next(MachineBasicBlock::iterator(MI)),
5141                   BB->end());
5142   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5143
5144   TargetRegisterClass *TRC =
5145     isThumb2 ? ARM::tGPRRegisterClass : ARM::GPRRegisterClass;
5146   unsigned scratch = MRI.createVirtualRegister(TRC);
5147   unsigned scratch2 = MRI.createVirtualRegister(TRC);
5148
5149   //  thisMBB:
5150   //   ...
5151   //   fallthrough --> loopMBB
5152   BB->addSuccessor(loopMBB);
5153
5154   //  loopMBB:
5155   //   ldrex dest, ptr
5156   //   (sign extend dest, if required)
5157   //   cmp dest, incr
5158   //   cmov.cond scratch2, dest, incr
5159   //   strex scratch, scratch2, ptr
5160   //   cmp scratch, #0
5161   //   bne- loopMBB
5162   //   fallthrough --> exitMBB
5163   BB = loopMBB;
5164   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
5165
5166   // Sign extend the value, if necessary.
5167   if (signExtend && extendOpc) {
5168     oldval = MRI.createVirtualRegister(ARM::GPRRegisterClass);
5169     AddDefaultPred(BuildMI(BB, dl, TII->get(extendOpc), oldval)
5170                      .addReg(dest)
5171                      .addImm(0));
5172   }
5173
5174   // Build compare and cmov instructions.
5175   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
5176                  .addReg(oldval).addReg(incr));
5177   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2MOVCCr : ARM::MOVCCr), scratch2)
5178          .addReg(oldval).addReg(incr).addImm(Cond).addReg(ARM::CPSR);
5179
5180   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
5181                  .addReg(ptr));
5182   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
5183                  .addReg(scratch).addImm(0));
5184   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
5185     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
5186
5187   BB->addSuccessor(loopMBB);
5188   BB->addSuccessor(exitMBB);
5189
5190   //  exitMBB:
5191   //   ...
5192   BB = exitMBB;
5193
5194   MI->eraseFromParent();   // The instruction is gone now.
5195
5196   return BB;
5197 }
5198
5199 static
5200 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
5201   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
5202        E = MBB->succ_end(); I != E; ++I)
5203     if (*I != Succ)
5204       return *I;
5205   llvm_unreachable("Expecting a BB with two successors!");
5206 }
5207
5208 // FIXME: This opcode table should obviously be expressed in the target
5209 // description. We probably just need a "machine opcode" value in the pseudo
5210 // instruction. But the ideal solution maybe to simply remove the "S" version
5211 // of the opcode altogether.
5212 struct AddSubFlagsOpcodePair {
5213   unsigned PseudoOpc;
5214   unsigned MachineOpc;
5215 };
5216
5217 static AddSubFlagsOpcodePair AddSubFlagsOpcodeMap[] = {
5218   {ARM::ADCSri, ARM::ADCri},
5219   {ARM::ADCSrr, ARM::ADCrr},
5220   {ARM::ADCSrsi, ARM::ADCrsi},
5221   {ARM::ADCSrsr, ARM::ADCrsr},
5222   {ARM::SBCSri, ARM::SBCri},
5223   {ARM::SBCSrr, ARM::SBCrr},
5224   {ARM::SBCSrsi, ARM::SBCrsi},
5225   {ARM::SBCSrsr, ARM::SBCrsr},
5226   {ARM::RSBSri, ARM::RSBri},
5227   {ARM::RSBSrr, ARM::RSBrr},
5228   {ARM::RSBSrsi, ARM::RSBrsi},
5229   {ARM::RSBSrsr, ARM::RSBrsr},
5230   {ARM::RSCSri, ARM::RSCri},
5231   {ARM::RSCSrsi, ARM::RSCrsi},
5232   {ARM::RSCSrsr, ARM::RSCrsr},
5233   {ARM::t2ADCSri, ARM::t2ADCri},
5234   {ARM::t2ADCSrr, ARM::t2ADCrr},
5235   {ARM::t2ADCSrs, ARM::t2ADCrs},
5236   {ARM::t2SBCSri, ARM::t2SBCri},
5237   {ARM::t2SBCSrr, ARM::t2SBCrr},
5238   {ARM::t2SBCSrs, ARM::t2SBCrs},
5239   {ARM::t2RSBSri, ARM::t2RSBri},
5240   {ARM::t2RSBSrs, ARM::t2RSBrs},
5241 };
5242
5243 // Convert and Add or Subtract with Carry and Flags to a generic opcode with
5244 // CPSR<def> operand. e.g. ADCS (...) -> ADC (... CPSR<def>).
5245 //
5246 // FIXME: Somewhere we should assert that CPSR<def> is in the correct
5247 // position to be recognized by the target descrition as the 'S' bit.
5248 bool ARMTargetLowering::RemapAddSubWithFlags(MachineInstr *MI,
5249                                              MachineBasicBlock *BB) const {
5250   unsigned OldOpc = MI->getOpcode();
5251   unsigned NewOpc = 0;
5252
5253   // This is only called for instructions that need remapping, so iterating over
5254   // the tiny opcode table is not costly.
5255   static const int NPairs =
5256     sizeof(AddSubFlagsOpcodeMap) / sizeof(AddSubFlagsOpcodePair);
5257   for (AddSubFlagsOpcodePair *Pair = &AddSubFlagsOpcodeMap[0],
5258          *End = &AddSubFlagsOpcodeMap[NPairs]; Pair != End; ++Pair) {
5259     if (OldOpc == Pair->PseudoOpc) {
5260       NewOpc = Pair->MachineOpc;
5261       break;
5262     }
5263   }
5264   if (!NewOpc)
5265     return false;
5266
5267   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5268   DebugLoc dl = MI->getDebugLoc();
5269   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(NewOpc));
5270   for (unsigned i = 0; i < MI->getNumOperands(); ++i)
5271     MIB.addOperand(MI->getOperand(i));
5272   AddDefaultPred(MIB);
5273   MIB.addReg(ARM::CPSR, RegState::Define); // S bit
5274   MI->eraseFromParent();
5275   return true;
5276 }
5277
5278 MachineBasicBlock *
5279 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
5280                                                MachineBasicBlock *BB) const {
5281   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5282   DebugLoc dl = MI->getDebugLoc();
5283   bool isThumb2 = Subtarget->isThumb2();
5284   switch (MI->getOpcode()) {
5285   default: {
5286     if (RemapAddSubWithFlags(MI, BB))
5287       return BB;
5288
5289     MI->dump();
5290     llvm_unreachable("Unexpected instr type to insert");
5291   }
5292   case ARM::STRi_preidx:
5293   case ARM::STRBi_preidx: {
5294     unsigned NewOpc = MI->getOpcode() == ARM::STRi_preidx ?
5295       ARM::STR_PRE_IMM : ARM::STRB_PRE_IMM;
5296     // Decode the offset.
5297     unsigned Offset = MI->getOperand(4).getImm();
5298     bool isSub = ARM_AM::getAM2Op(Offset) == ARM_AM::sub;
5299     Offset = ARM_AM::getAM2Offset(Offset);
5300     if (isSub)
5301       Offset = -Offset;
5302
5303     MachineMemOperand *MMO = *MI->memoperands_begin();
5304     MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(NewOpc))
5305       .addOperand(MI->getOperand(0))  // Rn_wb
5306       .addOperand(MI->getOperand(1))  // Rt
5307       .addOperand(MI->getOperand(2))  // Rn
5308       .addImm(Offset)                 // offset (skip GPR==zero_reg)
5309       .addOperand(MI->getOperand(5))  // pred
5310       .addOperand(MI->getOperand(6))
5311       .addMemOperand(MMO);
5312     MI->eraseFromParent();
5313     return BB;
5314   }
5315   case ARM::STRr_preidx:
5316   case ARM::STRBr_preidx:
5317   case ARM::STRH_preidx: {
5318     unsigned NewOpc;
5319     switch (MI->getOpcode()) {
5320     default: llvm_unreachable("unexpected opcode!");
5321     case ARM::STRr_preidx: NewOpc = ARM::STR_PRE_REG; break;
5322     case ARM::STRBr_preidx: NewOpc = ARM::STRB_PRE_REG; break;
5323     case ARM::STRH_preidx: NewOpc = ARM::STRH_PRE; break;
5324     }
5325     MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(NewOpc));
5326     for (unsigned i = 0; i < MI->getNumOperands(); ++i)
5327       MIB.addOperand(MI->getOperand(i));
5328     MI->eraseFromParent();
5329     return BB;
5330   }
5331   case ARM::ATOMIC_LOAD_ADD_I8:
5332      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
5333   case ARM::ATOMIC_LOAD_ADD_I16:
5334      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
5335   case ARM::ATOMIC_LOAD_ADD_I32:
5336      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
5337
5338   case ARM::ATOMIC_LOAD_AND_I8:
5339      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
5340   case ARM::ATOMIC_LOAD_AND_I16:
5341      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
5342   case ARM::ATOMIC_LOAD_AND_I32:
5343      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
5344
5345   case ARM::ATOMIC_LOAD_OR_I8:
5346      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
5347   case ARM::ATOMIC_LOAD_OR_I16:
5348      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
5349   case ARM::ATOMIC_LOAD_OR_I32:
5350      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
5351
5352   case ARM::ATOMIC_LOAD_XOR_I8:
5353      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
5354   case ARM::ATOMIC_LOAD_XOR_I16:
5355      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
5356   case ARM::ATOMIC_LOAD_XOR_I32:
5357      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
5358
5359   case ARM::ATOMIC_LOAD_NAND_I8:
5360      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
5361   case ARM::ATOMIC_LOAD_NAND_I16:
5362      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
5363   case ARM::ATOMIC_LOAD_NAND_I32:
5364      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
5365
5366   case ARM::ATOMIC_LOAD_SUB_I8:
5367      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
5368   case ARM::ATOMIC_LOAD_SUB_I16:
5369      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
5370   case ARM::ATOMIC_LOAD_SUB_I32:
5371      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
5372
5373   case ARM::ATOMIC_LOAD_MIN_I8:
5374      return EmitAtomicBinaryMinMax(MI, BB, 1, true, ARMCC::LT);
5375   case ARM::ATOMIC_LOAD_MIN_I16:
5376      return EmitAtomicBinaryMinMax(MI, BB, 2, true, ARMCC::LT);
5377   case ARM::ATOMIC_LOAD_MIN_I32:
5378      return EmitAtomicBinaryMinMax(MI, BB, 4, true, ARMCC::LT);
5379
5380   case ARM::ATOMIC_LOAD_MAX_I8:
5381      return EmitAtomicBinaryMinMax(MI, BB, 1, true, ARMCC::GT);
5382   case ARM::ATOMIC_LOAD_MAX_I16:
5383      return EmitAtomicBinaryMinMax(MI, BB, 2, true, ARMCC::GT);
5384   case ARM::ATOMIC_LOAD_MAX_I32:
5385      return EmitAtomicBinaryMinMax(MI, BB, 4, true, ARMCC::GT);
5386
5387   case ARM::ATOMIC_LOAD_UMIN_I8:
5388      return EmitAtomicBinaryMinMax(MI, BB, 1, false, ARMCC::LO);
5389   case ARM::ATOMIC_LOAD_UMIN_I16:
5390      return EmitAtomicBinaryMinMax(MI, BB, 2, false, ARMCC::LO);
5391   case ARM::ATOMIC_LOAD_UMIN_I32:
5392      return EmitAtomicBinaryMinMax(MI, BB, 4, false, ARMCC::LO);
5393
5394   case ARM::ATOMIC_LOAD_UMAX_I8:
5395      return EmitAtomicBinaryMinMax(MI, BB, 1, false, ARMCC::HI);
5396   case ARM::ATOMIC_LOAD_UMAX_I16:
5397      return EmitAtomicBinaryMinMax(MI, BB, 2, false, ARMCC::HI);
5398   case ARM::ATOMIC_LOAD_UMAX_I32:
5399      return EmitAtomicBinaryMinMax(MI, BB, 4, false, ARMCC::HI);
5400
5401   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
5402   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
5403   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
5404
5405   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
5406   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
5407   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
5408
5409   case ARM::tMOVCCr_pseudo: {
5410     // To "insert" a SELECT_CC instruction, we actually have to insert the
5411     // diamond control-flow pattern.  The incoming instruction knows the
5412     // destination vreg to set, the condition code register to branch on, the
5413     // true/false values to select between, and a branch opcode to use.
5414     const BasicBlock *LLVM_BB = BB->getBasicBlock();
5415     MachineFunction::iterator It = BB;
5416     ++It;
5417
5418     //  thisMBB:
5419     //  ...
5420     //   TrueVal = ...
5421     //   cmpTY ccX, r1, r2
5422     //   bCC copy1MBB
5423     //   fallthrough --> copy0MBB
5424     MachineBasicBlock *thisMBB  = BB;
5425     MachineFunction *F = BB->getParent();
5426     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
5427     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
5428     F->insert(It, copy0MBB);
5429     F->insert(It, sinkMBB);
5430
5431     // Transfer the remainder of BB and its successor edges to sinkMBB.
5432     sinkMBB->splice(sinkMBB->begin(), BB,
5433                     llvm::next(MachineBasicBlock::iterator(MI)),
5434                     BB->end());
5435     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
5436
5437     BB->addSuccessor(copy0MBB);
5438     BB->addSuccessor(sinkMBB);
5439
5440     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
5441       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
5442
5443     //  copy0MBB:
5444     //   %FalseValue = ...
5445     //   # fallthrough to sinkMBB
5446     BB = copy0MBB;
5447
5448     // Update machine-CFG edges
5449     BB->addSuccessor(sinkMBB);
5450
5451     //  sinkMBB:
5452     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
5453     //  ...
5454     BB = sinkMBB;
5455     BuildMI(*BB, BB->begin(), dl,
5456             TII->get(ARM::PHI), MI->getOperand(0).getReg())
5457       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
5458       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
5459
5460     MI->eraseFromParent();   // The pseudo instruction is gone now.
5461     return BB;
5462   }
5463
5464   case ARM::BCCi64:
5465   case ARM::BCCZi64: {
5466     // If there is an unconditional branch to the other successor, remove it.
5467     BB->erase(llvm::next(MachineBasicBlock::iterator(MI)), BB->end());
5468
5469     // Compare both parts that make up the double comparison separately for
5470     // equality.
5471     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
5472
5473     unsigned LHS1 = MI->getOperand(1).getReg();
5474     unsigned LHS2 = MI->getOperand(2).getReg();
5475     if (RHSisZero) {
5476       AddDefaultPred(BuildMI(BB, dl,
5477                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
5478                      .addReg(LHS1).addImm(0));
5479       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
5480         .addReg(LHS2).addImm(0)
5481         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
5482     } else {
5483       unsigned RHS1 = MI->getOperand(3).getReg();
5484       unsigned RHS2 = MI->getOperand(4).getReg();
5485       AddDefaultPred(BuildMI(BB, dl,
5486                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
5487                      .addReg(LHS1).addReg(RHS1));
5488       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
5489         .addReg(LHS2).addReg(RHS2)
5490         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
5491     }
5492
5493     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
5494     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
5495     if (MI->getOperand(0).getImm() == ARMCC::NE)
5496       std::swap(destMBB, exitMBB);
5497
5498     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
5499       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
5500     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2B : ARM::B))
5501       .addMBB(exitMBB);
5502
5503     MI->eraseFromParent();   // The pseudo instruction is gone now.
5504     return BB;
5505   }
5506   }
5507 }
5508
5509 //===----------------------------------------------------------------------===//
5510 //                           ARM Optimization Hooks
5511 //===----------------------------------------------------------------------===//
5512
5513 static
5514 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
5515                             TargetLowering::DAGCombinerInfo &DCI) {
5516   SelectionDAG &DAG = DCI.DAG;
5517   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5518   EVT VT = N->getValueType(0);
5519   unsigned Opc = N->getOpcode();
5520   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
5521   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
5522   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
5523   ISD::CondCode CC = ISD::SETCC_INVALID;
5524
5525   if (isSlctCC) {
5526     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
5527   } else {
5528     SDValue CCOp = Slct.getOperand(0);
5529     if (CCOp.getOpcode() == ISD::SETCC)
5530       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
5531   }
5532
5533   bool DoXform = false;
5534   bool InvCC = false;
5535   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
5536           "Bad input!");
5537
5538   if (LHS.getOpcode() == ISD::Constant &&
5539       cast<ConstantSDNode>(LHS)->isNullValue()) {
5540     DoXform = true;
5541   } else if (CC != ISD::SETCC_INVALID &&
5542              RHS.getOpcode() == ISD::Constant &&
5543              cast<ConstantSDNode>(RHS)->isNullValue()) {
5544     std::swap(LHS, RHS);
5545     SDValue Op0 = Slct.getOperand(0);
5546     EVT OpVT = isSlctCC ? Op0.getValueType() :
5547                           Op0.getOperand(0).getValueType();
5548     bool isInt = OpVT.isInteger();
5549     CC = ISD::getSetCCInverse(CC, isInt);
5550
5551     if (!TLI.isCondCodeLegal(CC, OpVT))
5552       return SDValue();         // Inverse operator isn't legal.
5553
5554     DoXform = true;
5555     InvCC = true;
5556   }
5557
5558   if (DoXform) {
5559     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
5560     if (isSlctCC)
5561       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
5562                              Slct.getOperand(0), Slct.getOperand(1), CC);
5563     SDValue CCOp = Slct.getOperand(0);
5564     if (InvCC)
5565       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
5566                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
5567     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
5568                        CCOp, OtherOp, Result);
5569   }
5570   return SDValue();
5571 }
5572
5573 // AddCombineToVPADDL- For pair-wise add on neon, use the vpaddl instruction
5574 // (only after legalization).
5575 static SDValue AddCombineToVPADDL(SDNode *N, SDValue N0, SDValue N1,
5576                                  TargetLowering::DAGCombinerInfo &DCI,
5577                                  const ARMSubtarget *Subtarget) {
5578
5579   // Only perform optimization if after legalize, and if NEON is available. We
5580   // also expected both operands to be BUILD_VECTORs.
5581   if (DCI.isBeforeLegalize() || !Subtarget->hasNEON()
5582       || N0.getOpcode() != ISD::BUILD_VECTOR
5583       || N1.getOpcode() != ISD::BUILD_VECTOR)
5584     return SDValue();
5585
5586   // Check output type since VPADDL operand elements can only be 8, 16, or 32.
5587   EVT VT = N->getValueType(0);
5588   if (!VT.isInteger() || VT.getVectorElementType() == MVT::i64)
5589     return SDValue();
5590
5591   // Check that the vector operands are of the right form.
5592   // N0 and N1 are BUILD_VECTOR nodes with N number of EXTRACT_VECTOR
5593   // operands, where N is the size of the formed vector.
5594   // Each EXTRACT_VECTOR should have the same input vector and odd or even
5595   // index such that we have a pair wise add pattern.
5596
5597   // Grab the vector that all EXTRACT_VECTOR nodes should be referencing.
5598   if (N0->getOperand(0)->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5599     return SDValue();
5600   SDValue Vec = N0->getOperand(0)->getOperand(0);
5601   SDNode *V = Vec.getNode();
5602   unsigned nextIndex = 0;
5603
5604   // For each operands to the ADD which are BUILD_VECTORs,
5605   // check to see if each of their operands are an EXTRACT_VECTOR with
5606   // the same vector and appropriate index.
5607   for (unsigned i = 0, e = N0->getNumOperands(); i != e; ++i) {
5608     if (N0->getOperand(i)->getOpcode() == ISD::EXTRACT_VECTOR_ELT
5609         && N1->getOperand(i)->getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
5610
5611       SDValue ExtVec0 = N0->getOperand(i);
5612       SDValue ExtVec1 = N1->getOperand(i);
5613
5614       // First operand is the vector, verify its the same.
5615       if (V != ExtVec0->getOperand(0).getNode() ||
5616           V != ExtVec1->getOperand(0).getNode())
5617         return SDValue();
5618
5619       // Second is the constant, verify its correct.
5620       ConstantSDNode *C0 = dyn_cast<ConstantSDNode>(ExtVec0->getOperand(1));
5621       ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(ExtVec1->getOperand(1));
5622
5623       // For the constant, we want to see all the even or all the odd.
5624       if (!C0 || !C1 || C0->getZExtValue() != nextIndex
5625           || C1->getZExtValue() != nextIndex+1)
5626         return SDValue();
5627
5628       // Increment index.
5629       nextIndex+=2;
5630     } else
5631       return SDValue();
5632   }
5633
5634   // Create VPADDL node.
5635   SelectionDAG &DAG = DCI.DAG;
5636   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5637
5638   // Build operand list.
5639   SmallVector<SDValue, 8> Ops;
5640   Ops.push_back(DAG.getConstant(Intrinsic::arm_neon_vpaddls,
5641                                 TLI.getPointerTy()));
5642
5643   // Input is the vector.
5644   Ops.push_back(Vec);
5645
5646   // Get widened type and narrowed type.
5647   MVT widenType;
5648   unsigned numElem = VT.getVectorNumElements();
5649   switch (VT.getVectorElementType().getSimpleVT().SimpleTy) {
5650     case MVT::i8: widenType = MVT::getVectorVT(MVT::i16, numElem); break;
5651     case MVT::i16: widenType = MVT::getVectorVT(MVT::i32, numElem); break;
5652     case MVT::i32: widenType = MVT::getVectorVT(MVT::i64, numElem); break;
5653     default:
5654       assert(0 && "Invalid vector element type for padd optimization.");
5655   }
5656
5657   SDValue tmp = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, N->getDebugLoc(),
5658                             widenType, &Ops[0], Ops.size());
5659   return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, tmp);
5660 }
5661
5662 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
5663 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
5664 /// called with the default operands, and if that fails, with commuted
5665 /// operands.
5666 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
5667                                           TargetLowering::DAGCombinerInfo &DCI,
5668                                           const ARMSubtarget *Subtarget){
5669
5670   // Attempt to create vpaddl for this add.
5671   SDValue Result = AddCombineToVPADDL(N, N0, N1, DCI, Subtarget);
5672   if (Result.getNode())
5673     return Result;
5674
5675   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
5676   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
5677     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
5678     if (Result.getNode()) return Result;
5679   }
5680   return SDValue();
5681 }
5682
5683 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
5684 ///
5685 static SDValue PerformADDCombine(SDNode *N,
5686                                  TargetLowering::DAGCombinerInfo &DCI,
5687                                  const ARMSubtarget *Subtarget) {
5688   SDValue N0 = N->getOperand(0);
5689   SDValue N1 = N->getOperand(1);
5690
5691   // First try with the default operand order.
5692   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI, Subtarget);
5693   if (Result.getNode())
5694     return Result;
5695
5696   // If that didn't work, try again with the operands commuted.
5697   return PerformADDCombineWithOperands(N, N1, N0, DCI, Subtarget);
5698 }
5699
5700 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
5701 ///
5702 static SDValue PerformSUBCombine(SDNode *N,
5703                                  TargetLowering::DAGCombinerInfo &DCI) {
5704   SDValue N0 = N->getOperand(0);
5705   SDValue N1 = N->getOperand(1);
5706
5707   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
5708   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
5709     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
5710     if (Result.getNode()) return Result;
5711   }
5712
5713   return SDValue();
5714 }
5715
5716 /// PerformVMULCombine
5717 /// Distribute (A + B) * C to (A * C) + (B * C) to take advantage of the
5718 /// special multiplier accumulator forwarding.
5719 ///   vmul d3, d0, d2
5720 ///   vmla d3, d1, d2
5721 /// is faster than
5722 ///   vadd d3, d0, d1
5723 ///   vmul d3, d3, d2
5724 static SDValue PerformVMULCombine(SDNode *N,
5725                                   TargetLowering::DAGCombinerInfo &DCI,
5726                                   const ARMSubtarget *Subtarget) {
5727   if (!Subtarget->hasVMLxForwarding())
5728     return SDValue();
5729
5730   SelectionDAG &DAG = DCI.DAG;
5731   SDValue N0 = N->getOperand(0);
5732   SDValue N1 = N->getOperand(1);
5733   unsigned Opcode = N0.getOpcode();
5734   if (Opcode != ISD::ADD && Opcode != ISD::SUB &&
5735       Opcode != ISD::FADD && Opcode != ISD::FSUB) {
5736     Opcode = N1.getOpcode();
5737     if (Opcode != ISD::ADD && Opcode != ISD::SUB &&
5738         Opcode != ISD::FADD && Opcode != ISD::FSUB)
5739       return SDValue();
5740     std::swap(N0, N1);
5741   }
5742
5743   EVT VT = N->getValueType(0);
5744   DebugLoc DL = N->getDebugLoc();
5745   SDValue N00 = N0->getOperand(0);
5746   SDValue N01 = N0->getOperand(1);
5747   return DAG.getNode(Opcode, DL, VT,
5748                      DAG.getNode(ISD::MUL, DL, VT, N00, N1),
5749                      DAG.getNode(ISD::MUL, DL, VT, N01, N1));
5750 }
5751
5752 static SDValue PerformMULCombine(SDNode *N,
5753                                  TargetLowering::DAGCombinerInfo &DCI,
5754                                  const ARMSubtarget *Subtarget) {
5755   SelectionDAG &DAG = DCI.DAG;
5756
5757   if (Subtarget->isThumb1Only())
5758     return SDValue();
5759
5760   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
5761     return SDValue();
5762
5763   EVT VT = N->getValueType(0);
5764   if (VT.is64BitVector() || VT.is128BitVector())
5765     return PerformVMULCombine(N, DCI, Subtarget);
5766   if (VT != MVT::i32)
5767     return SDValue();
5768
5769   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
5770   if (!C)
5771     return SDValue();
5772
5773   uint64_t MulAmt = C->getZExtValue();
5774   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
5775   ShiftAmt = ShiftAmt & (32 - 1);
5776   SDValue V = N->getOperand(0);
5777   DebugLoc DL = N->getDebugLoc();
5778
5779   SDValue Res;
5780   MulAmt >>= ShiftAmt;
5781   if (isPowerOf2_32(MulAmt - 1)) {
5782     // (mul x, 2^N + 1) => (add (shl x, N), x)
5783     Res = DAG.getNode(ISD::ADD, DL, VT,
5784                       V, DAG.getNode(ISD::SHL, DL, VT,
5785                                      V, DAG.getConstant(Log2_32(MulAmt-1),
5786                                                         MVT::i32)));
5787   } else if (isPowerOf2_32(MulAmt + 1)) {
5788     // (mul x, 2^N - 1) => (sub (shl x, N), x)
5789     Res = DAG.getNode(ISD::SUB, DL, VT,
5790                       DAG.getNode(ISD::SHL, DL, VT,
5791                                   V, DAG.getConstant(Log2_32(MulAmt+1),
5792                                                      MVT::i32)),
5793                                                      V);
5794   } else
5795     return SDValue();
5796
5797   if (ShiftAmt != 0)
5798     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
5799                       DAG.getConstant(ShiftAmt, MVT::i32));
5800
5801   // Do not add new nodes to DAG combiner worklist.
5802   DCI.CombineTo(N, Res, false);
5803   return SDValue();
5804 }
5805
5806 static SDValue PerformANDCombine(SDNode *N,
5807                                 TargetLowering::DAGCombinerInfo &DCI) {
5808
5809   // Attempt to use immediate-form VBIC
5810   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
5811   DebugLoc dl = N->getDebugLoc();
5812   EVT VT = N->getValueType(0);
5813   SelectionDAG &DAG = DCI.DAG;
5814
5815   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
5816     return SDValue();
5817
5818   APInt SplatBits, SplatUndef;
5819   unsigned SplatBitSize;
5820   bool HasAnyUndefs;
5821   if (BVN &&
5822       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5823     if (SplatBitSize <= 64) {
5824       EVT VbicVT;
5825       SDValue Val = isNEONModifiedImm((~SplatBits).getZExtValue(),
5826                                       SplatUndef.getZExtValue(), SplatBitSize,
5827                                       DAG, VbicVT, VT.is128BitVector(),
5828                                       OtherModImm);
5829       if (Val.getNode()) {
5830         SDValue Input =
5831           DAG.getNode(ISD::BITCAST, dl, VbicVT, N->getOperand(0));
5832         SDValue Vbic = DAG.getNode(ARMISD::VBICIMM, dl, VbicVT, Input, Val);
5833         return DAG.getNode(ISD::BITCAST, dl, VT, Vbic);
5834       }
5835     }
5836   }
5837
5838   return SDValue();
5839 }
5840
5841 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
5842 static SDValue PerformORCombine(SDNode *N,
5843                                 TargetLowering::DAGCombinerInfo &DCI,
5844                                 const ARMSubtarget *Subtarget) {
5845   // Attempt to use immediate-form VORR
5846   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
5847   DebugLoc dl = N->getDebugLoc();
5848   EVT VT = N->getValueType(0);
5849   SelectionDAG &DAG = DCI.DAG;
5850
5851   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
5852     return SDValue();
5853
5854   APInt SplatBits, SplatUndef;
5855   unsigned SplatBitSize;
5856   bool HasAnyUndefs;
5857   if (BVN && Subtarget->hasNEON() &&
5858       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5859     if (SplatBitSize <= 64) {
5860       EVT VorrVT;
5861       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
5862                                       SplatUndef.getZExtValue(), SplatBitSize,
5863                                       DAG, VorrVT, VT.is128BitVector(),
5864                                       OtherModImm);
5865       if (Val.getNode()) {
5866         SDValue Input =
5867           DAG.getNode(ISD::BITCAST, dl, VorrVT, N->getOperand(0));
5868         SDValue Vorr = DAG.getNode(ARMISD::VORRIMM, dl, VorrVT, Input, Val);
5869         return DAG.getNode(ISD::BITCAST, dl, VT, Vorr);
5870       }
5871     }
5872   }
5873
5874   SDValue N0 = N->getOperand(0);
5875   if (N0.getOpcode() != ISD::AND)
5876     return SDValue();
5877   SDValue N1 = N->getOperand(1);
5878
5879   // (or (and B, A), (and C, ~A)) => (VBSL A, B, C) when A is a constant.
5880   if (Subtarget->hasNEON() && N1.getOpcode() == ISD::AND && VT.isVector() &&
5881       DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
5882     APInt SplatUndef;
5883     unsigned SplatBitSize;
5884     bool HasAnyUndefs;
5885
5886     BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(1));
5887     APInt SplatBits0;
5888     if (BVN0 && BVN0->isConstantSplat(SplatBits0, SplatUndef, SplatBitSize,
5889                                   HasAnyUndefs) && !HasAnyUndefs) {
5890       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(1));
5891       APInt SplatBits1;
5892       if (BVN1 && BVN1->isConstantSplat(SplatBits1, SplatUndef, SplatBitSize,
5893                                     HasAnyUndefs) && !HasAnyUndefs &&
5894           SplatBits0 == ~SplatBits1) {
5895         // Canonicalize the vector type to make instruction selection simpler.
5896         EVT CanonicalVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
5897         SDValue Result = DAG.getNode(ARMISD::VBSL, dl, CanonicalVT,
5898                                      N0->getOperand(1), N0->getOperand(0),
5899                                      N1->getOperand(0));
5900         return DAG.getNode(ISD::BITCAST, dl, VT, Result);
5901       }
5902     }
5903   }
5904
5905   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
5906   // reasonable.
5907
5908   // BFI is only available on V6T2+
5909   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
5910     return SDValue();
5911
5912   DebugLoc DL = N->getDebugLoc();
5913   // 1) or (and A, mask), val => ARMbfi A, val, mask
5914   //      iff (val & mask) == val
5915   //
5916   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
5917   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
5918   //          && mask == ~mask2
5919   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
5920   //          && ~mask == mask2
5921   //  (i.e., copy a bitfield value into another bitfield of the same width)
5922
5923   if (VT != MVT::i32)
5924     return SDValue();
5925
5926   SDValue N00 = N0.getOperand(0);
5927
5928   // The value and the mask need to be constants so we can verify this is
5929   // actually a bitfield set. If the mask is 0xffff, we can do better
5930   // via a movt instruction, so don't use BFI in that case.
5931   SDValue MaskOp = N0.getOperand(1);
5932   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(MaskOp);
5933   if (!MaskC)
5934     return SDValue();
5935   unsigned Mask = MaskC->getZExtValue();
5936   if (Mask == 0xffff)
5937     return SDValue();
5938   SDValue Res;
5939   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
5940   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
5941   if (N1C) {
5942     unsigned Val = N1C->getZExtValue();
5943     if ((Val & ~Mask) != Val)
5944       return SDValue();
5945
5946     if (ARM::isBitFieldInvertedMask(Mask)) {
5947       Val >>= CountTrailingZeros_32(~Mask);
5948
5949       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00,
5950                         DAG.getConstant(Val, MVT::i32),
5951                         DAG.getConstant(Mask, MVT::i32));
5952
5953       // Do not add new nodes to DAG combiner worklist.
5954       DCI.CombineTo(N, Res, false);
5955       return SDValue();
5956     }
5957   } else if (N1.getOpcode() == ISD::AND) {
5958     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
5959     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
5960     if (!N11C)
5961       return SDValue();
5962     unsigned Mask2 = N11C->getZExtValue();
5963
5964     // Mask and ~Mask2 (or reverse) must be equivalent for the BFI pattern
5965     // as is to match.
5966     if (ARM::isBitFieldInvertedMask(Mask) &&
5967         (Mask == ~Mask2)) {
5968       // The pack halfword instruction works better for masks that fit it,
5969       // so use that when it's available.
5970       if (Subtarget->hasT2ExtractPack() &&
5971           (Mask == 0xffff || Mask == 0xffff0000))
5972         return SDValue();
5973       // 2a
5974       unsigned amt = CountTrailingZeros_32(Mask2);
5975       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
5976                         DAG.getConstant(amt, MVT::i32));
5977       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00, Res,
5978                         DAG.getConstant(Mask, MVT::i32));
5979       // Do not add new nodes to DAG combiner worklist.
5980       DCI.CombineTo(N, Res, false);
5981       return SDValue();
5982     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
5983                (~Mask == Mask2)) {
5984       // The pack halfword instruction works better for masks that fit it,
5985       // so use that when it's available.
5986       if (Subtarget->hasT2ExtractPack() &&
5987           (Mask2 == 0xffff || Mask2 == 0xffff0000))
5988         return SDValue();
5989       // 2b
5990       unsigned lsb = CountTrailingZeros_32(Mask);
5991       Res = DAG.getNode(ISD::SRL, DL, VT, N00,
5992                         DAG.getConstant(lsb, MVT::i32));
5993       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
5994                         DAG.getConstant(Mask2, MVT::i32));
5995       // Do not add new nodes to DAG combiner worklist.
5996       DCI.CombineTo(N, Res, false);
5997       return SDValue();
5998     }
5999   }
6000
6001   if (DAG.MaskedValueIsZero(N1, MaskC->getAPIntValue()) &&
6002       N00.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N00.getOperand(1)) &&
6003       ARM::isBitFieldInvertedMask(~Mask)) {
6004     // Case (3): or (and (shl A, #shamt), mask), B => ARMbfi B, A, ~mask
6005     // where lsb(mask) == #shamt and masked bits of B are known zero.
6006     SDValue ShAmt = N00.getOperand(1);
6007     unsigned ShAmtC = cast<ConstantSDNode>(ShAmt)->getZExtValue();
6008     unsigned LSB = CountTrailingZeros_32(Mask);
6009     if (ShAmtC != LSB)
6010       return SDValue();
6011
6012     Res = DAG.getNode(ARMISD::BFI, DL, VT, N1, N00.getOperand(0),
6013                       DAG.getConstant(~Mask, MVT::i32));
6014
6015     // Do not add new nodes to DAG combiner worklist.
6016     DCI.CombineTo(N, Res, false);
6017   }
6018
6019   return SDValue();
6020 }
6021
6022 /// PerformBFICombine - (bfi A, (and B, Mask1), Mask2) -> (bfi A, B, Mask2) iff
6023 /// the bits being cleared by the AND are not demanded by the BFI.
6024 static SDValue PerformBFICombine(SDNode *N,
6025                                  TargetLowering::DAGCombinerInfo &DCI) {
6026   SDValue N1 = N->getOperand(1);
6027   if (N1.getOpcode() == ISD::AND) {
6028     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
6029     if (!N11C)
6030       return SDValue();
6031     unsigned InvMask = cast<ConstantSDNode>(N->getOperand(2))->getZExtValue();
6032     unsigned LSB = CountTrailingZeros_32(~InvMask);
6033     unsigned Width = (32 - CountLeadingZeros_32(~InvMask)) - LSB;
6034     unsigned Mask = (1 << Width)-1;
6035     unsigned Mask2 = N11C->getZExtValue();
6036     if ((Mask & (~Mask2)) == 0)
6037       return DCI.DAG.getNode(ARMISD::BFI, N->getDebugLoc(), N->getValueType(0),
6038                              N->getOperand(0), N1.getOperand(0),
6039                              N->getOperand(2));
6040   }
6041   return SDValue();
6042 }
6043
6044 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
6045 /// ARMISD::VMOVRRD.
6046 static SDValue PerformVMOVRRDCombine(SDNode *N,
6047                                      TargetLowering::DAGCombinerInfo &DCI) {
6048   // vmovrrd(vmovdrr x, y) -> x,y
6049   SDValue InDouble = N->getOperand(0);
6050   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
6051     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
6052
6053   // vmovrrd(load f64) -> (load i32), (load i32)
6054   SDNode *InNode = InDouble.getNode();
6055   if (ISD::isNormalLoad(InNode) && InNode->hasOneUse() &&
6056       InNode->getValueType(0) == MVT::f64 &&
6057       InNode->getOperand(1).getOpcode() == ISD::FrameIndex &&
6058       !cast<LoadSDNode>(InNode)->isVolatile()) {
6059     // TODO: Should this be done for non-FrameIndex operands?
6060     LoadSDNode *LD = cast<LoadSDNode>(InNode);
6061
6062     SelectionDAG &DAG = DCI.DAG;
6063     DebugLoc DL = LD->getDebugLoc();
6064     SDValue BasePtr = LD->getBasePtr();
6065     SDValue NewLD1 = DAG.getLoad(MVT::i32, DL, LD->getChain(), BasePtr,
6066                                  LD->getPointerInfo(), LD->isVolatile(),
6067                                  LD->isNonTemporal(), LD->getAlignment());
6068
6069     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i32, BasePtr,
6070                                     DAG.getConstant(4, MVT::i32));
6071     SDValue NewLD2 = DAG.getLoad(MVT::i32, DL, NewLD1.getValue(1), OffsetPtr,
6072                                  LD->getPointerInfo(), LD->isVolatile(),
6073                                  LD->isNonTemporal(),
6074                                  std::min(4U, LD->getAlignment() / 2));
6075
6076     DAG.ReplaceAllUsesOfValueWith(SDValue(LD, 1), NewLD2.getValue(1));
6077     SDValue Result = DCI.CombineTo(N, NewLD1, NewLD2);
6078     DCI.RemoveFromWorklist(LD);
6079     DAG.DeleteNode(LD);
6080     return Result;
6081   }
6082
6083   return SDValue();
6084 }
6085
6086 /// PerformVMOVDRRCombine - Target-specific dag combine xforms for
6087 /// ARMISD::VMOVDRR.  This is also used for BUILD_VECTORs with 2 operands.
6088 static SDValue PerformVMOVDRRCombine(SDNode *N, SelectionDAG &DAG) {
6089   // N=vmovrrd(X); vmovdrr(N:0, N:1) -> bit_convert(X)
6090   SDValue Op0 = N->getOperand(0);
6091   SDValue Op1 = N->getOperand(1);
6092   if (Op0.getOpcode() == ISD::BITCAST)
6093     Op0 = Op0.getOperand(0);
6094   if (Op1.getOpcode() == ISD::BITCAST)
6095     Op1 = Op1.getOperand(0);
6096   if (Op0.getOpcode() == ARMISD::VMOVRRD &&
6097       Op0.getNode() == Op1.getNode() &&
6098       Op0.getResNo() == 0 && Op1.getResNo() == 1)
6099     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
6100                        N->getValueType(0), Op0.getOperand(0));
6101   return SDValue();
6102 }
6103
6104 /// PerformSTORECombine - Target-specific dag combine xforms for
6105 /// ISD::STORE.
6106 static SDValue PerformSTORECombine(SDNode *N,
6107                                    TargetLowering::DAGCombinerInfo &DCI) {
6108   // Bitcast an i64 store extracted from a vector to f64.
6109   // Otherwise, the i64 value will be legalized to a pair of i32 values.
6110   StoreSDNode *St = cast<StoreSDNode>(N);
6111   SDValue StVal = St->getValue();
6112   if (!ISD::isNormalStore(St) || St->isVolatile())
6113     return SDValue();
6114
6115   if (StVal.getNode()->getOpcode() == ARMISD::VMOVDRR &&
6116       StVal.getNode()->hasOneUse() && !St->isVolatile()) {
6117     SelectionDAG  &DAG = DCI.DAG;
6118     DebugLoc DL = St->getDebugLoc();
6119     SDValue BasePtr = St->getBasePtr();
6120     SDValue NewST1 = DAG.getStore(St->getChain(), DL,
6121                                   StVal.getNode()->getOperand(0), BasePtr,
6122                                   St->getPointerInfo(), St->isVolatile(),
6123                                   St->isNonTemporal(), St->getAlignment());
6124
6125     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i32, BasePtr,
6126                                     DAG.getConstant(4, MVT::i32));
6127     return DAG.getStore(NewST1.getValue(0), DL, StVal.getNode()->getOperand(1),
6128                         OffsetPtr, St->getPointerInfo(), St->isVolatile(),
6129                         St->isNonTemporal(),
6130                         std::min(4U, St->getAlignment() / 2));
6131   }
6132
6133   if (StVal.getValueType() != MVT::i64 ||
6134       StVal.getNode()->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
6135     return SDValue();
6136
6137   SelectionDAG &DAG = DCI.DAG;
6138   DebugLoc dl = StVal.getDebugLoc();
6139   SDValue IntVec = StVal.getOperand(0);
6140   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
6141                                  IntVec.getValueType().getVectorNumElements());
6142   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, IntVec);
6143   SDValue ExtElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6144                                Vec, StVal.getOperand(1));
6145   dl = N->getDebugLoc();
6146   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ExtElt);
6147   // Make the DAGCombiner fold the bitcasts.
6148   DCI.AddToWorklist(Vec.getNode());
6149   DCI.AddToWorklist(ExtElt.getNode());
6150   DCI.AddToWorklist(V.getNode());
6151   return DAG.getStore(St->getChain(), dl, V, St->getBasePtr(),
6152                       St->getPointerInfo(), St->isVolatile(),
6153                       St->isNonTemporal(), St->getAlignment(),
6154                       St->getTBAAInfo());
6155 }
6156
6157 /// hasNormalLoadOperand - Check if any of the operands of a BUILD_VECTOR node
6158 /// are normal, non-volatile loads.  If so, it is profitable to bitcast an
6159 /// i64 vector to have f64 elements, since the value can then be loaded
6160 /// directly into a VFP register.
6161 static bool hasNormalLoadOperand(SDNode *N) {
6162   unsigned NumElts = N->getValueType(0).getVectorNumElements();
6163   for (unsigned i = 0; i < NumElts; ++i) {
6164     SDNode *Elt = N->getOperand(i).getNode();
6165     if (ISD::isNormalLoad(Elt) && !cast<LoadSDNode>(Elt)->isVolatile())
6166       return true;
6167   }
6168   return false;
6169 }
6170
6171 /// PerformBUILD_VECTORCombine - Target-specific dag combine xforms for
6172 /// ISD::BUILD_VECTOR.
6173 static SDValue PerformBUILD_VECTORCombine(SDNode *N,
6174                                           TargetLowering::DAGCombinerInfo &DCI){
6175   // build_vector(N=ARMISD::VMOVRRD(X), N:1) -> bit_convert(X):
6176   // VMOVRRD is introduced when legalizing i64 types.  It forces the i64 value
6177   // into a pair of GPRs, which is fine when the value is used as a scalar,
6178   // but if the i64 value is converted to a vector, we need to undo the VMOVRRD.
6179   SelectionDAG &DAG = DCI.DAG;
6180   if (N->getNumOperands() == 2) {
6181     SDValue RV = PerformVMOVDRRCombine(N, DAG);
6182     if (RV.getNode())
6183       return RV;
6184   }
6185
6186   // Load i64 elements as f64 values so that type legalization does not split
6187   // them up into i32 values.
6188   EVT VT = N->getValueType(0);
6189   if (VT.getVectorElementType() != MVT::i64 || !hasNormalLoadOperand(N))
6190     return SDValue();
6191   DebugLoc dl = N->getDebugLoc();
6192   SmallVector<SDValue, 8> Ops;
6193   unsigned NumElts = VT.getVectorNumElements();
6194   for (unsigned i = 0; i < NumElts; ++i) {
6195     SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(i));
6196     Ops.push_back(V);
6197     // Make the DAGCombiner fold the bitcast.
6198     DCI.AddToWorklist(V.getNode());
6199   }
6200   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, NumElts);
6201   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, FloatVT, Ops.data(), NumElts);
6202   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
6203 }
6204
6205 /// PerformInsertEltCombine - Target-specific dag combine xforms for
6206 /// ISD::INSERT_VECTOR_ELT.
6207 static SDValue PerformInsertEltCombine(SDNode *N,
6208                                        TargetLowering::DAGCombinerInfo &DCI) {
6209   // Bitcast an i64 load inserted into a vector to f64.
6210   // Otherwise, the i64 value will be legalized to a pair of i32 values.
6211   EVT VT = N->getValueType(0);
6212   SDNode *Elt = N->getOperand(1).getNode();
6213   if (VT.getVectorElementType() != MVT::i64 ||
6214       !ISD::isNormalLoad(Elt) || cast<LoadSDNode>(Elt)->isVolatile())
6215     return SDValue();
6216
6217   SelectionDAG &DAG = DCI.DAG;
6218   DebugLoc dl = N->getDebugLoc();
6219   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
6220                                  VT.getVectorNumElements());
6221   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, N->getOperand(0));
6222   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(1));
6223   // Make the DAGCombiner fold the bitcasts.
6224   DCI.AddToWorklist(Vec.getNode());
6225   DCI.AddToWorklist(V.getNode());
6226   SDValue InsElt = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, FloatVT,
6227                                Vec, V, N->getOperand(2));
6228   return DAG.getNode(ISD::BITCAST, dl, VT, InsElt);
6229 }
6230
6231 /// PerformVECTOR_SHUFFLECombine - Target-specific dag combine xforms for
6232 /// ISD::VECTOR_SHUFFLE.
6233 static SDValue PerformVECTOR_SHUFFLECombine(SDNode *N, SelectionDAG &DAG) {
6234   // The LLVM shufflevector instruction does not require the shuffle mask
6235   // length to match the operand vector length, but ISD::VECTOR_SHUFFLE does
6236   // have that requirement.  When translating to ISD::VECTOR_SHUFFLE, if the
6237   // operands do not match the mask length, they are extended by concatenating
6238   // them with undef vectors.  That is probably the right thing for other
6239   // targets, but for NEON it is better to concatenate two double-register
6240   // size vector operands into a single quad-register size vector.  Do that
6241   // transformation here:
6242   //   shuffle(concat(v1, undef), concat(v2, undef)) ->
6243   //   shuffle(concat(v1, v2), undef)
6244   SDValue Op0 = N->getOperand(0);
6245   SDValue Op1 = N->getOperand(1);
6246   if (Op0.getOpcode() != ISD::CONCAT_VECTORS ||
6247       Op1.getOpcode() != ISD::CONCAT_VECTORS ||
6248       Op0.getNumOperands() != 2 ||
6249       Op1.getNumOperands() != 2)
6250     return SDValue();
6251   SDValue Concat0Op1 = Op0.getOperand(1);
6252   SDValue Concat1Op1 = Op1.getOperand(1);
6253   if (Concat0Op1.getOpcode() != ISD::UNDEF ||
6254       Concat1Op1.getOpcode() != ISD::UNDEF)
6255     return SDValue();
6256   // Skip the transformation if any of the types are illegal.
6257   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6258   EVT VT = N->getValueType(0);
6259   if (!TLI.isTypeLegal(VT) ||
6260       !TLI.isTypeLegal(Concat0Op1.getValueType()) ||
6261       !TLI.isTypeLegal(Concat1Op1.getValueType()))
6262     return SDValue();
6263
6264   SDValue NewConcat = DAG.getNode(ISD::CONCAT_VECTORS, N->getDebugLoc(), VT,
6265                                   Op0.getOperand(0), Op1.getOperand(0));
6266   // Translate the shuffle mask.
6267   SmallVector<int, 16> NewMask;
6268   unsigned NumElts = VT.getVectorNumElements();
6269   unsigned HalfElts = NumElts/2;
6270   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
6271   for (unsigned n = 0; n < NumElts; ++n) {
6272     int MaskElt = SVN->getMaskElt(n);
6273     int NewElt = -1;
6274     if (MaskElt < (int)HalfElts)
6275       NewElt = MaskElt;
6276     else if (MaskElt >= (int)NumElts && MaskElt < (int)(NumElts + HalfElts))
6277       NewElt = HalfElts + MaskElt - NumElts;
6278     NewMask.push_back(NewElt);
6279   }
6280   return DAG.getVectorShuffle(VT, N->getDebugLoc(), NewConcat,
6281                               DAG.getUNDEF(VT), NewMask.data());
6282 }
6283
6284 /// CombineBaseUpdate - Target-specific DAG combine function for VLDDUP and
6285 /// NEON load/store intrinsics to merge base address updates.
6286 static SDValue CombineBaseUpdate(SDNode *N,
6287                                  TargetLowering::DAGCombinerInfo &DCI) {
6288   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
6289     return SDValue();
6290
6291   SelectionDAG &DAG = DCI.DAG;
6292   bool isIntrinsic = (N->getOpcode() == ISD::INTRINSIC_VOID ||
6293                       N->getOpcode() == ISD::INTRINSIC_W_CHAIN);
6294   unsigned AddrOpIdx = (isIntrinsic ? 2 : 1);
6295   SDValue Addr = N->getOperand(AddrOpIdx);
6296
6297   // Search for a use of the address operand that is an increment.
6298   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
6299          UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
6300     SDNode *User = *UI;
6301     if (User->getOpcode() != ISD::ADD ||
6302         UI.getUse().getResNo() != Addr.getResNo())
6303       continue;
6304
6305     // Check that the add is independent of the load/store.  Otherwise, folding
6306     // it would create a cycle.
6307     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
6308       continue;
6309
6310     // Find the new opcode for the updating load/store.
6311     bool isLoad = true;
6312     bool isLaneOp = false;
6313     unsigned NewOpc = 0;
6314     unsigned NumVecs = 0;
6315     if (isIntrinsic) {
6316       unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
6317       switch (IntNo) {
6318       default: assert(0 && "unexpected intrinsic for Neon base update");
6319       case Intrinsic::arm_neon_vld1:     NewOpc = ARMISD::VLD1_UPD;
6320         NumVecs = 1; break;
6321       case Intrinsic::arm_neon_vld2:     NewOpc = ARMISD::VLD2_UPD;
6322         NumVecs = 2; break;
6323       case Intrinsic::arm_neon_vld3:     NewOpc = ARMISD::VLD3_UPD;
6324         NumVecs = 3; break;
6325       case Intrinsic::arm_neon_vld4:     NewOpc = ARMISD::VLD4_UPD;
6326         NumVecs = 4; break;
6327       case Intrinsic::arm_neon_vld2lane: NewOpc = ARMISD::VLD2LN_UPD;
6328         NumVecs = 2; isLaneOp = true; break;
6329       case Intrinsic::arm_neon_vld3lane: NewOpc = ARMISD::VLD3LN_UPD;
6330         NumVecs = 3; isLaneOp = true; break;
6331       case Intrinsic::arm_neon_vld4lane: NewOpc = ARMISD::VLD4LN_UPD;
6332         NumVecs = 4; isLaneOp = true; break;
6333       case Intrinsic::arm_neon_vst1:     NewOpc = ARMISD::VST1_UPD;
6334         NumVecs = 1; isLoad = false; break;
6335       case Intrinsic::arm_neon_vst2:     NewOpc = ARMISD::VST2_UPD;
6336         NumVecs = 2; isLoad = false; break;
6337       case Intrinsic::arm_neon_vst3:     NewOpc = ARMISD::VST3_UPD;
6338         NumVecs = 3; isLoad = false; break;
6339       case Intrinsic::arm_neon_vst4:     NewOpc = ARMISD::VST4_UPD;
6340         NumVecs = 4; isLoad = false; break;
6341       case Intrinsic::arm_neon_vst2lane: NewOpc = ARMISD::VST2LN_UPD;
6342         NumVecs = 2; isLoad = false; isLaneOp = true; break;
6343       case Intrinsic::arm_neon_vst3lane: NewOpc = ARMISD::VST3LN_UPD;
6344         NumVecs = 3; isLoad = false; isLaneOp = true; break;
6345       case Intrinsic::arm_neon_vst4lane: NewOpc = ARMISD::VST4LN_UPD;
6346         NumVecs = 4; isLoad = false; isLaneOp = true; break;
6347       }
6348     } else {
6349       isLaneOp = true;
6350       switch (N->getOpcode()) {
6351       default: assert(0 && "unexpected opcode for Neon base update");
6352       case ARMISD::VLD2DUP: NewOpc = ARMISD::VLD2DUP_UPD; NumVecs = 2; break;
6353       case ARMISD::VLD3DUP: NewOpc = ARMISD::VLD3DUP_UPD; NumVecs = 3; break;
6354       case ARMISD::VLD4DUP: NewOpc = ARMISD::VLD4DUP_UPD; NumVecs = 4; break;
6355       }
6356     }
6357
6358     // Find the size of memory referenced by the load/store.
6359     EVT VecTy;
6360     if (isLoad)
6361       VecTy = N->getValueType(0);
6362     else
6363       VecTy = N->getOperand(AddrOpIdx+1).getValueType();
6364     unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
6365     if (isLaneOp)
6366       NumBytes /= VecTy.getVectorNumElements();
6367
6368     // If the increment is a constant, it must match the memory ref size.
6369     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
6370     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
6371       uint64_t IncVal = CInc->getZExtValue();
6372       if (IncVal != NumBytes)
6373         continue;
6374     } else if (NumBytes >= 3 * 16) {
6375       // VLD3/4 and VST3/4 for 128-bit vectors are implemented with two
6376       // separate instructions that make it harder to use a non-constant update.
6377       continue;
6378     }
6379
6380     // Create the new updating load/store node.
6381     EVT Tys[6];
6382     unsigned NumResultVecs = (isLoad ? NumVecs : 0);
6383     unsigned n;
6384     for (n = 0; n < NumResultVecs; ++n)
6385       Tys[n] = VecTy;
6386     Tys[n++] = MVT::i32;
6387     Tys[n] = MVT::Other;
6388     SDVTList SDTys = DAG.getVTList(Tys, NumResultVecs+2);
6389     SmallVector<SDValue, 8> Ops;
6390     Ops.push_back(N->getOperand(0)); // incoming chain
6391     Ops.push_back(N->getOperand(AddrOpIdx));
6392     Ops.push_back(Inc);
6393     for (unsigned i = AddrOpIdx + 1; i < N->getNumOperands(); ++i) {
6394       Ops.push_back(N->getOperand(i));
6395     }
6396     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
6397     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, N->getDebugLoc(), SDTys,
6398                                            Ops.data(), Ops.size(),
6399                                            MemInt->getMemoryVT(),
6400                                            MemInt->getMemOperand());
6401
6402     // Update the uses.
6403     std::vector<SDValue> NewResults;
6404     for (unsigned i = 0; i < NumResultVecs; ++i) {
6405       NewResults.push_back(SDValue(UpdN.getNode(), i));
6406     }
6407     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs+1)); // chain
6408     DCI.CombineTo(N, NewResults);
6409     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
6410
6411     break;
6412   }
6413   return SDValue();
6414 }
6415
6416 /// CombineVLDDUP - For a VDUPLANE node N, check if its source operand is a
6417 /// vldN-lane (N > 1) intrinsic, and if all the other uses of that intrinsic
6418 /// are also VDUPLANEs.  If so, combine them to a vldN-dup operation and
6419 /// return true.
6420 static bool CombineVLDDUP(SDNode *N, TargetLowering::DAGCombinerInfo &DCI) {
6421   SelectionDAG &DAG = DCI.DAG;
6422   EVT VT = N->getValueType(0);
6423   // vldN-dup instructions only support 64-bit vectors for N > 1.
6424   if (!VT.is64BitVector())
6425     return false;
6426
6427   // Check if the VDUPLANE operand is a vldN-dup intrinsic.
6428   SDNode *VLD = N->getOperand(0).getNode();
6429   if (VLD->getOpcode() != ISD::INTRINSIC_W_CHAIN)
6430     return false;
6431   unsigned NumVecs = 0;
6432   unsigned NewOpc = 0;
6433   unsigned IntNo = cast<ConstantSDNode>(VLD->getOperand(1))->getZExtValue();
6434   if (IntNo == Intrinsic::arm_neon_vld2lane) {
6435     NumVecs = 2;
6436     NewOpc = ARMISD::VLD2DUP;
6437   } else if (IntNo == Intrinsic::arm_neon_vld3lane) {
6438     NumVecs = 3;
6439     NewOpc = ARMISD::VLD3DUP;
6440   } else if (IntNo == Intrinsic::arm_neon_vld4lane) {
6441     NumVecs = 4;
6442     NewOpc = ARMISD::VLD4DUP;
6443   } else {
6444     return false;
6445   }
6446
6447   // First check that all the vldN-lane uses are VDUPLANEs and that the lane
6448   // numbers match the load.
6449   unsigned VLDLaneNo =
6450     cast<ConstantSDNode>(VLD->getOperand(NumVecs+3))->getZExtValue();
6451   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
6452        UI != UE; ++UI) {
6453     // Ignore uses of the chain result.
6454     if (UI.getUse().getResNo() == NumVecs)
6455       continue;
6456     SDNode *User = *UI;
6457     if (User->getOpcode() != ARMISD::VDUPLANE ||
6458         VLDLaneNo != cast<ConstantSDNode>(User->getOperand(1))->getZExtValue())
6459       return false;
6460   }
6461
6462   // Create the vldN-dup node.
6463   EVT Tys[5];
6464   unsigned n;
6465   for (n = 0; n < NumVecs; ++n)
6466     Tys[n] = VT;
6467   Tys[n] = MVT::Other;
6468   SDVTList SDTys = DAG.getVTList(Tys, NumVecs+1);
6469   SDValue Ops[] = { VLD->getOperand(0), VLD->getOperand(2) };
6470   MemIntrinsicSDNode *VLDMemInt = cast<MemIntrinsicSDNode>(VLD);
6471   SDValue VLDDup = DAG.getMemIntrinsicNode(NewOpc, VLD->getDebugLoc(), SDTys,
6472                                            Ops, 2, VLDMemInt->getMemoryVT(),
6473                                            VLDMemInt->getMemOperand());
6474
6475   // Update the uses.
6476   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
6477        UI != UE; ++UI) {
6478     unsigned ResNo = UI.getUse().getResNo();
6479     // Ignore uses of the chain result.
6480     if (ResNo == NumVecs)
6481       continue;
6482     SDNode *User = *UI;
6483     DCI.CombineTo(User, SDValue(VLDDup.getNode(), ResNo));
6484   }
6485
6486   // Now the vldN-lane intrinsic is dead except for its chain result.
6487   // Update uses of the chain.
6488   std::vector<SDValue> VLDDupResults;
6489   for (unsigned n = 0; n < NumVecs; ++n)
6490     VLDDupResults.push_back(SDValue(VLDDup.getNode(), n));
6491   VLDDupResults.push_back(SDValue(VLDDup.getNode(), NumVecs));
6492   DCI.CombineTo(VLD, VLDDupResults);
6493
6494   return true;
6495 }
6496
6497 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
6498 /// ARMISD::VDUPLANE.
6499 static SDValue PerformVDUPLANECombine(SDNode *N,
6500                                       TargetLowering::DAGCombinerInfo &DCI) {
6501   SDValue Op = N->getOperand(0);
6502
6503   // If the source is a vldN-lane (N > 1) intrinsic, and all the other uses
6504   // of that intrinsic are also VDUPLANEs, combine them to a vldN-dup operation.
6505   if (CombineVLDDUP(N, DCI))
6506     return SDValue(N, 0);
6507
6508   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
6509   // redundant.  Ignore bit_converts for now; element sizes are checked below.
6510   while (Op.getOpcode() == ISD::BITCAST)
6511     Op = Op.getOperand(0);
6512   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
6513     return SDValue();
6514
6515   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
6516   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
6517   // The canonical VMOV for a zero vector uses a 32-bit element size.
6518   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6519   unsigned EltBits;
6520   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
6521     EltSize = 8;
6522   EVT VT = N->getValueType(0);
6523   if (EltSize > VT.getVectorElementType().getSizeInBits())
6524     return SDValue();
6525
6526   return DCI.DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, Op);
6527 }
6528
6529 // isConstVecPow2 - Return true if each vector element is a power of 2, all
6530 // elements are the same constant, C, and Log2(C) ranges from 1 to 32.
6531 static bool isConstVecPow2(SDValue ConstVec, bool isSigned, uint64_t &C)
6532 {
6533   integerPart cN;
6534   integerPart c0 = 0;
6535   for (unsigned I = 0, E = ConstVec.getValueType().getVectorNumElements();
6536        I != E; I++) {
6537     ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(ConstVec.getOperand(I));
6538     if (!C)
6539       return false;
6540
6541     bool isExact;
6542     APFloat APF = C->getValueAPF();
6543     if (APF.convertToInteger(&cN, 64, isSigned, APFloat::rmTowardZero, &isExact)
6544         != APFloat::opOK || !isExact)
6545       return false;
6546
6547     c0 = (I == 0) ? cN : c0;
6548     if (!isPowerOf2_64(cN) || c0 != cN || Log2_64(c0) < 1 || Log2_64(c0) > 32)
6549       return false;
6550   }
6551   C = c0;
6552   return true;
6553 }
6554
6555 /// PerformVCVTCombine - VCVT (floating-point to fixed-point, Advanced SIMD)
6556 /// can replace combinations of VMUL and VCVT (floating-point to integer)
6557 /// when the VMUL has a constant operand that is a power of 2.
6558 ///
6559 /// Example (assume d17 = <float 8.000000e+00, float 8.000000e+00>):
6560 ///  vmul.f32        d16, d17, d16
6561 ///  vcvt.s32.f32    d16, d16
6562 /// becomes:
6563 ///  vcvt.s32.f32    d16, d16, #3
6564 static SDValue PerformVCVTCombine(SDNode *N,
6565                                   TargetLowering::DAGCombinerInfo &DCI,
6566                                   const ARMSubtarget *Subtarget) {
6567   SelectionDAG &DAG = DCI.DAG;
6568   SDValue Op = N->getOperand(0);
6569
6570   if (!Subtarget->hasNEON() || !Op.getValueType().isVector() ||
6571       Op.getOpcode() != ISD::FMUL)
6572     return SDValue();
6573
6574   uint64_t C;
6575   SDValue N0 = Op->getOperand(0);
6576   SDValue ConstVec = Op->getOperand(1);
6577   bool isSigned = N->getOpcode() == ISD::FP_TO_SINT;
6578
6579   if (ConstVec.getOpcode() != ISD::BUILD_VECTOR ||
6580       !isConstVecPow2(ConstVec, isSigned, C))
6581     return SDValue();
6582
6583   unsigned IntrinsicOpcode = isSigned ? Intrinsic::arm_neon_vcvtfp2fxs :
6584     Intrinsic::arm_neon_vcvtfp2fxu;
6585   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, N->getDebugLoc(),
6586                      N->getValueType(0),
6587                      DAG.getConstant(IntrinsicOpcode, MVT::i32), N0,
6588                      DAG.getConstant(Log2_64(C), MVT::i32));
6589 }
6590
6591 /// PerformVDIVCombine - VCVT (fixed-point to floating-point, Advanced SIMD)
6592 /// can replace combinations of VCVT (integer to floating-point) and VDIV
6593 /// when the VDIV has a constant operand that is a power of 2.
6594 ///
6595 /// Example (assume d17 = <float 8.000000e+00, float 8.000000e+00>):
6596 ///  vcvt.f32.s32    d16, d16
6597 ///  vdiv.f32        d16, d17, d16
6598 /// becomes:
6599 ///  vcvt.f32.s32    d16, d16, #3
6600 static SDValue PerformVDIVCombine(SDNode *N,
6601                                   TargetLowering::DAGCombinerInfo &DCI,
6602                                   const ARMSubtarget *Subtarget) {
6603   SelectionDAG &DAG = DCI.DAG;
6604   SDValue Op = N->getOperand(0);
6605   unsigned OpOpcode = Op.getNode()->getOpcode();
6606
6607   if (!Subtarget->hasNEON() || !N->getValueType(0).isVector() ||
6608       (OpOpcode != ISD::SINT_TO_FP && OpOpcode != ISD::UINT_TO_FP))
6609     return SDValue();
6610
6611   uint64_t C;
6612   SDValue ConstVec = N->getOperand(1);
6613   bool isSigned = OpOpcode == ISD::SINT_TO_FP;
6614
6615   if (ConstVec.getOpcode() != ISD::BUILD_VECTOR ||
6616       !isConstVecPow2(ConstVec, isSigned, C))
6617     return SDValue();
6618
6619   unsigned IntrinsicOpcode = isSigned ? Intrinsic::arm_neon_vcvtfxs2fp :
6620     Intrinsic::arm_neon_vcvtfxu2fp;
6621   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, N->getDebugLoc(),
6622                      Op.getValueType(),
6623                      DAG.getConstant(IntrinsicOpcode, MVT::i32),
6624                      Op.getOperand(0), DAG.getConstant(Log2_64(C), MVT::i32));
6625 }
6626
6627 /// Getvshiftimm - Check if this is a valid build_vector for the immediate
6628 /// operand of a vector shift operation, where all the elements of the
6629 /// build_vector must have the same constant integer value.
6630 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
6631   // Ignore bit_converts.
6632   while (Op.getOpcode() == ISD::BITCAST)
6633     Op = Op.getOperand(0);
6634   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
6635   APInt SplatBits, SplatUndef;
6636   unsigned SplatBitSize;
6637   bool HasAnyUndefs;
6638   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
6639                                       HasAnyUndefs, ElementBits) ||
6640       SplatBitSize > ElementBits)
6641     return false;
6642   Cnt = SplatBits.getSExtValue();
6643   return true;
6644 }
6645
6646 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
6647 /// operand of a vector shift left operation.  That value must be in the range:
6648 ///   0 <= Value < ElementBits for a left shift; or
6649 ///   0 <= Value <= ElementBits for a long left shift.
6650 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6651   assert(VT.isVector() && "vector shift count is not a vector type");
6652   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6653   if (! getVShiftImm(Op, ElementBits, Cnt))
6654     return false;
6655   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
6656 }
6657
6658 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6659 /// operand of a vector shift right operation.  For a shift opcode, the value
6660 /// is positive, but for an intrinsic the value count must be negative. The
6661 /// absolute value must be in the range:
6662 ///   1 <= |Value| <= ElementBits for a right shift; or
6663 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
6664 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
6665                          int64_t &Cnt) {
6666   assert(VT.isVector() && "vector shift count is not a vector type");
6667   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6668   if (! getVShiftImm(Op, ElementBits, Cnt))
6669     return false;
6670   if (isIntrinsic)
6671     Cnt = -Cnt;
6672   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
6673 }
6674
6675 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
6676 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
6677   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
6678   switch (IntNo) {
6679   default:
6680     // Don't do anything for most intrinsics.
6681     break;
6682
6683   // Vector shifts: check for immediate versions and lower them.
6684   // Note: This is done during DAG combining instead of DAG legalizing because
6685   // the build_vectors for 64-bit vector element shift counts are generally
6686   // not legal, and it is hard to see their values after they get legalized to
6687   // loads from a constant pool.
6688   case Intrinsic::arm_neon_vshifts:
6689   case Intrinsic::arm_neon_vshiftu:
6690   case Intrinsic::arm_neon_vshiftls:
6691   case Intrinsic::arm_neon_vshiftlu:
6692   case Intrinsic::arm_neon_vshiftn:
6693   case Intrinsic::arm_neon_vrshifts:
6694   case Intrinsic::arm_neon_vrshiftu:
6695   case Intrinsic::arm_neon_vrshiftn:
6696   case Intrinsic::arm_neon_vqshifts:
6697   case Intrinsic::arm_neon_vqshiftu:
6698   case Intrinsic::arm_neon_vqshiftsu:
6699   case Intrinsic::arm_neon_vqshiftns:
6700   case Intrinsic::arm_neon_vqshiftnu:
6701   case Intrinsic::arm_neon_vqshiftnsu:
6702   case Intrinsic::arm_neon_vqrshiftns:
6703   case Intrinsic::arm_neon_vqrshiftnu:
6704   case Intrinsic::arm_neon_vqrshiftnsu: {
6705     EVT VT = N->getOperand(1).getValueType();
6706     int64_t Cnt;
6707     unsigned VShiftOpc = 0;
6708
6709     switch (IntNo) {
6710     case Intrinsic::arm_neon_vshifts:
6711     case Intrinsic::arm_neon_vshiftu:
6712       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
6713         VShiftOpc = ARMISD::VSHL;
6714         break;
6715       }
6716       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
6717         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
6718                      ARMISD::VSHRs : ARMISD::VSHRu);
6719         break;
6720       }
6721       return SDValue();
6722
6723     case Intrinsic::arm_neon_vshiftls:
6724     case Intrinsic::arm_neon_vshiftlu:
6725       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
6726         break;
6727       llvm_unreachable("invalid shift count for vshll intrinsic");
6728
6729     case Intrinsic::arm_neon_vrshifts:
6730     case Intrinsic::arm_neon_vrshiftu:
6731       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
6732         break;
6733       return SDValue();
6734
6735     case Intrinsic::arm_neon_vqshifts:
6736     case Intrinsic::arm_neon_vqshiftu:
6737       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
6738         break;
6739       return SDValue();
6740
6741     case Intrinsic::arm_neon_vqshiftsu:
6742       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
6743         break;
6744       llvm_unreachable("invalid shift count for vqshlu intrinsic");
6745
6746     case Intrinsic::arm_neon_vshiftn:
6747     case Intrinsic::arm_neon_vrshiftn:
6748     case Intrinsic::arm_neon_vqshiftns:
6749     case Intrinsic::arm_neon_vqshiftnu:
6750     case Intrinsic::arm_neon_vqshiftnsu:
6751     case Intrinsic::arm_neon_vqrshiftns:
6752     case Intrinsic::arm_neon_vqrshiftnu:
6753     case Intrinsic::arm_neon_vqrshiftnsu:
6754       // Narrowing shifts require an immediate right shift.
6755       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
6756         break;
6757       llvm_unreachable("invalid shift count for narrowing vector shift "
6758                        "intrinsic");
6759
6760     default:
6761       llvm_unreachable("unhandled vector shift");
6762     }
6763
6764     switch (IntNo) {
6765     case Intrinsic::arm_neon_vshifts:
6766     case Intrinsic::arm_neon_vshiftu:
6767       // Opcode already set above.
6768       break;
6769     case Intrinsic::arm_neon_vshiftls:
6770     case Intrinsic::arm_neon_vshiftlu:
6771       if (Cnt == VT.getVectorElementType().getSizeInBits())
6772         VShiftOpc = ARMISD::VSHLLi;
6773       else
6774         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
6775                      ARMISD::VSHLLs : ARMISD::VSHLLu);
6776       break;
6777     case Intrinsic::arm_neon_vshiftn:
6778       VShiftOpc = ARMISD::VSHRN; break;
6779     case Intrinsic::arm_neon_vrshifts:
6780       VShiftOpc = ARMISD::VRSHRs; break;
6781     case Intrinsic::arm_neon_vrshiftu:
6782       VShiftOpc = ARMISD::VRSHRu; break;
6783     case Intrinsic::arm_neon_vrshiftn:
6784       VShiftOpc = ARMISD::VRSHRN; break;
6785     case Intrinsic::arm_neon_vqshifts:
6786       VShiftOpc = ARMISD::VQSHLs; break;
6787     case Intrinsic::arm_neon_vqshiftu:
6788       VShiftOpc = ARMISD::VQSHLu; break;
6789     case Intrinsic::arm_neon_vqshiftsu:
6790       VShiftOpc = ARMISD::VQSHLsu; break;
6791     case Intrinsic::arm_neon_vqshiftns:
6792       VShiftOpc = ARMISD::VQSHRNs; break;
6793     case Intrinsic::arm_neon_vqshiftnu:
6794       VShiftOpc = ARMISD::VQSHRNu; break;
6795     case Intrinsic::arm_neon_vqshiftnsu:
6796       VShiftOpc = ARMISD::VQSHRNsu; break;
6797     case Intrinsic::arm_neon_vqrshiftns:
6798       VShiftOpc = ARMISD::VQRSHRNs; break;
6799     case Intrinsic::arm_neon_vqrshiftnu:
6800       VShiftOpc = ARMISD::VQRSHRNu; break;
6801     case Intrinsic::arm_neon_vqrshiftnsu:
6802       VShiftOpc = ARMISD::VQRSHRNsu; break;
6803     }
6804
6805     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
6806                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
6807   }
6808
6809   case Intrinsic::arm_neon_vshiftins: {
6810     EVT VT = N->getOperand(1).getValueType();
6811     int64_t Cnt;
6812     unsigned VShiftOpc = 0;
6813
6814     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
6815       VShiftOpc = ARMISD::VSLI;
6816     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
6817       VShiftOpc = ARMISD::VSRI;
6818     else {
6819       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
6820     }
6821
6822     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
6823                        N->getOperand(1), N->getOperand(2),
6824                        DAG.getConstant(Cnt, MVT::i32));
6825   }
6826
6827   case Intrinsic::arm_neon_vqrshifts:
6828   case Intrinsic::arm_neon_vqrshiftu:
6829     // No immediate versions of these to check for.
6830     break;
6831   }
6832
6833   return SDValue();
6834 }
6835
6836 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
6837 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
6838 /// combining instead of DAG legalizing because the build_vectors for 64-bit
6839 /// vector element shift counts are generally not legal, and it is hard to see
6840 /// their values after they get legalized to loads from a constant pool.
6841 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
6842                                    const ARMSubtarget *ST) {
6843   EVT VT = N->getValueType(0);
6844
6845   // Nothing to be done for scalar shifts.
6846   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6847   if (!VT.isVector() || !TLI.isTypeLegal(VT))
6848     return SDValue();
6849
6850   assert(ST->hasNEON() && "unexpected vector shift");
6851   int64_t Cnt;
6852
6853   switch (N->getOpcode()) {
6854   default: llvm_unreachable("unexpected shift opcode");
6855
6856   case ISD::SHL:
6857     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
6858       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
6859                          DAG.getConstant(Cnt, MVT::i32));
6860     break;
6861
6862   case ISD::SRA:
6863   case ISD::SRL:
6864     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
6865       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
6866                             ARMISD::VSHRs : ARMISD::VSHRu);
6867       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
6868                          DAG.getConstant(Cnt, MVT::i32));
6869     }
6870   }
6871   return SDValue();
6872 }
6873
6874 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
6875 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
6876 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
6877                                     const ARMSubtarget *ST) {
6878   SDValue N0 = N->getOperand(0);
6879
6880   // Check for sign- and zero-extensions of vector extract operations of 8-
6881   // and 16-bit vector elements.  NEON supports these directly.  They are
6882   // handled during DAG combining because type legalization will promote them
6883   // to 32-bit types and it is messy to recognize the operations after that.
6884   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
6885     SDValue Vec = N0.getOperand(0);
6886     SDValue Lane = N0.getOperand(1);
6887     EVT VT = N->getValueType(0);
6888     EVT EltVT = N0.getValueType();
6889     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6890
6891     if (VT == MVT::i32 &&
6892         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
6893         TLI.isTypeLegal(Vec.getValueType()) &&
6894         isa<ConstantSDNode>(Lane)) {
6895
6896       unsigned Opc = 0;
6897       switch (N->getOpcode()) {
6898       default: llvm_unreachable("unexpected opcode");
6899       case ISD::SIGN_EXTEND:
6900         Opc = ARMISD::VGETLANEs;
6901         break;
6902       case ISD::ZERO_EXTEND:
6903       case ISD::ANY_EXTEND:
6904         Opc = ARMISD::VGETLANEu;
6905         break;
6906       }
6907       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
6908     }
6909   }
6910
6911   return SDValue();
6912 }
6913
6914 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
6915 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
6916 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
6917                                        const ARMSubtarget *ST) {
6918   // If the target supports NEON, try to use vmax/vmin instructions for f32
6919   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
6920   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
6921   // a NaN; only do the transformation when it matches that behavior.
6922
6923   // For now only do this when using NEON for FP operations; if using VFP, it
6924   // is not obvious that the benefit outweighs the cost of switching to the
6925   // NEON pipeline.
6926   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
6927       N->getValueType(0) != MVT::f32)
6928     return SDValue();
6929
6930   SDValue CondLHS = N->getOperand(0);
6931   SDValue CondRHS = N->getOperand(1);
6932   SDValue LHS = N->getOperand(2);
6933   SDValue RHS = N->getOperand(3);
6934   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
6935
6936   unsigned Opcode = 0;
6937   bool IsReversed;
6938   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
6939     IsReversed = false; // x CC y ? x : y
6940   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
6941     IsReversed = true ; // x CC y ? y : x
6942   } else {
6943     return SDValue();
6944   }
6945
6946   bool IsUnordered;
6947   switch (CC) {
6948   default: break;
6949   case ISD::SETOLT:
6950   case ISD::SETOLE:
6951   case ISD::SETLT:
6952   case ISD::SETLE:
6953   case ISD::SETULT:
6954   case ISD::SETULE:
6955     // If LHS is NaN, an ordered comparison will be false and the result will
6956     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
6957     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
6958     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
6959     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
6960       break;
6961     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
6962     // will return -0, so vmin can only be used for unsafe math or if one of
6963     // the operands is known to be nonzero.
6964     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
6965         !UnsafeFPMath &&
6966         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
6967       break;
6968     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
6969     break;
6970
6971   case ISD::SETOGT:
6972   case ISD::SETOGE:
6973   case ISD::SETGT:
6974   case ISD::SETGE:
6975   case ISD::SETUGT:
6976   case ISD::SETUGE:
6977     // If LHS is NaN, an ordered comparison will be false and the result will
6978     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
6979     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
6980     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
6981     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
6982       break;
6983     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
6984     // will return +0, so vmax can only be used for unsafe math or if one of
6985     // the operands is known to be nonzero.
6986     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
6987         !UnsafeFPMath &&
6988         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
6989       break;
6990     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
6991     break;
6992   }
6993
6994   if (!Opcode)
6995     return SDValue();
6996   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
6997 }
6998
6999 /// PerformCMOVCombine - Target-specific DAG combining for ARMISD::CMOV.
7000 SDValue
7001 ARMTargetLowering::PerformCMOVCombine(SDNode *N, SelectionDAG &DAG) const {
7002   SDValue Cmp = N->getOperand(4);
7003   if (Cmp.getOpcode() != ARMISD::CMPZ)
7004     // Only looking at EQ and NE cases.
7005     return SDValue();
7006
7007   EVT VT = N->getValueType(0);
7008   DebugLoc dl = N->getDebugLoc();
7009   SDValue LHS = Cmp.getOperand(0);
7010   SDValue RHS = Cmp.getOperand(1);
7011   SDValue FalseVal = N->getOperand(0);
7012   SDValue TrueVal = N->getOperand(1);
7013   SDValue ARMcc = N->getOperand(2);
7014   ARMCC::CondCodes CC = (ARMCC::CondCodes)cast<ConstantSDNode>(ARMcc)->getZExtValue();
7015
7016   // Simplify
7017   //   mov     r1, r0
7018   //   cmp     r1, x
7019   //   mov     r0, y
7020   //   moveq   r0, x
7021   // to
7022   //   cmp     r0, x
7023   //   movne   r0, y
7024   //
7025   //   mov     r1, r0
7026   //   cmp     r1, x
7027   //   mov     r0, x
7028   //   movne   r0, y
7029   // to
7030   //   cmp     r0, x
7031   //   movne   r0, y
7032   /// FIXME: Turn this into a target neutral optimization?
7033   SDValue Res;
7034   if (CC == ARMCC::NE && FalseVal == RHS) {
7035     Res = DAG.getNode(ARMISD::CMOV, dl, VT, LHS, TrueVal, ARMcc,
7036                       N->getOperand(3), Cmp);
7037   } else if (CC == ARMCC::EQ && TrueVal == RHS) {
7038     SDValue ARMcc;
7039     SDValue NewCmp = getARMCmp(LHS, RHS, ISD::SETNE, ARMcc, DAG, dl);
7040     Res = DAG.getNode(ARMISD::CMOV, dl, VT, LHS, FalseVal, ARMcc,
7041                       N->getOperand(3), NewCmp);
7042   }
7043
7044   if (Res.getNode()) {
7045     APInt KnownZero, KnownOne;
7046     APInt Mask = APInt::getAllOnesValue(VT.getScalarType().getSizeInBits());
7047     DAG.ComputeMaskedBits(SDValue(N,0), Mask, KnownZero, KnownOne);
7048     // Capture demanded bits information that would be otherwise lost.
7049     if (KnownZero == 0xfffffffe)
7050       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
7051                         DAG.getValueType(MVT::i1));
7052     else if (KnownZero == 0xffffff00)
7053       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
7054                         DAG.getValueType(MVT::i8));
7055     else if (KnownZero == 0xffff0000)
7056       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
7057                         DAG.getValueType(MVT::i16));
7058   }
7059
7060   return Res;
7061 }
7062
7063 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
7064                                              DAGCombinerInfo &DCI) const {
7065   switch (N->getOpcode()) {
7066   default: break;
7067   case ISD::ADD:        return PerformADDCombine(N, DCI, Subtarget);
7068   case ISD::SUB:        return PerformSUBCombine(N, DCI);
7069   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
7070   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
7071   case ISD::AND:        return PerformANDCombine(N, DCI);
7072   case ARMISD::BFI:     return PerformBFICombine(N, DCI);
7073   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
7074   case ARMISD::VMOVDRR: return PerformVMOVDRRCombine(N, DCI.DAG);
7075   case ISD::STORE:      return PerformSTORECombine(N, DCI);
7076   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DCI);
7077   case ISD::INSERT_VECTOR_ELT: return PerformInsertEltCombine(N, DCI);
7078   case ISD::VECTOR_SHUFFLE: return PerformVECTOR_SHUFFLECombine(N, DCI.DAG);
7079   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
7080   case ISD::FP_TO_SINT:
7081   case ISD::FP_TO_UINT: return PerformVCVTCombine(N, DCI, Subtarget);
7082   case ISD::FDIV:       return PerformVDIVCombine(N, DCI, Subtarget);
7083   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
7084   case ISD::SHL:
7085   case ISD::SRA:
7086   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
7087   case ISD::SIGN_EXTEND:
7088   case ISD::ZERO_EXTEND:
7089   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
7090   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
7091   case ARMISD::CMOV: return PerformCMOVCombine(N, DCI.DAG);
7092   case ARMISD::VLD2DUP:
7093   case ARMISD::VLD3DUP:
7094   case ARMISD::VLD4DUP:
7095     return CombineBaseUpdate(N, DCI);
7096   case ISD::INTRINSIC_VOID:
7097   case ISD::INTRINSIC_W_CHAIN:
7098     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
7099     case Intrinsic::arm_neon_vld1:
7100     case Intrinsic::arm_neon_vld2:
7101     case Intrinsic::arm_neon_vld3:
7102     case Intrinsic::arm_neon_vld4:
7103     case Intrinsic::arm_neon_vld2lane:
7104     case Intrinsic::arm_neon_vld3lane:
7105     case Intrinsic::arm_neon_vld4lane:
7106     case Intrinsic::arm_neon_vst1:
7107     case Intrinsic::arm_neon_vst2:
7108     case Intrinsic::arm_neon_vst3:
7109     case Intrinsic::arm_neon_vst4:
7110     case Intrinsic::arm_neon_vst2lane:
7111     case Intrinsic::arm_neon_vst3lane:
7112     case Intrinsic::arm_neon_vst4lane:
7113       return CombineBaseUpdate(N, DCI);
7114     default: break;
7115     }
7116     break;
7117   }
7118   return SDValue();
7119 }
7120
7121 bool ARMTargetLowering::isDesirableToTransformToIntegerOp(unsigned Opc,
7122                                                           EVT VT) const {
7123   return (VT == MVT::f32) && (Opc == ISD::LOAD || Opc == ISD::STORE);
7124 }
7125
7126 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
7127   if (!Subtarget->allowsUnalignedMem())
7128     return false;
7129
7130   switch (VT.getSimpleVT().SimpleTy) {
7131   default:
7132     return false;
7133   case MVT::i8:
7134   case MVT::i16:
7135   case MVT::i32:
7136     return true;
7137   // FIXME: VLD1 etc with standard alignment is legal.
7138   }
7139 }
7140
7141 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
7142   if (V < 0)
7143     return false;
7144
7145   unsigned Scale = 1;
7146   switch (VT.getSimpleVT().SimpleTy) {
7147   default: return false;
7148   case MVT::i1:
7149   case MVT::i8:
7150     // Scale == 1;
7151     break;
7152   case MVT::i16:
7153     // Scale == 2;
7154     Scale = 2;
7155     break;
7156   case MVT::i32:
7157     // Scale == 4;
7158     Scale = 4;
7159     break;
7160   }
7161
7162   if ((V & (Scale - 1)) != 0)
7163     return false;
7164   V /= Scale;
7165   return V == (V & ((1LL << 5) - 1));
7166 }
7167
7168 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
7169                                       const ARMSubtarget *Subtarget) {
7170   bool isNeg = false;
7171   if (V < 0) {
7172     isNeg = true;
7173     V = - V;
7174   }
7175
7176   switch (VT.getSimpleVT().SimpleTy) {
7177   default: return false;
7178   case MVT::i1:
7179   case MVT::i8:
7180   case MVT::i16:
7181   case MVT::i32:
7182     // + imm12 or - imm8
7183     if (isNeg)
7184       return V == (V & ((1LL << 8) - 1));
7185     return V == (V & ((1LL << 12) - 1));
7186   case MVT::f32:
7187   case MVT::f64:
7188     // Same as ARM mode. FIXME: NEON?
7189     if (!Subtarget->hasVFP2())
7190       return false;
7191     if ((V & 3) != 0)
7192       return false;
7193     V >>= 2;
7194     return V == (V & ((1LL << 8) - 1));
7195   }
7196 }
7197
7198 /// isLegalAddressImmediate - Return true if the integer value can be used
7199 /// as the offset of the target addressing mode for load / store of the
7200 /// given type.
7201 static bool isLegalAddressImmediate(int64_t V, EVT VT,
7202                                     const ARMSubtarget *Subtarget) {
7203   if (V == 0)
7204     return true;
7205
7206   if (!VT.isSimple())
7207     return false;
7208
7209   if (Subtarget->isThumb1Only())
7210     return isLegalT1AddressImmediate(V, VT);
7211   else if (Subtarget->isThumb2())
7212     return isLegalT2AddressImmediate(V, VT, Subtarget);
7213
7214   // ARM mode.
7215   if (V < 0)
7216     V = - V;
7217   switch (VT.getSimpleVT().SimpleTy) {
7218   default: return false;
7219   case MVT::i1:
7220   case MVT::i8:
7221   case MVT::i32:
7222     // +- imm12
7223     return V == (V & ((1LL << 12) - 1));
7224   case MVT::i16:
7225     // +- imm8
7226     return V == (V & ((1LL << 8) - 1));
7227   case MVT::f32:
7228   case MVT::f64:
7229     if (!Subtarget->hasVFP2()) // FIXME: NEON?
7230       return false;
7231     if ((V & 3) != 0)
7232       return false;
7233     V >>= 2;
7234     return V == (V & ((1LL << 8) - 1));
7235   }
7236 }
7237
7238 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
7239                                                       EVT VT) const {
7240   int Scale = AM.Scale;
7241   if (Scale < 0)
7242     return false;
7243
7244   switch (VT.getSimpleVT().SimpleTy) {
7245   default: return false;
7246   case MVT::i1:
7247   case MVT::i8:
7248   case MVT::i16:
7249   case MVT::i32:
7250     if (Scale == 1)
7251       return true;
7252     // r + r << imm
7253     Scale = Scale & ~1;
7254     return Scale == 2 || Scale == 4 || Scale == 8;
7255   case MVT::i64:
7256     // r + r
7257     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
7258       return true;
7259     return false;
7260   case MVT::isVoid:
7261     // Note, we allow "void" uses (basically, uses that aren't loads or
7262     // stores), because arm allows folding a scale into many arithmetic
7263     // operations.  This should be made more precise and revisited later.
7264
7265     // Allow r << imm, but the imm has to be a multiple of two.
7266     if (Scale & 1) return false;
7267     return isPowerOf2_32(Scale);
7268   }
7269 }
7270
7271 /// isLegalAddressingMode - Return true if the addressing mode represented
7272 /// by AM is legal for this target, for a load/store of the specified type.
7273 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
7274                                               Type *Ty) const {
7275   EVT VT = getValueType(Ty, true);
7276   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
7277     return false;
7278
7279   // Can never fold addr of global into load/store.
7280   if (AM.BaseGV)
7281     return false;
7282
7283   switch (AM.Scale) {
7284   case 0:  // no scale reg, must be "r+i" or "r", or "i".
7285     break;
7286   case 1:
7287     if (Subtarget->isThumb1Only())
7288       return false;
7289     // FALL THROUGH.
7290   default:
7291     // ARM doesn't support any R+R*scale+imm addr modes.
7292     if (AM.BaseOffs)
7293       return false;
7294
7295     if (!VT.isSimple())
7296       return false;
7297
7298     if (Subtarget->isThumb2())
7299       return isLegalT2ScaledAddressingMode(AM, VT);
7300
7301     int Scale = AM.Scale;
7302     switch (VT.getSimpleVT().SimpleTy) {
7303     default: return false;
7304     case MVT::i1:
7305     case MVT::i8:
7306     case MVT::i32:
7307       if (Scale < 0) Scale = -Scale;
7308       if (Scale == 1)
7309         return true;
7310       // r + r << imm
7311       return isPowerOf2_32(Scale & ~1);
7312     case MVT::i16:
7313     case MVT::i64:
7314       // r + r
7315       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
7316         return true;
7317       return false;
7318
7319     case MVT::isVoid:
7320       // Note, we allow "void" uses (basically, uses that aren't loads or
7321       // stores), because arm allows folding a scale into many arithmetic
7322       // operations.  This should be made more precise and revisited later.
7323
7324       // Allow r << imm, but the imm has to be a multiple of two.
7325       if (Scale & 1) return false;
7326       return isPowerOf2_32(Scale);
7327     }
7328     break;
7329   }
7330   return true;
7331 }
7332
7333 /// isLegalICmpImmediate - Return true if the specified immediate is legal
7334 /// icmp immediate, that is the target has icmp instructions which can compare
7335 /// a register against the immediate without having to materialize the
7336 /// immediate into a register.
7337 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
7338   if (!Subtarget->isThumb())
7339     return ARM_AM::getSOImmVal(Imm) != -1;
7340   if (Subtarget->isThumb2())
7341     return ARM_AM::getT2SOImmVal(Imm) != -1;
7342   return Imm >= 0 && Imm <= 255;
7343 }
7344
7345 /// isLegalAddImmediate - Return true if the specified immediate is legal
7346 /// add immediate, that is the target has add instructions which can add
7347 /// a register with the immediate without having to materialize the
7348 /// immediate into a register.
7349 bool ARMTargetLowering::isLegalAddImmediate(int64_t Imm) const {
7350   return ARM_AM::getSOImmVal(Imm) != -1;
7351 }
7352
7353 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
7354                                       bool isSEXTLoad, SDValue &Base,
7355                                       SDValue &Offset, bool &isInc,
7356                                       SelectionDAG &DAG) {
7357   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
7358     return false;
7359
7360   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
7361     // AddressingMode 3
7362     Base = Ptr->getOperand(0);
7363     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
7364       int RHSC = (int)RHS->getZExtValue();
7365       if (RHSC < 0 && RHSC > -256) {
7366         assert(Ptr->getOpcode() == ISD::ADD);
7367         isInc = false;
7368         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
7369         return true;
7370       }
7371     }
7372     isInc = (Ptr->getOpcode() == ISD::ADD);
7373     Offset = Ptr->getOperand(1);
7374     return true;
7375   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
7376     // AddressingMode 2
7377     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
7378       int RHSC = (int)RHS->getZExtValue();
7379       if (RHSC < 0 && RHSC > -0x1000) {
7380         assert(Ptr->getOpcode() == ISD::ADD);
7381         isInc = false;
7382         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
7383         Base = Ptr->getOperand(0);
7384         return true;
7385       }
7386     }
7387
7388     if (Ptr->getOpcode() == ISD::ADD) {
7389       isInc = true;
7390       ARM_AM::ShiftOpc ShOpcVal=
7391         ARM_AM::getShiftOpcForNode(Ptr->getOperand(0).getOpcode());
7392       if (ShOpcVal != ARM_AM::no_shift) {
7393         Base = Ptr->getOperand(1);
7394         Offset = Ptr->getOperand(0);
7395       } else {
7396         Base = Ptr->getOperand(0);
7397         Offset = Ptr->getOperand(1);
7398       }
7399       return true;
7400     }
7401
7402     isInc = (Ptr->getOpcode() == ISD::ADD);
7403     Base = Ptr->getOperand(0);
7404     Offset = Ptr->getOperand(1);
7405     return true;
7406   }
7407
7408   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
7409   return false;
7410 }
7411
7412 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
7413                                      bool isSEXTLoad, SDValue &Base,
7414                                      SDValue &Offset, bool &isInc,
7415                                      SelectionDAG &DAG) {
7416   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
7417     return false;
7418
7419   Base = Ptr->getOperand(0);
7420   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
7421     int RHSC = (int)RHS->getZExtValue();
7422     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
7423       assert(Ptr->getOpcode() == ISD::ADD);
7424       isInc = false;
7425       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
7426       return true;
7427     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
7428       isInc = Ptr->getOpcode() == ISD::ADD;
7429       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
7430       return true;
7431     }
7432   }
7433
7434   return false;
7435 }
7436
7437 /// getPreIndexedAddressParts - returns true by value, base pointer and
7438 /// offset pointer and addressing mode by reference if the node's address
7439 /// can be legally represented as pre-indexed load / store address.
7440 bool
7441 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
7442                                              SDValue &Offset,
7443                                              ISD::MemIndexedMode &AM,
7444                                              SelectionDAG &DAG) const {
7445   if (Subtarget->isThumb1Only())
7446     return false;
7447
7448   EVT VT;
7449   SDValue Ptr;
7450   bool isSEXTLoad = false;
7451   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
7452     Ptr = LD->getBasePtr();
7453     VT  = LD->getMemoryVT();
7454     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
7455   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
7456     Ptr = ST->getBasePtr();
7457     VT  = ST->getMemoryVT();
7458   } else
7459     return false;
7460
7461   bool isInc;
7462   bool isLegal = false;
7463   if (Subtarget->isThumb2())
7464     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
7465                                        Offset, isInc, DAG);
7466   else
7467     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
7468                                         Offset, isInc, DAG);
7469   if (!isLegal)
7470     return false;
7471
7472   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
7473   return true;
7474 }
7475
7476 /// getPostIndexedAddressParts - returns true by value, base pointer and
7477 /// offset pointer and addressing mode by reference if this node can be
7478 /// combined with a load / store to form a post-indexed load / store.
7479 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
7480                                                    SDValue &Base,
7481                                                    SDValue &Offset,
7482                                                    ISD::MemIndexedMode &AM,
7483                                                    SelectionDAG &DAG) const {
7484   if (Subtarget->isThumb1Only())
7485     return false;
7486
7487   EVT VT;
7488   SDValue Ptr;
7489   bool isSEXTLoad = false;
7490   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
7491     VT  = LD->getMemoryVT();
7492     Ptr = LD->getBasePtr();
7493     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
7494   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
7495     VT  = ST->getMemoryVT();
7496     Ptr = ST->getBasePtr();
7497   } else
7498     return false;
7499
7500   bool isInc;
7501   bool isLegal = false;
7502   if (Subtarget->isThumb2())
7503     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
7504                                        isInc, DAG);
7505   else
7506     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
7507                                         isInc, DAG);
7508   if (!isLegal)
7509     return false;
7510
7511   if (Ptr != Base) {
7512     // Swap base ptr and offset to catch more post-index load / store when
7513     // it's legal. In Thumb2 mode, offset must be an immediate.
7514     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
7515         !Subtarget->isThumb2())
7516       std::swap(Base, Offset);
7517
7518     // Post-indexed load / store update the base pointer.
7519     if (Ptr != Base)
7520       return false;
7521   }
7522
7523   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
7524   return true;
7525 }
7526
7527 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
7528                                                        const APInt &Mask,
7529                                                        APInt &KnownZero,
7530                                                        APInt &KnownOne,
7531                                                        const SelectionDAG &DAG,
7532                                                        unsigned Depth) const {
7533   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
7534   switch (Op.getOpcode()) {
7535   default: break;
7536   case ARMISD::CMOV: {
7537     // Bits are known zero/one if known on the LHS and RHS.
7538     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
7539     if (KnownZero == 0 && KnownOne == 0) return;
7540
7541     APInt KnownZeroRHS, KnownOneRHS;
7542     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
7543                           KnownZeroRHS, KnownOneRHS, Depth+1);
7544     KnownZero &= KnownZeroRHS;
7545     KnownOne  &= KnownOneRHS;
7546     return;
7547   }
7548   }
7549 }
7550
7551 //===----------------------------------------------------------------------===//
7552 //                           ARM Inline Assembly Support
7553 //===----------------------------------------------------------------------===//
7554
7555 bool ARMTargetLowering::ExpandInlineAsm(CallInst *CI) const {
7556   // Looking for "rev" which is V6+.
7557   if (!Subtarget->hasV6Ops())
7558     return false;
7559
7560   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
7561   std::string AsmStr = IA->getAsmString();
7562   SmallVector<StringRef, 4> AsmPieces;
7563   SplitString(AsmStr, AsmPieces, ";\n");
7564
7565   switch (AsmPieces.size()) {
7566   default: return false;
7567   case 1:
7568     AsmStr = AsmPieces[0];
7569     AsmPieces.clear();
7570     SplitString(AsmStr, AsmPieces, " \t,");
7571
7572     // rev $0, $1
7573     if (AsmPieces.size() == 3 &&
7574         AsmPieces[0] == "rev" && AsmPieces[1] == "$0" && AsmPieces[2] == "$1" &&
7575         IA->getConstraintString().compare(0, 4, "=l,l") == 0) {
7576       IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
7577       if (Ty && Ty->getBitWidth() == 32)
7578         return IntrinsicLowering::LowerToByteSwap(CI);
7579     }
7580     break;
7581   }
7582
7583   return false;
7584 }
7585
7586 /// getConstraintType - Given a constraint letter, return the type of
7587 /// constraint it is for this target.
7588 ARMTargetLowering::ConstraintType
7589 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
7590   if (Constraint.size() == 1) {
7591     switch (Constraint[0]) {
7592     default:  break;
7593     case 'l': return C_RegisterClass;
7594     case 'w': return C_RegisterClass;
7595     case 'h': return C_RegisterClass;
7596     case 'x': return C_RegisterClass;
7597     case 't': return C_RegisterClass;
7598     case 'j': return C_Other; // Constant for movw.
7599       // An address with a single base register. Due to the way we
7600       // currently handle addresses it is the same as an 'r' memory constraint.
7601     case 'Q': return C_Memory;
7602     }
7603   } else if (Constraint.size() == 2) {
7604     switch (Constraint[0]) {
7605     default: break;
7606     // All 'U+' constraints are addresses.
7607     case 'U': return C_Memory;
7608     }
7609   }
7610   return TargetLowering::getConstraintType(Constraint);
7611 }
7612
7613 /// Examine constraint type and operand type and determine a weight value.
7614 /// This object must already have been set up with the operand type
7615 /// and the current alternative constraint selected.
7616 TargetLowering::ConstraintWeight
7617 ARMTargetLowering::getSingleConstraintMatchWeight(
7618     AsmOperandInfo &info, const char *constraint) const {
7619   ConstraintWeight weight = CW_Invalid;
7620   Value *CallOperandVal = info.CallOperandVal;
7621     // If we don't have a value, we can't do a match,
7622     // but allow it at the lowest weight.
7623   if (CallOperandVal == NULL)
7624     return CW_Default;
7625   Type *type = CallOperandVal->getType();
7626   // Look at the constraint type.
7627   switch (*constraint) {
7628   default:
7629     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
7630     break;
7631   case 'l':
7632     if (type->isIntegerTy()) {
7633       if (Subtarget->isThumb())
7634         weight = CW_SpecificReg;
7635       else
7636         weight = CW_Register;
7637     }
7638     break;
7639   case 'w':
7640     if (type->isFloatingPointTy())
7641       weight = CW_Register;
7642     break;
7643   }
7644   return weight;
7645 }
7646
7647 typedef std::pair<unsigned, const TargetRegisterClass*> RCPair;
7648 RCPair
7649 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
7650                                                 EVT VT) const {
7651   if (Constraint.size() == 1) {
7652     // GCC ARM Constraint Letters
7653     switch (Constraint[0]) {
7654     case 'l': // Low regs or general regs.
7655       if (Subtarget->isThumb())
7656         return RCPair(0U, ARM::tGPRRegisterClass);
7657       else
7658         return RCPair(0U, ARM::GPRRegisterClass);
7659     case 'h': // High regs or no regs.
7660       if (Subtarget->isThumb())
7661         return RCPair(0U, ARM::hGPRRegisterClass);
7662       break;
7663     case 'r':
7664       return RCPair(0U, ARM::GPRRegisterClass);
7665     case 'w':
7666       if (VT == MVT::f32)
7667         return RCPair(0U, ARM::SPRRegisterClass);
7668       if (VT.getSizeInBits() == 64)
7669         return RCPair(0U, ARM::DPRRegisterClass);
7670       if (VT.getSizeInBits() == 128)
7671         return RCPair(0U, ARM::QPRRegisterClass);
7672       break;
7673     case 'x':
7674       if (VT == MVT::f32)
7675         return RCPair(0U, ARM::SPR_8RegisterClass);
7676       if (VT.getSizeInBits() == 64)
7677         return RCPair(0U, ARM::DPR_8RegisterClass);
7678       if (VT.getSizeInBits() == 128)
7679         return RCPair(0U, ARM::QPR_8RegisterClass);
7680       break;
7681     case 't':
7682       if (VT == MVT::f32)
7683         return RCPair(0U, ARM::SPRRegisterClass);
7684       break;
7685     }
7686   }
7687   if (StringRef("{cc}").equals_lower(Constraint))
7688     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
7689
7690   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
7691 }
7692
7693 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
7694 /// vector.  If it is invalid, don't add anything to Ops.
7695 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
7696                                                      std::string &Constraint,
7697                                                      std::vector<SDValue>&Ops,
7698                                                      SelectionDAG &DAG) const {
7699   SDValue Result(0, 0);
7700
7701   // Currently only support length 1 constraints.
7702   if (Constraint.length() != 1) return;
7703
7704   char ConstraintLetter = Constraint[0];
7705   switch (ConstraintLetter) {
7706   default: break;
7707   case 'j':
7708   case 'I': case 'J': case 'K': case 'L':
7709   case 'M': case 'N': case 'O':
7710     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
7711     if (!C)
7712       return;
7713
7714     int64_t CVal64 = C->getSExtValue();
7715     int CVal = (int) CVal64;
7716     // None of these constraints allow values larger than 32 bits.  Check
7717     // that the value fits in an int.
7718     if (CVal != CVal64)
7719       return;
7720
7721     switch (ConstraintLetter) {
7722       case 'j':
7723         // Constant suitable for movw, must be between 0 and
7724         // 65535.
7725         if (Subtarget->hasV6T2Ops())
7726           if (CVal >= 0 && CVal <= 65535)
7727             break;
7728         return;
7729       case 'I':
7730         if (Subtarget->isThumb1Only()) {
7731           // This must be a constant between 0 and 255, for ADD
7732           // immediates.
7733           if (CVal >= 0 && CVal <= 255)
7734             break;
7735         } else if (Subtarget->isThumb2()) {
7736           // A constant that can be used as an immediate value in a
7737           // data-processing instruction.
7738           if (ARM_AM::getT2SOImmVal(CVal) != -1)
7739             break;
7740         } else {
7741           // A constant that can be used as an immediate value in a
7742           // data-processing instruction.
7743           if (ARM_AM::getSOImmVal(CVal) != -1)
7744             break;
7745         }
7746         return;
7747
7748       case 'J':
7749         if (Subtarget->isThumb()) {  // FIXME thumb2
7750           // This must be a constant between -255 and -1, for negated ADD
7751           // immediates. This can be used in GCC with an "n" modifier that
7752           // prints the negated value, for use with SUB instructions. It is
7753           // not useful otherwise but is implemented for compatibility.
7754           if (CVal >= -255 && CVal <= -1)
7755             break;
7756         } else {
7757           // This must be a constant between -4095 and 4095. It is not clear
7758           // what this constraint is intended for. Implemented for
7759           // compatibility with GCC.
7760           if (CVal >= -4095 && CVal <= 4095)
7761             break;
7762         }
7763         return;
7764
7765       case 'K':
7766         if (Subtarget->isThumb1Only()) {
7767           // A 32-bit value where only one byte has a nonzero value. Exclude
7768           // zero to match GCC. This constraint is used by GCC internally for
7769           // constants that can be loaded with a move/shift combination.
7770           // It is not useful otherwise but is implemented for compatibility.
7771           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
7772             break;
7773         } else if (Subtarget->isThumb2()) {
7774           // A constant whose bitwise inverse can be used as an immediate
7775           // value in a data-processing instruction. This can be used in GCC
7776           // with a "B" modifier that prints the inverted value, for use with
7777           // BIC and MVN instructions. It is not useful otherwise but is
7778           // implemented for compatibility.
7779           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
7780             break;
7781         } else {
7782           // A constant whose bitwise inverse can be used as an immediate
7783           // value in a data-processing instruction. This can be used in GCC
7784           // with a "B" modifier that prints the inverted value, for use with
7785           // BIC and MVN instructions. It is not useful otherwise but is
7786           // implemented for compatibility.
7787           if (ARM_AM::getSOImmVal(~CVal) != -1)
7788             break;
7789         }
7790         return;
7791
7792       case 'L':
7793         if (Subtarget->isThumb1Only()) {
7794           // This must be a constant between -7 and 7,
7795           // for 3-operand ADD/SUB immediate instructions.
7796           if (CVal >= -7 && CVal < 7)
7797             break;
7798         } else if (Subtarget->isThumb2()) {
7799           // A constant whose negation can be used as an immediate value in a
7800           // data-processing instruction. This can be used in GCC with an "n"
7801           // modifier that prints the negated value, for use with SUB
7802           // instructions. It is not useful otherwise but is implemented for
7803           // compatibility.
7804           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
7805             break;
7806         } else {
7807           // A constant whose negation can be used as an immediate value in a
7808           // data-processing instruction. This can be used in GCC with an "n"
7809           // modifier that prints the negated value, for use with SUB
7810           // instructions. It is not useful otherwise but is implemented for
7811           // compatibility.
7812           if (ARM_AM::getSOImmVal(-CVal) != -1)
7813             break;
7814         }
7815         return;
7816
7817       case 'M':
7818         if (Subtarget->isThumb()) { // FIXME thumb2
7819           // This must be a multiple of 4 between 0 and 1020, for
7820           // ADD sp + immediate.
7821           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
7822             break;
7823         } else {
7824           // A power of two or a constant between 0 and 32.  This is used in
7825           // GCC for the shift amount on shifted register operands, but it is
7826           // useful in general for any shift amounts.
7827           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
7828             break;
7829         }
7830         return;
7831
7832       case 'N':
7833         if (Subtarget->isThumb()) {  // FIXME thumb2
7834           // This must be a constant between 0 and 31, for shift amounts.
7835           if (CVal >= 0 && CVal <= 31)
7836             break;
7837         }
7838         return;
7839
7840       case 'O':
7841         if (Subtarget->isThumb()) {  // FIXME thumb2
7842           // This must be a multiple of 4 between -508 and 508, for
7843           // ADD/SUB sp = sp + immediate.
7844           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
7845             break;
7846         }
7847         return;
7848     }
7849     Result = DAG.getTargetConstant(CVal, Op.getValueType());
7850     break;
7851   }
7852
7853   if (Result.getNode()) {
7854     Ops.push_back(Result);
7855     return;
7856   }
7857   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
7858 }
7859
7860 bool
7861 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
7862   // The ARM target isn't yet aware of offsets.
7863   return false;
7864 }
7865
7866 int ARM::getVFPf32Imm(const APFloat &FPImm) {
7867   APInt Imm = FPImm.bitcastToAPInt();
7868   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
7869   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
7870   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
7871
7872   // We can handle 4 bits of mantissa.
7873   // mantissa = (16+UInt(e:f:g:h))/16.
7874   if (Mantissa & 0x7ffff)
7875     return -1;
7876   Mantissa >>= 19;
7877   if ((Mantissa & 0xf) != Mantissa)
7878     return -1;
7879
7880   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
7881   if (Exp < -3 || Exp > 4)
7882     return -1;
7883   Exp = ((Exp+3) & 0x7) ^ 4;
7884
7885   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
7886 }
7887
7888 int ARM::getVFPf64Imm(const APFloat &FPImm) {
7889   APInt Imm = FPImm.bitcastToAPInt();
7890   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
7891   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
7892   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
7893
7894   // We can handle 4 bits of mantissa.
7895   // mantissa = (16+UInt(e:f:g:h))/16.
7896   if (Mantissa & 0xffffffffffffLL)
7897     return -1;
7898   Mantissa >>= 48;
7899   if ((Mantissa & 0xf) != Mantissa)
7900     return -1;
7901
7902   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
7903   if (Exp < -3 || Exp > 4)
7904     return -1;
7905   Exp = ((Exp+3) & 0x7) ^ 4;
7906
7907   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
7908 }
7909
7910 bool ARM::isBitFieldInvertedMask(unsigned v) {
7911   if (v == 0xffffffff)
7912     return 0;
7913   // there can be 1's on either or both "outsides", all the "inside"
7914   // bits must be 0's
7915   unsigned int lsb = 0, msb = 31;
7916   while (v & (1 << msb)) --msb;
7917   while (v & (1 << lsb)) ++lsb;
7918   for (unsigned int i = lsb; i <= msb; ++i) {
7919     if (v & (1 << i))
7920       return 0;
7921   }
7922   return 1;
7923 }
7924
7925 /// isFPImmLegal - Returns true if the target can instruction select the
7926 /// specified FP immediate natively. If false, the legalizer will
7927 /// materialize the FP immediate as a load from a constant pool.
7928 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
7929   if (!Subtarget->hasVFP3())
7930     return false;
7931   if (VT == MVT::f32)
7932     return ARM::getVFPf32Imm(Imm) != -1;
7933   if (VT == MVT::f64)
7934     return ARM::getVFPf64Imm(Imm) != -1;
7935   return false;
7936 }
7937
7938 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
7939 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
7940 /// specified in the intrinsic calls.
7941 bool ARMTargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
7942                                            const CallInst &I,
7943                                            unsigned Intrinsic) const {
7944   switch (Intrinsic) {
7945   case Intrinsic::arm_neon_vld1:
7946   case Intrinsic::arm_neon_vld2:
7947   case Intrinsic::arm_neon_vld3:
7948   case Intrinsic::arm_neon_vld4:
7949   case Intrinsic::arm_neon_vld2lane:
7950   case Intrinsic::arm_neon_vld3lane:
7951   case Intrinsic::arm_neon_vld4lane: {
7952     Info.opc = ISD::INTRINSIC_W_CHAIN;
7953     // Conservatively set memVT to the entire set of vectors loaded.
7954     uint64_t NumElts = getTargetData()->getTypeAllocSize(I.getType()) / 8;
7955     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
7956     Info.ptrVal = I.getArgOperand(0);
7957     Info.offset = 0;
7958     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
7959     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
7960     Info.vol = false; // volatile loads with NEON intrinsics not supported
7961     Info.readMem = true;
7962     Info.writeMem = false;
7963     return true;
7964   }
7965   case Intrinsic::arm_neon_vst1:
7966   case Intrinsic::arm_neon_vst2:
7967   case Intrinsic::arm_neon_vst3:
7968   case Intrinsic::arm_neon_vst4:
7969   case Intrinsic::arm_neon_vst2lane:
7970   case Intrinsic::arm_neon_vst3lane:
7971   case Intrinsic::arm_neon_vst4lane: {
7972     Info.opc = ISD::INTRINSIC_VOID;
7973     // Conservatively set memVT to the entire set of vectors stored.
7974     unsigned NumElts = 0;
7975     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
7976       Type *ArgTy = I.getArgOperand(ArgI)->getType();
7977       if (!ArgTy->isVectorTy())
7978         break;
7979       NumElts += getTargetData()->getTypeAllocSize(ArgTy) / 8;
7980     }
7981     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
7982     Info.ptrVal = I.getArgOperand(0);
7983     Info.offset = 0;
7984     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
7985     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
7986     Info.vol = false; // volatile stores with NEON intrinsics not supported
7987     Info.readMem = false;
7988     Info.writeMem = true;
7989     return true;
7990   }
7991   case Intrinsic::arm_strexd: {
7992     Info.opc = ISD::INTRINSIC_W_CHAIN;
7993     Info.memVT = MVT::i64;
7994     Info.ptrVal = I.getArgOperand(2);
7995     Info.offset = 0;
7996     Info.align = 8;
7997     Info.vol = true;
7998     Info.readMem = false;
7999     Info.writeMem = true;
8000     return true;
8001   }
8002   case Intrinsic::arm_ldrexd: {
8003     Info.opc = ISD::INTRINSIC_W_CHAIN;
8004     Info.memVT = MVT::i64;
8005     Info.ptrVal = I.getArgOperand(0);
8006     Info.offset = 0;
8007     Info.align = 8;
8008     Info.vol = true;
8009     Info.readMem = true;
8010     Info.writeMem = false;
8011     return true;
8012   }
8013   default:
8014     break;
8015   }
8016
8017   return false;
8018 }