lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
  20
  21 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  22 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
  23 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  24 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
  25 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
  26 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  27 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  28 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
  29 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
  30 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  31 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  32
  33 // Types for vector shift by immediates.  The "SHX" version is for long and
  34 // narrow operations where the source and destination vectors have different
  35 // types.  The "SHINS" version is for shift and insert operations.
  36 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  37                                          SDTCisVT<2, i32>]>;
  38 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  39                                          SDTCisVT<2, i32>]>;
  40 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  42
  43 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  44 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  45 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  46 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  47 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  48 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  49 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  50
  51 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  52 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  53 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  54
  55 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  56 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  57 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  58 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  59 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  60 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  61
  62 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  63 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  64 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  65
  66 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  67 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  68
  69 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  70                                          SDTCisVT<2, i32>]>;
  71 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  72 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  73
  74 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
  75 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
  76 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
  77
  78 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  79                                            SDTCisVT<2, i32>]>;
  80 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
  81 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
  82
  83 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  84
  85 // VDUPLANE can produce a quad-register result from a double-register source,
  86 // so the result is not constrained to match the source.
  87 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  88                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  89                                                 SDTCisVT<2, i32>]>>;
  90
  91 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  92                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  93 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  94
  95 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  96 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  97 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  98 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  99
 100 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 101                                          SDTCisSameAs<0, 2>,
 102                                          SDTCisSameAs<0, 3>]>;
 103 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 104 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 105 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 106
 107 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 108                                          SDTCisSameAs<1, 2>]>;
 109 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 110 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 111
 112 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 113                                          SDTCisSameAs<0, 2>]>;
 114 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 115 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 116
 117 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 118   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 119   unsigned EltBits = 0;
 120   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 121   return (EltBits == 32 && EltVal == 0);
 122 }]>;
 123
 124 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 125   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 126   unsigned EltBits = 0;
 127   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 128   return (EltBits == 8 && EltVal == 0xff);
 129 }]>;
 130
 131 //===----------------------------------------------------------------------===//
 132 // NEON operand definitions
 133 //===----------------------------------------------------------------------===//
 134
 135 def nModImm : Operand<i32> {
 136   let PrintMethod = "printNEONModImmOperand";
 137 }
 138
 139 //===----------------------------------------------------------------------===//
 140 // NEON load / store instructions
 141 //===----------------------------------------------------------------------===//
 142
 143 // Use VLDM to load a Q register as a D register pair.
 144 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 145 def VLDMQIA
 146   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 147                     IIC_fpLoad_m, "",
 148                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 149 def VLDMQDB
 150   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 151                     IIC_fpLoad_m, "",
 152                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 153
 154 // Use VSTM to store a Q register as a D register pair.
 155 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 156 def VSTMQIA
 157   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 158                     IIC_fpStore_m, "",
 159                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 160 def VSTMQDB
 161   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 162                     IIC_fpStore_m, "",
 163                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 164
 165 // Classes for VLD* pseudo-instructions with multi-register operands.
 166 // These are expanded to real instructions after register allocation.
 167 class VLDQPseudo<InstrItinClass itin>
 168   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 169 class VLDQWBPseudo<InstrItinClass itin>
 170   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 171                 (ins addrmode6:$addr, am6offset:$offset), itin,
 172                 "$addr.addr = $wb">;
 173 class VLDQQPseudo<InstrItinClass itin>
 174   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 175 class VLDQQWBPseudo<InstrItinClass itin>
 176   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 177                 (ins addrmode6:$addr, am6offset:$offset), itin,
 178                 "$addr.addr = $wb">;
 179 class VLDQQQQWBPseudo<InstrItinClass itin>
 180   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 181                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 182                 "$addr.addr = $wb, $src = $dst">;
 183
 184 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 185
 186 //   VLD1     : Vector Load (multiple single elements)
 187 class VLD1D<bits<4> op7_4, string Dt>
 188   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd),
 189           (ins addrmode6:$Rn), IIC_VLD1,
 190           "vld1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 191   let Rm = 0b1111;
 192   let Inst{4} = Rn{4};
 193 }
 194 class VLD1Q<bits<4> op7_4, string Dt>
 195   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2),
 196           (ins addrmode6:$Rn), IIC_VLD1x2,
 197           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 198   let Rm = 0b1111;
 199   let Inst{5-4} = Rn{5-4};
 200 }
 201
 202 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 203 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 204 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 205 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 206
 207 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 208 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 209 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 210 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 211
 212 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 213 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 214 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 215 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 216
 217 // ...with address register writeback:
 218 class VLD1DWB<bits<4> op7_4, string Dt>
 219   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd, GPR:$wb),
 220           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1u,
 221           "vld1", Dt, "\\{$Vd\\}, $Rn$Rm",
 222           "$Rn.addr = $wb", []> {
 223   let Inst{4} = Rn{4};
 224 }
 225 class VLD1QWB<bits<4> op7_4, string Dt>
 226   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 227           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x2u,
 228           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 229           "$Rn.addr = $wb", []> {
 230   let Inst{5-4} = Rn{5-4};
 231 }
 232
 233 def VLD1d8_UPD  : VLD1DWB<{0,0,0,?}, "8">;
 234 def VLD1d16_UPD : VLD1DWB<{0,1,0,?}, "16">;
 235 def VLD1d32_UPD : VLD1DWB<{1,0,0,?}, "32">;
 236 def VLD1d64_UPD : VLD1DWB<{1,1,0,?}, "64">;
 237
 238 def VLD1q8_UPD  : VLD1QWB<{0,0,?,?}, "8">;
 239 def VLD1q16_UPD : VLD1QWB<{0,1,?,?}, "16">;
 240 def VLD1q32_UPD : VLD1QWB<{1,0,?,?}, "32">;
 241 def VLD1q64_UPD : VLD1QWB<{1,1,?,?}, "64">;
 242
 243 def VLD1q8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1x2u>;
 244 def VLD1q16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 245 def VLD1q32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 246 def VLD1q64Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 247
 248 // ...with 3 registers (some of these are only for the disassembler):
 249 class VLD1D3<bits<4> op7_4, string Dt>
 250   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 251           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 252           "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 253   let Rm = 0b1111;
 254   let Inst{4} = Rn{4};
 255 }
 256 class VLD1D3WB<bits<4> op7_4, string Dt>
 257   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 258           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x3u, "vld1", Dt,
 259           "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 260   let Inst{4} = Rn{4};
 261 }
 262
 263 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 264 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 265 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 266 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 267
 268 def VLD1d8T_UPD  : VLD1D3WB<{0,0,0,?}, "8">;
 269 def VLD1d16T_UPD : VLD1D3WB<{0,1,0,?}, "16">;
 270 def VLD1d32T_UPD : VLD1D3WB<{1,0,0,?}, "32">;
 271 def VLD1d64T_UPD : VLD1D3WB<{1,1,0,?}, "64">;
 272
 273 def VLD1d64TPseudo     : VLDQQPseudo<IIC_VLD1x3>;
 274 def VLD1d64TPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x3u>;
 275
 276 // ...with 4 registers (some of these are only for the disassembler):
 277 class VLD1D4<bits<4> op7_4, string Dt>
 278   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 279           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 280           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 281   let Rm = 0b1111;
 282   let Inst{5-4} = Rn{5-4};
 283 }
 284 class VLD1D4WB<bits<4> op7_4, string Dt>
 285   : NLdSt<0,0b10,0b0010,op7_4,
 286           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 287           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4, "vld1", Dt,
 288           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm", "$Rn.addr = $wb",
 289           []> {
 290   let Inst{5-4} = Rn{5-4};
 291 }
 292
 293 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 294 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 295 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 296 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 297
 298 def VLD1d8Q_UPD  : VLD1D4WB<{0,0,?,?}, "8">;
 299 def VLD1d16Q_UPD : VLD1D4WB<{0,1,?,?}, "16">;
 300 def VLD1d32Q_UPD : VLD1D4WB<{1,0,?,?}, "32">;
 301 def VLD1d64Q_UPD : VLD1D4WB<{1,1,?,?}, "64">;
 302
 303 def VLD1d64QPseudo     : VLDQQPseudo<IIC_VLD1x4>;
 304 def VLD1d64QPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x4u>;
 305
 306 //   VLD2     : Vector Load (multiple 2-element structures)
 307 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 308   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 309           (ins addrmode6:$Rn), IIC_VLD2,
 310           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 311   let Rm = 0b1111;
 312   let Inst{5-4} = Rn{5-4};
 313 }
 314 class VLD2Q<bits<4> op7_4, string Dt>
 315   : NLdSt<0, 0b10, 0b0011, op7_4,
 316           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 317           (ins addrmode6:$Rn), IIC_VLD2x2,
 318           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 319   let Rm = 0b1111;
 320   let Inst{5-4} = Rn{5-4};
 321 }
 322
 323 def  VLD2d8   : VLD2D<0b1000, {0,0,?,?}, "8">;
 324 def  VLD2d16  : VLD2D<0b1000, {0,1,?,?}, "16">;
 325 def  VLD2d32  : VLD2D<0b1000, {1,0,?,?}, "32">;
 326
 327 def  VLD2q8   : VLD2Q<{0,0,?,?}, "8">;
 328 def  VLD2q16  : VLD2Q<{0,1,?,?}, "16">;
 329 def  VLD2q32  : VLD2Q<{1,0,?,?}, "32">;
 330
 331 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 332 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 333 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 334
 335 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 336 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 337 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 338
 339 // ...with address register writeback:
 340 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 341   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 342           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2u,
 343           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 344           "$Rn.addr = $wb", []> {
 345   let Inst{5-4} = Rn{5-4};
 346 }
 347 class VLD2QWB<bits<4> op7_4, string Dt>
 348   : NLdSt<0, 0b10, 0b0011, op7_4,
 349           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 350           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2x2u,
 351           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 352           "$Rn.addr = $wb", []> {
 353   let Inst{5-4} = Rn{5-4};
 354 }
 355
 356 def VLD2d8_UPD  : VLD2DWB<0b1000, {0,0,?,?}, "8">;
 357 def VLD2d16_UPD : VLD2DWB<0b1000, {0,1,?,?}, "16">;
 358 def VLD2d32_UPD : VLD2DWB<0b1000, {1,0,?,?}, "32">;
 359
 360 def VLD2q8_UPD  : VLD2QWB<{0,0,?,?}, "8">;
 361 def VLD2q16_UPD : VLD2QWB<{0,1,?,?}, "16">;
 362 def VLD2q32_UPD : VLD2QWB<{1,0,?,?}, "32">;
 363
 364 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2u>;
 365 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 366 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 367
 368 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD2x2u>;
 369 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 370 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 371
 372 // ...with double-spaced registers (for disassembly only):
 373 def VLD2b8      : VLD2D<0b1001, {0,0,?,?}, "8">;
 374 def VLD2b16     : VLD2D<0b1001, {0,1,?,?}, "16">;
 375 def VLD2b32     : VLD2D<0b1001, {1,0,?,?}, "32">;
 376 def VLD2b8_UPD  : VLD2DWB<0b1001, {0,0,?,?}, "8">;
 377 def VLD2b16_UPD : VLD2DWB<0b1001, {0,1,?,?}, "16">;
 378 def VLD2b32_UPD : VLD2DWB<0b1001, {1,0,?,?}, "32">;
 379
 380 //   VLD3     : Vector Load (multiple 3-element structures)
 381 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 382   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 383           (ins addrmode6:$Rn), IIC_VLD3,
 384           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 385   let Rm = 0b1111;
 386   let Inst{4} = Rn{4};
 387 }
 388
 389 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 390 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 391 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 392
 393 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 394 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 395 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 396
 397 // ...with address register writeback:
 398 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 399   : NLdSt<0, 0b10, op11_8, op7_4,
 400           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 401           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 402           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 403           "$Rn.addr = $wb", []> {
 404   let Inst{4} = Rn{4};
 405 }
 406
 407 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 408 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 409 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 410
 411 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 412 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 413 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 414
 415 // ...with double-spaced registers (non-updating versions for disassembly only):
 416 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 417 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 418 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 419 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 420 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 421 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 422
 423 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 424 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 425 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 426
 427 // ...alternate versions to be allocated odd register numbers:
 428 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 429 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 430 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 431
 432 //   VLD4     : Vector Load (multiple 4-element structures)
 433 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 434   : NLdSt<0, 0b10, op11_8, op7_4,
 435           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 436           (ins addrmode6:$Rn), IIC_VLD4,
 437           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 438   let Rm = 0b1111;
 439   let Inst{5-4} = Rn{5-4};
 440 }
 441
 442 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 443 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 444 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 445
 446 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 447 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 448 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 449
 450 // ...with address register writeback:
 451 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 452   : NLdSt<0, 0b10, op11_8, op7_4,
 453           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 454           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4,
 455           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 456           "$Rn.addr = $wb", []> {
 457   let Inst{5-4} = Rn{5-4};
 458 }
 459
 460 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 461 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 462 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 463
 464 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4>;
 465 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 466 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 467
 468 // ...with double-spaced registers (non-updating versions for disassembly only):
 469 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 470 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 471 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 472 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 473 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 474 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 475
 476 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 477 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 478 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 479
 480 // ...alternate versions to be allocated odd register numbers:
 481 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 482 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 483 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 484
 485 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 486
 487 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 488 // These are expanded to real instructions after register allocation.
 489 class VLDQLNPseudo<InstrItinClass itin>
 490   : PseudoNLdSt<(outs QPR:$dst),
 491                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 492                 itin, "$src = $dst">;
 493 class VLDQLNWBPseudo<InstrItinClass itin>
 494   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 495                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 496                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 497 class VLDQQLNPseudo<InstrItinClass itin>
 498   : PseudoNLdSt<(outs QQPR:$dst),
 499                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 500                 itin, "$src = $dst">;
 501 class VLDQQLNWBPseudo<InstrItinClass itin>
 502   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 503                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 504                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 505 class VLDQQQQLNPseudo<InstrItinClass itin>
 506   : PseudoNLdSt<(outs QQQQPR:$dst),
 507                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 508                 itin, "$src = $dst">;
 509 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 510   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 511                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 512                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 513
 514 //   VLD1LN   : Vector Load (single element to one lane)
 515 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 516              PatFrag LoadOp>
 517   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 518           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 519           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 520           "$src = $Vd",
 521           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 522                                          (i32 (LoadOp addrmode6:$Rn)),
 523                                          imm:$lane))]> {
 524   let Rm = 0b1111;
 525 }
 526 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 527   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 528                                                (i32 (LoadOp addrmode6:$addr)),
 529                                                imm:$lane))];
 530 }
 531
 532 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 533   let Inst{7-5} = lane{2-0};
 534 }
 535 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 536   let Inst{7-6} = lane{1-0};
 537   let Inst{4}   = Rn{4};
 538 }
 539 def VLD1LNd32 : VLD1LN<0b1000, {?,0,?,?}, "32", v2i32, load> {
 540   let Inst{7} = lane{0};
 541   let Inst{5} = Rn{4};
 542   let Inst{4} = Rn{4};
 543 }
 544
 545 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 546 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 547 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 548
 549 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 550
 551 // ...with address register writeback:
 552 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 553   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 554           (ins addrmode6:$Rn, am6offset:$Rm,
 555            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 556           "\\{$Vd[$lane]\\}, $Rn$Rm",
 557           "$src = $Vd, $Rn.addr = $wb", []>;
 558
 559 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 560   let Inst{7-5} = lane{2-0};
 561 }
 562 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 563   let Inst{7-6} = lane{1-0};
 564   let Inst{4}   = Rn{4};
 565 }
 566 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 567   let Inst{7} = lane{0};
 568   let Inst{5} = Rn{4};
 569   let Inst{4} = Rn{4};
 570 }
 571
 572 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 573 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 574 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 575
 576 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 577 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 578   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 579           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 580           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 581           "$src1 = $Vd, $src2 = $dst2", []> {
 582   let Rm = 0b1111;
 583   let Inst{4}   = Rn{4};
 584 }
 585
 586 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 587   let Inst{7-5} = lane{2-0};
 588 }
 589 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 590   let Inst{7-6} = lane{1-0};
 591 }
 592 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 593   let Inst{7} = lane{0};
 594 }
 595
 596 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 597 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 598 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 599
 600 // ...with double-spaced registers:
 601 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 602   let Inst{7-6} = lane{1-0};
 603 }
 604 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 605   let Inst{7} = lane{0};
 606 }
 607
 608 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 609 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 610
 611 // ...with address register writeback:
 612 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 613   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 614           (ins addrmode6:$Rn, am6offset:$Rm,
 615            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 616           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 617           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 618   let Inst{4}   = Rn{4};
 619 }
 620
 621 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 622   let Inst{7-5} = lane{2-0};
 623 }
 624 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 625   let Inst{7-6} = lane{1-0};
 626 }
 627 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 628   let Inst{7} = lane{0};
 629 }
 630
 631 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 632 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 633 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 634
 635 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 636   let Inst{7-6} = lane{1-0};
 637 }
 638 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 639   let Inst{7} = lane{0};
 640 }
 641
 642 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 643 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 644
 645 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 646 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 647   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 648           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 649           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 650           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 651           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 652   let Rm = 0b1111;
 653 }
 654
 655 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 656   let Inst{7-5} = lane{2-0};
 657 }
 658 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 659   let Inst{7-6} = lane{1-0};
 660 }
 661 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 662   let Inst{7}   = lane{0};
 663 }
 664
 665 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 666 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 667 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 668
 669 // ...with double-spaced registers:
 670 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 671   let Inst{7-6} = lane{1-0};
 672 }
 673 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 674   let Inst{7}   = lane{0};
 675 }
 676
 677 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 678 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 679
 680 // ...with address register writeback:
 681 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 682   : NLdStLn<1, 0b10, op11_8, op7_4,
 683           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 684           (ins addrmode6:$Rn, am6offset:$Rm,
 685            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 686           IIC_VLD3lnu, "vld3", Dt,
 687           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 688           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 689           []>;
 690
 691 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 692   let Inst{7-5} = lane{2-0};
 693 }
 694 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 695   let Inst{7-6} = lane{1-0};
 696 }
 697 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
 698   let Inst{7}   = lane{0};
 699 }
 700
 701 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 702 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 703 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 704
 705 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
 706   let Inst{7-6} = lane{1-0};
 707 }
 708 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
 709   let Inst{7}   = lane{0};
 710 }
 711
 712 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 713 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 714
 715 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 716 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 717   : NLdStLn<1, 0b10, op11_8, op7_4,
 718           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 719           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 720           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 721           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
 722           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
 723   let Rm = 0b1111;
 724   let Inst{4}   = Rn{4};
 725 }
 726
 727 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
 728   let Inst{7-5} = lane{2-0};
 729 }
 730 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
 731   let Inst{7-6} = lane{1-0};
 732 }
 733 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
 734   let Inst{7}   = lane{0};
 735   let Inst{5} = Rn{5};
 736 }
 737
 738 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 739 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 740 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 741
 742 // ...with double-spaced registers:
 743 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
 744   let Inst{7-6} = lane{1-0};
 745 }
 746 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
 747   let Inst{7}   = lane{0};
 748   let Inst{5} = Rn{5};
 749 }
 750
 751 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 752 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 753
 754 // ...with address register writeback:
 755 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 756   : NLdStLn<1, 0b10, op11_8, op7_4,
 757           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 758           (ins addrmode6:$Rn, am6offset:$Rm,
 759            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 760           IIC_VLD4ln, "vld4", Dt,
 761 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
 762 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
 763           []> {
 764   let Inst{4}   = Rn{4};
 765 }
 766
 767 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
 768   let Inst{7-5} = lane{2-0};
 769 }
 770 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
 771   let Inst{7-6} = lane{1-0};
 772 }
 773 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
 774   let Inst{7}   = lane{0};
 775   let Inst{5} = Rn{5};
 776 }
 777
 778 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 779 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 780 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 781
 782 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
 783   let Inst{7-6} = lane{1-0};
 784 }
 785 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
 786   let Inst{7}   = lane{0};
 787   let Inst{5} = Rn{5};
 788 }
 789
 790 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 791 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 792
 793 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 794
 795 //   VLD1DUP  : Vector Load (single element to all lanes)
 796 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
 797   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd), (ins addrmode6:$Rn),
 798           IIC_VLD1dup, "vld1", Dt, "\\{$Vd[]\\}, $Rn", "",
 799           [(set DPR:$Vd, (Ty (NEONvdup (i32 (LoadOp addrmode6:$Rn)))))]> {
 800   let Rm = 0b1111;
 801   let Inst{4} = Rn{4};
 802 }
 803 class VLD1QDUPPseudo<ValueType Ty, PatFrag LoadOp> : VLDQPseudo<IIC_VLD1dup> {
 804   let Pattern = [(set QPR:$dst,
 805                       (Ty (NEONvdup (i32 (LoadOp addrmode6:$addr)))))];
 806 }
 807
 808 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
 809 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
 810 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
 811
 812 def VLD1DUPq8Pseudo  : VLD1QDUPPseudo<v16i8, extloadi8>;
 813 def VLD1DUPq16Pseudo : VLD1QDUPPseudo<v8i16, extloadi16>;
 814 def VLD1DUPq32Pseudo : VLD1QDUPPseudo<v4i32, load>;
 815
 816 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 817
 818 class VLD1QDUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
 819   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2),
 820           (ins addrmode6:$Rn), IIC_VLD1dup,
 821           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
 822   let Rm = 0b1111;
 823   let Inst{4} = Rn{4};
 824 }
 825
 826 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8", v16i8, extloadi8>;
 827 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16", v8i16, extloadi16>;
 828 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32", v4i32, load>;
 829
 830 // ...with address register writeback:
 831 class VLD1DUPWB<bits<4> op7_4, string Dt>
 832   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, GPR:$wb),
 833           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1dupu,
 834           "vld1", Dt, "\\{$Vd[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 835   let Inst{4} = Rn{4};
 836 }
 837 class VLD1QDUPWB<bits<4> op7_4, string Dt>
 838   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 839           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1dupu,
 840           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 841   let Inst{4} = Rn{4};
 842 }
 843
 844 def VLD1DUPd8_UPD  : VLD1DUPWB<{0,0,0,0}, "8">;
 845 def VLD1DUPd16_UPD : VLD1DUPWB<{0,1,0,?}, "16">;
 846 def VLD1DUPd32_UPD : VLD1DUPWB<{1,0,0,?}, "32">;
 847
 848 def VLD1DUPq8_UPD  : VLD1QDUPWB<{0,0,1,0}, "8">;
 849 def VLD1DUPq16_UPD : VLD1QDUPWB<{0,1,1,?}, "16">;
 850 def VLD1DUPq32_UPD : VLD1QDUPWB<{1,0,1,?}, "32">;
 851
 852 def VLD1DUPq8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1dupu>;
 853 def VLD1DUPq16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
 854 def VLD1DUPq32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
 855
 856 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 857 class VLD2DUP<bits<4> op7_4, string Dt>
 858   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2),
 859           (ins addrmode6:$Rn), IIC_VLD2dup,
 860           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
 861   let Rm = 0b1111;
 862   let Inst{4} = Rn{4};
 863 }
 864
 865 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8">;
 866 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16">;
 867 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32">;
 868
 869 def VLD2DUPd8Pseudo  : VLDQPseudo<IIC_VLD2dup>;
 870 def VLD2DUPd16Pseudo : VLDQPseudo<IIC_VLD2dup>;
 871 def VLD2DUPd32Pseudo : VLDQPseudo<IIC_VLD2dup>;
 872
 873 // ...with double-spaced registers (not used for codegen):
 874 def VLD2DUPd8Q  : VLD2DUP<{0,0,1,?}, "8">;
 875 def VLD2DUPd16Q : VLD2DUP<{0,1,1,?}, "16">;
 876 def VLD2DUPd32Q : VLD2DUP<{1,0,1,?}, "32">;
 877
 878 // ...with address register writeback:
 879 class VLD2DUPWB<bits<4> op7_4, string Dt>
 880   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 881           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2dupu,
 882           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 883   let Inst{4} = Rn{4};
 884 }
 885
 886 def VLD2DUPd8_UPD  : VLD2DUPWB<{0,0,0,0}, "8">;
 887 def VLD2DUPd16_UPD : VLD2DUPWB<{0,1,0,?}, "16">;
 888 def VLD2DUPd32_UPD : VLD2DUPWB<{1,0,0,?}, "32">;
 889
 890 def VLD2DUPd8Q_UPD  : VLD2DUPWB<{0,0,1,0}, "8">;
 891 def VLD2DUPd16Q_UPD : VLD2DUPWB<{0,1,1,?}, "16">;
 892 def VLD2DUPd32Q_UPD : VLD2DUPWB<{1,0,1,?}, "32">;
 893
 894 def VLD2DUPd8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2dupu>;
 895 def VLD2DUPd16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
 896 def VLD2DUPd32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
 897
 898 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 899 class VLD3DUP<bits<4> op7_4, string Dt>
 900   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 901           (ins addrmode6:$Rn), IIC_VLD3dup,
 902           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
 903   let Rm = 0b1111;
 904   let Inst{4} = Rn{4};
 905 }
 906
 907 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
 908 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
 909 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
 910
 911 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
 912 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
 913 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
 914
 915 // ...with double-spaced registers (not used for codegen):
 916 def VLD3DUPd8T  : VLD3DUP<{0,0,1,?}, "8">;
 917 def VLD3DUPd16T : VLD3DUP<{0,1,1,?}, "16">;
 918 def VLD3DUPd32T : VLD3DUP<{1,0,1,?}, "32">;
 919
 920 // ...with address register writeback:
 921 class VLD3DUPWB<bits<4> op7_4, string Dt>
 922   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 923           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3dupu,
 924           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
 925           "$Rn.addr = $wb", []> {
 926   let Inst{4} = Rn{4};
 927 }
 928
 929 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
 930 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
 931 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
 932
 933 def VLD3DUPd8T_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
 934 def VLD3DUPd16T_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
 935 def VLD3DUPd32T_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
 936
 937 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
 938 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
 939 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
 940
 941 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 942 //   FIXME: Not yet implemented.
 943 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 944
 945 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
 946
 947 // Classes for VST* pseudo-instructions with multi-register operands.
 948 // These are expanded to real instructions after register allocation.
 949 class VSTQPseudo<InstrItinClass itin>
 950   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
 951 class VSTQWBPseudo<InstrItinClass itin>
 952   : PseudoNLdSt<(outs GPR:$wb),
 953                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
 954                 "$addr.addr = $wb">;
 955 class VSTQQPseudo<InstrItinClass itin>
 956   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
 957 class VSTQQWBPseudo<InstrItinClass itin>
 958   : PseudoNLdSt<(outs GPR:$wb),
 959                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
 960                 "$addr.addr = $wb">;
 961 class VSTQQQQWBPseudo<InstrItinClass itin>
 962   : PseudoNLdSt<(outs GPR:$wb),
 963                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 964                 "$addr.addr = $wb">;
 965
 966 //   VST1     : Vector Store (multiple single elements)
 967 class VST1D<bits<4> op7_4, string Dt>
 968   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, DPR:$Vd),
 969           IIC_VST1, "vst1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 970   let Rm = 0b1111;
 971   let Inst{4} = Rn{4};
 972 }
 973 class VST1Q<bits<4> op7_4, string Dt>
 974   : NLdSt<0,0b00,0b1010,op7_4, (outs),
 975           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2), IIC_VST1x2,
 976           "vst1", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
 977   let Rm = 0b1111;
 978   let Inst{5-4} = Rn{5-4};
 979 }
 980
 981 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
 982 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
 983 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
 984 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
 985
 986 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
 987 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
 988 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
 989 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
 990
 991 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
 992 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
 993 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
 994 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
 995
 996 // ...with address register writeback:
 997 class VST1DWB<bits<4> op7_4, string Dt>
 998   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
 999           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd), IIC_VST1u,
1000           "vst1", Dt, "\\{$Vd\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1001   let Inst{4} = Rn{4};
1002 }
1003 class VST1QWB<bits<4> op7_4, string Dt>
1004   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
1005           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1006           IIC_VST1x2u, "vst1", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1007           "$Rn.addr = $wb", []> {
1008   let Inst{5-4} = Rn{5-4};
1009 }
1010
1011 def VST1d8_UPD  : VST1DWB<{0,0,0,?}, "8">;
1012 def VST1d16_UPD : VST1DWB<{0,1,0,?}, "16">;
1013 def VST1d32_UPD : VST1DWB<{1,0,0,?}, "32">;
1014 def VST1d64_UPD : VST1DWB<{1,1,0,?}, "64">;
1015
1016 def VST1q8_UPD  : VST1QWB<{0,0,?,?}, "8">;
1017 def VST1q16_UPD : VST1QWB<{0,1,?,?}, "16">;
1018 def VST1q32_UPD : VST1QWB<{1,0,?,?}, "32">;
1019 def VST1q64_UPD : VST1QWB<{1,1,?,?}, "64">;
1020
1021 def VST1q8Pseudo_UPD  : VSTQWBPseudo<IIC_VST1x2u>;
1022 def VST1q16Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1023 def VST1q32Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1024 def VST1q64Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1025
1026 // ...with 3 registers (some of these are only for the disassembler):
1027 class VST1D3<bits<4> op7_4, string Dt>
1028   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1029           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3),
1030           IIC_VST1x3, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1031   let Rm = 0b1111;
1032   let Inst{4} = Rn{4};
1033 }
1034 class VST1D3WB<bits<4> op7_4, string Dt>
1035   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
1036           (ins addrmode6:$Rn, am6offset:$Rm,
1037            DPR:$Vd, DPR:$src2, DPR:$src3),
1038           IIC_VST1x3u, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1039           "$Rn.addr = $wb", []> {
1040   let Inst{4} = Rn{4};
1041 }
1042
1043 def VST1d8T      : VST1D3<{0,0,0,?}, "8">;
1044 def VST1d16T     : VST1D3<{0,1,0,?}, "16">;
1045 def VST1d32T     : VST1D3<{1,0,0,?}, "32">;
1046 def VST1d64T     : VST1D3<{1,1,0,?}, "64">;
1047
1048 def VST1d8T_UPD  : VST1D3WB<{0,0,0,?}, "8">;
1049 def VST1d16T_UPD : VST1D3WB<{0,1,0,?}, "16">;
1050 def VST1d32T_UPD : VST1D3WB<{1,0,0,?}, "32">;
1051 def VST1d64T_UPD : VST1D3WB<{1,1,0,?}, "64">;
1052
1053 def VST1d64TPseudo     : VSTQQPseudo<IIC_VST1x3>;
1054 def VST1d64TPseudo_UPD : VSTQQWBPseudo<IIC_VST1x3u>;
1055
1056 // ...with 4 registers (some of these are only for the disassembler):
1057 class VST1D4<bits<4> op7_4, string Dt>
1058   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1059           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1060           IIC_VST1x4, "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn", "",
1061           []> {
1062   let Rm = 0b1111;
1063   let Inst{5-4} = Rn{5-4};
1064 }
1065 class VST1D4WB<bits<4> op7_4, string Dt>
1066   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
1067           (ins addrmode6:$Rn, am6offset:$Rm,
1068            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST1x4u,
1069           "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1070           "$Rn.addr = $wb", []> {
1071   let Inst{5-4} = Rn{5-4};
1072 }
1073
1074 def VST1d8Q      : VST1D4<{0,0,?,?}, "8">;
1075 def VST1d16Q     : VST1D4<{0,1,?,?}, "16">;
1076 def VST1d32Q     : VST1D4<{1,0,?,?}, "32">;
1077 def VST1d64Q     : VST1D4<{1,1,?,?}, "64">;
1078
1079 def VST1d8Q_UPD  : VST1D4WB<{0,0,?,?}, "8">;
1080 def VST1d16Q_UPD : VST1D4WB<{0,1,?,?}, "16">;
1081 def VST1d32Q_UPD : VST1D4WB<{1,0,?,?}, "32">;
1082 def VST1d64Q_UPD : VST1D4WB<{1,1,?,?}, "64">;
1083
1084 def VST1d64QPseudo     : VSTQQPseudo<IIC_VST1x4>;
1085 def VST1d64QPseudo_UPD : VSTQQWBPseudo<IIC_VST1x4u>;
1086
1087 //   VST2     : Vector Store (multiple 2-element structures)
1088 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
1089   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1090           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2),
1091           IIC_VST2, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
1092   let Rm = 0b1111;
1093   let Inst{5-4} = Rn{5-4};
1094 }
1095 class VST2Q<bits<4> op7_4, string Dt>
1096   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
1097           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1098           IIC_VST2x2, "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1099           "", []> {
1100   let Rm = 0b1111;
1101   let Inst{5-4} = Rn{5-4};
1102 }
1103
1104 def  VST2d8   : VST2D<0b1000, {0,0,?,?}, "8">;
1105 def  VST2d16  : VST2D<0b1000, {0,1,?,?}, "16">;
1106 def  VST2d32  : VST2D<0b1000, {1,0,?,?}, "32">;
1107
1108 def  VST2q8   : VST2Q<{0,0,?,?}, "8">;
1109 def  VST2q16  : VST2Q<{0,1,?,?}, "16">;
1110 def  VST2q32  : VST2Q<{1,0,?,?}, "32">;
1111
1112 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
1113 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
1114 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
1115
1116 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1117 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1118 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1119
1120 // ...with address register writeback:
1121 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1122   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1123           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1124           IIC_VST2u, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1125           "$Rn.addr = $wb", []> {
1126   let Inst{5-4} = Rn{5-4};
1127 }
1128 class VST2QWB<bits<4> op7_4, string Dt>
1129   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1130           (ins addrmode6:$Rn, am6offset:$Rm,
1131            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST2x2u,
1132           "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1133           "$Rn.addr = $wb", []> {
1134   let Inst{5-4} = Rn{5-4};
1135 }
1136
1137 def VST2d8_UPD  : VST2DWB<0b1000, {0,0,?,?}, "8">;
1138 def VST2d16_UPD : VST2DWB<0b1000, {0,1,?,?}, "16">;
1139 def VST2d32_UPD : VST2DWB<0b1000, {1,0,?,?}, "32">;
1140
1141 def VST2q8_UPD  : VST2QWB<{0,0,?,?}, "8">;
1142 def VST2q16_UPD : VST2QWB<{0,1,?,?}, "16">;
1143 def VST2q32_UPD : VST2QWB<{1,0,?,?}, "32">;
1144
1145 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
1146 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1147 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1148
1149 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
1150 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1151 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1152
1153 // ...with double-spaced registers (for disassembly only):
1154 def VST2b8      : VST2D<0b1001, {0,0,?,?}, "8">;
1155 def VST2b16     : VST2D<0b1001, {0,1,?,?}, "16">;
1156 def VST2b32     : VST2D<0b1001, {1,0,?,?}, "32">;
1157 def VST2b8_UPD  : VST2DWB<0b1001, {0,0,?,?}, "8">;
1158 def VST2b16_UPD : VST2DWB<0b1001, {0,1,?,?}, "16">;
1159 def VST2b32_UPD : VST2DWB<0b1001, {1,0,?,?}, "32">;
1160
1161 //   VST3     : Vector Store (multiple 3-element structures)
1162 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1163   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1164           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1165           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1166   let Rm = 0b1111;
1167   let Inst{4} = Rn{4};
1168 }
1169
1170 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1171 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1172 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1173
1174 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1175 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1176 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1177
1178 // ...with address register writeback:
1179 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1180   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1181           (ins addrmode6:$Rn, am6offset:$Rm,
1182            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1183           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1184           "$Rn.addr = $wb", []> {
1185   let Inst{4} = Rn{4};
1186 }
1187
1188 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1189 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1190 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1191
1192 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1193 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1194 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1195
1196 // ...with double-spaced registers (non-updating versions for disassembly only):
1197 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1198 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1199 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1200 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1201 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1202 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1203
1204 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1205 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1206 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1207
1208 // ...alternate versions to be allocated odd register numbers:
1209 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1210 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1211 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1212
1213 //   VST4     : Vector Store (multiple 4-element structures)
1214 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1215   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1216           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1217           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1218           "", []> {
1219   let Rm = 0b1111;
1220   let Inst{5-4} = Rn{5-4};
1221 }
1222
1223 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1224 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1225 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1226
1227 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1228 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1229 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1230
1231 // ...with address register writeback:
1232 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1233   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1234           (ins addrmode6:$Rn, am6offset:$Rm,
1235            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1236            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1237           "$Rn.addr = $wb", []> {
1238   let Inst{5-4} = Rn{5-4};
1239 }
1240
1241 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1242 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1243 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1244
1245 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1246 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1247 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1248
1249 // ...with double-spaced registers (non-updating versions for disassembly only):
1250 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1251 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1252 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1253 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1254 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1255 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1256
1257 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1258 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1259 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1260
1261 // ...alternate versions to be allocated odd register numbers:
1262 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1263 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1264 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1265
1266 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1267
1268 // Classes for VST*LN pseudo-instructions with multi-register operands.
1269 // These are expanded to real instructions after register allocation.
1270 class VSTQLNPseudo<InstrItinClass itin>
1271   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1272                 itin, "">;
1273 class VSTQLNWBPseudo<InstrItinClass itin>
1274   : PseudoNLdSt<(outs GPR:$wb),
1275                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1276                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1277 class VSTQQLNPseudo<InstrItinClass itin>
1278   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1279                 itin, "">;
1280 class VSTQQLNWBPseudo<InstrItinClass itin>
1281   : PseudoNLdSt<(outs GPR:$wb),
1282                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1283                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1284 class VSTQQQQLNPseudo<InstrItinClass itin>
1285   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1286                 itin, "">;
1287 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1288   : PseudoNLdSt<(outs GPR:$wb),
1289                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1290                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1291
1292 //   VST1LN   : Vector Store (single element from one lane)
1293 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1294              PatFrag StoreOp, SDNode ExtractOp>
1295   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1296           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1297           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1298           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6:$Rn)]> {
1299   let Rm = 0b1111;
1300 }
1301 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1302   : VSTQLNPseudo<IIC_VST1ln> {
1303   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1304                           addrmode6:$addr)];
1305 }
1306
1307 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1308                        NEONvgetlaneu> {
1309   let Inst{7-5} = lane{2-0};
1310 }
1311 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1312                        NEONvgetlaneu> {
1313   let Inst{7-6} = lane{1-0};
1314   let Inst{4}   = Rn{5};
1315 }
1316 def VST1LNd32 : VST1LN<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt> {
1317   let Inst{7}   = lane{0};
1318   let Inst{5-4} = Rn{5-4};
1319 }
1320
1321 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1322 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1323 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1324
1325 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1326
1327 // ...with address register writeback:
1328 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1329   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1330           (ins addrmode6:$Rn, am6offset:$Rm,
1331            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1332           "\\{$Vd[$lane]\\}, $Rn$Rm",
1333           "$Rn.addr = $wb", []>;
1334
1335 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8"> {
1336   let Inst{7-5} = lane{2-0};
1337 }
1338 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16"> {
1339   let Inst{7-6} = lane{1-0};
1340   let Inst{4}   = Rn{5};
1341 }
1342 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32"> {
1343   let Inst{7}   = lane{0};
1344   let Inst{5-4} = Rn{5-4};
1345 }
1346
1347 def VST1LNq8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST1lnu>;
1348 def VST1LNq16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST1lnu>;
1349 def VST1LNq32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST1lnu>;
1350
1351 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1352 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1353   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1354           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1355           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1356           "", []> {
1357   let Rm = 0b1111;
1358   let Inst{4}   = Rn{4};
1359 }
1360
1361 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1362   let Inst{7-5} = lane{2-0};
1363 }
1364 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1365   let Inst{7-6} = lane{1-0};
1366 }
1367 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1368   let Inst{7}   = lane{0};
1369 }
1370
1371 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1372 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1373 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1374
1375 // ...with double-spaced registers:
1376 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1377   let Inst{7-6} = lane{1-0};
1378   let Inst{4}   = Rn{4};
1379 }
1380 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1381   let Inst{7}   = lane{0};
1382   let Inst{4}   = Rn{4};
1383 }
1384
1385 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1386 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1387
1388 // ...with address register writeback:
1389 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1390   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1391           (ins addrmode6:$addr, am6offset:$offset,
1392            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1393           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
1394           "$addr.addr = $wb", []> {
1395   let Inst{4}   = Rn{4};
1396 }
1397
1398 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1399   let Inst{7-5} = lane{2-0};
1400 }
1401 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1402   let Inst{7-6} = lane{1-0};
1403 }
1404 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1405   let Inst{7}   = lane{0};
1406 }
1407
1408 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1409 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1410 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1411
1412 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
1413   let Inst{7-6} = lane{1-0};
1414 }
1415 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
1416   let Inst{7}   = lane{0};
1417 }
1418
1419 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1420 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1421
1422 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1423 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1424   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1425           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
1426            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1427           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
1428   let Rm = 0b1111;
1429 }
1430
1431 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
1432   let Inst{7-5} = lane{2-0};
1433 }
1434 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
1435   let Inst{7-6} = lane{1-0};
1436 }
1437 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
1438   let Inst{7}   = lane{0};
1439 }
1440
1441 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1442 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1443 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1444
1445 // ...with double-spaced registers:
1446 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
1447   let Inst{7-6} = lane{1-0};
1448 }
1449 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
1450   let Inst{7}   = lane{0};
1451 }
1452
1453 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1454 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1455
1456 // ...with address register writeback:
1457 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1458   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1459           (ins addrmode6:$Rn, am6offset:$Rm,
1460            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1461           IIC_VST3lnu, "vst3", Dt,
1462           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
1463           "$Rn.addr = $wb", []>;
1464
1465 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
1466   let Inst{7-5} = lane{2-0};
1467 }
1468 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
1469   let Inst{7-6} = lane{1-0};
1470 }
1471 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
1472   let Inst{7}   = lane{0};
1473 }
1474
1475 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1476 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1477 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1478
1479 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
1480   let Inst{7-6} = lane{1-0};
1481 }
1482 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
1483   let Inst{7}   = lane{0};
1484 }
1485
1486 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1487 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1488
1489 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1490 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1491   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1492           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
1493            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1494           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
1495           "", []> {
1496   let Rm = 0b1111;
1497   let Inst{4} = Rn{4};
1498 }
1499
1500 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
1501   let Inst{7-5} = lane{2-0};
1502 }
1503 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
1504   let Inst{7-6} = lane{1-0};
1505 }
1506 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
1507   let Inst{7}   = lane{0};
1508   let Inst{5} = Rn{5};
1509 }
1510
1511 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1512 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1513 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1514
1515 // ...with double-spaced registers:
1516 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
1517   let Inst{7-6} = lane{1-0};
1518 }
1519 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
1520   let Inst{7}   = lane{0};
1521   let Inst{5} = Rn{5};
1522 }
1523
1524 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1525 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1526
1527 // ...with address register writeback:
1528 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1529   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1530           (ins addrmode6:$Rn, am6offset:$Rm,
1531            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1532           IIC_VST4lnu, "vst4", Dt,
1533   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
1534           "$Rn.addr = $wb", []> {
1535   let Inst{4} = Rn{4};
1536 }
1537
1538 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
1539   let Inst{7-5} = lane{2-0};
1540 }
1541 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
1542   let Inst{7-6} = lane{1-0};
1543 }
1544 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
1545   let Inst{7}   = lane{0};
1546   let Inst{5} = Rn{5};
1547 }
1548
1549 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
1550 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1551 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1552
1553 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
1554   let Inst{7-6} = lane{1-0};
1555 }
1556 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
1557   let Inst{7}   = lane{0};
1558   let Inst{5} = Rn{5};
1559 }
1560
1561 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1562 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1563
1564 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1565
1566
1567 //===----------------------------------------------------------------------===//
1568 // NEON pattern fragments
1569 //===----------------------------------------------------------------------===//
1570
1571 // Extract D sub-registers of Q registers.
1572 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
1573   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1574   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
1575 }]>;
1576 def DSubReg_i16_reg : SDNodeXForm<imm, [{
1577   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1578   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
1579 }]>;
1580 def DSubReg_i32_reg : SDNodeXForm<imm, [{
1581   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1582   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
1583 }]>;
1584 def DSubReg_f64_reg : SDNodeXForm<imm, [{
1585   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1586   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
1587 }]>;
1588
1589 // Extract S sub-registers of Q/D registers.
1590 def SSubReg_f32_reg : SDNodeXForm<imm, [{
1591   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
1592   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
1593 }]>;
1594
1595 // Translate lane numbers from Q registers to D subregs.
1596 def SubReg_i8_lane  : SDNodeXForm<imm, [{
1597   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
1598 }]>;
1599 def SubReg_i16_lane : SDNodeXForm<imm, [{
1600   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
1601 }]>;
1602 def SubReg_i32_lane : SDNodeXForm<imm, [{
1603   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
1604 }]>;
1605
1606 //===----------------------------------------------------------------------===//
1607 // Instruction Classes
1608 //===----------------------------------------------------------------------===//
1609
1610 // Basic 2-register operations: single-, double- and quad-register.
1611 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1612            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1613            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1614   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1615         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
1616         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
1617 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1618            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1619            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1620   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1621         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt,"$dst, $src", "",
1622         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
1623 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1624            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1625            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1626   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1627         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt,"$dst, $src", "",
1628         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
1629
1630 // Basic 2-register intrinsics, both double- and quad-register.
1631 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1632               bits<2> op17_16, bits<5> op11_7, bit op4,
1633               InstrItinClass itin, string OpcodeStr, string Dt,
1634               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1635   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1636         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1637         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1638 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1639               bits<2> op17_16, bits<5> op11_7, bit op4,
1640               InstrItinClass itin, string OpcodeStr, string Dt,
1641               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1642   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1643         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1644         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1645
1646 // Narrow 2-register operations.
1647 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1648            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1649            InstrItinClass itin, string OpcodeStr, string Dt,
1650            ValueType TyD, ValueType TyQ, SDNode OpNode>
1651   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1652         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1653         [(set DPR:$dst, (TyD (OpNode (TyQ QPR:$src))))]>;
1654
1655 // Narrow 2-register intrinsics.
1656 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1657               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1658               InstrItinClass itin, string OpcodeStr, string Dt,
1659               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
1660   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1661         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1662         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
1663
1664 // Long 2-register operations (currently only used for VMOVL).
1665 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1666            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1667            InstrItinClass itin, string OpcodeStr, string Dt,
1668            ValueType TyQ, ValueType TyD, SDNode OpNode>
1669   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
1670         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1671         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src))))]>;
1672
1673 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
1674 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
1675   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
1676         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
1677         OpcodeStr, Dt, "$dst1, $dst2",
1678         "$src1 = $dst1, $src2 = $dst2", []>;
1679 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
1680                   InstrItinClass itin, string OpcodeStr, string Dt>
1681   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
1682         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
1683         "$src1 = $dst1, $src2 = $dst2", []>;
1684
1685 // Basic 3-register operations: single-, double- and quad-register.
1686 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1687            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1688            SDNode OpNode, bit Commutable>
1689   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1690         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm,
1691         IIC_VBIND, OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
1692   let isCommutable = Commutable;
1693 }
1694
1695 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1696            InstrItinClass itin, string OpcodeStr, string Dt,
1697            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1698   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1699         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1700         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1701         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1702   let isCommutable = Commutable;
1703 }
1704 // Same as N3VD but no data type.
1705 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1706            InstrItinClass itin, string OpcodeStr,
1707            ValueType ResTy, ValueType OpTy,
1708            SDNode OpNode, bit Commutable>
1709   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
1710          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1711          OpcodeStr, "$Vd, $Vn, $Vm", "",
1712          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
1713   let isCommutable = Commutable;
1714 }
1715
1716 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
1717              InstrItinClass itin, string OpcodeStr, string Dt,
1718              ValueType Ty, SDNode ShOp>
1719   : N3V<0, 1, op21_20, op11_8, 1, 0,
1720         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1721         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1722         [(set (Ty DPR:$dst),
1723               (Ty (ShOp (Ty DPR:$src1),
1724                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2),imm:$lane)))))]> {
1725   let isCommutable = 0;
1726 }
1727 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
1728                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1729   : N3V<0, 1, op21_20, op11_8, 1, 0,
1730         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1731         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1732         [(set (Ty DPR:$dst),
1733               (Ty (ShOp (Ty DPR:$src1),
1734                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1735   let isCommutable = 0;
1736 }
1737
1738 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1739            InstrItinClass itin, string OpcodeStr, string Dt,
1740            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1741   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1742         (outs QPR:$Qd), (ins QPR:$Qn, QPR:$Qm), N3RegFrm, itin,
1743         OpcodeStr, Dt, "$Qd, $Qn, $Qm", "",
1744         [(set QPR:$Qd, (ResTy (OpNode (OpTy QPR:$Qn), (OpTy QPR:$Qm))))]> {
1745   let isCommutable = Commutable;
1746 }
1747 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1748            InstrItinClass itin, string OpcodeStr,
1749            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1750   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
1751          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
1752          OpcodeStr, "$dst, $src1, $src2", "",
1753          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
1754   let isCommutable = Commutable;
1755 }
1756 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
1757              InstrItinClass itin, string OpcodeStr, string Dt,
1758              ValueType ResTy, ValueType OpTy, SDNode ShOp>
1759   : N3V<1, 1, op21_20, op11_8, 1, 0,
1760         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1761         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1762         [(set (ResTy QPR:$dst),
1763               (ResTy (ShOp (ResTy QPR:$src1),
1764                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1765                                                 imm:$lane)))))]> {
1766   let isCommutable = 0;
1767 }
1768 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1769                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1770   : N3V<1, 1, op21_20, op11_8, 1, 0,
1771         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1772         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1773         [(set (ResTy QPR:$dst),
1774               (ResTy (ShOp (ResTy QPR:$src1),
1775                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1776                                                 imm:$lane)))))]> {
1777   let isCommutable = 0;
1778 }
1779
1780 // Basic 3-register intrinsics, both double- and quad-register.
1781 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1782               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1783               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1784   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1785         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
1786         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1787         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1788   let isCommutable = Commutable;
1789 }
1790 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1791                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1792   : N3V<0, 1, op21_20, op11_8, 1, 0,
1793         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1794         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1795         [(set (Ty DPR:$dst),
1796               (Ty (IntOp (Ty DPR:$src1),
1797                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
1798                                            imm:$lane)))))]> {
1799   let isCommutable = 0;
1800 }
1801 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1802                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1803   : N3V<0, 1, op21_20, op11_8, 1, 0,
1804         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1805         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1806         [(set (Ty DPR:$dst),
1807               (Ty (IntOp (Ty DPR:$src1),
1808                          (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1809   let isCommutable = 0;
1810 }
1811 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1812               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1813               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1814   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1815         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
1816         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1817         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
1818   let isCommutable = 0;
1819 }
1820
1821 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1822               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1823               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1824   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1825         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
1826         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1827         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
1828   let isCommutable = Commutable;
1829 }
1830 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1831                 string OpcodeStr, string Dt,
1832                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1833   : N3V<1, 1, op21_20, op11_8, 1, 0,
1834         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1835         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1836         [(set (ResTy QPR:$dst),
1837               (ResTy (IntOp (ResTy QPR:$src1),
1838                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1839                                                  imm:$lane)))))]> {
1840   let isCommutable = 0;
1841 }
1842 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1843                   string OpcodeStr, string Dt,
1844                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1845   : N3V<1, 1, op21_20, op11_8, 1, 0,
1846         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1847         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1848         [(set (ResTy QPR:$dst),
1849               (ResTy (IntOp (ResTy QPR:$src1),
1850                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1851                                                  imm:$lane)))))]> {
1852   let isCommutable = 0;
1853 }
1854 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1855               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1856               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1857   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1858         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
1859         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1860         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
1861   let isCommutable = 0;
1862 }
1863
1864 // Multiply-Add/Sub operations: single-, double- and quad-register.
1865 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1866                 InstrItinClass itin, string OpcodeStr, string Dt,
1867                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1868   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1869         (outs DPR_VFP2:$dst),
1870         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), N3RegFrm, itin,
1871         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
1872
1873 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1874                 InstrItinClass itin, string OpcodeStr, string Dt,
1875                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1876   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1877         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1878         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1879         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1880                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
1881
1882 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1883                   string OpcodeStr, string Dt,
1884                   ValueType Ty, SDNode MulOp, SDNode ShOp>
1885   : N3V<0, 1, op21_20, op11_8, 1, 0,
1886         (outs DPR:$dst),
1887         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1888         NVMulSLFrm, itin,
1889         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1890         [(set (Ty DPR:$dst),
1891               (Ty (ShOp (Ty DPR:$src1),
1892                         (Ty (MulOp DPR:$src2,
1893                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
1894                                                      imm:$lane)))))))]>;
1895 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1896                     string OpcodeStr, string Dt,
1897                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1898   : N3V<0, 1, op21_20, op11_8, 1, 0,
1899         (outs DPR:$Vd),
1900         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1901         NVMulSLFrm, itin,
1902         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
1903         [(set (Ty DPR:$Vd),
1904               (Ty (ShOp (Ty DPR:$src1),
1905                         (Ty (MulOp DPR:$Vn,
1906                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
1907                                                      imm:$lane)))))))]>;
1908
1909 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1910                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1911                 SDNode MulOp, SDNode OpNode>
1912   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1913         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1914         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1915         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1916                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
1917 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1918                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1919                   SDNode MulOp, SDNode ShOp>
1920   : N3V<1, 1, op21_20, op11_8, 1, 0,
1921         (outs QPR:$dst),
1922         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1923         NVMulSLFrm, itin,
1924         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1925         [(set (ResTy QPR:$dst),
1926               (ResTy (ShOp (ResTy QPR:$src1),
1927                            (ResTy (MulOp QPR:$src2,
1928                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1929                                                         imm:$lane)))))))]>;
1930 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1931                     string OpcodeStr, string Dt,
1932                     ValueType ResTy, ValueType OpTy,
1933                     SDNode MulOp, SDNode ShOp>
1934   : N3V<1, 1, op21_20, op11_8, 1, 0,
1935         (outs QPR:$dst),
1936         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1937         NVMulSLFrm, itin,
1938         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1939         [(set (ResTy QPR:$dst),
1940               (ResTy (ShOp (ResTy QPR:$src1),
1941                            (ResTy (MulOp QPR:$src2,
1942                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1943                                                         imm:$lane)))))))]>;
1944
1945 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
1946 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1947                 InstrItinClass itin, string OpcodeStr, string Dt,
1948                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1949   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1950         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1951         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1952         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1953                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
1954 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1955                 InstrItinClass itin, string OpcodeStr, string Dt,
1956                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1957   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1958         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1959         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1960         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1961                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
1962
1963 // Neon 3-argument intrinsics, both double- and quad-register.
1964 // The destination register is also used as the first source operand register.
1965 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1966                InstrItinClass itin, string OpcodeStr, string Dt,
1967                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1968   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1969         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1970         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1971         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1972                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1973 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1974                InstrItinClass itin, string OpcodeStr, string Dt,
1975                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1976   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1977         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1978         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1979         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1980                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1981
1982 // Long Multiply-Add/Sub operations.
1983 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1984                 InstrItinClass itin, string OpcodeStr, string Dt,
1985                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1986   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1987         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1988         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1989         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
1990                                 (TyQ (MulOp (TyD DPR:$Vn),
1991                                             (TyD DPR:$Vm)))))]>;
1992 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1993                   InstrItinClass itin, string OpcodeStr, string Dt,
1994                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1995   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1996         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1997         NVMulSLFrm, itin,
1998         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1999         [(set QPR:$dst,
2000           (OpNode (TyQ QPR:$src1),
2001                   (TyQ (MulOp (TyD DPR:$src2),
2002                               (TyD (NEONvduplane (TyD DPR_VFP2:$src3),
2003                                                  imm:$lane))))))]>;
2004 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2005                     InstrItinClass itin, string OpcodeStr, string Dt,
2006                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2007   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
2008         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
2009         NVMulSLFrm, itin,
2010         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
2011         [(set QPR:$dst,
2012           (OpNode (TyQ QPR:$src1),
2013                   (TyQ (MulOp (TyD DPR:$src2),
2014                               (TyD (NEONvduplane (TyD DPR_8:$src3),
2015                                                  imm:$lane))))))]>;
2016
2017 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2018 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2019                    InstrItinClass itin, string OpcodeStr, string Dt,
2020                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2021                    SDNode OpNode>
2022   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2023         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2024         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2025         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2026                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2027                                                         (TyD DPR:$Vm)))))))]>;
2028
2029 // Neon Long 3-argument intrinsic.  The destination register is
2030 // a quad-register and is also used as the first source operand register.
2031 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2032                InstrItinClass itin, string OpcodeStr, string Dt,
2033                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2034   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2035         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2036         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2037         [(set QPR:$Vd,
2038           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2039 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2040                  string OpcodeStr, string Dt,
2041                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2042   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2043         (outs QPR:$dst),
2044         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
2045         NVMulSLFrm, itin,
2046         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
2047         [(set (ResTy QPR:$dst),
2048               (ResTy (IntOp (ResTy QPR:$src1),
2049                             (OpTy DPR:$src2),
2050                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
2051                                                 imm:$lane)))))]>;
2052 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2053                    InstrItinClass itin, string OpcodeStr, string Dt,
2054                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2055   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2056         (outs QPR:$dst),
2057         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
2058         NVMulSLFrm, itin,
2059         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
2060         [(set (ResTy QPR:$dst),
2061               (ResTy (IntOp (ResTy QPR:$src1),
2062                             (OpTy DPR:$src2),
2063                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
2064                                                 imm:$lane)))))]>;
2065
2066 // Narrowing 3-register intrinsics.
2067 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2068               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2069               Intrinsic IntOp, bit Commutable>
2070   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2071         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINi4D,
2072         OpcodeStr, Dt, "$dst, $src1, $src2", "",
2073         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
2074   let isCommutable = Commutable;
2075 }
2076
2077 // Long 3-register operations.
2078 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2079            InstrItinClass itin, string OpcodeStr, string Dt,
2080            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2081   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2082         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
2083         OpcodeStr, Dt, "$dst, $src1, $src2", "",
2084         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src1), (TyD DPR:$src2))))]> {
2085   let isCommutable = Commutable;
2086 }
2087 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2088              InstrItinClass itin, string OpcodeStr, string Dt,
2089              ValueType TyQ, ValueType TyD, SDNode OpNode>
2090   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2091         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
2092         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
2093         [(set QPR:$dst,
2094           (TyQ (OpNode (TyD DPR:$src1),
2095                        (TyD (NEONvduplane (TyD DPR_VFP2:$src2),imm:$lane)))))]>;
2096 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2097                InstrItinClass itin, string OpcodeStr, string Dt,
2098                ValueType TyQ, ValueType TyD, SDNode OpNode>
2099   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2100         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
2101         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
2102         [(set QPR:$dst,
2103           (TyQ (OpNode (TyD DPR:$src1),
2104                        (TyD (NEONvduplane (TyD DPR_8:$src2), imm:$lane)))))]>;
2105
2106 // Long 3-register operations with explicitly extended operands.
2107 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2108               InstrItinClass itin, string OpcodeStr, string Dt,
2109               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2110               bit Commutable>
2111   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2112         (outs QPR:$Qd), (ins DPR:$Dn, DPR:$Dm), N3RegFrm, itin,
2113         OpcodeStr, Dt, "$Qd, $Dn, $Dm", "",
2114         [(set QPR:$Qd, (OpNode (TyQ (ExtOp (TyD DPR:$Dn))),
2115                                 (TyQ (ExtOp (TyD DPR:$Dm)))))]> {
2116   let isCommutable = Commutable;
2117 }
2118
2119 // Long 3-register intrinsics with explicit extend (VABDL).
2120 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2121                  InstrItinClass itin, string OpcodeStr, string Dt,
2122                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2123                  bit Commutable>
2124   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2125         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
2126         OpcodeStr, Dt, "$dst, $src1, $src2", "",
2127         [(set QPR:$dst, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$src1),
2128                                                 (TyD DPR:$src2))))))]> {
2129   let isCommutable = Commutable;
2130 }
2131
2132 // Long 3-register intrinsics.
2133 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2134               InstrItinClass itin, string OpcodeStr, string Dt,
2135               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
2136   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2137         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
2138         OpcodeStr, Dt, "$dst, $src1, $src2", "",
2139         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
2140   let isCommutable = Commutable;
2141 }
2142 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2143                 string OpcodeStr, string Dt,
2144                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2145   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2146         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
2147         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
2148         [(set (ResTy QPR:$dst),
2149               (ResTy (IntOp (OpTy DPR:$src1),
2150                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
2151                                                 imm:$lane)))))]>;
2152 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2153                   InstrItinClass itin, string OpcodeStr, string Dt,
2154                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2155   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2156         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
2157         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
2158         [(set (ResTy QPR:$dst),
2159               (ResTy (IntOp (OpTy DPR:$src1),
2160                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
2161                                                 imm:$lane)))))]>;
2162
2163 // Wide 3-register operations.
2164 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2165            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2166            SDNode OpNode, SDNode ExtOp, bit Commutable>
2167   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2168         (outs QPR:$Qd), (ins QPR:$Qn, DPR:$Dm), N3RegFrm, IIC_VSUBiD,
2169         OpcodeStr, Dt, "$Qd, $Qn, $Dm", "",
2170         [(set QPR:$Qd, (OpNode (TyQ QPR:$Qn),
2171                                 (TyQ (ExtOp (TyD DPR:$Dm)))))]> {
2172   let isCommutable = Commutable;
2173 }
2174
2175 // Pairwise long 2-register intrinsics, both double- and quad-register.
2176 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2177                 bits<2> op17_16, bits<5> op11_7, bit op4,
2178                 string OpcodeStr, string Dt,
2179                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2180   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
2181         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2182         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
2183 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2184                 bits<2> op17_16, bits<5> op11_7, bit op4,
2185                 string OpcodeStr, string Dt,
2186                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2187   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
2188         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2189         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
2190
2191 // Pairwise long 2-register accumulate intrinsics,
2192 // both double- and quad-register.
2193 // The destination register is also used as the first source operand register.
2194 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2195                  bits<2> op17_16, bits<5> op11_7, bit op4,
2196                  string OpcodeStr, string Dt,
2197                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2198   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2199         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2200         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2201         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2202 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2203                  bits<2> op17_16, bits<5> op11_7, bit op4,
2204                  string OpcodeStr, string Dt,
2205                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2206   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2207         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2208         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2209         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2210
2211 // Shift by immediate,
2212 // both double- and quad-register.
2213 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2214              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2215              ValueType Ty, SDNode OpNode>
2216   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2217            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), f, itin,
2218            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2219            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
2220 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2221              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2222              ValueType Ty, SDNode OpNode>
2223   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2224            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), f, itin,
2225            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2226            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
2227
2228 // Long shift by immediate.
2229 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2230              string OpcodeStr, string Dt,
2231              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2232   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2233            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), N2RegVShLFrm,
2234            IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2235            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
2236                                           (i32 imm:$SIMM))))]>;
2237
2238 // Narrow shift by immediate.
2239 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2240              InstrItinClass itin, string OpcodeStr, string Dt,
2241              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2242   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2243            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), N2RegVShRFrm, itin,
2244            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2245            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
2246                                           (i32 imm:$SIMM))))]>;
2247
2248 // Shift right by immediate and accumulate,
2249 // both double- and quad-register.
2250 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2251                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2252   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2253            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2254            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2255            [(set DPR:$Vd, (Ty (add DPR:$src1,
2256                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2257 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2258                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2259   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2260            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2261            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2262            [(set QPR:$Vd, (Ty (add QPR:$src1,
2263                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2264
2265 // Shift by immediate and insert,
2266 // both double- and quad-register.
2267 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2268                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
2269   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2270            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiD,
2271            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2272            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2273 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2274                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
2275   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2276            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiQ,
2277            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2278            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2279
2280 // Convert, with fractional bits immediate,
2281 // both double- and quad-register.
2282 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2283               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2284               Intrinsic IntOp>
2285   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2286            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2287            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2288            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2289 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2290               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2291               Intrinsic IntOp>
2292   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2293            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2294            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2295            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2296
2297 //===----------------------------------------------------------------------===//
2298 // Multiclasses
2299 //===----------------------------------------------------------------------===//
2300
2301 // Abbreviations used in multiclass suffixes:
2302 //   Q = quarter int (8 bit) elements
2303 //   H = half int (16 bit) elements
2304 //   S = single int (32 bit) elements
2305 //   D = double int (64 bit) elements
2306
2307 // Neon 2-register vector operations -- for disassembly only.
2308
2309 // First with only element sizes of 8, 16 and 32 bits:
2310 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2311                        bits<5> op11_7, bit op4, string opc, string Dt,
2312                        string asm, SDNode OpNode> {
2313   // 64-bit vector types.
2314   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2315                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2316                   opc, !strconcat(Dt, "8"), asm, "",
2317                   [(set DPR:$dst, (v8i8 (OpNode (v8i8 DPR:$src))))]>;
2318   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2319                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2320                   opc, !strconcat(Dt, "16"), asm, "",
2321                   [(set DPR:$dst, (v4i16 (OpNode (v4i16 DPR:$src))))]>;
2322   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2323                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2324                   opc, !strconcat(Dt, "32"), asm, "",
2325                   [(set DPR:$dst, (v2i32 (OpNode (v2i32 DPR:$src))))]>;
2326   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2327                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2328                   opc, "f32", asm, "",
2329                   [(set DPR:$dst, (v2f32 (OpNode (v2f32 DPR:$src))))]> {
2330     let Inst{10} = 1; // overwrite F = 1
2331   }
2332
2333   // 128-bit vector types.
2334   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2335                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2336                   opc, !strconcat(Dt, "8"), asm, "",
2337                   [(set QPR:$dst, (v16i8 (OpNode (v16i8 QPR:$src))))]>;
2338   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2339                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2340                   opc, !strconcat(Dt, "16"), asm, "",
2341                   [(set QPR:$dst, (v8i16 (OpNode (v8i16 QPR:$src))))]>;
2342   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2343                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2344                   opc, !strconcat(Dt, "32"), asm, "",
2345                   [(set QPR:$dst, (v4i32 (OpNode (v4i32 QPR:$src))))]>;
2346   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2347                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2348                   opc, "f32", asm, "",
2349                   [(set QPR:$dst, (v4f32 (OpNode (v4f32 QPR:$src))))]> {
2350     let Inst{10} = 1; // overwrite F = 1
2351   }
2352 }
2353
2354 // Neon 3-register vector operations.
2355
2356 // First with only element sizes of 8, 16 and 32 bits:
2357 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2358                    InstrItinClass itinD16, InstrItinClass itinD32,
2359                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2360                    string OpcodeStr, string Dt,
2361                    SDNode OpNode, bit Commutable = 0> {
2362   // 64-bit vector types.
2363   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2364                    OpcodeStr, !strconcat(Dt, "8"),
2365                    v8i8, v8i8, OpNode, Commutable>;
2366   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2367                    OpcodeStr, !strconcat(Dt, "16"),
2368                    v4i16, v4i16, OpNode, Commutable>;
2369   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2370                    OpcodeStr, !strconcat(Dt, "32"),
2371                    v2i32, v2i32, OpNode, Commutable>;
2372
2373   // 128-bit vector types.
2374   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2375                    OpcodeStr, !strconcat(Dt, "8"),
2376                    v16i8, v16i8, OpNode, Commutable>;
2377   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2378                    OpcodeStr, !strconcat(Dt, "16"),
2379                    v8i16, v8i16, OpNode, Commutable>;
2380   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2381                    OpcodeStr, !strconcat(Dt, "32"),
2382                    v4i32, v4i32, OpNode, Commutable>;
2383 }
2384
2385 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
2386   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2387                        v4i16, ShOp>;
2388   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
2389                      v2i32, ShOp>;
2390   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2391                        v8i16, v4i16, ShOp>;
2392   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
2393                      v4i32, v2i32, ShOp>;
2394 }
2395
2396 // ....then also with element size 64 bits:
2397 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2398                     InstrItinClass itinD, InstrItinClass itinQ,
2399                     string OpcodeStr, string Dt,
2400                     SDNode OpNode, bit Commutable = 0>
2401   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
2402             OpcodeStr, Dt, OpNode, Commutable> {
2403   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
2404                    OpcodeStr, !strconcat(Dt, "64"),
2405                    v1i64, v1i64, OpNode, Commutable>;
2406   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
2407                    OpcodeStr, !strconcat(Dt, "64"),
2408                    v2i64, v2i64, OpNode, Commutable>;
2409 }
2410
2411
2412 // Neon Narrowing 2-register vector operations,
2413 //   source operand element sizes of 16, 32 and 64 bits:
2414 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2415                     bits<5> op11_7, bit op6, bit op4,
2416                     InstrItinClass itin, string OpcodeStr, string Dt,
2417                     SDNode OpNode> {
2418   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2419                    itin, OpcodeStr, !strconcat(Dt, "16"),
2420                    v8i8, v8i16, OpNode>;
2421   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2422                    itin, OpcodeStr, !strconcat(Dt, "32"),
2423                    v4i16, v4i32, OpNode>;
2424   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2425                    itin, OpcodeStr, !strconcat(Dt, "64"),
2426                    v2i32, v2i64, OpNode>;
2427 }
2428
2429 // Neon Narrowing 2-register vector intrinsics,
2430 //   source operand element sizes of 16, 32 and 64 bits:
2431 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2432                        bits<5> op11_7, bit op6, bit op4,
2433                        InstrItinClass itin, string OpcodeStr, string Dt,
2434                        Intrinsic IntOp> {
2435   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2436                       itin, OpcodeStr, !strconcat(Dt, "16"),
2437                       v8i8, v8i16, IntOp>;
2438   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2439                       itin, OpcodeStr, !strconcat(Dt, "32"),
2440                       v4i16, v4i32, IntOp>;
2441   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2442                       itin, OpcodeStr, !strconcat(Dt, "64"),
2443                       v2i32, v2i64, IntOp>;
2444 }
2445
2446
2447 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2448 //   source operand element sizes of 16, 32 and 64 bits:
2449 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2450                     string OpcodeStr, string Dt, SDNode OpNode> {
2451   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2452                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2453   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2454                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2455   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2456                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2457 }
2458
2459
2460 // Neon 3-register vector intrinsics.
2461
2462 // First with only element sizes of 16 and 32 bits:
2463 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2464                      InstrItinClass itinD16, InstrItinClass itinD32,
2465                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2466                      string OpcodeStr, string Dt,
2467                      Intrinsic IntOp, bit Commutable = 0> {
2468   // 64-bit vector types.
2469   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2470                       OpcodeStr, !strconcat(Dt, "16"),
2471                       v4i16, v4i16, IntOp, Commutable>;
2472   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2473                       OpcodeStr, !strconcat(Dt, "32"),
2474                       v2i32, v2i32, IntOp, Commutable>;
2475
2476   // 128-bit vector types.
2477   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2478                       OpcodeStr, !strconcat(Dt, "16"),
2479                       v8i16, v8i16, IntOp, Commutable>;
2480   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2481                       OpcodeStr, !strconcat(Dt, "32"),
2482                       v4i32, v4i32, IntOp, Commutable>;
2483 }
2484 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2485                      InstrItinClass itinD16, InstrItinClass itinD32,
2486                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2487                      string OpcodeStr, string Dt,
2488                      Intrinsic IntOp> {
2489   // 64-bit vector types.
2490   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2491                       OpcodeStr, !strconcat(Dt, "16"),
2492                       v4i16, v4i16, IntOp>;
2493   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2494                       OpcodeStr, !strconcat(Dt, "32"),
2495                       v2i32, v2i32, IntOp>;
2496
2497   // 128-bit vector types.
2498   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2499                       OpcodeStr, !strconcat(Dt, "16"),
2500                       v8i16, v8i16, IntOp>;
2501   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2502                       OpcodeStr, !strconcat(Dt, "32"),
2503                       v4i32, v4i32, IntOp>;
2504 }
2505
2506 multiclass N3VIntSL_HS<bits<4> op11_8,
2507                        InstrItinClass itinD16, InstrItinClass itinD32,
2508                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2509                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2510   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2511                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2512   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2513                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2514   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2515                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2516   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2517                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2518 }
2519
2520 // ....then also with element size of 8 bits:
2521 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2522                       InstrItinClass itinD16, InstrItinClass itinD32,
2523                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2524                       string OpcodeStr, string Dt,
2525                       Intrinsic IntOp, bit Commutable = 0>
2526   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2527               OpcodeStr, Dt, IntOp, Commutable> {
2528   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
2529                       OpcodeStr, !strconcat(Dt, "8"),
2530                       v8i8, v8i8, IntOp, Commutable>;
2531   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2532                       OpcodeStr, !strconcat(Dt, "8"),
2533                       v16i8, v16i8, IntOp, Commutable>;
2534 }
2535 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2536                       InstrItinClass itinD16, InstrItinClass itinD32,
2537                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2538                       string OpcodeStr, string Dt,
2539                       Intrinsic IntOp>
2540   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2541               OpcodeStr, Dt, IntOp> {
2542   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
2543                       OpcodeStr, !strconcat(Dt, "8"),
2544                       v8i8, v8i8, IntOp>;
2545   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2546                       OpcodeStr, !strconcat(Dt, "8"),
2547                       v16i8, v16i8, IntOp>;
2548 }
2549
2550
2551 // ....then also with element size of 64 bits:
2552 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2553                        InstrItinClass itinD16, InstrItinClass itinD32,
2554                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2555                        string OpcodeStr, string Dt,
2556                        Intrinsic IntOp, bit Commutable = 0>
2557   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2558                OpcodeStr, Dt, IntOp, Commutable> {
2559   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
2560                       OpcodeStr, !strconcat(Dt, "64"),
2561                       v1i64, v1i64, IntOp, Commutable>;
2562   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2563                       OpcodeStr, !strconcat(Dt, "64"),
2564                       v2i64, v2i64, IntOp, Commutable>;
2565 }
2566 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2567                        InstrItinClass itinD16, InstrItinClass itinD32,
2568                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2569                        string OpcodeStr, string Dt,
2570                        Intrinsic IntOp>
2571   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2572                OpcodeStr, Dt, IntOp> {
2573   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
2574                       OpcodeStr, !strconcat(Dt, "64"),
2575                       v1i64, v1i64, IntOp>;
2576   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2577                       OpcodeStr, !strconcat(Dt, "64"),
2578                       v2i64, v2i64, IntOp>;
2579 }
2580
2581 // Neon Narrowing 3-register vector intrinsics,
2582 //   source operand element sizes of 16, 32 and 64 bits:
2583 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2584                        string OpcodeStr, string Dt,
2585                        Intrinsic IntOp, bit Commutable = 0> {
2586   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
2587                       OpcodeStr, !strconcat(Dt, "16"),
2588                       v8i8, v8i16, IntOp, Commutable>;
2589   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
2590                       OpcodeStr, !strconcat(Dt, "32"),
2591                       v4i16, v4i32, IntOp, Commutable>;
2592   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
2593                       OpcodeStr, !strconcat(Dt, "64"),
2594                       v2i32, v2i64, IntOp, Commutable>;
2595 }
2596
2597
2598 // Neon Long 3-register vector operations.
2599
2600 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2601                     InstrItinClass itin16, InstrItinClass itin32,
2602                     string OpcodeStr, string Dt,
2603                     SDNode OpNode, bit Commutable = 0> {
2604   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
2605                    OpcodeStr, !strconcat(Dt, "8"),
2606                    v8i16, v8i8, OpNode, Commutable>;
2607   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
2608                    OpcodeStr, !strconcat(Dt, "16"),
2609                    v4i32, v4i16, OpNode, Commutable>;
2610   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
2611                    OpcodeStr, !strconcat(Dt, "32"),
2612                    v2i64, v2i32, OpNode, Commutable>;
2613 }
2614
2615 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
2616                      InstrItinClass itin, string OpcodeStr, string Dt,
2617                      SDNode OpNode> {
2618   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
2619                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2620   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
2621                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2622 }
2623
2624 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2625                        InstrItinClass itin16, InstrItinClass itin32,
2626                        string OpcodeStr, string Dt,
2627                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2628   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
2629                       OpcodeStr, !strconcat(Dt, "8"),
2630                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
2631   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
2632                       OpcodeStr, !strconcat(Dt, "16"),
2633                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
2634   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
2635                       OpcodeStr, !strconcat(Dt, "32"),
2636                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
2637 }
2638
2639 // Neon Long 3-register vector intrinsics.
2640
2641 // First with only element sizes of 16 and 32 bits:
2642 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2643                       InstrItinClass itin16, InstrItinClass itin32,
2644                       string OpcodeStr, string Dt,
2645                       Intrinsic IntOp, bit Commutable = 0> {
2646   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
2647                       OpcodeStr, !strconcat(Dt, "16"),
2648                       v4i32, v4i16, IntOp, Commutable>;
2649   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
2650                       OpcodeStr, !strconcat(Dt, "32"),
2651                       v2i64, v2i32, IntOp, Commutable>;
2652 }
2653
2654 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
2655                         InstrItinClass itin, string OpcodeStr, string Dt,
2656                         Intrinsic IntOp> {
2657   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
2658                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2659   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
2660                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2661 }
2662
2663 // ....then also with element size of 8 bits:
2664 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2665                        InstrItinClass itin16, InstrItinClass itin32,
2666                        string OpcodeStr, string Dt,
2667                        Intrinsic IntOp, bit Commutable = 0>
2668   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
2669                IntOp, Commutable> {
2670   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
2671                       OpcodeStr, !strconcat(Dt, "8"),
2672                       v8i16, v8i8, IntOp, Commutable>;
2673 }
2674
2675 // ....with explicit extend (VABDL).
2676 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2677                        InstrItinClass itin, string OpcodeStr, string Dt,
2678                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
2679   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
2680                          OpcodeStr, !strconcat(Dt, "8"),
2681                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
2682   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
2683                          OpcodeStr, !strconcat(Dt, "16"),
2684                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
2685   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
2686                          OpcodeStr, !strconcat(Dt, "32"),
2687                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
2688 }
2689
2690
2691 // Neon Wide 3-register vector intrinsics,
2692 //   source operand element sizes of 8, 16 and 32 bits:
2693 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2694                     string OpcodeStr, string Dt,
2695                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2696   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
2697                    OpcodeStr, !strconcat(Dt, "8"),
2698                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
2699   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
2700                    OpcodeStr, !strconcat(Dt, "16"),
2701                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
2702   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
2703                    OpcodeStr, !strconcat(Dt, "32"),
2704                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
2705 }
2706
2707
2708 // Neon Multiply-Op vector operations,
2709 //   element sizes of 8, 16 and 32 bits:
2710 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2711                         InstrItinClass itinD16, InstrItinClass itinD32,
2712                         InstrItinClass itinQ16, InstrItinClass itinQ32,
2713                         string OpcodeStr, string Dt, SDNode OpNode> {
2714   // 64-bit vector types.
2715   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
2716                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
2717   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
2718                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
2719   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
2720                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
2721
2722   // 128-bit vector types.
2723   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
2724                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
2725   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
2726                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
2727   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
2728                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
2729 }
2730
2731 multiclass N3VMulOpSL_HS<bits<4> op11_8,
2732                          InstrItinClass itinD16, InstrItinClass itinD32,
2733                          InstrItinClass itinQ16, InstrItinClass itinQ32,
2734                          string OpcodeStr, string Dt, SDNode ShOp> {
2735   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
2736                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
2737   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
2738                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
2739   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
2740                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
2741                             mul, ShOp>;
2742   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
2743                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
2744                           mul, ShOp>;
2745 }
2746
2747 // Neon Intrinsic-Op vector operations,
2748 //   element sizes of 8, 16 and 32 bits:
2749 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2750                         InstrItinClass itinD, InstrItinClass itinQ,
2751                         string OpcodeStr, string Dt, Intrinsic IntOp,
2752                         SDNode OpNode> {
2753   // 64-bit vector types.
2754   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
2755                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
2756   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
2757                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
2758   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
2759                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
2760
2761   // 128-bit vector types.
2762   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
2763                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
2764   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
2765                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
2766   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
2767                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
2768 }
2769
2770 // Neon 3-argument intrinsics,
2771 //   element sizes of 8, 16 and 32 bits:
2772 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2773                        InstrItinClass itinD, InstrItinClass itinQ,
2774                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2775   // 64-bit vector types.
2776   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
2777                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2778   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
2779                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
2780   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
2781                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
2782
2783   // 128-bit vector types.
2784   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
2785                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
2786   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
2787                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
2788   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
2789                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
2790 }
2791
2792
2793 // Neon Long Multiply-Op vector operations,
2794 //   element sizes of 8, 16 and 32 bits:
2795 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2796                          InstrItinClass itin16, InstrItinClass itin32,
2797                          string OpcodeStr, string Dt, SDNode MulOp,
2798                          SDNode OpNode> {
2799   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
2800                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
2801   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
2802                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
2803   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
2804                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2805 }
2806
2807 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
2808                           string Dt, SDNode MulOp, SDNode OpNode> {
2809   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
2810                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
2811   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
2812                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2813 }
2814
2815
2816 // Neon Long 3-argument intrinsics.
2817
2818 // First with only element sizes of 16 and 32 bits:
2819 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2820                        InstrItinClass itin16, InstrItinClass itin32,
2821                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2822   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
2823                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2824   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
2825                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2826 }
2827
2828 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
2829                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2830   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
2831                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
2832   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
2833                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2834 }
2835
2836 // ....then also with element size of 8 bits:
2837 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2838                         InstrItinClass itin16, InstrItinClass itin32,
2839                         string OpcodeStr, string Dt, Intrinsic IntOp>
2840   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
2841   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
2842                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
2843 }
2844
2845 // ....with explicit extend (VABAL).
2846 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2847                             InstrItinClass itin, string OpcodeStr, string Dt,
2848                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
2849   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
2850                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
2851                            IntOp, ExtOp, OpNode>;
2852   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
2853                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
2854                            IntOp, ExtOp, OpNode>;
2855   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
2856                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
2857                            IntOp, ExtOp, OpNode>;
2858 }
2859
2860
2861 // Neon 2-register vector intrinsics,
2862 //   element sizes of 8, 16 and 32 bits:
2863 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2864                       bits<5> op11_7, bit op4,
2865                       InstrItinClass itinD, InstrItinClass itinQ,
2866                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2867   // 64-bit vector types.
2868   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2869                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2870   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2871                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2872   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2873                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2874
2875   // 128-bit vector types.
2876   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2877                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2878   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2879                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2880   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2881                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2882 }
2883
2884
2885 // Neon Pairwise long 2-register intrinsics,
2886 //   element sizes of 8, 16 and 32 bits:
2887 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2888                         bits<5> op11_7, bit op4,
2889                         string OpcodeStr, string Dt, Intrinsic IntOp> {
2890   // 64-bit vector types.
2891   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2892                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2893   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2894                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2895   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2896                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2897
2898   // 128-bit vector types.
2899   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2900                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2901   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2902                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2903   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2904                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2905 }
2906
2907
2908 // Neon Pairwise long 2-register accumulate intrinsics,
2909 //   element sizes of 8, 16 and 32 bits:
2910 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2911                          bits<5> op11_7, bit op4,
2912                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2913   // 64-bit vector types.
2914   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2915                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2916   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2917                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2918   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2919                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2920
2921   // 128-bit vector types.
2922   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2923                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2924   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2925                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2926   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2927                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2928 }
2929
2930
2931 // Neon 2-register vector shift by immediate,
2932 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2933 //   element sizes of 8, 16, 32 and 64 bits:
2934 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2935                      InstrItinClass itin, string OpcodeStr, string Dt,
2936                      SDNode OpNode, Format f> {
2937   // 64-bit vector types.
2938   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2939                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
2940     let Inst{21-19} = 0b001; // imm6 = 001xxx
2941   }
2942   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2943                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
2944     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2945   }
2946   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2947                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
2948     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2949   }
2950   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
2951                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
2952                              // imm6 = xxxxxx
2953
2954   // 128-bit vector types.
2955   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2956                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
2957     let Inst{21-19} = 0b001; // imm6 = 001xxx
2958   }
2959   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2960                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
2961     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2962   }
2963   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2964                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
2965     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2966   }
2967   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
2968                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
2969                              // imm6 = xxxxxx
2970 }
2971
2972 // Neon Shift-Accumulate vector operations,
2973 //   element sizes of 8, 16, 32 and 64 bits:
2974 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2975                          string OpcodeStr, string Dt, SDNode ShOp> {
2976   // 64-bit vector types.
2977   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
2978                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
2979     let Inst{21-19} = 0b001; // imm6 = 001xxx
2980   }
2981   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2982                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
2983     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2984   }
2985   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2986                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
2987     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2988   }
2989   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
2990                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
2991                              // imm6 = xxxxxx
2992
2993   // 128-bit vector types.
2994   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2995                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
2996     let Inst{21-19} = 0b001; // imm6 = 001xxx
2997   }
2998   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2999                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3000     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3001   }
3002   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
3003                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3004     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3005   }
3006   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
3007                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3008                              // imm6 = xxxxxx
3009 }
3010
3011
3012 // Neon Shift-Insert vector operations,
3013 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3014 //   element sizes of 8, 16, 32 and 64 bits:
3015 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3016                          string OpcodeStr, SDNode ShOp,
3017                          Format f> {
3018   // 64-bit vector types.
3019   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
3020                         f, OpcodeStr, "8", v8i8, ShOp> {
3021     let Inst{21-19} = 0b001; // imm6 = 001xxx
3022   }
3023   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
3024                         f, OpcodeStr, "16", v4i16, ShOp> {
3025     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3026   }
3027   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
3028                         f, OpcodeStr, "32", v2i32, ShOp> {
3029     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3030   }
3031   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
3032                         f, OpcodeStr, "64", v1i64, ShOp>;
3033                              // imm6 = xxxxxx
3034
3035   // 128-bit vector types.
3036   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
3037                         f, OpcodeStr, "8", v16i8, ShOp> {
3038     let Inst{21-19} = 0b001; // imm6 = 001xxx
3039   }
3040   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
3041                         f, OpcodeStr, "16", v8i16, ShOp> {
3042     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3043   }
3044   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
3045                         f, OpcodeStr, "32", v4i32, ShOp> {
3046     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3047   }
3048   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
3049                         f, OpcodeStr, "64", v2i64, ShOp>;
3050                              // imm6 = xxxxxx
3051 }
3052
3053 // Neon Shift Long operations,
3054 //   element sizes of 8, 16, 32 bits:
3055 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3056                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3057   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3058                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
3059     let Inst{21-19} = 0b001; // imm6 = 001xxx
3060   }
3061   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3062                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
3063     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3064   }
3065   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3066                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
3067     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3068   }
3069 }
3070
3071 // Neon Shift Narrow operations,
3072 //   element sizes of 16, 32, 64 bits:
3073 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3074                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3075                       SDNode OpNode> {
3076   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3077                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
3078     let Inst{21-19} = 0b001; // imm6 = 001xxx
3079   }
3080   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3081                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
3082     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3083   }
3084   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3085                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
3086     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3087   }
3088 }
3089
3090 //===----------------------------------------------------------------------===//
3091 // Instruction Definitions.
3092 //===----------------------------------------------------------------------===//
3093
3094 // Vector Add Operations.
3095
3096 //   VADD     : Vector Add (integer and floating-point)
3097 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3098                          add, 1>;
3099 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3100                      v2f32, v2f32, fadd, 1>;
3101 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3102                      v4f32, v4f32, fadd, 1>;
3103 //   VADDL    : Vector Add Long (Q = D + D)
3104 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3105                             "vaddl", "s", add, sext, 1>;
3106 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3107                             "vaddl", "u", add, zext, 1>;
3108 //   VADDW    : Vector Add Wide (Q = Q + D)
3109 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3110 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3111 //   VHADD    : Vector Halving Add
3112 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3113                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3114                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3115 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3116                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3117                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3118 //   VRHADD   : Vector Rounding Halving Add
3119 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3120                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3121                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3122 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3123                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3124                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3125 //   VQADD    : Vector Saturating Add
3126 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3127                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3128                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3129 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3130                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3131                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3132 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3133 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3134                             int_arm_neon_vaddhn, 1>;
3135 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3136 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3137                             int_arm_neon_vraddhn, 1>;
3138
3139 // Vector Multiply Operations.
3140
3141 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3142 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3143                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
3144 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
3145                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
3146 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
3147                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
3148 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
3149                      v2f32, v2f32, fmul, 1>;
3150 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
3151                      v4f32, v4f32, fmul, 1>;
3152 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
3153 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
3154 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
3155                        v2f32, fmul>;
3156
3157 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
3158                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
3159           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
3160                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
3161                                       (DSubReg_i16_reg imm:$lane))),
3162                               (SubReg_i16_lane imm:$lane)))>;
3163 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
3164                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
3165           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
3166                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
3167                                       (DSubReg_i32_reg imm:$lane))),
3168                               (SubReg_i32_lane imm:$lane)))>;
3169 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3170                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3171           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3172                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3173                                    (DSubReg_i32_reg imm:$lane))),
3174                            (SubReg_i32_lane imm:$lane)))>;
3175
3176 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3177 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3178                           IIC_VMULi16Q, IIC_VMULi32Q,
3179                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3180 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3181                             IIC_VMULi16Q, IIC_VMULi32Q,
3182                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3183 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3184                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3185                                                             imm:$lane)))),
3186           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3187                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3188                                          (DSubReg_i16_reg imm:$lane))),
3189                                  (SubReg_i16_lane imm:$lane)))>;
3190 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3191                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3192                                                             imm:$lane)))),
3193           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3194                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3195                                          (DSubReg_i32_reg imm:$lane))),
3196                                  (SubReg_i32_lane imm:$lane)))>;
3197
3198 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3199 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3200                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3201                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3202 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3203                               IIC_VMULi16Q, IIC_VMULi32Q,
3204                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3205 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3206                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3207                                                              imm:$lane)))),
3208           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3209                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3210                                           (DSubReg_i16_reg imm:$lane))),
3211                                   (SubReg_i16_lane imm:$lane)))>;
3212 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3213                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3214                                                              imm:$lane)))),
3215           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3216                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3217                                           (DSubReg_i32_reg imm:$lane))),
3218                                   (SubReg_i32_lane imm:$lane)))>;
3219
3220 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3221 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3222                          "vmull", "s", NEONvmulls, 1>;
3223 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3224                          "vmull", "u", NEONvmullu, 1>;
3225 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3226                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3227 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3228 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3229
3230 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3231 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3232                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3233 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3234                              "vqdmull", "s", int_arm_neon_vqdmull>;
3235
3236 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3237
3238 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3239 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3240                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3241 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3242                           v2f32, fmul, fadd>;
3243 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3244                           v4f32, fmul, fadd>;
3245 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3246                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3247 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3248                             v2f32, fmul, fadd>;
3249 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3250                             v4f32, v2f32, fmul, fadd>;
3251
3252 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3253                   (mul (v8i16 QPR:$src2),
3254                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3255           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3256                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3257                                       (DSubReg_i16_reg imm:$lane))),
3258                               (SubReg_i16_lane imm:$lane)))>;
3259
3260 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3261                   (mul (v4i32 QPR:$src2),
3262                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3263           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3264                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3265                                       (DSubReg_i32_reg imm:$lane))),
3266                               (SubReg_i32_lane imm:$lane)))>;
3267
3268 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
3269                   (fmul (v4f32 QPR:$src2),
3270                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3271           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3272                            (v4f32 QPR:$src2),
3273                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3274                                    (DSubReg_i32_reg imm:$lane))),
3275                            (SubReg_i32_lane imm:$lane)))>;
3276
3277 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3278 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3279                               "vmlal", "s", NEONvmulls, add>;
3280 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3281                               "vmlal", "u", NEONvmullu, add>;
3282
3283 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3284 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3285
3286 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3287 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3288                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3289 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3290
3291 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3292 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3293                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3294 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3295                           v2f32, fmul, fsub>;
3296 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3297                           v4f32, fmul, fsub>;
3298 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3299                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3300 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3301                             v2f32, fmul, fsub>;
3302 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3303                             v4f32, v2f32, fmul, fsub>;
3304
3305 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3306                   (mul (v8i16 QPR:$src2),
3307                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3308           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3309                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3310                                       (DSubReg_i16_reg imm:$lane))),
3311                               (SubReg_i16_lane imm:$lane)))>;
3312
3313 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3314                   (mul (v4i32 QPR:$src2),
3315                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3316           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3317                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3318                                       (DSubReg_i32_reg imm:$lane))),
3319                               (SubReg_i32_lane imm:$lane)))>;
3320
3321 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
3322                   (fmul (v4f32 QPR:$src2),
3323                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3324           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3325                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3326                                    (DSubReg_i32_reg imm:$lane))),
3327                            (SubReg_i32_lane imm:$lane)))>;
3328
3329 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3330 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3331                               "vmlsl", "s", NEONvmulls, sub>;
3332 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3333                               "vmlsl", "u", NEONvmullu, sub>;
3334
3335 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3336 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3337
3338 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3339 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3340                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3341 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3342
3343 // Vector Subtract Operations.
3344
3345 //   VSUB     : Vector Subtract (integer and floating-point)
3346 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3347                          "vsub", "i", sub, 0>;
3348 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3349                      v2f32, v2f32, fsub, 0>;
3350 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3351                      v4f32, v4f32, fsub, 0>;
3352 //   VSUBL    : Vector Subtract Long (Q = D - D)
3353 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3354                             "vsubl", "s", sub, sext, 0>;
3355 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3356                             "vsubl", "u", sub, zext, 0>;
3357 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3358 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3359 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3360 //   VHSUB    : Vector Halving Subtract
3361 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3362                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3363                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3364 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3365                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3366                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3367 //   VQSUB    : Vector Saturing Subtract
3368 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3369                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3370                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3371 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3372                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3373                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3374 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3375 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3376                             int_arm_neon_vsubhn, 0>;
3377 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3378 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3379                             int_arm_neon_vrsubhn, 0>;
3380
3381 // Vector Comparisons.
3382
3383 //   VCEQ     : Vector Compare Equal
3384 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3385                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3386 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3387                      NEONvceq, 1>;
3388 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
3389                      NEONvceq, 1>;
3390
3391 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
3392                             "$dst, $src, #0", NEONvceqz>;
3393
3394 //   VCGE     : Vector Compare Greater Than or Equal
3395 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3396                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
3397 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3398                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
3399 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
3400                      NEONvcge, 0>;
3401 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
3402                      NEONvcge, 0>;
3403
3404 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
3405                             "$dst, $src, #0", NEONvcgez>;
3406 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
3407                             "$dst, $src, #0", NEONvclez>;
3408
3409 //   VCGT     : Vector Compare Greater Than
3410 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3411                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
3412 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3413                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
3414 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
3415                      NEONvcgt, 0>;
3416 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
3417                      NEONvcgt, 0>;
3418
3419 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
3420                             "$dst, $src, #0", NEONvcgtz>;
3421 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
3422                             "$dst, $src, #0", NEONvcltz>;
3423
3424 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
3425 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
3426                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
3427 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
3428                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
3429 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
3430 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
3431                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
3432 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
3433                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
3434 //   VTST     : Vector Test Bits
3435 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
3436                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
3437
3438 // Vector Bitwise Operations.
3439
3440 def vnotd : PatFrag<(ops node:$in),
3441                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
3442 def vnotq : PatFrag<(ops node:$in),
3443                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
3444
3445
3446 //   VAND     : Vector Bitwise AND
3447 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
3448                       v2i32, v2i32, and, 1>;
3449 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
3450                       v4i32, v4i32, and, 1>;
3451
3452 //   VEOR     : Vector Bitwise Exclusive OR
3453 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
3454                       v2i32, v2i32, xor, 1>;
3455 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
3456                       v4i32, v4i32, xor, 1>;
3457
3458 //   VORR     : Vector Bitwise OR
3459 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3460                       v2i32, v2i32, or, 1>;
3461 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3462                       v4i32, v4i32, or, 1>;
3463
3464 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
3465                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3466                           IIC_VMOVImm,
3467                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3468                           [(set DPR:$Vd,
3469                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3470   let Inst{9} = SIMM{9};
3471 }
3472
3473 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
3474                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3475                           IIC_VMOVImm,
3476                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3477                           [(set DPR:$Vd,
3478                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3479   let Inst{10-9} = SIMM{10-9};
3480 }
3481
3482 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
3483                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3484                           IIC_VMOVImm,
3485                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3486                           [(set QPR:$Vd,
3487                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3488   let Inst{9} = SIMM{9};
3489 }
3490
3491 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
3492                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3493                           IIC_VMOVImm,
3494                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3495                           [(set QPR:$Vd,
3496                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3497   let Inst{10-9} = SIMM{10-9};
3498 }
3499
3500
3501 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
3502 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
3503                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
3504                      "vbic", "$dst, $src1, $src2", "",
3505                      [(set DPR:$dst, (v2i32 (and DPR:$src1,
3506                                                  (vnotd DPR:$src2))))]>;
3507 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
3508                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
3509                      "vbic", "$dst, $src1, $src2", "",
3510                      [(set QPR:$dst, (v4i32 (and QPR:$src1,
3511                                                  (vnotq QPR:$src2))))]>;
3512
3513 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
3514                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3515                           IIC_VMOVImm,
3516                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3517                           [(set DPR:$Vd,
3518                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3519   let Inst{9} = SIMM{9};
3520 }
3521
3522 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
3523                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3524                           IIC_VMOVImm,
3525                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3526                           [(set DPR:$Vd,
3527                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3528   let Inst{10-9} = SIMM{10-9};
3529 }
3530
3531 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
3532                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3533                           IIC_VMOVImm,
3534                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3535                           [(set QPR:$Vd,
3536                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3537   let Inst{9} = SIMM{9};
3538 }
3539
3540 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
3541                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3542                           IIC_VMOVImm,
3543                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3544                           [(set QPR:$Vd,
3545                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3546   let Inst{10-9} = SIMM{10-9};
3547 }
3548
3549 //   VORN     : Vector Bitwise OR NOT
3550 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
3551                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
3552                      "vorn", "$dst, $src1, $src2", "",
3553                      [(set DPR:$dst, (v2i32 (or DPR:$src1,
3554                                                 (vnotd DPR:$src2))))]>;
3555 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
3556                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
3557                      "vorn", "$dst, $src1, $src2", "",
3558                      [(set QPR:$dst, (v4i32 (or QPR:$src1,
3559                                                 (vnotq QPR:$src2))))]>;
3560
3561 //   VMVN     : Vector Bitwise NOT (Immediate)
3562
3563 let isReMaterializable = 1 in {
3564
3565 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$dst),
3566                          (ins nModImm:$SIMM), IIC_VMOVImm,
3567                          "vmvn", "i16", "$dst, $SIMM", "",
3568                          [(set DPR:$dst, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
3569   let Inst{9} = SIMM{9};
3570 }
3571
3572 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$dst),
3573                          (ins nModImm:$SIMM), IIC_VMOVImm,
3574                          "vmvn", "i16", "$dst, $SIMM", "",
3575                          [(set QPR:$dst, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
3576   let Inst{9} = SIMM{9};
3577 }
3578
3579 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$dst),
3580                          (ins nModImm:$SIMM), IIC_VMOVImm,
3581                          "vmvn", "i32", "$dst, $SIMM", "",
3582                          [(set DPR:$dst, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
3583   let Inst{11-8} = SIMM{11-8};
3584 }
3585
3586 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$dst),
3587                          (ins nModImm:$SIMM), IIC_VMOVImm,
3588                          "vmvn", "i32", "$dst, $SIMM", "",
3589                          [(set QPR:$dst, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
3590   let Inst{11-8} = SIMM{11-8};
3591 }
3592 }
3593
3594 //   VMVN     : Vector Bitwise NOT
3595 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
3596                      (outs DPR:$dst), (ins DPR:$src), IIC_VSUBiD,
3597                      "vmvn", "$dst, $src", "",
3598                      [(set DPR:$dst, (v2i32 (vnotd DPR:$src)))]>;
3599 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
3600                      (outs QPR:$dst), (ins QPR:$src), IIC_VSUBiD,
3601                      "vmvn", "$dst, $src", "",
3602                      [(set QPR:$dst, (v4i32 (vnotq QPR:$src)))]>;
3603 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
3604 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
3605
3606 //   VBSL     : Vector Bitwise Select
3607 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3608                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3609                      N3RegFrm, IIC_VCNTiD,
3610                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3611                      [(set DPR:$Vd,
3612                        (v2i32 (or (and DPR:$Vn, DPR:$src1),
3613                                   (and DPR:$Vm, (vnotd DPR:$src1)))))]>;
3614 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3615                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3616                      N3RegFrm, IIC_VCNTiQ,
3617                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3618                      [(set QPR:$Vd,
3619                        (v4i32 (or (and QPR:$Vn, QPR:$src1),
3620                                   (and QPR:$Vm, (vnotq QPR:$src1)))))]>;
3621
3622 //   VBIF     : Vector Bitwise Insert if False
3623 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
3624 // FIXME: This instruction's encoding MAY NOT BE correct.
3625 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
3626                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3627                      N3RegFrm, IIC_VBINiD,
3628                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3629                      [/* For disassembly only; pattern left blank */]>;
3630 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
3631                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3632                      N3RegFrm, IIC_VBINiQ,
3633                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3634                      [/* For disassembly only; pattern left blank */]>;
3635
3636 //   VBIT     : Vector Bitwise Insert if True
3637 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
3638 // FIXME: This instruction's encoding MAY NOT BE correct.
3639 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
3640                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3641                      N3RegFrm, IIC_VBINiD,
3642                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3643                      [/* For disassembly only; pattern left blank */]>;
3644 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
3645                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3646                      N3RegFrm, IIC_VBINiQ,
3647                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3648                      [/* For disassembly only; pattern left blank */]>;
3649
3650 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
3651 // for equivalent operations with different register constraints; it just
3652 // inserts copies.
3653
3654 // Vector Absolute Differences.
3655
3656 //   VABD     : Vector Absolute Difference
3657 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
3658                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3659                            "vabd", "s", int_arm_neon_vabds, 1>;
3660 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
3661                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3662                            "vabd", "u", int_arm_neon_vabdu, 1>;
3663 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
3664                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
3665 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
3666                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
3667
3668 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
3669 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
3670                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
3671 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
3672                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
3673
3674 //   VABA     : Vector Absolute Difference and Accumulate
3675 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3676                              "vaba", "s", int_arm_neon_vabds, add>;
3677 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3678                              "vaba", "u", int_arm_neon_vabdu, add>;
3679
3680 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
3681 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
3682                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
3683 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
3684                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
3685
3686 // Vector Maximum and Minimum.
3687
3688 //   VMAX     : Vector Maximum
3689 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
3690                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3691                            "vmax", "s", int_arm_neon_vmaxs, 1>;
3692 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
3693                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3694                            "vmax", "u", int_arm_neon_vmaxu, 1>;
3695 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
3696                         "vmax", "f32",
3697                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
3698 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3699                         "vmax", "f32",
3700                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
3701
3702 //   VMIN     : Vector Minimum
3703 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
3704                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3705                            "vmin", "s", int_arm_neon_vmins, 1>;
3706 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
3707                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3708                            "vmin", "u", int_arm_neon_vminu, 1>;
3709 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
3710                         "vmin", "f32",
3711                         v2f32, v2f32, int_arm_neon_vmins, 1>;
3712 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3713                         "vmin", "f32",
3714                         v4f32, v4f32, int_arm_neon_vmins, 1>;
3715
3716 // Vector Pairwise Operations.
3717
3718 //   VPADD    : Vector Pairwise Add
3719 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3720                         "vpadd", "i8",
3721                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
3722 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3723                         "vpadd", "i16",
3724                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
3725 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3726                         "vpadd", "i32",
3727                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
3728 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
3729                         IIC_VPBIND, "vpadd", "f32",
3730                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
3731
3732 //   VPADDL   : Vector Pairwise Add Long
3733 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
3734                              int_arm_neon_vpaddls>;
3735 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
3736                              int_arm_neon_vpaddlu>;
3737
3738 //   VPADAL   : Vector Pairwise Add and Accumulate Long
3739 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
3740                               int_arm_neon_vpadals>;
3741 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
3742                               int_arm_neon_vpadalu>;
3743
3744 //   VPMAX    : Vector Pairwise Maximum
3745 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3746                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
3747 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3748                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
3749 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3750                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
3751 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3752                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
3753 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3754                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
3755 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3756                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
3757 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
3758                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
3759
3760 //   VPMIN    : Vector Pairwise Minimum
3761 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3762                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
3763 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3764                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
3765 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3766                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
3767 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3768                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
3769 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3770                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
3771 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3772                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
3773 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
3774                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
3775
3776 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
3777
3778 //   VRECPE   : Vector Reciprocal Estimate
3779 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3780                         IIC_VUNAD, "vrecpe", "u32",
3781                         v2i32, v2i32, int_arm_neon_vrecpe>;
3782 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3783                         IIC_VUNAQ, "vrecpe", "u32",
3784                         v4i32, v4i32, int_arm_neon_vrecpe>;
3785 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3786                         IIC_VUNAD, "vrecpe", "f32",
3787                         v2f32, v2f32, int_arm_neon_vrecpe>;
3788 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3789                         IIC_VUNAQ, "vrecpe", "f32",
3790                         v4f32, v4f32, int_arm_neon_vrecpe>;
3791
3792 //   VRECPS   : Vector Reciprocal Step
3793 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3794                         IIC_VRECSD, "vrecps", "f32",
3795                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
3796 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3797                         IIC_VRECSQ, "vrecps", "f32",
3798                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
3799
3800 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
3801 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3802                          IIC_VUNAD, "vrsqrte", "u32",
3803                          v2i32, v2i32, int_arm_neon_vrsqrte>;
3804 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3805                          IIC_VUNAQ, "vrsqrte", "u32",
3806                          v4i32, v4i32, int_arm_neon_vrsqrte>;
3807 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3808                          IIC_VUNAD, "vrsqrte", "f32",
3809                          v2f32, v2f32, int_arm_neon_vrsqrte>;
3810 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3811                          IIC_VUNAQ, "vrsqrte", "f32",
3812                          v4f32, v4f32, int_arm_neon_vrsqrte>;
3813
3814 //   VRSQRTS  : Vector Reciprocal Square Root Step
3815 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3816                         IIC_VRECSD, "vrsqrts", "f32",
3817                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
3818 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3819                         IIC_VRECSQ, "vrsqrts", "f32",
3820                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
3821
3822 // Vector Shifts.
3823
3824 //   VSHL     : Vector Shift
3825 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
3826                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3827                             "vshl", "s", int_arm_neon_vshifts>;
3828 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
3829                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3830                             "vshl", "u", int_arm_neon_vshiftu>;
3831 //   VSHL     : Vector Shift Left (Immediate)
3832 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
3833                            N2RegVShLFrm>;
3834 //   VSHR     : Vector Shift Right (Immediate)
3835 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
3836                            N2RegVShRFrm>;
3837 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
3838                            N2RegVShRFrm>;
3839
3840 //   VSHLL    : Vector Shift Left Long
3841 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
3842 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
3843
3844 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
3845 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
3846                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
3847                 ValueType OpTy, SDNode OpNode>
3848   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
3849            ResTy, OpTy, OpNode> {
3850   let Inst{21-16} = op21_16;
3851 }
3852 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
3853                           v8i16, v8i8, NEONvshlli>;
3854 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
3855                           v4i32, v4i16, NEONvshlli>;
3856 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
3857                           v2i64, v2i32, NEONvshlli>;
3858
3859 //   VSHRN    : Vector Shift Right and Narrow
3860 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
3861                            NEONvshrn>;
3862
3863 //   VRSHL    : Vector Rounding Shift
3864 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
3865                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3866                             "vrshl", "s", int_arm_neon_vrshifts>;
3867 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
3868                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3869                             "vrshl", "u", int_arm_neon_vrshiftu>;
3870 //   VRSHR    : Vector Rounding Shift Right
3871 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
3872                            N2RegVShRFrm>;
3873 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
3874                            N2RegVShRFrm>;
3875
3876 //   VRSHRN   : Vector Rounding Shift Right and Narrow
3877 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
3878                            NEONvrshrn>;
3879
3880 //   VQSHL    : Vector Saturating Shift
3881 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
3882                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3883                             "vqshl", "s", int_arm_neon_vqshifts>;
3884 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
3885                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3886                             "vqshl", "u", int_arm_neon_vqshiftu>;
3887 //   VQSHL    : Vector Saturating Shift Left (Immediate)
3888 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
3889                            N2RegVShLFrm>;
3890 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
3891                            N2RegVShLFrm>;
3892 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
3893 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
3894                            N2RegVShLFrm>;
3895
3896 //   VQSHRN   : Vector Saturating Shift Right and Narrow
3897 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
3898                            NEONvqshrns>;
3899 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
3900                            NEONvqshrnu>;
3901
3902 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
3903 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
3904                            NEONvqshrnsu>;
3905
3906 //   VQRSHL   : Vector Saturating Rounding Shift
3907 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
3908                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3909                             "vqrshl", "s", int_arm_neon_vqrshifts>;
3910 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
3911                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3912                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
3913
3914 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
3915 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
3916                            NEONvqrshrns>;
3917 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
3918                            NEONvqrshrnu>;
3919
3920 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
3921 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
3922                            NEONvqrshrnsu>;
3923
3924 //   VSRA     : Vector Shift Right and Accumulate
3925 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
3926 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
3927 //   VRSRA    : Vector Rounding Shift Right and Accumulate
3928 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
3929 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
3930
3931 //   VSLI     : Vector Shift Left and Insert
3932 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
3933 //   VSRI     : Vector Shift Right and Insert
3934 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
3935
3936 // Vector Absolute and Saturating Absolute.
3937
3938 //   VABS     : Vector Absolute Value
3939 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
3940                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
3941                            int_arm_neon_vabs>;
3942 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3943                         IIC_VUNAD, "vabs", "f32",
3944                         v2f32, v2f32, int_arm_neon_vabs>;
3945 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3946                         IIC_VUNAQ, "vabs", "f32",
3947                         v4f32, v4f32, int_arm_neon_vabs>;
3948
3949 //   VQABS    : Vector Saturating Absolute Value
3950 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
3951                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
3952                            int_arm_neon_vqabs>;
3953
3954 // Vector Negate.
3955
3956 def vnegd  : PatFrag<(ops node:$in),
3957                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
3958 def vnegq  : PatFrag<(ops node:$in),
3959                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
3960
3961 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3962   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
3963         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
3964         [(set DPR:$dst, (Ty (vnegd DPR:$src)))]>;
3965 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3966   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
3967         IIC_VSHLiQ, OpcodeStr, Dt, "$dst, $src", "",
3968         [(set QPR:$dst, (Ty (vnegq QPR:$src)))]>;
3969
3970 //   VNEG     : Vector Negate (integer)
3971 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
3972 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
3973 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
3974 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
3975 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
3976 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
3977
3978 //   VNEG     : Vector Negate (floating-point)
3979 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3980                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
3981                     "vneg", "f32", "$dst, $src", "",
3982                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
3983 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
3984                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
3985                     "vneg", "f32", "$dst, $src", "",
3986                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
3987
3988 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
3989 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
3990 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
3991 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
3992 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
3993 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
3994
3995 //   VQNEG    : Vector Saturating Negate
3996 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
3997                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
3998                            int_arm_neon_vqneg>;
3999
4000 // Vector Bit Counting Operations.
4001
4002 //   VCLS     : Vector Count Leading Sign Bits
4003 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
4004                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
4005                            int_arm_neon_vcls>;
4006 //   VCLZ     : Vector Count Leading Zeros
4007 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
4008                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
4009                            int_arm_neon_vclz>;
4010 //   VCNT     : Vector Count One Bits
4011 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4012                         IIC_VCNTiD, "vcnt", "8",
4013                         v8i8, v8i8, int_arm_neon_vcnt>;
4014 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4015                         IIC_VCNTiQ, "vcnt", "8",
4016                         v16i8, v16i8, int_arm_neon_vcnt>;
4017
4018 // Vector Swap -- for disassembly only.
4019 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
4020                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
4021                      "vswp", "$dst, $src", "", []>;
4022 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
4023                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
4024                      "vswp", "$dst, $src", "", []>;
4025
4026 // Vector Move Operations.
4027
4028 //   VMOV     : Vector Move (Register)
4029
4030 let neverHasSideEffects = 1 in {
4031 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$Vd), (ins DPR:$Vm),
4032                      N3RegFrm, IIC_VMOV, "vmov", "$Vd, $Vm", "", []> {
4033   let Vn{4-0} = Vm{4-0};
4034 }
4035 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$Vd), (ins QPR:$Vm),
4036                      N3RegFrm, IIC_VMOV, "vmov", "$Vd, $Vm", "", []> {
4037   let Vn{4-0} = Vm{4-0};
4038 }
4039
4040 // Pseudo vector move instructions for QQ and QQQQ registers. This should
4041 // be expanded after register allocation is completed.
4042 def  VMOVQQ   : PseudoInst<(outs QQPR:$dst), (ins QQPR:$src),
4043                 NoItinerary, []>;
4044
4045 def  VMOVQQQQ : PseudoInst<(outs QQQQPR:$dst), (ins QQQQPR:$src),
4046                 NoItinerary, []>;
4047 } // neverHasSideEffects
4048
4049 //   VMOV     : Vector Move (Immediate)
4050
4051 let isReMaterializable = 1 in {
4052 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
4053                          (ins nModImm:$SIMM), IIC_VMOVImm,
4054                          "vmov", "i8", "$dst, $SIMM", "",
4055                          [(set DPR:$dst, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
4056 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
4057                          (ins nModImm:$SIMM), IIC_VMOVImm,
4058                          "vmov", "i8", "$dst, $SIMM", "",
4059                          [(set QPR:$dst, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
4060
4061 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$dst),
4062                          (ins nModImm:$SIMM), IIC_VMOVImm,
4063                          "vmov", "i16", "$dst, $SIMM", "",
4064                          [(set DPR:$dst, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
4065   let Inst{9} = SIMM{9};
4066 }
4067
4068 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$dst),
4069                          (ins nModImm:$SIMM), IIC_VMOVImm,
4070                          "vmov", "i16", "$dst, $SIMM", "",
4071                          [(set QPR:$dst, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
4072  let Inst{9} = SIMM{9};
4073 }
4074
4075 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$dst),
4076                          (ins nModImm:$SIMM), IIC_VMOVImm,
4077                          "vmov", "i32", "$dst, $SIMM", "",
4078                          [(set DPR:$dst, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
4079   let Inst{11-8} = SIMM{11-8};
4080 }
4081
4082 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$dst),
4083                          (ins nModImm:$SIMM), IIC_VMOVImm,
4084                          "vmov", "i32", "$dst, $SIMM", "",
4085                          [(set QPR:$dst, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
4086   let Inst{11-8} = SIMM{11-8};
4087 }
4088
4089 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
4090                          (ins nModImm:$SIMM), IIC_VMOVImm,
4091                          "vmov", "i64", "$dst, $SIMM", "",
4092                          [(set DPR:$dst, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
4093 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
4094                          (ins nModImm:$SIMM), IIC_VMOVImm,
4095                          "vmov", "i64", "$dst, $SIMM", "",
4096                          [(set QPR:$dst, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
4097 } // isReMaterializable
4098
4099 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
4100
4101 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
4102                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4103                           IIC_VMOVSI, "vmov", "s8", "$R, $V[$lane]",
4104                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
4105                                            imm:$lane))]> {
4106   let Inst{21}  = lane{2};
4107   let Inst{6-5} = lane{1-0};
4108 }
4109 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
4110                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4111                           IIC_VMOVSI, "vmov", "s16", "$R, $V[$lane]",
4112                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
4113                                            imm:$lane))]> {
4114   let Inst{21} = lane{1};
4115   let Inst{6}  = lane{0};
4116 }
4117 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
4118                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4119                           IIC_VMOVSI, "vmov", "u8", "$R, $V[$lane]",
4120                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
4121                                            imm:$lane))]> {
4122   let Inst{21}  = lane{2};
4123   let Inst{6-5} = lane{1-0};
4124 }
4125 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
4126                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4127                           IIC_VMOVSI, "vmov", "u16", "$R, $V[$lane]",
4128                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
4129                                            imm:$lane))]> {
4130   let Inst{21} = lane{1};
4131   let Inst{6}  = lane{0};
4132 }
4133 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
4134                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4135                           IIC_VMOVSI, "vmov", "32", "$R, $V[$lane]",
4136                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
4137                                            imm:$lane))]> {
4138   let Inst{21} = lane{0};
4139 }
4140 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
4141 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
4142           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4143                            (DSubReg_i8_reg imm:$lane))),
4144                      (SubReg_i8_lane imm:$lane))>;
4145 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
4146           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4147                              (DSubReg_i16_reg imm:$lane))),
4148                      (SubReg_i16_lane imm:$lane))>;
4149 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
4150           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4151                            (DSubReg_i8_reg imm:$lane))),
4152                      (SubReg_i8_lane imm:$lane))>;
4153 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
4154           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4155                              (DSubReg_i16_reg imm:$lane))),
4156                      (SubReg_i16_lane imm:$lane))>;
4157 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
4158           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
4159                              (DSubReg_i32_reg imm:$lane))),
4160                      (SubReg_i32_lane imm:$lane))>;
4161 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
4162           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
4163                           (SSubReg_f32_reg imm:$src2))>;
4164 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
4165           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
4166                           (SSubReg_f32_reg imm:$src2))>;
4167 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
4168 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4169 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
4170           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4171
4172
4173 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
4174
4175 let Constraints = "$src1 = $V" in {
4176 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
4177                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4178                           IIC_VMOVISL, "vmov", "8", "$V[$lane], $R",
4179                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
4180                                            GPR:$R, imm:$lane))]> {
4181   let Inst{21}  = lane{2};
4182   let Inst{6-5} = lane{1-0};
4183 }
4184 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
4185                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4186                           IIC_VMOVISL, "vmov", "16", "$V[$lane], $R",
4187                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
4188                                            GPR:$R, imm:$lane))]> {
4189   let Inst{21} = lane{1};
4190   let Inst{6}  = lane{0};
4191 }
4192 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
4193                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4194                           IIC_VMOVISL, "vmov", "32", "$V[$lane], $R",
4195                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
4196                                            GPR:$R, imm:$lane))]> {
4197   let Inst{21} = lane{0};
4198 }
4199 }
4200 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
4201           (v16i8 (INSERT_SUBREG QPR:$src1,
4202                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
4203                                    (DSubReg_i8_reg imm:$lane))),
4204                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
4205                   (DSubReg_i8_reg imm:$lane)))>;
4206 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
4207           (v8i16 (INSERT_SUBREG QPR:$src1,
4208                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
4209                                      (DSubReg_i16_reg imm:$lane))),
4210                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
4211                   (DSubReg_i16_reg imm:$lane)))>;
4212 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
4213           (v4i32 (INSERT_SUBREG QPR:$src1,
4214                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
4215                                      (DSubReg_i32_reg imm:$lane))),
4216                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
4217                   (DSubReg_i32_reg imm:$lane)))>;
4218
4219 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
4220           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
4221                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4222 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
4223           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
4224                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4225
4226 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4227 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4228 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4229           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4230
4231 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
4232           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4233 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
4234           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
4235 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
4236           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4237
4238 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
4239           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4240 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
4241           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4242 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
4243           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4244
4245 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
4246           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4247                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4248                          dsub_0)>;
4249 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
4250           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4251                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4252                          dsub_0)>;
4253 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4254           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4255                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4256                          dsub_0)>;
4257
4258 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4259
4260 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4261   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
4262           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
4263           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
4264 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4265   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
4266           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
4267           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
4268
4269 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4270 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4271 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4272 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4273 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4274 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4275
4276 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
4277                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
4278                       [(set DPR:$dst, (v2f32 (NEONvdup
4279                                               (f32 (bitconvert GPR:$src)))))]>;
4280 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
4281                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
4282                       [(set QPR:$dst, (v4f32 (NEONvdup
4283                                               (f32 (bitconvert GPR:$src)))))]>;
4284
4285 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4286
4287 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4288               ValueType Ty>
4289   : NVDupLane<op19_16, 0, (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane),
4290               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
4291               [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
4292
4293 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4294               ValueType ResTy, ValueType OpTy>
4295   : NVDupLane<op19_16, 1, (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane),
4296               IIC_VMOVQ, OpcodeStr, Dt, "$dst, $src[$lane]",
4297               [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src),
4298                                       imm:$lane)))]>;
4299
4300 // Inst{19-16} is partially specified depending on the element size.
4301
4302 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8> {
4303   let Inst{19-17} = lane{2-0};
4304 }
4305 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16> {
4306   let Inst{19-18} = lane{1-0};
4307 }
4308 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32> {
4309   let Inst{19} = lane{0};
4310 }
4311 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32> {
4312   let Inst{19} = lane{0};
4313 }
4314 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8> {
4315   let Inst{19-17} = lane{2-0};
4316 }
4317 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16> {
4318   let Inst{19-18} = lane{1-0};
4319 }
4320 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32> {
4321   let Inst{19} = lane{0};
4322 }
4323 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32> {
4324   let Inst{19} = lane{0};
4325 }
4326
4327 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
4328           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
4329                                   (DSubReg_i8_reg imm:$lane))),
4330                            (SubReg_i8_lane imm:$lane)))>;
4331 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
4332           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
4333                                     (DSubReg_i16_reg imm:$lane))),
4334                             (SubReg_i16_lane imm:$lane)))>;
4335 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
4336           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
4337                                     (DSubReg_i32_reg imm:$lane))),
4338                             (SubReg_i32_lane imm:$lane)))>;
4339 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
4340           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
4341                                    (DSubReg_i32_reg imm:$lane))),
4342                            (SubReg_i32_lane imm:$lane)))>;
4343
4344 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4345                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
4346 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4347                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
4348
4349 //   VMOVN    : Vector Narrowing Move
4350 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
4351                          "vmovn", "i", trunc>;
4352 //   VQMOVN   : Vector Saturating Narrowing Move
4353 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
4354                             "vqmovn", "s", int_arm_neon_vqmovns>;
4355 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
4356                             "vqmovn", "u", int_arm_neon_vqmovnu>;
4357 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
4358                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
4359 //   VMOVL    : Vector Lengthening Move
4360 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
4361 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
4362
4363 // Vector Conversions.
4364
4365 //   VCVT     : Vector Convert Between Floating-Point and Integers
4366 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4367                      v2i32, v2f32, fp_to_sint>;
4368 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4369                      v2i32, v2f32, fp_to_uint>;
4370 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4371                      v2f32, v2i32, sint_to_fp>;
4372 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4373                      v2f32, v2i32, uint_to_fp>;
4374
4375 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4376                      v4i32, v4f32, fp_to_sint>;
4377 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4378                      v4i32, v4f32, fp_to_uint>;
4379 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4380                      v4f32, v4i32, sint_to_fp>;
4381 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4382                      v4f32, v4i32, uint_to_fp>;
4383
4384 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
4385 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4386                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
4387 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4388                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
4389 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4390                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
4391 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4392                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
4393
4394 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4395                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
4396 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4397                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
4398 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4399                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
4400 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4401                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
4402
4403 // Vector Reverse.
4404
4405 //   VREV64   : Vector Reverse elements within 64-bit doublewords
4406
4407 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4408   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
4409         (ins DPR:$Vm), IIC_VMOVD,
4410         OpcodeStr, Dt, "$Vd, $Vm", "",
4411         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
4412 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4413   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
4414         (ins QPR:$Vm), IIC_VMOVQ,
4415         OpcodeStr, Dt, "$Vd, $Vm", "",
4416         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
4417
4418 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
4419 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
4420 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
4421 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
4422
4423 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
4424 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
4425 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
4426 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
4427
4428 //   VREV32   : Vector Reverse elements within 32-bit words
4429
4430 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4431   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
4432         (ins DPR:$Vm), IIC_VMOVD,
4433         OpcodeStr, Dt, "$Vd, $Vm", "",
4434         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
4435 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4436   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
4437         (ins QPR:$Vm), IIC_VMOVQ,
4438         OpcodeStr, Dt, "$Vd, $Vm", "",
4439         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
4440
4441 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
4442 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
4443
4444 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
4445 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
4446
4447 //   VREV16   : Vector Reverse elements within 16-bit halfwords
4448
4449 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4450   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
4451         (ins DPR:$Vm), IIC_VMOVD,
4452         OpcodeStr, Dt, "$Vd, $Vm", "",
4453         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
4454 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4455   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
4456         (ins QPR:$Vm), IIC_VMOVQ,
4457         OpcodeStr, Dt, "$Vd, $Vm", "",
4458         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
4459
4460 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
4461 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
4462
4463 // Other Vector Shuffles.
4464
4465 //   VEXT     : Vector Extract
4466
4467 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
4468   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
4469         (ins DPR:$Vn, DPR:$Vm, i32imm:$index), NVExtFrm,
4470         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4471         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
4472                                       (Ty DPR:$Vm), imm:$index)))]> {
4473   bits<4> index;
4474   let Inst{11-8} = index{3-0};
4475 }
4476
4477 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
4478   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
4479         (ins QPR:$Vn, QPR:$Vm, i32imm:$index), NVExtFrm,
4480         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4481         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
4482                                       (Ty QPR:$Vm), imm:$index)))]> {
4483   bits<4> index;
4484   let Inst{11-8} = index{3-0};
4485 }
4486
4487 def VEXTd8  : VEXTd<"vext", "8",  v8i8> {
4488   let Inst{11-8} = index{3-0};
4489 }
4490 def VEXTd16 : VEXTd<"vext", "16", v4i16> {
4491   let Inst{11-9} = index{2-0};
4492   let Inst{8}    = 0b0;
4493 }
4494 def VEXTd32 : VEXTd<"vext", "32", v2i32> {
4495   let Inst{11-10} = index{1-0};
4496   let Inst{9-8}    = 0b00;
4497 }
4498 def VEXTdf  : VEXTd<"vext", "32", v2f32> {
4499   let Inst{11}    = index{0};
4500   let Inst{10-8}  = 0b000;
4501 }
4502
4503 def VEXTq8  : VEXTq<"vext", "8",  v16i8> {
4504   let Inst{11-8} = index{3-0};
4505 }
4506 def VEXTq16 : VEXTq<"vext", "16", v8i16> {
4507   let Inst{11-9} = index{2-0};
4508   let Inst{8}    = 0b0;
4509 }
4510 def VEXTq32 : VEXTq<"vext", "32", v4i32> {
4511   let Inst{11-10} = index{1-0};
4512   let Inst{9-8}    = 0b00;
4513 }
4514 def VEXTqf  : VEXTq<"vext", "32", v4f32> {
4515   let Inst{11}    = index{0};
4516   let Inst{10-8}  = 0b000;
4517 }
4518
4519 //   VTRN     : Vector Transpose
4520
4521 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
4522 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
4523 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
4524
4525 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
4526 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
4527 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
4528
4529 //   VUZP     : Vector Unzip (Deinterleave)
4530
4531 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
4532 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
4533 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
4534
4535 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
4536 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
4537 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
4538
4539 //   VZIP     : Vector Zip (Interleave)
4540
4541 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
4542 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
4543 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
4544
4545 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
4546 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
4547 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
4548
4549 // Vector Table Lookup and Table Extension.
4550
4551 //   VTBL     : Vector Table Lookup
4552 def  VTBL1
4553   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
4554         (ins DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
4555         "vtbl", "8", "$Vd, \\{$Vn\\}, $Vm", "",
4556         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 DPR:$Vn, DPR:$Vm)))]>;
4557 let hasExtraSrcRegAllocReq = 1 in {
4558 def  VTBL2
4559   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
4560         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
4561         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
4562 def  VTBL3
4563   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
4564         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
4565         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
4566 def  VTBL4
4567   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
4568         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
4569         NVTBLFrm, IIC_VTB4,
4570         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
4571 } // hasExtraSrcRegAllocReq = 1
4572
4573 def  VTBL2Pseudo
4574   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
4575 def  VTBL3Pseudo
4576   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
4577 def  VTBL4Pseudo
4578   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
4579
4580 //   VTBX     : Vector Table Extension
4581 def  VTBX1
4582   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
4583         (ins DPR:$orig, DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
4584         "vtbx", "8", "$Vd, \\{$Vn\\}, $Vm", "$orig = $Vd",
4585         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
4586                                DPR:$orig, DPR:$Vn, DPR:$Vm)))]>;
4587 let hasExtraSrcRegAllocReq = 1 in {
4588 def  VTBX2
4589   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
4590         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
4591         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
4592 def  VTBX3
4593   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
4594         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
4595         NVTBLFrm, IIC_VTBX3,
4596         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
4597         "$orig = $Vd", []>;
4598 def  VTBX4
4599   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
4600         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
4601         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
4602         "$orig = $Vd", []>;
4603 } // hasExtraSrcRegAllocReq = 1
4604
4605 def  VTBX2Pseudo
4606   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
4607                 IIC_VTBX2, "$orig = $dst", []>;
4608 def  VTBX3Pseudo
4609   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4610                 IIC_VTBX3, "$orig = $dst", []>;
4611 def  VTBX4Pseudo
4612   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4613                 IIC_VTBX4, "$orig = $dst", []>;
4614
4615 //===----------------------------------------------------------------------===//
4616 // NEON instructions for single-precision FP math
4617 //===----------------------------------------------------------------------===//
4618
4619 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
4620   : NEONFPPat<(ResTy (OpNode SPR:$a)),
4621               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
4622                                                        SPR:$a, ssub_0))),
4623                               ssub_0)>;
4624
4625 class N3VSPat<SDNode OpNode, NeonI Inst>
4626   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
4627               (EXTRACT_SUBREG (v2f32
4628                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4629                                                       SPR:$a, ssub_0),
4630                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4631                                                       SPR:$b, ssub_0))),
4632                               ssub_0)>;
4633
4634 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
4635   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
4636               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4637                                                    SPR:$acc, ssub_0),
4638                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4639                                                    SPR:$a, ssub_0),
4640                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4641                                                    SPR:$b, ssub_0)),
4642                               ssub_0)>;
4643
4644 // These need separate instructions because they must use DPR_VFP2 register
4645 // class which have SPR sub-registers.
4646
4647 // Vector Add Operations used for single-precision FP
4648 let neverHasSideEffects = 1 in
4649 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
4650 def : N3VSPat<fadd, VADDfd_sfp>;
4651
4652 // Vector Sub Operations used for single-precision FP
4653 let neverHasSideEffects = 1 in
4654 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
4655 def : N3VSPat<fsub, VSUBfd_sfp>;
4656
4657 // Vector Multiply Operations used for single-precision FP
4658 let neverHasSideEffects = 1 in
4659 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
4660 def : N3VSPat<fmul, VMULfd_sfp>;
4661
4662 // Vector Multiply-Accumulate/Subtract used for single-precision FP
4663 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
4664 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
4665
4666 //let neverHasSideEffects = 1 in
4667 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
4668 //                           v2f32, fmul, fadd>;
4669 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
4670
4671 //let neverHasSideEffects = 1 in
4672 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
4673 //                           v2f32, fmul, fsub>;
4674 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
4675
4676 // Vector Absolute used for single-precision FP
4677 let neverHasSideEffects = 1 in
4678 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
4679                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
4680                       "vabs", "f32", "$dst, $src", "", []>;
4681 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
4682
4683 // Vector Negate used for single-precision FP
4684 let neverHasSideEffects = 1 in
4685 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4686                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
4687                       "vneg", "f32", "$dst, $src", "", []>;
4688 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
4689
4690 // Vector Maximum used for single-precision FP
4691 let neverHasSideEffects = 1 in
4692 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
4693                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
4694                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
4695 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
4696
4697 // Vector Minimum used for single-precision FP
4698 let neverHasSideEffects = 1 in
4699 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
4700                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
4701                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
4702 def : N3VSPat<NEONfmin, VMINfd_sfp>;
4703
4704 // Vector Convert between single-precision FP and integer
4705 let neverHasSideEffects = 1 in
4706 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4707                          v2i32, v2f32, fp_to_sint>;
4708 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
4709
4710 let neverHasSideEffects = 1 in
4711 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4712                          v2i32, v2f32, fp_to_uint>;
4713 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
4714
4715 let neverHasSideEffects = 1 in
4716 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4717                          v2f32, v2i32, sint_to_fp>;
4718 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
4719
4720 let neverHasSideEffects = 1 in
4721 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4722                          v2f32, v2i32, uint_to_fp>;
4723 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
4724
4725 //===----------------------------------------------------------------------===//
4726 // Non-Instruction Patterns
4727 //===----------------------------------------------------------------------===//
4728
4729 // bit_convert
4730 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
4731 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
4732 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
4733 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
4734 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
4735 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
4736 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
4737 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
4738 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
4739 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
4740 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
4741 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
4742 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
4743 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
4744 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
4745 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
4746 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
4747 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
4748 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
4749 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
4750 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
4751 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
4752 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
4753 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
4754 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
4755 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
4756 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
4757 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
4758 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
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4760
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