lib/Target/Hexagon/HexagonInstrInfo.cpp

   1 //===-- HexagonInstrInfo.cpp - Hexagon Instruction Information ------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Hexagon implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "HexagonInstrInfo.h"
  15 #include "Hexagon.h"
  16 #include "HexagonRegisterInfo.h"
  17 #include "HexagonSubtarget.h"
  18 #include "llvm/ADT/STLExtras.h"
  19 #include "llvm/ADT/SmallVector.h"
  20 #include "llvm/CodeGen/DFAPacketizer.h"
  21 #include "llvm/CodeGen/MachineFrameInfo.h"
  22 #include "llvm/CodeGen/MachineInstrBuilder.h"
  23 #include "llvm/CodeGen/MachineMemOperand.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/PseudoSourceValue.h"
  26 #include "llvm/Support/MathExtras.h"
  27 #define GET_INSTRINFO_CTOR
  28 #define GET_INSTRMAP_INFO
  29 #include "HexagonGenInstrInfo.inc"
  30 #include "HexagonGenDFAPacketizer.inc"
  31
  32 using namespace llvm;
  33
  34 ///
  35 /// Constants for Hexagon instructions.
  36 ///
  37 const int Hexagon_MEMW_OFFSET_MAX = 4095;
  38 const int Hexagon_MEMW_OFFSET_MIN = -4096;
  39 const int Hexagon_MEMD_OFFSET_MAX = 8191;
  40 const int Hexagon_MEMD_OFFSET_MIN = -8192;
  41 const int Hexagon_MEMH_OFFSET_MAX = 2047;
  42 const int Hexagon_MEMH_OFFSET_MIN = -2048;
  43 const int Hexagon_MEMB_OFFSET_MAX = 1023;
  44 const int Hexagon_MEMB_OFFSET_MIN = -1024;
  45 const int Hexagon_ADDI_OFFSET_MAX = 32767;
  46 const int Hexagon_ADDI_OFFSET_MIN = -32768;
  47 const int Hexagon_MEMD_AUTOINC_MAX = 56;
  48 const int Hexagon_MEMD_AUTOINC_MIN = -64;
  49 const int Hexagon_MEMW_AUTOINC_MAX = 28;
  50 const int Hexagon_MEMW_AUTOINC_MIN = -32;
  51 const int Hexagon_MEMH_AUTOINC_MAX = 14;
  52 const int Hexagon_MEMH_AUTOINC_MIN = -16;
  53 const int Hexagon_MEMB_AUTOINC_MAX = 7;
  54 const int Hexagon_MEMB_AUTOINC_MIN = -8;
  55
  56
  57 HexagonInstrInfo::HexagonInstrInfo(HexagonSubtarget &ST)
  58   : HexagonGenInstrInfo(Hexagon::ADJCALLSTACKDOWN, Hexagon::ADJCALLSTACKUP),
  59     RI(ST, *this), Subtarget(ST) {
  60 }
  61
  62
  63 /// isLoadFromStackSlot - If the specified machine instruction is a direct
  64 /// load from a stack slot, return the virtual or physical register number of
  65 /// the destination along with the FrameIndex of the loaded stack slot.  If
  66 /// not, return 0.  This predicate must return 0 if the instruction has
  67 /// any side effects other than loading from the stack slot.
  68 unsigned HexagonInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
  69                                              int &FrameIndex) const {
  70
  71
  72   switch (MI->getOpcode()) {
  73   default: break;
  74   case Hexagon::LDriw:
  75   case Hexagon::LDrid:
  76   case Hexagon::LDrih:
  77   case Hexagon::LDrib:
  78   case Hexagon::LDriub:
  79     if (MI->getOperand(2).isFI() &&
  80         MI->getOperand(1).isImm() && (MI->getOperand(1).getImm() == 0)) {
  81       FrameIndex = MI->getOperand(2).getIndex();
  82       return MI->getOperand(0).getReg();
  83     }
  84     break;
  85   }
  86   return 0;
  87 }
  88
  89
  90 /// isStoreToStackSlot - If the specified machine instruction is a direct
  91 /// store to a stack slot, return the virtual or physical register number of
  92 /// the source reg along with the FrameIndex of the loaded stack slot.  If
  93 /// not, return 0.  This predicate must return 0 if the instruction has
  94 /// any side effects other than storing to the stack slot.
  95 unsigned HexagonInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
  96                                             int &FrameIndex) const {
  97   switch (MI->getOpcode()) {
  98   default: break;
  99   case Hexagon::STriw:
 100   case Hexagon::STrid:
 101   case Hexagon::STrih:
 102   case Hexagon::STrib:
 103     if (MI->getOperand(2).isFI() &&
 104         MI->getOperand(1).isImm() && (MI->getOperand(1).getImm() == 0)) {
 105       FrameIndex = MI->getOperand(0).getIndex();
 106       return MI->getOperand(2).getReg();
 107     }
 108     break;
 109   }
 110   return 0;
 111 }
 112
 113
 114 unsigned
 115 HexagonInstrInfo::InsertBranch(MachineBasicBlock &MBB,MachineBasicBlock *TBB,
 116                              MachineBasicBlock *FBB,
 117                              const SmallVectorImpl<MachineOperand> &Cond,
 118                              DebugLoc DL) const{
 119
 120     int BOpc   = Hexagon::JMP;
 121     int BccOpc = Hexagon::JMP_c;
 122
 123     assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 124
 125     int regPos = 0;
 126     // Check if ReverseBranchCondition has asked to reverse this branch
 127     // If we want to reverse the branch an odd number of times, we want
 128     // JMP_cNot.
 129     if (!Cond.empty() && Cond[0].isImm() && Cond[0].getImm() == 0) {
 130       BccOpc = Hexagon::JMP_cNot;
 131       regPos = 1;
 132     }
 133
 134     if (FBB == 0) {
 135       if (Cond.empty()) {
 136         // Due to a bug in TailMerging/CFG Optimization, we need to add a
 137         // special case handling of a predicated jump followed by an
 138         // unconditional jump. If not, Tail Merging and CFG Optimization go
 139         // into an infinite loop.
 140         MachineBasicBlock *NewTBB, *NewFBB;
 141         SmallVector<MachineOperand, 4> Cond;
 142         MachineInstr *Term = MBB.getFirstTerminator();
 143         if (isPredicated(Term) && !AnalyzeBranch(MBB, NewTBB, NewFBB, Cond,
 144                                                  false)) {
 145           MachineBasicBlock *NextBB =
 146             llvm::next(MachineFunction::iterator(&MBB));
 147           if (NewTBB == NextBB) {
 148             ReverseBranchCondition(Cond);
 149             RemoveBranch(MBB);
 150             return InsertBranch(MBB, TBB, 0, Cond, DL);
 151           }
 152         }
 153         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 154       } else {
 155         BuildMI(&MBB, DL,
 156                 get(BccOpc)).addReg(Cond[regPos].getReg()).addMBB(TBB);
 157       }
 158       return 1;
 159     }
 160
 161     BuildMI(&MBB, DL, get(BccOpc)).addReg(Cond[regPos].getReg()).addMBB(TBB);
 162     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 163
 164     return 2;
 165 }
 166
 167
 168 bool HexagonInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 169                                      MachineBasicBlock *&TBB,
 170                                  MachineBasicBlock *&FBB,
 171                                  SmallVectorImpl<MachineOperand> &Cond,
 172                                  bool AllowModify) const {
 173   TBB = NULL;
 174   FBB = NULL;
 175
 176   // If the block has no terminators, it just falls into the block after it.
 177   MachineBasicBlock::iterator I = MBB.end();
 178   if (I == MBB.begin())
 179     return false;
 180
 181   // A basic block may looks like this:
 182   //
 183   //  [   insn
 184   //     EH_LABEL
 185   //      insn
 186   //      insn
 187   //      insn
 188   //     EH_LABEL
 189   //      insn     ]
 190   //
 191   // It has two succs but does not have a terminator
 192   // Don't know how to handle it.
 193   do {
 194     --I;
 195     if (I->isEHLabel())
 196       return true;
 197   } while (I != MBB.begin());
 198
 199   I = MBB.end();
 200   --I;
 201
 202   while (I->isDebugValue()) {
 203     if (I == MBB.begin())
 204       return false;
 205     --I;
 206   }
 207   if (!isUnpredicatedTerminator(I))
 208     return false;
 209
 210   // Get the last instruction in the block.
 211   MachineInstr *LastInst = I;
 212
 213   // If there is only one terminator instruction, process it.
 214   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 215     if (LastInst->getOpcode() == Hexagon::JMP) {
 216       TBB = LastInst->getOperand(0).getMBB();
 217       return false;
 218     }
 219     if (LastInst->getOpcode() == Hexagon::JMP_c) {
 220       // Block ends with fall-through true condbranch.
 221       TBB = LastInst->getOperand(1).getMBB();
 222       Cond.push_back(LastInst->getOperand(0));
 223       return false;
 224     }
 225     if (LastInst->getOpcode() == Hexagon::JMP_cNot) {
 226       // Block ends with fall-through false condbranch.
 227       TBB = LastInst->getOperand(1).getMBB();
 228       Cond.push_back(MachineOperand::CreateImm(0));
 229       Cond.push_back(LastInst->getOperand(0));
 230       return false;
 231     }
 232     // Otherwise, don't know what this is.
 233     return true;
 234   }
 235
 236   // Get the instruction before it if it's a terminator.
 237   MachineInstr *SecondLastInst = I;
 238
 239   // If there are three terminators, we don't know what sort of block this is.
 240   if (SecondLastInst && I != MBB.begin() &&
 241       isUnpredicatedTerminator(--I))
 242     return true;
 243
 244   // If the block ends with Hexagon::BRCOND and Hexagon:JMP, handle it.
 245   if (((SecondLastInst->getOpcode() == Hexagon::BRCOND) ||
 246       (SecondLastInst->getOpcode() == Hexagon::JMP_c)) &&
 247       LastInst->getOpcode() == Hexagon::JMP) {
 248     TBB =  SecondLastInst->getOperand(1).getMBB();
 249     Cond.push_back(SecondLastInst->getOperand(0));
 250     FBB = LastInst->getOperand(0).getMBB();
 251     return false;
 252   }
 253
 254   // If the block ends with Hexagon::JMP_cNot and Hexagon:JMP, handle it.
 255   if ((SecondLastInst->getOpcode() == Hexagon::JMP_cNot) &&
 256       LastInst->getOpcode() == Hexagon::JMP) {
 257     TBB =  SecondLastInst->getOperand(1).getMBB();
 258     Cond.push_back(MachineOperand::CreateImm(0));
 259     Cond.push_back(SecondLastInst->getOperand(0));
 260     FBB = LastInst->getOperand(0).getMBB();
 261     return false;
 262   }
 263
 264   // If the block ends with two Hexagon:JMPs, handle it.  The second one is not
 265   // executed, so remove it.
 266   if (SecondLastInst->getOpcode() == Hexagon::JMP &&
 267       LastInst->getOpcode() == Hexagon::JMP) {
 268     TBB = SecondLastInst->getOperand(0).getMBB();
 269     I = LastInst;
 270     if (AllowModify)
 271       I->eraseFromParent();
 272     return false;
 273   }
 274
 275   // Otherwise, can't handle this.
 276   return true;
 277 }
 278
 279
 280 unsigned HexagonInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 281   int BOpc   = Hexagon::JMP;
 282   int BccOpc = Hexagon::JMP_c;
 283   int BccOpcNot = Hexagon::JMP_cNot;
 284
 285   MachineBasicBlock::iterator I = MBB.end();
 286   if (I == MBB.begin()) return 0;
 287   --I;
 288   if (I->getOpcode() != BOpc && I->getOpcode() != BccOpc &&
 289       I->getOpcode() != BccOpcNot)
 290     return 0;
 291
 292   // Remove the branch.
 293   I->eraseFromParent();
 294
 295   I = MBB.end();
 296
 297   if (I == MBB.begin()) return 1;
 298   --I;
 299   if (I->getOpcode() != BccOpc && I->getOpcode() != BccOpcNot)
 300     return 1;
 301
 302   // Remove the branch.
 303   I->eraseFromParent();
 304   return 2;
 305 }
 306
 307
 308 /// \brief For a comparison instruction, return the source registers in
 309 /// \p SrcReg and \p SrcReg2 if having two register operands, and the value it
 310 /// compares against in CmpValue. Return true if the comparison instruction
 311 /// can be analyzed.
 312 bool HexagonInstrInfo::analyzeCompare(const MachineInstr *MI,
 313                                       unsigned &SrcReg, unsigned &SrcReg2,
 314                                       int &Mask, int &Value) const {
 315   unsigned Opc = MI->getOpcode();
 316
 317   // Set mask and the first source register.
 318   switch (Opc) {
 319     case Hexagon::CMPEHexagon4rr:
 320     case Hexagon::CMPEQri:
 321     case Hexagon::CMPEQrr:
 322     case Hexagon::CMPGT64rr:
 323     case Hexagon::CMPGTU64rr:
 324     case Hexagon::CMPGTUri:
 325     case Hexagon::CMPGTUrr:
 326     case Hexagon::CMPGTri:
 327     case Hexagon::CMPGTrr:
 328       SrcReg = MI->getOperand(1).getReg();
 329       Mask = ~0;
 330       break;
 331     case Hexagon::CMPbEQri_V4:
 332     case Hexagon::CMPbEQrr_sbsb_V4:
 333     case Hexagon::CMPbEQrr_ubub_V4:
 334     case Hexagon::CMPbGTUri_V4:
 335     case Hexagon::CMPbGTUrr_V4:
 336     case Hexagon::CMPbGTrr_V4:
 337       SrcReg = MI->getOperand(1).getReg();
 338       Mask = 0xFF;
 339       break;
 340     case Hexagon::CMPhEQri_V4:
 341     case Hexagon::CMPhEQrr_shl_V4:
 342     case Hexagon::CMPhEQrr_xor_V4:
 343     case Hexagon::CMPhGTUri_V4:
 344     case Hexagon::CMPhGTUrr_V4:
 345     case Hexagon::CMPhGTrr_shl_V4:
 346       SrcReg = MI->getOperand(1).getReg();
 347       Mask = 0xFFFF;
 348       break;
 349   }
 350
 351   // Set the value/second source register.
 352   switch (Opc) {
 353     case Hexagon::CMPEHexagon4rr:
 354     case Hexagon::CMPEQrr:
 355     case Hexagon::CMPGT64rr:
 356     case Hexagon::CMPGTU64rr:
 357     case Hexagon::CMPGTUrr:
 358     case Hexagon::CMPGTrr:
 359     case Hexagon::CMPbEQrr_sbsb_V4:
 360     case Hexagon::CMPbEQrr_ubub_V4:
 361     case Hexagon::CMPbGTUrr_V4:
 362     case Hexagon::CMPbGTrr_V4:
 363     case Hexagon::CMPhEQrr_shl_V4:
 364     case Hexagon::CMPhEQrr_xor_V4:
 365     case Hexagon::CMPhGTUrr_V4:
 366     case Hexagon::CMPhGTrr_shl_V4:
 367       SrcReg2 = MI->getOperand(2).getReg();
 368       return true;
 369
 370     case Hexagon::CMPEQri:
 371     case Hexagon::CMPGTUri:
 372     case Hexagon::CMPGTri:
 373     case Hexagon::CMPbEQri_V4:
 374     case Hexagon::CMPbGTUri_V4:
 375     case Hexagon::CMPhEQri_V4:
 376     case Hexagon::CMPhGTUri_V4:
 377       SrcReg2 = 0;
 378       Value = MI->getOperand(2).getImm();
 379       return true;
 380   }
 381
 382   return false;
 383 }
 384
 385
 386 void HexagonInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 387                                  MachineBasicBlock::iterator I, DebugLoc DL,
 388                                  unsigned DestReg, unsigned SrcReg,
 389                                  bool KillSrc) const {
 390   if (Hexagon::IntRegsRegClass.contains(SrcReg, DestReg)) {
 391     BuildMI(MBB, I, DL, get(Hexagon::TFR), DestReg).addReg(SrcReg);
 392     return;
 393   }
 394   if (Hexagon::DoubleRegsRegClass.contains(SrcReg, DestReg)) {
 395     BuildMI(MBB, I, DL, get(Hexagon::TFR64), DestReg).addReg(SrcReg);
 396     return;
 397   }
 398   if (Hexagon::PredRegsRegClass.contains(SrcReg, DestReg)) {
 399     // Map Pd = Ps to Pd = or(Ps, Ps).
 400     BuildMI(MBB, I, DL, get(Hexagon::OR_pp),
 401             DestReg).addReg(SrcReg).addReg(SrcReg);
 402     return;
 403   }
 404   if (Hexagon::DoubleRegsRegClass.contains(DestReg) &&
 405       Hexagon::IntRegsRegClass.contains(SrcReg)) {
 406     // We can have an overlap between single and double reg: r1:0 = r0.
 407     if(SrcReg == RI.getSubReg(DestReg, Hexagon::subreg_loreg)) {
 408         // r1:0 = r0
 409         BuildMI(MBB, I, DL, get(Hexagon::TFRI), (RI.getSubReg(DestReg,
 410                 Hexagon::subreg_hireg))).addImm(0);
 411     } else {
 412         // r1:0 = r1 or no overlap.
 413         BuildMI(MBB, I, DL, get(Hexagon::TFR), (RI.getSubReg(DestReg,
 414                 Hexagon::subreg_loreg))).addReg(SrcReg);
 415         BuildMI(MBB, I, DL, get(Hexagon::TFRI), (RI.getSubReg(DestReg,
 416                 Hexagon::subreg_hireg))).addImm(0);
 417     }
 418     return;
 419   }
 420   if (Hexagon::CRRegsRegClass.contains(DestReg) &&
 421       Hexagon::IntRegsRegClass.contains(SrcReg)) {
 422     BuildMI(MBB, I, DL, get(Hexagon::TFCR), DestReg).addReg(SrcReg);
 423     return;
 424   }
 425   if (Hexagon::PredRegsRegClass.contains(SrcReg) &&
 426       Hexagon::IntRegsRegClass.contains(DestReg)) {
 427     BuildMI(MBB, I, DL, get(Hexagon::TFR_RsPd), DestReg).
 428       addReg(SrcReg, getKillRegState(KillSrc));
 429     return;
 430   }
 431   if (Hexagon::IntRegsRegClass.contains(SrcReg) &&
 432       Hexagon::PredRegsRegClass.contains(DestReg)) {
 433     BuildMI(MBB, I, DL, get(Hexagon::TFR_PdRs), DestReg).
 434       addReg(SrcReg, getKillRegState(KillSrc));
 435     return;
 436   }
 437
 438   llvm_unreachable("Unimplemented");
 439 }
 440
 441
 442 void HexagonInstrInfo::
 443 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 444                     unsigned SrcReg, bool isKill, int FI,
 445                     const TargetRegisterClass *RC,
 446                     const TargetRegisterInfo *TRI) const {
 447
 448   DebugLoc DL = MBB.findDebugLoc(I);
 449   MachineFunction &MF = *MBB.getParent();
 450   MachineFrameInfo &MFI = *MF.getFrameInfo();
 451   unsigned Align = MFI.getObjectAlignment(FI);
 452
 453   MachineMemOperand *MMO =
 454       MF.getMachineMemOperand(
 455                       MachinePointerInfo(PseudoSourceValue::getFixedStack(FI)),
 456                       MachineMemOperand::MOStore,
 457                       MFI.getObjectSize(FI),
 458                       Align);
 459
 460   if (Hexagon::IntRegsRegClass.hasSubClassEq(RC)) {
 461     BuildMI(MBB, I, DL, get(Hexagon::STriw))
 462           .addFrameIndex(FI).addImm(0)
 463           .addReg(SrcReg, getKillRegState(isKill)).addMemOperand(MMO);
 464   } else if (Hexagon::DoubleRegsRegClass.hasSubClassEq(RC)) {
 465     BuildMI(MBB, I, DL, get(Hexagon::STrid))
 466           .addFrameIndex(FI).addImm(0)
 467           .addReg(SrcReg, getKillRegState(isKill)).addMemOperand(MMO);
 468   } else if (Hexagon::PredRegsRegClass.hasSubClassEq(RC)) {
 469     BuildMI(MBB, I, DL, get(Hexagon::STriw_pred))
 470           .addFrameIndex(FI).addImm(0)
 471           .addReg(SrcReg, getKillRegState(isKill)).addMemOperand(MMO);
 472   } else {
 473     llvm_unreachable("Unimplemented");
 474   }
 475 }
 476
 477
 478 void HexagonInstrInfo::storeRegToAddr(
 479                                  MachineFunction &MF, unsigned SrcReg,
 480                                  bool isKill,
 481                                  SmallVectorImpl<MachineOperand> &Addr,
 482                                  const TargetRegisterClass *RC,
 483                                  SmallVectorImpl<MachineInstr*> &NewMIs) const
 484 {
 485   llvm_unreachable("Unimplemented");
 486 }
 487
 488
 489 void HexagonInstrInfo::
 490 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 491                      unsigned DestReg, int FI,
 492                      const TargetRegisterClass *RC,
 493                      const TargetRegisterInfo *TRI) const {
 494   DebugLoc DL = MBB.findDebugLoc(I);
 495   MachineFunction &MF = *MBB.getParent();
 496   MachineFrameInfo &MFI = *MF.getFrameInfo();
 497   unsigned Align = MFI.getObjectAlignment(FI);
 498
 499   MachineMemOperand *MMO =
 500       MF.getMachineMemOperand(
 501                       MachinePointerInfo(PseudoSourceValue::getFixedStack(FI)),
 502                       MachineMemOperand::MOLoad,
 503                       MFI.getObjectSize(FI),
 504                       Align);
 505   if (RC == &Hexagon::IntRegsRegClass) {
 506     BuildMI(MBB, I, DL, get(Hexagon::LDriw), DestReg)
 507           .addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 508   } else if (RC == &Hexagon::DoubleRegsRegClass) {
 509     BuildMI(MBB, I, DL, get(Hexagon::LDrid), DestReg)
 510           .addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 511   } else if (RC == &Hexagon::PredRegsRegClass) {
 512     BuildMI(MBB, I, DL, get(Hexagon::LDriw_pred), DestReg)
 513           .addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 514   } else {
 515     llvm_unreachable("Can't store this register to stack slot");
 516   }
 517 }
 518
 519
 520 void HexagonInstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 521                                         SmallVectorImpl<MachineOperand> &Addr,
 522                                         const TargetRegisterClass *RC,
 523                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
 524   llvm_unreachable("Unimplemented");
 525 }
 526
 527
 528 MachineInstr *HexagonInstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
 529                                                     MachineInstr* MI,
 530                                           const SmallVectorImpl<unsigned> &Ops,
 531                                                     int FI) const {
 532   // Hexagon_TODO: Implement.
 533   return(0);
 534 }
 535
 536 MachineInstr*
 537 HexagonInstrInfo::emitFrameIndexDebugValue(MachineFunction &MF,
 538                                            int FrameIx, uint64_t Offset,
 539                                            const MDNode *MDPtr,
 540                                            DebugLoc DL) const {
 541   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Hexagon::DBG_VALUE))
 542     .addImm(0).addImm(Offset).addMetadata(MDPtr);
 543   return &*MIB;
 544 }
 545
 546 unsigned HexagonInstrInfo::createVR(MachineFunction* MF, MVT VT) const {
 547
 548   MachineRegisterInfo &RegInfo = MF->getRegInfo();
 549   const TargetRegisterClass *TRC;
 550   if (VT == MVT::i1) {
 551     TRC = &Hexagon::PredRegsRegClass;
 552   } else if (VT == MVT::i32 || VT == MVT::f32) {
 553     TRC = &Hexagon::IntRegsRegClass;
 554   } else if (VT == MVT::i64 || VT == MVT::f64) {
 555     TRC = &Hexagon::DoubleRegsRegClass;
 556   } else {
 557     llvm_unreachable("Cannot handle this register class");
 558   }
 559
 560   unsigned NewReg = RegInfo.createVirtualRegister(TRC);
 561   return NewReg;
 562 }
 563
 564 bool HexagonInstrInfo::isExtendable(const MachineInstr *MI) const {
 565   // Constant extenders are allowed only for V4 and above.
 566   if (!Subtarget.hasV4TOps())
 567     return false;
 568
 569   const MCInstrDesc &MID = MI->getDesc();
 570   const uint64_t F = MID.TSFlags;
 571   if ((F >> HexagonII::ExtendablePos) & HexagonII::ExtendableMask)
 572     return true;
 573
 574   // TODO: This is largely obsolete now. Will need to be removed
 575   // in consecutive patches.
 576   switch(MI->getOpcode()) {
 577     // TFR_FI Remains a special case.
 578     case Hexagon::TFR_FI:
 579       return true;
 580     default:
 581       return false;
 582   }
 583   return  false;
 584 }
 585
 586 // This returns true in two cases:
 587 // - The OP code itself indicates that this is an extended instruction.
 588 // - One of MOs has been marked with HMOTF_ConstExtended flag.
 589 bool HexagonInstrInfo::isExtended(const MachineInstr *MI) const {
 590   // First check if this is permanently extended op code.
 591   const uint64_t F = MI->getDesc().TSFlags;
 592   if ((F >> HexagonII::ExtendedPos) & HexagonII::ExtendedMask)
 593     return true;
 594   // Use MO operand flags to determine if one of MI's operands
 595   // has HMOTF_ConstExtended flag set.
 596   for (MachineInstr::const_mop_iterator I = MI->operands_begin(),
 597        E = MI->operands_end(); I != E; ++I) {
 598     if (I->getTargetFlags() && HexagonII::HMOTF_ConstExtended)
 599       return true;
 600   }
 601   return  false;
 602 }
 603
 604 bool HexagonInstrInfo::isNewValueJump(const MachineInstr *MI) const {
 605   switch (MI->getOpcode()) {
 606     default: return false;
 607     // JMP_EQri
 608     case Hexagon::JMP_EQriPt_nv_V4:
 609     case Hexagon::JMP_EQriPnt_nv_V4:
 610     case Hexagon::JMP_EQriNotPt_nv_V4:
 611     case Hexagon::JMP_EQriNotPnt_nv_V4:
 612     case Hexagon::JMP_EQriPt_ie_nv_V4:
 613     case Hexagon::JMP_EQriPnt_ie_nv_V4:
 614     case Hexagon::JMP_EQriNotPt_ie_nv_V4:
 615     case Hexagon::JMP_EQriNotPnt_ie_nv_V4:
 616
 617     // JMP_EQri - with -1
 618     case Hexagon::JMP_EQriPtneg_nv_V4:
 619     case Hexagon::JMP_EQriPntneg_nv_V4:
 620     case Hexagon::JMP_EQriNotPtneg_nv_V4:
 621     case Hexagon::JMP_EQriNotPntneg_nv_V4:
 622     case Hexagon::JMP_EQriPtneg_ie_nv_V4:
 623     case Hexagon::JMP_EQriPntneg_ie_nv_V4:
 624     case Hexagon::JMP_EQriNotPtneg_ie_nv_V4:
 625     case Hexagon::JMP_EQriNotPntneg_ie_nv_V4:
 626
 627     // JMP_EQrr
 628     case Hexagon::JMP_EQrrPt_nv_V4:
 629     case Hexagon::JMP_EQrrPnt_nv_V4:
 630     case Hexagon::JMP_EQrrNotPt_nv_V4:
 631     case Hexagon::JMP_EQrrNotPnt_nv_V4:
 632     case Hexagon::JMP_EQrrPt_ie_nv_V4:
 633     case Hexagon::JMP_EQrrPnt_ie_nv_V4:
 634     case Hexagon::JMP_EQrrNotPt_ie_nv_V4:
 635     case Hexagon::JMP_EQrrNotPnt_ie_nv_V4:
 636
 637     // JMP_GTri
 638     case Hexagon::JMP_GTriPt_nv_V4:
 639     case Hexagon::JMP_GTriPnt_nv_V4:
 640     case Hexagon::JMP_GTriNotPt_nv_V4:
 641     case Hexagon::JMP_GTriNotPnt_nv_V4:
 642     case Hexagon::JMP_GTriPt_ie_nv_V4:
 643     case Hexagon::JMP_GTriPnt_ie_nv_V4:
 644     case Hexagon::JMP_GTriNotPt_ie_nv_V4:
 645     case Hexagon::JMP_GTriNotPnt_ie_nv_V4:
 646
 647     // JMP_GTri - with -1
 648     case Hexagon::JMP_GTriPtneg_nv_V4:
 649     case Hexagon::JMP_GTriPntneg_nv_V4:
 650     case Hexagon::JMP_GTriNotPtneg_nv_V4:
 651     case Hexagon::JMP_GTriNotPntneg_nv_V4:
 652     case Hexagon::JMP_GTriPtneg_ie_nv_V4:
 653     case Hexagon::JMP_GTriPntneg_ie_nv_V4:
 654     case Hexagon::JMP_GTriNotPtneg_ie_nv_V4:
 655     case Hexagon::JMP_GTriNotPntneg_ie_nv_V4:
 656
 657     // JMP_GTrr
 658     case Hexagon::JMP_GTrrPt_nv_V4:
 659     case Hexagon::JMP_GTrrPnt_nv_V4:
 660     case Hexagon::JMP_GTrrNotPt_nv_V4:
 661     case Hexagon::JMP_GTrrNotPnt_nv_V4:
 662     case Hexagon::JMP_GTrrPt_ie_nv_V4:
 663     case Hexagon::JMP_GTrrPnt_ie_nv_V4:
 664     case Hexagon::JMP_GTrrNotPt_ie_nv_V4:
 665     case Hexagon::JMP_GTrrNotPnt_ie_nv_V4:
 666
 667     // JMP_GTrrdn
 668     case Hexagon::JMP_GTrrdnPt_nv_V4:
 669     case Hexagon::JMP_GTrrdnPnt_nv_V4:
 670     case Hexagon::JMP_GTrrdnNotPt_nv_V4:
 671     case Hexagon::JMP_GTrrdnNotPnt_nv_V4:
 672     case Hexagon::JMP_GTrrdnPt_ie_nv_V4:
 673     case Hexagon::JMP_GTrrdnPnt_ie_nv_V4:
 674     case Hexagon::JMP_GTrrdnNotPt_ie_nv_V4:
 675     case Hexagon::JMP_GTrrdnNotPnt_ie_nv_V4:
 676
 677     // JMP_GTUri
 678     case Hexagon::JMP_GTUriPt_nv_V4:
 679     case Hexagon::JMP_GTUriPnt_nv_V4:
 680     case Hexagon::JMP_GTUriNotPt_nv_V4:
 681     case Hexagon::JMP_GTUriNotPnt_nv_V4:
 682     case Hexagon::JMP_GTUriPt_ie_nv_V4:
 683     case Hexagon::JMP_GTUriPnt_ie_nv_V4:
 684     case Hexagon::JMP_GTUriNotPt_ie_nv_V4:
 685     case Hexagon::JMP_GTUriNotPnt_ie_nv_V4:
 686
 687     // JMP_GTUrr
 688     case Hexagon::JMP_GTUrrPt_nv_V4:
 689     case Hexagon::JMP_GTUrrPnt_nv_V4:
 690     case Hexagon::JMP_GTUrrNotPt_nv_V4:
 691     case Hexagon::JMP_GTUrrNotPnt_nv_V4:
 692     case Hexagon::JMP_GTUrrPt_ie_nv_V4:
 693     case Hexagon::JMP_GTUrrPnt_ie_nv_V4:
 694     case Hexagon::JMP_GTUrrNotPt_ie_nv_V4:
 695     case Hexagon::JMP_GTUrrNotPnt_ie_nv_V4:
 696
 697     // JMP_GTUrrdn
 698     case Hexagon::JMP_GTUrrdnPt_nv_V4:
 699     case Hexagon::JMP_GTUrrdnPnt_nv_V4:
 700     case Hexagon::JMP_GTUrrdnNotPt_nv_V4:
 701     case Hexagon::JMP_GTUrrdnNotPnt_nv_V4:
 702     case Hexagon::JMP_GTUrrdnPt_ie_nv_V4:
 703     case Hexagon::JMP_GTUrrdnPnt_ie_nv_V4:
 704     case Hexagon::JMP_GTUrrdnNotPt_ie_nv_V4:
 705     case Hexagon::JMP_GTUrrdnNotPnt_ie_nv_V4:
 706       return true;
 707   }
 708 }
 709
 710 bool HexagonInstrInfo::isNewValueStore(const MachineInstr *MI) const {
 711   switch (MI->getOpcode()) {
 712     default: return false;
 713     // Store Byte
 714     case Hexagon::STrib_nv_V4:
 715     case Hexagon::STrib_indexed_nv_V4:
 716     case Hexagon::STrib_indexed_shl_nv_V4:
 717     case Hexagon::STrib_shl_nv_V4:
 718     case Hexagon::STb_GP_nv_V4:
 719     case Hexagon::POST_STbri_nv_V4:
 720     case Hexagon::STrib_cPt_nv_V4:
 721     case Hexagon::STrib_cdnPt_nv_V4:
 722     case Hexagon::STrib_cNotPt_nv_V4:
 723     case Hexagon::STrib_cdnNotPt_nv_V4:
 724     case Hexagon::STrib_indexed_cPt_nv_V4:
 725     case Hexagon::STrib_indexed_cdnPt_nv_V4:
 726     case Hexagon::STrib_indexed_cNotPt_nv_V4:
 727     case Hexagon::STrib_indexed_cdnNotPt_nv_V4:
 728     case Hexagon::STrib_indexed_shl_cPt_nv_V4:
 729     case Hexagon::STrib_indexed_shl_cdnPt_nv_V4:
 730     case Hexagon::STrib_indexed_shl_cNotPt_nv_V4:
 731     case Hexagon::STrib_indexed_shl_cdnNotPt_nv_V4:
 732     case Hexagon::POST_STbri_cPt_nv_V4:
 733     case Hexagon::POST_STbri_cdnPt_nv_V4:
 734     case Hexagon::POST_STbri_cNotPt_nv_V4:
 735     case Hexagon::POST_STbri_cdnNotPt_nv_V4:
 736     case Hexagon::STb_GP_cPt_nv_V4:
 737     case Hexagon::STb_GP_cNotPt_nv_V4:
 738     case Hexagon::STb_GP_cdnPt_nv_V4:
 739     case Hexagon::STb_GP_cdnNotPt_nv_V4:
 740     case Hexagon::STrib_abs_nv_V4:
 741     case Hexagon::STrib_abs_cPt_nv_V4:
 742     case Hexagon::STrib_abs_cdnPt_nv_V4:
 743     case Hexagon::STrib_abs_cNotPt_nv_V4:
 744     case Hexagon::STrib_abs_cdnNotPt_nv_V4:
 745
 746     // Store Halfword
 747     case Hexagon::STrih_nv_V4:
 748     case Hexagon::STrih_indexed_nv_V4:
 749     case Hexagon::STrih_indexed_shl_nv_V4:
 750     case Hexagon::STrih_shl_nv_V4:
 751     case Hexagon::STh_GP_nv_V4:
 752     case Hexagon::POST_SThri_nv_V4:
 753     case Hexagon::STrih_cPt_nv_V4:
 754     case Hexagon::STrih_cdnPt_nv_V4:
 755     case Hexagon::STrih_cNotPt_nv_V4:
 756     case Hexagon::STrih_cdnNotPt_nv_V4:
 757     case Hexagon::STrih_indexed_cPt_nv_V4:
 758     case Hexagon::STrih_indexed_cdnPt_nv_V4:
 759     case Hexagon::STrih_indexed_cNotPt_nv_V4:
 760     case Hexagon::STrih_indexed_cdnNotPt_nv_V4:
 761     case Hexagon::STrih_indexed_shl_cPt_nv_V4:
 762     case Hexagon::STrih_indexed_shl_cdnPt_nv_V4:
 763     case Hexagon::STrih_indexed_shl_cNotPt_nv_V4:
 764     case Hexagon::STrih_indexed_shl_cdnNotPt_nv_V4:
 765     case Hexagon::POST_SThri_cPt_nv_V4:
 766     case Hexagon::POST_SThri_cdnPt_nv_V4:
 767     case Hexagon::POST_SThri_cNotPt_nv_V4:
 768     case Hexagon::POST_SThri_cdnNotPt_nv_V4:
 769     case Hexagon::STh_GP_cPt_nv_V4:
 770     case Hexagon::STh_GP_cNotPt_nv_V4:
 771     case Hexagon::STh_GP_cdnPt_nv_V4:
 772     case Hexagon::STh_GP_cdnNotPt_nv_V4:
 773     case Hexagon::STrih_abs_nv_V4:
 774     case Hexagon::STrih_abs_cPt_nv_V4:
 775     case Hexagon::STrih_abs_cdnPt_nv_V4:
 776     case Hexagon::STrih_abs_cNotPt_nv_V4:
 777     case Hexagon::STrih_abs_cdnNotPt_nv_V4:
 778
 779     // Store Word
 780     case Hexagon::STriw_nv_V4:
 781     case Hexagon::STriw_indexed_nv_V4:
 782     case Hexagon::STriw_indexed_shl_nv_V4:
 783     case Hexagon::STriw_shl_nv_V4:
 784     case Hexagon::STw_GP_nv_V4:
 785     case Hexagon::POST_STwri_nv_V4:
 786     case Hexagon::STriw_cPt_nv_V4:
 787     case Hexagon::STriw_cdnPt_nv_V4:
 788     case Hexagon::STriw_cNotPt_nv_V4:
 789     case Hexagon::STriw_cdnNotPt_nv_V4:
 790     case Hexagon::STriw_indexed_cPt_nv_V4:
 791     case Hexagon::STriw_indexed_cdnPt_nv_V4:
 792     case Hexagon::STriw_indexed_cNotPt_nv_V4:
 793     case Hexagon::STriw_indexed_cdnNotPt_nv_V4:
 794     case Hexagon::STriw_indexed_shl_cPt_nv_V4:
 795     case Hexagon::STriw_indexed_shl_cdnPt_nv_V4:
 796     case Hexagon::STriw_indexed_shl_cNotPt_nv_V4:
 797     case Hexagon::STriw_indexed_shl_cdnNotPt_nv_V4:
 798     case Hexagon::POST_STwri_cPt_nv_V4:
 799     case Hexagon::POST_STwri_cdnPt_nv_V4:
 800     case Hexagon::POST_STwri_cNotPt_nv_V4:
 801     case Hexagon::POST_STwri_cdnNotPt_nv_V4:
 802     case Hexagon::STw_GP_cPt_nv_V4:
 803     case Hexagon::STw_GP_cNotPt_nv_V4:
 804     case Hexagon::STw_GP_cdnPt_nv_V4:
 805     case Hexagon::STw_GP_cdnNotPt_nv_V4:
 806     case Hexagon::STriw_abs_nv_V4:
 807     case Hexagon::STriw_abs_cPt_nv_V4:
 808     case Hexagon::STriw_abs_cdnPt_nv_V4:
 809     case Hexagon::STriw_abs_cNotPt_nv_V4:
 810     case Hexagon::STriw_abs_cdnNotPt_nv_V4:
 811       return true;
 812   }
 813 }
 814
 815 bool HexagonInstrInfo::isPostIncrement (const MachineInstr* MI) const {
 816   switch (MI->getOpcode())
 817   {
 818     default: return false;
 819     // Load Byte
 820     case Hexagon::POST_LDrib:
 821     case Hexagon::POST_LDrib_cPt:
 822     case Hexagon::POST_LDrib_cNotPt:
 823     case Hexagon::POST_LDrib_cdnPt_V4:
 824     case Hexagon::POST_LDrib_cdnNotPt_V4:
 825
 826     // Load unsigned byte
 827     case Hexagon::POST_LDriub:
 828     case Hexagon::POST_LDriub_cPt:
 829     case Hexagon::POST_LDriub_cNotPt:
 830     case Hexagon::POST_LDriub_cdnPt_V4:
 831     case Hexagon::POST_LDriub_cdnNotPt_V4:
 832
 833     // Load halfword
 834     case Hexagon::POST_LDrih:
 835     case Hexagon::POST_LDrih_cPt:
 836     case Hexagon::POST_LDrih_cNotPt:
 837     case Hexagon::POST_LDrih_cdnPt_V4:
 838     case Hexagon::POST_LDrih_cdnNotPt_V4:
 839
 840     // Load unsigned halfword
 841     case Hexagon::POST_LDriuh:
 842     case Hexagon::POST_LDriuh_cPt:
 843     case Hexagon::POST_LDriuh_cNotPt:
 844     case Hexagon::POST_LDriuh_cdnPt_V4:
 845     case Hexagon::POST_LDriuh_cdnNotPt_V4:
 846
 847     // Load word
 848     case Hexagon::POST_LDriw:
 849     case Hexagon::POST_LDriw_cPt:
 850     case Hexagon::POST_LDriw_cNotPt:
 851     case Hexagon::POST_LDriw_cdnPt_V4:
 852     case Hexagon::POST_LDriw_cdnNotPt_V4:
 853
 854     // Load double word
 855     case Hexagon::POST_LDrid:
 856     case Hexagon::POST_LDrid_cPt:
 857     case Hexagon::POST_LDrid_cNotPt:
 858     case Hexagon::POST_LDrid_cdnPt_V4:
 859     case Hexagon::POST_LDrid_cdnNotPt_V4:
 860
 861     // Store byte
 862     case Hexagon::POST_STbri:
 863     case Hexagon::POST_STbri_cPt:
 864     case Hexagon::POST_STbri_cNotPt:
 865     case Hexagon::POST_STbri_cdnPt_V4:
 866     case Hexagon::POST_STbri_cdnNotPt_V4:
 867
 868     // Store halfword
 869     case Hexagon::POST_SThri:
 870     case Hexagon::POST_SThri_cPt:
 871     case Hexagon::POST_SThri_cNotPt:
 872     case Hexagon::POST_SThri_cdnPt_V4:
 873     case Hexagon::POST_SThri_cdnNotPt_V4:
 874
 875     // Store word
 876     case Hexagon::POST_STwri:
 877     case Hexagon::POST_STwri_cPt:
 878     case Hexagon::POST_STwri_cNotPt:
 879     case Hexagon::POST_STwri_cdnPt_V4:
 880     case Hexagon::POST_STwri_cdnNotPt_V4:
 881
 882     // Store double word
 883     case Hexagon::POST_STdri:
 884     case Hexagon::POST_STdri_cPt:
 885     case Hexagon::POST_STdri_cNotPt:
 886     case Hexagon::POST_STdri_cdnPt_V4:
 887     case Hexagon::POST_STdri_cdnNotPt_V4:
 888       return true;
 889   }
 890 }
 891
 892 bool HexagonInstrInfo::isNewValueInst(const MachineInstr *MI) const {
 893   if (isNewValueJump(MI))
 894     return true;
 895
 896   if (isNewValueStore(MI))
 897     return true;
 898
 899   return false;
 900 }
 901
 902 bool HexagonInstrInfo::isSaveCalleeSavedRegsCall(const MachineInstr *MI) const {
 903   return MI->getOpcode() == Hexagon::SAVE_REGISTERS_CALL_V4;
 904 }
 905
 906 bool HexagonInstrInfo::isPredicable(MachineInstr *MI) const {
 907   bool isPred = MI->getDesc().isPredicable();
 908
 909   if (!isPred)
 910     return false;
 911
 912   const int Opc = MI->getOpcode();
 913
 914   switch(Opc) {
 915   case Hexagon::TFRI:
 916     return isInt<12>(MI->getOperand(1).getImm());
 917
 918   case Hexagon::STrid:
 919   case Hexagon::STrid_indexed:
 920     return isShiftedUInt<6,3>(MI->getOperand(1).getImm());
 921
 922   case Hexagon::STriw:
 923   case Hexagon::STriw_indexed:
 924   case Hexagon::STriw_nv_V4:
 925     return isShiftedUInt<6,2>(MI->getOperand(1).getImm());
 926
 927   case Hexagon::STrih:
 928   case Hexagon::STrih_indexed:
 929   case Hexagon::STrih_nv_V4:
 930     return isShiftedUInt<6,1>(MI->getOperand(1).getImm());
 931
 932   case Hexagon::STrib:
 933   case Hexagon::STrib_indexed:
 934   case Hexagon::STrib_nv_V4:
 935     return isUInt<6>(MI->getOperand(1).getImm());
 936
 937   case Hexagon::LDrid:
 938   case Hexagon::LDrid_indexed:
 939     return isShiftedUInt<6,3>(MI->getOperand(2).getImm());
 940
 941   case Hexagon::LDriw:
 942   case Hexagon::LDriw_indexed:
 943     return isShiftedUInt<6,2>(MI->getOperand(2).getImm());
 944
 945   case Hexagon::LDrih:
 946   case Hexagon::LDriuh:
 947   case Hexagon::LDrih_indexed:
 948   case Hexagon::LDriuh_indexed:
 949     return isShiftedUInt<6,1>(MI->getOperand(2).getImm());
 950
 951   case Hexagon::LDrib:
 952   case Hexagon::LDriub:
 953   case Hexagon::LDrib_indexed:
 954   case Hexagon::LDriub_indexed:
 955     return isUInt<6>(MI->getOperand(2).getImm());
 956
 957   case Hexagon::POST_LDrid:
 958     return isShiftedInt<4,3>(MI->getOperand(3).getImm());
 959
 960   case Hexagon::POST_LDriw:
 961     return isShiftedInt<4,2>(MI->getOperand(3).getImm());
 962
 963   case Hexagon::POST_LDrih:
 964   case Hexagon::POST_LDriuh:
 965     return isShiftedInt<4,1>(MI->getOperand(3).getImm());
 966
 967   case Hexagon::POST_LDrib:
 968   case Hexagon::POST_LDriub:
 969     return isInt<4>(MI->getOperand(3).getImm());
 970
 971   case Hexagon::STrib_imm_V4:
 972   case Hexagon::STrih_imm_V4:
 973   case Hexagon::STriw_imm_V4:
 974     return (isUInt<6>(MI->getOperand(1).getImm()) &&
 975             isInt<6>(MI->getOperand(2).getImm()));
 976
 977   case Hexagon::ADD_ri:
 978     return isInt<8>(MI->getOperand(2).getImm());
 979
 980   case Hexagon::ASLH:
 981   case Hexagon::ASRH:
 982   case Hexagon::SXTB:
 983   case Hexagon::SXTH:
 984   case Hexagon::ZXTB:
 985   case Hexagon::ZXTH:
 986     return Subtarget.hasV4TOps();
 987
 988   case Hexagon::JMPR:
 989     return false;
 990   }
 991
 992   return true;
 993 }
 994
 995 // This function performs the following inversiones:
 996 //
 997 //  cPt    ---> cNotPt
 998 //  cNotPt ---> cPt
 999 //
1000 // however, these inversiones are NOT included:
1001 //
1002 //  cdnPt      -X-> cdnNotPt
1003 //  cdnNotPt   -X-> cdnPt
1004 //  cPt_nv     -X-> cNotPt_nv (new value stores)
1005 //  cNotPt_nv  -X-> cPt_nv    (new value stores)
1006 //
1007 // because only the following transformations are allowed:
1008 //
1009 //  cNotPt  ---> cdnNotPt
1010 //  cPt     ---> cdnPt
1011 //  cNotPt  ---> cNotPt_nv
1012 //  cPt     ---> cPt_nv
1013 unsigned HexagonInstrInfo::getInvertedPredicatedOpcode(const int Opc) const {
1014   switch(Opc) {
1015     default: llvm_unreachable("Unexpected predicated instruction");
1016     case Hexagon::TFR_cPt:
1017       return Hexagon::TFR_cNotPt;
1018     case Hexagon::TFR_cNotPt:
1019       return Hexagon::TFR_cPt;
1020
1021     case Hexagon::TFRI_cPt:
1022       return Hexagon::TFRI_cNotPt;
1023     case Hexagon::TFRI_cNotPt:
1024       return Hexagon::TFRI_cPt;
1025
1026     case Hexagon::JMP_c:
1027       return Hexagon::JMP_cNot;
1028     case Hexagon::JMP_cNot:
1029       return Hexagon::JMP_c;
1030
1031     case Hexagon::ADD_ri_cPt:
1032       return Hexagon::ADD_ri_cNotPt;
1033     case Hexagon::ADD_ri_cNotPt:
1034       return Hexagon::ADD_ri_cPt;
1035
1036     case Hexagon::ADD_rr_cPt:
1037       return Hexagon::ADD_rr_cNotPt;
1038     case Hexagon::ADD_rr_cNotPt:
1039       return Hexagon::ADD_rr_cPt;
1040
1041     case Hexagon::XOR_rr_cPt:
1042       return Hexagon::XOR_rr_cNotPt;
1043     case Hexagon::XOR_rr_cNotPt:
1044       return Hexagon::XOR_rr_cPt;
1045
1046     case Hexagon::AND_rr_cPt:
1047       return Hexagon::AND_rr_cNotPt;
1048     case Hexagon::AND_rr_cNotPt:
1049       return Hexagon::AND_rr_cPt;
1050
1051     case Hexagon::OR_rr_cPt:
1052       return Hexagon::OR_rr_cNotPt;
1053     case Hexagon::OR_rr_cNotPt:
1054       return Hexagon::OR_rr_cPt;
1055
1056     case Hexagon::SUB_rr_cPt:
1057       return Hexagon::SUB_rr_cNotPt;
1058     case Hexagon::SUB_rr_cNotPt:
1059       return Hexagon::SUB_rr_cPt;
1060
1061     case Hexagon::COMBINE_rr_cPt:
1062       return Hexagon::COMBINE_rr_cNotPt;
1063     case Hexagon::COMBINE_rr_cNotPt:
1064       return Hexagon::COMBINE_rr_cPt;
1065
1066     case Hexagon::ASLH_cPt_V4:
1067       return Hexagon::ASLH_cNotPt_V4;
1068     case Hexagon::ASLH_cNotPt_V4:
1069       return Hexagon::ASLH_cPt_V4;
1070
1071     case Hexagon::ASRH_cPt_V4:
1072       return Hexagon::ASRH_cNotPt_V4;
1073     case Hexagon::ASRH_cNotPt_V4:
1074       return Hexagon::ASRH_cPt_V4;
1075
1076     case Hexagon::SXTB_cPt_V4:
1077       return Hexagon::SXTB_cNotPt_V4;
1078     case Hexagon::SXTB_cNotPt_V4:
1079       return Hexagon::SXTB_cPt_V4;
1080
1081     case Hexagon::SXTH_cPt_V4:
1082       return Hexagon::SXTH_cNotPt_V4;
1083     case Hexagon::SXTH_cNotPt_V4:
1084       return Hexagon::SXTH_cPt_V4;
1085
1086     case Hexagon::ZXTB_cPt_V4:
1087       return Hexagon::ZXTB_cNotPt_V4;
1088     case Hexagon::ZXTB_cNotPt_V4:
1089       return Hexagon::ZXTB_cPt_V4;
1090
1091     case Hexagon::ZXTH_cPt_V4:
1092       return Hexagon::ZXTH_cNotPt_V4;
1093     case Hexagon::ZXTH_cNotPt_V4:
1094       return Hexagon::ZXTH_cPt_V4;
1095
1096
1097     case Hexagon::JMPR_cPt:
1098       return Hexagon::JMPR_cNotPt;
1099     case Hexagon::JMPR_cNotPt:
1100       return Hexagon::JMPR_cPt;
1101
1102   // V4 indexed+scaled load.
1103     case Hexagon::LDrid_indexed_shl_cPt_V4:
1104       return Hexagon::LDrid_indexed_shl_cNotPt_V4;
1105     case Hexagon::LDrid_indexed_shl_cNotPt_V4:
1106       return Hexagon::LDrid_indexed_shl_cPt_V4;
1107
1108     case Hexagon::LDrib_indexed_shl_cPt_V4:
1109       return Hexagon::LDrib_indexed_shl_cNotPt_V4;
1110     case Hexagon::LDrib_indexed_shl_cNotPt_V4:
1111       return Hexagon::LDrib_indexed_shl_cPt_V4;
1112
1113     case Hexagon::LDriub_indexed_shl_cPt_V4:
1114       return Hexagon::LDriub_indexed_shl_cNotPt_V4;
1115     case Hexagon::LDriub_indexed_shl_cNotPt_V4:
1116       return Hexagon::LDriub_indexed_shl_cPt_V4;
1117
1118     case Hexagon::LDrih_indexed_shl_cPt_V4:
1119       return Hexagon::LDrih_indexed_shl_cNotPt_V4;
1120     case Hexagon::LDrih_indexed_shl_cNotPt_V4:
1121       return Hexagon::LDrih_indexed_shl_cPt_V4;
1122
1123     case Hexagon::LDriuh_indexed_shl_cPt_V4:
1124       return Hexagon::LDriuh_indexed_shl_cNotPt_V4;
1125     case Hexagon::LDriuh_indexed_shl_cNotPt_V4:
1126       return Hexagon::LDriuh_indexed_shl_cPt_V4;
1127
1128     case Hexagon::LDriw_indexed_shl_cPt_V4:
1129       return Hexagon::LDriw_indexed_shl_cNotPt_V4;
1130     case Hexagon::LDriw_indexed_shl_cNotPt_V4:
1131       return Hexagon::LDriw_indexed_shl_cPt_V4;
1132
1133     // Byte.
1134     case Hexagon::POST_STbri_cPt:
1135       return Hexagon::POST_STbri_cNotPt;
1136     case Hexagon::POST_STbri_cNotPt:
1137       return Hexagon::POST_STbri_cPt;
1138
1139     case Hexagon::STrib_cPt:
1140       return Hexagon::STrib_cNotPt;
1141     case Hexagon::STrib_cNotPt:
1142       return Hexagon::STrib_cPt;
1143
1144     case Hexagon::STrib_indexed_cPt:
1145       return Hexagon::STrib_indexed_cNotPt;
1146     case Hexagon::STrib_indexed_cNotPt:
1147       return Hexagon::STrib_indexed_cPt;
1148
1149     case Hexagon::STrib_imm_cPt_V4:
1150       return Hexagon::STrib_imm_cNotPt_V4;
1151     case Hexagon::STrib_imm_cNotPt_V4:
1152       return Hexagon::STrib_imm_cPt_V4;
1153
1154     case Hexagon::STrib_indexed_shl_cPt_V4:
1155       return Hexagon::STrib_indexed_shl_cNotPt_V4;
1156     case Hexagon::STrib_indexed_shl_cNotPt_V4:
1157       return Hexagon::STrib_indexed_shl_cPt_V4;
1158
1159   // Halfword.
1160     case Hexagon::POST_SThri_cPt:
1161       return Hexagon::POST_SThri_cNotPt;
1162     case Hexagon::POST_SThri_cNotPt:
1163       return Hexagon::POST_SThri_cPt;
1164
1165     case Hexagon::STrih_cPt:
1166       return Hexagon::STrih_cNotPt;
1167     case Hexagon::STrih_cNotPt:
1168       return Hexagon::STrih_cPt;
1169
1170     case Hexagon::STrih_indexed_cPt:
1171       return Hexagon::STrih_indexed_cNotPt;
1172     case Hexagon::STrih_indexed_cNotPt:
1173       return Hexagon::STrih_indexed_cPt;
1174
1175     case Hexagon::STrih_imm_cPt_V4:
1176       return Hexagon::STrih_imm_cNotPt_V4;
1177     case Hexagon::STrih_imm_cNotPt_V4:
1178       return Hexagon::STrih_imm_cPt_V4;
1179
1180     case Hexagon::STrih_indexed_shl_cPt_V4:
1181       return Hexagon::STrih_indexed_shl_cNotPt_V4;
1182     case Hexagon::STrih_indexed_shl_cNotPt_V4:
1183       return Hexagon::STrih_indexed_shl_cPt_V4;
1184
1185   // Word.
1186     case Hexagon::POST_STwri_cPt:
1187       return Hexagon::POST_STwri_cNotPt;
1188     case Hexagon::POST_STwri_cNotPt:
1189       return Hexagon::POST_STwri_cPt;
1190
1191     case Hexagon::STriw_cPt:
1192       return Hexagon::STriw_cNotPt;
1193     case Hexagon::STriw_cNotPt:
1194       return Hexagon::STriw_cPt;
1195
1196     case Hexagon::STriw_indexed_cPt:
1197       return Hexagon::STriw_indexed_cNotPt;
1198     case Hexagon::STriw_indexed_cNotPt:
1199       return Hexagon::STriw_indexed_cPt;
1200
1201     case Hexagon::STriw_indexed_shl_cPt_V4:
1202       return Hexagon::STriw_indexed_shl_cNotPt_V4;
1203     case Hexagon::STriw_indexed_shl_cNotPt_V4:
1204       return Hexagon::STriw_indexed_shl_cPt_V4;
1205
1206     case Hexagon::STriw_imm_cPt_V4:
1207       return Hexagon::STriw_imm_cNotPt_V4;
1208     case Hexagon::STriw_imm_cNotPt_V4:
1209       return Hexagon::STriw_imm_cPt_V4;
1210
1211   // Double word.
1212     case Hexagon::POST_STdri_cPt:
1213       return Hexagon::POST_STdri_cNotPt;
1214     case Hexagon::POST_STdri_cNotPt:
1215       return Hexagon::POST_STdri_cPt;
1216
1217     case Hexagon::STrid_cPt:
1218       return Hexagon::STrid_cNotPt;
1219     case Hexagon::STrid_cNotPt:
1220       return Hexagon::STrid_cPt;
1221
1222     case Hexagon::STrid_indexed_cPt:
1223       return Hexagon::STrid_indexed_cNotPt;
1224     case Hexagon::STrid_indexed_cNotPt:
1225       return Hexagon::STrid_indexed_cPt;
1226
1227     case Hexagon::STrid_indexed_shl_cPt_V4:
1228       return Hexagon::STrid_indexed_shl_cNotPt_V4;
1229     case Hexagon::STrid_indexed_shl_cNotPt_V4:
1230       return Hexagon::STrid_indexed_shl_cPt_V4;
1231
1232     // V4 Store to global address.
1233     case Hexagon::STd_GP_cPt_V4:
1234       return Hexagon::STd_GP_cNotPt_V4;
1235     case Hexagon::STd_GP_cNotPt_V4:
1236       return Hexagon::STd_GP_cPt_V4;
1237
1238     case Hexagon::STb_GP_cPt_V4:
1239       return Hexagon::STb_GP_cNotPt_V4;
1240     case Hexagon::STb_GP_cNotPt_V4:
1241       return Hexagon::STb_GP_cPt_V4;
1242
1243     case Hexagon::STh_GP_cPt_V4:
1244       return Hexagon::STh_GP_cNotPt_V4;
1245     case Hexagon::STh_GP_cNotPt_V4:
1246       return Hexagon::STh_GP_cPt_V4;
1247
1248     case Hexagon::STw_GP_cPt_V4:
1249       return Hexagon::STw_GP_cNotPt_V4;
1250     case Hexagon::STw_GP_cNotPt_V4:
1251       return Hexagon::STw_GP_cPt_V4;
1252
1253   // Load.
1254     case Hexagon::LDrid_cPt:
1255       return Hexagon::LDrid_cNotPt;
1256     case Hexagon::LDrid_cNotPt:
1257       return Hexagon::LDrid_cPt;
1258
1259     case Hexagon::LDriw_cPt:
1260       return Hexagon::LDriw_cNotPt;
1261     case Hexagon::LDriw_cNotPt:
1262       return Hexagon::LDriw_cPt;
1263
1264     case Hexagon::LDrih_cPt:
1265       return Hexagon::LDrih_cNotPt;
1266     case Hexagon::LDrih_cNotPt:
1267       return Hexagon::LDrih_cPt;
1268
1269     case Hexagon::LDriuh_cPt:
1270       return Hexagon::LDriuh_cNotPt;
1271     case Hexagon::LDriuh_cNotPt:
1272       return Hexagon::LDriuh_cPt;
1273
1274     case Hexagon::LDrib_cPt:
1275       return Hexagon::LDrib_cNotPt;
1276     case Hexagon::LDrib_cNotPt:
1277       return Hexagon::LDrib_cPt;
1278
1279     case Hexagon::LDriub_cPt:
1280       return Hexagon::LDriub_cNotPt;
1281     case Hexagon::LDriub_cNotPt:
1282       return Hexagon::LDriub_cPt;
1283
1284  // Load Indexed.
1285     case Hexagon::LDrid_indexed_cPt:
1286       return Hexagon::LDrid_indexed_cNotPt;
1287     case Hexagon::LDrid_indexed_cNotPt:
1288       return Hexagon::LDrid_indexed_cPt;
1289
1290     case Hexagon::LDriw_indexed_cPt:
1291       return Hexagon::LDriw_indexed_cNotPt;
1292     case Hexagon::LDriw_indexed_cNotPt:
1293       return Hexagon::LDriw_indexed_cPt;
1294
1295     case Hexagon::LDrih_indexed_cPt:
1296       return Hexagon::LDrih_indexed_cNotPt;
1297     case Hexagon::LDrih_indexed_cNotPt:
1298       return Hexagon::LDrih_indexed_cPt;
1299
1300     case Hexagon::LDriuh_indexed_cPt:
1301       return Hexagon::LDriuh_indexed_cNotPt;
1302     case Hexagon::LDriuh_indexed_cNotPt:
1303       return Hexagon::LDriuh_indexed_cPt;
1304
1305     case Hexagon::LDrib_indexed_cPt:
1306       return Hexagon::LDrib_indexed_cNotPt;
1307     case Hexagon::LDrib_indexed_cNotPt:
1308       return Hexagon::LDrib_indexed_cPt;
1309
1310     case Hexagon::LDriub_indexed_cPt:
1311       return Hexagon::LDriub_indexed_cNotPt;
1312     case Hexagon::LDriub_indexed_cNotPt:
1313       return Hexagon::LDriub_indexed_cPt;
1314
1315   // Post Inc Load.
1316     case Hexagon::POST_LDrid_cPt:
1317       return Hexagon::POST_LDrid_cNotPt;
1318     case Hexagon::POST_LDriw_cNotPt:
1319       return Hexagon::POST_LDriw_cPt;
1320
1321     case Hexagon::POST_LDrih_cPt:
1322       return Hexagon::POST_LDrih_cNotPt;
1323     case Hexagon::POST_LDrih_cNotPt:
1324       return Hexagon::POST_LDrih_cPt;
1325
1326     case Hexagon::POST_LDriuh_cPt:
1327       return Hexagon::POST_LDriuh_cNotPt;
1328     case Hexagon::POST_LDriuh_cNotPt:
1329       return Hexagon::POST_LDriuh_cPt;
1330
1331     case Hexagon::POST_LDrib_cPt:
1332       return Hexagon::POST_LDrib_cNotPt;
1333     case Hexagon::POST_LDrib_cNotPt:
1334       return Hexagon::POST_LDrib_cPt;
1335
1336     case Hexagon::POST_LDriub_cPt:
1337       return Hexagon::POST_LDriub_cNotPt;
1338     case Hexagon::POST_LDriub_cNotPt:
1339       return Hexagon::POST_LDriub_cPt;
1340
1341   // Dealloc_return.
1342     case Hexagon::DEALLOC_RET_cPt_V4:
1343       return Hexagon::DEALLOC_RET_cNotPt_V4;
1344     case Hexagon::DEALLOC_RET_cNotPt_V4:
1345       return Hexagon::DEALLOC_RET_cPt_V4;
1346
1347    // New Value Jump.
1348    // JMPEQ_ri - with -1.
1349     case Hexagon::JMP_EQriPtneg_nv_V4:
1350       return Hexagon::JMP_EQriNotPtneg_nv_V4;
1351     case Hexagon::JMP_EQriNotPtneg_nv_V4:
1352       return Hexagon::JMP_EQriPtneg_nv_V4;
1353
1354     case Hexagon::JMP_EQriPntneg_nv_V4:
1355       return Hexagon::JMP_EQriNotPntneg_nv_V4;
1356     case Hexagon::JMP_EQriNotPntneg_nv_V4:
1357       return Hexagon::JMP_EQriPntneg_nv_V4;
1358
1359    // JMPEQ_ri.
1360      case Hexagon::JMP_EQriPt_nv_V4:
1361       return Hexagon::JMP_EQriNotPt_nv_V4;
1362     case Hexagon::JMP_EQriNotPt_nv_V4:
1363       return Hexagon::JMP_EQriPt_nv_V4;
1364
1365      case Hexagon::JMP_EQriPnt_nv_V4:
1366       return Hexagon::JMP_EQriNotPnt_nv_V4;
1367     case Hexagon::JMP_EQriNotPnt_nv_V4:
1368       return Hexagon::JMP_EQriPnt_nv_V4;
1369
1370    // JMPEQ_rr.
1371      case Hexagon::JMP_EQrrPt_nv_V4:
1372       return Hexagon::JMP_EQrrNotPt_nv_V4;
1373     case Hexagon::JMP_EQrrNotPt_nv_V4:
1374       return Hexagon::JMP_EQrrPt_nv_V4;
1375
1376      case Hexagon::JMP_EQrrPnt_nv_V4:
1377       return Hexagon::JMP_EQrrNotPnt_nv_V4;
1378     case Hexagon::JMP_EQrrNotPnt_nv_V4:
1379       return Hexagon::JMP_EQrrPnt_nv_V4;
1380
1381    // JMPGT_ri - with -1.
1382     case Hexagon::JMP_GTriPtneg_nv_V4:
1383       return Hexagon::JMP_GTriNotPtneg_nv_V4;
1384     case Hexagon::JMP_GTriNotPtneg_nv_V4:
1385       return Hexagon::JMP_GTriPtneg_nv_V4;
1386
1387     case Hexagon::JMP_GTriPntneg_nv_V4:
1388       return Hexagon::JMP_GTriNotPntneg_nv_V4;
1389     case Hexagon::JMP_GTriNotPntneg_nv_V4:
1390       return Hexagon::JMP_GTriPntneg_nv_V4;
1391
1392    // JMPGT_ri.
1393      case Hexagon::JMP_GTriPt_nv_V4:
1394       return Hexagon::JMP_GTriNotPt_nv_V4;
1395     case Hexagon::JMP_GTriNotPt_nv_V4:
1396       return Hexagon::JMP_GTriPt_nv_V4;
1397
1398      case Hexagon::JMP_GTriPnt_nv_V4:
1399       return Hexagon::JMP_GTriNotPnt_nv_V4;
1400     case Hexagon::JMP_GTriNotPnt_nv_V4:
1401       return Hexagon::JMP_GTriPnt_nv_V4;
1402
1403    // JMPGT_rr.
1404      case Hexagon::JMP_GTrrPt_nv_V4:
1405       return Hexagon::JMP_GTrrNotPt_nv_V4;
1406     case Hexagon::JMP_GTrrNotPt_nv_V4:
1407       return Hexagon::JMP_GTrrPt_nv_V4;
1408
1409      case Hexagon::JMP_GTrrPnt_nv_V4:
1410       return Hexagon::JMP_GTrrNotPnt_nv_V4;
1411     case Hexagon::JMP_GTrrNotPnt_nv_V4:
1412       return Hexagon::JMP_GTrrPnt_nv_V4;
1413
1414    // JMPGT_rrdn.
1415      case Hexagon::JMP_GTrrdnPt_nv_V4:
1416       return Hexagon::JMP_GTrrdnNotPt_nv_V4;
1417     case Hexagon::JMP_GTrrdnNotPt_nv_V4:
1418       return Hexagon::JMP_GTrrdnPt_nv_V4;
1419
1420      case Hexagon::JMP_GTrrdnPnt_nv_V4:
1421       return Hexagon::JMP_GTrrdnNotPnt_nv_V4;
1422     case Hexagon::JMP_GTrrdnNotPnt_nv_V4:
1423       return Hexagon::JMP_GTrrdnPnt_nv_V4;
1424
1425    // JMPGTU_ri.
1426      case Hexagon::JMP_GTUriPt_nv_V4:
1427       return Hexagon::JMP_GTUriNotPt_nv_V4;
1428     case Hexagon::JMP_GTUriNotPt_nv_V4:
1429       return Hexagon::JMP_GTUriPt_nv_V4;
1430
1431      case Hexagon::JMP_GTUriPnt_nv_V4:
1432       return Hexagon::JMP_GTUriNotPnt_nv_V4;
1433     case Hexagon::JMP_GTUriNotPnt_nv_V4:
1434       return Hexagon::JMP_GTUriPnt_nv_V4;
1435
1436    // JMPGTU_rr.
1437      case Hexagon::JMP_GTUrrPt_nv_V4:
1438       return Hexagon::JMP_GTUrrNotPt_nv_V4;
1439     case Hexagon::JMP_GTUrrNotPt_nv_V4:
1440       return Hexagon::JMP_GTUrrPt_nv_V4;
1441
1442      case Hexagon::JMP_GTUrrPnt_nv_V4:
1443       return Hexagon::JMP_GTUrrNotPnt_nv_V4;
1444     case Hexagon::JMP_GTUrrNotPnt_nv_V4:
1445       return Hexagon::JMP_GTUrrPnt_nv_V4;
1446
1447    // JMPGTU_rrdn.
1448      case Hexagon::JMP_GTUrrdnPt_nv_V4:
1449       return Hexagon::JMP_GTUrrdnNotPt_nv_V4;
1450     case Hexagon::JMP_GTUrrdnNotPt_nv_V4:
1451       return Hexagon::JMP_GTUrrdnPt_nv_V4;
1452
1453      case Hexagon::JMP_GTUrrdnPnt_nv_V4:
1454       return Hexagon::JMP_GTUrrdnNotPnt_nv_V4;
1455     case Hexagon::JMP_GTUrrdnNotPnt_nv_V4:
1456       return Hexagon::JMP_GTUrrdnPnt_nv_V4;
1457   }
1458 }
1459
1460
1461 int HexagonInstrInfo::
1462 getMatchingCondBranchOpcode(int Opc, bool invertPredicate) const {
1463   enum Hexagon::PredSense inPredSense;
1464   inPredSense = invertPredicate ? Hexagon::PredSense_false :
1465                                   Hexagon::PredSense_true;
1466   int CondOpcode = Hexagon::getPredOpcode(Opc, inPredSense);
1467   if (CondOpcode >= 0) // Valid Conditional opcode/instruction
1468     return CondOpcode;
1469
1470   // This switch case will be removed once all the instructions have been
1471   // modified to use relation maps.
1472   switch(Opc) {
1473   case Hexagon::TFR:
1474     return !invertPredicate ? Hexagon::TFR_cPt :
1475                               Hexagon::TFR_cNotPt;
1476   case Hexagon::TFRI_f:
1477     return !invertPredicate ? Hexagon::TFRI_cPt_f :
1478                               Hexagon::TFRI_cNotPt_f;
1479   case Hexagon::TFRI:
1480     return !invertPredicate ? Hexagon::TFRI_cPt :
1481                               Hexagon::TFRI_cNotPt;
1482   case Hexagon::JMP:
1483     return !invertPredicate ? Hexagon::JMP_c :
1484                               Hexagon::JMP_cNot;
1485   case Hexagon::JMP_EQrrPt_nv_V4:
1486     return !invertPredicate ? Hexagon::JMP_EQrrPt_nv_V4 :
1487                               Hexagon::JMP_EQrrNotPt_nv_V4;
1488   case Hexagon::JMP_EQriPt_nv_V4:
1489     return !invertPredicate ? Hexagon::JMP_EQriPt_nv_V4 :
1490                               Hexagon::JMP_EQriNotPt_nv_V4;
1491   case Hexagon::COMBINE_rr:
1492     return !invertPredicate ? Hexagon::COMBINE_rr_cPt :
1493                               Hexagon::COMBINE_rr_cNotPt;
1494   case Hexagon::ASLH:
1495     return !invertPredicate ? Hexagon::ASLH_cPt_V4 :
1496                               Hexagon::ASLH_cNotPt_V4;
1497   case Hexagon::ASRH:
1498     return !invertPredicate ? Hexagon::ASRH_cPt_V4 :
1499                               Hexagon::ASRH_cNotPt_V4;
1500   case Hexagon::SXTB:
1501     return !invertPredicate ? Hexagon::SXTB_cPt_V4 :
1502                               Hexagon::SXTB_cNotPt_V4;
1503   case Hexagon::SXTH:
1504     return !invertPredicate ? Hexagon::SXTH_cPt_V4 :
1505                               Hexagon::SXTH_cNotPt_V4;
1506   case Hexagon::ZXTB:
1507     return !invertPredicate ? Hexagon::ZXTB_cPt_V4 :
1508                               Hexagon::ZXTB_cNotPt_V4;
1509   case Hexagon::ZXTH:
1510     return !invertPredicate ? Hexagon::ZXTH_cPt_V4 :
1511                               Hexagon::ZXTH_cNotPt_V4;
1512
1513   case Hexagon::JMPR:
1514     return !invertPredicate ? Hexagon::JMPR_cPt :
1515                               Hexagon::JMPR_cNotPt;
1516
1517   // V4 indexed+scaled load.
1518   case Hexagon::LDrid_indexed_shl_V4:
1519     return !invertPredicate ? Hexagon::LDrid_indexed_shl_cPt_V4 :
1520                               Hexagon::LDrid_indexed_shl_cNotPt_V4;
1521   case Hexagon::LDrib_indexed_shl_V4:
1522     return !invertPredicate ? Hexagon::LDrib_indexed_shl_cPt_V4 :
1523                               Hexagon::LDrib_indexed_shl_cNotPt_V4;
1524   case Hexagon::LDriub_indexed_shl_V4:
1525     return !invertPredicate ? Hexagon::LDriub_indexed_shl_cPt_V4 :
1526                               Hexagon::LDriub_indexed_shl_cNotPt_V4;
1527   case Hexagon::LDrih_indexed_shl_V4:
1528     return !invertPredicate ? Hexagon::LDrih_indexed_shl_cPt_V4 :
1529                               Hexagon::LDrih_indexed_shl_cNotPt_V4;
1530   case Hexagon::LDriuh_indexed_shl_V4:
1531     return !invertPredicate ? Hexagon::LDriuh_indexed_shl_cPt_V4 :
1532                               Hexagon::LDriuh_indexed_shl_cNotPt_V4;
1533   case Hexagon::LDriw_indexed_shl_V4:
1534     return !invertPredicate ? Hexagon::LDriw_indexed_shl_cPt_V4 :
1535                               Hexagon::LDriw_indexed_shl_cNotPt_V4;
1536
1537   // V4 Load from global address
1538   case Hexagon::LDd_GP_V4:
1539     return !invertPredicate ? Hexagon::LDd_GP_cPt_V4 :
1540                               Hexagon::LDd_GP_cNotPt_V4;
1541   case Hexagon::LDb_GP_V4:
1542     return !invertPredicate ? Hexagon::LDb_GP_cPt_V4 :
1543                               Hexagon::LDb_GP_cNotPt_V4;
1544   case Hexagon::LDub_GP_V4:
1545     return !invertPredicate ? Hexagon::LDub_GP_cPt_V4 :
1546                               Hexagon::LDub_GP_cNotPt_V4;
1547   case Hexagon::LDh_GP_V4:
1548     return !invertPredicate ? Hexagon::LDh_GP_cPt_V4 :
1549                               Hexagon::LDh_GP_cNotPt_V4;
1550   case Hexagon::LDuh_GP_V4:
1551     return !invertPredicate ? Hexagon::LDuh_GP_cPt_V4 :
1552                               Hexagon::LDuh_GP_cNotPt_V4;
1553   case Hexagon::LDw_GP_V4:
1554     return !invertPredicate ? Hexagon::LDw_GP_cPt_V4 :
1555                               Hexagon::LDw_GP_cNotPt_V4;
1556
1557     // Byte.
1558   case Hexagon::POST_STbri:
1559     return !invertPredicate ? Hexagon::POST_STbri_cPt :
1560                               Hexagon::POST_STbri_cNotPt;
1561   case Hexagon::STrib:
1562     return !invertPredicate ? Hexagon::STrib_cPt :
1563                               Hexagon::STrib_cNotPt;
1564   case Hexagon::STrib_indexed:
1565     return !invertPredicate ? Hexagon::STrib_indexed_cPt :
1566                               Hexagon::STrib_indexed_cNotPt;
1567   case Hexagon::STrib_imm_V4:
1568     return !invertPredicate ? Hexagon::STrib_imm_cPt_V4 :
1569                               Hexagon::STrib_imm_cNotPt_V4;
1570   case Hexagon::STrib_indexed_shl_V4:
1571     return !invertPredicate ? Hexagon::STrib_indexed_shl_cPt_V4 :
1572                               Hexagon::STrib_indexed_shl_cNotPt_V4;
1573   // Halfword.
1574   case Hexagon::POST_SThri:
1575     return !invertPredicate ? Hexagon::POST_SThri_cPt :
1576                               Hexagon::POST_SThri_cNotPt;
1577   case Hexagon::STrih:
1578     return !invertPredicate ? Hexagon::STrih_cPt :
1579                               Hexagon::STrih_cNotPt;
1580   case Hexagon::STrih_indexed:
1581     return !invertPredicate ? Hexagon::STrih_indexed_cPt :
1582                               Hexagon::STrih_indexed_cNotPt;
1583   case Hexagon::STrih_imm_V4:
1584     return !invertPredicate ? Hexagon::STrih_imm_cPt_V4 :
1585                               Hexagon::STrih_imm_cNotPt_V4;
1586   case Hexagon::STrih_indexed_shl_V4:
1587     return !invertPredicate ? Hexagon::STrih_indexed_shl_cPt_V4 :
1588                               Hexagon::STrih_indexed_shl_cNotPt_V4;
1589   // Word.
1590   case Hexagon::POST_STwri:
1591     return !invertPredicate ? Hexagon::POST_STwri_cPt :
1592                               Hexagon::POST_STwri_cNotPt;
1593   case Hexagon::STriw:
1594     return !invertPredicate ? Hexagon::STriw_cPt :
1595                               Hexagon::STriw_cNotPt;
1596   case Hexagon::STriw_indexed:
1597     return !invertPredicate ? Hexagon::STriw_indexed_cPt :
1598                               Hexagon::STriw_indexed_cNotPt;
1599   case Hexagon::STriw_indexed_shl_V4:
1600     return !invertPredicate ? Hexagon::STriw_indexed_shl_cPt_V4 :
1601                               Hexagon::STriw_indexed_shl_cNotPt_V4;
1602   case Hexagon::STriw_imm_V4:
1603     return !invertPredicate ? Hexagon::STriw_imm_cPt_V4 :
1604                               Hexagon::STriw_imm_cNotPt_V4;
1605   // Double word.
1606   case Hexagon::POST_STdri:
1607     return !invertPredicate ? Hexagon::POST_STdri_cPt :
1608                               Hexagon::POST_STdri_cNotPt;
1609   case Hexagon::STrid:
1610     return !invertPredicate ? Hexagon::STrid_cPt :
1611                               Hexagon::STrid_cNotPt;
1612   case Hexagon::STrid_indexed:
1613     return !invertPredicate ? Hexagon::STrid_indexed_cPt :
1614                               Hexagon::STrid_indexed_cNotPt;
1615   case Hexagon::STrid_indexed_shl_V4:
1616     return !invertPredicate ? Hexagon::STrid_indexed_shl_cPt_V4 :
1617                               Hexagon::STrid_indexed_shl_cNotPt_V4;
1618
1619   // V4 Store to global address
1620   case Hexagon::STd_GP_V4:
1621     return !invertPredicate ? Hexagon::STd_GP_cPt_V4 :
1622                               Hexagon::STd_GP_cNotPt_V4;
1623   case Hexagon::STb_GP_V4:
1624     return !invertPredicate ? Hexagon::STb_GP_cPt_V4 :
1625                               Hexagon::STb_GP_cNotPt_V4;
1626   case Hexagon::STh_GP_V4:
1627     return !invertPredicate ? Hexagon::STh_GP_cPt_V4 :
1628                               Hexagon::STh_GP_cNotPt_V4;
1629   case Hexagon::STw_GP_V4:
1630     return !invertPredicate ? Hexagon::STw_GP_cPt_V4 :
1631                               Hexagon::STw_GP_cNotPt_V4;
1632
1633   // Load.
1634   case Hexagon::LDrid:
1635     return !invertPredicate ? Hexagon::LDrid_cPt :
1636                               Hexagon::LDrid_cNotPt;
1637   case Hexagon::LDriw:
1638     return !invertPredicate ? Hexagon::LDriw_cPt :
1639                               Hexagon::LDriw_cNotPt;
1640   case Hexagon::LDrih:
1641     return !invertPredicate ? Hexagon::LDrih_cPt :
1642                               Hexagon::LDrih_cNotPt;
1643   case Hexagon::LDriuh:
1644     return !invertPredicate ? Hexagon::LDriuh_cPt :
1645                               Hexagon::LDriuh_cNotPt;
1646   case Hexagon::LDrib:
1647     return !invertPredicate ? Hexagon::LDrib_cPt :
1648                               Hexagon::LDrib_cNotPt;
1649   case Hexagon::LDriub:
1650     return !invertPredicate ? Hexagon::LDriub_cPt :
1651                               Hexagon::LDriub_cNotPt;
1652  // Load Indexed.
1653   case Hexagon::LDrid_indexed:
1654     return !invertPredicate ? Hexagon::LDrid_indexed_cPt :
1655                               Hexagon::LDrid_indexed_cNotPt;
1656   case Hexagon::LDriw_indexed:
1657     return !invertPredicate ? Hexagon::LDriw_indexed_cPt :
1658                               Hexagon::LDriw_indexed_cNotPt;
1659   case Hexagon::LDrih_indexed:
1660     return !invertPredicate ? Hexagon::LDrih_indexed_cPt :
1661                               Hexagon::LDrih_indexed_cNotPt;
1662   case Hexagon::LDriuh_indexed:
1663     return !invertPredicate ? Hexagon::LDriuh_indexed_cPt :
1664                               Hexagon::LDriuh_indexed_cNotPt;
1665   case Hexagon::LDrib_indexed:
1666     return !invertPredicate ? Hexagon::LDrib_indexed_cPt :
1667                               Hexagon::LDrib_indexed_cNotPt;
1668   case Hexagon::LDriub_indexed:
1669     return !invertPredicate ? Hexagon::LDriub_indexed_cPt :
1670                               Hexagon::LDriub_indexed_cNotPt;
1671   // Post Increment Load.
1672   case Hexagon::POST_LDrid:
1673     return !invertPredicate ? Hexagon::POST_LDrid_cPt :
1674                               Hexagon::POST_LDrid_cNotPt;
1675   case Hexagon::POST_LDriw:
1676     return !invertPredicate ? Hexagon::POST_LDriw_cPt :
1677                               Hexagon::POST_LDriw_cNotPt;
1678   case Hexagon::POST_LDrih:
1679     return !invertPredicate ? Hexagon::POST_LDrih_cPt :
1680                               Hexagon::POST_LDrih_cNotPt;
1681   case Hexagon::POST_LDriuh:
1682     return !invertPredicate ? Hexagon::POST_LDriuh_cPt :
1683                               Hexagon::POST_LDriuh_cNotPt;
1684   case Hexagon::POST_LDrib:
1685     return !invertPredicate ? Hexagon::POST_LDrib_cPt :
1686                               Hexagon::POST_LDrib_cNotPt;
1687   case Hexagon::POST_LDriub:
1688     return !invertPredicate ? Hexagon::POST_LDriub_cPt :
1689                               Hexagon::POST_LDriub_cNotPt;
1690   // DEALLOC_RETURN.
1691   case Hexagon::DEALLOC_RET_V4:
1692     return !invertPredicate ? Hexagon::DEALLOC_RET_cPt_V4 :
1693                               Hexagon::DEALLOC_RET_cNotPt_V4;
1694   }
1695   llvm_unreachable("Unexpected predicable instruction");
1696 }
1697
1698
1699 bool HexagonInstrInfo::
1700 PredicateInstruction(MachineInstr *MI,
1701                      const SmallVectorImpl<MachineOperand> &Cond) const {
1702   int Opc = MI->getOpcode();
1703   assert (isPredicable(MI) && "Expected predicable instruction");
1704   bool invertJump = (!Cond.empty() && Cond[0].isImm() &&
1705                      (Cond[0].getImm() == 0));
1706
1707   // This will change MI's opcode to its predicate version.
1708   // However, its operand list is still the old one, i.e. the
1709   // non-predicate one.
1710   MI->setDesc(get(getMatchingCondBranchOpcode(Opc, invertJump)));
1711
1712   int oper = -1;
1713   unsigned int GAIdx = 0;
1714
1715   // Indicates whether the current MI has a GlobalAddress operand
1716   bool hasGAOpnd = false;
1717   std::vector<MachineOperand> tmpOpnds;
1718
1719   // Indicates whether we need to shift operands to right.
1720   bool needShift = true;
1721
1722   // The predicate is ALWAYS the FIRST input operand !!!
1723   if (MI->getNumOperands() == 0) {
1724     // The non-predicate version of MI does not take any operands,
1725     // i.e. no outs and no ins. In this condition, the predicate
1726     // operand will be directly placed at Operands[0]. No operand
1727     // shift is needed.
1728     // Example: BARRIER
1729     needShift = false;
1730     oper = -1;
1731   }
1732   else if (   MI->getOperand(MI->getNumOperands()-1).isReg()
1733            && MI->getOperand(MI->getNumOperands()-1).isDef()
1734            && !MI->getOperand(MI->getNumOperands()-1).isImplicit()) {
1735     // The non-predicate version of MI does not have any input operands.
1736     // In this condition, we extend the length of Operands[] by one and
1737     // copy the original last operand to the newly allocated slot.
1738     // At this moment, it is just a place holder. Later, we will put
1739     // predicate operand directly into it. No operand shift is needed.
1740     // Example: r0=BARRIER (this is a faked insn used here for illustration)
1741     MI->addOperand(MI->getOperand(MI->getNumOperands()-1));
1742     needShift = false;
1743     oper = MI->getNumOperands() - 2;
1744   }
1745   else {
1746     // We need to right shift all input operands by one. Duplicate the
1747     // last operand into the newly allocated slot.
1748     MI->addOperand(MI->getOperand(MI->getNumOperands()-1));
1749   }
1750
1751   if (needShift)
1752   {
1753     // Operands[ MI->getNumOperands() - 2 ] has been copied into
1754     // Operands[ MI->getNumOperands() - 1 ], so we start from
1755     // Operands[ MI->getNumOperands() - 3 ].
1756     // oper is a signed int.
1757     // It is ok if "MI->getNumOperands()-3" is -3, -2, or -1.
1758     for (oper = MI->getNumOperands() - 3; oper >= 0; --oper)
1759     {
1760       MachineOperand &MO = MI->getOperand(oper);
1761
1762       // Opnd[0] Opnd[1] Opnd[2] Opnd[3] Opnd[4]   Opnd[5]   Opnd[6]   Opnd[7]
1763       // <Def0>  <Def1>  <Use0>  <Use1>  <ImpDef0> <ImpDef1> <ImpUse0> <ImpUse1>
1764       //               /\~
1765       //              /||\~
1766       //               ||
1767       //        Predicate Operand here
1768       if (MO.isReg() && !MO.isUse() && !MO.isImplicit()) {
1769         break;
1770       }
1771       if (MO.isReg()) {
1772         MI->getOperand(oper+1).ChangeToRegister(MO.getReg(), MO.isDef(),
1773                                                 MO.isImplicit(), MO.isKill(),
1774                                                 MO.isDead(), MO.isUndef(),
1775                                                 MO.isDebug());
1776       }
1777       else if (MO.isImm()) {
1778         MI->getOperand(oper+1).ChangeToImmediate(MO.getImm());
1779       }
1780       else if (MO.isGlobal()) {
1781         // MI can not have more than one GlobalAddress operand.
1782         assert(hasGAOpnd == false && "MI can only have one GlobalAddress opnd");
1783
1784         // There is no member function called "ChangeToGlobalAddress" in the
1785         // MachineOperand class (not like "ChangeToRegister" and
1786         // "ChangeToImmediate"). So we have to remove them from Operands[] list
1787         // first, and then add them back after we have inserted the predicate
1788         // operand. tmpOpnds[] is to remember these operands before we remove
1789         // them.
1790         tmpOpnds.push_back(MO);
1791
1792         // Operands[oper] is a GlobalAddress operand;
1793         // Operands[oper+1] has been copied into Operands[oper+2];
1794         hasGAOpnd = true;
1795         GAIdx = oper;
1796         continue;
1797       }
1798       else {
1799         assert(false && "Unexpected operand type");
1800       }
1801     }
1802   }
1803
1804   int regPos = invertJump ? 1 : 0;
1805   MachineOperand PredMO = Cond[regPos];
1806
1807   // [oper] now points to the last explicit Def. Predicate operand must be
1808   // located at [oper+1]. See diagram above.
1809   // This assumes that the predicate is always the first operand,
1810   // i.e. Operands[0+numResults], in the set of inputs
1811   // It is better to have an assert here to check this. But I don't know how
1812   // to write this assert because findFirstPredOperandIdx() would return -1
1813   if (oper < -1) oper = -1;
1814   MI->getOperand(oper+1).ChangeToRegister(PredMO.getReg(), PredMO.isDef(),
1815                                           PredMO.isImplicit(), PredMO.isKill(),
1816                                           PredMO.isDead(), PredMO.isUndef(),
1817                                           PredMO.isDebug());
1818
1819   if (hasGAOpnd)
1820   {
1821     unsigned int i;
1822
1823     // Operands[GAIdx] is the original GlobalAddress operand, which is
1824     // already copied into tmpOpnds[0].
1825     // Operands[GAIdx] now stores a copy of Operands[GAIdx-1]
1826     // Operands[GAIdx+1] has already been copied into Operands[GAIdx+2],
1827     // so we start from [GAIdx+2]
1828     for (i = GAIdx + 2; i < MI->getNumOperands(); ++i)
1829       tmpOpnds.push_back(MI->getOperand(i));
1830
1831     // Remove all operands in range [ (GAIdx+1) ... (MI->getNumOperands()-1) ]
1832     // It is very important that we always remove from the end of Operands[]
1833     // MI->getNumOperands() is at least 2 if program goes to here.
1834     for (i = MI->getNumOperands() - 1; i > GAIdx; --i)
1835       MI->RemoveOperand(i);
1836
1837     for (i = 0; i < tmpOpnds.size(); ++i)
1838       MI->addOperand(tmpOpnds[i]);
1839   }
1840
1841   return true;
1842 }
1843
1844
1845 bool
1846 HexagonInstrInfo::
1847 isProfitableToIfCvt(MachineBasicBlock &MBB,
1848                     unsigned NumCycles,
1849                     unsigned ExtraPredCycles,
1850                     const BranchProbability &Probability) const {
1851   return true;
1852 }
1853
1854
1855 bool
1856 HexagonInstrInfo::
1857 isProfitableToIfCvt(MachineBasicBlock &TMBB,
1858                     unsigned NumTCycles,
1859                     unsigned ExtraTCycles,
1860                     MachineBasicBlock &FMBB,
1861                     unsigned NumFCycles,
1862                     unsigned ExtraFCycles,
1863                     const BranchProbability &Probability) const {
1864   return true;
1865 }
1866
1867
1868 bool HexagonInstrInfo::isPredicated(const MachineInstr *MI) const {
1869   const uint64_t F = MI->getDesc().TSFlags;
1870
1871   return ((F >> HexagonII::PredicatedPos) & HexagonII::PredicatedMask);
1872 }
1873
1874 bool HexagonInstrInfo::isPredicatedNew(const MachineInstr *MI) const {
1875   const uint64_t F = MI->getDesc().TSFlags;
1876
1877   assert(isPredicated(MI));
1878   return ((F >> HexagonII::PredicatedNewPos) & HexagonII::PredicatedNewMask);
1879 }
1880
1881 bool
1882 HexagonInstrInfo::DefinesPredicate(MachineInstr *MI,
1883                                    std::vector<MachineOperand> &Pred) const {
1884   for (unsigned oper = 0; oper < MI->getNumOperands(); ++oper) {
1885     MachineOperand MO = MI->getOperand(oper);
1886     if (MO.isReg() && MO.isDef()) {
1887       const TargetRegisterClass* RC = RI.getMinimalPhysRegClass(MO.getReg());
1888       if (RC == &Hexagon::PredRegsRegClass) {
1889         Pred.push_back(MO);
1890         return true;
1891       }
1892     }
1893   }
1894   return false;
1895 }
1896
1897
1898 bool
1899 HexagonInstrInfo::
1900 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
1901                   const SmallVectorImpl<MachineOperand> &Pred2) const {
1902   // TODO: Fix this
1903   return false;
1904 }
1905
1906
1907 //
1908 // We indicate that we want to reverse the branch by
1909 // inserting a 0 at the beginning of the Cond vector.
1910 //
1911 bool HexagonInstrInfo::
1912 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
1913   if (!Cond.empty() && Cond[0].isImm() && Cond[0].getImm() == 0) {
1914     Cond.erase(Cond.begin());
1915   } else {
1916     Cond.insert(Cond.begin(), MachineOperand::CreateImm(0));
1917   }
1918   return false;
1919 }
1920
1921
1922 bool HexagonInstrInfo::
1923 isProfitableToDupForIfCvt(MachineBasicBlock &MBB,unsigned NumInstrs,
1924                           const BranchProbability &Probability) const {
1925   return (NumInstrs <= 4);
1926 }
1927
1928 bool HexagonInstrInfo::isDeallocRet(const MachineInstr *MI) const {
1929   switch (MI->getOpcode()) {
1930   default: return false;
1931   case Hexagon::DEALLOC_RET_V4 :
1932   case Hexagon::DEALLOC_RET_cPt_V4 :
1933   case Hexagon::DEALLOC_RET_cNotPt_V4 :
1934   case Hexagon::DEALLOC_RET_cdnPnt_V4 :
1935   case Hexagon::DEALLOC_RET_cNotdnPnt_V4 :
1936   case Hexagon::DEALLOC_RET_cdnPt_V4 :
1937   case Hexagon::DEALLOC_RET_cNotdnPt_V4 :
1938    return true;
1939   }
1940 }
1941
1942
1943 bool HexagonInstrInfo::
1944 isValidOffset(const int Opcode, const int Offset) const {
1945   // This function is to check whether the "Offset" is in the correct range of
1946   // the given "Opcode". If "Offset" is not in the correct range, "ADD_ri" is
1947   // inserted to calculate the final address. Due to this reason, the function
1948   // assumes that the "Offset" has correct alignment.
1949   // We used to assert if the offset was not properly aligned, however,
1950   // there are cases where a misaligned pointer recast can cause this
1951   // problem, and we need to allow for it. The front end warns of such
1952   // misaligns with respect to load size.
1953
1954   switch(Opcode) {
1955
1956   case Hexagon::LDriw:
1957   case Hexagon::LDriw_indexed:
1958   case Hexagon::LDriw_f:
1959   case Hexagon::STriw_indexed:
1960   case Hexagon::STriw:
1961   case Hexagon::STriw_f:
1962     return (Offset >= Hexagon_MEMW_OFFSET_MIN) &&
1963       (Offset <= Hexagon_MEMW_OFFSET_MAX);
1964
1965   case Hexagon::LDrid:
1966   case Hexagon::LDrid_indexed:
1967   case Hexagon::LDrid_f:
1968   case Hexagon::STrid:
1969   case Hexagon::STrid_indexed:
1970   case Hexagon::STrid_f:
1971     return (Offset >= Hexagon_MEMD_OFFSET_MIN) &&
1972       (Offset <= Hexagon_MEMD_OFFSET_MAX);
1973
1974   case Hexagon::LDrih:
1975   case Hexagon::LDriuh:
1976   case Hexagon::STrih:
1977     return (Offset >= Hexagon_MEMH_OFFSET_MIN) &&
1978       (Offset <= Hexagon_MEMH_OFFSET_MAX);
1979
1980   case Hexagon::LDrib:
1981   case Hexagon::STrib:
1982   case Hexagon::LDriub:
1983     return (Offset >= Hexagon_MEMB_OFFSET_MIN) &&
1984       (Offset <= Hexagon_MEMB_OFFSET_MAX);
1985
1986   case Hexagon::ADD_ri:
1987   case Hexagon::TFR_FI:
1988     return (Offset >= Hexagon_ADDI_OFFSET_MIN) &&
1989       (Offset <= Hexagon_ADDI_OFFSET_MAX);
1990
1991   case Hexagon::MemOPw_ADDi_V4 :
1992   case Hexagon::MemOPw_SUBi_V4 :
1993   case Hexagon::MemOPw_ADDr_V4 :
1994   case Hexagon::MemOPw_SUBr_V4 :
1995   case Hexagon::MemOPw_ANDr_V4 :
1996   case Hexagon::MemOPw_ORr_V4 :
1997     return (0 <= Offset && Offset <= 255);
1998
1999   case Hexagon::MemOPh_ADDi_V4 :
2000   case Hexagon::MemOPh_SUBi_V4 :
2001   case Hexagon::MemOPh_ADDr_V4 :
2002   case Hexagon::MemOPh_SUBr_V4 :
2003   case Hexagon::MemOPh_ANDr_V4 :
2004   case Hexagon::MemOPh_ORr_V4 :
2005     return (0 <= Offset && Offset <= 127);
2006
2007   case Hexagon::MemOPb_ADDi_V4 :
2008   case Hexagon::MemOPb_SUBi_V4 :
2009   case Hexagon::MemOPb_ADDr_V4 :
2010   case Hexagon::MemOPb_SUBr_V4 :
2011   case Hexagon::MemOPb_ANDr_V4 :
2012   case Hexagon::MemOPb_ORr_V4 :
2013     return (0 <= Offset && Offset <= 63);
2014
2015   // LDri_pred and STriw_pred are pseudo operations, so it has to take offset of
2016   // any size. Later pass knows how to handle it.
2017   case Hexagon::STriw_pred:
2018   case Hexagon::LDriw_pred:
2019     return true;
2020
2021   case Hexagon::LOOP0_i:
2022     return isUInt<10>(Offset);
2023
2024   // INLINEASM is very special.
2025   case Hexagon::INLINEASM:
2026     return true;
2027   }
2028
2029   llvm_unreachable("No offset range is defined for this opcode. "
2030                    "Please define it in the above switch statement!");
2031 }
2032
2033
2034 //
2035 // Check if the Offset is a valid auto-inc imm by Load/Store Type.
2036 //
2037 bool HexagonInstrInfo::
2038 isValidAutoIncImm(const EVT VT, const int Offset) const {
2039
2040   if (VT == MVT::i64) {
2041       return (Offset >= Hexagon_MEMD_AUTOINC_MIN &&
2042               Offset <= Hexagon_MEMD_AUTOINC_MAX &&
2043               (Offset & 0x7) == 0);
2044   }
2045   if (VT == MVT::i32) {
2046       return (Offset >= Hexagon_MEMW_AUTOINC_MIN &&
2047               Offset <= Hexagon_MEMW_AUTOINC_MAX &&
2048               (Offset & 0x3) == 0);
2049   }
2050   if (VT == MVT::i16) {
2051       return (Offset >= Hexagon_MEMH_AUTOINC_MIN &&
2052               Offset <= Hexagon_MEMH_AUTOINC_MAX &&
2053               (Offset & 0x1) == 0);
2054   }
2055   if (VT == MVT::i8) {
2056       return (Offset >= Hexagon_MEMB_AUTOINC_MIN &&
2057               Offset <= Hexagon_MEMB_AUTOINC_MAX);
2058   }
2059   llvm_unreachable("Not an auto-inc opc!");
2060 }
2061
2062
2063 bool HexagonInstrInfo::
2064 isMemOp(const MachineInstr *MI) const {
2065   switch (MI->getOpcode())
2066   {
2067     default: return false;
2068     case Hexagon::MemOPw_ADDi_V4 :
2069     case Hexagon::MemOPw_SUBi_V4 :
2070     case Hexagon::MemOPw_ADDr_V4 :
2071     case Hexagon::MemOPw_SUBr_V4 :
2072     case Hexagon::MemOPw_ANDr_V4 :
2073     case Hexagon::MemOPw_ORr_V4 :
2074     case Hexagon::MemOPh_ADDi_V4 :
2075     case Hexagon::MemOPh_SUBi_V4 :
2076     case Hexagon::MemOPh_ADDr_V4 :
2077     case Hexagon::MemOPh_SUBr_V4 :
2078     case Hexagon::MemOPh_ANDr_V4 :
2079     case Hexagon::MemOPh_ORr_V4 :
2080     case Hexagon::MemOPb_ADDi_V4 :
2081     case Hexagon::MemOPb_SUBi_V4 :
2082     case Hexagon::MemOPb_ADDr_V4 :
2083     case Hexagon::MemOPb_SUBr_V4 :
2084     case Hexagon::MemOPb_ANDr_V4 :
2085     case Hexagon::MemOPb_ORr_V4 :
2086     case Hexagon::MemOPb_SETBITi_V4:
2087     case Hexagon::MemOPh_SETBITi_V4:
2088     case Hexagon::MemOPw_SETBITi_V4:
2089     case Hexagon::MemOPb_CLRBITi_V4:
2090     case Hexagon::MemOPh_CLRBITi_V4:
2091     case Hexagon::MemOPw_CLRBITi_V4:
2092     return true;
2093   }
2094   return false;
2095 }
2096
2097
2098 bool HexagonInstrInfo::
2099 isSpillPredRegOp(const MachineInstr *MI) const {
2100   switch (MI->getOpcode()) {
2101     default: return false;
2102     case Hexagon::STriw_pred :
2103     case Hexagon::LDriw_pred :
2104       return true;
2105   }
2106 }
2107
2108 bool HexagonInstrInfo::isNewValueJumpCandidate(const MachineInstr *MI) const {
2109   switch (MI->getOpcode()) {
2110     default: return false;
2111     case Hexagon::CMPEQrr:
2112     case Hexagon::CMPEQri:
2113     case Hexagon::CMPGTrr:
2114     case Hexagon::CMPGTri:
2115     case Hexagon::CMPGTUrr:
2116     case Hexagon::CMPGTUri:
2117       return true;
2118   }
2119 }
2120
2121 bool HexagonInstrInfo::
2122 isConditionalTransfer (const MachineInstr *MI) const {
2123   switch (MI->getOpcode()) {
2124     default: return false;
2125     case Hexagon::TFR_cPt:
2126     case Hexagon::TFR_cNotPt:
2127     case Hexagon::TFRI_cPt:
2128     case Hexagon::TFRI_cNotPt:
2129     case Hexagon::TFR_cdnPt:
2130     case Hexagon::TFR_cdnNotPt:
2131     case Hexagon::TFRI_cdnPt:
2132     case Hexagon::TFRI_cdnNotPt:
2133       return true;
2134   }
2135 }
2136
2137 bool HexagonInstrInfo::isConditionalALU32 (const MachineInstr* MI) const {
2138   const HexagonRegisterInfo& QRI = getRegisterInfo();
2139   switch (MI->getOpcode())
2140   {
2141     default: return false;
2142     case Hexagon::ADD_ri_cPt:
2143     case Hexagon::ADD_ri_cNotPt:
2144     case Hexagon::ADD_rr_cPt:
2145     case Hexagon::ADD_rr_cNotPt:
2146     case Hexagon::XOR_rr_cPt:
2147     case Hexagon::XOR_rr_cNotPt:
2148     case Hexagon::AND_rr_cPt:
2149     case Hexagon::AND_rr_cNotPt:
2150     case Hexagon::OR_rr_cPt:
2151     case Hexagon::OR_rr_cNotPt:
2152     case Hexagon::SUB_rr_cPt:
2153     case Hexagon::SUB_rr_cNotPt:
2154     case Hexagon::COMBINE_rr_cPt:
2155     case Hexagon::COMBINE_rr_cNotPt:
2156       return true;
2157     case Hexagon::ASLH_cPt_V4:
2158     case Hexagon::ASLH_cNotPt_V4:
2159     case Hexagon::ASRH_cPt_V4:
2160     case Hexagon::ASRH_cNotPt_V4:
2161     case Hexagon::SXTB_cPt_V4:
2162     case Hexagon::SXTB_cNotPt_V4:
2163     case Hexagon::SXTH_cPt_V4:
2164     case Hexagon::SXTH_cNotPt_V4:
2165     case Hexagon::ZXTB_cPt_V4:
2166     case Hexagon::ZXTB_cNotPt_V4:
2167     case Hexagon::ZXTH_cPt_V4:
2168     case Hexagon::ZXTH_cNotPt_V4:
2169       return QRI.Subtarget.hasV4TOps();
2170   }
2171 }
2172
2173 bool HexagonInstrInfo::
2174 isConditionalLoad (const MachineInstr* MI) const {
2175   const HexagonRegisterInfo& QRI = getRegisterInfo();
2176   switch (MI->getOpcode())
2177   {
2178     default: return false;
2179     case Hexagon::LDrid_cPt :
2180     case Hexagon::LDrid_cNotPt :
2181     case Hexagon::LDrid_indexed_cPt :
2182     case Hexagon::LDrid_indexed_cNotPt :
2183     case Hexagon::LDriw_cPt :
2184     case Hexagon::LDriw_cNotPt :
2185     case Hexagon::LDriw_indexed_cPt :
2186     case Hexagon::LDriw_indexed_cNotPt :
2187     case Hexagon::LDrih_cPt :
2188     case Hexagon::LDrih_cNotPt :
2189     case Hexagon::LDrih_indexed_cPt :
2190     case Hexagon::LDrih_indexed_cNotPt :
2191     case Hexagon::LDrib_cPt :
2192     case Hexagon::LDrib_cNotPt :
2193     case Hexagon::LDrib_indexed_cPt :
2194     case Hexagon::LDrib_indexed_cNotPt :
2195     case Hexagon::LDriuh_cPt :
2196     case Hexagon::LDriuh_cNotPt :
2197     case Hexagon::LDriuh_indexed_cPt :
2198     case Hexagon::LDriuh_indexed_cNotPt :
2199     case Hexagon::LDriub_cPt :
2200     case Hexagon::LDriub_cNotPt :
2201     case Hexagon::LDriub_indexed_cPt :
2202     case Hexagon::LDriub_indexed_cNotPt :
2203       return true;
2204     case Hexagon::POST_LDrid_cPt :
2205     case Hexagon::POST_LDrid_cNotPt :
2206     case Hexagon::POST_LDriw_cPt :
2207     case Hexagon::POST_LDriw_cNotPt :
2208     case Hexagon::POST_LDrih_cPt :
2209     case Hexagon::POST_LDrih_cNotPt :
2210     case Hexagon::POST_LDrib_cPt :
2211     case Hexagon::POST_LDrib_cNotPt :
2212     case Hexagon::POST_LDriuh_cPt :
2213     case Hexagon::POST_LDriuh_cNotPt :
2214     case Hexagon::POST_LDriub_cPt :
2215     case Hexagon::POST_LDriub_cNotPt :
2216       return QRI.Subtarget.hasV4TOps();
2217     case Hexagon::LDrid_indexed_shl_cPt_V4 :
2218     case Hexagon::LDrid_indexed_shl_cNotPt_V4 :
2219     case Hexagon::LDrib_indexed_shl_cPt_V4 :
2220     case Hexagon::LDrib_indexed_shl_cNotPt_V4 :
2221     case Hexagon::LDriub_indexed_shl_cPt_V4 :
2222     case Hexagon::LDriub_indexed_shl_cNotPt_V4 :
2223     case Hexagon::LDrih_indexed_shl_cPt_V4 :
2224     case Hexagon::LDrih_indexed_shl_cNotPt_V4 :
2225     case Hexagon::LDriuh_indexed_shl_cPt_V4 :
2226     case Hexagon::LDriuh_indexed_shl_cNotPt_V4 :
2227     case Hexagon::LDriw_indexed_shl_cPt_V4 :
2228     case Hexagon::LDriw_indexed_shl_cNotPt_V4 :
2229       return QRI.Subtarget.hasV4TOps();
2230   }
2231 }
2232
2233 // Returns true if an instruction is a conditional store.
2234 //
2235 // Note: It doesn't include conditional new-value stores as they can't be
2236 // converted to .new predicate.
2237 //
2238 //               p.new NV store [ if(p0.new)memw(R0+#0)=R2.new ]
2239 //                ^           ^
2240 //               /             \ (not OK. it will cause new-value store to be
2241 //              /               X conditional on p0.new while R2 producer is
2242 //             /                 \ on p0)
2243 //            /                   \.
2244 //     p.new store                 p.old NV store
2245 // [if(p0.new)memw(R0+#0)=R2]    [if(p0)memw(R0+#0)=R2.new]
2246 //            ^                  ^
2247 //             \                /
2248 //              \              /
2249 //               \            /
2250 //                 p.old store
2251 //             [if (p0)memw(R0+#0)=R2]
2252 //
2253 // The above diagram shows the steps involoved in the conversion of a predicated
2254 // store instruction to its .new predicated new-value form.
2255 //
2256 // The following set of instructions further explains the scenario where
2257 // conditional new-value store becomes invalid when promoted to .new predicate
2258 // form.
2259 //
2260 // { 1) if (p0) r0 = add(r1, r2)
2261 //   2) p0 = cmp.eq(r3, #0) }
2262 //
2263 //   3) if (p0) memb(r1+#0) = r0  --> this instruction can't be grouped with
2264 // the first two instructions because in instr 1, r0 is conditional on old value
2265 // of p0 but its use in instr 3 is conditional on p0 modified by instr 2 which
2266 // is not valid for new-value stores.
2267 bool HexagonInstrInfo::
2268 isConditionalStore (const MachineInstr* MI) const {
2269   const HexagonRegisterInfo& QRI = getRegisterInfo();
2270   switch (MI->getOpcode())
2271   {
2272     default: return false;
2273     case Hexagon::STrib_imm_cPt_V4 :
2274     case Hexagon::STrib_imm_cNotPt_V4 :
2275     case Hexagon::STrib_indexed_shl_cPt_V4 :
2276     case Hexagon::STrib_indexed_shl_cNotPt_V4 :
2277     case Hexagon::STrib_cPt :
2278     case Hexagon::STrib_cNotPt :
2279     case Hexagon::POST_STbri_cPt :
2280     case Hexagon::POST_STbri_cNotPt :
2281     case Hexagon::STrid_indexed_cPt :
2282     case Hexagon::STrid_indexed_cNotPt :
2283     case Hexagon::STrid_indexed_shl_cPt_V4 :
2284     case Hexagon::POST_STdri_cPt :
2285     case Hexagon::POST_STdri_cNotPt :
2286     case Hexagon::STrih_cPt :
2287     case Hexagon::STrih_cNotPt :
2288     case Hexagon::STrih_indexed_cPt :
2289     case Hexagon::STrih_indexed_cNotPt :
2290     case Hexagon::STrih_imm_cPt_V4 :
2291     case Hexagon::STrih_imm_cNotPt_V4 :
2292     case Hexagon::STrih_indexed_shl_cPt_V4 :
2293     case Hexagon::STrih_indexed_shl_cNotPt_V4 :
2294     case Hexagon::POST_SThri_cPt :
2295     case Hexagon::POST_SThri_cNotPt :
2296     case Hexagon::STriw_cPt :
2297     case Hexagon::STriw_cNotPt :
2298     case Hexagon::STriw_indexed_cPt :
2299     case Hexagon::STriw_indexed_cNotPt :
2300     case Hexagon::STriw_imm_cPt_V4 :
2301     case Hexagon::STriw_imm_cNotPt_V4 :
2302     case Hexagon::STriw_indexed_shl_cPt_V4 :
2303     case Hexagon::STriw_indexed_shl_cNotPt_V4 :
2304     case Hexagon::POST_STwri_cPt :
2305     case Hexagon::POST_STwri_cNotPt :
2306       return QRI.Subtarget.hasV4TOps();
2307
2308     // V4 global address store before promoting to dot new.
2309     case Hexagon::STd_GP_cPt_V4 :
2310     case Hexagon::STd_GP_cNotPt_V4 :
2311     case Hexagon::STb_GP_cPt_V4 :
2312     case Hexagon::STb_GP_cNotPt_V4 :
2313     case Hexagon::STh_GP_cPt_V4 :
2314     case Hexagon::STh_GP_cNotPt_V4 :
2315     case Hexagon::STw_GP_cPt_V4 :
2316     case Hexagon::STw_GP_cNotPt_V4 :
2317       return QRI.Subtarget.hasV4TOps();
2318
2319     // Predicated new value stores (i.e. if (p0) memw(..)=r0.new) are excluded
2320     // from the "Conditional Store" list. Because a predicated new value store
2321     // would NOT be promoted to a double dot new store. See diagram below:
2322     // This function returns yes for those stores that are predicated but not
2323     // yet promoted to predicate dot new instructions.
2324     //
2325     //                          +---------------------+
2326     //                    /-----| if (p0) memw(..)=r0 |---------\~
2327     //                   ||     +---------------------+         ||
2328     //          promote  ||       /\       /\                   ||  promote
2329     //                   ||      /||\     /||\                  ||
2330     //                  \||/    demote     ||                  \||/
2331     //                   \/       ||       ||                   \/
2332     //       +-------------------------+   ||   +-------------------------+
2333     //       | if (p0.new) memw(..)=r0 |   ||   | if (p0) memw(..)=r0.new |
2334     //       +-------------------------+   ||   +-------------------------+
2335     //                        ||           ||         ||
2336     //                        ||         demote      \||/
2337     //                      promote        ||         \/ NOT possible
2338     //                        ||           ||         /\~
2339     //                       \||/          ||        /||\~
2340     //                        \/           ||         ||
2341     //                      +-----------------------------+
2342     //                      | if (p0.new) memw(..)=r0.new |
2343     //                      +-----------------------------+
2344     //                           Double Dot New Store
2345     //
2346   }
2347 }
2348
2349 // Returns true, if any one of the operands is a dot new
2350 // insn, whether it is predicated dot new or register dot new.
2351 bool HexagonInstrInfo::isDotNewInst (const MachineInstr* MI) const {
2352   return (isNewValueInst(MI) ||
2353      (isPredicated(MI) && isPredicatedNew(MI)));
2354 }
2355
2356 unsigned HexagonInstrInfo::getAddrMode(const MachineInstr* MI) const {
2357   const uint64_t F = MI->getDesc().TSFlags;
2358
2359   return((F >> HexagonII::AddrModePos) & HexagonII::AddrModeMask);
2360 }
2361
2362 /// immediateExtend - Changes the instruction in place to one using an immediate
2363 /// extender.
2364 void HexagonInstrInfo::immediateExtend(MachineInstr *MI) const {
2365   assert((isExtendable(MI)||isConstExtended(MI)) &&
2366                                "Instruction must be extendable");
2367   // Find which operand is extendable.
2368   short ExtOpNum = getCExtOpNum(MI);
2369   MachineOperand &MO = MI->getOperand(ExtOpNum);
2370   // This needs to be something we understand.
2371   assert((MO.isMBB() || MO.isImm()) &&
2372          "Branch with unknown extendable field type");
2373   // Mark given operand as extended.
2374   MO.addTargetFlag(HexagonII::HMOTF_ConstExtended);
2375 }
2376
2377 DFAPacketizer *HexagonInstrInfo::
2378 CreateTargetScheduleState(const TargetMachine *TM,
2379                            const ScheduleDAG *DAG) const {
2380   const InstrItineraryData *II = TM->getInstrItineraryData();
2381   return TM->getSubtarget<HexagonGenSubtargetInfo>().createDFAPacketizer(II);
2382 }
2383
2384 bool HexagonInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
2385                                             const MachineBasicBlock *MBB,
2386                                             const MachineFunction &MF) const {
2387   // Debug info is never a scheduling boundary. It's necessary to be explicit
2388   // due to the special treatment of IT instructions below, otherwise a
2389   // dbg_value followed by an IT will result in the IT instruction being
2390   // considered a scheduling hazard, which is wrong. It should be the actual
2391   // instruction preceding the dbg_value instruction(s), just like it is
2392   // when debug info is not present.
2393   if (MI->isDebugValue())
2394     return false;
2395
2396   // Terminators and labels can't be scheduled around.
2397   if (MI->getDesc().isTerminator() || MI->isLabel() || MI->isInlineAsm())
2398     return true;
2399
2400   return false;
2401 }
2402
2403 bool HexagonInstrInfo::isConstExtended(MachineInstr *MI) const {
2404
2405   // Constant extenders are allowed only for V4 and above.
2406   if (!Subtarget.hasV4TOps())
2407     return false;
2408
2409   const uint64_t F = MI->getDesc().TSFlags;
2410   unsigned isExtended = (F >> HexagonII::ExtendedPos) & HexagonII::ExtendedMask;
2411   if (isExtended) // Instruction must be extended.
2412     return true;
2413
2414   unsigned isExtendable = (F >> HexagonII::ExtendablePos)
2415                           & HexagonII::ExtendableMask;
2416   if (!isExtendable)
2417     return false;
2418
2419   short ExtOpNum = getCExtOpNum(MI);
2420   const MachineOperand &MO = MI->getOperand(ExtOpNum);
2421   // Use MO operand flags to determine if MO
2422   // has the HMOTF_ConstExtended flag set.
2423   if (MO.getTargetFlags() && HexagonII::HMOTF_ConstExtended)
2424     return true;
2425   // If this is a Machine BB address we are talking about, and it is
2426   // not marked as extended, say so.
2427   if (MO.isMBB())
2428     return false;
2429
2430   // We could be using an instruction with an extendable immediate and shoehorn
2431   // a global address into it. If it is a global address it will be constant
2432   // extended. We do this for COMBINE.
2433   // We currently only handle isGlobal() because it is the only kind of
2434   // object we are going to end up with here for now.
2435   // In the future we probably should add isSymbol(), etc.
2436   if (MO.isGlobal() || MO.isSymbol())
2437     return true;
2438
2439   // If the extendable operand is not 'Immediate' type, the instruction should
2440   // have 'isExtended' flag set.
2441   assert(MO.isImm() && "Extendable operand must be Immediate type");
2442
2443   int MinValue = getMinValue(MI);
2444   int MaxValue = getMaxValue(MI);
2445   int ImmValue = MO.getImm();
2446
2447   return (ImmValue < MinValue || ImmValue > MaxValue);
2448 }
2449
2450 // Returns true if a particular operand is extendable for an instruction.
2451 bool HexagonInstrInfo::isOperandExtended(const MachineInstr *MI,
2452                                          unsigned short OperandNum) const {
2453   // Constant extenders are allowed only for V4 and above.
2454   if (!Subtarget.hasV4TOps())
2455     return false;
2456
2457   const uint64_t F = MI->getDesc().TSFlags;
2458
2459   return ((F >> HexagonII::ExtendableOpPos) & HexagonII::ExtendableOpMask)
2460           == OperandNum;
2461 }
2462
2463 // Returns Operand Index for the constant extended instruction.
2464 unsigned short HexagonInstrInfo::getCExtOpNum(const MachineInstr *MI) const {
2465   const uint64_t F = MI->getDesc().TSFlags;
2466   return ((F >> HexagonII::ExtendableOpPos) & HexagonII::ExtendableOpMask);
2467 }
2468
2469 // Returns the min value that doesn't need to be extended.
2470 int HexagonInstrInfo::getMinValue(const MachineInstr *MI) const {
2471   const uint64_t F = MI->getDesc().TSFlags;
2472   unsigned isSigned = (F >> HexagonII::ExtentSignedPos)
2473                     & HexagonII::ExtentSignedMask;
2474   unsigned bits =  (F >> HexagonII::ExtentBitsPos)
2475                     & HexagonII::ExtentBitsMask;
2476
2477   if (isSigned) // if value is signed
2478     return -1 << (bits - 1);
2479   else
2480     return 0;
2481 }
2482
2483 // Returns the max value that doesn't need to be extended.
2484 int HexagonInstrInfo::getMaxValue(const MachineInstr *MI) const {
2485   const uint64_t F = MI->getDesc().TSFlags;
2486   unsigned isSigned = (F >> HexagonII::ExtentSignedPos)
2487                     & HexagonII::ExtentSignedMask;
2488   unsigned bits =  (F >> HexagonII::ExtentBitsPos)
2489                     & HexagonII::ExtentBitsMask;
2490
2491   if (isSigned) // if value is signed
2492     return ~(-1 << (bits - 1));
2493   else
2494     return ~(-1 << bits);
2495 }
2496
2497 // Returns true if an instruction can be converted into a non-extended
2498 // equivalent instruction.
2499 bool HexagonInstrInfo::NonExtEquivalentExists (const MachineInstr *MI) const {
2500
2501   short NonExtOpcode;
2502   // Check if the instruction has a register form that uses register in place
2503   // of the extended operand, if so return that as the non-extended form.
2504   if (Hexagon::getRegForm(MI->getOpcode()) >= 0)
2505     return true;
2506
2507   if (MI->getDesc().mayLoad() || MI->getDesc().mayStore()) {
2508     // Check addressing mode and retreive non-ext equivalent instruction.
2509
2510     switch (getAddrMode(MI)) {
2511     case HexagonII::Absolute :
2512       // Load/store with absolute addressing mode can be converted into
2513       // base+offset mode.
2514       NonExtOpcode = Hexagon::getBasedWithImmOffset(MI->getOpcode());
2515       break;
2516     case HexagonII::BaseImmOffset :
2517       // Load/store with base+offset addressing mode can be converted into
2518       // base+register offset addressing mode. However left shift operand should
2519       // be set to 0.
2520       NonExtOpcode = Hexagon::getBaseWithRegOffset(MI->getOpcode());
2521       break;
2522     default:
2523       return false;
2524     }
2525     if (NonExtOpcode < 0)
2526       return false;
2527     return true;
2528   }
2529   return false;
2530 }
2531
2532 // Returns opcode of the non-extended equivalent instruction.
2533 short HexagonInstrInfo::getNonExtOpcode (const MachineInstr *MI) const {
2534
2535   // Check if the instruction has a register form that uses register in place
2536   // of the extended operand, if so return that as the non-extended form.
2537   short NonExtOpcode = Hexagon::getRegForm(MI->getOpcode());
2538     if (NonExtOpcode >= 0)
2539       return NonExtOpcode;
2540
2541   if (MI->getDesc().mayLoad() || MI->getDesc().mayStore()) {
2542     // Check addressing mode and retreive non-ext equivalent instruction.
2543     switch (getAddrMode(MI)) {
2544     case HexagonII::Absolute :
2545       return Hexagon::getBasedWithImmOffset(MI->getOpcode());
2546     case HexagonII::BaseImmOffset :
2547       return Hexagon::getBaseWithRegOffset(MI->getOpcode());
2548     default:
2549       return -1;
2550     }
2551   }
2552   return -1;
2553 }