lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonImmediates.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // Hexagon Instruction Predicate Definitions.
  19 //===----------------------------------------------------------------------===//
  20 def HasV2T                      : Predicate<"Subtarget.hasV2TOps()">;
  21 def HasV2TOnly                  : Predicate<"Subtarget.hasV2TOpsOnly()">;
  22 def NoV2T                       : Predicate<"!Subtarget.hasV2TOps()">;
  23 def HasV3T                      : Predicate<"Subtarget.hasV3TOps()">;
  24 def HasV3TOnly                  : Predicate<"Subtarget.hasV3TOpsOnly()">;
  25 def NoV3T                       : Predicate<"!Subtarget.hasV3TOps()">;
  26 def HasV4T                      : Predicate<"Subtarget.hasV4TOps()">;
  27 def NoV4T                       : Predicate<"!Subtarget.hasV4TOps()">;
  28 def UseMEMOP                    : Predicate<"Subtarget.useMemOps()">;
  29
  30 // Addressing modes.
  31 def ADDRrr : ComplexPattern<i32, 2, "SelectADDRrr", [], []>;
  32 def ADDRri : ComplexPattern<i32, 2, "SelectADDRri", [frameindex], []>;
  33 def ADDRriS11_0 : ComplexPattern<i32, 2, "SelectADDRriS11_0", [frameindex], []>;
  34 def ADDRriS11_1 : ComplexPattern<i32, 2, "SelectADDRriS11_1", [frameindex], []>;
  35 def ADDRriS11_2 : ComplexPattern<i32, 2, "SelectADDRriS11_2", [frameindex], []>;
  36 def ADDRriS11_3 : ComplexPattern<i32, 2, "SelectADDRriS11_3", [frameindex], []>;
  37 def ADDRriU6_0 : ComplexPattern<i32, 2, "SelectADDRriU6_0", [frameindex], []>;
  38 def ADDRriU6_1 : ComplexPattern<i32, 2, "SelectADDRriU6_1", [frameindex], []>;
  39 def ADDRriU6_2 : ComplexPattern<i32, 2, "SelectADDRriU6_2", [frameindex], []>;
  40
  41 // Address operands.
  42 def MEMrr : Operand<i32> {
  43   let PrintMethod = "printMEMrrOperand";
  44   let MIOperandInfo = (ops IntRegs, IntRegs);
  45 }
  46
  47 // Address operands
  48 def MEMri : Operand<i32> {
  49   let PrintMethod = "printMEMriOperand";
  50   let MIOperandInfo = (ops IntRegs, IntRegs);
  51 }
  52
  53 def MEMri_s11_2 : Operand<i32>,
  54   ComplexPattern<i32, 2, "SelectMEMriS11_2", []> {
  55   let PrintMethod = "printMEMriOperand";
  56   let MIOperandInfo = (ops IntRegs, s11Imm);
  57 }
  58
  59 def FrameIndex : Operand<i32> {
  60   let PrintMethod = "printFrameIndexOperand";
  61   let MIOperandInfo = (ops IntRegs, s11Imm);
  62 }
  63
  64 let PrintMethod = "printGlobalOperand" in
  65   def globaladdress : Operand<i32>;
  66
  67 let PrintMethod = "printJumpTable" in
  68  def jumptablebase : Operand<i32>;
  69
  70 def brtarget : Operand<OtherVT>;
  71 def calltarget : Operand<i32>;
  72
  73 def bblabel : Operand<i32>;
  74 def bbl   : SDNode<"ISD::BasicBlock", SDTPtrLeaf   , [], "BasicBlockSDNode">;
  75
  76 def symbolHi32 : Operand<i32> {
  77   let PrintMethod = "printSymbolHi";
  78 }
  79 def symbolLo32 : Operand<i32> {
  80   let PrintMethod = "printSymbolLo";
  81 }
  82
  83 // Multi-class for logical operators.
  84 multiclass ALU32_rr_ri<string OpcStr, SDNode OpNode> {
  85   def rr : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  86                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  87                  [(set IntRegs:$dst, (OpNode IntRegs:$b, IntRegs:$c))]>;
  88   def ri : ALU32_ri<(outs IntRegs:$dst), (ins s10Imm:$b, IntRegs:$c),
  89                  !strconcat("$dst = ", !strconcat(OpcStr, "(#$b, $c)")),
  90                  [(set IntRegs:$dst, (OpNode s10Imm:$b, IntRegs:$c))]>;
  91 }
  92
  93 // Multi-class for compare ops.
  94 let isCompare = 1 in {
  95 multiclass CMP64_rr<string OpcStr, PatFrag OpNode> {
  96   def rr : ALU64_rr<(outs PredRegs:$dst), (ins DoubleRegs:$b, DoubleRegs:$c),
  97                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  98                  [(set PredRegs:$dst, (OpNode DoubleRegs:$b, DoubleRegs:$c))]>;
  99 }
 100 multiclass CMP32_rr<string OpcStr, PatFrag OpNode> {
 101   def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 102                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
 103                  [(set PredRegs:$dst, (OpNode IntRegs:$b, IntRegs:$c))]>;
 104 }
 105
 106 multiclass CMP32_rr_ri_s10<string OpcStr, PatFrag OpNode> {
 107   def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 108                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
 109                  [(set PredRegs:$dst, (OpNode IntRegs:$b, IntRegs:$c))]>;
 110   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s10Imm:$c),
 111                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 112                  [(set PredRegs:$dst, (OpNode IntRegs:$b, s10ImmPred:$c))]>;
 113 }
 114
 115 multiclass CMP32_rr_ri_u9<string OpcStr, PatFrag OpNode> {
 116   def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 117                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
 118                  [(set PredRegs:$dst, (OpNode IntRegs:$b, IntRegs:$c))]>;
 119   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, u9Imm:$c),
 120                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 121                  [(set PredRegs:$dst, (OpNode IntRegs:$b, u9ImmPred:$c))]>;
 122 }
 123
 124 multiclass CMP32_ri_u8<string OpcStr, PatFrag OpNode> {
 125   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, u8Imm:$c),
 126                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 127                  [(set PredRegs:$dst, (OpNode IntRegs:$b, u8ImmPred:$c))]>;
 128 }
 129
 130 multiclass CMP32_ri_s8<string OpcStr, PatFrag OpNode> {
 131   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s8Imm:$c),
 132                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 133                  [(set PredRegs:$dst, (OpNode IntRegs:$b, s8ImmPred:$c))]>;
 134 }
 135 }
 136
 137 //===----------------------------------------------------------------------===//
 138 // Instructions
 139 //===----------------------------------------------------------------------===//
 140
 141 //===----------------------------------------------------------------------===//
 142 // http://qualnet.qualcomm.com/~erich/v1/htmldocs/index.html
 143 // http://qualnet.qualcomm.com/~erich/v2/htmldocs/index.html
 144 // http://qualnet.qualcomm.com/~erich/v3/htmldocs/index.html
 145 // http://qualnet.qualcomm.com/~erich/v4/htmldocs/index.html
 146 // http://qualnet.qualcomm.com/~erich/v5/htmldocs/index.html
 147 //===----------------------------------------------------------------------===//
 148
 149 //===----------------------------------------------------------------------===//
 150 // ALU32/ALU +
 151 //===----------------------------------------------------------------------===//
 152 // Add.
 153 let isPredicable = 1 in
 154 def ADD_rr : ALU32_rr<(outs IntRegs:$dst),
 155             (ins IntRegs:$src1, IntRegs:$src2),
 156             "$dst = add($src1, $src2)",
 157             [(set IntRegs:$dst, (add IntRegs:$src1, IntRegs:$src2))]>;
 158
 159 let isPredicable = 1 in
 160 def ADD_ri : ALU32_ri<(outs IntRegs:$dst),
 161             (ins IntRegs:$src1, s16Imm:$src2),
 162             "$dst = add($src1, #$src2)",
 163             [(set IntRegs:$dst, (add IntRegs:$src1, s16ImmPred:$src2))]>;
 164
 165 // Logical operations.
 166 let isPredicable = 1 in
 167 def XOR_rr : ALU32_rr<(outs IntRegs:$dst),
 168             (ins IntRegs:$src1, IntRegs:$src2),
 169             "$dst = xor($src1, $src2)",
 170             [(set IntRegs:$dst, (xor IntRegs:$src1, IntRegs:$src2))]>;
 171
 172 let isPredicable = 1 in
 173 def AND_rr : ALU32_rr<(outs IntRegs:$dst),
 174             (ins IntRegs:$src1, IntRegs:$src2),
 175             "$dst = and($src1, $src2)",
 176             [(set IntRegs:$dst, (and IntRegs:$src1, IntRegs:$src2))]>;
 177
 178 def OR_ri : ALU32_ri<(outs IntRegs:$dst),
 179             (ins IntRegs:$src1, s8Imm:$src2),
 180             "$dst = or($src1, #$src2)",
 181             [(set IntRegs:$dst, (or IntRegs:$src1, s8ImmPred:$src2))]>;
 182
 183 def NOT_rr : ALU32_rr<(outs IntRegs:$dst),
 184             (ins IntRegs:$src1),
 185             "$dst = not($src1)",
 186             [(set IntRegs:$dst, (not IntRegs:$src1))]>;
 187
 188 def AND_ri : ALU32_ri<(outs IntRegs:$dst),
 189             (ins IntRegs:$src1, s10Imm:$src2),
 190             "$dst = and($src1, #$src2)",
 191             [(set IntRegs:$dst, (and IntRegs:$src1, s10ImmPred:$src2))]>;
 192
 193 let isPredicable = 1 in
 194 def OR_rr : ALU32_rr<(outs IntRegs:$dst),
 195             (ins IntRegs:$src1, IntRegs:$src2),
 196             "$dst = or($src1, $src2)",
 197             [(set IntRegs:$dst, (or IntRegs:$src1, IntRegs:$src2))]>;
 198
 199 // Negate.
 200 def NEG : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 201           "$dst = neg($src1)",
 202           [(set IntRegs:$dst, (ineg IntRegs:$src1))]>;
 203 // Nop.
 204 let neverHasSideEffects = 1 in
 205 def NOP : ALU32_rr<(outs), (ins),
 206           "nop",
 207           []>;
 208
 209 // Subtract.
 210 let isPredicable = 1 in
 211 def SUB_rr : ALU32_rr<(outs IntRegs:$dst),
 212             (ins IntRegs:$src1, IntRegs:$src2),
 213             "$dst = sub($src1, $src2)",
 214             [(set IntRegs:$dst, (sub IntRegs:$src1, IntRegs:$src2))]>;
 215
 216 // Transfer immediate.
 217 let isReMaterializable = 1, isPredicable = 1 in
 218 def TFRI : ALU32_ri<(outs IntRegs:$dst), (ins s16Imm:$src1),
 219            "$dst = #$src1",
 220            [(set IntRegs:$dst, s16ImmPred:$src1)]>;
 221
 222 // Transfer register.
 223 let neverHasSideEffects = 1, isPredicable = 1 in
 224 def TFR : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1),
 225           "$dst = $src1",
 226           []>;
 227
 228 // Transfer control register.
 229 let neverHasSideEffects = 1 in
 230 def TFCR : CRInst<(outs CRRegs:$dst), (ins IntRegs:$src1),
 231            "$dst = $src1",
 232            []>;
 233 //===----------------------------------------------------------------------===//
 234 // ALU32/ALU -
 235 //===----------------------------------------------------------------------===//
 236
 237
 238 //===----------------------------------------------------------------------===//
 239 // ALU32/PERM +
 240 //===----------------------------------------------------------------------===//
 241
 242 // Combine.
 243 let isPredicable = 1, neverHasSideEffects = 1 in
 244 def COMBINE_rr : ALU32_rr<(outs DoubleRegs:$dst),
 245             (ins IntRegs:$src1, IntRegs:$src2),
 246             "$dst = combine($src1, $src2)",
 247             []>;
 248
 249 let neverHasSideEffects = 1 in
 250 def COMBINE_ii : ALU32_ii<(outs DoubleRegs:$dst),
 251             (ins s8Imm:$src1, s8Imm:$src2),
 252             "$dst = combine(#$src1, #$src2)",
 253             []>;
 254
 255 // Mux.
 256 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 257                                                    DoubleRegs:$src2,
 258                                                    DoubleRegs:$src3),
 259             "$dst = vmux($src1, $src2, $src3)",
 260             []>;
 261
 262 def MUX_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 263                                             IntRegs:$src2, IntRegs:$src3),
 264              "$dst = mux($src1, $src2, $src3)",
 265              [(set IntRegs:$dst, (select PredRegs:$src1, IntRegs:$src2,
 266                                          IntRegs:$src3))]>;
 267
 268 def MUX_ir : ALU32_ir<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Imm:$src2,
 269                                                 IntRegs:$src3),
 270              "$dst = mux($src1, #$src2, $src3)",
 271              [(set IntRegs:$dst, (select PredRegs:$src1,
 272                                          s8ImmPred:$src2, IntRegs:$src3))]>;
 273
 274 def MUX_ri : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1, IntRegs:$src2,
 275                                                 s8Imm:$src3),
 276              "$dst = mux($src1, $src2, #$src3)",
 277              [(set IntRegs:$dst, (select PredRegs:$src1, IntRegs:$src2,
 278                                          s8ImmPred:$src3))]>;
 279
 280 def MUX_ii : ALU32_ii<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Imm:$src2,
 281                                                 s8Imm:$src3),
 282              "$dst = mux($src1, #$src2, #$src3)",
 283              [(set IntRegs:$dst, (select PredRegs:$src1, s8ImmPred:$src2,
 284                                          s8ImmPred:$src3))]>;
 285
 286 // Shift halfword.
 287 let isPredicable = 1 in
 288 def ASLH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 289            "$dst = aslh($src1)",
 290            [(set IntRegs:$dst, (shl 16, IntRegs:$src1))]>;
 291
 292 let isPredicable = 1 in
 293 def ASRH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 294            "$dst = asrh($src1)",
 295            [(set IntRegs:$dst, (sra 16, IntRegs:$src1))]>;
 296
 297 // Sign extend.
 298 let isPredicable = 1 in
 299 def SXTB : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 300            "$dst = sxtb($src1)",
 301            [(set IntRegs:$dst, (sext_inreg IntRegs:$src1, i8))]>;
 302
 303 let isPredicable = 1 in
 304 def SXTH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 305            "$dst = sxth($src1)",
 306            [(set IntRegs:$dst, (sext_inreg IntRegs:$src1, i16))]>;
 307
 308 // Zero extend.
 309 let isPredicable = 1, neverHasSideEffects = 1 in
 310 def ZXTB : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 311            "$dst = zxtb($src1)",
 312            []>;
 313
 314 let isPredicable = 1, neverHasSideEffects = 1 in
 315 def ZXTH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 316                     "$dst = zxth($src1)",
 317                     []>;
 318 //===----------------------------------------------------------------------===//
 319 // ALU32/PERM -
 320 //===----------------------------------------------------------------------===//
 321
 322
 323 //===----------------------------------------------------------------------===//
 324 // ALU32/PRED +
 325 //===----------------------------------------------------------------------===//
 326
 327 // Conditional add.
 328 let neverHasSideEffects = 1, isPredicated = 1 in
 329 def ADD_ri_cPt : ALU32_ri<(outs IntRegs:$dst),
 330             (ins PredRegs:$src1, IntRegs:$src2, s16Imm:$src3),
 331             "if ($src1) $dst = add($src2, #$src3)",
 332             []>;
 333
 334 let neverHasSideEffects = 1, isPredicated = 1 in
 335 def ADD_ri_cNotPt : ALU32_ri<(outs IntRegs:$dst),
 336             (ins PredRegs:$src1, IntRegs:$src2, s16Imm:$src3),
 337             "if (!$src1) $dst = add($src2, #$src3)",
 338             []>;
 339
 340 let neverHasSideEffects = 1, isPredicated = 1 in
 341 def ADD_ri_cdnPt : ALU32_ri<(outs IntRegs:$dst),
 342             (ins PredRegs:$src1, IntRegs:$src2, s16Imm:$src3),
 343             "if ($src1.new) $dst = add($src2, #$src3)",
 344             []>;
 345
 346 let neverHasSideEffects = 1, isPredicated = 1 in
 347 def ADD_ri_cdnNotPt : ALU32_ri<(outs IntRegs:$dst),
 348             (ins PredRegs:$src1, IntRegs:$src2, s16Imm:$src3),
 349             "if (!$src1.new) $dst = add($src2, #$src3)",
 350             []>;
 351
 352 let neverHasSideEffects = 1, isPredicated = 1 in
 353 def ADD_rr_cPt : ALU32_rr<(outs IntRegs:$dst),
 354             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 355             "if ($src1) $dst = add($src2, $src3)",
 356             []>;
 357
 358 let neverHasSideEffects = 1, isPredicated = 1 in
 359 def ADD_rr_cNotPt : ALU32_rr<(outs IntRegs:$dst),
 360             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 361             "if (!$src1) $dst = add($src2, $src3)",
 362             []>;
 363
 364 let neverHasSideEffects = 1, isPredicated = 1 in
 365 def ADD_rr_cdnPt : ALU32_rr<(outs IntRegs:$dst),
 366             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 367             "if ($src1.new) $dst = add($src2, $src3)",
 368             []>;
 369
 370 let neverHasSideEffects = 1, isPredicated = 1 in
 371 def ADD_rr_cdnNotPt : ALU32_rr<(outs IntRegs:$dst),
 372             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 373             "if (!$src1.new) $dst = add($src2, $src3)",
 374             []>;
 375
 376
 377 // Conditional combine.
 378
 379 let neverHasSideEffects = 1, isPredicated = 1 in
 380 def COMBINE_rr_cPt : ALU32_rr<(outs DoubleRegs:$dst),
 381             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 382             "if ($src1) $dst = combine($src2, $src3)",
 383             []>;
 384
 385 let neverHasSideEffects = 1, isPredicated = 1 in
 386 def COMBINE_rr_cNotPt : ALU32_rr<(outs DoubleRegs:$dst),
 387             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 388             "if (!$src1) $dst = combine($src2, $src3)",
 389             []>;
 390
 391 let neverHasSideEffects = 1, isPredicated = 1 in
 392 def COMBINE_rr_cdnPt : ALU32_rr<(outs DoubleRegs:$dst),
 393             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 394             "if ($src1.new) $dst = combine($src2, $src3)",
 395             []>;
 396
 397 let neverHasSideEffects = 1, isPredicated = 1 in
 398 def COMBINE_rr_cdnNotPt : ALU32_rr<(outs DoubleRegs:$dst),
 399             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 400             "if (!$src1.new) $dst = combine($src2, $src3)",
 401             []>;
 402
 403 // Conditional logical operations.
 404
 405 let isPredicated = 1 in
 406 def XOR_rr_cPt : ALU32_rr<(outs IntRegs:$dst),
 407             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 408             "if ($src1) $dst = xor($src2, $src3)",
 409             []>;
 410
 411 let isPredicated = 1 in
 412 def XOR_rr_cNotPt : ALU32_rr<(outs IntRegs:$dst),
 413             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 414             "if (!$src1) $dst = xor($src2, $src3)",
 415             []>;
 416
 417 let isPredicated = 1 in
 418 def XOR_rr_cdnPt : ALU32_rr<(outs IntRegs:$dst),
 419             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 420             "if ($src1.new) $dst = xor($src2, $src3)",
 421             []>;
 422
 423 let isPredicated = 1 in
 424 def XOR_rr_cdnNotPt : ALU32_rr<(outs IntRegs:$dst),
 425             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 426             "if (!$src1.new) $dst = xor($src2, $src3)",
 427             []>;
 428
 429 let isPredicated = 1 in
 430 def AND_rr_cPt : ALU32_rr<(outs IntRegs:$dst),
 431             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 432             "if ($src1) $dst = and($src2, $src3)",
 433             []>;
 434
 435 let isPredicated = 1 in
 436 def AND_rr_cNotPt : ALU32_rr<(outs IntRegs:$dst),
 437             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 438             "if (!$src1) $dst = and($src2, $src3)",
 439             []>;
 440
 441 let isPredicated = 1 in
 442 def AND_rr_cdnPt : ALU32_rr<(outs IntRegs:$dst),
 443             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 444             "if ($src1.new) $dst = and($src2, $src3)",
 445             []>;
 446
 447 let isPredicated = 1 in
 448 def AND_rr_cdnNotPt : ALU32_rr<(outs IntRegs:$dst),
 449             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 450             "if (!$src1.new) $dst = and($src2, $src3)",
 451             []>;
 452
 453 let isPredicated = 1 in
 454 def OR_rr_cPt : ALU32_rr<(outs IntRegs:$dst),
 455             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 456             "if ($src1) $dst = or($src2, $src3)",
 457             []>;
 458
 459 let isPredicated = 1 in
 460 def OR_rr_cNotPt : ALU32_rr<(outs IntRegs:$dst),
 461             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 462             "if (!$src1) $dst = or($src2, $src3)",
 463             []>;
 464
 465 let isPredicated = 1 in
 466 def OR_rr_cdnPt : ALU32_rr<(outs IntRegs:$dst),
 467             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 468             "if ($src1.new) $dst = or($src2, $src3)",
 469             []>;
 470
 471 let isPredicated = 1 in
 472 def OR_rr_cdnNotPt : ALU32_rr<(outs IntRegs:$dst),
 473             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 474             "if (!$src1.new) $dst = or($src2, $src3)",
 475             []>;
 476
 477
 478 // Conditional subtract.
 479
 480 let isPredicated = 1 in
 481 def SUB_rr_cPt : ALU32_rr<(outs IntRegs:$dst),
 482             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 483             "if ($src1) $dst = sub($src2, $src3)",
 484             []>;
 485
 486 let isPredicated = 1 in
 487 def SUB_rr_cNotPt : ALU32_rr<(outs IntRegs:$dst),
 488             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 489             "if (!$src1) $dst = sub($src2, $src3)",
 490             []>;
 491
 492 let isPredicated = 1 in
 493 def SUB_rr_cdnPt : ALU32_rr<(outs IntRegs:$dst),
 494             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 495             "if ($src1.new) $dst = sub($src2, $src3)",
 496             []>;
 497
 498 let isPredicated = 1 in
 499 def SUB_rr_cdnNotPt : ALU32_rr<(outs IntRegs:$dst),
 500             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 501             "if (!$src1.new) $dst = sub($src2, $src3)",
 502             []>;
 503
 504
 505 // Conditional transfer.
 506
 507 let neverHasSideEffects = 1, isPredicated = 1 in
 508 def TFR_cPt : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1, IntRegs:$src2),
 509               "if ($src1) $dst = $src2",
 510               []>;
 511
 512 let neverHasSideEffects = 1, isPredicated = 1 in
 513 def TFR_cNotPt : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 514                                                     IntRegs:$src2),
 515                  "if (!$src1) $dst = $src2",
 516                  []>;
 517
 518 let neverHasSideEffects = 1, isPredicated = 1 in
 519 def TFRI_cPt : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1, s12Imm:$src2),
 520                "if ($src1) $dst = #$src2",
 521                []>;
 522
 523 let neverHasSideEffects = 1, isPredicated = 1 in
 524 def TFRI_cNotPt : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1,
 525                                                      s12Imm:$src2),
 526                   "if (!$src1) $dst = #$src2",
 527                   []>;
 528
 529 let neverHasSideEffects = 1, isPredicated = 1 in
 530 def TFR_cdnPt : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 531                                                    IntRegs:$src2),
 532                 "if ($src1.new) $dst = $src2",
 533                 []>;
 534
 535 let neverHasSideEffects = 1, isPredicated = 1 in
 536 def TFR_cdnNotPt : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 537                                                       IntRegs:$src2),
 538                    "if (!$src1.new) $dst = $src2",
 539                    []>;
 540
 541 let neverHasSideEffects = 1, isPredicated = 1 in
 542 def TFRI_cdnPt : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1,
 543                                                     s12Imm:$src2),
 544                  "if ($src1.new) $dst = #$src2",
 545                  []>;
 546
 547 let neverHasSideEffects = 1, isPredicated = 1 in
 548 def TFRI_cdnNotPt : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1,
 549                                                        s12Imm:$src2),
 550                     "if (!$src1.new) $dst = #$src2",
 551                     []>;
 552
 553 // Compare.
 554 defm CMPGTU : CMP32_rr_ri_u9<"cmp.gtu", setugt>;
 555 defm CMPGT : CMP32_rr_ri_s10<"cmp.gt", setgt>;
 556 defm CMPLT : CMP32_rr<"cmp.lt", setlt>;
 557 defm CMPLTU : CMP32_rr<"cmp.ltu", setult>;
 558 defm CMPEQ : CMP32_rr_ri_s10<"cmp.eq", seteq>;
 559 defm CMPGE : CMP32_ri_s8<"cmp.ge", setge>;
 560 defm CMPGEU : CMP32_ri_u8<"cmp.geu", setuge>;
 561 //===----------------------------------------------------------------------===//
 562 // ALU32/PRED -
 563 //===----------------------------------------------------------------------===//
 564
 565 //===----------------------------------------------------------------------===//
 566 // ALU32/VH +
 567 //===----------------------------------------------------------------------===//
 568 // Vector add halfwords
 569
 570 // Vector averagehalfwords
 571
 572 // Vector subtract halfwords
 573 //===----------------------------------------------------------------------===//
 574 // ALU32/VH -
 575 //===----------------------------------------------------------------------===//
 576
 577
 578 //===----------------------------------------------------------------------===//
 579 // ALU64/ALU +
 580 //===----------------------------------------------------------------------===//
 581 // Add.
 582 def ADD64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 583                                                      DoubleRegs:$src2),
 584                "$dst = add($src1, $src2)",
 585                [(set DoubleRegs:$dst, (add DoubleRegs:$src1,
 586                                            DoubleRegs:$src2))]>;
 587
 588 // Add halfword.
 589
 590 // Compare.
 591 defm CMPEHexagon4 : CMP64_rr<"cmp.eq", seteq>;
 592 defm CMPGT64 : CMP64_rr<"cmp.gt", setgt>;
 593 defm CMPGTU64 : CMP64_rr<"cmp.gtu", setugt>;
 594
 595 // Logical operations.
 596 def AND_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 597                                                      DoubleRegs:$src2),
 598                "$dst = and($src1, $src2)",
 599                [(set DoubleRegs:$dst, (and DoubleRegs:$src1,
 600                                            DoubleRegs:$src2))]>;
 601
 602 def OR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 603                                                     DoubleRegs:$src2),
 604               "$dst = or($src1, $src2)",
 605               [(set DoubleRegs:$dst, (or DoubleRegs:$src1, DoubleRegs:$src2))]>;
 606
 607 def XOR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 608                                                      DoubleRegs:$src2),
 609                "$dst = xor($src1, $src2)",
 610                [(set DoubleRegs:$dst, (xor DoubleRegs:$src1,
 611                                            DoubleRegs:$src2))]>;
 612
 613 // Maximum.
 614 def MAXw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 615               "$dst = max($src2, $src1)",
 616               [(set IntRegs:$dst, (select (i1 (setlt IntRegs:$src2,
 617                                                      IntRegs:$src1)),
 618                                           IntRegs:$src1, IntRegs:$src2))]>;
 619
 620 // Minimum.
 621 def MINw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 622               "$dst = min($src2, $src1)",
 623               [(set IntRegs:$dst, (select (i1 (setgt IntRegs:$src2,
 624                                                      IntRegs:$src1)),
 625                                           IntRegs:$src1, IntRegs:$src2))]>;
 626
 627 // Subtract.
 628 def SUB64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 629                                                      DoubleRegs:$src2),
 630                "$dst = sub($src1, $src2)",
 631                [(set DoubleRegs:$dst, (sub DoubleRegs:$src1,
 632                                            DoubleRegs:$src2))]>;
 633
 634 // Subtract halfword.
 635
 636 // Transfer register.
 637 let neverHasSideEffects = 1 in
 638 def TFR_64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
 639              "$dst = $src1",
 640              []>;
 641 //===----------------------------------------------------------------------===//
 642 // ALU64/ALU -
 643 //===----------------------------------------------------------------------===//
 644
 645 //===----------------------------------------------------------------------===//
 646 // ALU64/BIT +
 647 //===----------------------------------------------------------------------===//
 648 //
 649 //===----------------------------------------------------------------------===//
 650 // ALU64/BIT -
 651 //===----------------------------------------------------------------------===//
 652
 653 //===----------------------------------------------------------------------===//
 654 // ALU64/PERM +
 655 //===----------------------------------------------------------------------===//
 656 //
 657 //===----------------------------------------------------------------------===//
 658 // ALU64/PERM -
 659 //===----------------------------------------------------------------------===//
 660
 661 //===----------------------------------------------------------------------===//
 662 // ALU64/VB +
 663 //===----------------------------------------------------------------------===//
 664 //
 665 //===----------------------------------------------------------------------===//
 666 // ALU64/VB -
 667 //===----------------------------------------------------------------------===//
 668
 669 //===----------------------------------------------------------------------===//
 670 // ALU64/VH +
 671 //===----------------------------------------------------------------------===//
 672 //
 673 //===----------------------------------------------------------------------===//
 674 // ALU64/VH -
 675 //===----------------------------------------------------------------------===//
 676
 677 //===----------------------------------------------------------------------===//
 678 // ALU64/VW +
 679 //===----------------------------------------------------------------------===//
 680 //
 681 //===----------------------------------------------------------------------===//
 682 // ALU64/VW -
 683 //===----------------------------------------------------------------------===//
 684
 685 //===----------------------------------------------------------------------===//
 686 // CR +
 687 //===----------------------------------------------------------------------===//
 688 // Logical reductions on predicates.
 689
 690 // Looping instructions.
 691
 692 // Pipelined looping instructions.
 693
 694 // Logical operations on predicates.
 695 def AND_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 696              "$dst = and($src1, $src2)",
 697              [(set PredRegs:$dst, (and PredRegs:$src1, PredRegs:$src2))]>;
 698
 699 let neverHasSideEffects = 1 in
 700 def AND_pnotp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1,
 701                                                  PredRegs:$src2),
 702                 "$dst = and($src1, !$src2)",
 703                 []>;
 704
 705 def ANY_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 706              "$dst = any8($src1)",
 707              []>;
 708
 709 def ALL_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 710              "$dst = all8($src1)",
 711              []>;
 712
 713 def VITPACK_pp : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1,
 714                                                  PredRegs:$src2),
 715              "$dst = vitpack($src1, $src2)",
 716              []>;
 717
 718 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 719                                                     DoubleRegs:$src2,
 720                                                     PredRegs:$src3),
 721              "$dst = valignb($src1, $src2, $src3)",
 722              []>;
 723
 724 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 725                                                      DoubleRegs:$src2,
 726                                                      PredRegs:$src3),
 727              "$dst = vspliceb($src1, $src2, $src3)",
 728              []>;
 729
 730 def MASK_p : SInst<(outs DoubleRegs:$dst), (ins PredRegs:$src1),
 731              "$dst = mask($src1)",
 732              []>;
 733
 734 def NOT_p : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 735              "$dst = not($src1)",
 736              [(set PredRegs:$dst, (not PredRegs:$src1))]>;
 737
 738 def OR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 739             "$dst = or($src1, $src2)",
 740             [(set PredRegs:$dst, (or PredRegs:$src1, PredRegs:$src2))]>;
 741
 742 def XOR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 743              "$dst = xor($src1, $src2)",
 744              [(set PredRegs:$dst, (xor PredRegs:$src1, PredRegs:$src2))]>;
 745
 746
 747 // User control register transfer.
 748 //===----------------------------------------------------------------------===//
 749 // CR -
 750 //===----------------------------------------------------------------------===//
 751
 752
 753 //===----------------------------------------------------------------------===//
 754 // J +
 755 //===----------------------------------------------------------------------===//
 756 // Jump to address.
 757 let isBranch = 1, isTerminator=1, isBarrier = 1, isPredicable = 1 in {
 758   def JMP : JInst< (outs),
 759             (ins brtarget:$offset),
 760             "jump $offset",
 761             [(br bb:$offset)]>;
 762 }
 763
 764 // if (p0) jump
 765 let isBranch = 1, isTerminator=1, Defs = [PC],
 766     isPredicated = 1 in {
 767   def JMP_c : JInst< (outs),
 768                  (ins PredRegs:$src, brtarget:$offset),
 769                  "if ($src) jump $offset",
 770                  [(brcond PredRegs:$src, bb:$offset)]>;
 771 }
 772
 773 // if (!p0) jump
 774 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 775     isPredicated = 1 in {
 776   def JMP_cNot : JInst< (outs),
 777                     (ins PredRegs:$src, brtarget:$offset),
 778                     "if (!$src) jump $offset",
 779                     []>;
 780 }
 781
 782 let isTerminator = 1, isBranch = 1, neverHasSideEffects = 1, Defs = [PC],
 783     isPredicated = 1 in {
 784   def BRCOND : JInst < (outs), (ins PredRegs:$pred, brtarget:$dst),
 785                "if ($pred) jump $dst",
 786                []>;
 787 }
 788
 789 // Jump to address conditioned on new predicate.
 790 // if (p0) jump:t
 791 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 792     isPredicated = 1 in {
 793   def JMP_cdnPt : JInst< (outs),
 794                    (ins PredRegs:$src, brtarget:$offset),
 795                    "if ($src.new) jump:t $offset",
 796                    []>;
 797 }
 798
 799 // if (!p0) jump:t
 800 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 801     isPredicated = 1 in {
 802   def JMP_cdnNotPt : JInst< (outs),
 803                       (ins PredRegs:$src, brtarget:$offset),
 804                       "if (!$src.new) jump:t $offset",
 805                       []>;
 806 }
 807
 808 // Not taken.
 809 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 810     isPredicated = 1 in {
 811   def JMP_cdnPnt : JInst< (outs),
 812                     (ins PredRegs:$src, brtarget:$offset),
 813                     "if ($src.new) jump:nt $offset",
 814                     []>;
 815 }
 816
 817 // Not taken.
 818 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 819     isPredicated = 1 in {
 820   def JMP_cdnNotPnt : JInst< (outs),
 821                        (ins PredRegs:$src, brtarget:$offset),
 822                        "if (!$src.new) jump:nt $offset",
 823                        []>;
 824 }
 825 //===----------------------------------------------------------------------===//
 826 // J -
 827 //===----------------------------------------------------------------------===//
 828
 829 //===----------------------------------------------------------------------===//
 830 // JR +
 831 //===----------------------------------------------------------------------===//
 832 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
 833                                [SDNPHasChain, SDNPOptInGlue]>;
 834
 835 // Jump to address from register.
 836 let isReturn = 1, isTerminator = 1, isBarrier = 1,
 837   Defs = [PC], Uses = [R31] in {
 838   def JMPR: JRInst<(outs), (ins),
 839                    "jumpr r31",
 840                    [(retflag)]>;
 841 }
 842
 843 // Jump to address from register.
 844 let isReturn = 1, isTerminator = 1, isBarrier = 1,
 845   Defs = [PC], Uses = [R31] in {
 846   def JMPR_cPt: JRInst<(outs), (ins PredRegs:$src1),
 847                        "if ($src1) jumpr r31",
 848                        []>;
 849 }
 850
 851 // Jump to address from register.
 852 let isReturn = 1, isTerminator = 1, isBarrier = 1,
 853   Defs = [PC], Uses = [R31] in {
 854   def JMPR_cNotPt: JRInst<(outs), (ins PredRegs:$src1),
 855                           "if (!$src1) jumpr r31",
 856                           []>;
 857 }
 858
 859 //===----------------------------------------------------------------------===//
 860 // JR -
 861 //===----------------------------------------------------------------------===//
 862
 863 //===----------------------------------------------------------------------===//
 864 // LD +
 865 //===----------------------------------------------------------------------===//
 866 ///
 867 /// Make sure that in post increment load, the first operand is always the post
 868 /// increment operand.
 869 ///
 870 // Load doubleword.
 871 let isPredicable = 1 in
 872 def LDrid : LDInst<(outs DoubleRegs:$dst),
 873             (ins MEMri:$addr),
 874             "$dst = memd($addr)",
 875             [(set DoubleRegs:$dst, (load ADDRriS11_3:$addr))]>;
 876
 877 let isPredicable = 1, AddedComplexity = 20 in
 878 def LDrid_indexed : LDInst<(outs DoubleRegs:$dst),
 879             (ins IntRegs:$src1, s11_3Imm:$offset),
 880             "$dst=memd($src1+#$offset)",
 881             [(set DoubleRegs:$dst, (load (add IntRegs:$src1,
 882                                               s11_3ImmPred:$offset)))]>;
 883
 884 let mayLoad = 1, neverHasSideEffects = 1 in
 885 def LDrid_GP : LDInst<(outs DoubleRegs:$dst),
 886             (ins globaladdress:$global, u16Imm:$offset),
 887             "$dst=memd(#$global+$offset)",
 888             []>;
 889
 890 let mayLoad = 1, neverHasSideEffects = 1 in
 891 def LDd_GP : LDInst<(outs DoubleRegs:$dst),
 892             (ins globaladdress:$global),
 893             "$dst=memd(#$global)",
 894             []>;
 895
 896 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
 897 def POST_LDrid : LDInstPI<(outs DoubleRegs:$dst, IntRegs:$dst2),
 898             (ins IntRegs:$src1, s4Imm:$offset),
 899             "$dst = memd($src1++#$offset)",
 900             [],
 901             "$src1 = $dst2">;
 902
 903 // Load doubleword conditionally.
 904 let mayLoad = 1, neverHasSideEffects = 1 in
 905 def LDrid_cPt : LDInst<(outs DoubleRegs:$dst),
 906             (ins PredRegs:$src1, MEMri:$addr),
 907             "if ($src1) $dst = memd($addr)",
 908             []>;
 909
 910
 911 let mayLoad = 1, neverHasSideEffects = 1 in
 912 def LDrid_cNotPt : LDInst<(outs DoubleRegs:$dst),
 913             (ins PredRegs:$src1, MEMri:$addr),
 914             "if (!$src1) $dst = memd($addr)",
 915             []>;
 916
 917 let mayLoad = 1, neverHasSideEffects = 1 in
 918 def LDrid_indexed_cPt : LDInst<(outs DoubleRegs:$dst),
 919             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3),
 920             "if ($src1) $dst=memd($src2+#$src3)",
 921             []>;
 922
 923 let mayLoad = 1, neverHasSideEffects = 1 in
 924 def LDrid_indexed_cNotPt : LDInst<(outs DoubleRegs:$dst),
 925             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3),
 926             "if (!$src1) $dst=memd($src2+#$src3)",
 927             []>;
 928
 929 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
 930 def POST_LDrid_cPt : LDInstPI<(outs DoubleRegs:$dst1, IntRegs:$dst2),
 931             (ins PredRegs:$src1, IntRegs:$src2, s4_3Imm:$src3),
 932             "if ($src1) $dst1 = memd($src2++#$src3)",
 933             [],
 934             "$src2 = $dst2">;
 935
 936 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
 937 def POST_LDrid_cNotPt : LDInstPI<(outs DoubleRegs:$dst1, IntRegs:$dst2),
 938             (ins PredRegs:$src1, IntRegs:$src2, s4_3Imm:$src3),
 939             "if (!$src1) $dst1 = memd($src2++#$src3)",
 940             [],
 941             "$src2 = $dst2">;
 942
 943 let mayLoad = 1, neverHasSideEffects = 1 in
 944 def LDrid_cdnPt : LDInst<(outs DoubleRegs:$dst),
 945             (ins PredRegs:$src1, MEMri:$addr),
 946             "if ($src1.new) $dst = memd($addr)",
 947             []>;
 948
 949 let mayLoad = 1, neverHasSideEffects = 1 in
 950 def LDrid_cdnNotPt : LDInst<(outs DoubleRegs:$dst),
 951             (ins PredRegs:$src1, MEMri:$addr),
 952             "if (!$src1.new) $dst = memd($addr)",
 953             []>;
 954
 955 let mayLoad = 1, neverHasSideEffects = 1 in
 956 def LDrid_indexed_cdnPt : LDInst<(outs DoubleRegs:$dst),
 957             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3),
 958             "if ($src1.new) $dst=memd($src2+#$src3)",
 959             []>;
 960
 961 let mayLoad = 1, neverHasSideEffects = 1 in
 962 def LDrid_indexed_cdnNotPt : LDInst<(outs DoubleRegs:$dst),
 963             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3),
 964             "if (!$src1.new) $dst=memd($src2+#$src3)",
 965             []>;
 966
 967
 968 // Load byte.
 969 let isPredicable = 1 in
 970 def LDrib : LDInst<(outs IntRegs:$dst),
 971             (ins MEMri:$addr),
 972             "$dst = memb($addr)",
 973             [(set IntRegs:$dst, (sextloadi8 ADDRriS11_0:$addr))]>;
 974
 975 def LDrib_ae : LDInst<(outs IntRegs:$dst),
 976             (ins MEMri:$addr),
 977             "$dst = memb($addr)",
 978             [(set IntRegs:$dst, (extloadi8 ADDRriS11_0:$addr))]>;
 979
 980 // Indexed load byte.
 981 let isPredicable = 1, AddedComplexity = 20 in
 982 def LDrib_indexed : LDInst<(outs IntRegs:$dst),
 983             (ins IntRegs:$src1, s11_0Imm:$offset),
 984             "$dst=memb($src1+#$offset)",
 985             [(set IntRegs:$dst, (sextloadi8 (add IntRegs:$src1,
 986                                                  s11_0ImmPred:$offset)))]>;
 987
 988
 989 // Indexed load byte any-extend.
 990 let AddedComplexity = 20 in
 991 def LDrib_ae_indexed : LDInst<(outs IntRegs:$dst),
 992             (ins IntRegs:$src1, s11_0Imm:$offset),
 993             "$dst=memb($src1+#$offset)",
 994             [(set IntRegs:$dst, (extloadi8 (add IntRegs:$src1,
 995                                                 s11_0ImmPred:$offset)))]>;
 996
 997 let mayLoad = 1, neverHasSideEffects = 1 in
 998 def LDrib_GP : LDInst<(outs IntRegs:$dst),
 999             (ins globaladdress:$global, u16Imm:$offset),
1000             "$dst=memb(#$global+$offset)",
1001             []>;
1002
1003 let mayLoad = 1, neverHasSideEffects = 1 in
1004 def LDb_GP : LDInst<(outs IntRegs:$dst),
1005             (ins globaladdress:$global),
1006             "$dst=memb(#$global)",
1007             []>;
1008
1009 let mayLoad = 1, neverHasSideEffects = 1 in
1010 def LDub_GP : LDInst<(outs IntRegs:$dst),
1011             (ins globaladdress:$global),
1012             "$dst=memub(#$global)",
1013             []>;
1014
1015 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1016 def POST_LDrib : LDInstPI<(outs IntRegs:$dst, IntRegs:$dst2),
1017             (ins IntRegs:$src1, s4Imm:$offset),
1018             "$dst = memb($src1++#$offset)",
1019             [],
1020             "$src1 = $dst2">;
1021
1022 // Load byte conditionally.
1023 let mayLoad = 1, neverHasSideEffects = 1 in
1024 def LDrib_cPt : LDInst<(outs IntRegs:$dst),
1025             (ins PredRegs:$src1, MEMri:$addr),
1026             "if ($src1) $dst = memb($addr)",
1027             []>;
1028
1029 let mayLoad = 1, neverHasSideEffects = 1 in
1030 def LDrib_cNotPt : LDInst<(outs IntRegs:$dst),
1031             (ins PredRegs:$src1, MEMri:$addr),
1032             "if (!$src1) $dst = memb($addr)",
1033             []>;
1034
1035 let mayLoad = 1, neverHasSideEffects = 1 in
1036 def LDrib_indexed_cPt : LDInst<(outs IntRegs:$dst),
1037             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1038             "if ($src1) $dst = memb($src2+#$src3)",
1039             []>;
1040
1041 let mayLoad = 1, neverHasSideEffects = 1 in
1042 def LDrib_indexed_cNotPt : LDInst<(outs IntRegs:$dst),
1043             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1044             "if (!$src1) $dst = memb($src2+#$src3)",
1045             []>;
1046
1047 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1048 def POST_LDrib_cPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1049             (ins PredRegs:$src1, IntRegs:$src2, s4_0Imm:$src3),
1050             "if ($src1) $dst1 = memb($src2++#$src3)",
1051             [],
1052             "$src2 = $dst2">;
1053
1054 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1055 def POST_LDrib_cNotPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1056             (ins PredRegs:$src1, IntRegs:$src2, s4_0Imm:$src3),
1057             "if (!$src1) $dst1 = memb($src2++#$src3)",
1058             [],
1059             "$src2 = $dst2">;
1060
1061 let mayLoad = 1, neverHasSideEffects = 1 in
1062 def LDrib_cdnPt : LDInst<(outs IntRegs:$dst),
1063             (ins PredRegs:$src1, MEMri:$addr),
1064             "if ($src1.new) $dst = memb($addr)",
1065             []>;
1066
1067 let mayLoad = 1, neverHasSideEffects = 1 in
1068 def LDrib_cdnNotPt : LDInst<(outs IntRegs:$dst),
1069             (ins PredRegs:$src1, MEMri:$addr),
1070             "if (!$src1.new) $dst = memb($addr)",
1071             []>;
1072
1073 let mayLoad = 1, neverHasSideEffects = 1 in
1074 def LDrib_indexed_cdnPt : LDInst<(outs IntRegs:$dst),
1075             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1076             "if ($src1.new) $dst = memb($src2+#$src3)",
1077             []>;
1078
1079 let mayLoad = 1, neverHasSideEffects = 1 in
1080 def LDrib_indexed_cdnNotPt : LDInst<(outs IntRegs:$dst),
1081             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1082             "if (!$src1.new) $dst = memb($src2+#$src3)",
1083             []>;
1084
1085
1086 // Load halfword.
1087 let isPredicable = 1 in
1088 def LDrih : LDInst<(outs IntRegs:$dst),
1089             (ins MEMri:$addr),
1090             "$dst = memh($addr)",
1091             [(set IntRegs:$dst, (sextloadi16 ADDRriS11_1:$addr))]>;
1092
1093 let isPredicable = 1, AddedComplexity = 20 in
1094 def LDrih_indexed : LDInst<(outs IntRegs:$dst),
1095             (ins IntRegs:$src1, s11_1Imm:$offset),
1096             "$dst=memh($src1+#$offset)",
1097             [(set IntRegs:$dst, (sextloadi16 (add IntRegs:$src1,
1098                                                   s11_1ImmPred:$offset)))] >;
1099
1100 def LDrih_ae : LDInst<(outs IntRegs:$dst),
1101             (ins MEMri:$addr),
1102             "$dst = memh($addr)",
1103             [(set IntRegs:$dst, (extloadi16 ADDRriS11_1:$addr))]>;
1104
1105 let AddedComplexity = 20 in
1106 def LDrih_ae_indexed : LDInst<(outs IntRegs:$dst),
1107             (ins IntRegs:$src1, s11_1Imm:$offset),
1108             "$dst=memh($src1+#$offset)",
1109             [(set IntRegs:$dst, (extloadi16 (add IntRegs:$src1,
1110                                                  s11_1ImmPred:$offset)))] >;
1111
1112 let mayLoad = 1, neverHasSideEffects = 1 in
1113 def LDrih_GP : LDInst<(outs IntRegs:$dst),
1114             (ins globaladdress:$global, u16Imm:$offset),
1115             "$dst=memh(#$global+$offset)",
1116             []>;
1117
1118 let mayLoad = 1, neverHasSideEffects = 1 in
1119 def LDh_GP : LDInst<(outs IntRegs:$dst),
1120             (ins globaladdress:$global),
1121             "$dst=memh(#$global)",
1122             []>;
1123
1124 let mayLoad = 1, neverHasSideEffects = 1 in
1125 def LDuh_GP : LDInst<(outs IntRegs:$dst),
1126             (ins globaladdress:$global),
1127             "$dst=memuh(#$global)",
1128             []>;
1129
1130
1131 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1132 def POST_LDrih : LDInstPI<(outs IntRegs:$dst, IntRegs:$dst2),
1133             (ins IntRegs:$src1, s4Imm:$offset),
1134             "$dst = memh($src1++#$offset)",
1135             [],
1136             "$src1 = $dst2">;
1137
1138 // Load halfword conditionally.
1139 let mayLoad = 1, neverHasSideEffects = 1 in
1140 def LDrih_cPt : LDInst<(outs IntRegs:$dst),
1141             (ins PredRegs:$src1, MEMri:$addr),
1142             "if ($src1) $dst = memh($addr)",
1143             []>;
1144
1145 let mayLoad = 1, neverHasSideEffects = 1 in
1146 def LDrih_cNotPt : LDInst<(outs IntRegs:$dst),
1147             (ins PredRegs:$src1, MEMri:$addr),
1148             "if (!$src1) $dst = memh($addr)",
1149             []>;
1150
1151 let mayLoad = 1, neverHasSideEffects = 1 in
1152 def LDrih_indexed_cPt : LDInst<(outs IntRegs:$dst),
1153             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1154             "if ($src1) $dst = memh($src2+#$src3)",
1155             []>;
1156
1157 let mayLoad = 1, neverHasSideEffects = 1 in
1158 def LDrih_indexed_cNotPt : LDInst<(outs IntRegs:$dst),
1159             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1160             "if (!$src1) $dst = memh($src2+#$src3)",
1161             []>;
1162
1163 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1164 def POST_LDrih_cPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1165             (ins PredRegs:$src1, IntRegs:$src2, s4_1Imm:$src3),
1166             "if ($src1) $dst1 = memh($src2++#$src3)",
1167             [],
1168             "$src2 = $dst2">;
1169
1170 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1171 def POST_LDrih_cNotPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1172             (ins PredRegs:$src1, IntRegs:$src2, s4_1Imm:$src3),
1173             "if (!$src1) $dst1 = memh($src2++#$src3)",
1174             [],
1175             "$src2 = $dst2">;
1176
1177 let mayLoad = 1, neverHasSideEffects = 1 in
1178 def LDrih_cdnPt : LDInst<(outs IntRegs:$dst),
1179             (ins PredRegs:$src1, MEMri:$addr),
1180             "if ($src1.new) $dst = memh($addr)",
1181             []>;
1182
1183 let mayLoad = 1, neverHasSideEffects = 1 in
1184 def LDrih_cdnNotPt : LDInst<(outs IntRegs:$dst),
1185             (ins PredRegs:$src1, MEMri:$addr),
1186             "if (!$src1.new) $dst = memh($addr)",
1187             []>;
1188
1189 let mayLoad = 1, neverHasSideEffects = 1 in
1190 def LDrih_indexed_cdnPt : LDInst<(outs IntRegs:$dst),
1191             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1192             "if ($src1.new) $dst = memh($src2+#$src3)",
1193             []>;
1194
1195 let mayLoad = 1, neverHasSideEffects = 1 in
1196 def LDrih_indexed_cdnNotPt : LDInst<(outs IntRegs:$dst),
1197             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1198             "if (!$src1.new) $dst = memh($src2+#$src3)",
1199             []>;
1200
1201 // Load unsigned byte.
1202 let isPredicable = 1 in
1203 def LDriub : LDInst<(outs IntRegs:$dst),
1204             (ins MEMri:$addr),
1205             "$dst = memub($addr)",
1206             [(set IntRegs:$dst, (zextloadi8 ADDRriS11_0:$addr))]>;
1207
1208 let isPredicable = 1 in
1209 def LDriubit : LDInst<(outs IntRegs:$dst),
1210             (ins MEMri:$addr),
1211             "$dst = memub($addr)",
1212             [(set IntRegs:$dst, (zextloadi1 ADDRriS11_0:$addr))]>;
1213
1214 let isPredicable = 1, AddedComplexity = 20 in
1215 def LDriub_indexed : LDInst<(outs IntRegs:$dst),
1216             (ins IntRegs:$src1, s11_0Imm:$offset),
1217             "$dst=memub($src1+#$offset)",
1218             [(set IntRegs:$dst, (zextloadi8 (add IntRegs:$src1,
1219                                                  s11_0ImmPred:$offset)))]>;
1220
1221 let AddedComplexity = 20 in
1222 def LDriubit_indexed : LDInst<(outs IntRegs:$dst),
1223             (ins IntRegs:$src1, s11_0Imm:$offset),
1224             "$dst=memub($src1+#$offset)",
1225             [(set IntRegs:$dst, (zextloadi1 (add IntRegs:$src1,
1226                                                  s11_0ImmPred:$offset)))]>;
1227
1228 def LDriub_ae : LDInst<(outs IntRegs:$dst),
1229             (ins MEMri:$addr),
1230             "$dst = memub($addr)",
1231             [(set IntRegs:$dst, (extloadi8 ADDRriS11_0:$addr))]>;
1232
1233
1234 let AddedComplexity = 20 in
1235 def LDriub_ae_indexed : LDInst<(outs IntRegs:$dst),
1236             (ins IntRegs:$src1, s11_0Imm:$offset),
1237             "$dst=memub($src1+#$offset)",
1238             [(set IntRegs:$dst, (extloadi8 (add IntRegs:$src1,
1239                                                 s11_0ImmPred:$offset)))]>;
1240
1241 let mayLoad = 1, neverHasSideEffects = 1 in
1242 def LDriub_GP : LDInst<(outs IntRegs:$dst),
1243             (ins globaladdress:$global, u16Imm:$offset),
1244             "$dst=memub(#$global+$offset)",
1245             []>;
1246
1247 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1248 def POST_LDriub : LDInstPI<(outs IntRegs:$dst, IntRegs:$dst2),
1249             (ins IntRegs:$src1, s4Imm:$offset),
1250             "$dst = memub($src1++#$offset)",
1251             [],
1252             "$src1 = $dst2">;
1253
1254 // Load unsigned byte conditionally.
1255 let mayLoad = 1, neverHasSideEffects = 1 in
1256 def LDriub_cPt : LDInst<(outs IntRegs:$dst),
1257             (ins PredRegs:$src1, MEMri:$addr),
1258             "if ($src1) $dst = memub($addr)",
1259             []>;
1260
1261 let mayLoad = 1, neverHasSideEffects = 1 in
1262 def LDriub_cNotPt : LDInst<(outs IntRegs:$dst),
1263             (ins PredRegs:$src1, MEMri:$addr),
1264             "if (!$src1) $dst = memub($addr)",
1265             []>;
1266
1267 let mayLoad = 1, neverHasSideEffects = 1 in
1268 def LDriub_indexed_cPt : LDInst<(outs IntRegs:$dst),
1269             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1270             "if ($src1) $dst = memub($src2+#$src3)",
1271             []>;
1272
1273 let mayLoad = 1, neverHasSideEffects = 1 in
1274 def LDriub_indexed_cNotPt : LDInst<(outs IntRegs:$dst),
1275             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1276             "if (!$src1) $dst = memub($src2+#$src3)",
1277             []>;
1278
1279 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1280 def POST_LDriub_cPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1281             (ins PredRegs:$src1, IntRegs:$src2, s4_0Imm:$src3),
1282             "if ($src1) $dst1 = memub($src2++#$src3)",
1283             [],
1284             "$src2 = $dst2">;
1285
1286 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1287 def POST_LDriub_cNotPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1288             (ins PredRegs:$src1, IntRegs:$src2, s4_0Imm:$src3),
1289             "if (!$src1) $dst1 = memub($src2++#$src3)",
1290             [],
1291             "$src2 = $dst2">;
1292
1293 let mayLoad = 1, neverHasSideEffects = 1 in
1294 def LDriub_cdnPt : LDInst<(outs IntRegs:$dst),
1295             (ins PredRegs:$src1, MEMri:$addr),
1296             "if ($src1.new) $dst = memub($addr)",
1297             []>;
1298
1299 let mayLoad = 1, neverHasSideEffects = 1 in
1300 def LDriub_cdnNotPt : LDInst<(outs IntRegs:$dst),
1301             (ins PredRegs:$src1, MEMri:$addr),
1302             "if (!$src1.new) $dst = memub($addr)",
1303             []>;
1304
1305 let mayLoad = 1, neverHasSideEffects = 1 in
1306 def LDriub_indexed_cdnPt : LDInst<(outs IntRegs:$dst),
1307             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1308             "if ($src1.new) $dst = memub($src2+#$src3)",
1309             []>;
1310
1311 let mayLoad = 1, neverHasSideEffects = 1 in
1312 def LDriub_indexed_cdnNotPt : LDInst<(outs IntRegs:$dst),
1313             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1314             "if (!$src1.new) $dst = memub($src2+#$src3)",
1315             []>;
1316
1317 // Load unsigned halfword.
1318 let isPredicable = 1 in
1319 def LDriuh : LDInst<(outs IntRegs:$dst),
1320             (ins MEMri:$addr),
1321             "$dst = memuh($addr)",
1322             [(set IntRegs:$dst, (zextloadi16 ADDRriS11_1:$addr))]>;
1323
1324 // Indexed load unsigned halfword.
1325 let isPredicable = 1, AddedComplexity = 20 in
1326 def LDriuh_indexed : LDInst<(outs IntRegs:$dst),
1327             (ins IntRegs:$src1, s11_1Imm:$offset),
1328             "$dst=memuh($src1+#$offset)",
1329             [(set IntRegs:$dst, (zextloadi16 (add IntRegs:$src1,
1330                                                   s11_1ImmPred:$offset)))]>;
1331
1332 def LDriuh_ae : LDInst<(outs IntRegs:$dst),
1333             (ins MEMri:$addr),
1334             "$dst = memuh($addr)",
1335             [(set IntRegs:$dst, (extloadi16 ADDRriS11_1:$addr))]>;
1336
1337
1338 // Indexed load unsigned halfword any-extend.
1339 let AddedComplexity = 20 in
1340 def LDriuh_ae_indexed : LDInst<(outs IntRegs:$dst),
1341             (ins IntRegs:$src1, s11_1Imm:$offset),
1342             "$dst=memuh($src1+#$offset)",
1343             [(set IntRegs:$dst, (extloadi16 (add IntRegs:$src1,
1344                                                  s11_1ImmPred:$offset)))] >;
1345
1346 let mayLoad = 1, neverHasSideEffects = 1 in
1347 def LDriuh_GP : LDInst<(outs IntRegs:$dst),
1348             (ins globaladdress:$global, u16Imm:$offset),
1349             "$dst=memuh(#$global+$offset)",
1350             []>;
1351
1352 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1353 def POST_LDriuh : LDInstPI<(outs IntRegs:$dst, IntRegs:$dst2),
1354             (ins IntRegs:$src1, s4Imm:$offset),
1355             "$dst = memuh($src1++#$offset)",
1356             [],
1357             "$src1 = $dst2">;
1358
1359 // Load unsigned halfword conditionally.
1360 let mayLoad = 1, neverHasSideEffects = 1 in
1361 def LDriuh_cPt : LDInst<(outs IntRegs:$dst),
1362             (ins PredRegs:$src1, MEMri:$addr),
1363             "if ($src1) $dst = memuh($addr)",
1364             []>;
1365
1366 let mayLoad = 1, neverHasSideEffects = 1 in
1367 def LDriuh_cNotPt : LDInst<(outs IntRegs:$dst),
1368             (ins PredRegs:$src1, MEMri:$addr),
1369             "if (!$src1) $dst = memuh($addr)",
1370             []>;
1371
1372 let mayLoad = 1, neverHasSideEffects = 1 in
1373 def LDriuh_indexed_cPt : LDInst<(outs IntRegs:$dst),
1374             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1375             "if ($src1) $dst = memuh($src2+#$src3)",
1376             []>;
1377
1378 let mayLoad = 1, neverHasSideEffects = 1 in
1379 def LDriuh_indexed_cNotPt : LDInst<(outs IntRegs:$dst),
1380             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1381             "if (!$src1) $dst = memuh($src2+#$src3)",
1382             []>;
1383
1384 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1385 def POST_LDriuh_cPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1386             (ins PredRegs:$src1, IntRegs:$src2, s4_1Imm:$src3),
1387             "if ($src1) $dst1 = memuh($src2++#$src3)",
1388             [],
1389             "$src2 = $dst2">;
1390
1391 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1392 def POST_LDriuh_cNotPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1393             (ins PredRegs:$src1, IntRegs:$src2, s4_1Imm:$src3),
1394             "if (!$src1) $dst1 = memuh($src2++#$src3)",
1395             [],
1396             "$src2 = $dst2">;
1397
1398 let mayLoad = 1, neverHasSideEffects = 1 in
1399 def LDriuh_cdnPt : LDInst<(outs IntRegs:$dst),
1400             (ins PredRegs:$src1, MEMri:$addr),
1401             "if ($src1.new) $dst = memuh($addr)",
1402             []>;
1403
1404 let mayLoad = 1, neverHasSideEffects = 1 in
1405 def LDriuh_cdnNotPt : LDInst<(outs IntRegs:$dst),
1406             (ins PredRegs:$src1, MEMri:$addr),
1407             "if (!$src1.new) $dst = memuh($addr)",
1408             []>;
1409
1410 let mayLoad = 1, neverHasSideEffects = 1 in
1411 def LDriuh_indexed_cdnPt : LDInst<(outs IntRegs:$dst),
1412             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1413             "if ($src1.new) $dst = memuh($src2+#$src3)",
1414             []>;
1415
1416 let mayLoad = 1, neverHasSideEffects = 1 in
1417 def LDriuh_indexed_cdnNotPt : LDInst<(outs IntRegs:$dst),
1418             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1419             "if (!$src1.new) $dst = memuh($src2+#$src3)",
1420             []>;
1421
1422
1423 // Load word.
1424 let isPredicable = 1 in
1425 def LDriw : LDInst<(outs IntRegs:$dst),
1426             (ins MEMri:$addr), "$dst = memw($addr)",
1427             [(set IntRegs:$dst, (load ADDRriS11_2:$addr))]>;
1428
1429 // Load predicate.
1430 let mayLoad = 1, Defs = [R10,R11] in
1431 def LDriw_pred : LDInst<(outs PredRegs:$dst),
1432             (ins MEMri:$addr),
1433             "Error; should not emit",
1434             []>;
1435
1436 // Indexed load.
1437 let isPredicable = 1, AddedComplexity = 20 in
1438 def LDriw_indexed : LDInst<(outs IntRegs:$dst),
1439             (ins IntRegs:$src1, s11_2Imm:$offset),
1440             "$dst=memw($src1+#$offset)",
1441             [(set IntRegs:$dst, (load (add IntRegs:$src1,
1442                                            s11_2ImmPred:$offset)))]>;
1443
1444 let mayLoad = 1, neverHasSideEffects = 1 in
1445 def LDriw_GP : LDInst<(outs IntRegs:$dst),
1446             (ins globaladdress:$global, u16Imm:$offset),
1447             "$dst=memw(#$global+$offset)",
1448             []>;
1449
1450 let mayLoad = 1, neverHasSideEffects = 1 in
1451 def LDw_GP : LDInst<(outs IntRegs:$dst),
1452             (ins globaladdress:$global),
1453             "$dst=memw(#$global)",
1454             []>;
1455
1456 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1457 def POST_LDriw : LDInstPI<(outs IntRegs:$dst, IntRegs:$dst2),
1458             (ins IntRegs:$src1, s4Imm:$offset),
1459             "$dst = memw($src1++#$offset)",
1460             [],
1461             "$src1 = $dst2">;
1462
1463 // Load word conditionally.
1464
1465 let mayLoad = 1, neverHasSideEffects = 1 in
1466 def LDriw_cPt : LDInst<(outs IntRegs:$dst),
1467             (ins PredRegs:$src1, MEMri:$addr),
1468             "if ($src1) $dst = memw($addr)",
1469             []>;
1470
1471 let mayLoad = 1, neverHasSideEffects = 1 in
1472 def LDriw_cNotPt : LDInst<(outs IntRegs:$dst),
1473             (ins PredRegs:$src1, MEMri:$addr),
1474             "if (!$src1) $dst = memw($addr)",
1475             []>;
1476
1477 let mayLoad = 1, neverHasSideEffects = 1 in
1478 def LDriw_indexed_cPt : LDInst<(outs IntRegs:$dst),
1479             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3),
1480             "if ($src1) $dst=memw($src2+#$src3)",
1481             []>;
1482
1483 let mayLoad = 1, neverHasSideEffects = 1 in
1484 def LDriw_indexed_cNotPt : LDInst<(outs IntRegs:$dst),
1485             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3),
1486             "if (!$src1) $dst=memw($src2+#$src3)",
1487             []>;
1488
1489 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1490 def POST_LDriw_cPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1491             (ins PredRegs:$src1, IntRegs:$src2, s4_2Imm:$src3),
1492             "if ($src1) $dst1 = memw($src2++#$src3)",
1493             [],
1494             "$src2 = $dst2">;
1495
1496 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1497 def POST_LDriw_cNotPt : LDInstPI<(outs IntRegs:$dst1, IntRegs:$dst2),
1498             (ins PredRegs:$src1, IntRegs:$src2, s4_2Imm:$src3),
1499             "if (!$src1) $dst1 = memw($src2++#$src3)",
1500             [],
1501             "$src2 = $dst2">;
1502
1503 let mayLoad = 1, neverHasSideEffects = 1 in
1504 def LDriw_cdnPt : LDInst<(outs IntRegs:$dst),
1505             (ins PredRegs:$src1, MEMri:$addr),
1506             "if ($src1.new) $dst = memw($addr)",
1507             []>;
1508
1509 let mayLoad = 1, neverHasSideEffects = 1 in
1510 def LDriw_cdnNotPt : LDInst<(outs IntRegs:$dst),
1511             (ins PredRegs:$src1, MEMri:$addr),
1512             "if (!$src1.new) $dst = memw($addr)",
1513             []>;
1514
1515 let mayLoad = 1, neverHasSideEffects = 1 in
1516 def LDriw_indexed_cdnPt : LDInst<(outs IntRegs:$dst),
1517             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3),
1518             "if ($src1.new) $dst=memw($src2+#$src3)",
1519             []>;
1520
1521 let mayLoad = 1, neverHasSideEffects = 1 in
1522 def LDriw_indexed_cdnNotPt : LDInst<(outs IntRegs:$dst),
1523             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3),
1524             "if (!$src1.new) $dst=memw($src2+#$src3)",
1525             []>;
1526
1527 // Deallocate stack frame.
1528 let Defs = [R29, R30, R31], Uses = [R29], neverHasSideEffects = 1 in {
1529   def DEALLOCFRAME : LDInst<(outs), (ins i32imm:$amt1),
1530                      "deallocframe",
1531                      []>;
1532 }
1533
1534 // Load and unpack bytes to halfwords.
1535 //===----------------------------------------------------------------------===//
1536 // LD -
1537 //===----------------------------------------------------------------------===//
1538
1539 //===----------------------------------------------------------------------===//
1540 // MTYPE/ALU +
1541 //===----------------------------------------------------------------------===//
1542 //===----------------------------------------------------------------------===//
1543 // MTYPE/ALU -
1544 //===----------------------------------------------------------------------===//
1545
1546 //===----------------------------------------------------------------------===//
1547 // MTYPE/COMPLEX +
1548 //===----------------------------------------------------------------------===//
1549 //===----------------------------------------------------------------------===//
1550 // MTYPE/COMPLEX -
1551 //===----------------------------------------------------------------------===//
1552
1553 //===----------------------------------------------------------------------===//
1554 // MTYPE/MPYH +
1555 //===----------------------------------------------------------------------===//
1556 // Multiply and use lower result.
1557 // Rd=+mpyi(Rs,#u8)
1558 def MPYI_riu : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Imm:$src2),
1559               "$dst =+ mpyi($src1, #$src2)",
1560               [(set IntRegs:$dst, (mul IntRegs:$src1, u8ImmPred:$src2))]>;
1561
1562 // Rd=-mpyi(Rs,#u8)
1563 def MPYI_rin : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, n8Imm:$src2),
1564               "$dst =- mpyi($src1, #$src2)",
1565               [(set IntRegs:$dst,
1566                (mul IntRegs:$src1, n8ImmPred:$src2))]>;
1567
1568 // Rd=mpyi(Rs,#m9)
1569 // s9 is NOT the same as m9 - but it works.. so far.
1570 // Assembler maps to either Rd=+mpyi(Rs,#u8 or Rd=-mpyi(Rs,#u8)
1571 // depending on the value of m9. See Arch Spec.
1572 def MPYI_ri : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Imm:$src2),
1573               "$dst = mpyi($src1, #$src2)",
1574               [(set IntRegs:$dst, (mul IntRegs:$src1, s9ImmPred:$src2))]>;
1575
1576 // Rd=mpyi(Rs,Rt)
1577 def MPYI : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1578            "$dst = mpyi($src1, $src2)",
1579            [(set IntRegs:$dst, (mul IntRegs:$src1, IntRegs:$src2))]>;
1580
1581 // Rx+=mpyi(Rs,#u8)
1582 def MPYI_acc_ri : MInst_acc<(outs IntRegs:$dst),
1583             (ins IntRegs:$src1, IntRegs:$src2, u8Imm:$src3),
1584             "$dst += mpyi($src2, #$src3)",
1585             [(set IntRegs:$dst,
1586             (add (mul IntRegs:$src2, u8ImmPred:$src3), IntRegs:$src1))],
1587             "$src1 = $dst">;
1588
1589 // Rx+=mpyi(Rs,Rt)
1590 def MPYI_acc_rr : MInst_acc<(outs IntRegs:$dst),
1591             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1592             "$dst += mpyi($src2, $src3)",
1593             [(set IntRegs:$dst,
1594             (add (mul IntRegs:$src2, IntRegs:$src3), IntRegs:$src1))],
1595             "$src1 = $dst">;
1596
1597 // Rx-=mpyi(Rs,#u8)
1598 def MPYI_sub_ri : MInst_acc<(outs IntRegs:$dst),
1599             (ins IntRegs:$src1, IntRegs:$src2, u8Imm:$src3),
1600             "$dst -= mpyi($src2, #$src3)",
1601             [(set IntRegs:$dst,
1602             (sub IntRegs:$src1, (mul IntRegs:$src2, u8ImmPred:$src3)))],
1603             "$src1 = $dst">;
1604
1605 // Multiply and use upper result.
1606 // Rd=mpy(Rs,Rt.H):<<1:rnd:sat
1607 // Rd=mpy(Rs,Rt.L):<<1:rnd:sat
1608 // Rd=mpy(Rs,Rt)
1609 def MPY : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1610           "$dst = mpy($src1, $src2)",
1611           [(set IntRegs:$dst, (mulhs IntRegs:$src1, IntRegs:$src2))]>;
1612
1613 // Rd=mpy(Rs,Rt):rnd
1614 // Rd=mpyu(Rs,Rt)
1615 def MPYU : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1616            "$dst = mpyu($src1, $src2)",
1617            [(set IntRegs:$dst, (mulhu IntRegs:$src1, IntRegs:$src2))]>;
1618
1619 // Multiply and use full result.
1620 // Rdd=mpyu(Rs,Rt)
1621 def MPYU64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1622              "$dst = mpyu($src1, $src2)",
1623              [(set DoubleRegs:$dst, (mul (i64 (anyext IntRegs:$src1)),
1624               (i64 (anyext IntRegs:$src2))))]>;
1625
1626 // Rdd=mpy(Rs,Rt)
1627 def MPY64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1628              "$dst = mpy($src1, $src2)",
1629              [(set DoubleRegs:$dst, (mul (i64 (sext IntRegs:$src1)),
1630               (i64 (sext IntRegs:$src2))))]>;
1631
1632
1633 // Multiply and accumulate, use full result.
1634 // Rxx[+-]=mpy(Rs,Rt)
1635 // Rxx+=mpy(Rs,Rt)
1636 def MPY64_acc : MInst_acc<(outs DoubleRegs:$dst),
1637             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1638             "$dst += mpy($src2, $src3)",
1639             [(set DoubleRegs:$dst,
1640             (add (mul (i64 (sext IntRegs:$src2)), (i64 (sext IntRegs:$src3))),
1641                DoubleRegs:$src1))],
1642             "$src1 = $dst">;
1643
1644 // Rxx-=mpy(Rs,Rt)
1645 def MPY64_sub : MInst_acc<(outs DoubleRegs:$dst),
1646             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1647             "$dst -= mpy($src2, $src3)",
1648             [(set DoubleRegs:$dst,
1649             (sub DoubleRegs:$src1,
1650                 (mul (i64 (sext IntRegs:$src2)), (i64 (sext IntRegs:$src3)))))],
1651             "$src1 = $dst">;
1652
1653 // Rxx[+-]=mpyu(Rs,Rt)
1654 // Rxx+=mpyu(Rs,Rt)
1655 def MPYU64_acc : MInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1656                             IntRegs:$src2, IntRegs:$src3),
1657              "$dst += mpyu($src2, $src3)",
1658              [(set DoubleRegs:$dst, (add (mul (i64 (anyext IntRegs:$src2)),
1659               (i64 (anyext IntRegs:$src3))),
1660                DoubleRegs:$src1))],"$src1 = $dst">;
1661
1662 // Rxx-=mpyu(Rs,Rt)
1663 def MPYU64_sub : MInst_acc<(outs DoubleRegs:$dst),
1664             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1665             "$dst += mpyu($src2, $src3)",
1666             [(set DoubleRegs:$dst,
1667             (sub DoubleRegs:$src1,
1668                     (mul (i64 (anyext IntRegs:$src2)),
1669                          (i64 (anyext IntRegs:$src3)))))],
1670             "$src1 = $dst">;
1671
1672
1673 def ADDrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1674                             IntRegs:$src2, IntRegs:$src3),
1675              "$dst += add($src2, $src3)",
1676              [(set IntRegs:$dst, (add (add IntRegs:$src2, IntRegs:$src3),
1677                                       IntRegs:$src1))],
1678              "$src1 = $dst">;
1679
1680 def ADDri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1681                             IntRegs:$src2, s8Imm:$src3),
1682              "$dst += add($src2, #$src3)",
1683              [(set IntRegs:$dst, (add (add IntRegs:$src2, s8ImmPred:$src3),
1684                                       IntRegs:$src1))],
1685              "$src1 = $dst">;
1686
1687 def SUBrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1688                             IntRegs:$src2, IntRegs:$src3),
1689              "$dst -= add($src2, $src3)",
1690              [(set IntRegs:$dst, (sub IntRegs:$src1, (add IntRegs:$src2,
1691                                                      IntRegs:$src3)))],
1692              "$src1 = $dst">;
1693
1694 def SUBri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1695                             IntRegs:$src2, s8Imm:$src3),
1696              "$dst -= add($src2, #$src3)",
1697              [(set IntRegs:$dst, (sub IntRegs:$src1,
1698                                       (add IntRegs:$src2, s8ImmPred:$src3)))],
1699              "$src1 = $dst">;
1700
1701 //===----------------------------------------------------------------------===//
1702 // MTYPE/MPYH -
1703 //===----------------------------------------------------------------------===//
1704
1705 //===----------------------------------------------------------------------===//
1706 // MTYPE/MPYS +
1707 //===----------------------------------------------------------------------===//
1708 //===----------------------------------------------------------------------===//
1709 // MTYPE/MPYS -
1710 //===----------------------------------------------------------------------===//
1711
1712 //===----------------------------------------------------------------------===//
1713 // MTYPE/VB +
1714 //===----------------------------------------------------------------------===//
1715 //===----------------------------------------------------------------------===//
1716 // MTYPE/VB -
1717 //===----------------------------------------------------------------------===//
1718
1719 //===----------------------------------------------------------------------===//
1720 // MTYPE/VH  +
1721 //===----------------------------------------------------------------------===//
1722 //===----------------------------------------------------------------------===//
1723 // MTYPE/VH  -
1724 //===----------------------------------------------------------------------===//
1725
1726 //===----------------------------------------------------------------------===//
1727 // ST +
1728 //===----------------------------------------------------------------------===//
1729 ///
1730 /// Assumptions::: ****** DO NOT IGNORE ********
1731 /// 1. Make sure that in post increment store, the zero'th operand is always the
1732 ///    post increment operand.
1733 /// 2. Make sure that the store value operand(Rt/Rtt) in a store is always the
1734 ///    last operand.
1735 ///
1736 // Store doubleword.
1737 let isPredicable = 1 in
1738 def STrid : STInst<(outs),
1739             (ins MEMri:$addr, DoubleRegs:$src1),
1740             "memd($addr) = $src1",
1741             [(store DoubleRegs:$src1, ADDRriS11_3:$addr)]>;
1742
1743 // Indexed store double word.
1744 let AddedComplexity = 10, isPredicable = 1 in
1745 def STrid_indexed : STInst<(outs),
1746             (ins IntRegs:$src1, s11_3Imm:$src2,  DoubleRegs:$src3),
1747             "memd($src1+#$src2) = $src3",
1748             [(store DoubleRegs:$src3,
1749                                 (add IntRegs:$src1, s11_3ImmPred:$src2))]>;
1750
1751 let mayStore = 1, neverHasSideEffects = 1 in
1752 def STrid_GP : STInst<(outs),
1753             (ins globaladdress:$global, u16Imm:$offset, DoubleRegs:$src),
1754             "memd(#$global+$offset) = $src",
1755             []>;
1756
1757 let hasCtrlDep = 1, isPredicable = 1 in
1758 def POST_STdri : STInstPI<(outs IntRegs:$dst),
1759             (ins DoubleRegs:$src1, IntRegs:$src2, s4Imm:$offset),
1760             "memd($src2++#$offset) = $src1",
1761             [(set IntRegs:$dst,
1762             (post_store DoubleRegs:$src1, IntRegs:$src2, s4_3ImmPred:$offset))],
1763             "$src2 = $dst">;
1764
1765 // Store doubleword conditionally.
1766 // if ([!]Pv) memd(Rs+#u6:3)=Rtt
1767 // if (Pv) memd(Rs+#u6:3)=Rtt
1768 let AddedComplexity = 10, mayStore = 1, neverHasSideEffects = 1 in
1769 def STrid_cPt : STInst<(outs),
1770             (ins PredRegs:$src1, MEMri:$addr, DoubleRegs:$src2),
1771             "if ($src1) memd($addr) = $src2",
1772             []>;
1773
1774 // if (!Pv) memd(Rs+#u6:3)=Rtt
1775 let AddedComplexity = 10, mayStore = 1, neverHasSideEffects = 1 in
1776 def STrid_cNotPt : STInst<(outs),
1777             (ins PredRegs:$src1, MEMri:$addr, DoubleRegs:$src2),
1778             "if (!$src1) memd($addr) = $src2",
1779             []>;
1780
1781 // if (Pv) memd(Rs+#u6:3)=Rtt
1782 let AddedComplexity = 10, mayStore = 1, neverHasSideEffects = 1 in
1783 def STrid_indexed_cPt : STInst<(outs),
1784             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3,
1785                  DoubleRegs:$src4),
1786             "if ($src1) memd($src2+#$src3) = $src4",
1787             []>;
1788
1789 // if (!Pv) memd(Rs+#u6:3)=Rtt
1790 let AddedComplexity = 10, mayStore = 1, neverHasSideEffects = 1 in
1791 def STrid_indexed_cNotPt : STInst<(outs),
1792             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3,
1793                  DoubleRegs:$src4),
1794             "if (!$src1) memd($src2+#$src3) = $src4",
1795             []>;
1796
1797 // if ([!]Pv) memd(Rx++#s4:3)=Rtt
1798 // if (Pv) memd(Rx++#s4:3)=Rtt
1799 let AddedComplexity = 10, mayStore = 1, neverHasSideEffects = 1 in
1800 def POST_STdri_cPt : STInstPI<(outs IntRegs:$dst),
1801             (ins PredRegs:$src1, DoubleRegs:$src2, IntRegs:$src3,
1802                  s4_3Imm:$offset),
1803             "if ($src1) memd($src3++#$offset) = $src2",
1804             [],
1805             "$src3 = $dst">;
1806
1807 // if (!Pv) memd(Rx++#s4:3)=Rtt
1808 let AddedComplexity = 10, mayStore = 1, neverHasSideEffects = 1,
1809     isPredicated = 1 in
1810 def POST_STdri_cNotPt : STInstPI<(outs IntRegs:$dst),
1811             (ins PredRegs:$src1, DoubleRegs:$src2, IntRegs:$src3,
1812                  s4_3Imm:$offset),
1813             "if (!$src1) memd($src3++#$offset) = $src2",
1814             [],
1815             "$src3 = $dst">;
1816
1817
1818 // Store byte.
1819 // memb(Rs+#s11:0)=Rt
1820 let isPredicable = 1 in
1821 def STrib : STInst<(outs),
1822             (ins MEMri:$addr, IntRegs:$src1),
1823             "memb($addr) = $src1",
1824             [(truncstorei8 IntRegs:$src1, ADDRriS11_0:$addr)]>;
1825
1826 let AddedComplexity = 10, isPredicable = 1 in
1827 def STrib_indexed : STInst<(outs),
1828             (ins IntRegs:$src1, s11_0Imm:$src2, IntRegs:$src3),
1829             "memb($src1+#$src2) = $src3",
1830             [(truncstorei8 IntRegs:$src3, (add IntRegs:$src1,
1831                                                s11_0ImmPred:$src2))]>;
1832
1833 // memb(gp+#u16:0)=Rt
1834 let mayStore = 1, neverHasSideEffects = 1 in
1835 def STrib_GP : STInst<(outs),
1836             (ins globaladdress:$global, u16Imm:$offset, IntRegs:$src),
1837             "memb(#$global+$offset) = $src",
1838             []>;
1839
1840 let mayStore = 1, neverHasSideEffects = 1 in
1841 def STb_GP   : STInst<(outs),
1842             (ins globaladdress:$global, IntRegs:$src),
1843             "memb(#$global) = $src",
1844             []>;
1845
1846 // memb(Rx++#s4:0)=Rt
1847 let hasCtrlDep = 1, isPredicable = 1 in
1848 def POST_STbri : STInstPI<(outs IntRegs:$dst), (ins IntRegs:$src1,
1849                                                     IntRegs:$src2,
1850                                                     s4Imm:$offset),
1851             "memb($src2++#$offset) = $src1",
1852             [(set IntRegs:$dst,
1853             (post_truncsti8 IntRegs:$src1, IntRegs:$src2,
1854                             s4_0ImmPred:$offset))],
1855             "$src2 = $dst">;
1856
1857 // Store byte conditionally.
1858 // if ([!]Pv) memb(Rs+#u6:0)=Rt
1859 // if (Pv) memb(Rs+#u6:0)=Rt
1860 let mayStore = 1, neverHasSideEffects = 1 in
1861 def STrib_cPt : STInst<(outs),
1862             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
1863             "if ($src1) memb($addr) = $src2",
1864             []>;
1865
1866 // if (!Pv) memb(Rs+#u6:0)=Rt
1867 let mayStore = 1, neverHasSideEffects = 1 in
1868 def STrib_cNotPt : STInst<(outs),
1869             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
1870             "if (!$src1) memb($addr) = $src2",
1871             []>;
1872
1873 // if (Pv) memb(Rs+#u6:0)=Rt
1874 let mayStore = 1, neverHasSideEffects = 1 in
1875 def STrib_indexed_cPt : STInst<(outs),
1876             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3, IntRegs:$src4),
1877             "if ($src1) memb($src2+#$src3) = $src4",
1878             []>;
1879
1880 // if (!Pv) memb(Rs+#u6:0)=Rt
1881 let mayStore = 1, neverHasSideEffects = 1 in
1882 def STrib_indexed_cNotPt : STInst<(outs),
1883             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3, IntRegs:$src4),
1884             "if (!$src1) memb($src2+#$src3) = $src4",
1885             []>;
1886
1887 // if ([!]Pv) memb(Rx++#s4:0)=Rt
1888 // if (Pv) memb(Rx++#s4:0)=Rt
1889 let mayStore = 1, hasCtrlDep = 1, isPredicated = 1 in
1890 def POST_STbri_cPt : STInstPI<(outs IntRegs:$dst),
1891             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_0Imm:$offset),
1892             "if ($src1) memb($src3++#$offset) = $src2",
1893             [],"$src3 = $dst">;
1894
1895 // if (!Pv) memb(Rx++#s4:0)=Rt
1896 let mayStore = 1, hasCtrlDep = 1, isPredicated = 1 in
1897 def POST_STbri_cNotPt : STInstPI<(outs IntRegs:$dst),
1898             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_0Imm:$offset),
1899             "if (!$src1) memb($src3++#$offset) = $src2",
1900             [],"$src3 = $dst">;
1901
1902
1903 // Store halfword.
1904 // memh(Rs+#s11:1)=Rt
1905 let isPredicable = 1 in
1906 def STrih : STInst<(outs),
1907             (ins MEMri:$addr, IntRegs:$src1),
1908             "memh($addr) = $src1",
1909             [(truncstorei16 IntRegs:$src1, ADDRriS11_1:$addr)]>;
1910
1911
1912 let AddedComplexity = 10, isPredicable = 1 in
1913 def STrih_indexed : STInst<(outs),
1914             (ins IntRegs:$src1, s11_1Imm:$src2,  IntRegs:$src3),
1915             "memh($src1+#$src2) = $src3",
1916             [(truncstorei16 IntRegs:$src3, (add IntRegs:$src1,
1917                                                 s11_1ImmPred:$src2))]>;
1918
1919 let mayStore = 1, neverHasSideEffects = 1 in
1920 def STrih_GP : STInst<(outs),
1921             (ins globaladdress:$global, u16Imm:$offset, IntRegs:$src),
1922             "memh(#$global+$offset) = $src",
1923             []>;
1924
1925 let mayStore = 1, neverHasSideEffects = 1 in
1926 def STh_GP   : STInst<(outs),
1927             (ins globaladdress:$global, IntRegs:$src),
1928             "memh(#$global) = $src",
1929             []>;
1930
1931 // memh(Rx++#s4:1)=Rt.H
1932 // memh(Rx++#s4:1)=Rt
1933 let hasCtrlDep = 1, isPredicable = 1 in
1934 def POST_SThri : STInstPI<(outs IntRegs:$dst),
1935             (ins IntRegs:$src1, IntRegs:$src2, s4Imm:$offset),
1936             "memh($src2++#$offset) = $src1",
1937             [(set IntRegs:$dst,
1938             (post_truncsti16 IntRegs:$src1, IntRegs:$src2,
1939                              s4_1ImmPred:$offset))],
1940             "$src2 = $dst">;
1941
1942 // Store halfword conditionally.
1943 // if ([!]Pv) memh(Rs+#u6:1)=Rt
1944 // if (Pv) memh(Rs+#u6:1)=Rt
1945 let mayStore = 1, neverHasSideEffects = 1 in
1946 def STrih_cPt : STInst<(outs),
1947             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
1948             "if ($src1) memh($addr) = $src2",
1949             []>;
1950
1951 // if (!Pv) memh(Rs+#u6:1)=Rt
1952 let mayStore = 1, neverHasSideEffects = 1 in
1953 def STrih_cNotPt : STInst<(outs),
1954             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
1955             "if (!$src1) memh($addr) = $src2",
1956             []>;
1957
1958 // if (Pv) memh(Rs+#u6:1)=Rt
1959 let mayStore = 1, neverHasSideEffects = 1 in
1960 def STrih_indexed_cPt : STInst<(outs),
1961             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3, IntRegs:$src4),
1962             "if ($src1) memh($src2+#$src3) = $src4",
1963             []>;
1964
1965 // if (!Pv) memh(Rs+#u6:1)=Rt
1966 let mayStore = 1, neverHasSideEffects = 1 in
1967 def STrih_indexed_cNotPt : STInst<(outs),
1968             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3, IntRegs:$src4),
1969             "if (!$src1) memh($src2+#$src3) = $src4",
1970             []>;
1971
1972 // if ([!]Pv) memh(Rx++#s4:1)=Rt
1973 // if (Pv) memh(Rx++#s4:1)=Rt
1974 let mayStore = 1, hasCtrlDep = 1, isPredicated = 1 in
1975 def POST_SThri_cPt : STInstPI<(outs IntRegs:$dst),
1976             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_1Imm:$offset),
1977             "if ($src1) memh($src3++#$offset) = $src2",
1978             [],"$src3 = $dst">;
1979
1980 // if (!Pv) memh(Rx++#s4:1)=Rt
1981 let mayStore = 1, hasCtrlDep = 1, isPredicated = 1 in
1982 def POST_SThri_cNotPt : STInstPI<(outs IntRegs:$dst),
1983             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_1Imm:$offset),
1984             "if (!$src1) memh($src3++#$offset) = $src2",
1985             [],"$src3 = $dst">;
1986
1987
1988 // Store word.
1989 // Store predicate.
1990 let Defs = [R10,R11] in
1991 def STriw_pred : STInst<(outs),
1992             (ins MEMri:$addr, PredRegs:$src1),
1993             "Error; should not emit",
1994             []>;
1995
1996 // memw(Rs+#s11:2)=Rt
1997 let isPredicable = 1 in
1998 def STriw : STInst<(outs),
1999             (ins MEMri:$addr, IntRegs:$src1),
2000             "memw($addr) = $src1",
2001             [(store IntRegs:$src1, ADDRriS11_2:$addr)]>;
2002
2003 let AddedComplexity = 10, isPredicable = 1 in
2004 def STriw_indexed : STInst<(outs),
2005             (ins IntRegs:$src1, s11_2Imm:$src2, IntRegs:$src3),
2006             "memw($src1+#$src2) = $src3",
2007             [(store IntRegs:$src3, (add IntRegs:$src1, s11_2ImmPred:$src2))]>;
2008
2009 let mayStore = 1, neverHasSideEffects = 1 in
2010 def STriw_GP : STInst<(outs),
2011             (ins globaladdress:$global, u16Imm:$offset, IntRegs:$src),
2012             "memw(#$global+$offset) = $src",
2013             []>;
2014
2015 let hasCtrlDep = 1, isPredicable = 1  in
2016 def POST_STwri : STInstPI<(outs IntRegs:$dst),
2017             (ins IntRegs:$src1, IntRegs:$src2, s4Imm:$offset),
2018             "memw($src2++#$offset) = $src1",
2019             [(set IntRegs:$dst,
2020             (post_store IntRegs:$src1, IntRegs:$src2, s4_2ImmPred:$offset))],
2021             "$src2 = $dst">;
2022
2023 // Store word conditionally.
2024 // if ([!]Pv) memw(Rs+#u6:2)=Rt
2025 // if (Pv) memw(Rs+#u6:2)=Rt
2026 let mayStore = 1, neverHasSideEffects = 1 in
2027 def STriw_cPt : STInst<(outs),
2028             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
2029             "if ($src1) memw($addr) = $src2",
2030             []>;
2031
2032 // if (!Pv) memw(Rs+#u6:2)=Rt
2033 let mayStore = 1, neverHasSideEffects = 1 in
2034 def STriw_cNotPt : STInst<(outs),
2035             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
2036             "if (!$src1) memw($addr) = $src2",
2037             []>;
2038
2039 // if (Pv) memw(Rs+#u6:2)=Rt
2040 let mayStore = 1, neverHasSideEffects = 1 in
2041 def STriw_indexed_cPt : STInst<(outs),
2042             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3, IntRegs:$src4),
2043             "if ($src1) memw($src2+#$src3) = $src4",
2044             []>;
2045
2046 // if (!Pv) memw(Rs+#u6:2)=Rt
2047 let mayStore = 1, neverHasSideEffects = 1 in
2048 def STriw_indexed_cNotPt : STInst<(outs),
2049             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3, IntRegs:$src4),
2050             "if (!$src1) memw($src2+#$src3) = $src4",
2051             []>;
2052
2053 // if ([!]Pv) memw(Rx++#s4:2)=Rt
2054 // if (Pv) memw(Rx++#s4:2)=Rt
2055 let mayStore = 1, hasCtrlDep = 1, isPredicated = 1 in
2056 def POST_STwri_cPt : STInstPI<(outs IntRegs:$dst),
2057             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_2Imm:$offset),
2058             "if ($src1) memw($src3++#$offset) = $src2",
2059             [],"$src3 = $dst">;
2060
2061 // if (!Pv) memw(Rx++#s4:2)=Rt
2062 let mayStore = 1, hasCtrlDep = 1, isPredicated = 1 in
2063 def POST_STwri_cNotPt : STInstPI<(outs IntRegs:$dst),
2064             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_2Imm:$offset),
2065             "if (!$src1) memw($src3++#$offset) = $src2",
2066             [],"$src3 = $dst">;
2067
2068
2069
2070 // Allocate stack frame.
2071 let Defs = [R29, R30], Uses = [R31, R30], neverHasSideEffects = 1 in {
2072   def ALLOCFRAME : STInst<(outs),
2073              (ins i32imm:$amt),
2074              "allocframe(#$amt)",
2075              []>;
2076 }
2077 //===----------------------------------------------------------------------===//
2078 // ST -
2079 //===----------------------------------------------------------------------===//
2080
2081 //===----------------------------------------------------------------------===//
2082 // STYPE/ALU +
2083 //===----------------------------------------------------------------------===//
2084 // Logical NOT.
2085 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
2086                "$dst = not($src1)",
2087                [(set DoubleRegs:$dst, (not DoubleRegs:$src1))]>;
2088
2089
2090 // Sign extend word to doubleword.
2091 def SXTW : ALU64_rr<(outs DoubleRegs:$dst), (ins IntRegs:$src1),
2092            "$dst = sxtw($src1)",
2093            [(set DoubleRegs:$dst, (sext IntRegs:$src1))]>;
2094 //===----------------------------------------------------------------------===//
2095 // STYPE/ALU -
2096 //===----------------------------------------------------------------------===//
2097
2098 //===----------------------------------------------------------------------===//
2099 // STYPE/BIT +
2100 //===----------------------------------------------------------------------===//
2101 //===----------------------------------------------------------------------===//
2102 // STYPE/BIT -
2103 //===----------------------------------------------------------------------===//
2104
2105
2106 //===----------------------------------------------------------------------===//
2107 // STYPE/COMPLEX +
2108 //===----------------------------------------------------------------------===//
2109 //===----------------------------------------------------------------------===//
2110 // STYPE/COMPLEX -
2111 //===----------------------------------------------------------------------===//
2112
2113 //===----------------------------------------------------------------------===//
2114 // STYPE/PERM +
2115 //===----------------------------------------------------------------------===//
2116 //===----------------------------------------------------------------------===//
2117 // STYPE/PERM -
2118 //===----------------------------------------------------------------------===//
2119
2120 //===----------------------------------------------------------------------===//
2121 // STYPE/PRED +
2122 //===----------------------------------------------------------------------===//
2123 // Predicate transfer.
2124 let neverHasSideEffects = 1 in
2125 def TFR_RsPd : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1),
2126                "$dst = $src1  // Should almost never emit this",
2127                []>;
2128
2129 def TFR_PdRs : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1),
2130                "$dst = $src1  // Should almost never emit!",
2131                [(set PredRegs:$dst, (trunc IntRegs:$src1))]>;
2132 //===----------------------------------------------------------------------===//
2133 // STYPE/PRED -
2134 //===----------------------------------------------------------------------===//
2135
2136 //===----------------------------------------------------------------------===//
2137 // STYPE/SHIFT +
2138 //===----------------------------------------------------------------------===//
2139 // Shift by immediate.
2140 def ASR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2141              "$dst = asr($src1, #$src2)",
2142              [(set IntRegs:$dst, (sra IntRegs:$src1, u5ImmPred:$src2))]>;
2143
2144 def ASRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2145               "$dst = asr($src1, #$src2)",
2146               [(set DoubleRegs:$dst, (sra DoubleRegs:$src1, u6ImmPred:$src2))]>;
2147
2148 def ASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2149           "$dst = asl($src1, #$src2)",
2150           [(set IntRegs:$dst, (shl IntRegs:$src1, u5ImmPred:$src2))]>;
2151
2152 def LSR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2153              "$dst = lsr($src1, #$src2)",
2154              [(set IntRegs:$dst, (srl IntRegs:$src1, u5ImmPred:$src2))]>;
2155
2156 def LSRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2157               "$dst = lsr($src1, #$src2)",
2158               [(set DoubleRegs:$dst, (srl DoubleRegs:$src1, u6ImmPred:$src2))]>;
2159
2160 def LSRd_ri_acc : SInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2161                                                      DoubleRegs:$src2,
2162                                                      u6Imm:$src3),
2163               "$dst += lsr($src2, #$src3)",
2164               [(set DoubleRegs:$dst, (add DoubleRegs:$src1,
2165                                           (srl DoubleRegs:$src2,
2166                                            u6ImmPred:$src3)))],
2167               "$src1 = $dst">;
2168
2169 // Shift by immediate and accumulate.
2170 def ASR_rr_acc : SInst_acc<(outs IntRegs:$dst), (ins IntRegs:$src1,
2171                                                      IntRegs:$src2,
2172                                                      IntRegs:$src3),
2173                  "$dst += asr($src2, $src3)",
2174                  [], "$src1 = $dst">;
2175
2176 // Shift by immediate and add.
2177 def ADDASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2,
2178                                              u3Imm:$src3),
2179              "$dst = addasl($src1, $src2, #$src3)",
2180              [(set IntRegs:$dst, (add IntRegs:$src1,
2181                                       (shl IntRegs:$src2,
2182                                            u3ImmPred:$src3)))]>;
2183
2184 // Shift by register.
2185 def ASL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2186              "$dst = asl($src1, $src2)",
2187              [(set IntRegs:$dst, (shl IntRegs:$src1, IntRegs:$src2))]>;
2188
2189 def ASR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2190              "$dst = asr($src1, $src2)",
2191              [(set IntRegs:$dst, (sra IntRegs:$src1, IntRegs:$src2))]>;
2192
2193
2194 def LSR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2195              "$dst = lsr($src1, $src2)",
2196              [(set IntRegs:$dst, (srl IntRegs:$src1, IntRegs:$src2))]>;
2197
2198 def LSLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
2199            "$dst = lsl($src1, $src2)",
2200            [(set DoubleRegs:$dst, (shl DoubleRegs:$src1, IntRegs:$src2))]>;
2201
2202 def ASRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2203                                                  IntRegs:$src2),
2204               "$dst = asr($src1, $src2)",
2205               [(set DoubleRegs:$dst, (sra DoubleRegs:$src1, IntRegs:$src2))]>;
2206
2207 def LSRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2208                                                  IntRegs:$src2),
2209               "$dst = lsr($src1, $src2)",
2210               [(set DoubleRegs:$dst, (srl DoubleRegs:$src1, IntRegs:$src2))]>;
2211
2212 //===----------------------------------------------------------------------===//
2213 // STYPE/SHIFT -
2214 //===----------------------------------------------------------------------===//
2215
2216 //===----------------------------------------------------------------------===//
2217 // STYPE/VH +
2218 //===----------------------------------------------------------------------===//
2219 //===----------------------------------------------------------------------===//
2220 // STYPE/VH -
2221 //===----------------------------------------------------------------------===//
2222
2223 //===----------------------------------------------------------------------===//
2224 // STYPE/VW +
2225 //===----------------------------------------------------------------------===//
2226 //===----------------------------------------------------------------------===//
2227 // STYPE/VW -
2228 //===----------------------------------------------------------------------===//
2229
2230 //===----------------------------------------------------------------------===//
2231 // SYSTEM/SUPER +
2232 //===----------------------------------------------------------------------===//
2233
2234 //===----------------------------------------------------------------------===//
2235 // SYSTEM/USER +
2236 //===----------------------------------------------------------------------===//
2237 def SDHexagonBARRIER: SDTypeProfile<0, 0, []>;
2238 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDHexagonBARRIER,
2239                            [SDNPHasChain]>;
2240
2241 let hasSideEffects = 1 in
2242 def BARRIER : STInst<(outs), (ins),
2243                      "barrier",
2244                      [(HexagonBARRIER)]>;
2245
2246 //===----------------------------------------------------------------------===//
2247 // SYSTEM/SUPER -
2248 //===----------------------------------------------------------------------===//
2249
2250 // TFRI64 - assembly mapped.
2251 let isReMaterializable = 1 in
2252 def TFRI64 : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
2253              "$dst = #$src1",
2254              [(set DoubleRegs:$dst, s8Imm64Pred:$src1)]>;
2255
2256 // Pseudo instruction to encode a set of conditional transfers.
2257 // This instruction is used instead of a mux and trades-off codesize
2258 // for performance. We conduct this transformation optimistically in
2259 // the hope that these instructions get promoted to dot-new transfers.
2260 let AddedComplexity = 100 in
2261 def TFR_condset_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
2262                                                         IntRegs:$src2,
2263                                                         IntRegs:$src3),
2264                      "Error; should not emit",
2265                      [(set IntRegs:$dst, (select PredRegs:$src1, IntRegs:$src2,
2266                                                  IntRegs:$src3))]>;
2267
2268 let AddedComplexity = 100 in
2269 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
2270             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
2271             "Error; should not emit",
2272             [(set IntRegs:$dst,
2273             (select PredRegs:$src1, IntRegs:$src2, s12ImmPred:$src3))]>;
2274
2275 let AddedComplexity = 100 in
2276 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
2277             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
2278             "Error; should not emit",
2279             [(set IntRegs:$dst,
2280             (select PredRegs:$src1, s12ImmPred:$src2, IntRegs:$src3))]>;
2281
2282 let AddedComplexity = 100 in
2283 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
2284                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
2285                      "Error; should not emit",
2286                      [(set IntRegs:$dst, (select PredRegs:$src1,
2287                                                  s12ImmPred:$src2,
2288                                                  s12ImmPred:$src3))]>;
2289
2290 // Generate frameindex addresses.
2291 let isReMaterializable = 1 in
2292 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
2293              "$dst = add($src1)",
2294              [(set IntRegs:$dst, ADDRri:$src1)]>;
2295
2296 //
2297 // CR - Type.
2298 //
2299 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
2300 def LOOP0_i : CRInst<(outs), (ins brtarget:$offset, u10Imm:$src2),
2301                       "loop0($offset, #$src2)",
2302                       []>;
2303 }
2304
2305 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
2306 def LOOP0_r : CRInst<(outs), (ins brtarget:$offset, IntRegs:$src2),
2307                       "loop0($offset, $src2)",
2308                       []>;
2309 }
2310
2311 let isBranch = 1, isTerminator = 1, neverHasSideEffects = 1,
2312     Defs = [PC, LC0], Uses = [SA0, LC0] in {
2313 def ENDLOOP0 : CRInst<(outs), (ins brtarget:$offset),
2314                       ":endloop0",
2315                       []>;
2316 }
2317
2318 // Support for generating global address.
2319 // Taken from X86InstrInfo.td.
2320 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>,
2321                                              SDTCisPtrTy<0>]>;
2322 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
2323 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
2324
2325 // This pattern is incorrect. When we add small data, we should change
2326 // this pattern to use memw(#foo).
2327 let isMoveImm = 1 in
2328 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2329               "$dst = CONST32(#$global)",
2330               [(set IntRegs:$dst,
2331               (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
2332
2333 let isReMaterializable = 1, isMoveImm = 1 in
2334 def CONST32_set : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2335                   "$dst = CONST32(#$global)",
2336                   [(set IntRegs:$dst,
2337                   (HexagonCONST32 tglobaladdr:$global))]>;
2338
2339 let isReMaterializable = 1, isMoveImm = 1 in
2340 def CONST32_set_jt : LDInst<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2341                      "$dst = CONST32(#$jt)",
2342                      [(set IntRegs:$dst,
2343                      (HexagonCONST32 tjumptable:$jt))]>;
2344
2345 let isReMaterializable = 1, isMoveImm = 1 in
2346 def CONST32GP_set : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2347                     "$dst = CONST32(#$global)",
2348                     [(set IntRegs:$dst,
2349                     (HexagonCONST32_GP tglobaladdr:$global))]>;
2350
2351 let isReMaterializable = 1, isMoveImm = 1 in
2352 def CONST32_Int_Real : LDInst<(outs IntRegs:$dst), (ins i32imm:$global),
2353                        "$dst = CONST32(#$global)",
2354                        [(set IntRegs:$dst, imm:$global) ]>;
2355
2356 let isReMaterializable = 1, isMoveImm = 1 in
2357 def CONST32_Label : LDInst<(outs IntRegs:$dst), (ins bblabel:$label),
2358                     "$dst = CONST32($label)",
2359                     [(set IntRegs:$dst, (HexagonCONST32 bbl:$label))]>;
2360
2361 let isReMaterializable = 1, isMoveImm = 1 in
2362 def CONST64_Int_Real : LDInst<(outs DoubleRegs:$dst), (ins i64imm:$global),
2363                        "$dst = CONST64(#$global)",
2364                        [(set DoubleRegs:$dst, imm:$global) ]>;
2365
2366 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
2367                   "$dst = xor($dst, $dst)",
2368                   [(set PredRegs:$dst, 0)]>;
2369
2370 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2371                  "$dst = mpy($src1, $src2)",
2372                  [(set IntRegs:$dst,
2373                        (trunc (i64 (srl (i64 (mul (i64 (sext IntRegs:$src1)),
2374                                              (i64 (sext IntRegs:$src2)))),
2375                                         (i32 32)))))]>;
2376
2377 // Pseudo instructions.
2378 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
2379
2380 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
2381                                         SDTCisVT<1, i32> ]>;
2382
2383 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
2384                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
2385
2386 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
2387                     [SDNPHasChain, SDNPOutGlue]>;
2388
2389 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
2390
2391 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
2392            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
2393
2394 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
2395 // Optional Flag and Variable Arguments.
2396 // Its 1 Operand has pointer type.
2397 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
2398                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
2399
2400 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
2401  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
2402                         "Should never be emitted",
2403                         [(callseq_start timm:$amt)]>;
2404 }
2405
2406 let Defs = [R29, R30, R31], Uses = [R29] in {
2407  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
2408                       "Should never be emitted",
2409                       [(callseq_end timm:$amt1, timm:$amt2)]>;
2410 }
2411 // Call subroutine.
2412 let isCall = 1, neverHasSideEffects = 1,
2413   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2414           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2415   def CALL : JInst<(outs), (ins calltarget:$dst, variable_ops),
2416              "call $dst", []>;
2417 }
2418
2419 // Call subroutine from register.
2420 let isCall = 1, neverHasSideEffects = 1,
2421   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2422           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2423   def CALLR : JRInst<(outs), (ins IntRegs:$dst, variable_ops),
2424               "callr $dst",
2425               []>;
2426  }
2427
2428 // Tail Calls.
2429 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
2430   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2431           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2432   def TCRETURNtg : JInst<(outs), (ins calltarget:$dst, variable_ops),
2433              "jump $dst // TAILCALL", []>;
2434 }
2435 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
2436   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2437           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2438   def TCRETURNtext : JInst<(outs), (ins calltarget:$dst, variable_ops),
2439              "jump $dst // TAILCALL", []>;
2440 }
2441
2442 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
2443   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2444           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2445   def TCRETURNR : JInst<(outs), (ins IntRegs:$dst, variable_ops),
2446              "jumpr $dst // TAILCALL", []>;
2447 }
2448 // Map call instruction.
2449 def : Pat<(call IntRegs:$dst),
2450       (CALLR IntRegs:$dst)>, Requires<[HasV2TOnly]>;
2451 def : Pat<(call tglobaladdr:$dst),
2452       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
2453 def : Pat<(call texternalsym:$dst),
2454       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
2455 //Tail calls.
2456 def : Pat<(HexagonTCRet tglobaladdr:$dst),
2457       (TCRETURNtg tglobaladdr:$dst)>;
2458 def : Pat<(HexagonTCRet texternalsym:$dst),
2459       (TCRETURNtext texternalsym:$dst)>;
2460 def : Pat<(HexagonTCRet IntRegs:$dst),
2461       (TCRETURNR IntRegs:$dst)>;
2462
2463 // Map from r0 = and(r1, 65535) to r0 = zxth(r1).
2464 def : Pat <(and IntRegs:$src1, 65535),
2465       (ZXTH IntRegs:$src1)>;
2466
2467 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
2468 def : Pat <(and IntRegs:$src1, 255),
2469       (ZXTB IntRegs:$src1)>;
2470
2471 // Map Add(p1, true) to p1 = not(p1).
2472 //     Add(p1, false) should never be produced,
2473 //     if it does, it got to be mapped to NOOP.
2474 def : Pat <(add PredRegs:$src1, -1),
2475       (NOT_p PredRegs:$src1)>;
2476
2477 // Map from p0 = setlt(r0, r1) r2 = mux(p0, r3, r4) =>
2478 //   p0 = cmp.lt(r0, r1), r0 = mux(p0, r2, r1).
2479 def : Pat <(select (i1 (setlt IntRegs:$src1, IntRegs:$src2)), IntRegs:$src3,
2480                    IntRegs:$src4),
2481       (TFR_condset_rr (CMPLTrr IntRegs:$src1, IntRegs:$src2), IntRegs:$src4,
2482                       IntRegs:$src3)>, Requires<[HasV2TOnly]>;
2483
2484 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
2485 def : Pat <(select (not PredRegs:$src1), s8ImmPred:$src2, s8ImmPred:$src3),
2486       (TFR_condset_ii PredRegs:$src1, s8ImmPred:$src3, s8ImmPred:$src2)>;
2487
2488 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
2489 def : Pat <(brcond (not PredRegs:$src1), bb:$offset),
2490       (JMP_cNot PredRegs:$src1, bb:$offset)>;
2491
2492 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
2493 def : Pat <(and PredRegs:$src1, (not PredRegs:$src2)),
2494       (AND_pnotp PredRegs:$src1, PredRegs:$src2)>;
2495
2496 // Map from store(globaladdress + x) -> memd(#foo + x).
2497 let AddedComplexity = 100 in
2498 def : Pat <(store DoubleRegs:$src1,
2499                   (add (HexagonCONST32_GP tglobaladdr:$global),
2500                        u16ImmPred:$offset)),
2501       (STrid_GP tglobaladdr:$global, u16ImmPred:$offset, DoubleRegs:$src1)>;
2502
2503 // Map from store(globaladdress) -> memd(#foo + 0).
2504 let AddedComplexity = 100 in
2505 def : Pat <(store DoubleRegs:$src1, (HexagonCONST32_GP tglobaladdr:$global)),
2506       (STrid_GP tglobaladdr:$global, 0, DoubleRegs:$src1)>;
2507
2508 // Map from store(globaladdress + x) -> memw(#foo + x).
2509 let AddedComplexity = 100 in
2510 def : Pat <(store IntRegs:$src1, (add (HexagonCONST32_GP tglobaladdr:$global),
2511                                       u16ImmPred:$offset)),
2512       (STriw_GP tglobaladdr:$global, u16ImmPred:$offset, IntRegs:$src1)>;
2513
2514 // Map from store(globaladdress) -> memw(#foo + 0).
2515 let AddedComplexity = 100 in
2516 def : Pat <(store IntRegs:$src1, (HexagonCONST32_GP tglobaladdr:$global)),
2517       (STriw_GP tglobaladdr:$global, 0, IntRegs:$src1)>;
2518
2519 // Map from store(globaladdress) -> memw(#foo + 0).
2520 let AddedComplexity = 100 in
2521 def : Pat <(store IntRegs:$src1, (HexagonCONST32_GP tglobaladdr:$global)),
2522       (STriw_GP tglobaladdr:$global, 0, IntRegs:$src1)>;
2523
2524 // Map from store(globaladdress + x) -> memh(#foo + x).
2525 let AddedComplexity = 100 in
2526 def : Pat <(truncstorei16 IntRegs:$src1,
2527                           (add (HexagonCONST32_GP tglobaladdr:$global),
2528                                u16ImmPred:$offset)),
2529       (STrih_GP tglobaladdr:$global, u16ImmPred:$offset, IntRegs:$src1)>;
2530
2531 // Map from store(globaladdress) -> memh(#foo).
2532 let AddedComplexity = 100 in
2533 def : Pat <(truncstorei16 IntRegs:$src1,
2534                           (HexagonCONST32_GP tglobaladdr:$global)),
2535       (STh_GP tglobaladdr:$global, IntRegs:$src1)>;
2536
2537 // Map from store(globaladdress + x) -> memb(#foo + x).
2538 let AddedComplexity = 100 in
2539 def : Pat <(truncstorei8 IntRegs:$src1,
2540                          (add (HexagonCONST32_GP tglobaladdr:$global),
2541                               u16ImmPred:$offset)),
2542       (STrib_GP tglobaladdr:$global, u16ImmPred:$offset, IntRegs:$src1)>;
2543
2544 // Map from store(globaladdress) -> memb(#foo).
2545 let AddedComplexity = 100 in
2546 def : Pat <(truncstorei8 IntRegs:$src1,
2547                          (HexagonCONST32_GP tglobaladdr:$global)),
2548       (STb_GP tglobaladdr:$global, IntRegs:$src1)>;
2549
2550 // Map from load(globaladdress + x) -> memw(#foo + x).
2551 let AddedComplexity = 100 in
2552 def : Pat <(load (add (HexagonCONST32_GP tglobaladdr:$global),
2553                       u16ImmPred:$offset)),
2554       (LDriw_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2555
2556 // Map from load(globaladdress) -> memw(#foo + 0).
2557 let AddedComplexity = 100 in
2558 def : Pat <(load (HexagonCONST32_GP tglobaladdr:$global)),
2559       (LDw_GP tglobaladdr:$global)>;
2560
2561 // Map from load(globaladdress + x) -> memd(#foo + x).
2562 let AddedComplexity = 100 in
2563 def : Pat <(i64 (load (add (HexagonCONST32_GP tglobaladdr:$global),
2564                            u16ImmPred:$offset))),
2565       (LDrid_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2566
2567 // Map from load(globaladdress) -> memw(#foo + 0).
2568 let AddedComplexity = 100 in
2569 def : Pat <(i64 (load (HexagonCONST32_GP tglobaladdr:$global))),
2570       (LDd_GP tglobaladdr:$global)>;
2571
2572
2573 // Map from Pd = load(globaladdress) -> Rd = memb(globaladdress + 0), Pd = Rd.
2574 let AddedComplexity = 100 in
2575 def : Pat <(i1 (load (HexagonCONST32_GP tglobaladdr:$global))),
2576       (TFR_PdRs (LDrib_GP tglobaladdr:$global, 0))>;
2577
2578 // Map from load(globaladdress + x) -> memh(#foo + x).
2579 let AddedComplexity = 100 in
2580 def : Pat <(sextloadi16 (add (HexagonCONST32_GP tglobaladdr:$global),
2581                              u16ImmPred:$offset)),
2582       (LDrih_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2583
2584 // Map from load(globaladdress) -> memh(#foo + 0).
2585 let AddedComplexity = 100 in
2586 def : Pat <(sextloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2587       (LDrih_GP tglobaladdr:$global, 0)>;
2588
2589 // Map from load(globaladdress + x) -> memuh(#foo + x).
2590 let AddedComplexity = 100 in
2591 def : Pat <(zextloadi16 (add (HexagonCONST32_GP tglobaladdr:$global),
2592                              u16ImmPred:$offset)),
2593       (LDriuh_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2594
2595 // Map from load(globaladdress) -> memuh(#foo + 0).
2596 let AddedComplexity = 100 in
2597 def : Pat <(zextloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2598       (LDriuh_GP tglobaladdr:$global, 0)>;
2599
2600 // Map from load(globaladdress + x) -> memuh(#foo + x).
2601 let AddedComplexity = 100 in
2602 def : Pat <(extloadi16 (add (HexagonCONST32_GP tglobaladdr:$global),
2603                             u16ImmPred:$offset)),
2604       (LDriuh_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2605
2606 // Map from load(globaladdress) -> memuh(#foo + 0).
2607 let AddedComplexity = 100 in
2608 def : Pat <(extloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2609       (LDriuh_GP tglobaladdr:$global, 0)>;
2610 // Map from load(globaladdress + x) -> memub(#foo + x).
2611 let AddedComplexity = 100 in
2612 def : Pat <(zextloadi8 (add (HexagonCONST32_GP tglobaladdr:$global),
2613                             u16ImmPred:$offset)),
2614       (LDriub_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2615
2616 // Map from load(globaladdress) -> memuh(#foo + 0).
2617 let AddedComplexity = 100 in
2618 def : Pat <(zextloadi8 (HexagonCONST32_GP tglobaladdr:$global)),
2619       (LDriub_GP tglobaladdr:$global, 0)>;
2620
2621 // Map from load(globaladdress + x) -> memb(#foo + x).
2622 let AddedComplexity = 100 in
2623 def : Pat <(sextloadi8 (add (HexagonCONST32_GP tglobaladdr:$global),
2624                             u16ImmPred:$offset)),
2625       (LDrib_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2626
2627 // Map from load(globaladdress) -> memb(#foo).
2628 let AddedComplexity = 100 in
2629 def : Pat <(extloadi8 (HexagonCONST32_GP tglobaladdr:$global)),
2630       (LDb_GP tglobaladdr:$global)>;
2631
2632 // Map from load(globaladdress) -> memb(#foo).
2633 let AddedComplexity = 100 in
2634 def : Pat <(sextloadi8 (HexagonCONST32_GP tglobaladdr:$global)),
2635       (LDb_GP tglobaladdr:$global)>;
2636
2637 // Map from load(globaladdress) -> memub(#foo).
2638 let AddedComplexity = 100 in
2639 def : Pat <(zextloadi8 (HexagonCONST32_GP tglobaladdr:$global)),
2640       (LDub_GP tglobaladdr:$global)>;
2641
2642 // When the Interprocedural Global Variable optimizer realizes that a
2643 // certain global variable takes only two constant values, it shrinks the
2644 // global to a boolean. Catch those loads here in the following 3 patterns.
2645 let AddedComplexity = 100 in
2646 def : Pat <(extloadi1 (HexagonCONST32_GP tglobaladdr:$global)),
2647       (LDb_GP tglobaladdr:$global)>;
2648
2649 let AddedComplexity = 100 in
2650 def : Pat <(sextloadi1 (HexagonCONST32_GP tglobaladdr:$global)),
2651       (LDb_GP tglobaladdr:$global)>;
2652
2653 let AddedComplexity = 100 in
2654 def : Pat <(zextloadi1 (HexagonCONST32_GP tglobaladdr:$global)),
2655       (LDub_GP tglobaladdr:$global)>;
2656
2657 // Map from load(globaladdress) -> memh(#foo).
2658 let AddedComplexity = 100 in
2659 def : Pat <(extloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2660       (LDh_GP tglobaladdr:$global)>;
2661
2662 // Map from load(globaladdress) -> memh(#foo).
2663 let AddedComplexity = 100 in
2664 def : Pat <(sextloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2665       (LDh_GP tglobaladdr:$global)>;
2666
2667 // Map from load(globaladdress) -> memuh(#foo).
2668 let AddedComplexity = 100 in
2669 def : Pat <(zextloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2670       (LDuh_GP tglobaladdr:$global)>;
2671
2672 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
2673 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
2674       (AND_rr (LDrib ADDRriS11_0:$addr), (TFRI 0x1))>;
2675
2676 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = SXTW(Rss.lo).
2677 def : Pat <(i64 (sext_inreg DoubleRegs:$src1, i32)),
2678       (i64 (SXTW (EXTRACT_SUBREG DoubleRegs:$src1, subreg_loreg)))>;
2679
2680 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = SXTW(SXTH(Rss.lo)).
2681 def : Pat <(i64 (sext_inreg DoubleRegs:$src1, i16)),
2682       (i64 (SXTW (SXTH (EXTRACT_SUBREG DoubleRegs:$src1, subreg_loreg))))>;
2683
2684 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = SXTW(SXTB(Rss.lo)).
2685 def : Pat <(i64 (sext_inreg DoubleRegs:$src1, i8)),
2686       (i64 (SXTW (SXTB (EXTRACT_SUBREG DoubleRegs:$src1, subreg_loreg))))>;
2687
2688 // We want to prevent emiting pnot's as much as possible.
2689 // Map brcond with an unsupported setcc to a JMP_cNot.
2690 def : Pat <(brcond (i1 (setne IntRegs:$src1, IntRegs:$src2)), bb:$offset),
2691       (JMP_cNot (CMPEQrr IntRegs:$src1, IntRegs:$src2), bb:$offset)>;
2692
2693 def : Pat <(brcond (i1 (setne IntRegs:$src1, s10ImmPred:$src2)), bb:$offset),
2694       (JMP_cNot (CMPEQri IntRegs:$src1, s10ImmPred:$src2), bb:$offset)>;
2695
2696 def : Pat <(brcond (i1 (setne PredRegs:$src1, (i1 -1))), bb:$offset),
2697       (JMP_cNot PredRegs:$src1, bb:$offset)>;
2698
2699 def : Pat <(brcond (i1 (setne PredRegs:$src1, (i1 0))), bb:$offset),
2700       (JMP_c PredRegs:$src1, bb:$offset)>;
2701
2702 def : Pat <(brcond (i1 (setlt IntRegs:$src1, s8ImmPred:$src2)), bb:$offset),
2703       (JMP_cNot (CMPGEri IntRegs:$src1, s8ImmPred:$src2), bb:$offset)>;
2704
2705 def : Pat <(brcond (i1 (setlt IntRegs:$src1, IntRegs:$src2)), bb:$offset),
2706       (JMP_c (CMPLTrr IntRegs:$src1, IntRegs:$src2), bb:$offset)>;
2707
2708 def : Pat <(brcond (i1 (setuge DoubleRegs:$src1, DoubleRegs:$src2)),
2709                    bb:$offset),
2710       (JMP_cNot (CMPGTU64rr DoubleRegs:$src2, DoubleRegs:$src1),
2711                    bb:$offset)>;
2712
2713 def : Pat <(brcond (i1 (setule IntRegs:$src1, IntRegs:$src2)), bb:$offset),
2714       (JMP_cNot (CMPGTUrr IntRegs:$src1, IntRegs:$src2), bb:$offset)>;
2715
2716 def : Pat <(brcond (i1 (setule DoubleRegs:$src1, DoubleRegs:$src2)),
2717                    bb:$offset),
2718       (JMP_cNot (CMPGTU64rr DoubleRegs:$src1, DoubleRegs:$src2),
2719                    bb:$offset)>;
2720
2721 // Map from a 64-bit select to an emulated 64-bit mux.
2722 // Hexagon does not support 64-bit MUXes; so emulate with combines.
2723 def : Pat <(select PredRegs:$src1, DoubleRegs:$src2, DoubleRegs:$src3),
2724       (COMBINE_rr
2725       (MUX_rr PredRegs:$src1,
2726       (EXTRACT_SUBREG DoubleRegs:$src2, subreg_hireg),
2727       (EXTRACT_SUBREG DoubleRegs:$src3, subreg_hireg)),
2728       (MUX_rr PredRegs:$src1,
2729       (EXTRACT_SUBREG DoubleRegs:$src2, subreg_loreg),
2730       (EXTRACT_SUBREG DoubleRegs:$src3, subreg_loreg)))>;
2731
2732 // Map from a 1-bit select to logical ops.
2733 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
2734 def : Pat <(select PredRegs:$src1, PredRegs:$src2, PredRegs:$src3),
2735       (OR_pp (AND_pp PredRegs:$src1, PredRegs:$src2),
2736              (AND_pp (NOT_p PredRegs:$src1), PredRegs:$src3))>;
2737
2738 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
2739 def : Pat<(i1 (load ADDRriS11_2:$addr)),
2740       (i1 (TFR_PdRs (i32 (LDrib ADDRriS11_2:$addr))))>;
2741
2742 // Map for truncating from 64 immediates to 32 bit immediates.
2743 def : Pat<(i32 (trunc DoubleRegs:$src)),
2744       (i32 (EXTRACT_SUBREG DoubleRegs:$src, subreg_loreg))>;
2745
2746 // Map for truncating from i64 immediates to i1 bit immediates.
2747 def :  Pat<(i1 (trunc DoubleRegs:$src)),
2748        (i1 (TFR_PdRs (i32(EXTRACT_SUBREG DoubleRegs:$src, subreg_loreg))))>;
2749
2750 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
2751 def : Pat<(truncstorei8 DoubleRegs:$src, ADDRriS11_0:$addr),
2752       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG DoubleRegs:$src,
2753                                                      subreg_loreg)))>;
2754
2755 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
2756 def : Pat<(truncstorei16 DoubleRegs:$src, ADDRriS11_0:$addr),
2757       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG DoubleRegs:$src,
2758                                                      subreg_loreg)))>;
2759
2760 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
2761 def : Pat<(truncstorei32 DoubleRegs:$src, ADDRriS11_0:$addr),
2762       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG DoubleRegs:$src,
2763                                                      subreg_loreg)))>;
2764
2765 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
2766 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2767       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2768
2769 let AddedComplexity = 100 in
2770 // Map from i1 = constant<-1>; memw(CONST32(#foo)) = i1 -> r0 = 1;
2771 // memw(#foo) = r0
2772 def : Pat<(store (i1 -1), (HexagonCONST32_GP tglobaladdr:$global)),
2773       (STb_GP tglobaladdr:$global, (TFRI 1))>;
2774
2775
2776 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
2777 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2778       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2779
2780 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
2781 def : Pat<(store PredRegs:$src1, ADDRriS11_2:$addr),
2782       (STrib ADDRriS11_2:$addr, (i32 (MUX_ii PredRegs:$src1, 1, 0)) )>;
2783
2784 // Map Rdd = anyext(Rs) -> Rdd = sxtw(Rs).
2785 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
2786 // Better way to do this?
2787 def : Pat<(i64 (anyext IntRegs:$src1)),
2788       (i64 (SXTW IntRegs:$src1))>;
2789
2790 // Map cmple -> cmpgt.
2791 // rs <= rt -> !(rs > rt).
2792 def : Pat<(i1 (setle IntRegs:$src1, s10ImmPred:$src2)),
2793       (i1 (NOT_p (CMPGTri IntRegs:$src1, s10ImmPred:$src2)))>;
2794
2795 // rs <= rt -> !(rs > rt).
2796 def : Pat<(i1 (setle IntRegs:$src1, IntRegs:$src2)),
2797       (i1 (NOT_p (CMPGTrr IntRegs:$src1, IntRegs:$src2)))>;
2798
2799 // Rss <= Rtt -> !(Rss > Rtt).
2800 def : Pat<(i1 (setle DoubleRegs:$src1, DoubleRegs:$src2)),
2801       (i1 (NOT_p (CMPGT64rr DoubleRegs:$src1, DoubleRegs:$src2)))>;
2802
2803 // Map cmpne -> cmpeq.
2804 // Hexagon_TODO: We should improve on this.
2805 // rs != rt -> !(rs == rt).
2806 def : Pat <(i1 (setne IntRegs:$src1, s10ImmPred:$src2)),
2807       (i1 (NOT_p(i1 (CMPEQri IntRegs:$src1, s10ImmPred:$src2))))>;
2808
2809 // Map cmpne(Rs) -> !cmpeqe(Rs).
2810 // rs != rt -> !(rs == rt).
2811 def : Pat <(i1 (setne IntRegs:$src1, IntRegs:$src2)),
2812       (i1 (NOT_p(i1 (CMPEQrr IntRegs:$src1, IntRegs:$src2))))>;
2813
2814 // Convert setne back to xor for hexagon since we compute w/ pred registers.
2815 def : Pat <(i1 (setne PredRegs:$src1, PredRegs:$src2)),
2816       (i1 (XOR_pp PredRegs:$src1, PredRegs:$src2))>;
2817
2818 // Map cmpne(Rss) -> !cmpew(Rss).
2819 // rs != rt -> !(rs == rt).
2820 def : Pat <(i1 (setne DoubleRegs:$src1, DoubleRegs:$src2)),
2821       (i1 (NOT_p(i1 (CMPEHexagon4rr DoubleRegs:$src1, DoubleRegs:$src2))))>;
2822
2823 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
2824 // rs >= rt -> !(rt > rs).
2825 def : Pat <(i1 (setge IntRegs:$src1, IntRegs:$src2)),
2826       (i1 (NOT_p(i1 (CMPGTrr IntRegs:$src2, IntRegs:$src1))))>;
2827
2828 def : Pat <(i1 (setge IntRegs:$src1, s8ImmPred:$src2)),
2829       (i1 (CMPGEri IntRegs:$src1, s8ImmPred:$src2))>;
2830
2831 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
2832 // rss >= rtt -> !(rtt > rss).
2833 def : Pat <(i1 (setge DoubleRegs:$src1, DoubleRegs:$src2)),
2834       (i1 (NOT_p(i1 (CMPGT64rr DoubleRegs:$src2, DoubleRegs:$src1))))>;
2835
2836 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
2837 // rs < rt -> !(rs >= rt).
2838 def : Pat <(i1 (setlt IntRegs:$src1, s8ImmPred:$src2)),
2839       (i1 (NOT_p (CMPGEri IntRegs:$src1, s8ImmPred:$src2)))>;
2840
2841 // Map cmplt(Rs, Rt) -> cmplt(Rs, Rt).
2842 // rs < rt -> rs < rt. Let assembler map it.
2843 def : Pat <(i1 (setlt IntRegs:$src1, IntRegs:$src2)),
2844       (i1 (CMPLTrr IntRegs:$src2, IntRegs:$src1))>;
2845
2846 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
2847 // rss < rtt -> (rtt > rss).
2848 def : Pat <(i1 (setlt DoubleRegs:$src1, DoubleRegs:$src2)),
2849       (i1 (CMPGT64rr DoubleRegs:$src2, DoubleRegs:$src1))>;
2850
2851 // Map from cmpltu(Rs, Rd) -> !cmpgtu(Rs, Rd - 1).
2852 // rs < rt -> rt > rs.
2853 def : Pat <(i1 (setult IntRegs:$src1, IntRegs:$src2)),
2854       (i1 (CMPGTUrr IntRegs:$src2, IntRegs:$src1))>;
2855
2856 // Map from cmpltu(Rss, Rdd) -> !cmpgtu(Rss, Rdd - 1).
2857 // rs < rt -> rt > rs.
2858 def : Pat <(i1 (setult DoubleRegs:$src1, DoubleRegs:$src2)),
2859       (i1 (CMPGTU64rr DoubleRegs:$src2, DoubleRegs:$src1))>;
2860
2861 // Map from Rs >= Rt -> !(Rt > Rs).
2862 // rs >= rt -> !(rt > rs).
2863 def : Pat <(i1 (setuge IntRegs:$src1, IntRegs:$src2)),
2864       (i1 (NOT_p (CMPGTUrr IntRegs:$src2, IntRegs:$src1)))>;
2865
2866 // Map from Rs >= Rt -> !(Rt > Rs).
2867 // rs >= rt -> !(rt > rs).
2868 def : Pat <(i1 (setuge DoubleRegs:$src1, DoubleRegs:$src2)),
2869       (i1 (NOT_p (CMPGTU64rr DoubleRegs:$src2, DoubleRegs:$src1)))>;
2870
2871 // Map from cmpleu(Rs, Rs) -> !cmpgtu(Rs, Rs).
2872 // Map from (Rs <= Rt) -> !(Rs > Rt).
2873 def : Pat <(i1 (setule IntRegs:$src1, IntRegs:$src2)),
2874       (i1 (NOT_p (CMPGTUrr IntRegs:$src1, IntRegs:$src2)))>;
2875
2876 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
2877 // Map from (Rs <= Rt) -> !(Rs > Rt).
2878 def : Pat <(i1 (setule DoubleRegs:$src1, DoubleRegs:$src2)),
2879       (i1 (NOT_p (CMPGTU64rr DoubleRegs:$src1, DoubleRegs:$src2)))>;
2880
2881 // Sign extends.
2882 // i1 -> i32
2883 def : Pat <(i32 (sext PredRegs:$src1)),
2884       (i32 (MUX_ii PredRegs:$src1, -1, 0))>;
2885
2886 // Convert sign-extended load back to load and sign extend.
2887 // i8 -> i64
2888 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
2889       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2890
2891 // Convert any-extended load back to load and sign extend.
2892 // i8 -> i64
2893 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
2894       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2895
2896 // Convert sign-extended load back to load and sign extend.
2897 // i16 -> i64
2898 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
2899       (i64 (SXTW (LDrih ADDRriS11_1:$src1)))>;
2900
2901 // Convert sign-extended load back to load and sign extend.
2902 // i32 -> i64
2903 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
2904       (i64 (SXTW (LDriw ADDRriS11_2:$src1)))>;
2905
2906
2907 // Zero extends.
2908 // i1 -> i32
2909 def : Pat <(i32 (zext PredRegs:$src1)),
2910       (i32 (MUX_ii PredRegs:$src1, 1, 0))>;
2911
2912 // i1 -> i64
2913 def : Pat <(i64 (zext PredRegs:$src1)),
2914       (i64 (COMBINE_rr (TFRI 0), (MUX_ii PredRegs:$src1, 1, 0)))>;
2915
2916 // i32 -> i64
2917 def : Pat <(i64 (zext IntRegs:$src1)),
2918       (i64 (COMBINE_rr (TFRI 0), IntRegs:$src1))>;
2919
2920 // i8 -> i64
2921 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
2922       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>;
2923
2924 // i16 -> i64
2925 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
2926       (i64 (COMBINE_rr (TFRI 0), (LDriuh ADDRriS11_1:$src1)))>;
2927
2928 // i32 -> i64
2929 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
2930       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>;
2931
2932 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
2933       (i32 (LDriw ADDRriS11_0:$src1))>;
2934
2935 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2936 def : Pat <(i32 (zext PredRegs:$src1)),
2937       (i32 (MUX_ii PredRegs:$src1, 1, 0))>;
2938
2939 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2940 def : Pat <(i32 (anyext PredRegs:$src1)),
2941       (i32 (MUX_ii PredRegs:$src1, 1, 0))>;
2942
2943 // Map from Rss = Pd to Rdd = sxtw (mux(Pd, #1, #0))
2944 def : Pat <(i64 (anyext PredRegs:$src1)),
2945       (i64 (SXTW (i32 (MUX_ii PredRegs:$src1, 1, 0))))>;
2946
2947
2948 // Any extended 64-bit load.
2949 // anyext i32 -> i64
2950 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
2951       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>;
2952
2953 // anyext i16 -> i64.
2954 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
2955       (i64 (COMBINE_rr (TFRI 0), (LDrih ADDRriS11_2:$src1)))>;
2956
2957 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
2958 def : Pat<(i64 (zext IntRegs:$src1)),
2959       (i64 (COMBINE_rr (TFRI 0), IntRegs:$src1))>;
2960
2961 // Multiply 64-bit unsigned and use upper result.
2962 def : Pat <(mulhu DoubleRegs:$src1, DoubleRegs:$src2),
2963       (MPYU64_acc(COMBINE_rr (TFRI 0),
2964                  (EXTRACT_SUBREG
2965                  (LSRd_ri(MPYU64_acc(MPYU64_acc(COMBINE_rr (TFRI 0),
2966                                  (EXTRACT_SUBREG (LSRd_ri(MPYU64
2967                                  (EXTRACT_SUBREG DoubleRegs:$src1,
2968                                                  subreg_loreg),
2969                                  (EXTRACT_SUBREG DoubleRegs:$src2,
2970                                                  subreg_loreg)),
2971                                   32) ,subreg_loreg)),
2972                                  (EXTRACT_SUBREG DoubleRegs:$src1,
2973                                                  subreg_hireg),
2974                                  (EXTRACT_SUBREG DoubleRegs:$src2,
2975                                                  subreg_loreg)),
2976                               (EXTRACT_SUBREG DoubleRegs:$src1, subreg_loreg),
2977                               (EXTRACT_SUBREG DoubleRegs:$src2, subreg_hireg)),
2978                           32),subreg_loreg)),
2979                  (EXTRACT_SUBREG DoubleRegs:$src1, subreg_hireg),
2980                  (EXTRACT_SUBREG DoubleRegs:$src2, subreg_hireg)
2981       )>;
2982
2983 // Multiply 64-bit signed and use upper result.
2984 def : Pat <(mulhs DoubleRegs:$src1, DoubleRegs:$src2),
2985       (MPY64_acc(COMBINE_rr (TFRI 0),
2986                  (EXTRACT_SUBREG
2987                  (LSRd_ri(MPY64_acc(MPY64_acc(COMBINE_rr (TFRI 0),
2988                                  (EXTRACT_SUBREG (LSRd_ri(MPYU64
2989                                  (EXTRACT_SUBREG DoubleRegs:$src1,
2990                                                  subreg_loreg),
2991                                  (EXTRACT_SUBREG DoubleRegs:$src2,
2992                                                  subreg_loreg)),
2993                                   32) ,subreg_loreg)),
2994                                  (EXTRACT_SUBREG DoubleRegs:$src1,
2995                                                  subreg_hireg),
2996                                  (EXTRACT_SUBREG DoubleRegs:$src2,
2997                                                  subreg_loreg)),
2998                               (EXTRACT_SUBREG DoubleRegs:$src1, subreg_loreg),
2999                               (EXTRACT_SUBREG DoubleRegs:$src2, subreg_hireg)),
3000                           32),subreg_loreg)),
3001                  (EXTRACT_SUBREG DoubleRegs:$src1, subreg_hireg),
3002                  (EXTRACT_SUBREG DoubleRegs:$src2, subreg_hireg)
3003       )>;
3004
3005 // Hexagon specific ISD nodes.
3006 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
3007 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
3008                                  SDTHexagonADJDYNALLOC>;
3009 // Needed to tag these instructions for stack layout.
3010 let usesCustomInserter = 1 in
3011 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
3012                                                      s16Imm:$src2),
3013                   "$dst = add($src1, #$src2)",
3014                   [(set IntRegs:$dst, (Hexagon_ADJDYNALLOC IntRegs:$src1,
3015                                                            s16ImmPred:$src2))]>;
3016
3017 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, []>;
3018 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
3019 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
3020                 "$dst = $src1",
3021                 [(set IntRegs:$dst, (Hexagon_ARGEXTEND IntRegs:$src1))]>;
3022
3023 let AddedComplexity = 100 in
3024 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND IntRegs:$src1), i16)),
3025       (TFR IntRegs:$src1)>;
3026
3027
3028 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
3029 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
3030
3031 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
3032 def BR_JT : JRInst<(outs), (ins IntRegs:$src),
3033                    "jumpr $src",
3034                    [(HexagonBR_JT IntRegs:$src)]>;
3035 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
3036
3037 def : Pat<(HexagonWrapperJT tjumptable:$dst),
3038           (CONST32_set_jt tjumptable:$dst)>;
3039
3040
3041 //===----------------------------------------------------------------------===//
3042 // V3 Instructions +
3043 //===----------------------------------------------------------------------===//
3044
3045 include "HexagonInstrInfoV3.td"
3046
3047 //===----------------------------------------------------------------------===//
3048 // V3 Instructions -
3049 //===----------------------------------------------------------------------===//
3050
3051 //===----------------------------------------------------------------------===//
3052 // V4 Instructions +
3053 //===----------------------------------------------------------------------===//
3054
3055 include "HexagonInstrInfoV4.td"
3056
3057 //===----------------------------------------------------------------------===//
3058 // V4 Instructions -
3059 //===----------------------------------------------------------------------===//