lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonImmediates.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // Classes used for relation maps.
  19 //===----------------------------------------------------------------------===//
  20 // PredRel - Filter class used to relate non-predicated instructions with their
  21 // predicated forms.
  22 class PredRel;
  23 // PredNewRel - Filter class used to relate predicated instructions with their
  24 // predicate-new forms.
  25 class PredNewRel: PredRel;
  26 // ImmRegRel - Filter class used to relate instructions having reg-reg form
  27 // with their reg-imm counterparts.
  28 class ImmRegRel;
  29 //===----------------------------------------------------------------------===//
  30 // Hexagon Instruction Predicate Definitions.
  31 //===----------------------------------------------------------------------===//
  32 def HasV2T                      : Predicate<"Subtarget.hasV2TOps()">;
  33 def HasV2TOnly                  : Predicate<"Subtarget.hasV2TOpsOnly()">;
  34 def NoV2T                       : Predicate<"!Subtarget.hasV2TOps()">;
  35 def HasV3T                      : Predicate<"Subtarget.hasV3TOps()">;
  36 def HasV3TOnly                  : Predicate<"Subtarget.hasV3TOpsOnly()">;
  37 def NoV3T                       : Predicate<"!Subtarget.hasV3TOps()">;
  38 def HasV4T                      : Predicate<"Subtarget.hasV4TOps()">;
  39 def NoV4T                       : Predicate<"!Subtarget.hasV4TOps()">;
  40 def HasV5T                      : Predicate<"Subtarget.hasV5TOps()">;
  41 def NoV5T                       : Predicate<"!Subtarget.hasV5TOps()">;
  42 def UseMEMOP                    : Predicate<"Subtarget.useMemOps()">;
  43 def IEEERndNearV5T              : Predicate<"Subtarget.modeIEEERndNear()">;
  44
  45 // Addressing modes.
  46 def ADDRrr : ComplexPattern<i32, 2, "SelectADDRrr", [], []>;
  47 def ADDRri : ComplexPattern<i32, 2, "SelectADDRri", [frameindex], []>;
  48 def ADDRriS11_0 : ComplexPattern<i32, 2, "SelectADDRriS11_0", [frameindex], []>;
  49 def ADDRriS11_1 : ComplexPattern<i32, 2, "SelectADDRriS11_1", [frameindex], []>;
  50 def ADDRriS11_2 : ComplexPattern<i32, 2, "SelectADDRriS11_2", [frameindex], []>;
  51 def ADDRriS11_3 : ComplexPattern<i32, 2, "SelectADDRriS11_3", [frameindex], []>;
  52 def ADDRriU6_0 : ComplexPattern<i32, 2, "SelectADDRriU6_0", [frameindex], []>;
  53 def ADDRriU6_1 : ComplexPattern<i32, 2, "SelectADDRriU6_1", [frameindex], []>;
  54 def ADDRriU6_2 : ComplexPattern<i32, 2, "SelectADDRriU6_2", [frameindex], []>;
  55
  56 // Address operands.
  57 def MEMrr : Operand<i32> {
  58   let PrintMethod = "printMEMrrOperand";
  59   let MIOperandInfo = (ops IntRegs, IntRegs);
  60 }
  61
  62 // Address operands
  63 def MEMri : Operand<i32> {
  64   let PrintMethod = "printMEMriOperand";
  65   let MIOperandInfo = (ops IntRegs, IntRegs);
  66 }
  67
  68 def MEMri_s11_2 : Operand<i32>,
  69   ComplexPattern<i32, 2, "SelectMEMriS11_2", []> {
  70   let PrintMethod = "printMEMriOperand";
  71   let MIOperandInfo = (ops IntRegs, s11Imm);
  72 }
  73
  74 def FrameIndex : Operand<i32> {
  75   let PrintMethod = "printFrameIndexOperand";
  76   let MIOperandInfo = (ops IntRegs, s11Imm);
  77 }
  78
  79 let PrintMethod = "printGlobalOperand" in
  80   def globaladdress : Operand<i32>;
  81
  82 let PrintMethod = "printJumpTable" in
  83  def jumptablebase : Operand<i32>;
  84
  85 def brtarget : Operand<OtherVT>;
  86 def calltarget : Operand<i32>;
  87
  88 def bblabel : Operand<i32>;
  89 def bbl   : SDNode<"ISD::BasicBlock", SDTPtrLeaf   , [], "BasicBlockSDNode">;
  90
  91 def symbolHi32 : Operand<i32> {
  92   let PrintMethod = "printSymbolHi";
  93 }
  94 def symbolLo32 : Operand<i32> {
  95   let PrintMethod = "printSymbolLo";
  96 }
  97
  98 // Multi-class for logical operators.
  99 multiclass ALU32_rr_ri<string OpcStr, SDNode OpNode> {
 100   def rr : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 101                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
 102                  [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$b),
 103                                                    (i32 IntRegs:$c)))]>;
 104   def ri : ALU32_ri<(outs IntRegs:$dst), (ins s10Imm:$b, IntRegs:$c),
 105                  !strconcat("$dst = ", !strconcat(OpcStr, "(#$b, $c)")),
 106                  [(set (i32 IntRegs:$dst), (OpNode s10Imm:$b,
 107                                                    (i32 IntRegs:$c)))]>;
 108 }
 109
 110 // Multi-class for compare ops.
 111 let isCompare = 1 in {
 112 multiclass CMP64_rr<string OpcStr, PatFrag OpNode> {
 113   def rr : ALU64_rr<(outs PredRegs:$dst), (ins DoubleRegs:$b, DoubleRegs:$c),
 114                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
 115                  [(set (i1 PredRegs:$dst),
 116                        (OpNode (i64 DoubleRegs:$b), (i64 DoubleRegs:$c)))]>;
 117 }
 118 multiclass CMP32_rr<string OpcStr, PatFrag OpNode> {
 119   def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 120                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
 121                  [(set (i1 PredRegs:$dst),
 122                        (OpNode (i32 IntRegs:$b), (i32 IntRegs:$c)))]>;
 123 }
 124
 125 multiclass CMP32_rr_ri_s10<string OpcStr, PatFrag OpNode> {
 126   def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 127                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
 128                  [(set (i1 PredRegs:$dst),
 129                        (OpNode (i32 IntRegs:$b), (i32 IntRegs:$c)))]>;
 130   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s10Imm:$c),
 131                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 132                  [(set (i1 PredRegs:$dst),
 133                        (OpNode (i32 IntRegs:$b), s10ImmPred:$c))]>;
 134 }
 135
 136 multiclass CMP32_rr_ri_u9<string OpcStr, PatFrag OpNode> {
 137   def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 138                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
 139                  [(set (i1 PredRegs:$dst),
 140                        (OpNode (i32 IntRegs:$b), (i32 IntRegs:$c)))]>;
 141   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, u9Imm:$c),
 142                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 143                  [(set (i1 PredRegs:$dst),
 144                        (OpNode (i32 IntRegs:$b), u9ImmPred:$c))]>;
 145 }
 146
 147 multiclass CMP32_ri_u8<string OpcStr, PatFrag OpNode> {
 148   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, u8Imm:$c),
 149                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 150                  [(set (i1 PredRegs:$dst), (OpNode (i32 IntRegs:$b),
 151                                                    u8ImmPred:$c))]>;
 152 }
 153
 154 multiclass CMP32_ri_s8<string OpcStr, PatFrag OpNode> {
 155   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s8Imm:$c),
 156                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 157                  [(set (i1 PredRegs:$dst), (OpNode (i32 IntRegs:$b),
 158                                                    s8ImmPred:$c))]>;
 159 }
 160 }
 161
 162 //===----------------------------------------------------------------------===//
 163 // ALU32/ALU (Instructions with register-register form)
 164 //===----------------------------------------------------------------------===//
 165 multiclass ALU32_Pbase<string mnemonic, bit isNot,
 166                        bit isPredNew> {
 167
 168   let PNewValue = #!if(isPredNew, "new", "") in
 169   def #NAME# : ALU32_rr<(outs IntRegs:$dst),
 170             (ins PredRegs:$src1, IntRegs:$src2, IntRegs: $src3),
 171             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 172             ") $dst = ")#mnemonic#"($src2, $src3)",
 173             []>;
 174 }
 175
 176 multiclass ALU32_Pred<string mnemonic, bit PredNot> {
 177   let PredSense = #!if(PredNot, "false", "true") in {
 178     defm _c#NAME# : ALU32_Pbase<mnemonic, PredNot, 0>;
 179     // Predicate new
 180     defm _cdn#NAME# : ALU32_Pbase<mnemonic, PredNot, 1>;
 181   }
 182 }
 183
 184 let InputType = "reg" in
 185 multiclass ALU32_base<string mnemonic, string CextOp, SDNode OpNode> {
 186   let CextOpcode = CextOp, BaseOpcode = CextOp#_rr in {
 187     let isPredicable = 1 in
 188     def #NAME# : ALU32_rr<(outs IntRegs:$dst),
 189             (ins IntRegs:$src1, IntRegs:$src2),
 190             "$dst = "#mnemonic#"($src1, $src2)",
 191             [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
 192                                               (i32 IntRegs:$src2)))]>;
 193
 194     let neverHasSideEffects = 1, isPredicated = 1 in {
 195       defm Pt : ALU32_Pred<mnemonic, 0>;
 196       defm NotPt : ALU32_Pred<mnemonic, 1>;
 197     }
 198   }
 199 }
 200
 201 let isCommutable = 1 in {
 202   defm ADD_rr : ALU32_base<"add", "ADD", add>, ImmRegRel, PredNewRel;
 203   defm AND_rr : ALU32_base<"and", "AND", and>, ImmRegRel, PredNewRel;
 204   defm XOR_rr : ALU32_base<"xor", "XOR", xor>, ImmRegRel, PredNewRel;
 205   defm OR_rr  : ALU32_base<"or", "OR", or>, ImmRegRel, PredNewRel;
 206 }
 207
 208 defm SUB_rr : ALU32_base<"sub", "SUB", sub>, ImmRegRel, PredNewRel;
 209
 210 //===----------------------------------------------------------------------===//
 211 // ALU32/ALU (ADD with register-immediate form)
 212 //===----------------------------------------------------------------------===//
 213 multiclass ALU32ri_Pbase<string mnemonic, bit isNot, bit isPredNew> {
 214   let PNewValue = #!if(isPredNew, "new", "") in
 215   def #NAME# : ALU32_ri<(outs IntRegs:$dst),
 216             (ins PredRegs:$src1, IntRegs:$src2, s8Imm: $src3),
 217             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 218             ") $dst = ")#mnemonic#"($src2, #$src3)",
 219             []>;
 220 }
 221
 222 multiclass ALU32ri_Pred<string mnemonic, bit PredNot> {
 223   let PredSense = #!if(PredNot, "false", "true") in {
 224     defm _c#NAME# : ALU32ri_Pbase<mnemonic, PredNot, 0>;
 225     // Predicate new
 226     defm _cdn#NAME# : ALU32ri_Pbase<mnemonic, PredNot, 1>;
 227   }
 228 }
 229
 230 let InputType = "imm" in
 231 multiclass ALU32ri_base<string mnemonic, string CextOp, SDNode OpNode> {
 232   let CextOpcode = CextOp, BaseOpcode = CextOp#_ri in {
 233     let isPredicable = 1 in
 234     def #NAME# : ALU32_ri<(outs IntRegs:$dst),
 235             (ins IntRegs:$src1, s16Imm:$src2),
 236             "$dst = "#mnemonic#"($src1, #$src2)",
 237             [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$src1),
 238                                               (s16ImmPred:$src2)))]>;
 239
 240     let neverHasSideEffects = 1, isPredicated = 1 in {
 241       defm Pt : ALU32ri_Pred<mnemonic, 0>;
 242       defm NotPt : ALU32ri_Pred<mnemonic, 1>;
 243     }
 244   }
 245 }
 246
 247 defm ADD_ri : ALU32ri_base<"add", "ADD", add>, ImmRegRel, PredNewRel;
 248
 249 def OR_ri : ALU32_ri<(outs IntRegs:$dst),
 250             (ins IntRegs:$src1, s10Imm:$src2),
 251             "$dst = or($src1, #$src2)",
 252             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
 253                                           s10ImmPred:$src2))]>;
 254
 255 def NOT_rr : ALU32_rr<(outs IntRegs:$dst),
 256             (ins IntRegs:$src1),
 257             "$dst = not($src1)",
 258             [(set (i32 IntRegs:$dst), (not (i32 IntRegs:$src1)))]>;
 259
 260 def AND_ri : ALU32_ri<(outs IntRegs:$dst),
 261             (ins IntRegs:$src1, s10Imm:$src2),
 262             "$dst = and($src1, #$src2)",
 263             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
 264                                            s10ImmPred:$src2))]>;
 265
 266 // Negate.
 267 def NEG : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 268           "$dst = neg($src1)",
 269           [(set (i32 IntRegs:$dst), (ineg (i32 IntRegs:$src1)))]>;
 270 // Nop.
 271 let neverHasSideEffects = 1 in
 272 def NOP : ALU32_rr<(outs), (ins),
 273           "nop",
 274           []>;
 275
 276 // Rd32=sub(#s10,Rs32)
 277 def SUB_ri : ALU32_ri<(outs IntRegs:$dst),
 278             (ins s10Imm:$src1, IntRegs:$src2),
 279             "$dst = sub(#$src1, $src2)",
 280             [(set IntRegs:$dst, (sub s10ImmPred:$src1, IntRegs:$src2))]>;
 281
 282 // Transfer immediate.
 283 let isMoveImm = 1, isReMaterializable = 1, isPredicable = 1 in
 284 def TFRI : ALU32_ri<(outs IntRegs:$dst), (ins s16Imm:$src1),
 285            "$dst = #$src1",
 286            [(set (i32 IntRegs:$dst), s16ImmPred:$src1)]>;
 287
 288 // Transfer register.
 289 let neverHasSideEffects = 1, isPredicable = 1 in
 290 def TFR : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1),
 291           "$dst = $src1",
 292           []>;
 293
 294 let neverHasSideEffects = 1, isPredicable = 1 in
 295 def TFR64 : ALU32_ri<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
 296           "$dst = $src1",
 297           []>;
 298
 299 // Transfer control register.
 300 let neverHasSideEffects = 1 in
 301 def TFCR : CRInst<(outs CRRegs:$dst), (ins IntRegs:$src1),
 302            "$dst = $src1",
 303            []>;
 304 //===----------------------------------------------------------------------===//
 305 // ALU32/ALU -
 306 //===----------------------------------------------------------------------===//
 307
 308
 309 //===----------------------------------------------------------------------===//
 310 // ALU32/PERM +
 311 //===----------------------------------------------------------------------===//
 312
 313 // Combine.
 314 let isPredicable = 1, neverHasSideEffects = 1 in
 315 def COMBINE_rr : ALU32_rr<(outs DoubleRegs:$dst),
 316             (ins IntRegs:$src1, IntRegs:$src2),
 317             "$dst = combine($src1, $src2)",
 318             []>;
 319
 320 let neverHasSideEffects = 1 in
 321 def COMBINE_ii : ALU32_ii<(outs DoubleRegs:$dst),
 322             (ins s8Imm:$src1, s8Imm:$src2),
 323             "$dst = combine(#$src1, #$src2)",
 324             []>;
 325
 326 // Mux.
 327 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 328                                                    DoubleRegs:$src2,
 329                                                    DoubleRegs:$src3),
 330             "$dst = vmux($src1, $src2, $src3)",
 331             []>;
 332
 333 def MUX_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 334                                             IntRegs:$src2, IntRegs:$src3),
 335              "$dst = mux($src1, $src2, $src3)",
 336              [(set (i32 IntRegs:$dst), (i32 (select (i1 PredRegs:$src1),
 337                                                     (i32 IntRegs:$src2),
 338                                                     (i32 IntRegs:$src3))))]>;
 339
 340 def MUX_ir : ALU32_ir<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Imm:$src2,
 341                                                 IntRegs:$src3),
 342              "$dst = mux($src1, #$src2, $src3)",
 343              [(set (i32 IntRegs:$dst), (i32 (select (i1 PredRegs:$src1),
 344                                                     s8ImmPred:$src2,
 345                                                     (i32 IntRegs:$src3))))]>;
 346
 347 def MUX_ri : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1, IntRegs:$src2,
 348                                                 s8Imm:$src3),
 349              "$dst = mux($src1, $src2, #$src3)",
 350              [(set (i32 IntRegs:$dst), (i32 (select (i1 PredRegs:$src1),
 351                                                     (i32 IntRegs:$src2),
 352                                                     s8ImmPred:$src3)))]>;
 353
 354 def MUX_ii : ALU32_ii<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Imm:$src2,
 355                                                 s8Imm:$src3),
 356              "$dst = mux($src1, #$src2, #$src3)",
 357              [(set (i32 IntRegs:$dst), (i32 (select (i1 PredRegs:$src1),
 358                                                     s8ImmPred:$src2,
 359                                                     s8ImmPred:$src3)))]>;
 360
 361 // Shift halfword.
 362 let isPredicable = 1 in
 363 def ASLH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 364            "$dst = aslh($src1)",
 365            [(set (i32 IntRegs:$dst), (shl 16, (i32 IntRegs:$src1)))]>;
 366
 367 let isPredicable = 1 in
 368 def ASRH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 369            "$dst = asrh($src1)",
 370            [(set (i32 IntRegs:$dst), (sra 16, (i32 IntRegs:$src1)))]>;
 371
 372 // Sign extend.
 373 let isPredicable = 1 in
 374 def SXTB : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 375            "$dst = sxtb($src1)",
 376            [(set (i32 IntRegs:$dst), (sext_inreg (i32 IntRegs:$src1), i8))]>;
 377
 378 let isPredicable = 1 in
 379 def SXTH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 380            "$dst = sxth($src1)",
 381            [(set (i32 IntRegs:$dst), (sext_inreg (i32 IntRegs:$src1), i16))]>;
 382
 383 // Zero extend.
 384 let isPredicable = 1, neverHasSideEffects = 1 in
 385 def ZXTB : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 386            "$dst = zxtb($src1)",
 387            []>;
 388
 389 let isPredicable = 1, neverHasSideEffects = 1 in
 390 def ZXTH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 391                     "$dst = zxth($src1)",
 392                     []>;
 393 //===----------------------------------------------------------------------===//
 394 // ALU32/PERM -
 395 //===----------------------------------------------------------------------===//
 396
 397
 398 //===----------------------------------------------------------------------===//
 399 // ALU32/PRED +
 400 //===----------------------------------------------------------------------===//
 401
 402 // Conditional combine.
 403
 404 let neverHasSideEffects = 1, isPredicated = 1 in
 405 def COMBINE_rr_cPt : ALU32_rr<(outs DoubleRegs:$dst),
 406             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 407             "if ($src1) $dst = combine($src2, $src3)",
 408             []>;
 409
 410 let neverHasSideEffects = 1, isPredicated = 1 in
 411 def COMBINE_rr_cNotPt : ALU32_rr<(outs DoubleRegs:$dst),
 412             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 413             "if (!$src1) $dst = combine($src2, $src3)",
 414             []>;
 415
 416 let neverHasSideEffects = 1, isPredicated = 1 in
 417 def COMBINE_rr_cdnPt : ALU32_rr<(outs DoubleRegs:$dst),
 418             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 419             "if ($src1.new) $dst = combine($src2, $src3)",
 420             []>;
 421
 422 let neverHasSideEffects = 1, isPredicated = 1 in
 423 def COMBINE_rr_cdnNotPt : ALU32_rr<(outs DoubleRegs:$dst),
 424             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 425             "if (!$src1.new) $dst = combine($src2, $src3)",
 426             []>;
 427
 428 // Conditional transfer.
 429 let neverHasSideEffects = 1, isPredicated = 1 in
 430 def TFR_cPt : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1, IntRegs:$src2),
 431               "if ($src1) $dst = $src2",
 432               []>;
 433
 434 let neverHasSideEffects = 1, isPredicated = 1 in
 435 def TFR_cNotPt : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 436                                                     IntRegs:$src2),
 437                  "if (!$src1) $dst = $src2",
 438                  []>;
 439
 440 let neverHasSideEffects = 1, isPredicated = 1 in
 441 def TFR64_cPt : ALU32_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 442                                                    DoubleRegs:$src2),
 443               "if ($src1) $dst = $src2",
 444               []>;
 445
 446 let neverHasSideEffects = 1, isPredicated = 1 in
 447 def TFR64_cNotPt : ALU32_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 448                                                     DoubleRegs:$src2),
 449                  "if (!$src1) $dst = $src2",
 450                  []>;
 451
 452 let neverHasSideEffects = 1, isPredicated = 1 in
 453 def TFRI_cPt : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1, s12Imm:$src2),
 454                "if ($src1) $dst = #$src2",
 455                []>;
 456
 457 let neverHasSideEffects = 1, isPredicated = 1 in
 458 def TFRI_cNotPt : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1,
 459                                                      s12Imm:$src2),
 460                   "if (!$src1) $dst = #$src2",
 461                   []>;
 462
 463 let neverHasSideEffects = 1, isPredicated = 1 in
 464 def TFR_cdnPt : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 465                                                    IntRegs:$src2),
 466                 "if ($src1.new) $dst = $src2",
 467                 []>;
 468
 469 let neverHasSideEffects = 1, isPredicated = 1 in
 470 def TFR_cdnNotPt : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 471                                                       IntRegs:$src2),
 472                    "if (!$src1.new) $dst = $src2",
 473                    []>;
 474
 475 let neverHasSideEffects = 1, isPredicated = 1 in
 476 def TFRI_cdnPt : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1,
 477                                                     s12Imm:$src2),
 478                  "if ($src1.new) $dst = #$src2",
 479                  []>;
 480
 481 let neverHasSideEffects = 1, isPredicated = 1 in
 482 def TFRI_cdnNotPt : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1,
 483                                                        s12Imm:$src2),
 484                     "if (!$src1.new) $dst = #$src2",
 485                     []>;
 486
 487 // Compare.
 488 defm CMPGTU : CMP32_rr_ri_u9<"cmp.gtu", setugt>;
 489 defm CMPGT : CMP32_rr_ri_s10<"cmp.gt", setgt>;
 490 defm CMPLT : CMP32_rr<"cmp.lt", setlt>;
 491 defm CMPLTU : CMP32_rr<"cmp.ltu", setult>;
 492 defm CMPEQ : CMP32_rr_ri_s10<"cmp.eq", seteq>;
 493 defm CMPGE : CMP32_ri_s8<"cmp.ge", setge>;
 494 defm CMPGEU : CMP32_ri_u8<"cmp.geu", setuge>;
 495 //===----------------------------------------------------------------------===//
 496 // ALU32/PRED -
 497 //===----------------------------------------------------------------------===//
 498
 499
 500 //===----------------------------------------------------------------------===//
 501 // ALU64/ALU +
 502 //===----------------------------------------------------------------------===//
 503 // Add.
 504 def ADD64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 505                                                      DoubleRegs:$src2),
 506                "$dst = add($src1, $src2)",
 507                [(set (i64 DoubleRegs:$dst), (add (i64 DoubleRegs:$src1),
 508                                                  (i64 DoubleRegs:$src2)))]>;
 509
 510 // Add halfword.
 511
 512 // Compare.
 513 defm CMPEHexagon4 : CMP64_rr<"cmp.eq", seteq>;
 514 defm CMPGT64 : CMP64_rr<"cmp.gt", setgt>;
 515 defm CMPGTU64 : CMP64_rr<"cmp.gtu", setugt>;
 516
 517 // Logical operations.
 518 def AND_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 519                                                      DoubleRegs:$src2),
 520                "$dst = and($src1, $src2)",
 521                [(set (i64 DoubleRegs:$dst), (and (i64 DoubleRegs:$src1),
 522                                                  (i64 DoubleRegs:$src2)))]>;
 523
 524 def OR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 525                                                     DoubleRegs:$src2),
 526               "$dst = or($src1, $src2)",
 527               [(set (i64 DoubleRegs:$dst), (or (i64 DoubleRegs:$src1),
 528                                                (i64 DoubleRegs:$src2)))]>;
 529
 530 def XOR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 531                                                      DoubleRegs:$src2),
 532                "$dst = xor($src1, $src2)",
 533                [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
 534                                                  (i64 DoubleRegs:$src2)))]>;
 535
 536 // Maximum.
 537 def MAXw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 538               "$dst = max($src2, $src1)",
 539               [(set (i32 IntRegs:$dst),
 540                     (i32 (select (i1 (setlt (i32 IntRegs:$src2),
 541                                             (i32 IntRegs:$src1))),
 542                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 543
 544 def MAXUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 545               "$dst = maxu($src2, $src1)",
 546               [(set (i32 IntRegs:$dst),
 547                     (i32 (select (i1 (setult (i32 IntRegs:$src2),
 548                                              (i32 IntRegs:$src1))),
 549                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 550
 551 def MAXd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 552                                                     DoubleRegs:$src2),
 553               "$dst = max($src2, $src1)",
 554               [(set (i64 DoubleRegs:$dst),
 555                     (i64 (select (i1 (setlt (i64 DoubleRegs:$src2),
 556                                             (i64 DoubleRegs:$src1))),
 557                                  (i64 DoubleRegs:$src1),
 558                                  (i64 DoubleRegs:$src2))))]>;
 559
 560 def MAXUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 561                                                      DoubleRegs:$src2),
 562               "$dst = maxu($src2, $src1)",
 563               [(set (i64 DoubleRegs:$dst),
 564                     (i64 (select (i1 (setult (i64 DoubleRegs:$src2),
 565                                              (i64 DoubleRegs:$src1))),
 566                                  (i64 DoubleRegs:$src1),
 567                                  (i64 DoubleRegs:$src2))))]>;
 568
 569 // Minimum.
 570 def MINw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 571               "$dst = min($src2, $src1)",
 572               [(set (i32 IntRegs:$dst),
 573                     (i32 (select (i1 (setgt (i32 IntRegs:$src2),
 574                                             (i32 IntRegs:$src1))),
 575                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 576
 577 def MINUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 578               "$dst = minu($src2, $src1)",
 579               [(set (i32 IntRegs:$dst),
 580                     (i32 (select (i1 (setugt (i32 IntRegs:$src2),
 581                                              (i32 IntRegs:$src1))),
 582                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 583
 584 def MINd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 585                                                     DoubleRegs:$src2),
 586               "$dst = min($src2, $src1)",
 587               [(set (i64 DoubleRegs:$dst),
 588                     (i64 (select (i1 (setgt (i64 DoubleRegs:$src2),
 589                                             (i64 DoubleRegs:$src1))),
 590                                  (i64 DoubleRegs:$src1),
 591                                  (i64 DoubleRegs:$src2))))]>;
 592
 593 def MINUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 594                                                      DoubleRegs:$src2),
 595               "$dst = minu($src2, $src1)",
 596               [(set (i64 DoubleRegs:$dst),
 597                     (i64 (select (i1 (setugt (i64 DoubleRegs:$src2),
 598                                              (i64 DoubleRegs:$src1))),
 599                                  (i64 DoubleRegs:$src1),
 600                                  (i64 DoubleRegs:$src2))))]>;
 601
 602 // Subtract.
 603 def SUB64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 604                                                      DoubleRegs:$src2),
 605                "$dst = sub($src1, $src2)",
 606                [(set (i64 DoubleRegs:$dst), (sub (i64 DoubleRegs:$src1),
 607                                                  (i64 DoubleRegs:$src2)))]>;
 608
 609 // Subtract halfword.
 610
 611 // Transfer register.
 612 let neverHasSideEffects = 1 in
 613 def TFR_64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
 614              "$dst = $src1",
 615              []>;
 616 //===----------------------------------------------------------------------===//
 617 // ALU64/ALU -
 618 //===----------------------------------------------------------------------===//
 619
 620 //===----------------------------------------------------------------------===//
 621 // ALU64/BIT +
 622 //===----------------------------------------------------------------------===//
 623 //
 624 //===----------------------------------------------------------------------===//
 625 // ALU64/BIT -
 626 //===----------------------------------------------------------------------===//
 627
 628 //===----------------------------------------------------------------------===//
 629 // ALU64/PERM +
 630 //===----------------------------------------------------------------------===//
 631 //
 632 //===----------------------------------------------------------------------===//
 633 // ALU64/PERM -
 634 //===----------------------------------------------------------------------===//
 635
 636 //===----------------------------------------------------------------------===//
 637 // CR +
 638 //===----------------------------------------------------------------------===//
 639 // Logical reductions on predicates.
 640
 641 // Looping instructions.
 642
 643 // Pipelined looping instructions.
 644
 645 // Logical operations on predicates.
 646 def AND_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 647              "$dst = and($src1, $src2)",
 648              [(set (i1 PredRegs:$dst), (and (i1 PredRegs:$src1),
 649                                             (i1 PredRegs:$src2)))]>;
 650
 651 let neverHasSideEffects = 1 in
 652 def AND_pnotp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1,
 653                                                  PredRegs:$src2),
 654                 "$dst = and($src1, !$src2)",
 655                 []>;
 656
 657 def ANY_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 658              "$dst = any8($src1)",
 659              []>;
 660
 661 def ALL_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 662              "$dst = all8($src1)",
 663              []>;
 664
 665 def VITPACK_pp : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1,
 666                                                  PredRegs:$src2),
 667              "$dst = vitpack($src1, $src2)",
 668              []>;
 669
 670 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 671                                                     DoubleRegs:$src2,
 672                                                     PredRegs:$src3),
 673              "$dst = valignb($src1, $src2, $src3)",
 674              []>;
 675
 676 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 677                                                      DoubleRegs:$src2,
 678                                                      PredRegs:$src3),
 679              "$dst = vspliceb($src1, $src2, $src3)",
 680              []>;
 681
 682 def MASK_p : SInst<(outs DoubleRegs:$dst), (ins PredRegs:$src1),
 683              "$dst = mask($src1)",
 684              []>;
 685
 686 def NOT_p : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 687              "$dst = not($src1)",
 688              [(set (i1 PredRegs:$dst), (not (i1 PredRegs:$src1)))]>;
 689
 690 def OR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 691             "$dst = or($src1, $src2)",
 692             [(set (i1 PredRegs:$dst), (or (i1 PredRegs:$src1),
 693                                           (i1 PredRegs:$src2)))]>;
 694
 695 def XOR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 696              "$dst = xor($src1, $src2)",
 697              [(set (i1 PredRegs:$dst), (xor (i1 PredRegs:$src1),
 698                                             (i1 PredRegs:$src2)))]>;
 699
 700
 701 // User control register transfer.
 702 //===----------------------------------------------------------------------===//
 703 // CR -
 704 //===----------------------------------------------------------------------===//
 705
 706
 707 //===----------------------------------------------------------------------===//
 708 // J +
 709 //===----------------------------------------------------------------------===//
 710 // Jump to address.
 711 let isBranch = 1, isTerminator=1, isBarrier = 1, isPredicable = 1 in {
 712   def JMP : JInst< (outs),
 713             (ins brtarget:$offset),
 714             "jump $offset",
 715             [(br bb:$offset)]>;
 716 }
 717
 718 // if (p0) jump
 719 let isBranch = 1, isTerminator=1, Defs = [PC],
 720     isPredicated = 1 in {
 721   def JMP_c : JInst< (outs),
 722                  (ins PredRegs:$src, brtarget:$offset),
 723                  "if ($src) jump $offset",
 724                  [(brcond (i1 PredRegs:$src), bb:$offset)]>;
 725 }
 726
 727 // if (!p0) jump
 728 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 729     isPredicated = 1 in {
 730   def JMP_cNot : JInst< (outs),
 731                     (ins PredRegs:$src, brtarget:$offset),
 732                     "if (!$src) jump $offset",
 733                     []>;
 734 }
 735
 736 let isTerminator = 1, isBranch = 1, neverHasSideEffects = 1, Defs = [PC],
 737     isPredicated = 1 in {
 738   def BRCOND : JInst < (outs), (ins PredRegs:$pred, brtarget:$dst),
 739                "if ($pred) jump $dst",
 740                []>;
 741 }
 742
 743 // Jump to address conditioned on new predicate.
 744 // if (p0) jump:t
 745 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 746     isPredicated = 1 in {
 747   def JMP_cdnPt : JInst< (outs),
 748                    (ins PredRegs:$src, brtarget:$offset),
 749                    "if ($src.new) jump:t $offset",
 750                    []>;
 751 }
 752
 753 // if (!p0) jump:t
 754 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 755     isPredicated = 1 in {
 756   def JMP_cdnNotPt : JInst< (outs),
 757                       (ins PredRegs:$src, brtarget:$offset),
 758                       "if (!$src.new) jump:t $offset",
 759                       []>;
 760 }
 761
 762 // Not taken.
 763 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 764     isPredicated = 1 in {
 765   def JMP_cdnPnt : JInst< (outs),
 766                     (ins PredRegs:$src, brtarget:$offset),
 767                     "if ($src.new) jump:nt $offset",
 768                     []>;
 769 }
 770
 771 // Not taken.
 772 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 773     isPredicated = 1 in {
 774   def JMP_cdnNotPnt : JInst< (outs),
 775                        (ins PredRegs:$src, brtarget:$offset),
 776                        "if (!$src.new) jump:nt $offset",
 777                        []>;
 778 }
 779 //===----------------------------------------------------------------------===//
 780 // J -
 781 //===----------------------------------------------------------------------===//
 782
 783 //===----------------------------------------------------------------------===//
 784 // JR +
 785 //===----------------------------------------------------------------------===//
 786 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
 787                                [SDNPHasChain, SDNPOptInGlue]>;
 788
 789 // Jump to address from register.
 790 let isPredicable =1, isReturn = 1, isTerminator = 1, isBarrier = 1,
 791   Defs = [PC], Uses = [R31] in {
 792   def JMPR: JRInst<(outs), (ins),
 793                    "jumpr r31",
 794                    [(retflag)]>;
 795 }
 796
 797 // Jump to address from register.
 798 let isReturn = 1, isTerminator = 1, isBarrier = 1, isPredicated = 1,
 799   Defs = [PC], Uses = [R31] in {
 800   def JMPR_cPt: JRInst<(outs), (ins PredRegs:$src1),
 801                        "if ($src1) jumpr r31",
 802                        []>;
 803 }
 804
 805 // Jump to address from register.
 806 let isReturn = 1, isTerminator = 1, isBarrier = 1, isPredicated = 1,
 807   Defs = [PC], Uses = [R31] in {
 808   def JMPR_cNotPt: JRInst<(outs), (ins PredRegs:$src1),
 809                           "if (!$src1) jumpr r31",
 810                           []>;
 811 }
 812
 813 //===----------------------------------------------------------------------===//
 814 // JR -
 815 //===----------------------------------------------------------------------===//
 816
 817 //===----------------------------------------------------------------------===//
 818 // LD +
 819 //===----------------------------------------------------------------------===//
 820 ///
 821 /// Make sure that in post increment load, the first operand is always the post
 822 /// increment operand.
 823 ///
 824 // Load doubleword.
 825 let isPredicable = 1 in
 826 def LDrid : LDInst<(outs DoubleRegs:$dst),
 827             (ins MEMri:$addr),
 828             "$dst = memd($addr)",
 829             [(set (i64 DoubleRegs:$dst), (i64 (load ADDRriS11_3:$addr)))]>;
 830
 831 let isPredicable = 1, AddedComplexity = 20 in
 832 def LDrid_indexed : LDInst<(outs DoubleRegs:$dst),
 833             (ins IntRegs:$src1, s11_3Imm:$offset),
 834             "$dst = memd($src1+#$offset)",
 835             [(set (i64 DoubleRegs:$dst),
 836                   (i64 (load (add (i32 IntRegs:$src1),
 837                                   s11_3ImmPred:$offset))))]>;
 838
 839 let neverHasSideEffects = 1 in
 840 def LDrid_GP : LDInst2<(outs DoubleRegs:$dst),
 841             (ins globaladdress:$global, u16Imm:$offset),
 842             "$dst = memd(#$global+$offset)",
 843             []>,
 844             Requires<[NoV4T]>;
 845
 846 let neverHasSideEffects = 1 in
 847 def LDd_GP : LDInst2<(outs DoubleRegs:$dst),
 848             (ins globaladdress:$global),
 849             "$dst = memd(#$global)",
 850             []>,
 851             Requires<[NoV4T]>;
 852
 853 let isPredicable = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
 854 def POST_LDrid : LDInst2PI<(outs DoubleRegs:$dst, IntRegs:$dst2),
 855             (ins IntRegs:$src1, s4Imm:$offset),
 856             "$dst = memd($src1++#$offset)",
 857             [],
 858             "$src1 = $dst2">;
 859
 860 // Load doubleword conditionally.
 861 let neverHasSideEffects = 1, isPredicated = 1 in
 862 def LDrid_cPt : LDInst2<(outs DoubleRegs:$dst),
 863             (ins PredRegs:$src1, MEMri:$addr),
 864             "if ($src1) $dst = memd($addr)",
 865             []>;
 866
 867
 868 let neverHasSideEffects = 1, isPredicated = 1 in
 869 def LDrid_cNotPt : LDInst2<(outs DoubleRegs:$dst),
 870             (ins PredRegs:$src1, MEMri:$addr),
 871             "if (!$src1) $dst = memd($addr)",
 872             []>;
 873
 874 let neverHasSideEffects = 1, isPredicated = 1 in
 875 def LDrid_indexed_cPt : LDInst2<(outs DoubleRegs:$dst),
 876             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3),
 877             "if ($src1) $dst = memd($src2+#$src3)",
 878             []>;
 879
 880 let neverHasSideEffects = 1, isPredicated = 1 in
 881 def LDrid_indexed_cNotPt : LDInst2<(outs DoubleRegs:$dst),
 882             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3),
 883             "if (!$src1) $dst = memd($src2+#$src3)",
 884             []>;
 885
 886 let hasCtrlDep = 1, neverHasSideEffects = 1, isPredicated = 1 in
 887 def POST_LDrid_cPt : LDInst2PI<(outs DoubleRegs:$dst1, IntRegs:$dst2),
 888             (ins PredRegs:$src1, IntRegs:$src2, s4_3Imm:$src3),
 889             "if ($src1) $dst1 = memd($src2++#$src3)",
 890             [],
 891             "$src2 = $dst2">;
 892
 893 let hasCtrlDep = 1, neverHasSideEffects = 1, isPredicated = 1 in
 894 def POST_LDrid_cNotPt : LDInst2PI<(outs DoubleRegs:$dst1, IntRegs:$dst2),
 895             (ins PredRegs:$src1, IntRegs:$src2, s4_3Imm:$src3),
 896             "if (!$src1) $dst1 = memd($src2++#$src3)",
 897             [],
 898             "$src2 = $dst2">;
 899
 900 let neverHasSideEffects = 1, isPredicated = 1 in
 901 def LDrid_cdnPt : LDInst2<(outs DoubleRegs:$dst),
 902             (ins PredRegs:$src1, MEMri:$addr),
 903             "if ($src1.new) $dst = memd($addr)",
 904             []>;
 905
 906 let neverHasSideEffects = 1, isPredicated = 1 in
 907 def LDrid_cdnNotPt : LDInst2<(outs DoubleRegs:$dst),
 908             (ins PredRegs:$src1, MEMri:$addr),
 909             "if (!$src1.new) $dst = memd($addr)",
 910             []>;
 911
 912 let neverHasSideEffects = 1, isPredicated = 1 in
 913 def LDrid_indexed_cdnPt : LDInst2<(outs DoubleRegs:$dst),
 914             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3),
 915             "if ($src1.new) $dst = memd($src2+#$src3)",
 916             []>;
 917
 918 let neverHasSideEffects = 1, isPredicated = 1 in
 919 def LDrid_indexed_cdnNotPt : LDInst2<(outs DoubleRegs:$dst),
 920             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3),
 921             "if (!$src1.new) $dst = memd($src2+#$src3)",
 922             []>;
 923
 924
 925 // Load byte.
 926 let isPredicable = 1 in
 927 def LDrib : LDInst<(outs IntRegs:$dst),
 928             (ins MEMri:$addr),
 929             "$dst = memb($addr)",
 930             [(set (i32 IntRegs:$dst), (i32 (sextloadi8 ADDRriS11_0:$addr)))]>;
 931
 932 // Load byte any-extend.
 933 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
 934             (i32 (LDrib ADDRriS11_0:$addr)) >;
 935
 936 // Indexed load byte.
 937 let isPredicable = 1, AddedComplexity = 20 in
 938 def LDrib_indexed : LDInst<(outs IntRegs:$dst),
 939             (ins IntRegs:$src1, s11_0Imm:$offset),
 940             "$dst = memb($src1+#$offset)",
 941             [(set (i32 IntRegs:$dst),
 942                   (i32 (sextloadi8 (add (i32 IntRegs:$src1),
 943                                         s11_0ImmPred:$offset))))]>;
 944
 945 // Indexed load byte any-extend.
 946 let AddedComplexity = 20 in
 947 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
 948             (i32 (LDrib_indexed IntRegs:$src1, s11_0ImmPred:$offset)) >;
 949
 950 let neverHasSideEffects = 1 in
 951 def LDrib_GP : LDInst2<(outs IntRegs:$dst),
 952             (ins globaladdress:$global, u16Imm:$offset),
 953             "$dst = memb(#$global+$offset)",
 954             []>,
 955             Requires<[NoV4T]>;
 956
 957 let neverHasSideEffects = 1 in
 958 def LDb_GP : LDInst2<(outs IntRegs:$dst),
 959             (ins globaladdress:$global),
 960             "$dst = memb(#$global)",
 961             []>,
 962             Requires<[NoV4T]>;
 963
 964 let neverHasSideEffects = 1 in
 965 def LDub_GP : LDInst2<(outs IntRegs:$dst),
 966             (ins globaladdress:$global),
 967             "$dst = memub(#$global)",
 968             []>,
 969             Requires<[NoV4T]>;
 970
 971 let isPredicable = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
 972 def POST_LDrib : LDInst2PI<(outs IntRegs:$dst, IntRegs:$dst2),
 973             (ins IntRegs:$src1, s4Imm:$offset),
 974             "$dst = memb($src1++#$offset)",
 975             [],
 976             "$src1 = $dst2">;
 977
 978 // Load byte conditionally.
 979 let neverHasSideEffects = 1, isPredicated = 1 in
 980 def LDrib_cPt : LDInst2<(outs IntRegs:$dst),
 981             (ins PredRegs:$src1, MEMri:$addr),
 982             "if ($src1) $dst = memb($addr)",
 983             []>;
 984
 985 let neverHasSideEffects = 1, isPredicated = 1 in
 986 def LDrib_cNotPt : LDInst2<(outs IntRegs:$dst),
 987             (ins PredRegs:$src1, MEMri:$addr),
 988             "if (!$src1) $dst = memb($addr)",
 989             []>;
 990
 991 let neverHasSideEffects = 1, isPredicated = 1 in
 992 def LDrib_indexed_cPt : LDInst2<(outs IntRegs:$dst),
 993             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
 994             "if ($src1) $dst = memb($src2+#$src3)",
 995             []>;
 996
 997 let neverHasSideEffects = 1, isPredicated = 1 in
 998 def LDrib_indexed_cNotPt : LDInst2<(outs IntRegs:$dst),
 999             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1000             "if (!$src1) $dst = memb($src2+#$src3)",
1001             []>;
1002
1003 let hasCtrlDep = 1, neverHasSideEffects = 1, isPredicated = 1 in
1004 def POST_LDrib_cPt : LDInst2PI<(outs IntRegs:$dst1, IntRegs:$dst2),
1005             (ins PredRegs:$src1, IntRegs:$src2, s4_0Imm:$src3),
1006             "if ($src1) $dst1 = memb($src2++#$src3)",
1007             [],
1008             "$src2 = $dst2">;
1009
1010 let hasCtrlDep = 1, neverHasSideEffects = 1, isPredicated = 1 in
1011 def POST_LDrib_cNotPt : LDInst2PI<(outs IntRegs:$dst1, IntRegs:$dst2),
1012             (ins PredRegs:$src1, IntRegs:$src2, s4_0Imm:$src3),
1013             "if (!$src1) $dst1 = memb($src2++#$src3)",
1014             [],
1015             "$src2 = $dst2">;
1016
1017 let neverHasSideEffects = 1, isPredicated = 1 in
1018 def LDrib_cdnPt : LDInst2<(outs IntRegs:$dst),
1019             (ins PredRegs:$src1, MEMri:$addr),
1020             "if ($src1.new) $dst = memb($addr)",
1021             []>;
1022
1023 let neverHasSideEffects = 1, isPredicated = 1 in
1024 def LDrib_cdnNotPt : LDInst2<(outs IntRegs:$dst),
1025             (ins PredRegs:$src1, MEMri:$addr),
1026             "if (!$src1.new) $dst = memb($addr)",
1027             []>;
1028
1029 let neverHasSideEffects = 1, isPredicated = 1 in
1030 def LDrib_indexed_cdnPt : LDInst2<(outs IntRegs:$dst),
1031             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1032             "if ($src1.new) $dst = memb($src2+#$src3)",
1033             []>;
1034
1035 let neverHasSideEffects = 1, isPredicated = 1 in
1036 def LDrib_indexed_cdnNotPt : LDInst2<(outs IntRegs:$dst),
1037             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1038             "if (!$src1.new) $dst = memb($src2+#$src3)",
1039             []>;
1040
1041
1042 // Load halfword.
1043 let isPredicable = 1 in
1044 def LDrih : LDInst<(outs IntRegs:$dst),
1045             (ins MEMri:$addr),
1046             "$dst = memh($addr)",
1047             [(set (i32 IntRegs:$dst), (i32 (sextloadi16 ADDRriS11_1:$addr)))]>;
1048
1049 let isPredicable = 1, AddedComplexity = 20 in
1050 def LDrih_indexed : LDInst<(outs IntRegs:$dst),
1051             (ins IntRegs:$src1, s11_1Imm:$offset),
1052             "$dst = memh($src1+#$offset)",
1053             [(set (i32 IntRegs:$dst),
1054                   (i32 (sextloadi16 (add (i32 IntRegs:$src1),
1055                                          s11_1ImmPred:$offset))))]>;
1056
1057 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1058             (i32 (LDrih ADDRriS11_1:$addr))>;
1059
1060 let AddedComplexity = 20 in
1061 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1062             (i32 (LDrih_indexed IntRegs:$src1, s11_1ImmPred:$offset)) >;
1063
1064 let neverHasSideEffects = 1 in
1065 def LDrih_GP : LDInst2<(outs IntRegs:$dst),
1066             (ins globaladdress:$global, u16Imm:$offset),
1067             "$dst = memh(#$global+$offset)",
1068             []>,
1069             Requires<[NoV4T]>;
1070
1071 let neverHasSideEffects = 1 in
1072 def LDh_GP : LDInst2<(outs IntRegs:$dst),
1073             (ins globaladdress:$global),
1074             "$dst = memh(#$global)",
1075             []>,
1076             Requires<[NoV4T]>;
1077
1078 let neverHasSideEffects = 1 in
1079 def LDuh_GP : LDInst2<(outs IntRegs:$dst),
1080             (ins globaladdress:$global),
1081             "$dst = memuh(#$global)",
1082             []>,
1083             Requires<[NoV4T]>;
1084
1085 let isPredicable = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1086 def POST_LDrih : LDInst2PI<(outs IntRegs:$dst, IntRegs:$dst2),
1087             (ins IntRegs:$src1, s4Imm:$offset),
1088             "$dst = memh($src1++#$offset)",
1089             [],
1090             "$src1 = $dst2">;
1091
1092 // Load halfword conditionally.
1093 let neverHasSideEffects = 1, isPredicated = 1 in
1094 def LDrih_cPt : LDInst2<(outs IntRegs:$dst),
1095             (ins PredRegs:$src1, MEMri:$addr),
1096             "if ($src1) $dst = memh($addr)",
1097             []>;
1098
1099 let neverHasSideEffects = 1, isPredicated = 1 in
1100 def LDrih_cNotPt : LDInst2<(outs IntRegs:$dst),
1101             (ins PredRegs:$src1, MEMri:$addr),
1102             "if (!$src1) $dst = memh($addr)",
1103             []>;
1104
1105 let neverHasSideEffects = 1, isPredicated = 1 in
1106 def LDrih_indexed_cPt : LDInst2<(outs IntRegs:$dst),
1107             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1108             "if ($src1) $dst = memh($src2+#$src3)",
1109             []>;
1110
1111 let neverHasSideEffects = 1, isPredicated = 1 in
1112 def LDrih_indexed_cNotPt : LDInst2<(outs IntRegs:$dst),
1113             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1114             "if (!$src1) $dst = memh($src2+#$src3)",
1115             []>;
1116
1117 let hasCtrlDep = 1, neverHasSideEffects = 1, isPredicated = 1 in
1118 def POST_LDrih_cPt : LDInst2PI<(outs IntRegs:$dst1, IntRegs:$dst2),
1119             (ins PredRegs:$src1, IntRegs:$src2, s4_1Imm:$src3),
1120             "if ($src1) $dst1 = memh($src2++#$src3)",
1121             [],
1122             "$src2 = $dst2">;
1123
1124 let hasCtrlDep = 1, neverHasSideEffects = 1, isPredicated = 1 in
1125 def POST_LDrih_cNotPt : LDInst2PI<(outs IntRegs:$dst1, IntRegs:$dst2),
1126             (ins PredRegs:$src1, IntRegs:$src2, s4_1Imm:$src3),
1127             "if (!$src1) $dst1 = memh($src2++#$src3)",
1128             [],
1129             "$src2 = $dst2">;
1130
1131 let neverHasSideEffects = 1, isPredicated = 1 in
1132 def LDrih_cdnPt : LDInst2<(outs IntRegs:$dst),
1133             (ins PredRegs:$src1, MEMri:$addr),
1134             "if ($src1.new) $dst = memh($addr)",
1135             []>;
1136
1137 let neverHasSideEffects = 1, isPredicated = 1 in
1138 def LDrih_cdnNotPt : LDInst2<(outs IntRegs:$dst),
1139             (ins PredRegs:$src1, MEMri:$addr),
1140             "if (!$src1.new) $dst = memh($addr)",
1141             []>;
1142
1143 let neverHasSideEffects = 1, isPredicated = 1 in
1144 def LDrih_indexed_cdnPt : LDInst2<(outs IntRegs:$dst),
1145             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1146             "if ($src1.new) $dst = memh($src2+#$src3)",
1147             []>;
1148
1149 let neverHasSideEffects = 1, isPredicated = 1 in
1150 def LDrih_indexed_cdnNotPt : LDInst2<(outs IntRegs:$dst),
1151             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1152             "if (!$src1.new) $dst = memh($src2+#$src3)",
1153             []>;
1154
1155 // Load unsigned byte.
1156 let isPredicable = 1 in
1157 def LDriub : LDInst<(outs IntRegs:$dst),
1158             (ins MEMri:$addr),
1159             "$dst = memub($addr)",
1160             [(set (i32 IntRegs:$dst), (i32 (zextloadi8 ADDRriS11_0:$addr)))]>;
1161
1162 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1163             (i32 (LDriub ADDRriS11_0:$addr))>;
1164
1165 let isPredicable = 1, AddedComplexity = 20 in
1166 def LDriub_indexed : LDInst<(outs IntRegs:$dst),
1167             (ins IntRegs:$src1, s11_0Imm:$offset),
1168             "$dst = memub($src1+#$offset)",
1169             [(set (i32 IntRegs:$dst),
1170                   (i32 (zextloadi8 (add (i32 IntRegs:$src1),
1171                                         s11_0ImmPred:$offset))))]>;
1172
1173 let AddedComplexity = 20 in
1174 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1175             (i32 (LDriub_indexed IntRegs:$src1, s11_0ImmPred:$offset))>;
1176
1177 let neverHasSideEffects = 1 in
1178 def LDriub_GP : LDInst2<(outs IntRegs:$dst),
1179             (ins globaladdress:$global, u16Imm:$offset),
1180             "$dst = memub(#$global+$offset)",
1181             []>,
1182             Requires<[NoV4T]>;
1183
1184 let isPredicable = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1185 def POST_LDriub : LDInst2PI<(outs IntRegs:$dst, IntRegs:$dst2),
1186             (ins IntRegs:$src1, s4Imm:$offset),
1187             "$dst = memub($src1++#$offset)",
1188             [],
1189             "$src1 = $dst2">;
1190
1191 // Load unsigned byte conditionally.
1192 let neverHasSideEffects = 1, isPredicated = 1 in
1193 def LDriub_cPt : LDInst2<(outs IntRegs:$dst),
1194             (ins PredRegs:$src1, MEMri:$addr),
1195             "if ($src1) $dst = memub($addr)",
1196             []>;
1197
1198 let neverHasSideEffects = 1, isPredicated = 1 in
1199 def LDriub_cNotPt : LDInst2<(outs IntRegs:$dst),
1200             (ins PredRegs:$src1, MEMri:$addr),
1201             "if (!$src1) $dst = memub($addr)",
1202             []>;
1203
1204 let neverHasSideEffects = 1, isPredicated = 1 in
1205 def LDriub_indexed_cPt : LDInst2<(outs IntRegs:$dst),
1206             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1207             "if ($src1) $dst = memub($src2+#$src3)",
1208             []>;
1209
1210 let neverHasSideEffects = 1, isPredicated = 1 in
1211 def LDriub_indexed_cNotPt : LDInst2<(outs IntRegs:$dst),
1212             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1213             "if (!$src1) $dst = memub($src2+#$src3)",
1214             []>;
1215
1216 let hasCtrlDep = 1, neverHasSideEffects = 1, isPredicated = 1 in
1217 def POST_LDriub_cPt : LDInst2PI<(outs IntRegs:$dst1, IntRegs:$dst2),
1218             (ins PredRegs:$src1, IntRegs:$src2, s4_0Imm:$src3),
1219             "if ($src1) $dst1 = memub($src2++#$src3)",
1220             [],
1221             "$src2 = $dst2">;
1222
1223 let hasCtrlDep = 1, neverHasSideEffects = 1, isPredicated = 1 in
1224 def POST_LDriub_cNotPt : LDInst2PI<(outs IntRegs:$dst1, IntRegs:$dst2),
1225             (ins PredRegs:$src1, IntRegs:$src2, s4_0Imm:$src3),
1226             "if (!$src1) $dst1 = memub($src2++#$src3)",
1227             [],
1228             "$src2 = $dst2">;
1229
1230 let neverHasSideEffects = 1, isPredicated = 1 in
1231 def LDriub_cdnPt : LDInst2<(outs IntRegs:$dst),
1232             (ins PredRegs:$src1, MEMri:$addr),
1233             "if ($src1.new) $dst = memub($addr)",
1234             []>;
1235
1236 let neverHasSideEffects = 1, isPredicated = 1 in
1237 def LDriub_cdnNotPt : LDInst2<(outs IntRegs:$dst),
1238             (ins PredRegs:$src1, MEMri:$addr),
1239             "if (!$src1.new) $dst = memub($addr)",
1240             []>;
1241
1242 let neverHasSideEffects = 1, isPredicated = 1 in
1243 def LDriub_indexed_cdnPt : LDInst2<(outs IntRegs:$dst),
1244             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1245             "if ($src1.new) $dst = memub($src2+#$src3)",
1246             []>;
1247
1248 let neverHasSideEffects = 1, isPredicated = 1 in
1249 def LDriub_indexed_cdnNotPt : LDInst2<(outs IntRegs:$dst),
1250             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1251             "if (!$src1.new) $dst = memub($src2+#$src3)",
1252             []>;
1253
1254 // Load unsigned halfword.
1255 let isPredicable = 1 in
1256 def LDriuh : LDInst<(outs IntRegs:$dst),
1257             (ins MEMri:$addr),
1258             "$dst = memuh($addr)",
1259             [(set (i32 IntRegs:$dst), (i32 (zextloadi16 ADDRriS11_1:$addr)))]>;
1260
1261 // Indexed load unsigned halfword.
1262 let isPredicable = 1, AddedComplexity = 20 in
1263 def LDriuh_indexed : LDInst<(outs IntRegs:$dst),
1264             (ins IntRegs:$src1, s11_1Imm:$offset),
1265             "$dst = memuh($src1+#$offset)",
1266             [(set (i32 IntRegs:$dst),
1267                   (i32 (zextloadi16 (add (i32 IntRegs:$src1),
1268                                          s11_1ImmPred:$offset))))]>;
1269
1270 let neverHasSideEffects = 1 in
1271 def LDriuh_GP : LDInst2<(outs IntRegs:$dst),
1272             (ins globaladdress:$global, u16Imm:$offset),
1273             "$dst = memuh(#$global+$offset)",
1274             []>,
1275             Requires<[NoV4T]>;
1276
1277 let isPredicable = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1278 def POST_LDriuh : LDInst2PI<(outs IntRegs:$dst, IntRegs:$dst2),
1279             (ins IntRegs:$src1, s4Imm:$offset),
1280             "$dst = memuh($src1++#$offset)",
1281             [],
1282             "$src1 = $dst2">;
1283
1284 // Load unsigned halfword conditionally.
1285 let neverHasSideEffects = 1, isPredicated = 1 in
1286 def LDriuh_cPt : LDInst2<(outs IntRegs:$dst),
1287             (ins PredRegs:$src1, MEMri:$addr),
1288             "if ($src1) $dst = memuh($addr)",
1289             []>;
1290
1291 let neverHasSideEffects = 1, isPredicated = 1 in
1292 def LDriuh_cNotPt : LDInst2<(outs IntRegs:$dst),
1293             (ins PredRegs:$src1, MEMri:$addr),
1294             "if (!$src1) $dst = memuh($addr)",
1295             []>;
1296
1297 let neverHasSideEffects = 1, isPredicated = 1 in
1298 def LDriuh_indexed_cPt : LDInst2<(outs IntRegs:$dst),
1299             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1300             "if ($src1) $dst = memuh($src2+#$src3)",
1301             []>;
1302
1303 let neverHasSideEffects = 1, isPredicated = 1 in
1304 def LDriuh_indexed_cNotPt : LDInst2<(outs IntRegs:$dst),
1305             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1306             "if (!$src1) $dst = memuh($src2+#$src3)",
1307             []>;
1308
1309 let hasCtrlDep = 1, neverHasSideEffects = 1, isPredicated = 1 in
1310 def POST_LDriuh_cPt : LDInst2PI<(outs IntRegs:$dst1, IntRegs:$dst2),
1311             (ins PredRegs:$src1, IntRegs:$src2, s4_1Imm:$src3),
1312             "if ($src1) $dst1 = memuh($src2++#$src3)",
1313             [],
1314             "$src2 = $dst2">;
1315
1316 let hasCtrlDep = 1, neverHasSideEffects = 1, isPredicated = 1 in
1317 def POST_LDriuh_cNotPt : LDInst2PI<(outs IntRegs:$dst1, IntRegs:$dst2),
1318             (ins PredRegs:$src1, IntRegs:$src2, s4_1Imm:$src3),
1319             "if (!$src1) $dst1 = memuh($src2++#$src3)",
1320             [],
1321             "$src2 = $dst2">;
1322
1323 let neverHasSideEffects = 1, isPredicated = 1 in
1324 def LDriuh_cdnPt : LDInst2<(outs IntRegs:$dst),
1325             (ins PredRegs:$src1, MEMri:$addr),
1326             "if ($src1.new) $dst = memuh($addr)",
1327             []>;
1328
1329 let neverHasSideEffects = 1, isPredicated = 1 in
1330 def LDriuh_cdnNotPt : LDInst2<(outs IntRegs:$dst),
1331             (ins PredRegs:$src1, MEMri:$addr),
1332             "if (!$src1.new) $dst = memuh($addr)",
1333             []>;
1334
1335 let neverHasSideEffects = 1, isPredicated = 1 in
1336 def LDriuh_indexed_cdnPt : LDInst2<(outs IntRegs:$dst),
1337             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1338             "if ($src1.new) $dst = memuh($src2+#$src3)",
1339             []>;
1340
1341 let neverHasSideEffects = 1, isPredicated = 1 in
1342 def LDriuh_indexed_cdnNotPt : LDInst2<(outs IntRegs:$dst),
1343             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1344             "if (!$src1.new) $dst = memuh($src2+#$src3)",
1345             []>;
1346
1347
1348 // Load word.
1349 let isPredicable = 1 in
1350 def LDriw : LDInst<(outs IntRegs:$dst),
1351             (ins MEMri:$addr), "$dst = memw($addr)",
1352             [(set IntRegs:$dst, (i32 (load ADDRriS11_2:$addr)))]>;
1353
1354 // Load predicate.
1355 let Defs = [R10,R11,D5], neverHasSideEffects = 1 in
1356 def LDriw_pred : LDInst<(outs PredRegs:$dst),
1357             (ins MEMri:$addr),
1358             "Error; should not emit",
1359             []>;
1360
1361 // Indexed load.
1362 let isPredicable = 1, AddedComplexity = 20 in
1363 def LDriw_indexed : LDInst<(outs IntRegs:$dst),
1364             (ins IntRegs:$src1, s11_2Imm:$offset),
1365             "$dst = memw($src1+#$offset)",
1366             [(set IntRegs:$dst, (i32 (load (add IntRegs:$src1,
1367                                            s11_2ImmPred:$offset))))]>;
1368
1369 let neverHasSideEffects = 1 in
1370 def LDriw_GP : LDInst2<(outs IntRegs:$dst),
1371             (ins globaladdress:$global, u16Imm:$offset),
1372             "$dst = memw(#$global+$offset)",
1373             []>,
1374             Requires<[NoV4T]>;
1375
1376 let neverHasSideEffects = 1 in
1377 def LDw_GP : LDInst2<(outs IntRegs:$dst),
1378             (ins globaladdress:$global),
1379             "$dst = memw(#$global)",
1380             []>,
1381             Requires<[NoV4T]>;
1382
1383 let isPredicable = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1384 def POST_LDriw : LDInst2PI<(outs IntRegs:$dst, IntRegs:$dst2),
1385             (ins IntRegs:$src1, s4Imm:$offset),
1386             "$dst = memw($src1++#$offset)",
1387             [],
1388             "$src1 = $dst2">;
1389
1390 // Load word conditionally.
1391
1392 let neverHasSideEffects = 1, isPredicated = 1 in
1393 def LDriw_cPt : LDInst2<(outs IntRegs:$dst),
1394             (ins PredRegs:$src1, MEMri:$addr),
1395             "if ($src1) $dst = memw($addr)",
1396             []>;
1397
1398 let neverHasSideEffects = 1, isPredicated = 1 in
1399 def LDriw_cNotPt : LDInst2<(outs IntRegs:$dst),
1400             (ins PredRegs:$src1, MEMri:$addr),
1401             "if (!$src1) $dst = memw($addr)",
1402             []>;
1403
1404 let neverHasSideEffects = 1, isPredicated = 1 in
1405 def LDriw_indexed_cPt : LDInst2<(outs IntRegs:$dst),
1406             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3),
1407             "if ($src1) $dst = memw($src2+#$src3)",
1408             []>;
1409
1410 let neverHasSideEffects = 1, isPredicated = 1 in
1411 def LDriw_indexed_cNotPt : LDInst2<(outs IntRegs:$dst),
1412             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3),
1413             "if (!$src1) $dst = memw($src2+#$src3)",
1414             []>;
1415
1416 let hasCtrlDep = 1, neverHasSideEffects = 1, isPredicated = 1 in
1417 def POST_LDriw_cPt : LDInst2PI<(outs IntRegs:$dst1, IntRegs:$dst2),
1418             (ins PredRegs:$src1, IntRegs:$src2, s4_2Imm:$src3),
1419             "if ($src1) $dst1 = memw($src2++#$src3)",
1420             [],
1421             "$src2 = $dst2">;
1422
1423 let hasCtrlDep = 1, neverHasSideEffects = 1, isPredicated = 1 in
1424 def POST_LDriw_cNotPt : LDInst2PI<(outs IntRegs:$dst1, IntRegs:$dst2),
1425             (ins PredRegs:$src1, IntRegs:$src2, s4_2Imm:$src3),
1426             "if (!$src1) $dst1 = memw($src2++#$src3)",
1427             [],
1428             "$src2 = $dst2">;
1429
1430 let neverHasSideEffects = 1, isPredicated = 1 in
1431 def LDriw_cdnPt : LDInst2<(outs IntRegs:$dst),
1432             (ins PredRegs:$src1, MEMri:$addr),
1433             "if ($src1.new) $dst = memw($addr)",
1434             []>;
1435
1436 let neverHasSideEffects = 1, isPredicated = 1 in
1437 def LDriw_cdnNotPt : LDInst2<(outs IntRegs:$dst),
1438             (ins PredRegs:$src1, MEMri:$addr),
1439             "if (!$src1.new) $dst = memw($addr)",
1440             []>;
1441
1442 let neverHasSideEffects = 1, isPredicated = 1 in
1443 def LDriw_indexed_cdnPt : LDInst2<(outs IntRegs:$dst),
1444             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3),
1445             "if ($src1.new) $dst = memw($src2+#$src3)",
1446             []>;
1447
1448 let neverHasSideEffects = 1, isPredicated = 1 in
1449 def LDriw_indexed_cdnNotPt : LDInst2<(outs IntRegs:$dst),
1450             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3),
1451             "if (!$src1.new) $dst = memw($src2+#$src3)",
1452             []>;
1453
1454 // Deallocate stack frame.
1455 let Defs = [R29, R30, R31], Uses = [R29], neverHasSideEffects = 1 in {
1456   def DEALLOCFRAME : LDInst2<(outs), (ins i32imm:$amt1),
1457                      "deallocframe",
1458                      []>;
1459 }
1460
1461 // Load and unpack bytes to halfwords.
1462 //===----------------------------------------------------------------------===//
1463 // LD -
1464 //===----------------------------------------------------------------------===//
1465
1466 //===----------------------------------------------------------------------===//
1467 // MTYPE/ALU +
1468 //===----------------------------------------------------------------------===//
1469 //===----------------------------------------------------------------------===//
1470 // MTYPE/ALU -
1471 //===----------------------------------------------------------------------===//
1472
1473 //===----------------------------------------------------------------------===//
1474 // MTYPE/COMPLEX +
1475 //===----------------------------------------------------------------------===//
1476 //===----------------------------------------------------------------------===//
1477 // MTYPE/COMPLEX -
1478 //===----------------------------------------------------------------------===//
1479
1480 //===----------------------------------------------------------------------===//
1481 // MTYPE/MPYH +
1482 //===----------------------------------------------------------------------===//
1483 // Multiply and use lower result.
1484 // Rd=+mpyi(Rs,#u8)
1485 def MPYI_riu : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Imm:$src2),
1486               "$dst =+ mpyi($src1, #$src2)",
1487               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1488                                              u8ImmPred:$src2))]>;
1489
1490 // Rd=-mpyi(Rs,#u8)
1491 def MPYI_rin : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, n8Imm:$src2),
1492               "$dst =- mpyi($src1, #$src2)",
1493               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1494                                              n8ImmPred:$src2))]>;
1495
1496 // Rd=mpyi(Rs,#m9)
1497 // s9 is NOT the same as m9 - but it works.. so far.
1498 // Assembler maps to either Rd=+mpyi(Rs,#u8 or Rd=-mpyi(Rs,#u8)
1499 // depending on the value of m9. See Arch Spec.
1500 def MPYI_ri : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Imm:$src2),
1501               "$dst = mpyi($src1, #$src2)",
1502               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1503                                              s9ImmPred:$src2))]>;
1504
1505 // Rd=mpyi(Rs,Rt)
1506 def MPYI : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1507            "$dst = mpyi($src1, $src2)",
1508            [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1509                                           (i32 IntRegs:$src2)))]>;
1510
1511 // Rx+=mpyi(Rs,#u8)
1512 def MPYI_acc_ri : MInst_acc<(outs IntRegs:$dst),
1513             (ins IntRegs:$src1, IntRegs:$src2, u8Imm:$src3),
1514             "$dst += mpyi($src2, #$src3)",
1515             [(set (i32 IntRegs:$dst),
1516                   (add (mul (i32 IntRegs:$src2), u8ImmPred:$src3),
1517                        (i32 IntRegs:$src1)))],
1518             "$src1 = $dst">;
1519
1520 // Rx+=mpyi(Rs,Rt)
1521 def MPYI_acc_rr : MInst_acc<(outs IntRegs:$dst),
1522             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1523             "$dst += mpyi($src2, $src3)",
1524             [(set (i32 IntRegs:$dst),
1525                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1526                        (i32 IntRegs:$src1)))],
1527             "$src1 = $dst">;
1528
1529 // Rx-=mpyi(Rs,#u8)
1530 def MPYI_sub_ri : MInst_acc<(outs IntRegs:$dst),
1531             (ins IntRegs:$src1, IntRegs:$src2, u8Imm:$src3),
1532             "$dst -= mpyi($src2, #$src3)",
1533             [(set (i32 IntRegs:$dst),
1534                   (sub (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1535                                                  u8ImmPred:$src3)))],
1536             "$src1 = $dst">;
1537
1538 // Multiply and use upper result.
1539 // Rd=mpy(Rs,Rt.H):<<1:rnd:sat
1540 // Rd=mpy(Rs,Rt.L):<<1:rnd:sat
1541 // Rd=mpy(Rs,Rt)
1542 def MPY : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1543           "$dst = mpy($src1, $src2)",
1544           [(set (i32 IntRegs:$dst), (mulhs (i32 IntRegs:$src1),
1545                                            (i32 IntRegs:$src2)))]>;
1546
1547 // Rd=mpy(Rs,Rt):rnd
1548 // Rd=mpyu(Rs,Rt)
1549 def MPYU : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1550            "$dst = mpyu($src1, $src2)",
1551            [(set (i32 IntRegs:$dst), (mulhu (i32 IntRegs:$src1),
1552                                             (i32 IntRegs:$src2)))]>;
1553
1554 // Multiply and use full result.
1555 // Rdd=mpyu(Rs,Rt)
1556 def MPYU64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1557              "$dst = mpyu($src1, $src2)",
1558              [(set (i64 DoubleRegs:$dst),
1559                    (mul (i64 (anyext (i32 IntRegs:$src1))),
1560                         (i64 (anyext (i32 IntRegs:$src2)))))]>;
1561
1562 // Rdd=mpy(Rs,Rt)
1563 def MPY64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1564              "$dst = mpy($src1, $src2)",
1565              [(set (i64 DoubleRegs:$dst),
1566                    (mul (i64 (sext (i32 IntRegs:$src1))),
1567                         (i64 (sext (i32 IntRegs:$src2)))))]>;
1568
1569 // Multiply and accumulate, use full result.
1570 // Rxx[+-]=mpy(Rs,Rt)
1571 // Rxx+=mpy(Rs,Rt)
1572 def MPY64_acc : MInst_acc<(outs DoubleRegs:$dst),
1573             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1574             "$dst += mpy($src2, $src3)",
1575             [(set (i64 DoubleRegs:$dst),
1576             (add (mul (i64 (sext (i32 IntRegs:$src2))),
1577                       (i64 (sext (i32 IntRegs:$src3)))),
1578                  (i64 DoubleRegs:$src1)))],
1579             "$src1 = $dst">;
1580
1581 // Rxx-=mpy(Rs,Rt)
1582 def MPY64_sub : MInst_acc<(outs DoubleRegs:$dst),
1583             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1584             "$dst -= mpy($src2, $src3)",
1585             [(set (i64 DoubleRegs:$dst),
1586                   (sub (i64 DoubleRegs:$src1),
1587                        (mul (i64 (sext (i32 IntRegs:$src2))),
1588                             (i64 (sext (i32 IntRegs:$src3))))))],
1589             "$src1 = $dst">;
1590
1591 // Rxx[+-]=mpyu(Rs,Rt)
1592 // Rxx+=mpyu(Rs,Rt)
1593 def MPYU64_acc : MInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1594                             IntRegs:$src2, IntRegs:$src3),
1595              "$dst += mpyu($src2, $src3)",
1596              [(set (i64 DoubleRegs:$dst),
1597                    (add (mul (i64 (anyext (i32 IntRegs:$src2))),
1598                              (i64 (anyext (i32 IntRegs:$src3)))),
1599                         (i64 DoubleRegs:$src1)))], "$src1 = $dst">;
1600
1601 // Rxx-=mpyu(Rs,Rt)
1602 def MPYU64_sub : MInst_acc<(outs DoubleRegs:$dst),
1603             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1604             "$dst += mpyu($src2, $src3)",
1605             [(set (i64 DoubleRegs:$dst),
1606                   (sub (i64 DoubleRegs:$src1),
1607                        (mul (i64 (anyext (i32 IntRegs:$src2))),
1608                             (i64 (anyext (i32 IntRegs:$src3))))))],
1609             "$src1 = $dst">;
1610
1611
1612 def ADDrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1613                             IntRegs:$src2, IntRegs:$src3),
1614              "$dst += add($src2, $src3)",
1615              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1616                                                  (i32 IntRegs:$src3)),
1617                                             (i32 IntRegs:$src1)))],
1618              "$src1 = $dst">;
1619
1620 def ADDri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1621                             IntRegs:$src2, s8Imm:$src3),
1622              "$dst += add($src2, #$src3)",
1623              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1624                                                  s8ImmPred:$src3),
1625                                             (i32 IntRegs:$src1)))],
1626              "$src1 = $dst">;
1627
1628 def SUBrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1629                             IntRegs:$src2, IntRegs:$src3),
1630              "$dst -= add($src2, $src3)",
1631              [(set (i32 IntRegs:$dst),
1632                    (sub (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1633                                                   (i32 IntRegs:$src3))))],
1634              "$src1 = $dst">;
1635
1636 def SUBri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1637                             IntRegs:$src2, s8Imm:$src3),
1638              "$dst -= add($src2, #$src3)",
1639              [(set (i32 IntRegs:$dst), (sub (i32 IntRegs:$src1),
1640                                             (add (i32 IntRegs:$src2),
1641                                                  s8ImmPred:$src3)))],
1642              "$src1 = $dst">;
1643
1644 //===----------------------------------------------------------------------===//
1645 // MTYPE/MPYH -
1646 //===----------------------------------------------------------------------===//
1647
1648 //===----------------------------------------------------------------------===//
1649 // MTYPE/MPYS +
1650 //===----------------------------------------------------------------------===//
1651 //===----------------------------------------------------------------------===//
1652 // MTYPE/MPYS -
1653 //===----------------------------------------------------------------------===//
1654
1655 //===----------------------------------------------------------------------===//
1656 // MTYPE/VB +
1657 //===----------------------------------------------------------------------===//
1658 //===----------------------------------------------------------------------===//
1659 // MTYPE/VB -
1660 //===----------------------------------------------------------------------===//
1661
1662 //===----------------------------------------------------------------------===//
1663 // MTYPE/VH  +
1664 //===----------------------------------------------------------------------===//
1665 //===----------------------------------------------------------------------===//
1666 // MTYPE/VH  -
1667 //===----------------------------------------------------------------------===//
1668
1669 //===----------------------------------------------------------------------===//
1670 // ST +
1671 //===----------------------------------------------------------------------===//
1672 ///
1673 /// Assumptions::: ****** DO NOT IGNORE ********
1674 /// 1. Make sure that in post increment store, the zero'th operand is always the
1675 ///    post increment operand.
1676 /// 2. Make sure that the store value operand(Rt/Rtt) in a store is always the
1677 ///    last operand.
1678 ///
1679 // Store doubleword.
1680 let isPredicable = 1 in
1681 def STrid : STInst<(outs),
1682             (ins MEMri:$addr, DoubleRegs:$src1),
1683             "memd($addr) = $src1",
1684             [(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr)]>;
1685
1686 // Indexed store double word.
1687 let AddedComplexity = 10, isPredicable = 1 in
1688 def STrid_indexed : STInst<(outs),
1689             (ins IntRegs:$src1, s11_3Imm:$src2,  DoubleRegs:$src3),
1690             "memd($src1+#$src2) = $src3",
1691             [(store (i64 DoubleRegs:$src3),
1692                     (add (i32 IntRegs:$src1), s11_3ImmPred:$src2))]>;
1693
1694 let neverHasSideEffects = 1 in
1695 def STrid_GP : STInst2<(outs),
1696             (ins globaladdress:$global, u16Imm:$offset, DoubleRegs:$src),
1697             "memd(#$global+$offset) = $src",
1698             []>,
1699             Requires<[NoV4T]>;
1700
1701 let neverHasSideEffects = 1 in
1702 def STd_GP : STInst2<(outs),
1703             (ins globaladdress:$global, DoubleRegs:$src),
1704             "memd(#$global) = $src",
1705             []>,
1706             Requires<[NoV4T]>;
1707
1708 let hasCtrlDep = 1, isPredicable = 1 in
1709 def POST_STdri : STInstPI<(outs IntRegs:$dst),
1710             (ins DoubleRegs:$src1, IntRegs:$src2, s4Imm:$offset),
1711             "memd($src2++#$offset) = $src1",
1712             [(set IntRegs:$dst,
1713             (post_store (i64 DoubleRegs:$src1), (i32 IntRegs:$src2),
1714                         s4_3ImmPred:$offset))],
1715             "$src2 = $dst">;
1716
1717 // Store doubleword conditionally.
1718 // if ([!]Pv) memd(Rs+#u6:3)=Rtt
1719 // if (Pv) memd(Rs+#u6:3)=Rtt
1720 let AddedComplexity = 10, neverHasSideEffects = 1,
1721     isPredicated = 1 in
1722 def STrid_cPt : STInst2<(outs),
1723             (ins PredRegs:$src1, MEMri:$addr, DoubleRegs:$src2),
1724             "if ($src1) memd($addr) = $src2",
1725             []>;
1726
1727 // if (!Pv) memd(Rs+#u6:3)=Rtt
1728 let AddedComplexity = 10, neverHasSideEffects = 1,
1729     isPredicated = 1 in
1730 def STrid_cNotPt : STInst2<(outs),
1731             (ins PredRegs:$src1, MEMri:$addr, DoubleRegs:$src2),
1732             "if (!$src1) memd($addr) = $src2",
1733             []>;
1734
1735 // if (Pv) memd(Rs+#u6:3)=Rtt
1736 let AddedComplexity = 10, neverHasSideEffects = 1,
1737     isPredicated = 1 in
1738 def STrid_indexed_cPt : STInst2<(outs),
1739             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3,
1740                  DoubleRegs:$src4),
1741             "if ($src1) memd($src2+#$src3) = $src4",
1742             []>;
1743
1744 // if (!Pv) memd(Rs+#u6:3)=Rtt
1745 let AddedComplexity = 10, neverHasSideEffects = 1,
1746     isPredicated = 1 in
1747 def STrid_indexed_cNotPt : STInst2<(outs),
1748             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3,
1749                  DoubleRegs:$src4),
1750             "if (!$src1) memd($src2+#$src3) = $src4",
1751             []>;
1752
1753 // if ([!]Pv) memd(Rx++#s4:3)=Rtt
1754 // if (Pv) memd(Rx++#s4:3)=Rtt
1755 let AddedComplexity = 10, neverHasSideEffects = 1,
1756     isPredicated = 1 in
1757 def POST_STdri_cPt : STInst2PI<(outs IntRegs:$dst),
1758             (ins PredRegs:$src1, DoubleRegs:$src2, IntRegs:$src3,
1759                  s4_3Imm:$offset),
1760             "if ($src1) memd($src3++#$offset) = $src2",
1761             [],
1762             "$src3 = $dst">;
1763
1764 // if (!Pv) memd(Rx++#s4:3)=Rtt
1765 let AddedComplexity = 10, neverHasSideEffects = 1, isPredicated = 1,
1766     isPredicated = 1 in
1767 def POST_STdri_cNotPt : STInst2PI<(outs IntRegs:$dst),
1768             (ins PredRegs:$src1, DoubleRegs:$src2, IntRegs:$src3,
1769                  s4_3Imm:$offset),
1770             "if (!$src1) memd($src3++#$offset) = $src2",
1771             [],
1772             "$src3 = $dst">;
1773
1774
1775 // Store byte.
1776 // memb(Rs+#s11:0)=Rt
1777 let isPredicable = 1 in
1778 def STrib : STInst<(outs),
1779             (ins MEMri:$addr, IntRegs:$src1),
1780             "memb($addr) = $src1",
1781             [(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr)]>;
1782
1783 let AddedComplexity = 10, isPredicable = 1 in
1784 def STrib_indexed : STInst<(outs),
1785             (ins IntRegs:$src1, s11_0Imm:$src2, IntRegs:$src3),
1786             "memb($src1+#$src2) = $src3",
1787             [(truncstorei8 (i32 IntRegs:$src3), (add (i32 IntRegs:$src1),
1788                                                      s11_0ImmPred:$src2))]>;
1789
1790 // memb(gp+#u16:0)=Rt
1791 let neverHasSideEffects = 1 in
1792 def STrib_GP : STInst2<(outs),
1793             (ins globaladdress:$global, u16Imm:$offset, IntRegs:$src),
1794             "memb(#$global+$offset) = $src",
1795             []>,
1796             Requires<[NoV4T]>;
1797
1798 // memb(#global)=Rt
1799 let neverHasSideEffects = 1 in
1800 def STb_GP : STInst2<(outs),
1801             (ins globaladdress:$global, IntRegs:$src),
1802             "memb(#$global) = $src",
1803             []>,
1804             Requires<[NoV4T]>;
1805
1806 // memb(Rx++#s4:0)=Rt
1807 let hasCtrlDep = 1, isPredicable = 1 in
1808 def POST_STbri : STInstPI<(outs IntRegs:$dst), (ins IntRegs:$src1,
1809                                                     IntRegs:$src2,
1810                                                     s4Imm:$offset),
1811             "memb($src2++#$offset) = $src1",
1812             [(set IntRegs:$dst,
1813             (post_truncsti8 (i32 IntRegs:$src1), (i32 IntRegs:$src2),
1814                             s4_0ImmPred:$offset))],
1815             "$src2 = $dst">;
1816
1817 // Store byte conditionally.
1818 // if ([!]Pv) memb(Rs+#u6:0)=Rt
1819 // if (Pv) memb(Rs+#u6:0)=Rt
1820 let neverHasSideEffects = 1, isPredicated = 1 in
1821 def STrib_cPt : STInst2<(outs),
1822             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
1823             "if ($src1) memb($addr) = $src2",
1824             []>;
1825
1826 // if (!Pv) memb(Rs+#u6:0)=Rt
1827 let neverHasSideEffects = 1, isPredicated = 1 in
1828 def STrib_cNotPt : STInst2<(outs),
1829             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
1830             "if (!$src1) memb($addr) = $src2",
1831             []>;
1832
1833 // if (Pv) memb(Rs+#u6:0)=Rt
1834 let neverHasSideEffects = 1, isPredicated = 1 in
1835 def STrib_indexed_cPt : STInst2<(outs),
1836             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3, IntRegs:$src4),
1837             "if ($src1) memb($src2+#$src3) = $src4",
1838             []>;
1839
1840 // if (!Pv) memb(Rs+#u6:0)=Rt
1841 let neverHasSideEffects = 1, isPredicated = 1 in
1842 def STrib_indexed_cNotPt : STInst2<(outs),
1843             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3, IntRegs:$src4),
1844             "if (!$src1) memb($src2+#$src3) = $src4",
1845             []>;
1846
1847 // if ([!]Pv) memb(Rx++#s4:0)=Rt
1848 // if (Pv) memb(Rx++#s4:0)=Rt
1849 let hasCtrlDep = 1, isPredicated = 1 in
1850 def POST_STbri_cPt : STInst2PI<(outs IntRegs:$dst),
1851             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_0Imm:$offset),
1852             "if ($src1) memb($src3++#$offset) = $src2",
1853             [],"$src3 = $dst">;
1854
1855 // if (!Pv) memb(Rx++#s4:0)=Rt
1856 let hasCtrlDep = 1, isPredicated = 1 in
1857 def POST_STbri_cNotPt : STInst2PI<(outs IntRegs:$dst),
1858             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_0Imm:$offset),
1859             "if (!$src1) memb($src3++#$offset) = $src2",
1860             [],"$src3 = $dst">;
1861
1862
1863 // Store halfword.
1864 // memh(Rs+#s11:1)=Rt
1865 let isPredicable = 1 in
1866 def STrih : STInst<(outs),
1867             (ins MEMri:$addr, IntRegs:$src1),
1868             "memh($addr) = $src1",
1869             [(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr)]>;
1870
1871
1872 let AddedComplexity = 10, isPredicable = 1 in
1873 def STrih_indexed : STInst<(outs),
1874             (ins IntRegs:$src1, s11_1Imm:$src2,  IntRegs:$src3),
1875             "memh($src1+#$src2) = $src3",
1876             [(truncstorei16 (i32 IntRegs:$src3), (add (i32 IntRegs:$src1),
1877                                                       s11_1ImmPred:$src2))]>;
1878
1879 let neverHasSideEffects = 1 in
1880 def STrih_GP : STInst2<(outs),
1881             (ins globaladdress:$global, u16Imm:$offset, IntRegs:$src),
1882             "memh(#$global+$offset) = $src",
1883             []>,
1884             Requires<[NoV4T]>;
1885
1886 let neverHasSideEffects = 1 in
1887 def STh_GP   : STInst2<(outs),
1888             (ins globaladdress:$global, IntRegs:$src),
1889             "memh(#$global) = $src",
1890             []>,
1891             Requires<[NoV4T]>;
1892
1893 // memh(Rx++#s4:1)=Rt.H
1894 // memh(Rx++#s4:1)=Rt
1895 let hasCtrlDep = 1, isPredicable = 1 in
1896 def POST_SThri : STInstPI<(outs IntRegs:$dst),
1897             (ins IntRegs:$src1, IntRegs:$src2, s4Imm:$offset),
1898             "memh($src2++#$offset) = $src1",
1899             [(set IntRegs:$dst,
1900             (post_truncsti16 (i32 IntRegs:$src1), (i32 IntRegs:$src2),
1901                              s4_1ImmPred:$offset))],
1902             "$src2 = $dst">;
1903
1904 // Store halfword conditionally.
1905 // if ([!]Pv) memh(Rs+#u6:1)=Rt
1906 // if (Pv) memh(Rs+#u6:1)=Rt
1907 let neverHasSideEffects = 1, isPredicated = 1 in
1908 def STrih_cPt : STInst2<(outs),
1909             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
1910             "if ($src1) memh($addr) = $src2",
1911             []>;
1912
1913 // if (!Pv) memh(Rs+#u6:1)=Rt
1914 let neverHasSideEffects = 1, isPredicated = 1 in
1915 def STrih_cNotPt : STInst2<(outs),
1916             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
1917             "if (!$src1) memh($addr) = $src2",
1918             []>;
1919
1920 // if (Pv) memh(Rs+#u6:1)=Rt
1921 let neverHasSideEffects = 1, isPredicated = 1 in
1922 def STrih_indexed_cPt : STInst2<(outs),
1923             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3, IntRegs:$src4),
1924             "if ($src1) memh($src2+#$src3) = $src4",
1925             []>;
1926
1927 // if (!Pv) memh(Rs+#u6:1)=Rt
1928 let neverHasSideEffects = 1, isPredicated = 1 in
1929 def STrih_indexed_cNotPt : STInst2<(outs),
1930             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3, IntRegs:$src4),
1931             "if (!$src1) memh($src2+#$src3) = $src4",
1932             []>;
1933
1934 // if ([!]Pv) memh(Rx++#s4:1)=Rt
1935 // if (Pv) memh(Rx++#s4:1)=Rt
1936 let hasCtrlDep = 1, isPredicated = 1 in
1937 def POST_SThri_cPt : STInst2PI<(outs IntRegs:$dst),
1938             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_1Imm:$offset),
1939             "if ($src1) memh($src3++#$offset) = $src2",
1940             [],"$src3 = $dst">;
1941
1942 // if (!Pv) memh(Rx++#s4:1)=Rt
1943 let hasCtrlDep = 1, isPredicated = 1 in
1944 def POST_SThri_cNotPt : STInst2PI<(outs IntRegs:$dst),
1945             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_1Imm:$offset),
1946             "if (!$src1) memh($src3++#$offset) = $src2",
1947             [],"$src3 = $dst">;
1948
1949
1950 // Store word.
1951 // Store predicate.
1952 let Defs = [R10,R11,D5], neverHasSideEffects = 1 in
1953 def STriw_pred : STInst2<(outs),
1954             (ins MEMri:$addr, PredRegs:$src1),
1955             "Error; should not emit",
1956             []>;
1957
1958 // memw(Rs+#s11:2)=Rt
1959 let isPredicable = 1 in
1960 def STriw : STInst<(outs),
1961             (ins MEMri:$addr, IntRegs:$src1),
1962             "memw($addr) = $src1",
1963             [(store (i32 IntRegs:$src1), ADDRriS11_2:$addr)]>;
1964
1965 let AddedComplexity = 10, isPredicable = 1 in
1966 def STriw_indexed : STInst<(outs),
1967             (ins IntRegs:$src1, s11_2Imm:$src2, IntRegs:$src3),
1968             "memw($src1+#$src2) = $src3",
1969             [(store (i32 IntRegs:$src3),
1970                     (add (i32 IntRegs:$src1), s11_2ImmPred:$src2))]>;
1971
1972 let neverHasSideEffects = 1 in
1973 def STriw_GP : STInst2<(outs),
1974             (ins globaladdress:$global, u16Imm:$offset, IntRegs:$src),
1975             "memw(#$global+$offset) = $src",
1976             []>,
1977             Requires<[NoV4T]>;
1978
1979 let neverHasSideEffects = 1 in
1980 def STw_GP : STInst2<(outs),
1981             (ins globaladdress:$global, IntRegs:$src),
1982             "memw(#$global) = $src",
1983             []>,
1984             Requires<[NoV4T]>;
1985
1986 let hasCtrlDep = 1, isPredicable = 1  in
1987 def POST_STwri : STInstPI<(outs IntRegs:$dst),
1988             (ins IntRegs:$src1, IntRegs:$src2, s4Imm:$offset),
1989             "memw($src2++#$offset) = $src1",
1990             [(set IntRegs:$dst,
1991             (post_store (i32 IntRegs:$src1), (i32 IntRegs:$src2),
1992                         s4_2ImmPred:$offset))],
1993             "$src2 = $dst">;
1994
1995 // Store word conditionally.
1996 // if ([!]Pv) memw(Rs+#u6:2)=Rt
1997 // if (Pv) memw(Rs+#u6:2)=Rt
1998 let neverHasSideEffects = 1, isPredicated = 1 in
1999 def STriw_cPt : STInst2<(outs),
2000             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
2001             "if ($src1) memw($addr) = $src2",
2002             []>;
2003
2004 // if (!Pv) memw(Rs+#u6:2)=Rt
2005 let neverHasSideEffects = 1, isPredicated = 1 in
2006 def STriw_cNotPt : STInst2<(outs),
2007             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
2008             "if (!$src1) memw($addr) = $src2",
2009             []>;
2010
2011 // if (Pv) memw(Rs+#u6:2)=Rt
2012 let neverHasSideEffects = 1, isPredicated = 1 in
2013 def STriw_indexed_cPt : STInst2<(outs),
2014             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3, IntRegs:$src4),
2015             "if ($src1) memw($src2+#$src3) = $src4",
2016             []>;
2017
2018 // if (!Pv) memw(Rs+#u6:2)=Rt
2019 let neverHasSideEffects = 1, isPredicated = 1 in
2020 def STriw_indexed_cNotPt : STInst2<(outs),
2021             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3, IntRegs:$src4),
2022             "if (!$src1) memw($src2+#$src3) = $src4",
2023             []>;
2024
2025 // if ([!]Pv) memw(Rx++#s4:2)=Rt
2026 // if (Pv) memw(Rx++#s4:2)=Rt
2027 let hasCtrlDep = 1, isPredicated = 1 in
2028 def POST_STwri_cPt : STInst2PI<(outs IntRegs:$dst),
2029             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_2Imm:$offset),
2030             "if ($src1) memw($src3++#$offset) = $src2",
2031             [],"$src3 = $dst">;
2032
2033 // if (!Pv) memw(Rx++#s4:2)=Rt
2034 let hasCtrlDep = 1, isPredicated = 1 in
2035 def POST_STwri_cNotPt : STInst2PI<(outs IntRegs:$dst),
2036             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_2Imm:$offset),
2037             "if (!$src1) memw($src3++#$offset) = $src2",
2038             [],"$src3 = $dst">;
2039
2040
2041
2042 // Allocate stack frame.
2043 let Defs = [R29, R30], Uses = [R31, R30], neverHasSideEffects = 1 in {
2044   def ALLOCFRAME : STInst2<(outs),
2045              (ins i32imm:$amt),
2046              "allocframe(#$amt)",
2047              []>;
2048 }
2049 //===----------------------------------------------------------------------===//
2050 // ST -
2051 //===----------------------------------------------------------------------===//
2052
2053 //===----------------------------------------------------------------------===//
2054 // STYPE/ALU +
2055 //===----------------------------------------------------------------------===//
2056 // Logical NOT.
2057 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
2058                "$dst = not($src1)",
2059                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
2060
2061
2062 // Sign extend word to doubleword.
2063 def SXTW : ALU64_rr<(outs DoubleRegs:$dst), (ins IntRegs:$src1),
2064            "$dst = sxtw($src1)",
2065            [(set (i64 DoubleRegs:$dst), (sext (i32 IntRegs:$src1)))]>;
2066 //===----------------------------------------------------------------------===//
2067 // STYPE/ALU -
2068 //===----------------------------------------------------------------------===//
2069
2070 //===----------------------------------------------------------------------===//
2071 // STYPE/BIT +
2072 //===----------------------------------------------------------------------===//
2073 // clrbit.
2074 def CLRBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2075             "$dst = clrbit($src1, #$src2)",
2076             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
2077                                            (not
2078                                               (shl 1, u5ImmPred:$src2))))]>;
2079
2080 def CLRBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2081             "$dst = clrbit($src1, #$src2)",
2082             []>;
2083
2084 // Map from r0 = and(r1, 2147483647) to r0 = clrbit(r1, #31).
2085 def : Pat <(and (i32 IntRegs:$src1), 2147483647),
2086       (CLRBIT_31 (i32 IntRegs:$src1), 31)>;
2087
2088 // setbit.
2089 def SETBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2090             "$dst = setbit($src1, #$src2)",
2091             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
2092                                           (shl 1, u5ImmPred:$src2)))]>;
2093
2094 // Map from r0 = or(r1, -2147483648) to r0 = setbit(r1, #31).
2095 def SETBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2096             "$dst = setbit($src1, #$src2)",
2097             []>;
2098
2099 def : Pat <(or (i32 IntRegs:$src1), -2147483648),
2100       (SETBIT_31 (i32 IntRegs:$src1), 31)>;
2101
2102 // togglebit.
2103 def TOGBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2104             "$dst = setbit($src1, #$src2)",
2105             [(set (i32 IntRegs:$dst), (xor (i32 IntRegs:$src1),
2106                                           (shl 1, u5ImmPred:$src2)))]>;
2107
2108 // Map from r0 = xor(r1, -2147483648) to r0 = togglebit(r1, #31).
2109 def TOGBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2110             "$dst = togglebit($src1, #$src2)",
2111             []>;
2112
2113 def : Pat <(xor (i32 IntRegs:$src1), -2147483648),
2114       (TOGBIT_31 (i32 IntRegs:$src1), 31)>;
2115
2116 // Predicate transfer.
2117 let neverHasSideEffects = 1 in
2118 def TFR_RsPd : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1),
2119                "$dst = $src1  /* Should almost never emit this. */",
2120                []>;
2121
2122 def TFR_PdRs : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1),
2123                "$dst = $src1  /* Should almost never emit this. */",
2124                [(set (i1 PredRegs:$dst), (trunc (i32 IntRegs:$src1)))]>;
2125 //===----------------------------------------------------------------------===//
2126 // STYPE/PRED -
2127 //===----------------------------------------------------------------------===//
2128
2129 //===----------------------------------------------------------------------===//
2130 // STYPE/SHIFT +
2131 //===----------------------------------------------------------------------===//
2132 // Shift by immediate.
2133 def ASR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2134              "$dst = asr($src1, #$src2)",
2135              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
2136                                             u5ImmPred:$src2))]>;
2137
2138 def ASRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2139               "$dst = asr($src1, #$src2)",
2140               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
2141                                                 u6ImmPred:$src2))]>;
2142
2143 def ASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2144           "$dst = asl($src1, #$src2)",
2145           [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2146                                          u5ImmPred:$src2))]>;
2147
2148 def ASLd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2149               "$dst = asl($src1, #$src2)",
2150               [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2151                                                 u6ImmPred:$src2))]>;
2152
2153 def LSR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2154              "$dst = lsr($src1, #$src2)",
2155              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
2156                                             u5ImmPred:$src2))]>;
2157
2158 def LSRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2159               "$dst = lsr($src1, #$src2)",
2160               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
2161                                                 u6ImmPred:$src2))]>;
2162
2163 // Shift by immediate and add.
2164 let AddedComplexity = 100 in
2165 def ADDASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2,
2166                                              u3Imm:$src3),
2167              "$dst = addasl($src1, $src2, #$src3)",
2168              [(set (i32 IntRegs:$dst), (add (i32 IntRegs:$src1),
2169                                        (shl (i32 IntRegs:$src2),
2170                                             u3ImmPred:$src3)))]>;
2171
2172 // Shift by register.
2173 def ASL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2174              "$dst = asl($src1, $src2)",
2175              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2176                                             (i32 IntRegs:$src2)))]>;
2177
2178 def ASR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2179              "$dst = asr($src1, $src2)",
2180              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
2181                                             (i32 IntRegs:$src2)))]>;
2182
2183 def LSL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2184              "$dst = lsl($src1, $src2)",
2185              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2186                                             (i32 IntRegs:$src2)))]>;
2187
2188 def LSR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2189              "$dst = lsr($src1, $src2)",
2190              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
2191                                             (i32 IntRegs:$src2)))]>;
2192
2193 def ASLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
2194            "$dst = asl($src1, $src2)",
2195            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2196                                              (i32 IntRegs:$src2)))]>;
2197
2198 def LSLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
2199            "$dst = lsl($src1, $src2)",
2200            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2201                                              (i32 IntRegs:$src2)))]>;
2202
2203 def ASRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2204                                                  IntRegs:$src2),
2205               "$dst = asr($src1, $src2)",
2206               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
2207                                                 (i32 IntRegs:$src2)))]>;
2208
2209 def LSRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2210                                                  IntRegs:$src2),
2211               "$dst = lsr($src1, $src2)",
2212               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
2213                                                 (i32 IntRegs:$src2)))]>;
2214
2215 //===----------------------------------------------------------------------===//
2216 // STYPE/SHIFT -
2217 //===----------------------------------------------------------------------===//
2218
2219 //===----------------------------------------------------------------------===//
2220 // STYPE/VH +
2221 //===----------------------------------------------------------------------===//
2222 //===----------------------------------------------------------------------===//
2223 // STYPE/VH -
2224 //===----------------------------------------------------------------------===//
2225
2226 //===----------------------------------------------------------------------===//
2227 // STYPE/VW +
2228 //===----------------------------------------------------------------------===//
2229 //===----------------------------------------------------------------------===//
2230 // STYPE/VW -
2231 //===----------------------------------------------------------------------===//
2232
2233 //===----------------------------------------------------------------------===//
2234 // SYSTEM/SUPER +
2235 //===----------------------------------------------------------------------===//
2236
2237 //===----------------------------------------------------------------------===//
2238 // SYSTEM/USER +
2239 //===----------------------------------------------------------------------===//
2240 def SDHexagonBARRIER: SDTypeProfile<0, 0, []>;
2241 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDHexagonBARRIER,
2242                            [SDNPHasChain]>;
2243
2244 let hasSideEffects = 1, isHexagonSolo = 1 in
2245 def BARRIER : SYSInst<(outs), (ins),
2246                      "barrier",
2247                      [(HexagonBARRIER)]>;
2248
2249 //===----------------------------------------------------------------------===//
2250 // SYSTEM/SUPER -
2251 //===----------------------------------------------------------------------===//
2252
2253 // TFRI64 - assembly mapped.
2254 let isReMaterializable = 1 in
2255 def TFRI64 : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
2256              "$dst = #$src1",
2257              [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
2258
2259 // Pseudo instruction to encode a set of conditional transfers.
2260 // This instruction is used instead of a mux and trades-off codesize
2261 // for performance. We conduct this transformation optimistically in
2262 // the hope that these instructions get promoted to dot-new transfers.
2263 let AddedComplexity = 100, isPredicated = 1 in
2264 def TFR_condset_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
2265                                                         IntRegs:$src2,
2266                                                         IntRegs:$src3),
2267                      "Error; should not emit",
2268                      [(set (i32 IntRegs:$dst),
2269                            (i32 (select (i1 PredRegs:$src1),
2270                                         (i32 IntRegs:$src2),
2271                                         (i32 IntRegs:$src3))))]>;
2272 let AddedComplexity = 100, isPredicated = 1 in
2273 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
2274             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
2275             "Error; should not emit",
2276             [(set (i32 IntRegs:$dst),
2277              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
2278                           s12ImmPred:$src3)))]>;
2279
2280 let AddedComplexity = 100, isPredicated = 1 in
2281 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
2282             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
2283             "Error; should not emit",
2284             [(set (i32 IntRegs:$dst),
2285              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2286                           (i32 IntRegs:$src3))))]>;
2287
2288 let AddedComplexity = 100, isPredicated = 1 in
2289 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
2290                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
2291                      "Error; should not emit",
2292                      [(set (i32 IntRegs:$dst),
2293                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2294                                         s12ImmPred:$src3)))]>;
2295
2296 // Generate frameindex addresses.
2297 let isReMaterializable = 1 in
2298 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
2299              "$dst = add($src1)",
2300              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
2301
2302 //
2303 // CR - Type.
2304 //
2305 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
2306 def LOOP0_i : CRInst<(outs), (ins brtarget:$offset, u10Imm:$src2),
2307                       "loop0($offset, #$src2)",
2308                       []>;
2309 }
2310
2311 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
2312 def LOOP0_r : CRInst<(outs), (ins brtarget:$offset, IntRegs:$src2),
2313                       "loop0($offset, $src2)",
2314                       []>;
2315 }
2316
2317 let isBranch = 1, isTerminator = 1, neverHasSideEffects = 1,
2318     Defs = [PC, LC0], Uses = [SA0, LC0] in {
2319 def ENDLOOP0 : Marker<(outs), (ins brtarget:$offset),
2320                       ":endloop0",
2321                       []>;
2322 }
2323
2324 // Support for generating global address.
2325 // Taken from X86InstrInfo.td.
2326 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
2327                                             SDTCisVT<0, i32>,
2328                                             SDTCisVT<1, i32>,
2329                                             SDTCisPtrTy<0>]>;
2330 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
2331 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
2332
2333 // HI/LO Instructions
2334 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2335 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2336                   "$dst.l = #LO($global)",
2337                   []>;
2338
2339 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2340 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2341                   "$dst.h = #HI($global)",
2342                   []>;
2343
2344 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2345 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2346                   "$dst.l = #LO($imm_value)",
2347                   []>;
2348
2349
2350 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2351 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2352                   "$dst.h = #HI($imm_value)",
2353                   []>;
2354
2355 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2356 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2357                   "$dst.l = #LO($jt)",
2358                   []>;
2359
2360 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2361 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2362                   "$dst.h = #HI($jt)",
2363                   []>;
2364
2365
2366 let isReMaterializable = 1, isMoveImm = 1, neverHasSideEffects = 1 in
2367 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2368                   "$dst.l = #LO($label)",
2369                   []>;
2370
2371 let isReMaterializable = 1, isMoveImm = 1 , neverHasSideEffects = 1 in
2372 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2373                   "$dst.h = #HI($label)",
2374                   []>;
2375
2376 // This pattern is incorrect. When we add small data, we should change
2377 // this pattern to use memw(#foo).
2378 // This is for sdata.
2379 let isMoveImm = 1 in
2380 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2381               "$dst = CONST32(#$global)",
2382               [(set (i32 IntRegs:$dst),
2383                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
2384
2385 // This is for non-sdata.
2386 let isReMaterializable = 1, isMoveImm = 1 in
2387 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2388                   "$dst = CONST32(#$global)",
2389                   [(set (i32 IntRegs:$dst),
2390                         (HexagonCONST32 tglobaladdr:$global))]>;
2391
2392 let isReMaterializable = 1, isMoveImm = 1 in
2393 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2394                      "$dst = CONST32(#$jt)",
2395                      [(set (i32 IntRegs:$dst),
2396                            (HexagonCONST32 tjumptable:$jt))]>;
2397
2398 let isReMaterializable = 1, isMoveImm = 1 in
2399 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2400                     "$dst = CONST32(#$global)",
2401                     [(set (i32 IntRegs:$dst),
2402                           (HexagonCONST32_GP tglobaladdr:$global))]>;
2403
2404 let isReMaterializable = 1, isMoveImm = 1 in
2405 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
2406                        "$dst = CONST32(#$global)",
2407                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
2408
2409 let isReMaterializable = 1, isMoveImm = 1 in
2410 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
2411                     "$dst = CONST32($label)",
2412                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
2413
2414 let isReMaterializable = 1, isMoveImm = 1 in
2415 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
2416                        "$dst = CONST64(#$global)",
2417                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
2418
2419 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
2420                   "$dst = xor($dst, $dst)",
2421                   [(set (i1 PredRegs:$dst), 0)]>;
2422
2423 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2424        "$dst = mpy($src1, $src2)",
2425        [(set (i32 IntRegs:$dst),
2426              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2427                                         (i64 (sext (i32 IntRegs:$src2))))),
2428                               (i32 32)))))]>;
2429
2430 // Pseudo instructions.
2431 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
2432
2433 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
2434                                         SDTCisVT<1, i32> ]>;
2435
2436 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
2437                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
2438
2439 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
2440                     [SDNPHasChain, SDNPOutGlue]>;
2441
2442 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
2443
2444 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
2445            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
2446
2447 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
2448 // Optional Flag and Variable Arguments.
2449 // Its 1 Operand has pointer type.
2450 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
2451                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
2452
2453 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
2454  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
2455                         "Should never be emitted",
2456                         [(callseq_start timm:$amt)]>;
2457 }
2458
2459 let Defs = [R29, R30, R31], Uses = [R29] in {
2460  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
2461                       "Should never be emitted",
2462                       [(callseq_end timm:$amt1, timm:$amt2)]>;
2463 }
2464 // Call subroutine.
2465 let isCall = 1, neverHasSideEffects = 1,
2466   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2467           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2468   def CALL : JInst<(outs), (ins calltarget:$dst),
2469              "call $dst", []>;
2470 }
2471
2472 // Call subroutine from register.
2473 let isCall = 1, neverHasSideEffects = 1,
2474   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2475           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2476   def CALLR : JRInst<(outs), (ins IntRegs:$dst),
2477               "callr $dst",
2478               []>;
2479  }
2480
2481 // Tail Calls.
2482 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1 in {
2483   def TCRETURNtg : JInst<(outs), (ins calltarget:$dst),
2484              "jump $dst // TAILCALL", []>;
2485 }
2486 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1 in {
2487   def TCRETURNtext : JInst<(outs), (ins calltarget:$dst),
2488              "jump $dst // TAILCALL", []>;
2489 }
2490
2491 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1 in {
2492   def TCRETURNR : JInst<(outs), (ins IntRegs:$dst),
2493              "jumpr $dst // TAILCALL", []>;
2494 }
2495 // Map call instruction.
2496 def : Pat<(call (i32 IntRegs:$dst)),
2497       (CALLR (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
2498 def : Pat<(call tglobaladdr:$dst),
2499       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
2500 def : Pat<(call texternalsym:$dst),
2501       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
2502 //Tail calls.
2503 def : Pat<(HexagonTCRet tglobaladdr:$dst),
2504       (TCRETURNtg tglobaladdr:$dst)>;
2505 def : Pat<(HexagonTCRet texternalsym:$dst),
2506       (TCRETURNtext texternalsym:$dst)>;
2507 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
2508       (TCRETURNR (i32 IntRegs:$dst))>;
2509
2510 // Atomic load and store support
2511 // 8 bit atomic load
2512 def : Pat<(atomic_load_8 (HexagonCONST32_GP tglobaladdr:$global)),
2513           (i32 (LDub_GP tglobaladdr:$global))>,
2514             Requires<[NoV4T]>;
2515
2516 def : Pat<(atomic_load_8 (add (HexagonCONST32_GP tglobaladdr:$global),
2517                               u16ImmPred:$offset)),
2518           (i32 (LDriub_GP tglobaladdr:$global, u16ImmPred:$offset))>,
2519             Requires<[NoV4T]>;
2520
2521 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
2522           (i32 (LDriub ADDRriS11_0:$src1))>;
2523
2524 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
2525           (i32 (LDriub_indexed (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
2526
2527
2528
2529 // 16 bit atomic load
2530 def : Pat<(atomic_load_16 (HexagonCONST32_GP tglobaladdr:$global)),
2531           (i32 (LDuh_GP tglobaladdr:$global))>,
2532             Requires<[NoV4T]>;
2533
2534 def : Pat<(atomic_load_16 (add (HexagonCONST32_GP tglobaladdr:$global),
2535                                u16ImmPred:$offset)),
2536           (i32 (LDriuh_GP tglobaladdr:$global, u16ImmPred:$offset))>,
2537             Requires<[NoV4T]>;
2538
2539 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
2540           (i32 (LDriuh ADDRriS11_1:$src1))>;
2541
2542 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
2543           (i32 (LDriuh_indexed (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
2544
2545
2546
2547 // 32 bit atomic load
2548 def : Pat<(atomic_load_32 (HexagonCONST32_GP tglobaladdr:$global)),
2549           (i32 (LDw_GP tglobaladdr:$global))>,
2550             Requires<[NoV4T]>;
2551
2552 def : Pat<(atomic_load_32 (add (HexagonCONST32_GP tglobaladdr:$global),
2553                                u16ImmPred:$offset)),
2554           (i32 (LDriw_GP tglobaladdr:$global, u16ImmPred:$offset))>,
2555             Requires<[NoV4T]>;
2556
2557 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
2558           (i32 (LDriw ADDRriS11_2:$src1))>;
2559
2560 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
2561           (i32 (LDriw_indexed (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
2562
2563
2564 // 64 bit atomic load
2565 def : Pat<(atomic_load_64 (HexagonCONST32_GP tglobaladdr:$global)),
2566           (i64 (LDd_GP tglobaladdr:$global))>,
2567             Requires<[NoV4T]>;
2568
2569 def : Pat<(atomic_load_64 (add (HexagonCONST32_GP tglobaladdr:$global),
2570                                u16ImmPred:$offset)),
2571           (i64 (LDrid_GP tglobaladdr:$global, u16ImmPred:$offset))>,
2572           Requires<[NoV4T]>;
2573
2574 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
2575           (i64 (LDrid ADDRriS11_3:$src1))>;
2576
2577 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
2578           (i64 (LDrid_indexed (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
2579
2580
2581 // 64 bit atomic store
2582 def : Pat<(atomic_store_64 (HexagonCONST32_GP tglobaladdr:$global),
2583                            (i64 DoubleRegs:$src1)),
2584           (STd_GP tglobaladdr:$global, (i64 DoubleRegs:$src1))>,
2585           Requires<[NoV4T]>;
2586
2587 def : Pat<(atomic_store_64 (add (HexagonCONST32_GP tglobaladdr:$global),
2588                                 u16ImmPred:$offset),
2589                            (i64 DoubleRegs:$src1)),
2590           (STrid_GP tglobaladdr:$global, u16ImmPred:$offset,
2591                     (i64 DoubleRegs:$src1))>, Requires<[NoV4T]>;
2592
2593 // 8 bit atomic store
2594 def : Pat<(atomic_store_8 (HexagonCONST32_GP tglobaladdr:$global),
2595                           (i32 IntRegs:$src1)),
2596           (STb_GP tglobaladdr:$global, (i32 IntRegs:$src1))>,
2597           Requires<[NoV4T]>;
2598
2599 def : Pat<(atomic_store_8 (add (HexagonCONST32_GP tglobaladdr:$global),
2600                                u16ImmPred:$offset),
2601                           (i32 IntRegs:$src1)),
2602           (STrib_GP tglobaladdr:$global, u16ImmPred:$offset,
2603                     (i32 IntRegs:$src1))>, Requires<[NoV4T]>;
2604
2605 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
2606           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
2607
2608 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
2609                           (i32 IntRegs:$src1)),
2610           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
2611                          (i32 IntRegs:$src1))>;
2612
2613
2614 // 16 bit atomic store
2615 def : Pat<(atomic_store_16 (HexagonCONST32_GP tglobaladdr:$global),
2616                            (i32 IntRegs:$src1)),
2617           (STh_GP tglobaladdr:$global, (i32 IntRegs:$src1))>,
2618           Requires<[NoV4T]>;
2619
2620 def : Pat<(atomic_store_16 (add (HexagonCONST32_GP tglobaladdr:$global),
2621                                 u16ImmPred:$offset),
2622                            (i32 IntRegs:$src1)),
2623           (STrih_GP tglobaladdr:$global, u16ImmPred:$offset,
2624                     (i32 IntRegs:$src1))>, Requires<[NoV4T]>;
2625
2626 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
2627           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
2628
2629 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
2630                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
2631           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
2632                          (i32 IntRegs:$src1))>;
2633
2634
2635 // 32 bit atomic store
2636 def : Pat<(atomic_store_32 (HexagonCONST32_GP tglobaladdr:$global),
2637                            (i32 IntRegs:$src1)),
2638           (STw_GP tglobaladdr:$global, (i32 IntRegs:$src1))>,
2639           Requires<[NoV4T]>;
2640
2641 def : Pat<(atomic_store_32 (add (HexagonCONST32_GP tglobaladdr:$global),
2642                                 u16ImmPred:$offset),
2643                            (i32 IntRegs:$src1)),
2644           (STriw_GP tglobaladdr:$global, u16ImmPred:$offset,
2645                                          (i32 IntRegs:$src1))>,
2646             Requires<[NoV4T]>;
2647
2648 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
2649           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
2650
2651 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
2652                            (i32 IntRegs:$src1)),
2653           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
2654                          (i32 IntRegs:$src1))>;
2655
2656
2657
2658
2659 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
2660           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
2661
2662 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
2663                            (i64 DoubleRegs:$src1)),
2664           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
2665                          (i64 DoubleRegs:$src1))>;
2666
2667 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
2668 def : Pat <(and (i32 IntRegs:$src1), 65535),
2669       (ZXTH (i32 IntRegs:$src1))>;
2670
2671 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
2672 def : Pat <(and (i32 IntRegs:$src1), 255),
2673       (ZXTB (i32 IntRegs:$src1))>;
2674
2675 // Map Add(p1, true) to p1 = not(p1).
2676 //     Add(p1, false) should never be produced,
2677 //     if it does, it got to be mapped to NOOP.
2678 def : Pat <(add (i1 PredRegs:$src1), -1),
2679       (NOT_p (i1 PredRegs:$src1))>;
2680
2681 // Map from p0 = setlt(r0, r1) r2 = mux(p0, r3, r4) =>
2682 //   p0 = cmp.lt(r0, r1), r0 = mux(p0, r2, r1).
2683 def : Pat <(select (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2684                    (i32 IntRegs:$src3),
2685                    (i32 IntRegs:$src4)),
2686       (i32 (TFR_condset_rr (CMPLTrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2687                            (i32 IntRegs:$src4), (i32 IntRegs:$src3)))>,
2688       Requires<[HasV2TOnly]>;
2689
2690 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
2691 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
2692       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
2693                            s8ImmPred:$src2))>;
2694
2695 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
2696 // => r0 = TFR_condset_ri(p0, r1, #i)
2697 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
2698                    (i32 IntRegs:$src3)),
2699       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
2700                            s12ImmPred:$src2))>;
2701
2702 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
2703 // => r0 = TFR_condset_ir(p0, #i, r1)
2704 def : Pat <(select (not PredRegs:$src1), IntRegs:$src2, s12ImmPred:$src3),
2705       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
2706                            (i32 IntRegs:$src2)))>;
2707
2708 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
2709 def : Pat <(brcond (not PredRegs:$src1), bb:$offset),
2710       (JMP_cNot (i1 PredRegs:$src1), bb:$offset)>;
2711
2712 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
2713 def : Pat <(and PredRegs:$src1, (not PredRegs:$src2)),
2714       (i1 (AND_pnotp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2715
2716 // Map from store(globaladdress + x) -> memd(#foo + x).
2717 let AddedComplexity = 100 in
2718 def : Pat <(store (i64 DoubleRegs:$src1),
2719                   (add (HexagonCONST32_GP tglobaladdr:$global),
2720                        u16ImmPred:$offset)),
2721       (STrid_GP tglobaladdr:$global, u16ImmPred:$offset,
2722                 (i64 DoubleRegs:$src1))>, Requires<[NoV4T]>;
2723
2724 // Map from store(globaladdress) -> memd(#foo).
2725 let AddedComplexity = 100 in
2726 def : Pat <(store (i64 DoubleRegs:$src1),
2727                   (HexagonCONST32_GP tglobaladdr:$global)),
2728       (STd_GP tglobaladdr:$global, (i64 DoubleRegs:$src1))>,
2729       Requires<[NoV4T]>;
2730
2731 // Map from store(globaladdress + x) -> memw(#foo + x).
2732 let AddedComplexity = 100 in
2733 def : Pat <(store (i32 IntRegs:$src1),
2734               (add (HexagonCONST32_GP tglobaladdr:$global),
2735                                       u16ImmPred:$offset)),
2736       (STriw_GP tglobaladdr:$global, u16ImmPred:$offset, (i32 IntRegs:$src1))>,
2737       Requires<[NoV4T]>;
2738
2739 // Map from store(globaladdress) -> memw(#foo + 0).
2740 let AddedComplexity = 100 in
2741 def : Pat <(store (i32 IntRegs:$src1), (HexagonCONST32_GP tglobaladdr:$global)),
2742       (STriw_GP tglobaladdr:$global, 0, (i32 IntRegs:$src1))>;
2743
2744 // Map from store(globaladdress) -> memw(#foo).
2745 let AddedComplexity = 100 in
2746 def : Pat <(store (i32 IntRegs:$src1), (HexagonCONST32_GP tglobaladdr:$global)),
2747       (STriw_GP tglobaladdr:$global, 0, (i32 IntRegs:$src1))>,
2748       Requires<[NoV4T]>;
2749
2750 // Map from store(globaladdress + x) -> memh(#foo + x).
2751 let AddedComplexity = 100 in
2752 def : Pat <(truncstorei16 (i32 IntRegs:$src1),
2753                           (add (HexagonCONST32_GP tglobaladdr:$global),
2754                                u16ImmPred:$offset)),
2755       (STrih_GP tglobaladdr:$global, u16ImmPred:$offset, (i32 IntRegs:$src1))>,
2756       Requires<[NoV4T]>;
2757
2758 // Map from store(globaladdress) -> memh(#foo).
2759 let AddedComplexity = 100 in
2760 def : Pat <(truncstorei16 (i32 IntRegs:$src1),
2761                           (HexagonCONST32_GP tglobaladdr:$global)),
2762       (STh_GP tglobaladdr:$global, (i32 IntRegs:$src1))>,
2763       Requires<[NoV4T]>;
2764
2765 // Map from store(globaladdress + x) -> memb(#foo + x).
2766 let AddedComplexity = 100 in
2767 def : Pat <(truncstorei8 (i32 IntRegs:$src1),
2768                          (add (HexagonCONST32_GP tglobaladdr:$global),
2769                               u16ImmPred:$offset)),
2770       (STrib_GP tglobaladdr:$global, u16ImmPred:$offset, (i32 IntRegs:$src1))>,
2771       Requires<[NoV4T]>;
2772
2773 // Map from store(globaladdress) -> memb(#foo).
2774 let AddedComplexity = 100 in
2775 def : Pat <(truncstorei8 (i32 IntRegs:$src1),
2776                          (HexagonCONST32_GP tglobaladdr:$global)),
2777       (STb_GP tglobaladdr:$global, (i32 IntRegs:$src1))>,
2778       Requires<[NoV4T]>;
2779
2780 // Map from load(globaladdress + x) -> memw(#foo + x).
2781 let AddedComplexity = 100 in
2782 def : Pat <(i32 (load (add (HexagonCONST32_GP tglobaladdr:$global),
2783                       u16ImmPred:$offset))),
2784       (i32 (LDriw_GP tglobaladdr:$global, u16ImmPred:$offset))>,
2785       Requires<[NoV4T]>;
2786
2787 // Map from load(globaladdress) -> memw(#foo).
2788 let AddedComplexity = 100 in
2789 def : Pat <(i32 (load (HexagonCONST32_GP tglobaladdr:$global))),
2790       (i32 (LDw_GP tglobaladdr:$global))>,
2791       Requires<[NoV4T]>;
2792
2793 // Map from load(globaladdress + x) -> memd(#foo + x).
2794 let AddedComplexity = 100 in
2795 def : Pat <(i64 (load (add (HexagonCONST32_GP tglobaladdr:$global),
2796                            u16ImmPred:$offset))),
2797       (i64 (LDrid_GP tglobaladdr:$global, u16ImmPred:$offset))>,
2798       Requires<[NoV4T]>;
2799
2800 // Map from load(globaladdress) -> memw(#foo + 0).
2801 let AddedComplexity = 100 in
2802 def : Pat <(i64 (load (HexagonCONST32_GP tglobaladdr:$global))),
2803       (i64 (LDd_GP tglobaladdr:$global))>,
2804       Requires<[NoV4T]>;
2805
2806 // Map from Pd = load(globaladdress) -> Rd = memb(globaladdress), Pd = Rd.
2807 let AddedComplexity = 100 in
2808 def : Pat <(i1 (load (HexagonCONST32_GP tglobaladdr:$global))),
2809       (i1 (TFR_PdRs (i32 (LDb_GP tglobaladdr:$global))))>,
2810       Requires<[NoV4T]>;
2811
2812 // Map from load(globaladdress + x) -> memh(#foo + x).
2813 let AddedComplexity = 100 in
2814 def : Pat <(i32 (extloadi16 (add (HexagonCONST32_GP tglobaladdr:$global),
2815                             u16ImmPred:$offset))),
2816       (i32 (LDrih_GP tglobaladdr:$global, u16ImmPred:$offset))>,
2817       Requires<[NoV4T]>;
2818
2819 // Map from load(globaladdress + x) -> memh(#foo + x).
2820 let AddedComplexity = 100 in
2821 def : Pat <(i32 (sextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
2822       (i32 (LDrih_GP tglobaladdr:$global, 0))>,
2823       Requires<[NoV4T]>;
2824
2825 // Map from load(globaladdress + x) -> memuh(#foo + x).
2826 let AddedComplexity = 100 in
2827 def : Pat <(i32 (zextloadi16 (add (HexagonCONST32_GP tglobaladdr:$global),
2828                              u16ImmPred:$offset))),
2829       (i32 (LDriuh_GP tglobaladdr:$global, u16ImmPred:$offset))>,
2830       Requires<[NoV4T]>;
2831
2832 // Map from load(globaladdress) -> memuh(#foo).
2833 let AddedComplexity = 100 in
2834 def : Pat <(i32 (zextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
2835       (i32 (LDriuh_GP tglobaladdr:$global, 0))>,
2836       Requires<[NoV4T]>;
2837
2838 // Map from load(globaladdress) -> memh(#foo).
2839 let AddedComplexity = 100 in
2840 def : Pat <(i32 (sextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
2841       (i32 (LDh_GP tglobaladdr:$global))>,
2842       Requires<[NoV4T]>;
2843
2844 // Map from load(globaladdress) -> memuh(#foo).
2845 let AddedComplexity = 100 in
2846 def : Pat <(i32 (zextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
2847       (i32 (LDuh_GP tglobaladdr:$global))>,
2848       Requires<[NoV4T]>;
2849
2850 // Map from load(globaladdress + x) -> memb(#foo + x).
2851 let AddedComplexity = 100 in
2852 def : Pat <(i32 (extloadi8 (add (HexagonCONST32_GP tglobaladdr:$global),
2853                            u16ImmPred:$offset))),
2854       (i32 (LDrib_GP tglobaladdr:$global, u16ImmPred:$offset))>,
2855       Requires<[NoV4T]>;
2856
2857 // Map from load(globaladdress + x) -> memb(#foo + x).
2858 let AddedComplexity = 100 in
2859 def : Pat <(i32 (sextloadi8 (add (HexagonCONST32_GP tglobaladdr:$global),
2860                             u16ImmPred:$offset))),
2861       (i32 (LDrib_GP tglobaladdr:$global, u16ImmPred:$offset))>,
2862       Requires<[NoV4T]>;
2863
2864 // Map from load(globaladdress + x) -> memub(#foo + x).
2865 let AddedComplexity = 100 in
2866 def : Pat <(i32 (zextloadi8 (add (HexagonCONST32_GP tglobaladdr:$global),
2867                             u16ImmPred:$offset))),
2868       (i32 (LDriub_GP tglobaladdr:$global, u16ImmPred:$offset))>,
2869       Requires<[NoV4T]>;
2870
2871 // Map from load(globaladdress) -> memb(#foo).
2872 let AddedComplexity = 100 in
2873 def : Pat <(i32 (extloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
2874       (i32 (LDb_GP tglobaladdr:$global))>,
2875       Requires<[NoV4T]>;
2876
2877 // Map from load(globaladdress) -> memb(#foo).
2878 let AddedComplexity = 100 in
2879 def : Pat <(i32 (sextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
2880       (i32 (LDb_GP tglobaladdr:$global))>,
2881       Requires<[NoV4T]>;
2882
2883 // Map from load(globaladdress) -> memub(#foo).
2884 let AddedComplexity = 100 in
2885 def : Pat <(i32 (zextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
2886       (i32 (LDub_GP tglobaladdr:$global))>,
2887       Requires<[NoV4T]>;
2888
2889 // When the Interprocedural Global Variable optimizer realizes that a
2890 // certain global variable takes only two constant values, it shrinks the
2891 // global to a boolean. Catch those loads here in the following 3 patterns.
2892 let AddedComplexity = 100 in
2893 def : Pat <(i32 (extloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
2894       (i32 (LDb_GP tglobaladdr:$global))>,
2895       Requires<[NoV4T]>;
2896
2897 let AddedComplexity = 100 in
2898 def : Pat <(i32 (sextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
2899       (i32 (LDb_GP tglobaladdr:$global))>,
2900       Requires<[NoV4T]>;
2901
2902 let AddedComplexity = 100 in
2903 def : Pat <(i32 (zextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
2904       (i32 (LDub_GP tglobaladdr:$global))>,
2905       Requires<[NoV4T]>;
2906
2907 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
2908 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
2909       (i32 (AND_rr (i32 (LDrib ADDRriS11_0:$addr)), (TFRI 0x1)))>;
2910
2911 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = SXTW(Rss.lo).
2912 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
2913       (i64 (SXTW (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
2914
2915 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = SXTW(SXTH(Rss.lo)).
2916 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
2917       (i64 (SXTW (i32 (SXTH (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2918                                                  subreg_loreg))))))>;
2919
2920 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = SXTW(SXTB(Rss.lo)).
2921 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
2922       (i64 (SXTW (i32 (SXTB (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2923                                                  subreg_loreg))))))>;
2924
2925 // We want to prevent emitting pnot's as much as possible.
2926 // Map brcond with an unsupported setcc to a JMP_cNot.
2927 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2928                         bb:$offset),
2929       (JMP_cNot (CMPEQrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2930                 bb:$offset)>;
2931
2932 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
2933                         bb:$offset),
2934       (JMP_cNot (CMPEQri (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
2935
2936 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
2937       (JMP_cNot (i1 PredRegs:$src1), bb:$offset)>;
2938
2939 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
2940       (JMP_c (i1 PredRegs:$src1), bb:$offset)>;
2941
2942 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
2943                         bb:$offset),
2944       (JMP_cNot (CMPGEri (i32 IntRegs:$src1), s8ImmPred:$src2), bb:$offset)>;
2945
2946 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2947                         bb:$offset),
2948       (JMP_c (CMPLTrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)), bb:$offset)>;
2949
2950 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2951                    bb:$offset),
2952       (JMP_cNot (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
2953                    bb:$offset)>;
2954
2955 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2956                         bb:$offset),
2957       (JMP_cNot (CMPGTUrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2958                 bb:$offset)>;
2959
2960 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2961                    bb:$offset),
2962       (JMP_cNot (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2963                 bb:$offset)>;
2964
2965 // Map from a 64-bit select to an emulated 64-bit mux.
2966 // Hexagon does not support 64-bit MUXes; so emulate with combines.
2967 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
2968                    (i64 DoubleRegs:$src3)),
2969       (i64 (COMBINE_rr (i32 (MUX_rr (i1 PredRegs:$src1),
2970                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2971                                                          subreg_hireg)),
2972                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2973                                                          subreg_hireg)))),
2974                        (i32 (MUX_rr (i1 PredRegs:$src1),
2975                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2976                                                          subreg_loreg)),
2977                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2978                                                          subreg_loreg))))))>;
2979
2980 // Map from a 1-bit select to logical ops.
2981 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
2982 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
2983                    (i1 PredRegs:$src3)),
2984       (OR_pp (AND_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
2985              (AND_pp (NOT_p (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
2986
2987 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
2988 def : Pat<(i1 (load ADDRriS11_2:$addr)),
2989       (i1 (TFR_PdRs (i32 (LDrib ADDRriS11_2:$addr))))>;
2990
2991 // Map for truncating from 64 immediates to 32 bit immediates.
2992 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
2993       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
2994
2995 // Map for truncating from i64 immediates to i1 bit immediates.
2996 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
2997        (i1 (TFR_PdRs (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2998                                           subreg_loreg))))>;
2999
3000 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
3001 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3002       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3003                                                      subreg_loreg)))>;
3004
3005 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
3006 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3007       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3008                                                      subreg_loreg)))>;
3009 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
3010 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
3011       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3012                                                      subreg_loreg)))>;
3013
3014 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
3015 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
3016       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
3017                                                      subreg_loreg)))>;
3018
3019 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
3020 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
3021       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
3022
3023 let AddedComplexity = 100 in
3024 // Map from i1 = constant<-1>; memw(CONST32(#foo)) = i1 -> r0 = 1;
3025 // memw(#foo) = r0
3026 def : Pat<(store (i1 -1), (HexagonCONST32_GP tglobaladdr:$global)),
3027       (STb_GP tglobaladdr:$global, (TFRI 1))>,
3028       Requires<[NoV4T]>;
3029
3030 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
3031 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
3032       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
3033
3034 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
3035 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
3036       (STrib ADDRriS11_2:$addr, (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0)) )>;
3037
3038 // Map Rdd = anyext(Rs) -> Rdd = sxtw(Rs).
3039 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
3040 // Better way to do this?
3041 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
3042       (i64 (SXTW (i32 IntRegs:$src1)))>;
3043
3044 // Map cmple -> cmpgt.
3045 // rs <= rt -> !(rs > rt).
3046 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ImmPred:$src2)),
3047       (i1 (NOT_p (CMPGTri (i32 IntRegs:$src1), s10ImmPred:$src2)))>;
3048
3049 // rs <= rt -> !(rs > rt).
3050 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3051       (i1 (NOT_p (CMPGTrr (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
3052
3053 // Rss <= Rtt -> !(Rss > Rtt).
3054 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3055       (i1 (NOT_p (CMPGT64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
3056
3057 // Map cmpne -> cmpeq.
3058 // Hexagon_TODO: We should improve on this.
3059 // rs != rt -> !(rs == rt).
3060 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
3061       (i1 (NOT_p(i1 (CMPEQri (i32 IntRegs:$src1), s10ImmPred:$src2))))>;
3062
3063 // Map cmpne(Rs) -> !cmpeqe(Rs).
3064 // rs != rt -> !(rs == rt).
3065 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3066       (i1 (NOT_p (i1 (CMPEQrr (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
3067
3068 // Convert setne back to xor for hexagon since we compute w/ pred registers.
3069 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
3070       (i1 (XOR_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
3071
3072 // Map cmpne(Rss) -> !cmpew(Rss).
3073 // rs != rt -> !(rs == rt).
3074 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3075       (i1 (NOT_p (i1 (CMPEHexagon4rr (i64 DoubleRegs:$src1),
3076                                      (i64 DoubleRegs:$src2)))))>;
3077
3078 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
3079 // rs >= rt -> !(rt > rs).
3080 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3081       (i1 (NOT_p (i1 (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
3082
3083 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ImmPred:$src2)),
3084       (i1 (CMPGEri (i32 IntRegs:$src1), s8ImmPred:$src2))>;
3085
3086 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
3087 // rss >= rtt -> !(rtt > rss).
3088 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3089       (i1 (NOT_p (i1 (CMPGT64rr (i64 DoubleRegs:$src2),
3090                                 (i64 DoubleRegs:$src1)))))>;
3091
3092 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
3093 // rs < rt -> !(rs >= rt).
3094 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
3095       (i1 (NOT_p (CMPGEri (i32 IntRegs:$src1), s8ImmPred:$src2)))>;
3096
3097 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
3098 // rs < rt -> rt > rs.
3099 // We can let assembler map it, or we can do in the compiler itself.
3100 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3101       (i1 (CMPGTrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
3102
3103 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
3104 // rss < rtt -> (rtt > rss).
3105 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3106       (i1 (CMPGT64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
3107
3108 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
3109 // rs < rt -> rt > rs.
3110 // We can let assembler map it, or we can do in the compiler itself.
3111 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3112       (i1 (CMPGTUrr (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
3113
3114 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
3115 // rs < rt -> rt > rs.
3116 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3117       (i1 (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
3118
3119 // Generate cmpgeu(Rs, #u8)
3120 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ImmPred:$src2)),
3121       (i1 (CMPGEUri (i32 IntRegs:$src1), u8ImmPred:$src2))>;
3122
3123 // Generate cmpgtu(Rs, #u9)
3124 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ImmPred:$src2)),
3125       (i1 (CMPGTUri (i32 IntRegs:$src1), u9ImmPred:$src2))>;
3126
3127 // Map from Rs >= Rt -> !(Rt > Rs).
3128 // rs >= rt -> !(rt > rs).
3129 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3130       (i1 (NOT_p (CMPGTUrr (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
3131
3132 // Map from Rs >= Rt -> !(Rt > Rs).
3133 // rs >= rt -> !(rt > rs).
3134 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3135       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
3136
3137 // Map from cmpleu(Rs, Rs) -> !cmpgtu(Rs, Rs).
3138 // Map from (Rs <= Rt) -> !(Rs > Rt).
3139 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
3140       (i1 (NOT_p (CMPGTUrr (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
3141
3142 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
3143 // Map from (Rs <= Rt) -> !(Rs > Rt).
3144 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
3145       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
3146
3147 // Sign extends.
3148 // i1 -> i32
3149 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
3150       (i32 (MUX_ii (i1 PredRegs:$src1), -1, 0))>;
3151
3152 // i1 -> i64
3153 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
3154       (i64 (COMBINE_rr (TFRI -1), (MUX_ii (i1 PredRegs:$src1), -1, 0)))>;
3155
3156 // Convert sign-extended load back to load and sign extend.
3157 // i8 -> i64
3158 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
3159       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
3160
3161 // Convert any-extended load back to load and sign extend.
3162 // i8 -> i64
3163 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
3164       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
3165
3166 // Convert sign-extended load back to load and sign extend.
3167 // i16 -> i64
3168 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
3169       (i64 (SXTW (LDrih ADDRriS11_1:$src1)))>;
3170
3171 // Convert sign-extended load back to load and sign extend.
3172 // i32 -> i64
3173 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
3174       (i64 (SXTW (LDriw ADDRriS11_2:$src1)))>;
3175
3176
3177 // Zero extends.
3178 // i1 -> i32
3179 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
3180       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
3181
3182 // i1 -> i64
3183 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
3184       (i64 (COMBINE_rr (TFRI 0), (MUX_ii (i1 PredRegs:$src1), 1, 0)))>;
3185
3186 // i32 -> i64
3187 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
3188       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>;
3189
3190 // i8 -> i64
3191 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
3192       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>;
3193
3194 // i16 -> i64
3195 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
3196       (i64 (COMBINE_rr (TFRI 0), (LDriuh ADDRriS11_1:$src1)))>;
3197
3198 // i32 -> i64
3199 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
3200       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>;
3201
3202 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
3203       (i32 (LDriw ADDRriS11_0:$src1))>;
3204
3205 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
3206 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
3207       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
3208
3209 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
3210 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
3211       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
3212
3213 // Map from Rss = Pd to Rdd = sxtw (mux(Pd, #1, #0))
3214 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
3215       (i64 (SXTW (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))))>;
3216
3217
3218 // Any extended 64-bit load.
3219 // anyext i32 -> i64
3220 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
3221       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>;
3222
3223 // anyext i16 -> i64.
3224 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
3225       (i64 (COMBINE_rr (TFRI 0), (LDrih ADDRriS11_2:$src1)))>;
3226
3227 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
3228 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
3229       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>;
3230
3231 // Multiply 64-bit unsigned and use upper result.
3232 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
3233       (i64
3234        (MPYU64_acc
3235         (i64
3236          (COMBINE_rr
3237           (TFRI 0),
3238            (i32
3239             (EXTRACT_SUBREG
3240              (i64
3241               (LSRd_ri
3242                (i64
3243                 (MPYU64_acc
3244                  (i64
3245                   (MPYU64_acc
3246                    (i64
3247                     (COMBINE_rr (TFRI 0),
3248                      (i32
3249                       (EXTRACT_SUBREG
3250                        (i64
3251                         (LSRd_ri
3252                          (i64
3253                           (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3254                                                        subreg_loreg)),
3255                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3256                                                        subreg_loreg)))), 32)),
3257                        subreg_loreg)))),
3258                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3259                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
3260                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
3261                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
3262                32)), subreg_loreg)))),
3263         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3264         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
3265
3266 // Multiply 64-bit signed and use upper result.
3267 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
3268       (i64
3269        (MPY64_acc
3270         (i64
3271          (COMBINE_rr (TFRI 0),
3272           (i32
3273            (EXTRACT_SUBREG
3274             (i64
3275              (LSRd_ri
3276               (i64
3277                (MPY64_acc
3278                 (i64
3279                  (MPY64_acc
3280                   (i64
3281                    (COMBINE_rr (TFRI 0),
3282                     (i32
3283                      (EXTRACT_SUBREG
3284                       (i64
3285                        (LSRd_ri
3286                         (i64
3287                          (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3288                                                       subreg_loreg)),
3289                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3290                                                       subreg_loreg)))), 32)),
3291                       subreg_loreg)))),
3292                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3293                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
3294                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
3295                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
3296               32)), subreg_loreg)))),
3297         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3298         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
3299
3300 // Hexagon specific ISD nodes.
3301 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
3302 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
3303                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
3304 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
3305                                   SDTHexagonADJDYNALLOC>;
3306 // Needed to tag these instructions for stack layout.
3307 let usesCustomInserter = 1 in
3308 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
3309                                                      s16Imm:$src2),
3310                   "$dst = add($src1, #$src2)",
3311                   [(set (i32 IntRegs:$dst),
3312                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
3313                                              s16ImmPred:$src2))]>;
3314
3315 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
3316 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
3317 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
3318                 "$dst = $src1",
3319                 [(set (i32 IntRegs:$dst),
3320                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
3321
3322 let AddedComplexity = 100 in
3323 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
3324       (COPY (i32 IntRegs:$src1))>;
3325
3326 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
3327 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
3328
3329 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
3330 def BR_JT : JRInst<(outs), (ins IntRegs:$src),
3331                    "jumpr $src",
3332                    [(HexagonBR_JT (i32 IntRegs:$src))]>;
3333
3334 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
3335
3336 def : Pat<(HexagonWrapperJT tjumptable:$dst),
3337           (i32 (CONST32_set_jt tjumptable:$dst))>;
3338
3339 // XTYPE/SHIFT
3340
3341 // Multi-class for logical operators :
3342 // Shift by immediate/register and accumulate/logical
3343 multiclass xtype_imm<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
3344   def _ri : SInst_acc<(outs IntRegs:$dst),
3345             (ins IntRegs:$src1, IntRegs:$src2, u5Imm:$src3),
3346             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
3347             [(set (i32 IntRegs:$dst),
3348                   (OpNode2 (i32 IntRegs:$src1),
3349                            (OpNode1 (i32 IntRegs:$src2),
3350                                     u5ImmPred:$src3)))],
3351             "$src1 = $dst">;
3352
3353   def d_ri : SInst_acc<(outs DoubleRegs:$dst),
3354             (ins DoubleRegs:$src1, DoubleRegs:$src2, u6Imm:$src3),
3355             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
3356             [(set (i64 DoubleRegs:$dst), (OpNode2 (i64 DoubleRegs:$src1),
3357                           (OpNode1 (i64 DoubleRegs:$src2), u6ImmPred:$src3)))],
3358             "$src1 = $dst">;
3359 }
3360
3361 // Multi-class for logical operators :
3362 // Shift by register and accumulate/logical (32/64 bits)
3363 multiclass xtype_reg<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
3364   def _rr : SInst_acc<(outs IntRegs:$dst),
3365             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
3366             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
3367             [(set (i32 IntRegs:$dst),
3368                   (OpNode2 (i32 IntRegs:$src1),
3369                            (OpNode1 (i32 IntRegs:$src2),
3370                                     (i32 IntRegs:$src3))))],
3371             "$src1 = $dst">;
3372
3373   def d_rr : SInst_acc<(outs DoubleRegs:$dst),
3374             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
3375             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
3376             [(set (i64 DoubleRegs:$dst),
3377                   (OpNode2 (i64 DoubleRegs:$src1),
3378                            (OpNode1 (i64 DoubleRegs:$src2),
3379                                     (i32 IntRegs:$src3))))],
3380             "$src1 = $dst">;
3381
3382 }
3383
3384 multiclass basic_xtype_imm<string OpcStr, SDNode OpNode> {
3385 let AddedComplexity = 100 in
3386   defm _ADD : xtype_imm< !strconcat("+= ", OpcStr), OpNode, add>;
3387   defm _SUB : xtype_imm< !strconcat("-= ", OpcStr), OpNode, sub>;
3388   defm _AND : xtype_imm< !strconcat("&= ", OpcStr), OpNode, and>;
3389   defm _OR  : xtype_imm< !strconcat("|= ", OpcStr), OpNode, or>;
3390 }
3391
3392 multiclass basic_xtype_reg<string OpcStr, SDNode OpNode> {
3393 let AddedComplexity = 100 in
3394   defm _ADD : xtype_reg< !strconcat("+= ", OpcStr), OpNode, add>;
3395   defm _SUB : xtype_reg< !strconcat("-= ", OpcStr), OpNode, sub>;
3396   defm _AND : xtype_reg< !strconcat("&= ", OpcStr), OpNode, and>;
3397   defm _OR  : xtype_reg< !strconcat("|= ", OpcStr), OpNode, or>;
3398 }
3399
3400 multiclass xtype_xor_imm<string OpcStr, SDNode OpNode> {
3401 let AddedComplexity = 100 in
3402   defm _XOR : xtype_imm< !strconcat("^= ", OpcStr), OpNode, xor>;
3403 }
3404
3405 defm ASL : basic_xtype_imm<"asl", shl>, basic_xtype_reg<"asl", shl>,
3406            xtype_xor_imm<"asl", shl>;
3407
3408 defm LSR : basic_xtype_imm<"lsr", srl>, basic_xtype_reg<"lsr", srl>,
3409            xtype_xor_imm<"lsr", srl>;
3410
3411 defm ASR : basic_xtype_imm<"asr", sra>, basic_xtype_reg<"asr", sra>;
3412 defm LSL : basic_xtype_reg<"lsl", shl>;
3413
3414 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
3415 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
3416       (i32 (MPYI_rin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
3417
3418 //===----------------------------------------------------------------------===//
3419 // V3 Instructions +
3420 //===----------------------------------------------------------------------===//
3421
3422 include "HexagonInstrInfoV3.td"
3423
3424 //===----------------------------------------------------------------------===//
3425 // V3 Instructions -
3426 //===----------------------------------------------------------------------===//
3427
3428 //===----------------------------------------------------------------------===//
3429 // V4 Instructions +
3430 //===----------------------------------------------------------------------===//
3431
3432 include "HexagonInstrInfoV4.td"
3433
3434 //===----------------------------------------------------------------------===//
3435 // V4 Instructions -
3436 //===----------------------------------------------------------------------===//
3437
3438 //===----------------------------------------------------------------------===//
3439 // V5 Instructions +
3440 //===----------------------------------------------------------------------===//
3441
3442 include "HexagonInstrInfoV5.td"
3443
3444 //===----------------------------------------------------------------------===//
3445 // V5 Instructions -
3446 //===----------------------------------------------------------------------===//
3447
3448 //===----------------------------------------------------------------------===//
3449 // Generate mapping table to relate non-predicate instructions with their
3450 // predicated formats - true and false.
3451 //
3452
3453 def getPredOpcode : InstrMapping {
3454   let FilterClass = "PredRel";
3455   // Instructions with the same BaseOpcode and isNVStore values form a row.
3456   let RowFields = ["BaseOpcode", "isNVStore", "PNewValue"];
3457   // Instructions with the same predicate sense form a column.
3458   let ColFields = ["PredSense"];
3459   // The key column is the unpredicated instructions.
3460   let KeyCol = [""];
3461   // Value columns are PredSense=true and PredSense=false
3462   let ValueCols = [["true"], ["false"]];
3463 }
3464
3465 //===----------------------------------------------------------------------===//
3466 // Generate mapping table to relate predicated instructions with their .new
3467 // format.
3468 //
3469 def getPredNewOpcode : InstrMapping {
3470   let FilterClass = "PredNewRel";
3471   let RowFields = ["BaseOpcode", "PredSense", "isNVStore"];
3472   let ColFields = ["PNewValue"];
3473   let KeyCol = [""];
3474   let ValueCols = [["new"]];
3475 }