lib/Target/Mips/MipsInstrFPU.td

   1 //===-- MipsInstrFPU.td - Mips FPU Instruction Information -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Mips FPU instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Floating Point Instructions
  16 // ------------------------
  17 // * 64bit fp:
  18 //    - 32 64-bit registers (default mode)
  19 //    - 16 even 32-bit registers (32-bit compatible mode) for
  20 //      single and double access.
  21 // * 32bit fp:
  22 //    - 16 even 32-bit registers - single and double (aliased)
  23 //    - 32 32-bit registers (within single-only mode)
  24 //===----------------------------------------------------------------------===//
  25
  26 // Floating Point Compare and Branch
  27 def SDT_MipsFPBrcond : SDTypeProfile<0, 2, [SDTCisInt<0>,
  28                                             SDTCisVT<1, OtherVT>]>;
  29 def SDT_MipsFPCmp : SDTypeProfile<0, 3, [SDTCisSameAs<0, 1>, SDTCisFP<1>,
  30                                          SDTCisVT<2, i32>]>;
  31 def SDT_MipsCMovFP : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  32                                           SDTCisSameAs<1, 2>]>;
  33 def SDT_MipsBuildPairF64 : SDTypeProfile<1, 2, [SDTCisVT<0, f64>,
  34                                                 SDTCisVT<1, i32>,
  35                                                 SDTCisSameAs<1, 2>]>;
  36 def SDT_MipsExtractElementF64 : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  37                                                      SDTCisVT<1, f64>,
  38                                                      SDTCisVT<2, i32>]>;
  39
  40 def MipsFPCmp : SDNode<"MipsISD::FPCmp", SDT_MipsFPCmp, [SDNPOutGlue]>;
  41 def MipsCMovFP_T : SDNode<"MipsISD::CMovFP_T", SDT_MipsCMovFP, [SDNPInGlue]>;
  42 def MipsCMovFP_F : SDNode<"MipsISD::CMovFP_F", SDT_MipsCMovFP, [SDNPInGlue]>;
  43 def MipsFPBrcond : SDNode<"MipsISD::FPBrcond", SDT_MipsFPBrcond,
  44                           [SDNPHasChain, SDNPOptInGlue]>;
  45 def MipsBuildPairF64 : SDNode<"MipsISD::BuildPairF64", SDT_MipsBuildPairF64>;
  46 def MipsExtractElementF64 : SDNode<"MipsISD::ExtractElementF64",
  47                                    SDT_MipsExtractElementF64>;
  48
  49 // Operand for printing out a condition code.
  50 let PrintMethod = "printFCCOperand", DecoderMethod = "DecodeCondCode" in
  51   def condcode : Operand<i32>;
  52
  53 //===----------------------------------------------------------------------===//
  54 // Feature predicates.
  55 //===----------------------------------------------------------------------===//
  56
  57 def IsFP64bit        : Predicate<"Subtarget.isFP64bit()">,
  58                        AssemblerPredicate<"FeatureFP64Bit">;
  59 def NotFP64bit       : Predicate<"!Subtarget.isFP64bit()">,
  60                        AssemblerPredicate<"!FeatureFP64Bit">;
  61 def IsSingleFloat    : Predicate<"Subtarget.isSingleFloat()">,
  62                        AssemblerPredicate<"FeatureSingleFloat">;
  63 def IsNotSingleFloat : Predicate<"!Subtarget.isSingleFloat()">,
  64                        AssemblerPredicate<"!FeatureSingleFloat">;
  65
  66 // FP immediate patterns.
  67 def fpimm0 : PatLeaf<(fpimm), [{
  68   return N->isExactlyValue(+0.0);
  69 }]>;
  70
  71 def fpimm0neg : PatLeaf<(fpimm), [{
  72   return N->isExactlyValue(-0.0);
  73 }]>;
  74
  75 //===----------------------------------------------------------------------===//
  76 // Instruction Class Templates
  77 //
  78 // A set of multiclasses is used to address the register usage.
  79 //
  80 // S32 - single precision in 16 32bit even fp registers
  81 //       single precision in 32 32bit fp registers in SingleOnly mode
  82 // S64 - single precision in 32 64bit fp registers (In64BitMode)
  83 // D32 - double precision in 16 32bit even fp registers
  84 // D64 - double precision in 32 64bit fp registers (In64BitMode)
  85 //
  86 // Only S32 and D32 are supported right now.
  87 //===----------------------------------------------------------------------===//
  88
  89 // FP load.
  90 let DecoderMethod = "DecodeFMem" in {
  91 class FPLoad<bits<6> op, string opstr, RegisterClass RC, Operand MemOpnd>:
  92   FMem<op, (outs RC:$ft), (ins MemOpnd:$addr),
  93       !strconcat(opstr, "\t$ft, $addr"), [(set RC:$ft, (load_a addr:$addr))],
  94       IILoad>;
  95
  96 // FP store.
  97 class FPStore<bits<6> op, string opstr, RegisterClass RC, Operand MemOpnd>:
  98   FMem<op, (outs), (ins RC:$ft, MemOpnd:$addr),
  99       !strconcat(opstr, "\t$ft, $addr"), [(store_a RC:$ft, addr:$addr)],
 100       IIStore>;
 101 }
 102 // FP indexed load.
 103 class FPIdxLoad<bits<6> funct, string opstr, RegisterClass DRC,
 104                 RegisterClass PRC, SDPatternOperator FOp = null_frag>:
 105   FFMemIdx<funct, (outs DRC:$fd), (ins PRC:$base, PRC:$index),
 106            !strconcat(opstr, "\t$fd, ${index}(${base})"),
 107            [(set DRC:$fd, (FOp (add PRC:$base, PRC:$index)))]> {
 108   let fs = 0;
 109 }
 110
 111 // FP indexed store.
 112 class FPIdxStore<bits<6> funct, string opstr, RegisterClass DRC,
 113                  RegisterClass PRC, SDPatternOperator FOp= null_frag>:
 114   FFMemIdx<funct, (outs), (ins DRC:$fs, PRC:$base, PRC:$index),
 115            !strconcat(opstr, "\t$fs, ${index}(${base})"),
 116            [(FOp DRC:$fs, (add PRC:$base, PRC:$index))]> {
 117   let fd = 0;
 118 }
 119
 120 // Instructions that convert an FP value to 32-bit fixed point.
 121 multiclass FFR1_W_M<bits<6> funct, string opstr> {
 122   def _S   : FFR1<funct, 16, opstr, "w.s", FGR32, FGR32>;
 123   def _D32 : FFR1<funct, 17, opstr, "w.d", FGR32, AFGR64>,
 124              Requires<[NotFP64bit, HasStandardEncoding]>;
 125   def _D64 : FFR1<funct, 17, opstr, "w.d", FGR32, FGR64>,
 126              Requires<[IsFP64bit, HasStandardEncoding]> {
 127     let DecoderNamespace = "Mips64";
 128   }
 129 }
 130
 131 // Instructions that convert an FP value to 64-bit fixed point.
 132 let Predicates = [IsFP64bit, HasStandardEncoding], DecoderNamespace = "Mips64" in
 133 multiclass FFR1_L_M<bits<6> funct, string opstr> {
 134   def _S   : FFR1<funct, 16, opstr, "l.s", FGR64, FGR32>;
 135   def _D64 : FFR1<funct, 17, opstr, "l.d", FGR64, FGR64>;
 136 }
 137
 138 // FP-to-FP conversion instructions.
 139 multiclass FFR1P_M<bits<6> funct, string opstr, SDNode OpNode> {
 140   def _S   : FFR1P<funct, 16, opstr, "s", FGR32, FGR32, OpNode>;
 141   def _D32 : FFR1P<funct, 17, opstr, "d", AFGR64, AFGR64, OpNode>,
 142              Requires<[NotFP64bit, HasStandardEncoding]>;
 143   def _D64 : FFR1P<funct, 17, opstr, "d", FGR64, FGR64, OpNode>,
 144              Requires<[IsFP64bit, HasStandardEncoding]> {
 145     let DecoderNamespace = "Mips64";
 146   }
 147 }
 148
 149 multiclass FFR2P_M<bits<6> funct, string opstr, SDNode OpNode, bit isComm = 0> {
 150   let isCommutable = isComm in {
 151   def _S   : FFR2P<funct, 16, opstr, "s", FGR32, OpNode>;
 152   def _D32 : FFR2P<funct, 17, opstr, "d", AFGR64, OpNode>,
 153              Requires<[NotFP64bit, HasStandardEncoding]>;
 154   def _D64 : FFR2P<funct, 17, opstr, "d", FGR64, OpNode>,
 155              Requires<[IsFP64bit, HasStandardEncoding]> {
 156     let DecoderNamespace = "Mips64";
 157   }
 158 }
 159 }
 160
 161 // FP madd/msub/nmadd/nmsub instruction classes.
 162 class FMADDSUB<bits<3> funct, bits<3> fmt, string opstr, string fmtstr,
 163                SDNode OpNode, RegisterClass RC> :
 164   FFMADDSUB<funct, fmt, (outs RC:$fd), (ins RC:$fr, RC:$fs, RC:$ft),
 165             !strconcat(opstr, ".", fmtstr, "\t$fd, $fr, $fs, $ft"),
 166             [(set RC:$fd, (OpNode (fmul RC:$fs, RC:$ft), RC:$fr))]>;
 167
 168 class FNMADDSUB<bits<3> funct, bits<3> fmt, string opstr, string fmtstr,
 169                 SDNode OpNode, RegisterClass RC> :
 170   FFMADDSUB<funct, fmt, (outs RC:$fd), (ins RC:$fr, RC:$fs, RC:$ft),
 171             !strconcat(opstr, ".", fmtstr, "\t$fd, $fr, $fs, $ft"),
 172             [(set RC:$fd, (fsub fpimm0, (OpNode (fmul RC:$fs, RC:$ft), RC:$fr)))]>;
 173
 174 //===----------------------------------------------------------------------===//
 175 // Floating Point Instructions
 176 //===----------------------------------------------------------------------===//
 177 defm ROUND_W : FFR1_W_M<0xc, "round">;
 178 defm ROUND_L : FFR1_L_M<0x8, "round">;
 179 defm TRUNC_W : FFR1_W_M<0xd, "trunc">;
 180 defm TRUNC_L : FFR1_L_M<0x9, "trunc">;
 181 defm CEIL_W  : FFR1_W_M<0xe, "ceil">;
 182 defm CEIL_L  : FFR1_L_M<0xa, "ceil">;
 183 defm FLOOR_W : FFR1_W_M<0xf, "floor">;
 184 defm FLOOR_L : FFR1_L_M<0xb, "floor">;
 185 defm CVT_W   : FFR1_W_M<0x24, "cvt">;
 186 //defm CVT_L   : FFR1_L_M<0x25, "cvt">;
 187
 188 def CVT_S_W : FFR1<0x20, 20, "cvt", "s.w", FGR32, FGR32>;
 189 def CVT_L_S : FFR1<0x25, 16, "cvt", "l.s", FGR64, FGR32>;
 190 def CVT_L_D64: FFR1<0x25, 17, "cvt", "l.d", FGR64, FGR64>;
 191
 192 let Predicates = [NotFP64bit, HasStandardEncoding] in {
 193   def CVT_S_D32 : FFR1<0x20, 17, "cvt", "s.d", FGR32, AFGR64>;
 194   def CVT_D32_W : FFR1<0x21, 20, "cvt", "d.w", AFGR64, FGR32>;
 195   def CVT_D32_S : FFR1<0x21, 16, "cvt", "d.s", AFGR64, FGR32>;
 196 }
 197
 198 let Predicates = [IsFP64bit, HasStandardEncoding], DecoderNamespace = "Mips64" in {
 199  def CVT_S_D64 : FFR1<0x20, 17, "cvt", "s.d", FGR32, FGR64>;
 200  def CVT_S_L   : FFR1<0x20, 21, "cvt", "s.l", FGR32, FGR64>;
 201  def CVT_D64_W : FFR1<0x21, 20, "cvt", "d.w", FGR64, FGR32>;
 202  def CVT_D64_S : FFR1<0x21, 16, "cvt", "d.s", FGR64, FGR32>;
 203  def CVT_D64_L : FFR1<0x21, 21, "cvt", "d.l", FGR64, FGR64>;
 204 }
 205
 206 let Predicates = [NoNaNsFPMath, HasStandardEncoding] in {
 207   defm FABS    : FFR1P_M<0x5, "abs",  fabs>;
 208   defm FNEG    : FFR1P_M<0x7, "neg",  fneg>;
 209 }
 210 defm FSQRT   : FFR1P_M<0x4, "sqrt", fsqrt>;
 211
 212 // The odd-numbered registers are only referenced when doing loads,
 213 // stores, and moves between floating-point and integer registers.
 214 // When defining instructions, we reference all 32-bit registers,
 215 // regardless of register aliasing.
 216
 217 class FFRGPR<bits<5> _fmt, dag outs, dag ins, string asmstr, list<dag> pattern>:
 218              FFR<0x11, 0x0, _fmt, outs, ins, asmstr, pattern> {
 219   bits<5> rt;
 220   let ft = rt;
 221   let fd = 0;
 222 }
 223
 224 /// Move Control Registers From/To CPU Registers
 225 def CFC1  : FFRGPR<0x2, (outs CPURegs:$rt), (ins CCR:$fs),
 226                   "cfc1\t$rt, $fs", []>;
 227
 228 def CTC1  : FFRGPR<0x6, (outs CCR:$fs), (ins CPURegs:$rt),
 229                   "ctc1\t$rt, $fs", []>;
 230
 231 def MFC1  : FFRGPR<0x00, (outs CPURegs:$rt), (ins FGR32:$fs),
 232                   "mfc1\t$rt, $fs",
 233                   [(set CPURegs:$rt, (bitconvert FGR32:$fs))]>;
 234
 235 def MTC1  : FFRGPR<0x04, (outs FGR32:$fs), (ins CPURegs:$rt),
 236                   "mtc1\t$rt, $fs",
 237                   [(set FGR32:$fs, (bitconvert CPURegs:$rt))]>;
 238
 239 def DMFC1 : FFRGPR<0x01, (outs CPU64Regs:$rt), (ins FGR64:$fs),
 240                   "dmfc1\t$rt, $fs",
 241                   [(set CPU64Regs:$rt, (bitconvert FGR64:$fs))]>;
 242
 243 def DMTC1 : FFRGPR<0x05, (outs FGR64:$fs), (ins CPU64Regs:$rt),
 244                   "dmtc1\t$rt, $fs",
 245                   [(set FGR64:$fs, (bitconvert CPU64Regs:$rt))]>;
 246
 247 def FMOV_S   : FFR1<0x6, 16, "mov", "s", FGR32, FGR32>;
 248 def FMOV_D32 : FFR1<0x6, 17, "mov", "d", AFGR64, AFGR64>,
 249                Requires<[NotFP64bit, HasStandardEncoding]>;
 250 def FMOV_D64 : FFR1<0x6, 17, "mov", "d", FGR64, FGR64>,
 251                Requires<[IsFP64bit, HasStandardEncoding]> {
 252   let DecoderNamespace = "Mips64";
 253 }
 254
 255 /// Floating Point Memory Instructions
 256 let Predicates = [IsN64, HasStandardEncoding], DecoderNamespace = "Mips64" in {
 257   def LWC1_P8   : FPLoad<0x31, "lwc1", FGR32, mem64>;
 258   def SWC1_P8   : FPStore<0x39, "swc1", FGR32, mem64>;
 259   def LDC164_P8 : FPLoad<0x35, "ldc1", FGR64, mem64> {
 260     let isCodeGenOnly =1;
 261   }
 262   def SDC164_P8 : FPStore<0x3d, "sdc1", FGR64, mem64> {
 263     let isCodeGenOnly =1;
 264   }
 265 }
 266
 267 let Predicates = [NotN64, HasStandardEncoding] in {
 268   def LWC1   : FPLoad<0x31, "lwc1", FGR32, mem>;
 269   def SWC1   : FPStore<0x39, "swc1", FGR32, mem>;
 270 }
 271
 272 let Predicates = [NotN64, HasMips64, HasStandardEncoding],
 273   DecoderNamespace = "Mips64" in {
 274   def LDC164 : FPLoad<0x35, "ldc1", FGR64, mem>;
 275   def SDC164 : FPStore<0x3d, "sdc1", FGR64, mem>;
 276 }
 277
 278 let Predicates = [NotN64, NotMips64, HasStandardEncoding] in {
 279   def LDC1   : FPLoad<0x35, "ldc1", AFGR64, mem>;
 280   def SDC1   : FPStore<0x3d, "sdc1", AFGR64, mem>;
 281 }
 282
 283 // Indexed loads and stores.
 284 let Predicates = [HasMips32r2Or64, HasStandardEncoding] in {
 285   def LWXC1 : FPIdxLoad<0x0, "lwxc1", FGR32, CPURegs, load_a>;
 286   def SWXC1 : FPIdxStore<0x8, "swxc1", FGR32, CPURegs, store_a>;
 287 }
 288
 289 let Predicates = [HasMips32r2, NotMips64, HasStandardEncoding] in {
 290   def LDXC1 : FPIdxLoad<0x1, "ldxc1", AFGR64, CPURegs, load_a>;
 291   def SDXC1 : FPIdxStore<0x9, "sdxc1", AFGR64, CPURegs, store_a>;
 292 }
 293
 294 let Predicates = [HasMips64, NotN64, HasStandardEncoding], DecoderNamespace="Mips64" in {
 295   def LDXC164 : FPIdxLoad<0x1, "ldxc1", FGR64, CPURegs, load_a>;
 296   def SDXC164 : FPIdxStore<0x9, "sdxc1", FGR64, CPURegs, store_a>;
 297 }
 298
 299 // n64
 300 let Predicates = [IsN64, HasStandardEncoding], isCodeGenOnly=1 in {
 301   def LWXC1_P8   : FPIdxLoad<0x0, "lwxc1", FGR32, CPU64Regs, load_a>;
 302   def LDXC164_P8 : FPIdxLoad<0x1, "ldxc1", FGR64, CPU64Regs, load_a>;
 303   def SWXC1_P8   : FPIdxStore<0x8, "swxc1", FGR32, CPU64Regs, store_a>;
 304   def SDXC164_P8 : FPIdxStore<0x9, "sdxc1", FGR64, CPU64Regs, store_a>;
 305 }
 306
 307 // Load/store doubleword indexed unaligned.
 308 let Predicates = [NotMips64, HasStandardEncoding] in {
 309   def LUXC1 : FPIdxLoad<0x5, "luxc1", AFGR64, CPURegs>;
 310   def SUXC1 : FPIdxStore<0xd, "suxc1", AFGR64, CPURegs>;
 311 }
 312
 313 let Predicates = [HasMips64, HasStandardEncoding],
 314   DecoderNamespace="Mips64" in {
 315   def LUXC164 : FPIdxLoad<0x5, "luxc1", FGR64, CPURegs>;
 316   def SUXC164 : FPIdxStore<0xd, "suxc1", FGR64, CPURegs>;
 317 }
 318
 319 /// Floating-point Aritmetic
 320 defm FADD : FFR2P_M<0x00, "add", fadd, 1>;
 321 defm FDIV : FFR2P_M<0x03, "div", fdiv>;
 322 defm FMUL : FFR2P_M<0x02, "mul", fmul, 1>;
 323 defm FSUB : FFR2P_M<0x01, "sub", fsub>;
 324
 325 let Predicates = [HasMips32r2, HasStandardEncoding] in {
 326   def MADD_S : FMADDSUB<0x4, 0, "madd", "s", fadd, FGR32>;
 327   def MSUB_S : FMADDSUB<0x5, 0, "msub", "s", fsub, FGR32>;
 328 }
 329
 330 let Predicates = [HasMips32r2, NoNaNsFPMath, HasStandardEncoding] in {
 331   def NMADD_S : FNMADDSUB<0x6, 0, "nmadd", "s", fadd, FGR32>;
 332   def NMSUB_S : FNMADDSUB<0x7, 0, "nmsub", "s", fsub, FGR32>;
 333 }
 334
 335 let Predicates = [HasMips32r2, NotFP64bit, HasStandardEncoding] in {
 336   def MADD_D32 : FMADDSUB<0x4, 1, "madd", "d", fadd, AFGR64>;
 337   def MSUB_D32 : FMADDSUB<0x5, 1, "msub", "d", fsub, AFGR64>;
 338 }
 339
 340 let Predicates = [HasMips32r2, NotFP64bit, NoNaNsFPMath, HasStandardEncoding] in {
 341   def NMADD_D32 : FNMADDSUB<0x6, 1, "nmadd", "d", fadd, AFGR64>;
 342   def NMSUB_D32 : FNMADDSUB<0x7, 1, "nmsub", "d", fsub, AFGR64>;
 343 }
 344
 345 let Predicates = [HasMips32r2, IsFP64bit, HasStandardEncoding], isCodeGenOnly=1 in {
 346   def MADD_D64 : FMADDSUB<0x4, 1, "madd", "d", fadd, FGR64>;
 347   def MSUB_D64 : FMADDSUB<0x5, 1, "msub", "d", fsub, FGR64>;
 348 }
 349
 350 let Predicates = [HasMips32r2, IsFP64bit, NoNaNsFPMath, HasStandardEncoding],
 351     isCodeGenOnly=1 in {
 352   def NMADD_D64 : FNMADDSUB<0x6, 1, "nmadd", "d", fadd, FGR64>;
 353   def NMSUB_D64 : FNMADDSUB<0x7, 1, "nmsub", "d", fsub, FGR64>;
 354 }
 355
 356 //===----------------------------------------------------------------------===//
 357 // Floating Point Branch Codes
 358 //===----------------------------------------------------------------------===//
 359 // Mips branch codes. These correspond to condcode in MipsInstrInfo.h.
 360 // They must be kept in synch.
 361 def MIPS_BRANCH_F  : PatLeaf<(i32 0)>;
 362 def MIPS_BRANCH_T  : PatLeaf<(i32 1)>;
 363
 364 /// Floating Point Branch of False/True (Likely)
 365 let isBranch=1, isTerminator=1, hasDelaySlot=1, base=0x8, Uses=[FCR31] in
 366   class FBRANCH<bits<1> nd, bits<1> tf, PatLeaf op, string asmstr> :
 367       FFI<0x11, (outs), (ins brtarget:$dst), !strconcat(asmstr, "\t$dst"),
 368         [(MipsFPBrcond op, bb:$dst)]> {
 369   let Inst{20-18} = 0;
 370   let Inst{17} = nd;
 371   let Inst{16} = tf;
 372 }
 373
 374 let DecoderMethod = "DecodeBC1" in {
 375 def BC1F  : FBRANCH<0, 0, MIPS_BRANCH_F,  "bc1f">;
 376 def BC1T  : FBRANCH<0, 1, MIPS_BRANCH_T,  "bc1t">;
 377 }
 378 //===----------------------------------------------------------------------===//
 379 // Floating Point Flag Conditions
 380 //===----------------------------------------------------------------------===//
 381 // Mips condition codes. They must correspond to condcode in MipsInstrInfo.h.
 382 // They must be kept in synch.
 383 def MIPS_FCOND_F    : PatLeaf<(i32 0)>;
 384 def MIPS_FCOND_UN   : PatLeaf<(i32 1)>;
 385 def MIPS_FCOND_OEQ  : PatLeaf<(i32 2)>;
 386 def MIPS_FCOND_UEQ  : PatLeaf<(i32 3)>;
 387 def MIPS_FCOND_OLT  : PatLeaf<(i32 4)>;
 388 def MIPS_FCOND_ULT  : PatLeaf<(i32 5)>;
 389 def MIPS_FCOND_OLE  : PatLeaf<(i32 6)>;
 390 def MIPS_FCOND_ULE  : PatLeaf<(i32 7)>;
 391 def MIPS_FCOND_SF   : PatLeaf<(i32 8)>;
 392 def MIPS_FCOND_NGLE : PatLeaf<(i32 9)>;
 393 def MIPS_FCOND_SEQ  : PatLeaf<(i32 10)>;
 394 def MIPS_FCOND_NGL  : PatLeaf<(i32 11)>;
 395 def MIPS_FCOND_LT   : PatLeaf<(i32 12)>;
 396 def MIPS_FCOND_NGE  : PatLeaf<(i32 13)>;
 397 def MIPS_FCOND_LE   : PatLeaf<(i32 14)>;
 398 def MIPS_FCOND_NGT  : PatLeaf<(i32 15)>;
 399
 400 class FCMP<bits<5> fmt, RegisterClass RC, string typestr> :
 401   FCC<fmt, (outs), (ins RC:$fs, RC:$ft, condcode:$cc),
 402       !strconcat("c.$cc.", typestr, "\t$fs, $ft"),
 403       [(MipsFPCmp RC:$fs, RC:$ft, imm:$cc)]>;
 404
 405 /// Floating Point Compare
 406 let Defs=[FCR31] in {
 407   def FCMP_S32 : FCMP<0x10, FGR32, "s">;
 408   def FCMP_D32 : FCMP<0x11, AFGR64, "d">,
 409       Requires<[NotFP64bit, HasStandardEncoding]>;
 410   def FCMP_D64 : FCMP<0x11, FGR64, "d">,
 411       Requires<[IsFP64bit, HasStandardEncoding]> {
 412     let DecoderNamespace = "Mips64";
 413   }
 414 }
 415
 416 //===----------------------------------------------------------------------===//
 417 // Floating Point Pseudo-Instructions
 418 //===----------------------------------------------------------------------===//
 419 def MOVCCRToCCR : PseudoSE<(outs CCR:$dst), (ins CCR:$src),
 420                            "# MOVCCRToCCR", []>;
 421
 422 // This pseudo instr gets expanded into 2 mtc1 instrs after register
 423 // allocation.
 424 def BuildPairF64 :
 425   PseudoSE<(outs AFGR64:$dst),
 426            (ins CPURegs:$lo, CPURegs:$hi), "",
 427            [(set AFGR64:$dst, (MipsBuildPairF64 CPURegs:$lo, CPURegs:$hi))]>;
 428
 429 // This pseudo instr gets expanded into 2 mfc1 instrs after register
 430 // allocation.
 431 // if n is 0, lower part of src is extracted.
 432 // if n is 1, higher part of src is extracted.
 433 def ExtractElementF64 :
 434   PseudoSE<(outs CPURegs:$dst), (ins AFGR64:$src, i32imm:$n), "",
 435            [(set CPURegs:$dst, (MipsExtractElementF64 AFGR64:$src, imm:$n))]>;
 436
 437 //===----------------------------------------------------------------------===//
 438 // Floating Point Patterns
 439 //===----------------------------------------------------------------------===//
 440 def : MipsPat<(f32 fpimm0), (MTC1 ZERO)>;
 441 def : MipsPat<(f32 fpimm0neg), (FNEG_S (MTC1 ZERO))>;
 442
 443 def : MipsPat<(f32 (sint_to_fp CPURegs:$src)), (CVT_S_W (MTC1 CPURegs:$src))>;
 444 def : MipsPat<(i32 (fp_to_sint FGR32:$src)), (MFC1 (TRUNC_W_S FGR32:$src))>;
 445
 446 let Predicates = [NotFP64bit, HasStandardEncoding] in {
 447   def : MipsPat<(f64 (sint_to_fp CPURegs:$src)),
 448                 (CVT_D32_W (MTC1 CPURegs:$src))>;
 449   def : MipsPat<(i32 (fp_to_sint AFGR64:$src)),
 450                 (MFC1 (TRUNC_W_D32 AFGR64:$src))>;
 451   def : MipsPat<(f32 (fround AFGR64:$src)), (CVT_S_D32 AFGR64:$src)>;
 452   def : MipsPat<(f64 (fextend FGR32:$src)), (CVT_D32_S FGR32:$src)>;
 453 }
 454
 455 let Predicates = [IsFP64bit, HasStandardEncoding] in {
 456   def : MipsPat<(f64 fpimm0), (DMTC1 ZERO_64)>;
 457   def : MipsPat<(f64 fpimm0neg), (FNEG_D64 (DMTC1 ZERO_64))>;
 458
 459   def : MipsPat<(f64 (sint_to_fp CPURegs:$src)),
 460                 (CVT_D64_W (MTC1 CPURegs:$src))>;
 461   def : MipsPat<(f32 (sint_to_fp CPU64Regs:$src)),
 462                 (CVT_S_L (DMTC1 CPU64Regs:$src))>;
 463   def : MipsPat<(f64 (sint_to_fp CPU64Regs:$src)),
 464                 (CVT_D64_L (DMTC1 CPU64Regs:$src))>;
 465
 466   def : MipsPat<(i32 (fp_to_sint FGR64:$src)),
 467                 (MFC1 (TRUNC_W_D64 FGR64:$src))>;
 468   def : MipsPat<(i64 (fp_to_sint FGR32:$src)), (DMFC1 (TRUNC_L_S FGR32:$src))>;
 469   def : MipsPat<(i64 (fp_to_sint FGR64:$src)),
 470                 (DMFC1 (TRUNC_L_D64 FGR64:$src))>;
 471
 472   def : MipsPat<(f32 (fround FGR64:$src)), (CVT_S_D64 FGR64:$src)>;
 473   def : MipsPat<(f64 (fextend FGR32:$src)), (CVT_D64_S FGR32:$src)>;
 474 }