lib/Target/R600/R600InstrInfo.h

   1 //===-- R600InstrInfo.h - R600 Instruction Info Interface -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition for R600InstrInfo
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef R600INSTRUCTIONINFO_H_
  16 #define R600INSTRUCTIONINFO_H_
  17
  18 #include "AMDGPUInstrInfo.h"
  19 #include "R600Defines.h"
  20 #include "R600RegisterInfo.h"
  21 #include <map>
  22
  23 namespace llvm {
  24
  25   class AMDGPUTargetMachine;
  26   class DFAPacketizer;
  27   class ScheduleDAG;
  28   class MachineFunction;
  29   class MachineInstr;
  30   class MachineInstrBuilder;
  31
  32   class R600InstrInfo : public AMDGPUInstrInfo {
  33   private:
  34   const R600RegisterInfo RI;
  35   const AMDGPUSubtarget &ST;
  36
  37   int getBranchInstr(const MachineOperand &op) const;
  38   std::vector<std::pair<int, unsigned> >
  39   ExtractSrcs(MachineInstr *MI, const DenseMap<unsigned, unsigned> &PV, unsigned &ConstCount) const;
  40
  41   public:
  42   enum BankSwizzle {
  43     ALU_VEC_012_SCL_210 = 0,
  44     ALU_VEC_021_SCL_122,
  45     ALU_VEC_120_SCL_212,
  46     ALU_VEC_102_SCL_221,
  47     ALU_VEC_201,
  48     ALU_VEC_210
  49   };
  50
  51   explicit R600InstrInfo(AMDGPUTargetMachine &tm);
  52
  53   const R600RegisterInfo &getRegisterInfo() const;
  54   virtual void copyPhysReg(MachineBasicBlock &MBB,
  55                            MachineBasicBlock::iterator MI, DebugLoc DL,
  56                            unsigned DestReg, unsigned SrcReg,
  57                            bool KillSrc) const;
  58
  59   bool isTrig(const MachineInstr &MI) const;
  60   bool isPlaceHolderOpcode(unsigned opcode) const;
  61   bool isReductionOp(unsigned opcode) const;
  62   bool isCubeOp(unsigned opcode) const;
  63
  64   /// \returns true if this \p Opcode represents an ALU instruction.
  65   bool isALUInstr(unsigned Opcode) const;
  66   bool hasInstrModifiers(unsigned Opcode) const;
  67   bool isLDSInstr(unsigned Opcode) const;
  68
  69   bool isTransOnly(unsigned Opcode) const;
  70   bool isTransOnly(const MachineInstr *MI) const;
  71   bool isExport(unsigned Opcode) const;
  72
  73   bool usesVertexCache(unsigned Opcode) const;
  74   bool usesVertexCache(const MachineInstr *MI) const;
  75   bool usesTextureCache(unsigned Opcode) const;
  76   bool usesTextureCache(const MachineInstr *MI) const;
  77
  78   bool mustBeLastInClause(unsigned Opcode) const;
  79
  80   /// \returns The operand index for the given source number.  Legal values
  81   /// for SrcNum are 0, 1, and 2.
  82   int getSrcIdx(unsigned Opcode, unsigned SrcNum) const;
  83   /// \returns The operand Index for the Sel operand given an index to one
  84   /// of the instruction's src operands.
  85   int getSelIdx(unsigned Opcode, unsigned SrcIdx) const;
  86
  87   /// \returns a pair for each src of an ALU instructions.
  88   /// The first member of a pair is the register id.
  89   /// If register is ALU_CONST, second member is SEL.
  90   /// If register is ALU_LITERAL, second member is IMM.
  91   /// Otherwise, second member value is undefined.
  92   SmallVector<std::pair<MachineOperand *, int64_t>, 3>
  93       getSrcs(MachineInstr *MI) const;
  94
  95   unsigned  isLegalUpTo(
  96     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
  97     const std::vector<R600InstrInfo::BankSwizzle> &Swz,
  98     const std::vector<std::pair<int, unsigned> > &TransSrcs,
  99     R600InstrInfo::BankSwizzle TransSwz) const;
 100
 101   bool FindSwizzleForVectorSlot(
 102     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 103     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 104     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 105     R600InstrInfo::BankSwizzle TransSwz) const;
 106
 107   /// Given the order VEC_012 < VEC_021 < VEC_120 < VEC_102 < VEC_201 < VEC_210
 108   /// returns true and the first (in lexical order) BankSwizzle affectation
 109   /// starting from the one already provided in the Instruction Group MIs that
 110   /// fits Read Port limitations in BS if available. Otherwise returns false
 111   /// and undefined content in BS.
 112   /// isLastAluTrans should be set if the last Alu of MIs will be executed on
 113   /// Trans ALU. In this case, ValidTSwizzle returns the BankSwizzle value to
 114   /// apply to the last instruction.
 115   /// PV holds GPR to PV registers in the Instruction Group MIs.
 116   bool fitsReadPortLimitations(const std::vector<MachineInstr *> &MIs,
 117                                const DenseMap<unsigned, unsigned> &PV,
 118                                std::vector<BankSwizzle> &BS,
 119                                bool isLastAluTrans) const;
 120
 121   /// An instruction group can only access 2 channel pair (either [XY] or [ZW])
 122   /// from KCache bank on R700+. This function check if MI set in input meet
 123   /// this limitations
 124   bool fitsConstReadLimitations(const std::vector<MachineInstr *> &) const;
 125   /// Same but using const index set instead of MI set.
 126   bool fitsConstReadLimitations(const std::vector<unsigned>&) const;
 127
 128   /// \breif Vector instructions are instructions that must fill all
 129   /// instruction slots within an instruction group.
 130   bool isVector(const MachineInstr &MI) const;
 131
 132   virtual MachineInstr * getMovImmInstr(MachineFunction *MF, unsigned DstReg,
 133                                         int64_t Imm) const;
 134
 135   virtual unsigned getIEQOpcode() const;
 136   virtual bool isMov(unsigned Opcode) const;
 137
 138   DFAPacketizer *CreateTargetScheduleState(const TargetMachine *TM,
 139                                            const ScheduleDAG *DAG) const;
 140
 141   bool ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const;
 142
 143   bool AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB, MachineBasicBlock *&FBB,
 144                      SmallVectorImpl<MachineOperand> &Cond, bool AllowModify) const;
 145
 146   unsigned InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB, MachineBasicBlock *FBB, const SmallVectorImpl<MachineOperand> &Cond, DebugLoc DL) const;
 147
 148   unsigned RemoveBranch(MachineBasicBlock &MBB) const;
 149
 150   bool isPredicated(const MachineInstr *MI) const;
 151
 152   bool isPredicable(MachineInstr *MI) const;
 153
 154   bool
 155    isProfitableToDupForIfCvt(MachineBasicBlock &MBB, unsigned NumCyles,
 156                              const BranchProbability &Probability) const;
 157
 158   bool isProfitableToIfCvt(MachineBasicBlock &MBB, unsigned NumCyles,
 159                            unsigned ExtraPredCycles,
 160                            const BranchProbability &Probability) const ;
 161
 162   bool
 163    isProfitableToIfCvt(MachineBasicBlock &TMBB,
 164                        unsigned NumTCycles, unsigned ExtraTCycles,
 165                        MachineBasicBlock &FMBB,
 166                        unsigned NumFCycles, unsigned ExtraFCycles,
 167                        const BranchProbability &Probability) const;
 168
 169   bool DefinesPredicate(MachineInstr *MI,
 170                                   std::vector<MachineOperand> &Pred) const;
 171
 172   bool SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 173                          const SmallVectorImpl<MachineOperand> &Pred2) const;
 174
 175   bool isProfitableToUnpredicate(MachineBasicBlock &TMBB,
 176                                           MachineBasicBlock &FMBB) const;
 177
 178   bool PredicateInstruction(MachineInstr *MI,
 179                         const SmallVectorImpl<MachineOperand> &Pred) const;
 180
 181   unsigned int getInstrLatency(const InstrItineraryData *ItinData,
 182                                const MachineInstr *MI,
 183                                unsigned *PredCost = 0) const;
 184
 185   virtual int getInstrLatency(const InstrItineraryData *ItinData,
 186                               SDNode *Node) const { return 1;}
 187
 188   /// \returns a list of all the registers that may be accesed using indirect
 189   /// addressing.
 190   std::vector<unsigned> getIndirectReservedRegs(const MachineFunction &MF) const;
 191
 192   virtual int getIndirectIndexBegin(const MachineFunction &MF) const;
 193
 194   virtual int getIndirectIndexEnd(const MachineFunction &MF) const;
 195
 196
 197   virtual unsigned calculateIndirectAddress(unsigned RegIndex,
 198                                             unsigned Channel) const;
 199
 200   virtual const TargetRegisterClass *getIndirectAddrStoreRegClass(
 201                                                       unsigned SourceReg) const;
 202
 203   virtual const TargetRegisterClass *getIndirectAddrLoadRegClass() const;
 204
 205   virtual MachineInstrBuilder buildIndirectWrite(MachineBasicBlock *MBB,
 206                                   MachineBasicBlock::iterator I,
 207                                   unsigned ValueReg, unsigned Address,
 208                                   unsigned OffsetReg) const;
 209
 210   virtual MachineInstrBuilder buildIndirectRead(MachineBasicBlock *MBB,
 211                                   MachineBasicBlock::iterator I,
 212                                   unsigned ValueReg, unsigned Address,
 213                                   unsigned OffsetReg) const;
 214
 215   virtual const TargetRegisterClass *getSuperIndirectRegClass() const;
 216
 217   unsigned getMaxAlusPerClause() const;
 218
 219   ///buildDefaultInstruction - This function returns a MachineInstr with
 220   /// all the instruction modifiers initialized to their default values.
 221   /// You can use this function to avoid manually specifying each instruction
 222   /// modifier operand when building a new instruction.
 223   ///
 224   /// \returns a MachineInstr with all the instruction modifiers initialized
 225   /// to their default values.
 226   MachineInstrBuilder buildDefaultInstruction(MachineBasicBlock &MBB,
 227                                               MachineBasicBlock::iterator I,
 228                                               unsigned Opcode,
 229                                               unsigned DstReg,
 230                                               unsigned Src0Reg,
 231                                               unsigned Src1Reg = 0) const;
 232
 233   MachineInstr *buildSlotOfVectorInstruction(MachineBasicBlock &MBB,
 234                                              MachineInstr *MI,
 235                                              unsigned Slot,
 236                                              unsigned DstReg) const;
 237
 238   MachineInstr *buildMovImm(MachineBasicBlock &BB,
 239                                   MachineBasicBlock::iterator I,
 240                                   unsigned DstReg,
 241                                   uint64_t Imm) const;
 242
 243   /// \brief Get the index of Op in the MachineInstr.
 244   ///
 245   /// \returns -1 if the Instruction does not contain the specified \p Op.
 246   int getOperandIdx(const MachineInstr &MI, unsigned Op) const;
 247
 248   /// \brief Get the index of \p Op for the given Opcode.
 249   ///
 250   /// \returns -1 if the Instruction does not contain the specified \p Op.
 251   int getOperandIdx(unsigned Opcode, unsigned Op) const;
 252
 253   /// \brief Helper function for setting instruction flag values.
 254   void setImmOperand(MachineInstr *MI, unsigned Op, int64_t Imm) const;
 255
 256   /// \returns true if this instruction has an operand for storing target flags.
 257   bool hasFlagOperand(const MachineInstr &MI) const;
 258
 259   ///\brief Add one of the MO_FLAG* flags to the specified \p Operand.
 260   void addFlag(MachineInstr *MI, unsigned Operand, unsigned Flag) const;
 261
 262   ///\brief Determine if the specified \p Flag is set on this \p Operand.
 263   bool isFlagSet(const MachineInstr &MI, unsigned Operand, unsigned Flag) const;
 264
 265   /// \param SrcIdx The register source to set the flag on (e.g src0, src1, src2)
 266   /// \param Flag The flag being set.
 267   ///
 268   /// \returns the operand containing the flags for this instruction.
 269   MachineOperand &getFlagOp(MachineInstr *MI, unsigned SrcIdx = 0,
 270                             unsigned Flag = 0) const;
 271
 272   /// \brief Clear the specified flag on the instruction.
 273   void clearFlag(MachineInstr *MI, unsigned Operand, unsigned Flag) const;
 274 };
 275
 276 } // End llvm namespace
 277
 278 #endif // R600INSTRINFO_H_