lib/Target/R600/R600OptimizeVectorRegisters.cpp

   1 //===--------------------- R600MergeVectorRegisters.cpp -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// This pass merges inputs of swizzeable instructions into vector sharing
  12 /// common data and/or have enough undef subreg using swizzle abilities.
  13 ///
  14 /// For instance let's consider the following pseudo code :
  15 /// vreg5<def> = REG_SEQ vreg1, sub0, vreg2, sub1, vreg3, sub2, undef, sub3
  16 /// ...
  17 /// vreg7<def> = REG_SEQ vreg1, sub0, vreg3, sub1, undef, sub2, vreg4, sub3
  18 /// (swizzable Inst) vreg7, SwizzleMask : sub0, sub1, sub2, sub3
  19 ///
  20 /// is turned into :
  21 /// vreg5<def> = REG_SEQ vreg1, sub0, vreg2, sub1, vreg3, sub2, undef, sub3
  22 /// ...
  23 /// vreg7<def> = INSERT_SUBREG vreg4, sub3
  24 /// (swizzable Inst) vreg7, SwizzleMask : sub0, sub2, sub1, sub3
  25 ///
  26 /// This allow regalloc to reduce register pressure for vector registers and
  27 /// to reduce MOV count.
  28 //===----------------------------------------------------------------------===//
  29
  30 #define DEBUG_TYPE "vec-merger"
  31 #include "llvm/Support/Debug.h"
  32 #include "AMDGPU.h"
  33 #include "R600InstrInfo.h"
  34 #include "llvm/CodeGen/DFAPacketizer.h"
  35 #include "llvm/CodeGen/MachineDominators.h"
  36 #include "llvm/CodeGen/MachineFunctionPass.h"
  37 #include "llvm/CodeGen/MachineLoopInfo.h"
  38 #include "llvm/CodeGen/Passes.h"
  39 #include "llvm/CodeGen/MachineInstrBuilder.h"
  40 #include "llvm/Support/raw_ostream.h"
  41 #include "llvm/CodeGen/MachineRegisterInfo.h"
  42
  43 using namespace llvm;
  44
  45 namespace {
  46
  47 static bool
  48 isImplicitlyDef(MachineRegisterInfo &MRI, unsigned Reg) {
  49   for (MachineRegisterInfo::def_iterator It = MRI.def_begin(Reg),
  50       E = MRI.def_end(); It != E; ++It) {
  51     return (*It).isImplicitDef();
  52   }
  53   llvm_unreachable("Reg without a def");
  54   return false;
  55 }
  56
  57 class RegSeqInfo {
  58 public:
  59   MachineInstr *Instr;
  60   DenseMap<unsigned, unsigned> RegToChan;
  61   std::vector<unsigned> UndefReg;
  62   RegSeqInfo(MachineRegisterInfo &MRI, MachineInstr *MI) : Instr(MI) {
  63     assert (MI->getOpcode() == AMDGPU::REG_SEQUENCE);
  64     for (unsigned i = 1, e = Instr->getNumOperands(); i < e; i+=2) {
  65       MachineOperand &MO = Instr->getOperand(i);
  66       unsigned Chan = Instr->getOperand(i + 1).getImm();
  67       if (isImplicitlyDef(MRI, MO.getReg()))
  68         UndefReg.push_back(Chan);
  69       else
  70         RegToChan[MO.getReg()] = Chan;
  71     }
  72   }
  73   RegSeqInfo() {}
  74
  75   bool operator==(const RegSeqInfo &RSI) const {
  76     return RSI.Instr == Instr;
  77   }
  78 };
  79
  80 class R600VectorRegMerger : public MachineFunctionPass {
  81 private:
  82   MachineRegisterInfo *MRI;
  83   const R600InstrInfo *TII;
  84   bool canSwizzle(const MachineInstr &) const;
  85   bool areAllUsesSwizzeable(unsigned Reg) const;
  86   void SwizzleInput(MachineInstr &,
  87       const std::vector<std::pair<unsigned, unsigned> > &) const;
  88   bool tryMergeVector(const RegSeqInfo *, RegSeqInfo *,
  89       std::vector<std::pair<unsigned, unsigned> > &Remap) const;
  90   bool tryMergeUsingCommonSlot(RegSeqInfo &RSI, RegSeqInfo &CompatibleRSI,
  91       std::vector<std::pair<unsigned, unsigned> > &RemapChan);
  92   bool tryMergeUsingFreeSlot(RegSeqInfo &RSI, RegSeqInfo &CompatibleRSI,
  93       std::vector<std::pair<unsigned, unsigned> > &RemapChan);
  94   MachineInstr *RebuildVector(RegSeqInfo *MI,
  95       const RegSeqInfo *BaseVec,
  96       const std::vector<std::pair<unsigned, unsigned> > &RemapChan) const;
  97   void RemoveMI(MachineInstr *);
  98   void trackRSI(const RegSeqInfo &RSI);
  99
 100   typedef DenseMap<unsigned, std::vector<MachineInstr *> > InstructionSetMap;
 101   DenseMap<MachineInstr *, RegSeqInfo> PreviousRegSeq;
 102   InstructionSetMap PreviousRegSeqByReg;
 103   InstructionSetMap PreviousRegSeqByUndefCount;
 104 public:
 105   static char ID;
 106   R600VectorRegMerger(TargetMachine &tm) : MachineFunctionPass(ID),
 107   TII(0) { }
 108
 109   void getAnalysisUsage(AnalysisUsage &AU) const {
 110     AU.setPreservesCFG();
 111     AU.addRequired<MachineDominatorTree>();
 112     AU.addPreserved<MachineDominatorTree>();
 113     AU.addRequired<MachineLoopInfo>();
 114     AU.addPreserved<MachineLoopInfo>();
 115     MachineFunctionPass::getAnalysisUsage(AU);
 116   }
 117
 118   const char *getPassName() const {
 119     return "R600 Vector Registers Merge Pass";
 120   }
 121
 122   bool runOnMachineFunction(MachineFunction &Fn);
 123 };
 124
 125 char R600VectorRegMerger::ID = 0;
 126
 127 bool R600VectorRegMerger::canSwizzle(const MachineInstr &MI)
 128     const {
 129   if (TII->get(MI.getOpcode()).TSFlags & R600_InstFlag::TEX_INST)
 130     return true;
 131   switch (MI.getOpcode()) {
 132   case AMDGPU::R600_ExportSwz:
 133   case AMDGPU::EG_ExportSwz:
 134     return true;
 135   default:
 136     return false;
 137   }
 138 }
 139
 140 bool R600VectorRegMerger::tryMergeVector(const RegSeqInfo *Untouched,
 141     RegSeqInfo *ToMerge, std::vector< std::pair<unsigned, unsigned> > &Remap)
 142     const {
 143   unsigned CurrentUndexIdx = 0;
 144   for (DenseMap<unsigned, unsigned>::iterator It = ToMerge->RegToChan.begin(),
 145       E = ToMerge->RegToChan.end(); It != E; ++It) {
 146     DenseMap<unsigned, unsigned>::const_iterator PosInUntouched =
 147         Untouched->RegToChan.find((*It).first);
 148     if (PosInUntouched != Untouched->RegToChan.end()) {
 149       Remap.push_back(std::pair<unsigned, unsigned>
 150           ((*It).second, (*PosInUntouched).second));
 151       continue;
 152     }
 153     if (CurrentUndexIdx >= Untouched->UndefReg.size())
 154       return false;
 155     Remap.push_back(std::pair<unsigned, unsigned>
 156         ((*It).second, Untouched->UndefReg[CurrentUndexIdx++]));
 157   }
 158
 159   return true;
 160 }
 161
 162 static
 163 unsigned getReassignedChan(
 164     const std::vector<std::pair<unsigned, unsigned> > &RemapChan,
 165     unsigned Chan) {
 166   for (unsigned j = 0, je = RemapChan.size(); j < je; j++) {
 167     if (RemapChan[j].first == Chan)
 168       return RemapChan[j].second;
 169   }
 170   llvm_unreachable("Chan wasn't reassigned");
 171 }
 172
 173 MachineInstr *R600VectorRegMerger::RebuildVector(
 174     RegSeqInfo *RSI, const RegSeqInfo *BaseRSI,
 175     const std::vector<std::pair<unsigned, unsigned> > &RemapChan) const {
 176   unsigned Reg = RSI->Instr->getOperand(0).getReg();
 177   MachineBasicBlock::iterator Pos = RSI->Instr;
 178   MachineBasicBlock &MBB = *Pos->getParent();
 179   DebugLoc DL = Pos->getDebugLoc();
 180
 181   unsigned SrcVec = BaseRSI->Instr->getOperand(0).getReg();
 182   DenseMap<unsigned, unsigned> UpdatedRegToChan = BaseRSI->RegToChan;
 183   std::vector<unsigned> UpdatedUndef = BaseRSI->UndefReg;
 184   for (DenseMap<unsigned, unsigned>::iterator It = RSI->RegToChan.begin(),
 185       E = RSI->RegToChan.end(); It != E; ++It) {
 186     if (BaseRSI->RegToChan.find((*It).first) != BaseRSI->RegToChan.end()) {
 187       UpdatedRegToChan[(*It).first] = (*It).second;
 188       continue;
 189     }
 190     unsigned DstReg = MRI->createVirtualRegister(&AMDGPU::R600_Reg128RegClass);
 191     unsigned SubReg = (*It).first;
 192     unsigned Swizzle = (*It).second;
 193     unsigned Chan = getReassignedChan(RemapChan, Swizzle);
 194
 195     MachineInstr *Tmp = BuildMI(MBB, Pos, DL, TII->get(AMDGPU::INSERT_SUBREG),
 196         DstReg)
 197         .addReg(SrcVec)
 198         .addReg(SubReg)
 199         .addImm(Chan);
 200     UpdatedRegToChan[SubReg] = Chan;
 201     std::vector<unsigned>::iterator ChanPos =
 202         std::find(UpdatedUndef.begin(), UpdatedUndef.end(), Chan);
 203     if (ChanPos != UpdatedUndef.end())
 204       UpdatedUndef.erase(ChanPos);
 205     assert(std::find(UpdatedUndef.begin(), UpdatedUndef.end(), Chan) ==
 206                UpdatedUndef.end() &&
 207            "UpdatedUndef shouldn't contain Chan more than once!");
 208     DEBUG(dbgs() << "    ->"; Tmp->dump(););
 209     (void)Tmp;
 210     SrcVec = DstReg;
 211   }
 212   Pos = BuildMI(MBB, Pos, DL, TII->get(AMDGPU::COPY), Reg)
 213       .addReg(SrcVec);
 214   DEBUG(dbgs() << "    ->"; Pos->dump(););
 215
 216   DEBUG(dbgs() << "  Updating Swizzle:\n");
 217   for (MachineRegisterInfo::use_iterator It = MRI->use_begin(Reg),
 218       E = MRI->use_end(); It != E; ++It) {
 219     DEBUG(dbgs() << "    ";(*It).dump(); dbgs() << "    ->");
 220     SwizzleInput(*It, RemapChan);
 221     DEBUG((*It).dump());
 222   }
 223   RSI->Instr->eraseFromParent();
 224
 225   // Update RSI
 226   RSI->Instr = Pos;
 227   RSI->RegToChan = UpdatedRegToChan;
 228   RSI->UndefReg = UpdatedUndef;
 229
 230   return Pos;
 231 }
 232
 233 void R600VectorRegMerger::RemoveMI(MachineInstr *MI) {
 234   for (InstructionSetMap::iterator It = PreviousRegSeqByReg.begin(),
 235       E = PreviousRegSeqByReg.end(); It != E; ++It) {
 236     std::vector<MachineInstr *> &MIs = (*It).second;
 237     MIs.erase(std::find(MIs.begin(), MIs.end(), MI), MIs.end());
 238   }
 239   for (InstructionSetMap::iterator It = PreviousRegSeqByUndefCount.begin(),
 240       E = PreviousRegSeqByUndefCount.end(); It != E; ++It) {
 241     std::vector<MachineInstr *> &MIs = (*It).second;
 242     MIs.erase(std::find(MIs.begin(), MIs.end(), MI), MIs.end());
 243   }
 244 }
 245
 246 void R600VectorRegMerger::SwizzleInput(MachineInstr &MI,
 247     const std::vector<std::pair<unsigned, unsigned> > &RemapChan) const {
 248   unsigned Offset;
 249   if (TII->get(MI.getOpcode()).TSFlags & R600_InstFlag::TEX_INST)
 250     Offset = 2;
 251   else
 252     Offset = 3;
 253   for (unsigned i = 0; i < 4; i++) {
 254     unsigned Swizzle = MI.getOperand(i + Offset).getImm() + 1;
 255     for (unsigned j = 0, e = RemapChan.size(); j < e; j++) {
 256       if (RemapChan[j].first == Swizzle) {
 257         MI.getOperand(i + Offset).setImm(RemapChan[j].second - 1);
 258         break;
 259       }
 260     }
 261   }
 262 }
 263
 264 bool R600VectorRegMerger::areAllUsesSwizzeable(unsigned Reg) const {
 265   for (MachineRegisterInfo::use_iterator It = MRI->use_begin(Reg),
 266       E = MRI->use_end(); It != E; ++It) {
 267     if (!canSwizzle(*It))
 268       return false;
 269   }
 270   return true;
 271 }
 272
 273 bool R600VectorRegMerger::tryMergeUsingCommonSlot(RegSeqInfo &RSI,
 274     RegSeqInfo &CompatibleRSI,
 275     std::vector<std::pair<unsigned, unsigned> > &RemapChan) {
 276   for (MachineInstr::mop_iterator MOp = RSI.Instr->operands_begin(),
 277       MOE = RSI.Instr->operands_end(); MOp != MOE; ++MOp) {
 278     if (!MOp->isReg())
 279       continue;
 280     if (PreviousRegSeqByReg[MOp->getReg()].empty())
 281       continue;
 282     std::vector<MachineInstr *> MIs = PreviousRegSeqByReg[MOp->getReg()];
 283     for (unsigned i = 0, e = MIs.size(); i < e; i++) {
 284       CompatibleRSI = PreviousRegSeq[MIs[i]];
 285       if (RSI == CompatibleRSI)
 286         continue;
 287       if (tryMergeVector(&CompatibleRSI, &RSI, RemapChan))
 288         return true;
 289     }
 290   }
 291   return false;
 292 }
 293
 294 bool R600VectorRegMerger::tryMergeUsingFreeSlot(RegSeqInfo &RSI,
 295     RegSeqInfo &CompatibleRSI,
 296     std::vector<std::pair<unsigned, unsigned> > &RemapChan) {
 297   unsigned NeededUndefs = 4 - RSI.UndefReg.size();
 298   if (PreviousRegSeqByUndefCount[NeededUndefs].empty())
 299     return false;
 300   std::vector<MachineInstr *> &MIs =
 301       PreviousRegSeqByUndefCount[NeededUndefs];
 302   CompatibleRSI = PreviousRegSeq[MIs.back()];
 303   tryMergeVector(&CompatibleRSI, &RSI, RemapChan);
 304   return true;
 305 }
 306
 307 void R600VectorRegMerger::trackRSI(const RegSeqInfo &RSI) {
 308   for (DenseMap<unsigned, unsigned>::const_iterator
 309   It = RSI.RegToChan.begin(), E = RSI.RegToChan.end(); It != E; ++It) {
 310     PreviousRegSeqByReg[(*It).first].push_back(RSI.Instr);
 311   }
 312   PreviousRegSeqByUndefCount[RSI.UndefReg.size()].push_back(RSI.Instr);
 313   PreviousRegSeq[RSI.Instr] = RSI;
 314 }
 315
 316 bool R600VectorRegMerger::runOnMachineFunction(MachineFunction &Fn) {
 317   TII = static_cast<const R600InstrInfo *>(Fn.getTarget().getInstrInfo());
 318   MRI = &(Fn.getRegInfo());
 319   for (MachineFunction::iterator MBB = Fn.begin(), MBBe = Fn.end();
 320        MBB != MBBe; ++MBB) {
 321     MachineBasicBlock *MB = MBB;
 322     PreviousRegSeq.clear();
 323     PreviousRegSeqByReg.clear();
 324     PreviousRegSeqByUndefCount.clear();
 325
 326     for (MachineBasicBlock::iterator MII = MB->begin(), MIIE = MB->end();
 327          MII != MIIE; ++MII) {
 328       MachineInstr *MI = MII;
 329       if (MI->getOpcode() != AMDGPU::REG_SEQUENCE)
 330         continue;
 331
 332       RegSeqInfo RSI(*MRI, MI);
 333
 334       // All uses of MI are swizzeable ?
 335       unsigned Reg = MI->getOperand(0).getReg();
 336       if (!areAllUsesSwizzeable(Reg))
 337         continue;
 338
 339       DEBUG (dbgs() << "Trying to optimize ";
 340           MI->dump();
 341       );
 342
 343       RegSeqInfo CandidateRSI;
 344       std::vector<std::pair<unsigned, unsigned> > RemapChan;
 345       DEBUG(dbgs() << "Using common slots...\n";);
 346       if (tryMergeUsingCommonSlot(RSI, CandidateRSI, RemapChan)) {
 347         // Remove CandidateRSI mapping
 348         RemoveMI(CandidateRSI.Instr);
 349         MII = RebuildVector(&RSI, &CandidateRSI, RemapChan);
 350         trackRSI(RSI);
 351         continue;
 352       }
 353       DEBUG(dbgs() << "Using free slots...\n";);
 354       RemapChan.clear();
 355       if (tryMergeUsingFreeSlot(RSI, CandidateRSI, RemapChan)) {
 356         RemoveMI(CandidateRSI.Instr);
 357         MII = RebuildVector(&RSI, &CandidateRSI, RemapChan);
 358         trackRSI(RSI);
 359         continue;
 360       }
 361       //Failed to merge
 362       trackRSI(RSI);
 363     }
 364   }
 365   return false;
 366 }
 367
 368 }
 369
 370 llvm::FunctionPass *llvm::createR600VectorRegMerger(TargetMachine &tm) {
 371   return new R600VectorRegMerger(tm);
 372 }