lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def SendMsgImm : Operand<i32> {
  26   let PrintMethod = "printSendMsg";
  27 }
  28
  29 def isGCN : Predicate<"Subtarget->getGeneration() "
  30                       ">= AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  31 def isSI : Predicate<"Subtarget->getGeneration() "
  32                       "== AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  33 def isSICI : Predicate<
  34   "Subtarget->getGeneration() == AMDGPUSubtarget::SOUTHERN_ISLANDS ||"
  35   "Subtarget->getGeneration() == AMDGPUSubtarget::SEA_ISLANDS"
  36 >;
  37 def isCI : Predicate<"Subtarget->getGeneration() "
  38                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  39 def isVI : Predicate <
  40   "Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS"
  41 >;
  42
  43 def HasFlatAddressSpace : Predicate<"Subtarget.hasFlatAddressSpace()">;
  44
  45 def SWaitMatchClass : AsmOperandClass {
  46   let Name = "SWaitCnt";
  47   let RenderMethod = "addImmOperands";
  48   let ParserMethod = "parseSWaitCntOps";
  49 }
  50
  51 def WAIT_FLAG : InstFlag<"printWaitFlag"> {
  52   let ParserMatchClass = SWaitMatchClass;
  53 }
  54
  55 let SubtargetPredicate = isGCN in {
  56
  57 //===----------------------------------------------------------------------===//
  58 // EXP Instructions
  59 //===----------------------------------------------------------------------===//
  60
  61 defm EXP : EXP_m;
  62
  63 //===----------------------------------------------------------------------===//
  64 // SMRD Instructions
  65 //===----------------------------------------------------------------------===//
  66
  67 let mayLoad = 1 in {
  68
  69 // We are using the SGPR_32 and not the SReg_32 register class for 32-bit
  70 // SMRD instructions, because the SGPR_32 register class does not include M0
  71 // and writing to M0 from an SMRD instruction will hang the GPU.
  72 defm S_LOAD_DWORD : SMRD_Helper <0x00, "s_load_dword", SReg_64, SGPR_32>;
  73 defm S_LOAD_DWORDX2 : SMRD_Helper <0x01, "s_load_dwordx2", SReg_64, SReg_64>;
  74 defm S_LOAD_DWORDX4 : SMRD_Helper <0x02, "s_load_dwordx4", SReg_64, SReg_128>;
  75 defm S_LOAD_DWORDX8 : SMRD_Helper <0x03, "s_load_dwordx8", SReg_64, SReg_256>;
  76 defm S_LOAD_DWORDX16 : SMRD_Helper <0x04, "s_load_dwordx16", SReg_64, SReg_512>;
  77
  78 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
  79   0x08, "s_buffer_load_dword", SReg_128, SGPR_32
  80 >;
  81
  82 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
  83   0x09, "s_buffer_load_dwordx2", SReg_128, SReg_64
  84 >;
  85
  86 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
  87   0x0a, "s_buffer_load_dwordx4", SReg_128, SReg_128
  88 >;
  89
  90 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
  91   0x0b, "s_buffer_load_dwordx8", SReg_128, SReg_256
  92 >;
  93
  94 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
  95   0x0c, "s_buffer_load_dwordx16", SReg_128, SReg_512
  96 >;
  97
  98 } // mayLoad = 1
  99
 100 //def S_MEMTIME : SMRD_ <0x0000001e, "s_memtime", []>;
 101 //def S_DCACHE_INV : SMRD_ <0x0000001f, "s_dcache_inv", []>;
 102
 103 //===----------------------------------------------------------------------===//
 104 // SOP1 Instructions
 105 //===----------------------------------------------------------------------===//
 106
 107 let isMoveImm = 1 in {
 108   let isReMaterializable = 1 in {
 109     defm S_MOV_B32 : SOP1_32 <sop1<0x03, 0x00>, "s_mov_b32", []>;
 110     defm S_MOV_B64 : SOP1_64 <sop1<0x04, 0x01>, "s_mov_b64", []>;
 111   } // let isRematerializeable = 1
 112
 113   let Uses = [SCC] in {
 114     defm S_CMOV_B32 : SOP1_32 <sop1<0x05, 0x02>, "s_cmov_b32", []>;
 115     defm S_CMOV_B64 : SOP1_64 <sop1<0x06, 0x03>, "s_cmov_b64", []>;
 116   } // End Uses = [SCC]
 117 } // End isMoveImm = 1
 118
 119 let Defs = [SCC] in {
 120   defm S_NOT_B32 : SOP1_32 <sop1<0x07, 0x04>, "s_not_b32",
 121     [(set i32:$dst, (not i32:$src0))]
 122   >;
 123
 124   defm S_NOT_B64 : SOP1_64 <sop1<0x08, 0x05>, "s_not_b64",
 125     [(set i64:$dst, (not i64:$src0))]
 126   >;
 127   defm S_WQM_B32 : SOP1_32 <sop1<0x09, 0x06>, "s_wqm_b32", []>;
 128   defm S_WQM_B64 : SOP1_64 <sop1<0x0a, 0x07>, "s_wqm_b64", []>;
 129 } // End Defs = [SCC]
 130
 131
 132 defm S_BREV_B32 : SOP1_32 <sop1<0x0b, 0x08>, "s_brev_b32",
 133   [(set i32:$dst, (AMDGPUbrev i32:$src0))]
 134 >;
 135 defm S_BREV_B64 : SOP1_64 <sop1<0x0c, 0x09>, "s_brev_b64", []>;
 136
 137 let Defs = [SCC] in {
 138   defm S_BCNT0_I32_B32 : SOP1_32 <sop1<0x0d, 0x0a>, "s_bcnt0_i32_b32", []>;
 139   defm S_BCNT0_I32_B64 : SOP1_32_64 <sop1<0x0e, 0x0b>, "s_bcnt0_i32_b64", []>;
 140   defm S_BCNT1_I32_B32 : SOP1_32 <sop1<0x0f, 0x0c>, "s_bcnt1_i32_b32",
 141     [(set i32:$dst, (ctpop i32:$src0))]
 142   >;
 143   defm S_BCNT1_I32_B64 : SOP1_32_64 <sop1<0x10, 0x0d>, "s_bcnt1_i32_b64", []>;
 144 } // End Defs = [SCC]
 145
 146 defm S_FF0_I32_B32 : SOP1_32 <sop1<0x11, 0x0e>, "s_ff0_i32_b32", []>;
 147 defm S_FF0_I32_B64 : SOP1_32_64 <sop1<0x12, 0x0f>, "s_ff0_i32_b64", []>;
 148 defm S_FF1_I32_B32 : SOP1_32 <sop1<0x13, 0x10>, "s_ff1_i32_b32",
 149   [(set i32:$dst, (cttz_zero_undef i32:$src0))]
 150 >;
 151 defm S_FF1_I32_B64 : SOP1_32_64 <sop1<0x14, 0x11>, "s_ff1_i32_b64", []>;
 152
 153 defm S_FLBIT_I32_B32 : SOP1_32 <sop1<0x15, 0x12>, "s_flbit_i32_b32",
 154   [(set i32:$dst, (ctlz_zero_undef i32:$src0))]
 155 >;
 156
 157 defm S_FLBIT_I32_B64 : SOP1_32_64 <sop1<0x16, 0x13>, "s_flbit_i32_b64", []>;
 158 defm S_FLBIT_I32 : SOP1_32 <sop1<0x17, 0x14>, "s_flbit_i32",
 159   [(set i32:$dst, (int_AMDGPU_flbit_i32 i32:$src0))]
 160 >;
 161 defm S_FLBIT_I32_I64 : SOP1_32_64 <sop1<0x18, 0x15>, "s_flbit_i32_i64", []>;
 162 defm S_SEXT_I32_I8 : SOP1_32 <sop1<0x19, 0x16>, "s_sext_i32_i8",
 163   [(set i32:$dst, (sext_inreg i32:$src0, i8))]
 164 >;
 165 defm S_SEXT_I32_I16 : SOP1_32 <sop1<0x1a, 0x17>, "s_sext_i32_i16",
 166   [(set i32:$dst, (sext_inreg i32:$src0, i16))]
 167 >;
 168
 169 defm S_BITSET0_B32 : SOP1_32 <sop1<0x1b, 0x18>, "s_bitset0_b32", []>;
 170 defm S_BITSET0_B64 : SOP1_64 <sop1<0x1c, 0x19>, "s_bitset0_b64", []>;
 171 defm S_BITSET1_B32 : SOP1_32 <sop1<0x1d, 0x1a>, "s_bitset1_b32", []>;
 172 defm S_BITSET1_B64 : SOP1_64 <sop1<0x1e, 0x1b>, "s_bitset1_b64", []>;
 173 defm S_GETPC_B64 : SOP1_64_0 <sop1<0x1f, 0x1c>, "s_getpc_b64", []>;
 174 defm S_SETPC_B64 : SOP1_64 <sop1<0x20, 0x1d>, "s_setpc_b64", []>;
 175 defm S_SWAPPC_B64 : SOP1_64 <sop1<0x21, 0x1e>, "s_swappc_b64", []>;
 176 defm S_RFE_B64 : SOP1_64 <sop1<0x22, 0x1f>, "s_rfe_b64", []>;
 177
 178 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC, SCC] in {
 179
 180 defm S_AND_SAVEEXEC_B64 : SOP1_64 <sop1<0x24, 0x20>, "s_and_saveexec_b64", []>;
 181 defm S_OR_SAVEEXEC_B64 : SOP1_64 <sop1<0x25, 0x21>, "s_or_saveexec_b64", []>;
 182 defm S_XOR_SAVEEXEC_B64 : SOP1_64 <sop1<0x26, 0x22>, "s_xor_saveexec_b64", []>;
 183 defm S_ANDN2_SAVEEXEC_B64 : SOP1_64 <sop1<0x27, 0x23>, "s_andn2_saveexec_b64", []>;
 184 defm S_ORN2_SAVEEXEC_B64 : SOP1_64 <sop1<0x28, 0x24>, "s_orn2_saveexec_b64", []>;
 185 defm S_NAND_SAVEEXEC_B64 : SOP1_64 <sop1<0x29, 0x25>, "s_nand_saveexec_b64", []>;
 186 defm S_NOR_SAVEEXEC_B64 : SOP1_64 <sop1<0x2a, 0x26>, "s_nor_saveexec_b64", []>;
 187 defm S_XNOR_SAVEEXEC_B64 : SOP1_64 <sop1<0x2b, 0x27>, "s_xnor_saveexec_b64", []>;
 188
 189 } // End hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC, SCC]
 190
 191 defm S_QUADMASK_B32 : SOP1_32 <sop1<0x2c, 0x28>, "s_quadmask_b32", []>;
 192 defm S_QUADMASK_B64 : SOP1_64 <sop1<0x2d, 0x29>, "s_quadmask_b64", []>;
 193 defm S_MOVRELS_B32 : SOP1_32 <sop1<0x2e, 0x2a>, "s_movrels_b32", []>;
 194 defm S_MOVRELS_B64 : SOP1_64 <sop1<0x2f, 0x2b>, "s_movrels_b64", []>;
 195 defm S_MOVRELD_B32 : SOP1_32 <sop1<0x30, 0x2c>, "s_movreld_b32", []>;
 196 defm S_MOVRELD_B64 : SOP1_64 <sop1<0x31, 0x2d>, "s_movreld_b64", []>;
 197 defm S_CBRANCH_JOIN : SOP1_1 <sop1<0x32, 0x2e>, "s_cbranch_join", []>;
 198 defm S_MOV_REGRD_B32 : SOP1_32 <sop1<0x33, 0x2f>, "s_mov_regrd_b32", []>;
 199 let Defs = [SCC] in {
 200   defm S_ABS_I32 : SOP1_32 <sop1<0x34, 0x30>, "s_abs_i32", []>;
 201 } // End Defs = [SCC]
 202 defm S_MOV_FED_B32 : SOP1_32 <sop1<0x35, 0x31>, "s_mov_fed_b32", []>;
 203
 204 //===----------------------------------------------------------------------===//
 205 // SOP2 Instructions
 206 //===----------------------------------------------------------------------===//
 207
 208 let Defs = [SCC] in { // Carry out goes to SCC
 209 let isCommutable = 1 in {
 210 defm S_ADD_U32 : SOP2_32 <sop2<0x00>, "s_add_u32", []>;
 211 defm S_ADD_I32 : SOP2_32 <sop2<0x02>, "s_add_i32",
 212   [(set i32:$dst, (add SSrc_32:$src0, SSrc_32:$src1))]
 213 >;
 214 } // End isCommutable = 1
 215
 216 defm S_SUB_U32 : SOP2_32 <sop2<0x01>, "s_sub_u32", []>;
 217 defm S_SUB_I32 : SOP2_32 <sop2<0x03>, "s_sub_i32",
 218   [(set i32:$dst, (sub SSrc_32:$src0, SSrc_32:$src1))]
 219 >;
 220
 221 let Uses = [SCC] in { // Carry in comes from SCC
 222 let isCommutable = 1 in {
 223 defm S_ADDC_U32 : SOP2_32 <sop2<0x04>, "s_addc_u32",
 224   [(set i32:$dst, (adde (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 225 } // End isCommutable = 1
 226
 227 defm S_SUBB_U32 : SOP2_32 <sop2<0x05>, "s_subb_u32",
 228   [(set i32:$dst, (sube (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 229 } // End Uses = [SCC]
 230
 231 defm S_MIN_I32 : SOP2_32 <sop2<0x06>, "s_min_i32",
 232   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]
 233 >;
 234 defm S_MIN_U32 : SOP2_32 <sop2<0x07>, "s_min_u32",
 235   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]
 236 >;
 237 defm S_MAX_I32 : SOP2_32 <sop2<0x08>, "s_max_i32",
 238   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]
 239 >;
 240 defm S_MAX_U32 : SOP2_32 <sop2<0x09>, "s_max_u32",
 241   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]
 242 >;
 243 } // End Defs = [SCC]
 244
 245 defm S_CSELECT_B32 : SOP2_SELECT_32 <sop2<0x0a>, "s_cselect_b32", []>;
 246
 247 let Uses = [SCC] in {
 248   defm S_CSELECT_B64 : SOP2_64 <sop2<0x0b>, "s_cselect_b64", []>;
 249 } // End Uses = [SCC]
 250
 251 let Defs = [SCC] in {
 252 defm S_AND_B32 : SOP2_32 <sop2<0x0e, 0x0c>, "s_and_b32",
 253   [(set i32:$dst, (and i32:$src0, i32:$src1))]
 254 >;
 255
 256 defm S_AND_B64 : SOP2_64 <sop2<0x0f, 0x0d>, "s_and_b64",
 257   [(set i64:$dst, (and i64:$src0, i64:$src1))]
 258 >;
 259
 260 defm S_OR_B32 : SOP2_32 <sop2<0x10, 0x0e>, "s_or_b32",
 261   [(set i32:$dst, (or i32:$src0, i32:$src1))]
 262 >;
 263
 264 defm S_OR_B64 : SOP2_64 <sop2<0x11, 0x0f>, "s_or_b64",
 265   [(set i64:$dst, (or i64:$src0, i64:$src1))]
 266 >;
 267
 268 defm S_XOR_B32 : SOP2_32 <sop2<0x12, 0x10>, "s_xor_b32",
 269   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
 270 >;
 271
 272 defm S_XOR_B64 : SOP2_64 <sop2<0x13, 0x11>, "s_xor_b64",
 273   [(set i64:$dst, (xor i64:$src0, i64:$src1))]
 274 >;
 275 defm S_ANDN2_B32 : SOP2_32 <sop2<0x14, 0x12>, "s_andn2_b32", []>;
 276 defm S_ANDN2_B64 : SOP2_64 <sop2<0x15, 0x13>, "s_andn2_b64", []>;
 277 defm S_ORN2_B32 : SOP2_32 <sop2<0x16, 0x14>, "s_orn2_b32", []>;
 278 defm S_ORN2_B64 : SOP2_64 <sop2<0x17, 0x15>, "s_orn2_b64", []>;
 279 defm S_NAND_B32 : SOP2_32 <sop2<0x18, 0x16>, "s_nand_b32", []>;
 280 defm S_NAND_B64 : SOP2_64 <sop2<0x19, 0x17>, "s_nand_b64", []>;
 281 defm S_NOR_B32 : SOP2_32 <sop2<0x1a, 0x18>, "s_nor_b32", []>;
 282 defm S_NOR_B64 : SOP2_64 <sop2<0x1b, 0x19>, "s_nor_b64", []>;
 283 defm S_XNOR_B32 : SOP2_32 <sop2<0x1c, 0x1a>, "s_xnor_b32", []>;
 284 defm S_XNOR_B64 : SOP2_64 <sop2<0x1d, 0x1b>, "s_xnor_b64", []>;
 285 } // End Defs = [SCC]
 286
 287 // Use added complexity so these patterns are preferred to the VALU patterns.
 288 let AddedComplexity = 1 in {
 289 let Defs = [SCC] in {
 290
 291 defm S_LSHL_B32 : SOP2_32 <sop2<0x1e, 0x1c>, "s_lshl_b32",
 292   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
 293 >;
 294 defm S_LSHL_B64 : SOP2_64_32 <sop2<0x1f, 0x1d>, "s_lshl_b64",
 295   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
 296 >;
 297 defm S_LSHR_B32 : SOP2_32 <sop2<0x20, 0x1e>, "s_lshr_b32",
 298   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
 299 >;
 300 defm S_LSHR_B64 : SOP2_64_32 <sop2<0x21, 0x1f>, "s_lshr_b64",
 301   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
 302 >;
 303 defm S_ASHR_I32 : SOP2_32 <sop2<0x22, 0x20>, "s_ashr_i32",
 304   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
 305 >;
 306 defm S_ASHR_I64 : SOP2_64_32 <sop2<0x23, 0x21>, "s_ashr_i64",
 307   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
 308 >;
 309 } // End Defs = [SCC]
 310
 311 defm S_BFM_B32 : SOP2_32 <sop2<0x24, 0x22>, "s_bfm_b32",
 312   [(set i32:$dst, (AMDGPUbfm i32:$src0, i32:$src1))]>;
 313 defm S_BFM_B64 : SOP2_64 <sop2<0x25, 0x23>, "s_bfm_b64", []>;
 314 defm S_MUL_I32 : SOP2_32 <sop2<0x26, 0x24>, "s_mul_i32",
 315   [(set i32:$dst, (mul i32:$src0, i32:$src1))]
 316 >;
 317
 318 } // End AddedComplexity = 1
 319
 320 let Defs = [SCC] in {
 321 defm S_BFE_U32 : SOP2_32 <sop2<0x27, 0x25>, "s_bfe_u32", []>;
 322 defm S_BFE_I32 : SOP2_32 <sop2<0x28, 0x26>, "s_bfe_i32", []>;
 323 defm S_BFE_U64 : SOP2_64 <sop2<0x29, 0x27>, "s_bfe_u64", []>;
 324 defm S_BFE_I64 : SOP2_64_32 <sop2<0x2a, 0x28>, "s_bfe_i64", []>;
 325 } // End Defs = [SCC]
 326
 327 let sdst = 0 in {
 328 defm S_CBRANCH_G_FORK : SOP2_m <
 329   sop2<0x2b, 0x29>, "s_cbranch_g_fork", (outs),
 330   (ins SReg_64:$src0, SReg_64:$src1), "s_cbranch_g_fork $src0, $src1", []
 331 >;
 332 }
 333
 334 let Defs = [SCC] in {
 335 defm S_ABSDIFF_I32 : SOP2_32 <sop2<0x2c, 0x2a>, "s_absdiff_i32", []>;
 336 } // End Defs = [SCC]
 337
 338 //===----------------------------------------------------------------------===//
 339 // SOPC Instructions
 340 //===----------------------------------------------------------------------===//
 341
 342 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "s_cmp_eq_i32">;
 343 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "s_cmp_lg_i32">;
 344 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "s_cmp_gt_i32">;
 345 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "s_cmp_ge_i32">;
 346 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "s_cmp_lt_i32">;
 347 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "s_cmp_le_i32">;
 348 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "s_cmp_eq_u32">;
 349 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "s_cmp_lg_u32">;
 350 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "s_cmp_gt_u32">;
 351 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "s_cmp_ge_u32">;
 352 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "s_cmp_lt_u32">;
 353 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "s_cmp_le_u32">;
 354 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "s_bitcmp0_b32", []>;
 355 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "s_bitcmp1_b32", []>;
 356 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "s_bitcmp0_b64", []>;
 357 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "s_bitcmp1_b64", []>;
 358 //def S_SETVSKIP : SOPC_ <0x00000010, "s_setvskip", []>;
 359
 360 //===----------------------------------------------------------------------===//
 361 // SOPK Instructions
 362 //===----------------------------------------------------------------------===//
 363
 364 let isReMaterializable = 1 in {
 365 defm S_MOVK_I32 : SOPK_32 <sopk<0x00>, "s_movk_i32", []>;
 366 } // End isReMaterializable = 1
 367 let Uses = [SCC] in {
 368   defm S_CMOVK_I32 : SOPK_32 <sopk<0x02, 0x01>, "s_cmovk_i32", []>;
 369 }
 370
 371 let isCompare = 1 in {
 372
 373 /*
 374 This instruction is disabled for now until we can figure out how to teach
 375 the instruction selector to correctly use the  S_CMP* vs V_CMP*
 376 instructions.
 377
 378 When this instruction is enabled the code generator sometimes produces this
 379 invalid sequence:
 380
 381 SCC = S_CMPK_EQ_I32 SGPR0, imm
 382 VCC = COPY SCC
 383 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 384
 385 defm S_CMPK_EQ_I32 : SOPK_SCC <sopk<0x03, 0x02>, "s_cmpk_eq_i32",
 386   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 387 >;
 388 */
 389
 390 defm S_CMPK_LG_I32 : SOPK_SCC <sopk<0x04, 0x03>, "s_cmpk_lg_i32", []>;
 391 defm S_CMPK_GT_I32 : SOPK_SCC <sopk<0x05, 0x04>, "s_cmpk_gt_i32", []>;
 392 defm S_CMPK_GE_I32 : SOPK_SCC <sopk<0x06, 0x05>, "s_cmpk_ge_i32", []>;
 393 defm S_CMPK_LT_I32 : SOPK_SCC <sopk<0x07, 0x06>, "s_cmpk_lt_i32", []>;
 394 defm S_CMPK_LE_I32 : SOPK_SCC <sopk<0x08, 0x07>, "s_cmpk_le_i32", []>;
 395 defm S_CMPK_EQ_U32 : SOPK_SCC <sopk<0x09, 0x08>, "s_cmpk_eq_u32", []>;
 396 defm S_CMPK_LG_U32 : SOPK_SCC <sopk<0x0a, 0x09>, "s_cmpk_lg_u32", []>;
 397 defm S_CMPK_GT_U32 : SOPK_SCC <sopk<0x0b, 0x0a>, "s_cmpk_gt_u32", []>;
 398 defm S_CMPK_GE_U32 : SOPK_SCC <sopk<0x0c, 0x0b>, "s_cmpk_ge_u32", []>;
 399 defm S_CMPK_LT_U32 : SOPK_SCC <sopk<0x0d, 0x0c>, "s_cmpk_lt_u32", []>;
 400 defm S_CMPK_LE_U32 : SOPK_SCC <sopk<0x0e, 0x0d>, "s_cmpk_le_u32", []>;
 401 } // End isCompare = 1
 402
 403 let isCommutable = 1 in {
 404   let Defs = [SCC], isCommutable = 1 in {
 405     defm S_ADDK_I32 : SOPK_32 <sopk<0x0f, 0x0e>, "s_addk_i32", []>;
 406   }
 407   defm S_MULK_I32 : SOPK_32 <sopk<0x10, 0x0f>, "s_mulk_i32", []>;
 408 }
 409
 410 //defm S_CBRANCH_I_FORK : SOPK_ <sopk<0x11, 0x10>, "s_cbranch_i_fork", []>;
 411 defm S_GETREG_B32 : SOPK_32 <sopk<0x12, 0x11>, "s_getreg_b32", []>;
 412 defm S_SETREG_B32 : SOPK_32 <sopk<0x13, 0x12>, "s_setreg_b32", []>;
 413 defm S_GETREG_REGRD_B32 : SOPK_32 <sopk<0x14, 0x13>, "s_getreg_regrd_b32", []>;
 414 //defm S_SETREG_IMM32_B32 : SOPK_32 <sopk<0x15, 0x14>, "s_setreg_imm32_b32", []>;
 415
 416 //===----------------------------------------------------------------------===//
 417 // SOPP Instructions
 418 //===----------------------------------------------------------------------===//
 419
 420 def S_NOP : SOPP <0x00000000, (ins i16imm:$simm16), "s_nop $simm16">;
 421
 422 let isTerminator = 1 in {
 423
 424 def S_ENDPGM : SOPP <0x00000001, (ins), "s_endpgm",
 425   [(IL_retflag)]> {
 426   let simm16 = 0;
 427   let isBarrier = 1;
 428   let hasCtrlDep = 1;
 429 }
 430
 431 let isBranch = 1 in {
 432 def S_BRANCH : SOPP <
 433   0x00000002, (ins sopp_brtarget:$simm16), "s_branch $simm16",
 434   [(br bb:$simm16)]> {
 435   let isBarrier = 1;
 436 }
 437
 438 let DisableEncoding = "$scc" in {
 439 def S_CBRANCH_SCC0 : SOPP <
 440   0x00000004, (ins sopp_brtarget:$simm16, SCCReg:$scc),
 441   "s_cbranch_scc0 $simm16"
 442 >;
 443 def S_CBRANCH_SCC1 : SOPP <
 444   0x00000005, (ins sopp_brtarget:$simm16, SCCReg:$scc),
 445   "s_cbranch_scc1 $simm16"
 446 >;
 447 } // End DisableEncoding = "$scc"
 448
 449 def S_CBRANCH_VCCZ : SOPP <
 450   0x00000006, (ins sopp_brtarget:$simm16, VCCReg:$vcc),
 451   "s_cbranch_vccz $simm16"
 452 >;
 453 def S_CBRANCH_VCCNZ : SOPP <
 454   0x00000007, (ins sopp_brtarget:$simm16, VCCReg:$vcc),
 455   "s_cbranch_vccnz $simm16"
 456 >;
 457
 458 let DisableEncoding = "$exec" in {
 459 def S_CBRANCH_EXECZ : SOPP <
 460   0x00000008, (ins sopp_brtarget:$simm16, EXECReg:$exec),
 461   "s_cbranch_execz $simm16"
 462 >;
 463 def S_CBRANCH_EXECNZ : SOPP <
 464   0x00000009, (ins sopp_brtarget:$simm16, EXECReg:$exec),
 465   "s_cbranch_execnz $simm16"
 466 >;
 467 } // End DisableEncoding = "$exec"
 468
 469
 470 } // End isBranch = 1
 471 } // End isTerminator = 1
 472
 473 let hasSideEffects = 1 in {
 474 def S_BARRIER : SOPP <0x0000000a, (ins), "s_barrier",
 475   [(int_AMDGPU_barrier_local)]
 476 > {
 477   let simm16 = 0;
 478   let isBarrier = 1;
 479   let hasCtrlDep = 1;
 480   let mayLoad = 1;
 481   let mayStore = 1;
 482 }
 483
 484 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "s_waitcnt $simm16">;
 485 def S_SETHALT : SOPP <0x0000000d, (ins i16imm:$simm16), "s_sethalt $simm16">;
 486 def S_SLEEP : SOPP <0x0000000e, (ins i16imm:$simm16), "s_sleep $simm16">;
 487 def S_SETPRIO : SOPP <0x0000000f, (ins i16imm:$sim16), "s_setprio $sim16">;
 488
 489 let Uses = [EXEC] in {
 490   def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16, M0Reg:$m0), "s_sendmsg $simm16",
 491       [(int_SI_sendmsg imm:$simm16, M0Reg:$m0)]
 492   > {
 493     let DisableEncoding = "$m0";
 494   }
 495 } // End Uses = [EXEC]
 496
 497 def S_SENDMSGHALT : SOPP <0x00000011, (ins i16imm:$simm16), "s_sendmsghalt $simm16">;
 498 def S_TRAP : SOPP <0x00000012, (ins i16imm:$simm16), "s_trap $simm16">;
 499 def S_ICACHE_INV : SOPP <0x00000013, (ins), "s_icache_inv"> {
 500         let simm16 = 0;
 501 }
 502 def S_INCPERFLEVEL : SOPP <0x00000014, (ins i16imm:$simm16), "s_incperflevel $simm16">;
 503 def S_DECPERFLEVEL : SOPP <0x00000015, (ins i16imm:$simm16), "s_decperflevel $simm16">;
 504 def S_TTRACEDATA : SOPP <0x00000016, (ins), "s_ttracedata"> {
 505   let simm16 = 0;
 506 }
 507 } // End hasSideEffects
 508
 509 //===----------------------------------------------------------------------===//
 510 // VOPC Instructions
 511 //===----------------------------------------------------------------------===//
 512
 513 let isCompare = 1, isCommutable = 1 in {
 514
 515 defm V_CMP_F_F32 : VOPC_F32 <vopc<0x0, 0x40>, "v_cmp_f_f32">;
 516 defm V_CMP_LT_F32 : VOPC_F32 <vopc<0x1, 0x41>, "v_cmp_lt_f32", COND_OLT, "v_cmp_gt_f32">;
 517 defm V_CMP_EQ_F32 : VOPC_F32 <vopc<0x2, 0x42>, "v_cmp_eq_f32", COND_OEQ>;
 518 defm V_CMP_LE_F32 : VOPC_F32 <vopc<0x3, 0x43>, "v_cmp_le_f32", COND_OLE, "v_cmp_ge_f32">;
 519 defm V_CMP_GT_F32 : VOPC_F32 <vopc<0x4, 0x44>, "v_cmp_gt_f32", COND_OGT>;
 520 defm V_CMP_LG_F32 : VOPC_F32 <vopc<0x5, 0x45>, "v_cmp_lg_f32", COND_ONE>;
 521 defm V_CMP_GE_F32 : VOPC_F32 <vopc<0x6, 0x46>, "v_cmp_ge_f32", COND_OGE>;
 522 defm V_CMP_O_F32 : VOPC_F32 <vopc<0x7, 0x47>, "v_cmp_o_f32", COND_O>;
 523 defm V_CMP_U_F32 : VOPC_F32 <vopc<0x8, 0x48>, "v_cmp_u_f32", COND_UO>;
 524 defm V_CMP_NGE_F32 : VOPC_F32 <vopc<0x9, 0x49>, "v_cmp_nge_f32",  COND_ULT, "v_cmp_nle_f32">;
 525 defm V_CMP_NLG_F32 : VOPC_F32 <vopc<0xa, 0x4a>, "v_cmp_nlg_f32", COND_UEQ>;
 526 defm V_CMP_NGT_F32 : VOPC_F32 <vopc<0xb, 0x4b>, "v_cmp_ngt_f32", COND_ULE, "v_cmp_nlt_f32">;
 527 defm V_CMP_NLE_F32 : VOPC_F32 <vopc<0xc, 0x4c>, "v_cmp_nle_f32", COND_UGT>;
 528 defm V_CMP_NEQ_F32 : VOPC_F32 <vopc<0xd, 0x4d>, "v_cmp_neq_f32", COND_UNE>;
 529 defm V_CMP_NLT_F32 : VOPC_F32 <vopc<0xe, 0x4e>, "v_cmp_nlt_f32", COND_UGE>;
 530 defm V_CMP_TRU_F32 : VOPC_F32 <vopc<0xf, 0x4f>, "v_cmp_tru_f32">;
 531
 532
 533 defm V_CMPX_F_F32 : VOPCX_F32 <vopc<0x10, 0x50>, "v_cmpx_f_f32">;
 534 defm V_CMPX_LT_F32 : VOPCX_F32 <vopc<0x11, 0x51>, "v_cmpx_lt_f32", "v_cmpx_gt_f32">;
 535 defm V_CMPX_EQ_F32 : VOPCX_F32 <vopc<0x12, 0x52>, "v_cmpx_eq_f32">;
 536 defm V_CMPX_LE_F32 : VOPCX_F32 <vopc<0x13, 0x53>, "v_cmpx_le_f32", "v_cmpx_ge_f32">;
 537 defm V_CMPX_GT_F32 : VOPCX_F32 <vopc<0x14, 0x54>, "v_cmpx_gt_f32">;
 538 defm V_CMPX_LG_F32 : VOPCX_F32 <vopc<0x15, 0x55>, "v_cmpx_lg_f32">;
 539 defm V_CMPX_GE_F32 : VOPCX_F32 <vopc<0x16, 0x56>, "v_cmpx_ge_f32">;
 540 defm V_CMPX_O_F32 : VOPCX_F32 <vopc<0x17, 0x57>, "v_cmpx_o_f32">;
 541 defm V_CMPX_U_F32 : VOPCX_F32 <vopc<0x18, 0x58>, "v_cmpx_u_f32">;
 542 defm V_CMPX_NGE_F32 : VOPCX_F32 <vopc<0x19, 0x59>, "v_cmpx_nge_f32">;
 543 defm V_CMPX_NLG_F32 : VOPCX_F32 <vopc<0x1a, 0x5a>, "v_cmpx_nlg_f32">;
 544 defm V_CMPX_NGT_F32 : VOPCX_F32 <vopc<0x1b, 0x5b>, "v_cmpx_ngt_f32">;
 545 defm V_CMPX_NLE_F32 : VOPCX_F32 <vopc<0x1c, 0x5c>, "v_cmpx_nle_f32">;
 546 defm V_CMPX_NEQ_F32 : VOPCX_F32 <vopc<0x1d, 0x5d>, "v_cmpx_neq_f32">;
 547 defm V_CMPX_NLT_F32 : VOPCX_F32 <vopc<0x1e, 0x5e>, "v_cmpx_nlt_f32">;
 548 defm V_CMPX_TRU_F32 : VOPCX_F32 <vopc<0x1f, 0x5f>, "v_cmpx_tru_f32">;
 549
 550
 551 defm V_CMP_F_F64 : VOPC_F64 <vopc<0x20, 0x60>, "v_cmp_f_f64">;
 552 defm V_CMP_LT_F64 : VOPC_F64 <vopc<0x21, 0x61>, "v_cmp_lt_f64", COND_OLT, "v_cmp_gt_f64">;
 553 defm V_CMP_EQ_F64 : VOPC_F64 <vopc<0x22, 0x62>, "v_cmp_eq_f64", COND_OEQ>;
 554 defm V_CMP_LE_F64 : VOPC_F64 <vopc<0x23, 0x63>, "v_cmp_le_f64", COND_OLE, "v_cmp_ge_f64">;
 555 defm V_CMP_GT_F64 : VOPC_F64 <vopc<0x24, 0x64>, "v_cmp_gt_f64", COND_OGT>;
 556 defm V_CMP_LG_F64 : VOPC_F64 <vopc<0x25, 0x65>, "v_cmp_lg_f64", COND_ONE>;
 557 defm V_CMP_GE_F64 : VOPC_F64 <vopc<0x26, 0x66>, "v_cmp_ge_f64", COND_OGE>;
 558 defm V_CMP_O_F64 : VOPC_F64 <vopc<0x27, 0x67>, "v_cmp_o_f64", COND_O>;
 559 defm V_CMP_U_F64 : VOPC_F64 <vopc<0x28, 0x68>, "v_cmp_u_f64", COND_UO>;
 560 defm V_CMP_NGE_F64 : VOPC_F64 <vopc<0x29, 0x69>, "v_cmp_nge_f64", COND_ULT, "v_cmp_nle_f64">;
 561 defm V_CMP_NLG_F64 : VOPC_F64 <vopc<0x2a, 0x6a>, "v_cmp_nlg_f64", COND_UEQ>;
 562 defm V_CMP_NGT_F64 : VOPC_F64 <vopc<0x2b, 0x6b>, "v_cmp_ngt_f64", COND_ULE, "v_cmp_nlt_f64">;
 563 defm V_CMP_NLE_F64 : VOPC_F64 <vopc<0x2c, 0x6c>, "v_cmp_nle_f64", COND_UGT>;
 564 defm V_CMP_NEQ_F64 : VOPC_F64 <vopc<0x2d, 0x6d>, "v_cmp_neq_f64", COND_UNE>;
 565 defm V_CMP_NLT_F64 : VOPC_F64 <vopc<0x2e, 0x6e>, "v_cmp_nlt_f64", COND_UGE>;
 566 defm V_CMP_TRU_F64 : VOPC_F64 <vopc<0x2f, 0x6f>, "v_cmp_tru_f64">;
 567
 568
 569 defm V_CMPX_F_F64 : VOPCX_F64 <vopc<0x30, 0x70>, "v_cmpx_f_f64">;
 570 defm V_CMPX_LT_F64 : VOPCX_F64 <vopc<0x31, 0x71>, "v_cmpx_lt_f64", "v_cmpx_gt_f64">;
 571 defm V_CMPX_EQ_F64 : VOPCX_F64 <vopc<0x32, 0x72>, "v_cmpx_eq_f64">;
 572 defm V_CMPX_LE_F64 : VOPCX_F64 <vopc<0x33, 0x73>, "v_cmpx_le_f64", "v_cmpx_ge_f64">;
 573 defm V_CMPX_GT_F64 : VOPCX_F64 <vopc<0x34, 0x74>, "v_cmpx_gt_f64">;
 574 defm V_CMPX_LG_F64 : VOPCX_F64 <vopc<0x35, 0x75>, "v_cmpx_lg_f64">;
 575 defm V_CMPX_GE_F64 : VOPCX_F64 <vopc<0x36, 0x76>, "v_cmpx_ge_f64">;
 576 defm V_CMPX_O_F64 : VOPCX_F64 <vopc<0x37, 0x77>, "v_cmpx_o_f64">;
 577 defm V_CMPX_U_F64 : VOPCX_F64 <vopc<0x38, 0x78>, "v_cmpx_u_f64">;
 578 defm V_CMPX_NGE_F64 : VOPCX_F64 <vopc<0x39, 0x79>, "v_cmpx_nge_f64", "v_cmpx_nle_f64">;
 579 defm V_CMPX_NLG_F64 : VOPCX_F64 <vopc<0x3a, 0x7a>, "v_cmpx_nlg_f64">;
 580 defm V_CMPX_NGT_F64 : VOPCX_F64 <vopc<0x3b, 0x7b>, "v_cmpx_ngt_f64", "v_cmpx_nlt_f64">;
 581 defm V_CMPX_NLE_F64 : VOPCX_F64 <vopc<0x3c, 0x7c>, "v_cmpx_nle_f64">;
 582 defm V_CMPX_NEQ_F64 : VOPCX_F64 <vopc<0x3d, 0x7d>, "v_cmpx_neq_f64">;
 583 defm V_CMPX_NLT_F64 : VOPCX_F64 <vopc<0x3e, 0x7e>, "v_cmpx_nlt_f64">;
 584 defm V_CMPX_TRU_F64 : VOPCX_F64 <vopc<0x3f, 0x7f>, "v_cmpx_tru_f64">;
 585
 586
 587 let SubtargetPredicate = isSICI in {
 588
 589 defm V_CMPS_F_F32 : VOPC_F32 <vopc<0x40>, "v_cmps_f_f32">;
 590 defm V_CMPS_LT_F32 : VOPC_F32 <vopc<0x41>, "v_cmps_lt_f32", COND_NULL, "v_cmps_gt_f32">;
 591 defm V_CMPS_EQ_F32 : VOPC_F32 <vopc<0x42>, "v_cmps_eq_f32">;
 592 defm V_CMPS_LE_F32 : VOPC_F32 <vopc<0x43>, "v_cmps_le_f32", COND_NULL, "v_cmps_ge_f32">;
 593 defm V_CMPS_GT_F32 : VOPC_F32 <vopc<0x44>, "v_cmps_gt_f32">;
 594 defm V_CMPS_LG_F32 : VOPC_F32 <vopc<0x45>, "v_cmps_lg_f32">;
 595 defm V_CMPS_GE_F32 : VOPC_F32 <vopc<0x46>, "v_cmps_ge_f32">;
 596 defm V_CMPS_O_F32 : VOPC_F32 <vopc<0x47>, "v_cmps_o_f32">;
 597 defm V_CMPS_U_F32 : VOPC_F32 <vopc<0x48>, "v_cmps_u_f32">;
 598 defm V_CMPS_NGE_F32 : VOPC_F32 <vopc<0x49>, "v_cmps_nge_f32", COND_NULL, "v_cmps_nle_f32">;
 599 defm V_CMPS_NLG_F32 : VOPC_F32 <vopc<0x4a>, "v_cmps_nlg_f32">;
 600 defm V_CMPS_NGT_F32 : VOPC_F32 <vopc<0x4b>, "v_cmps_ngt_f32", COND_NULL, "v_cmps_nlt_f32">;
 601 defm V_CMPS_NLE_F32 : VOPC_F32 <vopc<0x4c>, "v_cmps_nle_f32">;
 602 defm V_CMPS_NEQ_F32 : VOPC_F32 <vopc<0x4d>, "v_cmps_neq_f32">;
 603 defm V_CMPS_NLT_F32 : VOPC_F32 <vopc<0x4e>, "v_cmps_nlt_f32">;
 604 defm V_CMPS_TRU_F32 : VOPC_F32 <vopc<0x4f>, "v_cmps_tru_f32">;
 605
 606
 607 defm V_CMPSX_F_F32 : VOPCX_F32 <vopc<0x50>, "v_cmpsx_f_f32">;
 608 defm V_CMPSX_LT_F32 : VOPCX_F32 <vopc<0x51>, "v_cmpsx_lt_f32", "v_cmpsx_gt_f32">;
 609 defm V_CMPSX_EQ_F32 : VOPCX_F32 <vopc<0x52>, "v_cmpsx_eq_f32">;
 610 defm V_CMPSX_LE_F32 : VOPCX_F32 <vopc<0x53>, "v_cmpsx_le_f32", "v_cmpsx_ge_f32">;
 611 defm V_CMPSX_GT_F32 : VOPCX_F32 <vopc<0x54>, "v_cmpsx_gt_f32">;
 612 defm V_CMPSX_LG_F32 : VOPCX_F32 <vopc<0x55>, "v_cmpsx_lg_f32">;
 613 defm V_CMPSX_GE_F32 : VOPCX_F32 <vopc<0x56>, "v_cmpsx_ge_f32">;
 614 defm V_CMPSX_O_F32 : VOPCX_F32 <vopc<0x57>, "v_cmpsx_o_f32">;
 615 defm V_CMPSX_U_F32 : VOPCX_F32 <vopc<0x58>, "v_cmpsx_u_f32">;
 616 defm V_CMPSX_NGE_F32 : VOPCX_F32 <vopc<0x59>, "v_cmpsx_nge_f32", "v_cmpsx_nle_f32">;
 617 defm V_CMPSX_NLG_F32 : VOPCX_F32 <vopc<0x5a>, "v_cmpsx_nlg_f32">;
 618 defm V_CMPSX_NGT_F32 : VOPCX_F32 <vopc<0x5b>, "v_cmpsx_ngt_f32", "v_cmpsx_nlt_f32">;
 619 defm V_CMPSX_NLE_F32 : VOPCX_F32 <vopc<0x5c>, "v_cmpsx_nle_f32">;
 620 defm V_CMPSX_NEQ_F32 : VOPCX_F32 <vopc<0x5d>, "v_cmpsx_neq_f32">;
 621 defm V_CMPSX_NLT_F32 : VOPCX_F32 <vopc<0x5e>, "v_cmpsx_nlt_f32">;
 622 defm V_CMPSX_TRU_F32 : VOPCX_F32 <vopc<0x5f>, "v_cmpsx_tru_f32">;
 623
 624
 625 defm V_CMPS_F_F64 : VOPC_F64 <vopc<0x60>, "v_cmps_f_f64">;
 626 defm V_CMPS_LT_F64 : VOPC_F64 <vopc<0x61>, "v_cmps_lt_f64", COND_NULL, "v_cmps_gt_f64">;
 627 defm V_CMPS_EQ_F64 : VOPC_F64 <vopc<0x62>, "v_cmps_eq_f64">;
 628 defm V_CMPS_LE_F64 : VOPC_F64 <vopc<0x63>, "v_cmps_le_f64", COND_NULL, "v_cmps_ge_f64">;
 629 defm V_CMPS_GT_F64 : VOPC_F64 <vopc<0x64>, "v_cmps_gt_f64">;
 630 defm V_CMPS_LG_F64 : VOPC_F64 <vopc<0x65>, "v_cmps_lg_f64">;
 631 defm V_CMPS_GE_F64 : VOPC_F64 <vopc<0x66>, "v_cmps_ge_f64">;
 632 defm V_CMPS_O_F64 : VOPC_F64 <vopc<0x67>, "v_cmps_o_f64">;
 633 defm V_CMPS_U_F64 : VOPC_F64 <vopc<0x68>, "v_cmps_u_f64">;
 634 defm V_CMPS_NGE_F64 : VOPC_F64 <vopc<0x69>, "v_cmps_nge_f64", COND_NULL, "v_cmps_nle_f64">;
 635 defm V_CMPS_NLG_F64 : VOPC_F64 <vopc<0x6a>, "v_cmps_nlg_f64">;
 636 defm V_CMPS_NGT_F64 : VOPC_F64 <vopc<0x6b>, "v_cmps_ngt_f64", COND_NULL, "v_cmps_nlt_f64">;
 637 defm V_CMPS_NLE_F64 : VOPC_F64 <vopc<0x6c>, "v_cmps_nle_f64">;
 638 defm V_CMPS_NEQ_F64 : VOPC_F64 <vopc<0x6d>, "v_cmps_neq_f64">;
 639 defm V_CMPS_NLT_F64 : VOPC_F64 <vopc<0x6e>, "v_cmps_nlt_f64">;
 640 defm V_CMPS_TRU_F64 : VOPC_F64 <vopc<0x6f>, "v_cmps_tru_f64">;
 641
 642
 643 defm V_CMPSX_F_F64 : VOPCX_F64 <vopc<0x70>, "v_cmpsx_f_f64">;
 644 defm V_CMPSX_LT_F64 : VOPCX_F64 <vopc<0x71>, "v_cmpsx_lt_f64", "v_cmpsx_gt_f64">;
 645 defm V_CMPSX_EQ_F64 : VOPCX_F64 <vopc<0x72>, "v_cmpsx_eq_f64">;
 646 defm V_CMPSX_LE_F64 : VOPCX_F64 <vopc<0x73>, "v_cmpsx_le_f64", "v_cmpsx_ge_f64">;
 647 defm V_CMPSX_GT_F64 : VOPCX_F64 <vopc<0x74>, "v_cmpsx_gt_f64">;
 648 defm V_CMPSX_LG_F64 : VOPCX_F64 <vopc<0x75>, "v_cmpsx_lg_f64">;
 649 defm V_CMPSX_GE_F64 : VOPCX_F64 <vopc<0x76>, "v_cmpsx_ge_f64">;
 650 defm V_CMPSX_O_F64 : VOPCX_F64 <vopc<0x77>, "v_cmpsx_o_f64">;
 651 defm V_CMPSX_U_F64 : VOPCX_F64 <vopc<0x78>, "v_cmpsx_u_f64">;
 652 defm V_CMPSX_NGE_F64 : VOPCX_F64 <vopc<0x79>, "v_cmpsx_nge_f64", "v_cmpsx_nle_f64">;
 653 defm V_CMPSX_NLG_F64 : VOPCX_F64 <vopc<0x7a>, "v_cmpsx_nlg_f64">;
 654 defm V_CMPSX_NGT_F64 : VOPCX_F64 <vopc<0x7b>, "v_cmpsx_ngt_f64", "v_cmpsx_nlt_f64">;
 655 defm V_CMPSX_NLE_F64 : VOPCX_F64 <vopc<0x7c>, "v_cmpsx_nle_f64">;
 656 defm V_CMPSX_NEQ_F64 : VOPCX_F64 <vopc<0x7d>, "v_cmpsx_neq_f64">;
 657 defm V_CMPSX_NLT_F64 : VOPCX_F64 <vopc<0x7e>, "v_cmpsx_nlt_f64">;
 658 defm V_CMPSX_TRU_F64 : VOPCX_F64 <vopc<0x7f>, "v_cmpsx_tru_f64">;
 659
 660 } // End SubtargetPredicate = isSICI
 661
 662 defm V_CMP_F_I32 : VOPC_I32 <vopc<0x80, 0xc0>, "v_cmp_f_i32">;
 663 defm V_CMP_LT_I32 : VOPC_I32 <vopc<0x81, 0xc1>, "v_cmp_lt_i32", COND_SLT, "v_cmp_gt_i32">;
 664 defm V_CMP_EQ_I32 : VOPC_I32 <vopc<0x82, 0xc2>, "v_cmp_eq_i32", COND_EQ>;
 665 defm V_CMP_LE_I32 : VOPC_I32 <vopc<0x83, 0xc3>, "v_cmp_le_i32", COND_SLE, "v_cmp_ge_i32">;
 666 defm V_CMP_GT_I32 : VOPC_I32 <vopc<0x84, 0xc4>, "v_cmp_gt_i32", COND_SGT>;
 667 defm V_CMP_NE_I32 : VOPC_I32 <vopc<0x85, 0xc5>, "v_cmp_ne_i32", COND_NE>;
 668 defm V_CMP_GE_I32 : VOPC_I32 <vopc<0x86, 0xc6>, "v_cmp_ge_i32", COND_SGE>;
 669 defm V_CMP_T_I32 : VOPC_I32 <vopc<0x87, 0xc7>, "v_cmp_t_i32">;
 670
 671
 672 defm V_CMPX_F_I32 : VOPCX_I32 <vopc<0x90, 0xd0>, "v_cmpx_f_i32">;
 673 defm V_CMPX_LT_I32 : VOPCX_I32 <vopc<0x91, 0xd1>, "v_cmpx_lt_i32", "v_cmpx_gt_i32">;
 674 defm V_CMPX_EQ_I32 : VOPCX_I32 <vopc<0x92, 0xd2>, "v_cmpx_eq_i32">;
 675 defm V_CMPX_LE_I32 : VOPCX_I32 <vopc<0x93, 0xd3>, "v_cmpx_le_i32", "v_cmpx_ge_i32">;
 676 defm V_CMPX_GT_I32 : VOPCX_I32 <vopc<0x94, 0xd4>, "v_cmpx_gt_i32">;
 677 defm V_CMPX_NE_I32 : VOPCX_I32 <vopc<0x95, 0xd5>, "v_cmpx_ne_i32">;
 678 defm V_CMPX_GE_I32 : VOPCX_I32 <vopc<0x96, 0xd6>, "v_cmpx_ge_i32">;
 679 defm V_CMPX_T_I32 : VOPCX_I32 <vopc<0x97, 0xd7>, "v_cmpx_t_i32">;
 680
 681
 682 defm V_CMP_F_I64 : VOPC_I64 <vopc<0xa0, 0xe0>, "v_cmp_f_i64">;
 683 defm V_CMP_LT_I64 : VOPC_I64 <vopc<0xa1, 0xe1>, "v_cmp_lt_i64", COND_SLT, "v_cmp_gt_i64">;
 684 defm V_CMP_EQ_I64 : VOPC_I64 <vopc<0xa2, 0xe2>, "v_cmp_eq_i64", COND_EQ>;
 685 defm V_CMP_LE_I64 : VOPC_I64 <vopc<0xa3, 0xe3>, "v_cmp_le_i64", COND_SLE, "v_cmp_ge_i64">;
 686 defm V_CMP_GT_I64 : VOPC_I64 <vopc<0xa4, 0xe4>, "v_cmp_gt_i64", COND_SGT>;
 687 defm V_CMP_NE_I64 : VOPC_I64 <vopc<0xa5, 0xe5>, "v_cmp_ne_i64", COND_NE>;
 688 defm V_CMP_GE_I64 : VOPC_I64 <vopc<0xa6, 0xe6>, "v_cmp_ge_i64", COND_SGE>;
 689 defm V_CMP_T_I64 : VOPC_I64 <vopc<0xa7, 0xe7>, "v_cmp_t_i64">;
 690
 691
 692 defm V_CMPX_F_I64 : VOPCX_I64 <vopc<0xb0, 0xf0>, "v_cmpx_f_i64">;
 693 defm V_CMPX_LT_I64 : VOPCX_I64 <vopc<0xb1, 0xf1>, "v_cmpx_lt_i64", "v_cmpx_gt_i64">;
 694 defm V_CMPX_EQ_I64 : VOPCX_I64 <vopc<0xb2, 0xf2>, "v_cmpx_eq_i64">;
 695 defm V_CMPX_LE_I64 : VOPCX_I64 <vopc<0xb3, 0xf3>, "v_cmpx_le_i64", "v_cmpx_ge_i64">;
 696 defm V_CMPX_GT_I64 : VOPCX_I64 <vopc<0xb4, 0xf4>, "v_cmpx_gt_i64">;
 697 defm V_CMPX_NE_I64 : VOPCX_I64 <vopc<0xb5, 0xf5>, "v_cmpx_ne_i64">;
 698 defm V_CMPX_GE_I64 : VOPCX_I64 <vopc<0xb6, 0xf6>, "v_cmpx_ge_i64">;
 699 defm V_CMPX_T_I64 : VOPCX_I64 <vopc<0xb7, 0xf7>, "v_cmpx_t_i64">;
 700
 701
 702 defm V_CMP_F_U32 : VOPC_I32 <vopc<0xc0, 0xc8>, "v_cmp_f_u32">;
 703 defm V_CMP_LT_U32 : VOPC_I32 <vopc<0xc1, 0xc9>, "v_cmp_lt_u32", COND_ULT, "v_cmp_gt_u32">;
 704 defm V_CMP_EQ_U32 : VOPC_I32 <vopc<0xc2, 0xca>, "v_cmp_eq_u32", COND_EQ>;
 705 defm V_CMP_LE_U32 : VOPC_I32 <vopc<0xc3, 0xcb>, "v_cmp_le_u32", COND_ULE, "v_cmp_ge_u32">;
 706 defm V_CMP_GT_U32 : VOPC_I32 <vopc<0xc4, 0xcc>, "v_cmp_gt_u32", COND_UGT>;
 707 defm V_CMP_NE_U32 : VOPC_I32 <vopc<0xc5, 0xcd>, "v_cmp_ne_u32", COND_NE>;
 708 defm V_CMP_GE_U32 : VOPC_I32 <vopc<0xc6, 0xce>, "v_cmp_ge_u32", COND_UGE>;
 709 defm V_CMP_T_U32 : VOPC_I32 <vopc<0xc7, 0xcf>, "v_cmp_t_u32">;
 710
 711
 712 defm V_CMPX_F_U32 : VOPCX_I32 <vopc<0xd0, 0xd8>, "v_cmpx_f_u32">;
 713 defm V_CMPX_LT_U32 : VOPCX_I32 <vopc<0xd1, 0xd9>, "v_cmpx_lt_u32", "v_cmpx_gt_u32">;
 714 defm V_CMPX_EQ_U32 : VOPCX_I32 <vopc<0xd2, 0xda>, "v_cmpx_eq_u32">;
 715 defm V_CMPX_LE_U32 : VOPCX_I32 <vopc<0xd3, 0xdb>, "v_cmpx_le_u32", "v_cmpx_le_u32">;
 716 defm V_CMPX_GT_U32 : VOPCX_I32 <vopc<0xd4, 0xdc>, "v_cmpx_gt_u32">;
 717 defm V_CMPX_NE_U32 : VOPCX_I32 <vopc<0xd5, 0xdd>, "v_cmpx_ne_u32">;
 718 defm V_CMPX_GE_U32 : VOPCX_I32 <vopc<0xd6, 0xde>, "v_cmpx_ge_u32">;
 719 defm V_CMPX_T_U32 : VOPCX_I32 <vopc<0xd7, 0xdf>, "v_cmpx_t_u32">;
 720
 721
 722 defm V_CMP_F_U64 : VOPC_I64 <vopc<0xe0, 0xe8>, "v_cmp_f_u64">;
 723 defm V_CMP_LT_U64 : VOPC_I64 <vopc<0xe1, 0xe9>, "v_cmp_lt_u64", COND_ULT, "v_cmp_gt_u64">;
 724 defm V_CMP_EQ_U64 : VOPC_I64 <vopc<0xe2, 0xea>, "v_cmp_eq_u64", COND_EQ>;
 725 defm V_CMP_LE_U64 : VOPC_I64 <vopc<0xe3, 0xeb>, "v_cmp_le_u64", COND_ULE, "v_cmp_ge_u64">;
 726 defm V_CMP_GT_U64 : VOPC_I64 <vopc<0xe4, 0xec>, "v_cmp_gt_u64", COND_UGT>;
 727 defm V_CMP_NE_U64 : VOPC_I64 <vopc<0xe5, 0xed>, "v_cmp_ne_u64", COND_NE>;
 728 defm V_CMP_GE_U64 : VOPC_I64 <vopc<0xe6, 0xee>, "v_cmp_ge_u64", COND_UGE>;
 729 defm V_CMP_T_U64 : VOPC_I64 <vopc<0xe7, 0xef>, "v_cmp_t_u64">;
 730
 731 defm V_CMPX_F_U64 : VOPCX_I64 <vopc<0xf0, 0xf8>, "v_cmpx_f_u64">;
 732 defm V_CMPX_LT_U64 : VOPCX_I64 <vopc<0xf1, 0xf9>, "v_cmpx_lt_u64", "v_cmpx_gt_u64">;
 733 defm V_CMPX_EQ_U64 : VOPCX_I64 <vopc<0xf2, 0xfa>, "v_cmpx_eq_u64">;
 734 defm V_CMPX_LE_U64 : VOPCX_I64 <vopc<0xf3, 0xfb>, "v_cmpx_le_u64", "v_cmpx_ge_u64">;
 735 defm V_CMPX_GT_U64 : VOPCX_I64 <vopc<0xf4, 0xfc>, "v_cmpx_gt_u64">;
 736 defm V_CMPX_NE_U64 : VOPCX_I64 <vopc<0xf5, 0xfd>, "v_cmpx_ne_u64">;
 737 defm V_CMPX_GE_U64 : VOPCX_I64 <vopc<0xf6, 0xfe>, "v_cmpx_ge_u64">;
 738 defm V_CMPX_T_U64 : VOPCX_I64 <vopc<0xf7, 0xff>, "v_cmpx_t_u64">;
 739
 740 } // End isCompare = 1, isCommutable = 1
 741
 742 defm V_CMP_CLASS_F32 : VOPC_CLASS_F32 <vopc<0x88, 0x10>, "v_cmp_class_f32">;
 743 defm V_CMPX_CLASS_F32 : VOPCX_CLASS_F32 <vopc<0x98, 0x11>, "v_cmpx_class_f32">;
 744 defm V_CMP_CLASS_F64 : VOPC_CLASS_F64 <vopc<0xa8, 0x12>, "v_cmp_class_f64">;
 745 defm V_CMPX_CLASS_F64 : VOPCX_CLASS_F64 <vopc<0xb8, 0x13>, "v_cmpx_class_f64">;
 746
 747 //===----------------------------------------------------------------------===//
 748 // DS Instructions
 749 //===----------------------------------------------------------------------===//
 750
 751 defm DS_ADD_U32 : DS_1A1D_NORET <0x0, "ds_add_u32", VGPR_32>;
 752 defm DS_SUB_U32 : DS_1A1D_NORET <0x1, "ds_sub_u32", VGPR_32>;
 753 defm DS_RSUB_U32 : DS_1A1D_NORET <0x2, "ds_rsub_u32", VGPR_32>;
 754 defm DS_INC_U32 : DS_1A1D_NORET <0x3, "ds_inc_u32", VGPR_32>;
 755 defm DS_DEC_U32 : DS_1A1D_NORET <0x4, "ds_dec_u32", VGPR_32>;
 756 defm DS_MIN_I32 : DS_1A1D_NORET <0x5, "ds_min_i32", VGPR_32>;
 757 defm DS_MAX_I32 : DS_1A1D_NORET <0x6, "ds_max_i32", VGPR_32>;
 758 defm DS_MIN_U32 : DS_1A1D_NORET <0x7, "ds_min_u32", VGPR_32>;
 759 defm DS_MAX_U32 : DS_1A1D_NORET <0x8, "ds_max_u32", VGPR_32>;
 760 defm DS_AND_B32 : DS_1A1D_NORET <0x9, "ds_and_b32", VGPR_32>;
 761 defm DS_OR_B32 : DS_1A1D_NORET <0xa, "ds_or_b32", VGPR_32>;
 762 defm DS_XOR_B32 : DS_1A1D_NORET <0xb, "ds_xor_b32", VGPR_32>;
 763 defm DS_MSKOR_B32 : DS_1A2D_NORET <0xc, "ds_mskor_b32", VGPR_32>;
 764 let mayLoad = 0 in {
 765 defm DS_WRITE_B32 : DS_1A1D_NORET <0xd, "ds_write_b32", VGPR_32>;
 766 defm DS_WRITE2_B32 : DS_1A1D_Off8_NORET <0xe, "ds_write2_b32", VGPR_32>;
 767 defm DS_WRITE2ST64_B32 : DS_1A1D_Off8_NORET <0xf, "ds_write2st64_b32", VGPR_32>;
 768 }
 769 defm DS_CMPST_B32 : DS_1A2D_NORET <0x10, "ds_cmpst_b32", VGPR_32>;
 770 defm DS_CMPST_F32 : DS_1A2D_NORET <0x11, "ds_cmpst_f32", VGPR_32>;
 771 defm DS_MIN_F32 : DS_1A2D_NORET <0x12, "ds_min_f32", VGPR_32>;
 772 defm DS_MAX_F32 : DS_1A2D_NORET <0x13, "ds_max_f32", VGPR_32>;
 773
 774 defm DS_GWS_INIT : DS_1A_GDS <0x19, "ds_gws_init">;
 775 defm DS_GWS_SEMA_V : DS_1A_GDS <0x1a, "ds_gws_sema_v">;
 776 defm DS_GWS_SEMA_BR : DS_1A_GDS <0x1b, "ds_gws_sema_br">;
 777 defm DS_GWS_SEMA_P : DS_1A_GDS <0x1c, "ds_gws_sema_p">;
 778 defm DS_GWS_BARRIER : DS_1A_GDS <0x1d, "ds_gws_barrier">;
 779 let mayLoad = 0 in {
 780 defm DS_WRITE_B8 : DS_1A1D_NORET <0x1e, "ds_write_b8", VGPR_32>;
 781 defm DS_WRITE_B16 : DS_1A1D_NORET <0x1f, "ds_write_b16", VGPR_32>;
 782 }
 783 defm DS_ADD_RTN_U32 : DS_1A1D_RET <0x20, "ds_add_rtn_u32", VGPR_32, "ds_add_u32">;
 784 defm DS_SUB_RTN_U32 : DS_1A1D_RET <0x21, "ds_sub_rtn_u32", VGPR_32, "ds_sub_u32">;
 785 defm DS_RSUB_RTN_U32 : DS_1A1D_RET <0x22, "ds_rsub_rtn_u32", VGPR_32, "ds_rsub_u32">;
 786 defm DS_INC_RTN_U32 : DS_1A1D_RET <0x23, "ds_inc_rtn_u32", VGPR_32, "ds_inc_u32">;
 787 defm DS_DEC_RTN_U32 : DS_1A1D_RET <0x24, "ds_dec_rtn_u32", VGPR_32, "ds_dec_u32">;
 788 defm DS_MIN_RTN_I32 : DS_1A1D_RET <0x25, "ds_min_rtn_i32", VGPR_32, "ds_min_i32">;
 789 defm DS_MAX_RTN_I32 : DS_1A1D_RET <0x26, "ds_max_rtn_i32", VGPR_32, "ds_max_i32">;
 790 defm DS_MIN_RTN_U32 : DS_1A1D_RET <0x27, "ds_min_rtn_u32", VGPR_32, "ds_min_u32">;
 791 defm DS_MAX_RTN_U32 : DS_1A1D_RET <0x28, "ds_max_rtn_u32", VGPR_32, "ds_max_u32">;
 792 defm DS_AND_RTN_B32 : DS_1A1D_RET <0x29, "ds_and_rtn_b32", VGPR_32, "ds_and_b32">;
 793 defm DS_OR_RTN_B32 : DS_1A1D_RET <0x2a, "ds_or_rtn_b32", VGPR_32, "ds_or_b32">;
 794 defm DS_XOR_RTN_B32 : DS_1A1D_RET <0x2b, "ds_xor_rtn_b32", VGPR_32, "ds_xor_b32">;
 795 defm DS_MSKOR_RTN_B32 : DS_1A2D_RET <0x2c, "ds_mskor_rtn_b32", VGPR_32, "ds_mskor_b32">;
 796 defm DS_WRXCHG_RTN_B32 : DS_1A1D_RET <0x2d, "ds_wrxchg_rtn_b32", VGPR_32>;
 797 defm DS_WRXCHG2_RTN_B32 : DS_1A2D_RET <
 798   0x2e, "ds_wrxchg2_rtn_b32", VReg_64, "", VGPR_32
 799 >;
 800 defm DS_WRXCHG2ST64_RTN_B32 : DS_1A2D_RET <
 801   0x2f, "ds_wrxchg2st64_rtn_b32", VReg_64, "", VGPR_32
 802 >;
 803 defm DS_CMPST_RTN_B32 : DS_1A2D_RET <0x30, "ds_cmpst_rtn_b32", VGPR_32, "ds_cmpst_b32">;
 804 defm DS_CMPST_RTN_F32 : DS_1A2D_RET <0x31, "ds_cmpst_rtn_f32", VGPR_32, "ds_cmpst_f32">;
 805 defm DS_MIN_RTN_F32 : DS_1A2D_RET <0x32, "ds_min_rtn_f32", VGPR_32, "ds_min_f32">;
 806 defm DS_MAX_RTN_F32 : DS_1A2D_RET <0x33, "ds_max_rtn_f32", VGPR_32, "ds_max_f32">;
 807 let SubtargetPredicate = isCI in {
 808 defm DS_WRAP_RTN_F32 : DS_1A1D_RET <0x34, "ds_wrap_rtn_f32", VGPR_32, "ds_wrap_f32">;
 809 } // End isCI
 810 defm DS_SWIZZLE_B32 : DS_1A_RET <0x35, "ds_swizzle_b32", VGPR_32>;
 811 let mayStore = 0 in {
 812 defm DS_READ_B32 : DS_1A_RET <0x36, "ds_read_b32", VGPR_32>;
 813 defm DS_READ2_B32 : DS_1A_Off8_RET <0x37, "ds_read2_b32", VReg_64>;
 814 defm DS_READ2ST64_B32 : DS_1A_Off8_RET <0x38, "ds_read2st64_b32", VReg_64>;
 815 defm DS_READ_I8 : DS_1A_RET <0x39, "ds_read_i8", VGPR_32>;
 816 defm DS_READ_U8 : DS_1A_RET <0x3a, "ds_read_u8", VGPR_32>;
 817 defm DS_READ_I16 : DS_1A_RET <0x3b, "ds_read_i16", VGPR_32>;
 818 defm DS_READ_U16 : DS_1A_RET <0x3c, "ds_read_u16", VGPR_32>;
 819 }
 820 defm DS_CONSUME : DS_0A_RET <0x3d, "ds_consume">;
 821 defm DS_APPEND : DS_0A_RET <0x3e, "ds_append">;
 822 defm DS_ORDERED_COUNT : DS_1A_RET_GDS <0x3f, "ds_ordered_count">;
 823 defm DS_ADD_U64 : DS_1A1D_NORET <0x40, "ds_add_u64", VReg_64>;
 824 defm DS_SUB_U64 : DS_1A1D_NORET <0x41, "ds_sub_u64", VReg_64>;
 825 defm DS_RSUB_U64 : DS_1A1D_NORET <0x42, "ds_rsub_u64", VReg_64>;
 826 defm DS_INC_U64 : DS_1A1D_NORET <0x43, "ds_inc_u64", VReg_64>;
 827 defm DS_DEC_U64 : DS_1A1D_NORET <0x44, "ds_dec_u64", VReg_64>;
 828 defm DS_MIN_I64 : DS_1A1D_NORET <0x45, "ds_min_i64", VReg_64>;
 829 defm DS_MAX_I64 : DS_1A1D_NORET <0x46, "ds_max_i64", VReg_64>;
 830 defm DS_MIN_U64 : DS_1A1D_NORET <0x47, "ds_min_u64", VReg_64>;
 831 defm DS_MAX_U64 : DS_1A1D_NORET <0x48, "ds_max_u64", VReg_64>;
 832 defm DS_AND_B64 : DS_1A1D_NORET <0x49, "ds_and_b64", VReg_64>;
 833 defm DS_OR_B64 : DS_1A1D_NORET <0x4a, "ds_or_b64", VReg_64>;
 834 defm DS_XOR_B64 : DS_1A1D_NORET <0x4b, "ds_xor_b64", VReg_64>;
 835 defm DS_MSKOR_B64 : DS_1A2D_NORET <0x4c, "ds_mskor_b64", VReg_64>;
 836 let mayLoad = 0 in {
 837 defm DS_WRITE_B64 : DS_1A1D_NORET <0x4d, "ds_write_b64", VReg_64>;
 838 defm DS_WRITE2_B64 : DS_1A1D_Off8_NORET <0x4E, "ds_write2_b64", VReg_64>;
 839 defm DS_WRITE2ST64_B64 : DS_1A1D_Off8_NORET <0x4f, "ds_write2st64_b64", VReg_64>;
 840 }
 841 defm DS_CMPST_B64 : DS_1A2D_NORET <0x50, "ds_cmpst_b64", VReg_64>;
 842 defm DS_CMPST_F64 : DS_1A2D_NORET <0x51, "ds_cmpst_f64", VReg_64>;
 843 defm DS_MIN_F64 : DS_1A1D_NORET <0x52, "ds_min_f64", VReg_64>;
 844 defm DS_MAX_F64 : DS_1A1D_NORET <0x53, "ds_max_f64", VReg_64>;
 845
 846 defm DS_ADD_RTN_U64 : DS_1A1D_RET <0x60, "ds_add_rtn_u64", VReg_64, "ds_add_u64">;
 847 defm DS_SUB_RTN_U64 : DS_1A1D_RET <0x61, "ds_sub_rtn_u64", VReg_64, "ds_sub_u64">;
 848 defm DS_RSUB_RTN_U64 : DS_1A1D_RET <0x62, "ds_rsub_rtn_u64", VReg_64, "ds_rsub_u64">;
 849 defm DS_INC_RTN_U64 : DS_1A1D_RET <0x63, "ds_inc_rtn_u64", VReg_64, "ds_inc_u64">;
 850 defm DS_DEC_RTN_U64 : DS_1A1D_RET <0x64, "ds_dec_rtn_u64", VReg_64, "ds_dec_u64">;
 851 defm DS_MIN_RTN_I64 : DS_1A1D_RET <0x65, "ds_min_rtn_i64", VReg_64, "ds_min_i64">;
 852 defm DS_MAX_RTN_I64 : DS_1A1D_RET <0x66, "ds_max_rtn_i64", VReg_64, "ds_max_i64">;
 853 defm DS_MIN_RTN_U64 : DS_1A1D_RET <0x67, "ds_min_rtn_u64", VReg_64, "ds_min_u64">;
 854 defm DS_MAX_RTN_U64 : DS_1A1D_RET <0x68, "ds_max_rtn_u64", VReg_64, "ds_max_u64">;
 855 defm DS_AND_RTN_B64 : DS_1A1D_RET <0x69, "ds_and_rtn_b64", VReg_64, "ds_and_b64">;
 856 defm DS_OR_RTN_B64 : DS_1A1D_RET <0x6a, "ds_or_rtn_b64", VReg_64, "ds_or_b64">;
 857 defm DS_XOR_RTN_B64 : DS_1A1D_RET <0x6b, "ds_xor_rtn_b64", VReg_64, "ds_xor_b64">;
 858 defm DS_MSKOR_RTN_B64 : DS_1A2D_RET <0x6c, "ds_mskor_rtn_b64", VReg_64, "ds_mskor_b64">;
 859 defm DS_WRXCHG_RTN_B64 : DS_1A1D_RET <0x6d, "ds_wrxchg_rtn_b64", VReg_64, "ds_wrxchg_b64">;
 860 defm DS_WRXCHG2_RTN_B64 : DS_1A2D_RET <0x6e, "ds_wrxchg2_rtn_b64", VReg_128, "ds_wrxchg2_b64", VReg_64>;
 861 defm DS_WRXCHG2ST64_RTN_B64 : DS_1A2D_RET <0x6f, "ds_wrxchg2st64_rtn_b64", VReg_128, "ds_wrxchg2st64_b64", VReg_64>;
 862 defm DS_CMPST_RTN_B64 : DS_1A2D_RET <0x70, "ds_cmpst_rtn_b64", VReg_64, "ds_cmpst_b64">;
 863 defm DS_CMPST_RTN_F64 : DS_1A2D_RET <0x71, "ds_cmpst_rtn_f64", VReg_64, "ds_cmpst_f64">;
 864 defm DS_MIN_RTN_F64 : DS_1A1D_RET <0x72, "ds_min_rtn_f64", VReg_64, "ds_min_f64">;
 865 defm DS_MAX_RTN_F64 : DS_1A1D_RET <0x73, "ds_max_rtn_f64", VReg_64, "ds_max_f64">;
 866
 867 let mayStore = 0 in {
 868 defm DS_READ_B64 : DS_1A_RET <0x76, "ds_read_b64", VReg_64>;
 869 defm DS_READ2_B64 : DS_1A_Off8_RET <0x77, "ds_read2_b64", VReg_128>;
 870 defm DS_READ2ST64_B64 : DS_1A_Off8_RET <0x78, "ds_read2st64_b64", VReg_128>;
 871 }
 872
 873 defm DS_ADD_SRC2_U32 : DS_1A <0x80, "ds_add_src2_u32">;
 874 defm DS_SUB_SRC2_U32 : DS_1A <0x81, "ds_sub_src2_u32">;
 875 defm DS_RSUB_SRC2_U32 : DS_1A <0x82, "ds_rsub_src2_u32">;
 876 defm DS_INC_SRC2_U32 : DS_1A <0x83, "ds_inc_src2_u32">;
 877 defm DS_DEC_SRC2_U32 : DS_1A <0x84, "ds_dec_src2_u32">;
 878 defm DS_MIN_SRC2_I32 : DS_1A <0x85, "ds_min_src2_i32">;
 879 defm DS_MAX_SRC2_I32 : DS_1A <0x86, "ds_max_src2_i32">;
 880 defm DS_MIN_SRC2_U32 : DS_1A <0x87, "ds_min_src2_u32">;
 881 defm DS_MAX_SRC2_U32 : DS_1A <0x88, "ds_max_src2_u32">;
 882 defm DS_AND_SRC2_B32 : DS_1A <0x89, "ds_and_src_b32">;
 883 defm DS_OR_SRC2_B32 : DS_1A <0x8a, "ds_or_src2_b32">;
 884 defm DS_XOR_SRC2_B32 : DS_1A <0x8b, "ds_xor_src2_b32">;
 885 defm DS_WRITE_SRC2_B32 : DS_1A <0x8c, "ds_write_src2_b32">;
 886
 887 defm DS_MIN_SRC2_F32 : DS_1A <0x92, "ds_min_src2_f32">;
 888 defm DS_MAX_SRC2_F32 : DS_1A <0x93, "ds_max_src2_f32">;
 889
 890 defm DS_ADD_SRC2_U64 : DS_1A <0xc0, "ds_add_src2_u64">;
 891 defm DS_SUB_SRC2_U64 : DS_1A <0xc1, "ds_sub_src2_u64">;
 892 defm DS_RSUB_SRC2_U64 : DS_1A <0xc2, "ds_rsub_src2_u64">;
 893 defm DS_INC_SRC2_U64 : DS_1A <0xc3, "ds_inc_src2_u64">;
 894 defm DS_DEC_SRC2_U64 : DS_1A <0xc4, "ds_dec_src2_u64">;
 895 defm DS_MIN_SRC2_I64 : DS_1A <0xc5, "ds_min_src2_i64">;
 896 defm DS_MAX_SRC2_I64 : DS_1A <0xc6, "ds_max_src2_i64">;
 897 defm DS_MIN_SRC2_U64 : DS_1A <0xc7, "ds_min_src2_u64">;
 898 defm DS_MAX_SRC2_U64 : DS_1A <0xc8, "ds_max_src2_u64">;
 899 defm DS_AND_SRC2_B64 : DS_1A <0xc9, "ds_and_src2_b64">;
 900 defm DS_OR_SRC2_B64 : DS_1A <0xca, "ds_or_src2_b64">;
 901 defm DS_XOR_SRC2_B64 : DS_1A <0xcb, "ds_xor_src2_b64">;
 902 defm DS_WRITE_SRC2_B64 : DS_1A <0xcc, "ds_write_src2_b64">;
 903
 904 defm DS_MIN_SRC2_F64 : DS_1A <0xd2, "ds_min_src2_f64">;
 905 defm DS_MAX_SRC2_F64 : DS_1A <0xd3, "ds_max_src2_f64">;
 906
 907 //let SubtargetPredicate = isCI in {
 908 // DS_CONDXCHG32_RTN_B64
 909 // DS_CONDXCHG32_RTN_B128
 910 //} // End isCI
 911
 912 //===----------------------------------------------------------------------===//
 913 // MUBUF Instructions
 914 //===----------------------------------------------------------------------===//
 915
 916 defm BUFFER_LOAD_FORMAT_X : MUBUF_Load_Helper <
 917   mubuf<0x00>, "buffer_load_format_x", VGPR_32
 918 >;
 919 defm BUFFER_LOAD_FORMAT_XY : MUBUF_Load_Helper <
 920   mubuf<0x01>, "buffer_load_format_xy", VReg_64
 921 >;
 922 defm BUFFER_LOAD_FORMAT_XYZ : MUBUF_Load_Helper <
 923   mubuf<0x02>, "buffer_load_format_xyz", VReg_96
 924 >;
 925 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <
 926   mubuf<0x03>, "buffer_load_format_xyzw", VReg_128
 927 >;
 928 defm BUFFER_STORE_FORMAT_X : MUBUF_Store_Helper <
 929   mubuf<0x04>, "buffer_store_format_x", VGPR_32
 930 >;
 931 defm BUFFER_STORE_FORMAT_XY : MUBUF_Store_Helper <
 932   mubuf<0x05>, "buffer_store_format_xy", VReg_64
 933 >;
 934 defm BUFFER_STORE_FORMAT_XYZ : MUBUF_Store_Helper <
 935   mubuf<0x06>, "buffer_store_format_xyz", VReg_96
 936 >;
 937 defm BUFFER_STORE_FORMAT_XYZW : MUBUF_Store_Helper <
 938   mubuf<0x07>, "buffer_store_format_xyzw", VReg_128
 939 >;
 940 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <
 941   mubuf<0x08, 0x10>, "buffer_load_ubyte", VGPR_32, i32, az_extloadi8_global
 942 >;
 943 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <
 944   mubuf<0x09, 0x11>, "buffer_load_sbyte", VGPR_32, i32, sextloadi8_global
 945 >;
 946 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <
 947   mubuf<0x0a, 0x12>, "buffer_load_ushort", VGPR_32, i32, az_extloadi16_global
 948 >;
 949 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <
 950   mubuf<0x0b, 0x13>, "buffer_load_sshort", VGPR_32, i32, sextloadi16_global
 951 >;
 952 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <
 953   mubuf<0x0c, 0x14>, "buffer_load_dword", VGPR_32, i32, global_load
 954 >;
 955 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <
 956   mubuf<0x0d, 0x15>, "buffer_load_dwordx2", VReg_64, v2i32, global_load
 957 >;
 958 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <
 959   mubuf<0x0e, 0x17>, "buffer_load_dwordx4", VReg_128, v4i32, global_load
 960 >;
 961
 962 defm BUFFER_STORE_BYTE : MUBUF_Store_Helper <
 963   mubuf<0x18>, "buffer_store_byte", VGPR_32, i32, truncstorei8_global
 964 >;
 965
 966 defm BUFFER_STORE_SHORT : MUBUF_Store_Helper <
 967   mubuf<0x1a>, "buffer_store_short", VGPR_32, i32, truncstorei16_global
 968 >;
 969
 970 defm BUFFER_STORE_DWORD : MUBUF_Store_Helper <
 971   mubuf<0x1c>, "buffer_store_dword", VGPR_32, i32, global_store
 972 >;
 973
 974 defm BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
 975   mubuf<0x1d>, "buffer_store_dwordx2", VReg_64, v2i32, global_store
 976 >;
 977
 978 defm BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
 979   mubuf<0x1e, 0x1f>, "buffer_store_dwordx4", VReg_128, v4i32, global_store
 980 >;
 981
 982 defm BUFFER_ATOMIC_SWAP : MUBUF_Atomic <
 983   mubuf<0x30, 0x40>, "buffer_atomic_swap", VGPR_32, i32, atomic_swap_global
 984 >;
 985 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <mubuf<0x31, 0x41>, "buffer_atomic_cmpswap", []>;
 986 defm BUFFER_ATOMIC_ADD : MUBUF_Atomic <
 987   mubuf<0x32, 0x42>, "buffer_atomic_add", VGPR_32, i32, atomic_add_global
 988 >;
 989 defm BUFFER_ATOMIC_SUB : MUBUF_Atomic <
 990   mubuf<0x33, 0x43>, "buffer_atomic_sub", VGPR_32, i32, atomic_sub_global
 991 >;
 992 //def BUFFER_ATOMIC_RSUB : MUBUF_ <mubuf<0x34>, "buffer_atomic_rsub", []>; // isn't on CI & VI
 993 defm BUFFER_ATOMIC_SMIN : MUBUF_Atomic <
 994   mubuf<0x35, 0x44>, "buffer_atomic_smin", VGPR_32, i32, atomic_min_global
 995 >;
 996 defm BUFFER_ATOMIC_UMIN : MUBUF_Atomic <
 997   mubuf<0x36, 0x45>, "buffer_atomic_umin", VGPR_32, i32, atomic_umin_global
 998 >;
 999 defm BUFFER_ATOMIC_SMAX : MUBUF_Atomic <
1000   mubuf<0x37, 0x46>, "buffer_atomic_smax", VGPR_32, i32, atomic_max_global
1001 >;
1002 defm BUFFER_ATOMIC_UMAX : MUBUF_Atomic <
1003   mubuf<0x38, 0x47>, "buffer_atomic_umax", VGPR_32, i32, atomic_umax_global
1004 >;
1005 defm BUFFER_ATOMIC_AND : MUBUF_Atomic <
1006   mubuf<0x39, 0x48>, "buffer_atomic_and", VGPR_32, i32, atomic_and_global
1007 >;
1008 defm BUFFER_ATOMIC_OR : MUBUF_Atomic <
1009   mubuf<0x3a, 0x49>, "buffer_atomic_or", VGPR_32, i32, atomic_or_global
1010 >;
1011 defm BUFFER_ATOMIC_XOR : MUBUF_Atomic <
1012   mubuf<0x3b, 0x4a>, "buffer_atomic_xor", VGPR_32, i32, atomic_xor_global
1013 >;
1014 //def BUFFER_ATOMIC_INC : MUBUF_ <mubuf<0x3c, 0x4b>, "buffer_atomic_inc", []>;
1015 //def BUFFER_ATOMIC_DEC : MUBUF_ <mubuf<0x3d, 0x4c>, "buffer_atomic_dec", []>;
1016 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <mubuf<0x3e>, "buffer_atomic_fcmpswap", []>; // isn't on VI
1017 //def BUFFER_ATOMIC_FMIN : MUBUF_ <mubuf<0x3f>, "buffer_atomic_fmin", []>; // isn't on VI
1018 //def BUFFER_ATOMIC_FMAX : MUBUF_ <mubuf<0x40>, "buffer_atomic_fmax", []>; // isn't on VI
1019 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <mubuf<0x50, 0x60>, "buffer_atomic_swap_x2", []>;
1020 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <mubuf<0x51, 0x61>, "buffer_atomic_cmpswap_x2", []>;
1021 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <mubuf<0x52, 0x62>, "buffer_atomic_add_x2", []>;
1022 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <mubuf<0x53, 0x63>, "buffer_atomic_sub_x2", []>;
1023 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <mubuf<0x54>, "buffer_atomic_rsub_x2", []>; // isn't on CI & VI
1024 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <mubuf<0x55, 0x64>, "buffer_atomic_smin_x2", []>;
1025 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <mubuf<0x56, 0x65>, "buffer_atomic_umin_x2", []>;
1026 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <mubuf<0x57, 0x66>, "buffer_atomic_smax_x2", []>;
1027 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <mubuf<0x58, 0x67>, "buffer_atomic_umax_x2", []>;
1028 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <mubuf<0x59, 0x68>, "buffer_atomic_and_x2", []>;
1029 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <mubuf<0x5a, 0x69>, "buffer_atomic_or_x2", []>;
1030 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <mubuf<0x5b, 0x6a>, "buffer_atomic_xor_x2", []>;
1031 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <mubuf<0x5c, 0x6b>, "buffer_atomic_inc_x2", []>;
1032 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <mubuf<0x5d, 0x6c>, "buffer_atomic_dec_x2", []>;
1033 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <mubuf<0x5e>, "buffer_atomic_fcmpswap_x2", []>; // isn't on VI
1034 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <mubuf<0x5f>, "buffer_atomic_fmin_x2", []>; // isn't on VI
1035 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <mubuf<0x60>, "buffer_atomic_fmax_x2", []>; // isn't on VI
1036 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <mubuf<0x70>, "buffer_wbinvl1_sc", []>; // isn't on CI & VI
1037 //def BUFFER_WBINVL1_VOL : MUBUF_WBINVL1 <mubuf<0x70, 0x3f>, "buffer_wbinvl1_vol", []>; // isn't on SI
1038 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <mubuf<0x71, 0x3e>, "buffer_wbinvl1", []>;
1039
1040 //===----------------------------------------------------------------------===//
1041 // MTBUF Instructions
1042 //===----------------------------------------------------------------------===//
1043
1044 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "tbuffer_load_format_x", []>;
1045 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "tbuffer_load_format_xy", []>;
1046 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "tbuffer_load_format_xyz", []>;
1047 defm TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "tbuffer_load_format_xyzw", VReg_128>;
1048 defm TBUFFER_STORE_FORMAT_X : MTBUF_Store_Helper <0x00000004, "tbuffer_store_format_x", VGPR_32>;
1049 defm TBUFFER_STORE_FORMAT_XY : MTBUF_Store_Helper <0x00000005, "tbuffer_store_format_xy", VReg_64>;
1050 defm TBUFFER_STORE_FORMAT_XYZ : MTBUF_Store_Helper <0x00000006, "tbuffer_store_format_xyz", VReg_128>;
1051 defm TBUFFER_STORE_FORMAT_XYZW : MTBUF_Store_Helper <0x00000007, "tbuffer_store_format_xyzw", VReg_128>;
1052
1053 //===----------------------------------------------------------------------===//
1054 // MIMG Instructions
1055 //===----------------------------------------------------------------------===//
1056
1057 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "image_load">;
1058 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "image_load_mip">;
1059 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"image_load_pck", 0x00000002>;
1060 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"image_load_pck_sgn", 0x00000003>;
1061 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"image_load_mip_pck", 0x00000004>;
1062 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"image_load_mip_pck_sgn", 0x00000005>;
1063 //def IMAGE_STORE : MIMG_NoPattern_ <"image_store", 0x00000008>;
1064 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"image_store_mip", 0x00000009>;
1065 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"image_store_pck", 0x0000000a>;
1066 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"image_store_mip_pck", 0x0000000b>;
1067 defm IMAGE_GET_RESINFO : MIMG_NoSampler <0x0000000e, "image_get_resinfo">;
1068 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"image_atomic_swap", 0x0000000f>;
1069 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"image_atomic_cmpswap", 0x00000010>;
1070 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"image_atomic_add", 0x00000011>;
1071 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"image_atomic_sub", 0x00000012>;
1072 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"image_atomic_rsub", 0x00000013>;
1073 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"image_atomic_smin", 0x00000014>;
1074 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"image_atomic_umin", 0x00000015>;
1075 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"image_atomic_smax", 0x00000016>;
1076 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"image_atomic_umax", 0x00000017>;
1077 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"image_atomic_and", 0x00000018>;
1078 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"image_atomic_or", 0x00000019>;
1079 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"image_atomic_xor", 0x0000001a>;
1080 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"image_atomic_inc", 0x0000001b>;
1081 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"image_atomic_dec", 0x0000001c>;
1082 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"image_atomic_fcmpswap", 0x0000001d>;
1083 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"image_atomic_fmin", 0x0000001e>;
1084 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"image_atomic_fmax", 0x0000001f>;
1085 defm IMAGE_SAMPLE           : MIMG_Sampler_WQM <0x00000020, "image_sample">;
1086 defm IMAGE_SAMPLE_CL        : MIMG_Sampler_WQM <0x00000021, "image_sample_cl">;
1087 defm IMAGE_SAMPLE_D         : MIMG_Sampler <0x00000022, "image_sample_d">;
1088 defm IMAGE_SAMPLE_D_CL      : MIMG_Sampler <0x00000023, "image_sample_d_cl">;
1089 defm IMAGE_SAMPLE_L         : MIMG_Sampler <0x00000024, "image_sample_l">;
1090 defm IMAGE_SAMPLE_B         : MIMG_Sampler_WQM <0x00000025, "image_sample_b">;
1091 defm IMAGE_SAMPLE_B_CL      : MIMG_Sampler_WQM <0x00000026, "image_sample_b_cl">;
1092 defm IMAGE_SAMPLE_LZ        : MIMG_Sampler <0x00000027, "image_sample_lz">;
1093 defm IMAGE_SAMPLE_C         : MIMG_Sampler_WQM <0x00000028, "image_sample_c">;
1094 defm IMAGE_SAMPLE_C_CL      : MIMG_Sampler_WQM <0x00000029, "image_sample_c_cl">;
1095 defm IMAGE_SAMPLE_C_D       : MIMG_Sampler <0x0000002a, "image_sample_c_d">;
1096 defm IMAGE_SAMPLE_C_D_CL    : MIMG_Sampler <0x0000002b, "image_sample_c_d_cl">;
1097 defm IMAGE_SAMPLE_C_L       : MIMG_Sampler <0x0000002c, "image_sample_c_l">;
1098 defm IMAGE_SAMPLE_C_B       : MIMG_Sampler_WQM <0x0000002d, "image_sample_c_b">;
1099 defm IMAGE_SAMPLE_C_B_CL    : MIMG_Sampler_WQM <0x0000002e, "image_sample_c_b_cl">;
1100 defm IMAGE_SAMPLE_C_LZ      : MIMG_Sampler <0x0000002f, "image_sample_c_lz">;
1101 defm IMAGE_SAMPLE_O         : MIMG_Sampler_WQM <0x00000030, "image_sample_o">;
1102 defm IMAGE_SAMPLE_CL_O      : MIMG_Sampler_WQM <0x00000031, "image_sample_cl_o">;
1103 defm IMAGE_SAMPLE_D_O       : MIMG_Sampler <0x00000032, "image_sample_d_o">;
1104 defm IMAGE_SAMPLE_D_CL_O    : MIMG_Sampler <0x00000033, "image_sample_d_cl_o">;
1105 defm IMAGE_SAMPLE_L_O       : MIMG_Sampler <0x00000034, "image_sample_l_o">;
1106 defm IMAGE_SAMPLE_B_O       : MIMG_Sampler_WQM <0x00000035, "image_sample_b_o">;
1107 defm IMAGE_SAMPLE_B_CL_O    : MIMG_Sampler_WQM <0x00000036, "image_sample_b_cl_o">;
1108 defm IMAGE_SAMPLE_LZ_O      : MIMG_Sampler <0x00000037, "image_sample_lz_o">;
1109 defm IMAGE_SAMPLE_C_O       : MIMG_Sampler_WQM <0x00000038, "image_sample_c_o">;
1110 defm IMAGE_SAMPLE_C_CL_O    : MIMG_Sampler_WQM <0x00000039, "image_sample_c_cl_o">;
1111 defm IMAGE_SAMPLE_C_D_O     : MIMG_Sampler <0x0000003a, "image_sample_c_d_o">;
1112 defm IMAGE_SAMPLE_C_D_CL_O  : MIMG_Sampler <0x0000003b, "image_sample_c_d_cl_o">;
1113 defm IMAGE_SAMPLE_C_L_O     : MIMG_Sampler <0x0000003c, "image_sample_c_l_o">;
1114 defm IMAGE_SAMPLE_C_B_O     : MIMG_Sampler_WQM <0x0000003d, "image_sample_c_b_o">;
1115 defm IMAGE_SAMPLE_C_B_CL_O  : MIMG_Sampler_WQM <0x0000003e, "image_sample_c_b_cl_o">;
1116 defm IMAGE_SAMPLE_C_LZ_O    : MIMG_Sampler <0x0000003f, "image_sample_c_lz_o">;
1117 defm IMAGE_GATHER4          : MIMG_Gather_WQM <0x00000040, "image_gather4">;
1118 defm IMAGE_GATHER4_CL       : MIMG_Gather_WQM <0x00000041, "image_gather4_cl">;
1119 defm IMAGE_GATHER4_L        : MIMG_Gather <0x00000044, "image_gather4_l">;
1120 defm IMAGE_GATHER4_B        : MIMG_Gather_WQM <0x00000045, "image_gather4_b">;
1121 defm IMAGE_GATHER4_B_CL     : MIMG_Gather_WQM <0x00000046, "image_gather4_b_cl">;
1122 defm IMAGE_GATHER4_LZ       : MIMG_Gather <0x00000047, "image_gather4_lz">;
1123 defm IMAGE_GATHER4_C        : MIMG_Gather_WQM <0x00000048, "image_gather4_c">;
1124 defm IMAGE_GATHER4_C_CL     : MIMG_Gather_WQM <0x00000049, "image_gather4_c_cl">;
1125 defm IMAGE_GATHER4_C_L      : MIMG_Gather <0x0000004c, "image_gather4_c_l">;
1126 defm IMAGE_GATHER4_C_B      : MIMG_Gather_WQM <0x0000004d, "image_gather4_c_b">;
1127 defm IMAGE_GATHER4_C_B_CL   : MIMG_Gather_WQM <0x0000004e, "image_gather4_c_b_cl">;
1128 defm IMAGE_GATHER4_C_LZ     : MIMG_Gather <0x0000004f, "image_gather4_c_lz">;
1129 defm IMAGE_GATHER4_O        : MIMG_Gather_WQM <0x00000050, "image_gather4_o">;
1130 defm IMAGE_GATHER4_CL_O     : MIMG_Gather_WQM <0x00000051, "image_gather4_cl_o">;
1131 defm IMAGE_GATHER4_L_O      : MIMG_Gather <0x00000054, "image_gather4_l_o">;
1132 defm IMAGE_GATHER4_B_O      : MIMG_Gather_WQM <0x00000055, "image_gather4_b_o">;
1133 defm IMAGE_GATHER4_B_CL_O   : MIMG_Gather <0x00000056, "image_gather4_b_cl_o">;
1134 defm IMAGE_GATHER4_LZ_O     : MIMG_Gather <0x00000057, "image_gather4_lz_o">;
1135 defm IMAGE_GATHER4_C_O      : MIMG_Gather_WQM <0x00000058, "image_gather4_c_o">;
1136 defm IMAGE_GATHER4_C_CL_O   : MIMG_Gather_WQM <0x00000059, "image_gather4_c_cl_o">;
1137 defm IMAGE_GATHER4_C_L_O    : MIMG_Gather <0x0000005c, "image_gather4_c_l_o">;
1138 defm IMAGE_GATHER4_C_B_O    : MIMG_Gather_WQM <0x0000005d, "image_gather4_c_b_o">;
1139 defm IMAGE_GATHER4_C_B_CL_O : MIMG_Gather_WQM <0x0000005e, "image_gather4_c_b_cl_o">;
1140 defm IMAGE_GATHER4_C_LZ_O   : MIMG_Gather <0x0000005f, "image_gather4_c_lz_o">;
1141 defm IMAGE_GET_LOD          : MIMG_Sampler_WQM <0x00000060, "image_get_lod">;
1142 defm IMAGE_SAMPLE_CD        : MIMG_Sampler <0x00000068, "image_sample_cd">;
1143 defm IMAGE_SAMPLE_CD_CL     : MIMG_Sampler <0x00000069, "image_sample_cd_cl">;
1144 defm IMAGE_SAMPLE_C_CD      : MIMG_Sampler <0x0000006a, "image_sample_c_cd">;
1145 defm IMAGE_SAMPLE_C_CD_CL   : MIMG_Sampler <0x0000006b, "image_sample_c_cd_cl">;
1146 defm IMAGE_SAMPLE_CD_O      : MIMG_Sampler <0x0000006c, "image_sample_cd_o">;
1147 defm IMAGE_SAMPLE_CD_CL_O   : MIMG_Sampler <0x0000006d, "image_sample_cd_cl_o">;
1148 defm IMAGE_SAMPLE_C_CD_O    : MIMG_Sampler <0x0000006e, "image_sample_c_cd_o">;
1149 defm IMAGE_SAMPLE_C_CD_CL_O : MIMG_Sampler <0x0000006f, "image_sample_c_cd_cl_o">;
1150 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"image_rsrc256", 0x0000007e>;
1151 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"image_sampler", 0x0000007f>;
1152
1153 //===----------------------------------------------------------------------===//
1154 // Flat Instructions
1155 //===----------------------------------------------------------------------===//
1156
1157 let Predicates = [HasFlatAddressSpace] in {
1158 def FLAT_LOAD_UBYTE : FLAT_Load_Helper <0x00000008, "flat_load_ubyte", VGPR_32>;
1159 def FLAT_LOAD_SBYTE : FLAT_Load_Helper <0x00000009, "flat_load_sbyte", VGPR_32>;
1160 def FLAT_LOAD_USHORT : FLAT_Load_Helper <0x0000000a, "flat_load_ushort", VGPR_32>;
1161 def FLAT_LOAD_SSHORT : FLAT_Load_Helper <0x0000000b, "flat_load_sshort", VGPR_32>;
1162 def FLAT_LOAD_DWORD : FLAT_Load_Helper <0x0000000c, "flat_load_dword", VGPR_32>;
1163 def FLAT_LOAD_DWORDX2 : FLAT_Load_Helper <0x0000000d, "flat_load_dwordx2", VReg_64>;
1164 def FLAT_LOAD_DWORDX4 : FLAT_Load_Helper <0x0000000e, "flat_load_dwordx4", VReg_128>;
1165 def FLAT_LOAD_DWORDX3 : FLAT_Load_Helper <0x00000010, "flat_load_dwordx3", VReg_96>;
1166
1167 def FLAT_STORE_BYTE : FLAT_Store_Helper <
1168   0x00000018, "flat_store_byte", VGPR_32
1169 >;
1170
1171 def FLAT_STORE_SHORT : FLAT_Store_Helper <
1172   0x0000001a, "flat_store_short", VGPR_32
1173 >;
1174
1175 def FLAT_STORE_DWORD : FLAT_Store_Helper <
1176   0x0000001c, "flat_store_dword", VGPR_32
1177 >;
1178
1179 def FLAT_STORE_DWORDX2 : FLAT_Store_Helper <
1180   0x0000001d, "flat_store_dwordx2", VReg_64
1181 >;
1182
1183 def FLAT_STORE_DWORDX4 : FLAT_Store_Helper <
1184   0x0000001e, "flat_store_dwordx4", VReg_128
1185 >;
1186
1187 def FLAT_STORE_DWORDX3 : FLAT_Store_Helper <
1188   0x0000001e, "flat_store_dwordx3", VReg_96
1189 >;
1190
1191 //def FLAT_ATOMIC_SWAP : FLAT_ <0x00000030, "flat_atomic_swap", []>;
1192 //def FLAT_ATOMIC_CMPSWAP : FLAT_ <0x00000031, "flat_atomic_cmpswap", []>;
1193 //def FLAT_ATOMIC_ADD : FLAT_ <0x00000032, "flat_atomic_add", []>;
1194 //def FLAT_ATOMIC_SUB : FLAT_ <0x00000033, "flat_atomic_sub", []>;
1195 //def FLAT_ATOMIC_RSUB : FLAT_ <0x00000034, "flat_atomic_rsub", []>;
1196 //def FLAT_ATOMIC_SMIN : FLAT_ <0x00000035, "flat_atomic_smin", []>;
1197 //def FLAT_ATOMIC_UMIN : FLAT_ <0x00000036, "flat_atomic_umin", []>;
1198 //def FLAT_ATOMIC_SMAX : FLAT_ <0x00000037, "flat_atomic_smax", []>;
1199 //def FLAT_ATOMIC_UMAX : FLAT_ <0x00000038, "flat_atomic_umax", []>;
1200 //def FLAT_ATOMIC_AND : FLAT_ <0x00000039, "flat_atomic_and", []>;
1201 //def FLAT_ATOMIC_OR : FLAT_ <0x0000003a, "flat_atomic_or", []>;
1202 //def FLAT_ATOMIC_XOR : FLAT_ <0x0000003b, "flat_atomic_xor", []>;
1203 //def FLAT_ATOMIC_INC : FLAT_ <0x0000003c, "flat_atomic_inc", []>;
1204 //def FLAT_ATOMIC_DEC : FLAT_ <0x0000003d, "flat_atomic_dec", []>;
1205 //def FLAT_ATOMIC_FCMPSWAP : FLAT_ <0x0000003e, "flat_atomic_fcmpswap", []>;
1206 //def FLAT_ATOMIC_FMIN : FLAT_ <0x0000003f, "flat_atomic_fmin", []>;
1207 //def FLAT_ATOMIC_FMAX : FLAT_ <0x00000040, "flat_atomic_fmax", []>;
1208 //def FLAT_ATOMIC_SWAP_X2 : FLAT_X2 <0x00000050, "flat_atomic_swap_x2", []>;
1209 //def FLAT_ATOMIC_CMPSWAP_X2 : FLAT_X2 <0x00000051, "flat_atomic_cmpswap_x2", []>;
1210 //def FLAT_ATOMIC_ADD_X2 : FLAT_X2 <0x00000052, "flat_atomic_add_x2", []>;
1211 //def FLAT_ATOMIC_SUB_X2 : FLAT_X2 <0x00000053, "flat_atomic_sub_x2", []>;
1212 //def FLAT_ATOMIC_RSUB_X2 : FLAT_X2 <0x00000054, "flat_atomic_rsub_x2", []>;
1213 //def FLAT_ATOMIC_SMIN_X2 : FLAT_X2 <0x00000055, "flat_atomic_smin_x2", []>;
1214 //def FLAT_ATOMIC_UMIN_X2 : FLAT_X2 <0x00000056, "flat_atomic_umin_x2", []>;
1215 //def FLAT_ATOMIC_SMAX_X2 : FLAT_X2 <0x00000057, "flat_atomic_smax_x2", []>;
1216 //def FLAT_ATOMIC_UMAX_X2 : FLAT_X2 <0x00000058, "flat_atomic_umax_x2", []>;
1217 //def FLAT_ATOMIC_AND_X2 : FLAT_X2 <0x00000059, "flat_atomic_and_x2", []>;
1218 //def FLAT_ATOMIC_OR_X2 : FLAT_X2 <0x0000005a, "flat_atomic_or_x2", []>;
1219 //def FLAT_ATOMIC_XOR_X2 : FLAT_X2 <0x0000005b, "flat_atomic_xor_x2", []>;
1220 //def FLAT_ATOMIC_INC_X2 : FLAT_X2 <0x0000005c, "flat_atomic_inc_x2", []>;
1221 //def FLAT_ATOMIC_DEC_X2 : FLAT_X2 <0x0000005d, "flat_atomic_dec_x2", []>;
1222 //def FLAT_ATOMIC_FCMPSWAP_X2 : FLAT_X2 <0x0000005e, "flat_atomic_fcmpswap_x2", []>;
1223 //def FLAT_ATOMIC_FMIN_X2 : FLAT_X2 <0x0000005f, "flat_atomic_fmin_x2", []>;
1224 //def FLAT_ATOMIC_FMAX_X2 : FLAT_X2 <0x00000060, "flat_atomic_fmax_x2", []>;
1225
1226 } // End HasFlatAddressSpace predicate
1227 //===----------------------------------------------------------------------===//
1228 // VOP1 Instructions
1229 //===----------------------------------------------------------------------===//
1230
1231 let vdst = 0, src0 = 0 in {
1232 defm V_NOP : VOP1_m <vop1<0x0>, (outs), (ins), "v_nop", [], "v_nop">;
1233 }
1234
1235 let isMoveImm = 1 in {
1236 defm V_MOV_B32 : VOP1Inst <vop1<0x1>, "v_mov_b32", VOP_I32_I32>;
1237 } // End isMoveImm = 1
1238
1239 let Uses = [EXEC] in {
1240
1241 // FIXME: Specify SchedRW for READFIRSTLANE_B32
1242
1243 def V_READFIRSTLANE_B32 : VOP1 <
1244   0x00000002,
1245   (outs SReg_32:$vdst),
1246   (ins VGPR_32:$src0),
1247   "v_readfirstlane_b32 $vdst, $src0",
1248   []
1249 >;
1250
1251 }
1252
1253 let SchedRW = [WriteQuarterRate32] in {
1254
1255 defm V_CVT_I32_F64 : VOP1Inst <vop1<0x3>, "v_cvt_i32_f64",
1256   VOP_I32_F64, fp_to_sint
1257 >;
1258 defm V_CVT_F64_I32 : VOP1Inst <vop1<0x4>, "v_cvt_f64_i32",
1259   VOP_F64_I32, sint_to_fp
1260 >;
1261 defm V_CVT_F32_I32 : VOP1Inst <vop1<0x5>, "v_cvt_f32_i32",
1262   VOP_F32_I32, sint_to_fp
1263 >;
1264 defm V_CVT_F32_U32 : VOP1Inst <vop1<0x6>, "v_cvt_f32_u32",
1265   VOP_F32_I32, uint_to_fp
1266 >;
1267 defm V_CVT_U32_F32 : VOP1Inst <vop1<0x7>, "v_cvt_u32_f32",
1268   VOP_I32_F32, fp_to_uint
1269 >;
1270 defm V_CVT_I32_F32 : VOP1Inst <vop1<0x8>, "v_cvt_i32_f32",
1271   VOP_I32_F32, fp_to_sint
1272 >;
1273 defm V_MOV_FED_B32 : VOP1Inst <vop1<0x9>, "v_mov_fed_b32", VOP_I32_I32>;
1274 defm V_CVT_F16_F32 : VOP1Inst <vop1<0xa>, "v_cvt_f16_f32",
1275   VOP_I32_F32, fp_to_f16
1276 >;
1277 defm V_CVT_F32_F16 : VOP1Inst <vop1<0xb>, "v_cvt_f32_f16",
1278   VOP_F32_I32, f16_to_fp
1279 >;
1280 defm V_CVT_RPI_I32_F32 : VOP1Inst <vop1<0xc>, "v_cvt_rpi_i32_f32",
1281   VOP_I32_F32, cvt_rpi_i32_f32>;
1282 defm V_CVT_FLR_I32_F32 : VOP1Inst <vop1<0xd>, "v_cvt_flr_i32_f32",
1283   VOP_I32_F32, cvt_flr_i32_f32>;
1284 defm V_CVT_OFF_F32_I4 : VOP1Inst  <vop1<0x0e>, "v_cvt_off_f32_i4", VOP_F32_I32>;
1285 defm V_CVT_F32_F64 : VOP1Inst <vop1<0xf>, "v_cvt_f32_f64",
1286   VOP_F32_F64, fround
1287 >;
1288 defm V_CVT_F64_F32 : VOP1Inst <vop1<0x10>, "v_cvt_f64_f32",
1289   VOP_F64_F32, fextend
1290 >;
1291 defm V_CVT_F32_UBYTE0 : VOP1Inst <vop1<0x11>, "v_cvt_f32_ubyte0",
1292   VOP_F32_I32, AMDGPUcvt_f32_ubyte0
1293 >;
1294 defm V_CVT_F32_UBYTE1 : VOP1Inst <vop1<0x12>, "v_cvt_f32_ubyte1",
1295   VOP_F32_I32, AMDGPUcvt_f32_ubyte1
1296 >;
1297 defm V_CVT_F32_UBYTE2 : VOP1Inst <vop1<0x13>, "v_cvt_f32_ubyte2",
1298   VOP_F32_I32, AMDGPUcvt_f32_ubyte2
1299 >;
1300 defm V_CVT_F32_UBYTE3 : VOP1Inst <vop1<0x14>, "v_cvt_f32_ubyte3",
1301   VOP_F32_I32, AMDGPUcvt_f32_ubyte3
1302 >;
1303 defm V_CVT_U32_F64 : VOP1Inst <vop1<0x15>, "v_cvt_u32_f64",
1304   VOP_I32_F64, fp_to_uint
1305 >;
1306 defm V_CVT_F64_U32 : VOP1Inst <vop1<0x16>, "v_cvt_f64_u32",
1307   VOP_F64_I32, uint_to_fp
1308 >;
1309
1310 } // let SchedRW = [WriteQuarterRate32]
1311
1312 defm V_FRACT_F32 : VOP1Inst <vop1<0x20, 0x1b>, "v_fract_f32",
1313   VOP_F32_F32, AMDGPUfract
1314 >;
1315 defm V_TRUNC_F32 : VOP1Inst <vop1<0x21, 0x1c>, "v_trunc_f32",
1316   VOP_F32_F32, ftrunc
1317 >;
1318 defm V_CEIL_F32 : VOP1Inst <vop1<0x22, 0x1d>, "v_ceil_f32",
1319   VOP_F32_F32, fceil
1320 >;
1321 defm V_RNDNE_F32 : VOP1Inst <vop1<0x23, 0x1e>, "v_rndne_f32",
1322   VOP_F32_F32, frint
1323 >;
1324 defm V_FLOOR_F32 : VOP1Inst <vop1<0x24, 0x1f>, "v_floor_f32",
1325   VOP_F32_F32, ffloor
1326 >;
1327 defm V_EXP_F32 : VOP1Inst <vop1<0x25, 0x20>, "v_exp_f32",
1328   VOP_F32_F32, fexp2
1329 >;
1330
1331 let SchedRW = [WriteQuarterRate32] in {
1332
1333 defm V_LOG_F32 : VOP1Inst <vop1<0x27, 0x21>, "v_log_f32",
1334   VOP_F32_F32, flog2
1335 >;
1336 defm V_RCP_F32 : VOP1Inst <vop1<0x2a, 0x22>, "v_rcp_f32",
1337   VOP_F32_F32, AMDGPUrcp
1338 >;
1339 defm V_RCP_IFLAG_F32 : VOP1Inst <vop1<0x2b, 0x23>, "v_rcp_iflag_f32",
1340   VOP_F32_F32
1341 >;
1342 defm V_RSQ_F32 : VOP1Inst <vop1<0x2e, 0x24>, "v_rsq_f32",
1343   VOP_F32_F32, AMDGPUrsq
1344 >;
1345
1346 } //let SchedRW = [WriteQuarterRate32]
1347
1348 let SchedRW = [WriteDouble] in {
1349
1350 defm V_RCP_F64 : VOP1Inst <vop1<0x2f, 0x25>, "v_rcp_f64",
1351   VOP_F64_F64, AMDGPUrcp
1352 >;
1353 defm V_RSQ_F64 : VOP1Inst <vop1<0x31, 0x26>, "v_rsq_f64",
1354   VOP_F64_F64, AMDGPUrsq
1355 >;
1356
1357 } // let SchedRW = [WriteDouble];
1358
1359 defm V_SQRT_F32 : VOP1Inst <vop1<0x33, 0x27>, "v_sqrt_f32",
1360   VOP_F32_F32, fsqrt
1361 >;
1362
1363 let SchedRW = [WriteDouble] in {
1364
1365 defm V_SQRT_F64 : VOP1Inst <vop1<0x34, 0x28>, "v_sqrt_f64",
1366   VOP_F64_F64, fsqrt
1367 >;
1368
1369 } // let SchedRW = [WriteDouble]
1370
1371 defm V_SIN_F32 : VOP1Inst <vop1<0x35, 0x29>, "v_sin_f32",
1372   VOP_F32_F32, AMDGPUsin
1373 >;
1374 defm V_COS_F32 : VOP1Inst <vop1<0x36, 0x2a>, "v_cos_f32",
1375   VOP_F32_F32, AMDGPUcos
1376 >;
1377 defm V_NOT_B32 : VOP1Inst <vop1<0x37, 0x2b>, "v_not_b32", VOP_I32_I32>;
1378 defm V_BFREV_B32 : VOP1Inst <vop1<0x38, 0x2c>, "v_bfrev_b32", VOP_I32_I32>;
1379 defm V_FFBH_U32 : VOP1Inst <vop1<0x39, 0x2d>, "v_ffbh_u32", VOP_I32_I32>;
1380 defm V_FFBL_B32 : VOP1Inst <vop1<0x3a, 0x2e>, "v_ffbl_b32", VOP_I32_I32>;
1381 defm V_FFBH_I32 : VOP1Inst <vop1<0x3b, 0x2f>, "v_ffbh_i32", VOP_I32_I32>;
1382 defm V_FREXP_EXP_I32_F64 : VOP1Inst <vop1<0x3c,0x30>, "v_frexp_exp_i32_f64",
1383   VOP_I32_F64
1384 >;
1385 defm V_FREXP_MANT_F64 : VOP1Inst <vop1<0x3d, 0x31>, "v_frexp_mant_f64",
1386   VOP_F64_F64
1387 >;
1388 defm V_FRACT_F64 : VOP1Inst <vop1<0x3e, 0x32>, "v_fract_f64", VOP_F64_F64>;
1389 defm V_FREXP_EXP_I32_F32 : VOP1Inst <vop1<0x3f, 0x33>, "v_frexp_exp_i32_f32",
1390   VOP_I32_F32
1391 >;
1392 defm V_FREXP_MANT_F32 : VOP1Inst <vop1<0x40, 0x34>, "v_frexp_mant_f32",
1393   VOP_F32_F32
1394 >;
1395 let vdst = 0, src0 = 0 in {
1396 defm V_CLREXCP : VOP1_m <vop1<0x41,0x35>, (outs), (ins), "v_clrexcp", [],
1397   "v_clrexcp"
1398 >;
1399 }
1400 defm V_MOVRELD_B32 : VOP1Inst <vop1<0x42, 0x36>, "v_movreld_b32", VOP_I32_I32>;
1401 defm V_MOVRELS_B32 : VOP1Inst <vop1<0x43, 0x37>, "v_movrels_b32", VOP_I32_I32>;
1402 defm V_MOVRELSD_B32 : VOP1Inst <vop1<0x44, 0x38>, "v_movrelsd_b32", VOP_I32_I32>;
1403
1404 // These instruction only exist on SI and CI
1405 let SubtargetPredicate = isSICI in {
1406
1407 let SchedRW = [WriteQuarterRate32] in {
1408
1409 defm V_LOG_CLAMP_F32 : VOP1InstSI <vop1<0x26>, "v_log_clamp_f32", VOP_F32_F32>;
1410 defm V_RCP_CLAMP_F32 : VOP1InstSI <vop1<0x28>, "v_rcp_clamp_f32", VOP_F32_F32>;
1411 defm V_RCP_LEGACY_F32 : VOP1InstSI <vop1<0x29>, "v_rcp_legacy_f32", VOP_F32_F32>;
1412 defm V_RSQ_CLAMP_F32 : VOP1InstSI <vop1<0x2c>, "v_rsq_clamp_f32",
1413   VOP_F32_F32, AMDGPUrsq_clamped
1414 >;
1415 defm V_RSQ_LEGACY_F32 : VOP1InstSI <vop1<0x2d>, "v_rsq_legacy_f32",
1416   VOP_F32_F32, AMDGPUrsq_legacy
1417 >;
1418
1419 } // End let SchedRW = [WriteQuarterRate32]
1420
1421 let SchedRW = [WriteDouble] in {
1422
1423 defm V_RCP_CLAMP_F64 : VOP1InstSI <vop1<0x30>, "v_rcp_clamp_f64", VOP_F64_F64>;
1424 defm V_RSQ_CLAMP_F64 : VOP1InstSI <vop1<0x32>, "v_rsq_clamp_f64",
1425   VOP_F64_F64, AMDGPUrsq_clamped
1426 >;
1427
1428 } // End SchedRW = [WriteDouble]
1429
1430 } // End SubtargetPredicate = isSICI
1431
1432 //===----------------------------------------------------------------------===//
1433 // VINTRP Instructions
1434 //===----------------------------------------------------------------------===//
1435
1436 // FIXME: Specify SchedRW for VINTRP insturctions.
1437 defm V_INTERP_P1_F32 : VINTRP_m <
1438   0x00000000, "v_interp_p1_f32",
1439   (outs VGPR_32:$dst),
1440   (ins VGPR_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1441   "v_interp_p1_f32 $dst, $i, $attr_chan, $attr, [$m0]",
1442   "$m0">;
1443
1444 defm V_INTERP_P2_F32 : VINTRP_m <
1445   0x00000001, "v_interp_p2_f32",
1446   (outs VGPR_32:$dst),
1447   (ins VGPR_32:$src0, VGPR_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1448   "v_interp_p2_f32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
1449   "$src0,$m0",
1450   "$src0 = $dst">;
1451
1452 defm V_INTERP_MOV_F32 : VINTRP_m <
1453   0x00000002, "v_interp_mov_f32",
1454   (outs VGPR_32:$dst),
1455   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1456   "v_interp_mov_f32 $dst, $src0, $attr_chan, $attr, [$m0]",
1457   "$m0">;
1458
1459 //===----------------------------------------------------------------------===//
1460 // VOP2 Instructions
1461 //===----------------------------------------------------------------------===//
1462
1463 multiclass V_CNDMASK <vop2 op, string name> {
1464   defm _e32 : VOP2_m <
1465       op, VOP_CNDMASK.Outs, VOP_CNDMASK.Ins32, VOP_CNDMASK.Asm32, [],
1466       name, name>;
1467
1468   defm _e64  : VOP3_m <
1469       op, VOP_CNDMASK.Outs, VOP_CNDMASK.Ins64,
1470       name#!cast<string>(VOP_CNDMASK.Asm64), [], name, 3>;
1471 }
1472
1473 defm V_CNDMASK_B32 : V_CNDMASK<vop2<0x0>, "v_cndmask_b32">;
1474
1475 let isCommutable = 1 in {
1476 defm V_ADD_F32 : VOP2Inst <vop2<0x3, 0x1>, "v_add_f32",
1477   VOP_F32_F32_F32, fadd
1478 >;
1479
1480 defm V_SUB_F32 : VOP2Inst <vop2<0x4, 0x2>, "v_sub_f32", VOP_F32_F32_F32, fsub>;
1481 defm V_SUBREV_F32 : VOP2Inst <vop2<0x5, 0x3>, "v_subrev_f32",
1482   VOP_F32_F32_F32, null_frag, "v_sub_f32"
1483 >;
1484 } // End isCommutable = 1
1485
1486 let isCommutable = 1 in {
1487
1488 defm V_MUL_LEGACY_F32 : VOP2Inst <vop2<0x7, 0x4>, "v_mul_legacy_f32",
1489   VOP_F32_F32_F32, int_AMDGPU_mul
1490 >;
1491
1492 defm V_MUL_F32 : VOP2Inst <vop2<0x8, 0x5>, "v_mul_f32",
1493   VOP_F32_F32_F32, fmul
1494 >;
1495
1496 defm V_MUL_I32_I24 : VOP2Inst <vop2<0x9, 0x6>, "v_mul_i32_i24",
1497   VOP_I32_I32_I32, AMDGPUmul_i24
1498 >;
1499
1500 defm V_MUL_HI_I32_I24 : VOP2Inst <vop2<0xa,0x7>, "v_mul_hi_i32_i24",
1501   VOP_I32_I32_I32
1502 >;
1503
1504 defm V_MUL_U32_U24 : VOP2Inst <vop2<0xb, 0x8>, "v_mul_u32_u24",
1505   VOP_I32_I32_I32, AMDGPUmul_u24
1506 >;
1507
1508 defm V_MUL_HI_U32_U24 : VOP2Inst <vop2<0xc,0x9>, "v_mul_hi_u32_u24",
1509  VOP_I32_I32_I32
1510 >;
1511
1512 defm V_MIN_F32 : VOP2Inst <vop2<0xf, 0xa>, "v_min_f32", VOP_F32_F32_F32,
1513   fminnum>;
1514 defm V_MAX_F32 : VOP2Inst <vop2<0x10, 0xb>, "v_max_f32", VOP_F32_F32_F32,
1515   fmaxnum>;
1516 defm V_MIN_I32 : VOP2Inst <vop2<0x11, 0xc>, "v_min_i32", VOP_I32_I32_I32>;
1517 defm V_MAX_I32 : VOP2Inst <vop2<0x12, 0xd>, "v_max_i32", VOP_I32_I32_I32>;
1518 defm V_MIN_U32 : VOP2Inst <vop2<0x13, 0xe>, "v_min_u32", VOP_I32_I32_I32>;
1519 defm V_MAX_U32 : VOP2Inst <vop2<0x14, 0xf>, "v_max_u32", VOP_I32_I32_I32>;
1520
1521 defm V_LSHRREV_B32 : VOP2Inst <
1522   vop2<0x16, 0x10>, "v_lshrrev_b32", VOP_I32_I32_I32, null_frag,
1523     "v_lshr_b32"
1524 >;
1525
1526 defm V_ASHRREV_I32 : VOP2Inst <
1527   vop2<0x18, 0x11>, "v_ashrrev_i32", VOP_I32_I32_I32, null_frag,
1528     "v_ashr_i32"
1529 >;
1530
1531 defm V_LSHLREV_B32 : VOP2Inst <
1532   vop2<0x1a, 0x12>, "v_lshlrev_b32", VOP_I32_I32_I32, null_frag,
1533     "v_lshl_b32"
1534 >;
1535
1536 defm V_AND_B32 : VOP2Inst <vop2<0x1b, 0x13>, "v_and_b32", VOP_I32_I32_I32>;
1537 defm V_OR_B32 : VOP2Inst <vop2<0x1c, 0x14>, "v_or_b32", VOP_I32_I32_I32>;
1538 defm V_XOR_B32 : VOP2Inst <vop2<0x1d, 0x15>, "v_xor_b32", VOP_I32_I32_I32>;
1539
1540 defm V_MAC_F32 : VOP2Inst <vop2<0x1f, 0x16>, "v_mac_f32", VOP_F32_F32_F32>;
1541 } // End isCommutable = 1
1542
1543 defm V_MADMK_F32 : VOP2MADK <vop2<0x20, 0x17>, "v_madmk_f32">;
1544
1545 let isCommutable = 1 in {
1546 defm V_MADAK_F32 : VOP2MADK <vop2<0x21, 0x18>, "v_madak_f32">;
1547 } // End isCommutable = 1
1548
1549 let isCommutable = 1, Defs = [VCC] in { // Carry-out goes to VCC
1550 // No patterns so that the scalar instructions are always selected.
1551 // The scalar versions will be replaced with vector when needed later.
1552
1553 // V_ADD_I32, V_SUB_I32, and V_SUBREV_I32 where renamed to *_U32 in VI,
1554 // but the VI instructions behave the same as the SI versions.
1555 defm V_ADD_I32 : VOP2bInst <vop2<0x25, 0x19>, "v_add_i32",
1556   VOP_I32_I32_I32, add
1557 >;
1558 defm V_SUB_I32 : VOP2bInst <vop2<0x26, 0x1a>, "v_sub_i32", VOP_I32_I32_I32>;
1559
1560 defm V_SUBREV_I32 : VOP2bInst <vop2<0x27, 0x1b>, "v_subrev_i32",
1561   VOP_I32_I32_I32, null_frag, "v_sub_i32"
1562 >;
1563
1564 let Uses = [VCC] in { // Carry-in comes from VCC
1565 defm V_ADDC_U32 : VOP2bInst <vop2<0x28, 0x1c>, "v_addc_u32",
1566   VOP_I32_I32_I32_VCC
1567 >;
1568 defm V_SUBB_U32 : VOP2bInst <vop2<0x29, 0x1d>, "v_subb_u32",
1569   VOP_I32_I32_I32_VCC
1570 >;
1571 defm V_SUBBREV_U32 : VOP2bInst <vop2<0x2a, 0x1e>, "v_subbrev_u32",
1572   VOP_I32_I32_I32_VCC, null_frag, "v_subb_u32"
1573 >;
1574
1575 } // End Uses = [VCC]
1576 } // End isCommutable = 1, Defs = [VCC]
1577
1578 defm V_READLANE_B32 : VOP2SI_3VI_m <
1579   vop3 <0x001, 0x289>,
1580   "v_readlane_b32",
1581   (outs SReg_32:$vdst),
1582   (ins VGPR_32:$src0, SCSrc_32:$src1),
1583   "v_readlane_b32 $vdst, $src0, $src1"
1584 >;
1585
1586 defm V_WRITELANE_B32 : VOP2SI_3VI_m <
1587   vop3 <0x002, 0x28a>,
1588   "v_writelane_b32",
1589   (outs VGPR_32:$vdst),
1590   (ins SReg_32:$src0, SCSrc_32:$src1),
1591   "v_writelane_b32 $vdst, $src0, $src1"
1592 >;
1593
1594 // These instructions only exist on SI and CI
1595 let SubtargetPredicate = isSICI in {
1596
1597 defm V_MIN_LEGACY_F32 : VOP2InstSI <vop2<0xd>, "v_min_legacy_f32",
1598   VOP_F32_F32_F32, AMDGPUfmin_legacy
1599 >;
1600 defm V_MAX_LEGACY_F32 : VOP2InstSI <vop2<0xe>, "v_max_legacy_f32",
1601   VOP_F32_F32_F32, AMDGPUfmax_legacy
1602 >;
1603
1604 let isCommutable = 1 in {
1605 defm V_LSHR_B32 : VOP2InstSI <vop2<0x15>, "v_lshr_b32", VOP_I32_I32_I32>;
1606 defm V_ASHR_I32 : VOP2InstSI <vop2<0x17>, "v_ashr_i32", VOP_I32_I32_I32>;
1607 defm V_LSHL_B32 : VOP2InstSI <vop2<0x19>, "v_lshl_b32", VOP_I32_I32_I32>;
1608 } // End isCommutable = 1
1609 } // End let SubtargetPredicate = SICI
1610
1611 let isCommutable = 1 in {
1612 defm V_MAC_LEGACY_F32 : VOP2_VI3_Inst <vop23<0x6, 0x28e>, "v_mac_legacy_f32",
1613   VOP_F32_F32_F32
1614 >;
1615 } // End isCommutable = 1
1616
1617 defm V_BFM_B32 : VOP2_VI3_Inst <vop23<0x1e, 0x293>, "v_bfm_b32",
1618   VOP_I32_I32_I32
1619 >;
1620 defm V_BCNT_U32_B32 : VOP2_VI3_Inst <vop23<0x22, 0x28b>, "v_bcnt_u32_b32",
1621   VOP_I32_I32_I32
1622 >;
1623 defm V_MBCNT_LO_U32_B32 : VOP2_VI3_Inst <vop23<0x23, 0x28c>, "v_mbcnt_lo_u32_b32",
1624   VOP_I32_I32_I32
1625 >;
1626 defm V_MBCNT_HI_U32_B32 : VOP2_VI3_Inst <vop23<0x24, 0x28d>, "v_mbcnt_hi_u32_b32",
1627   VOP_I32_I32_I32
1628 >;
1629 defm V_LDEXP_F32 : VOP2_VI3_Inst <vop23<0x2b, 0x288>, "v_ldexp_f32",
1630   VOP_F32_F32_I32, AMDGPUldexp
1631 >;
1632
1633
1634 defm V_CVT_PKACCUM_U8_F32 : VOP2_VI3_Inst <vop23<0x2c, 0x1f0>, "v_cvt_pkaccum_u8_f32",
1635   VOP_I32_F32_I32>; // TODO: set "Uses = dst"
1636
1637 defm V_CVT_PKNORM_I16_F32 : VOP2_VI3_Inst <vop23<0x2d, 0x294>, "v_cvt_pknorm_i16_f32",
1638   VOP_I32_F32_F32
1639 >;
1640 defm V_CVT_PKNORM_U16_F32 : VOP2_VI3_Inst <vop23<0x2e, 0x295>, "v_cvt_pknorm_u16_f32",
1641   VOP_I32_F32_F32
1642 >;
1643 defm V_CVT_PKRTZ_F16_F32 : VOP2_VI3_Inst <vop23<0x2f, 0x296>, "v_cvt_pkrtz_f16_f32",
1644   VOP_I32_F32_F32, int_SI_packf16
1645 >;
1646 defm V_CVT_PK_U16_U32 : VOP2_VI3_Inst <vop23<0x30, 0x297>, "v_cvt_pk_u16_u32",
1647   VOP_I32_I32_I32
1648 >;
1649 defm V_CVT_PK_I16_I32 : VOP2_VI3_Inst <vop23<0x31, 0x298>, "v_cvt_pk_i16_i32",
1650   VOP_I32_I32_I32
1651 >;
1652
1653 //===----------------------------------------------------------------------===//
1654 // VOP3 Instructions
1655 //===----------------------------------------------------------------------===//
1656
1657 let isCommutable = 1 in {
1658 defm V_MAD_LEGACY_F32 : VOP3Inst <vop3<0x140, 0x1c0>, "v_mad_legacy_f32",
1659   VOP_F32_F32_F32_F32
1660 >;
1661
1662 defm V_MAD_F32 : VOP3Inst <vop3<0x141, 0x1c1>, "v_mad_f32",
1663   VOP_F32_F32_F32_F32, fmad
1664 >;
1665
1666 defm V_MAD_I32_I24 : VOP3Inst <vop3<0x142, 0x1c2>, "v_mad_i32_i24",
1667   VOP_I32_I32_I32_I32, AMDGPUmad_i24
1668 >;
1669 defm V_MAD_U32_U24 : VOP3Inst <vop3<0x143, 0x1c3>, "v_mad_u32_u24",
1670   VOP_I32_I32_I32_I32, AMDGPUmad_u24
1671 >;
1672 } // End isCommutable = 1
1673
1674 defm V_CUBEID_F32 : VOP3Inst <vop3<0x144, 0x1c4>, "v_cubeid_f32",
1675   VOP_F32_F32_F32_F32
1676 >;
1677 defm V_CUBESC_F32 : VOP3Inst <vop3<0x145, 0x1c5>, "v_cubesc_f32",
1678   VOP_F32_F32_F32_F32
1679 >;
1680 defm V_CUBETC_F32 : VOP3Inst <vop3<0x146, 0x1c6>, "v_cubetc_f32",
1681   VOP_F32_F32_F32_F32
1682 >;
1683 defm V_CUBEMA_F32 : VOP3Inst <vop3<0x147, 0x1c7>, "v_cubema_f32",
1684   VOP_F32_F32_F32_F32
1685 >;
1686
1687 defm V_BFE_U32 : VOP3Inst <vop3<0x148, 0x1c8>, "v_bfe_u32",
1688   VOP_I32_I32_I32_I32, AMDGPUbfe_u32
1689 >;
1690 defm V_BFE_I32 : VOP3Inst <vop3<0x149, 0x1c9>, "v_bfe_i32",
1691   VOP_I32_I32_I32_I32, AMDGPUbfe_i32
1692 >;
1693
1694 defm V_BFI_B32 : VOP3Inst <vop3<0x14a, 0x1ca>, "v_bfi_b32",
1695   VOP_I32_I32_I32_I32, AMDGPUbfi
1696 >;
1697
1698 let isCommutable = 1 in {
1699 defm V_FMA_F32 : VOP3Inst <vop3<0x14b, 0x1cb>, "v_fma_f32",
1700   VOP_F32_F32_F32_F32, fma
1701 >;
1702 defm V_FMA_F64 : VOP3Inst <vop3<0x14c, 0x1cc>, "v_fma_f64",
1703   VOP_F64_F64_F64_F64, fma
1704 >;
1705 } // End isCommutable = 1
1706
1707 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "v_lerp_u8", []>;
1708 defm V_ALIGNBIT_B32 : VOP3Inst <vop3<0x14e, 0x1ce>, "v_alignbit_b32",
1709   VOP_I32_I32_I32_I32
1710 >;
1711 defm V_ALIGNBYTE_B32 : VOP3Inst <vop3<0x14f, 0x1cf>, "v_alignbyte_b32",
1712   VOP_I32_I32_I32_I32
1713 >;
1714
1715 defm V_MIN3_F32 : VOP3Inst <vop3<0x151, 0x1d0>, "v_min3_f32",
1716   VOP_F32_F32_F32_F32, AMDGPUfmin3>;
1717
1718 defm V_MIN3_I32 : VOP3Inst <vop3<0x152, 0x1d1>, "v_min3_i32",
1719   VOP_I32_I32_I32_I32, AMDGPUsmin3
1720 >;
1721 defm V_MIN3_U32 : VOP3Inst <vop3<0x153, 0x1d2>, "v_min3_u32",
1722   VOP_I32_I32_I32_I32, AMDGPUumin3
1723 >;
1724 defm V_MAX3_F32 : VOP3Inst <vop3<0x154, 0x1d3>, "v_max3_f32",
1725   VOP_F32_F32_F32_F32, AMDGPUfmax3
1726 >;
1727 defm V_MAX3_I32 : VOP3Inst <vop3<0x155, 0x1d4>, "v_max3_i32",
1728   VOP_I32_I32_I32_I32, AMDGPUsmax3
1729 >;
1730 defm V_MAX3_U32 : VOP3Inst <vop3<0x156, 0x1d5>, "v_max3_u32",
1731   VOP_I32_I32_I32_I32, AMDGPUumax3
1732 >;
1733 defm V_MED3_F32 : VOP3Inst <vop3<0x157, 0x1d6>, "v_med3_f32",
1734   VOP_F32_F32_F32_F32
1735 >;
1736 defm V_MED3_I32 : VOP3Inst <vop3<0x158, 0x1d7>, "v_med3_i32",
1737   VOP_I32_I32_I32_I32
1738 >;
1739 defm V_MED3_U32 : VOP3Inst <vop3<0x159, 0x1d8>, "v_med3_u32",
1740   VOP_I32_I32_I32_I32
1741 >;
1742
1743 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "v_sad_u8", []>;
1744 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "v_sad_hi_u8", []>;
1745 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "v_sad_u16", []>;
1746 defm V_SAD_U32 : VOP3Inst <vop3<0x15d, 0x1dc>, "v_sad_u32",
1747   VOP_I32_I32_I32_I32
1748 >;
1749 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "v_cvt_pk_u8_f32", []>;
1750 defm V_DIV_FIXUP_F32 : VOP3Inst <
1751   vop3<0x15f, 0x1de>, "v_div_fixup_f32", VOP_F32_F32_F32_F32, AMDGPUdiv_fixup
1752 >;
1753
1754 let SchedRW = [WriteDouble] in {
1755
1756 defm V_DIV_FIXUP_F64 : VOP3Inst <
1757   vop3<0x160, 0x1df>, "v_div_fixup_f64", VOP_F64_F64_F64_F64, AMDGPUdiv_fixup
1758 >;
1759
1760 } // let SchedRW = [WriteDouble]
1761
1762 let SchedRW = [WriteDouble] in {
1763 let isCommutable = 1 in {
1764
1765 defm V_ADD_F64 : VOP3Inst <vop3<0x164, 0x280>, "v_add_f64",
1766   VOP_F64_F64_F64, fadd
1767 >;
1768 defm V_MUL_F64 : VOP3Inst <vop3<0x165, 0x281>, "v_mul_f64",
1769   VOP_F64_F64_F64, fmul
1770 >;
1771
1772 defm V_MIN_F64 : VOP3Inst <vop3<0x166, 0x282>, "v_min_f64",
1773   VOP_F64_F64_F64, fminnum
1774 >;
1775 defm V_MAX_F64 : VOP3Inst <vop3<0x167, 0x283>, "v_max_f64",
1776   VOP_F64_F64_F64, fmaxnum
1777 >;
1778
1779 } // isCommutable = 1
1780
1781 defm V_LDEXP_F64 : VOP3Inst <vop3<0x168, 0x284>, "v_ldexp_f64",
1782   VOP_F64_F64_I32, AMDGPUldexp
1783 >;
1784
1785 } // let SchedRW = [WriteDouble]
1786
1787 let isCommutable = 1, SchedRW = [WriteQuarterRate32] in {
1788
1789 defm V_MUL_LO_U32 : VOP3Inst <vop3<0x169, 0x285>, "v_mul_lo_u32",
1790   VOP_I32_I32_I32
1791 >;
1792 defm V_MUL_HI_U32 : VOP3Inst <vop3<0x16a, 0x286>, "v_mul_hi_u32",
1793   VOP_I32_I32_I32
1794 >;
1795
1796 defm V_MUL_LO_I32 : VOP3Inst <vop3<0x16b, 0x285>, "v_mul_lo_i32",
1797   VOP_I32_I32_I32
1798 >;
1799 defm V_MUL_HI_I32 : VOP3Inst <vop3<0x16c, 0x287>, "v_mul_hi_i32",
1800   VOP_I32_I32_I32
1801 >;
1802
1803 } // isCommutable = 1, SchedRW = [WriteQuarterRate32]
1804
1805 let SchedRW = [WriteFloatFMA, WriteSALU] in {
1806 defm V_DIV_SCALE_F32 : VOP3b_32 <vop3<0x16d, 0x1e0>, "v_div_scale_f32", []>;
1807 }
1808
1809 let SchedRW = [WriteDouble, WriteSALU] in {
1810 // Double precision division pre-scale.
1811 defm V_DIV_SCALE_F64 : VOP3b_64 <vop3<0x16e, 0x1e1>, "v_div_scale_f64", []>;
1812 } // let SchedRW = [WriteDouble]
1813
1814 let isCommutable = 1, Uses = [VCC] in {
1815
1816 // v_div_fmas_f32:
1817 //   result = src0 * src1 + src2
1818 //   if (vcc)
1819 //     result *= 2^32
1820 //
1821 defm V_DIV_FMAS_F32 : VOP3_VCC_Inst <vop3<0x16f, 0x1e2>, "v_div_fmas_f32",
1822   VOP_F32_F32_F32_F32, AMDGPUdiv_fmas
1823 >;
1824
1825 let SchedRW = [WriteDouble] in {
1826 // v_div_fmas_f64:
1827 //   result = src0 * src1 + src2
1828 //   if (vcc)
1829 //     result *= 2^64
1830 //
1831 defm V_DIV_FMAS_F64 : VOP3_VCC_Inst <vop3<0x170, 0x1e3>, "v_div_fmas_f64",
1832   VOP_F64_F64_F64_F64, AMDGPUdiv_fmas
1833 >;
1834
1835 } // End SchedRW = [WriteDouble]
1836 } // End isCommutable = 1
1837
1838 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "v_msad_u8", []>;
1839 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "v_qsad_u8", []>;
1840 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "v_mqsad_u8", []>;
1841
1842 let SchedRW = [WriteDouble] in {
1843 defm V_TRIG_PREOP_F64 : VOP3Inst <
1844   vop3<0x174, 0x292>, "v_trig_preop_f64", VOP_F64_F64_I32, AMDGPUtrig_preop
1845 >;
1846
1847 } // let SchedRW = [WriteDouble]
1848
1849 // These instructions only exist on SI and CI
1850 let SubtargetPredicate = isSICI in {
1851
1852 defm V_LSHL_B64 : VOP3Inst <vop3<0x161>, "v_lshl_b64", VOP_I64_I64_I32>;
1853 defm V_LSHR_B64 : VOP3Inst <vop3<0x162>, "v_lshr_b64", VOP_I64_I64_I32>;
1854 defm V_ASHR_I64 : VOP3Inst <vop3<0x163>, "v_ashr_i64", VOP_I64_I64_I32>;
1855
1856 defm V_MULLIT_F32 : VOP3Inst <vop3<0x150>, "v_mullit_f32",
1857   VOP_F32_F32_F32_F32>;
1858
1859 } // End SubtargetPredicate = isSICI
1860
1861 let SubtargetPredicate = isVI in {
1862
1863 defm V_LSHLREV_B64 : VOP3Inst <vop3<0, 0x28f>, "v_lshlrev_b64",
1864   VOP_I64_I32_I64
1865 >;
1866 defm V_LSHRREV_B64 : VOP3Inst <vop3<0, 0x290>, "v_lshrrev_b64",
1867   VOP_I64_I32_I64
1868 >;
1869 defm V_ASHRREV_I64 : VOP3Inst <vop3<0, 0x291>, "v_ashrrev_i64",
1870   VOP_I64_I32_I64
1871 >;
1872
1873 } // End SubtargetPredicate = isVI
1874
1875 //===----------------------------------------------------------------------===//
1876 // Pseudo Instructions
1877 //===----------------------------------------------------------------------===//
1878 let isCodeGenOnly = 1, isPseudo = 1 in {
1879
1880 // For use in patterns
1881 def V_CNDMASK_B64_PSEUDO : VOP3Common <(outs VReg_64:$dst),
1882   (ins VSrc_64:$src0, VSrc_64:$src1, SSrc_64:$src2), "", []
1883 >;
1884
1885 let hasSideEffects = 0, mayLoad = 0, mayStore = 0 in {
1886 // 64-bit vector move instruction.  This is mainly used by the SIFoldOperands
1887 // pass to enable folding of inline immediates.
1888 def V_MOV_B64_PSEUDO : InstSI <(outs VReg_64:$dst), (ins VSrc_64:$src0), "", []>;
1889 } // end let hasSideEffects = 0, mayLoad = 0, mayStore = 0
1890
1891 let hasSideEffects = 1 in {
1892 def SGPR_USE : InstSI <(outs),(ins), "", []>;
1893 }
1894
1895 // SI pseudo instructions. These are used by the CFG structurizer pass
1896 // and should be lowered to ISA instructions prior to codegen.
1897
1898 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1899     Uses = [EXEC], Defs = [EXEC] in {
1900
1901 let isBranch = 1, isTerminator = 1 in {
1902
1903 def SI_IF: InstSI <
1904   (outs SReg_64:$dst),
1905   (ins SReg_64:$vcc, brtarget:$target),
1906   "",
1907   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1908 >;
1909
1910 def SI_ELSE : InstSI <
1911   (outs SReg_64:$dst),
1912   (ins SReg_64:$src, brtarget:$target),
1913   "",
1914   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]
1915 > {
1916   let Constraints = "$src = $dst";
1917 }
1918
1919 def SI_LOOP : InstSI <
1920   (outs),
1921   (ins SReg_64:$saved, brtarget:$target),
1922   "si_loop $saved, $target",
1923   [(int_SI_loop i64:$saved, bb:$target)]
1924 >;
1925
1926 } // end isBranch = 1, isTerminator = 1
1927
1928 def SI_BREAK : InstSI <
1929   (outs SReg_64:$dst),
1930   (ins SReg_64:$src),
1931   "si_else $dst, $src",
1932   [(set i64:$dst, (int_SI_break i64:$src))]
1933 >;
1934
1935 def SI_IF_BREAK : InstSI <
1936   (outs SReg_64:$dst),
1937   (ins SReg_64:$vcc, SReg_64:$src),
1938   "si_if_break $dst, $vcc, $src",
1939   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1940 >;
1941
1942 def SI_ELSE_BREAK : InstSI <
1943   (outs SReg_64:$dst),
1944   (ins SReg_64:$src0, SReg_64:$src1),
1945   "si_else_break $dst, $src0, $src1",
1946   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1947 >;
1948
1949 def SI_END_CF : InstSI <
1950   (outs),
1951   (ins SReg_64:$saved),
1952   "si_end_cf $saved",
1953   [(int_SI_end_cf i64:$saved)]
1954 >;
1955
1956 def SI_KILL : InstSI <
1957   (outs),
1958   (ins VSrc_32:$src),
1959   "si_kill $src",
1960   [(int_AMDGPU_kill f32:$src)]
1961 >;
1962
1963 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1964   // Uses = [EXEC], Defs = [EXEC]
1965
1966 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1967
1968 //defm SI_ : RegisterLoadStore <VGPR_32, FRAMEri, ADDRIndirect>;
1969
1970 let UseNamedOperandTable = 1 in {
1971
1972 def SI_RegisterLoad : InstSI <
1973   (outs VGPR_32:$dst, SReg_64:$temp),
1974   (ins FRAMEri32:$addr, i32imm:$chan),
1975   "", []
1976 > {
1977   let isRegisterLoad = 1;
1978   let mayLoad = 1;
1979 }
1980
1981 class SIRegStore<dag outs> : InstSI <
1982   outs,
1983   (ins VGPR_32:$val, FRAMEri32:$addr, i32imm:$chan),
1984   "", []
1985 > {
1986   let isRegisterStore = 1;
1987   let mayStore = 1;
1988 }
1989
1990 let usesCustomInserter = 1 in {
1991 def SI_RegisterStorePseudo : SIRegStore<(outs)>;
1992 } // End usesCustomInserter = 1
1993 def SI_RegisterStore : SIRegStore<(outs SReg_64:$temp)>;
1994
1995
1996 } // End UseNamedOperandTable = 1
1997
1998 def SI_INDIRECT_SRC : InstSI <
1999   (outs VGPR_32:$dst, SReg_64:$temp),
2000   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
2001   "si_indirect_src $dst, $temp, $src, $idx, $off",
2002   []
2003 >;
2004
2005 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
2006   (outs rc:$dst, SReg_64:$temp),
2007   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VGPR_32:$val),
2008   "si_indirect_dst $dst, $temp, $src, $idx, $off, $val",
2009   []
2010 > {
2011   let Constraints = "$src = $dst";
2012 }
2013
2014 def SI_INDIRECT_DST_V1 : SI_INDIRECT_DST<VGPR_32>;
2015 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
2016 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
2017 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
2018 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
2019
2020 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
2021
2022 multiclass SI_SPILL_SGPR <RegisterClass sgpr_class> {
2023
2024   let UseNamedOperandTable = 1 in {
2025     def _SAVE : InstSI <
2026       (outs),
2027       (ins sgpr_class:$src, i32imm:$frame_idx, SReg_128:$scratch_rsrc,
2028            SReg_32:$scratch_offset),
2029       "", []
2030     >;
2031
2032     def _RESTORE : InstSI <
2033       (outs sgpr_class:$dst),
2034       (ins i32imm:$frame_idx, SReg_128:$scratch_rsrc, SReg_32:$scratch_offset),
2035       "", []
2036     >;
2037   } // End UseNamedOperandTable = 1
2038 }
2039
2040 defm SI_SPILL_S32  : SI_SPILL_SGPR <SReg_32>;
2041 defm SI_SPILL_S64  : SI_SPILL_SGPR <SReg_64>;
2042 defm SI_SPILL_S128 : SI_SPILL_SGPR <SReg_128>;
2043 defm SI_SPILL_S256 : SI_SPILL_SGPR <SReg_256>;
2044 defm SI_SPILL_S512 : SI_SPILL_SGPR <SReg_512>;
2045
2046 multiclass SI_SPILL_VGPR <RegisterClass vgpr_class> {
2047   let UseNamedOperandTable = 1 in {
2048     def _SAVE : InstSI <
2049       (outs),
2050       (ins vgpr_class:$src, i32imm:$frame_idx, SReg_128:$scratch_rsrc,
2051            SReg_32:$scratch_offset),
2052       "", []
2053     >;
2054
2055     def _RESTORE : InstSI <
2056       (outs vgpr_class:$dst),
2057       (ins i32imm:$frame_idx, SReg_128:$scratch_rsrc, SReg_32:$scratch_offset),
2058       "", []
2059     >;
2060   } // End UseNamedOperandTable = 1
2061 }
2062
2063 defm SI_SPILL_V32  : SI_SPILL_VGPR <VGPR_32>;
2064 defm SI_SPILL_V64  : SI_SPILL_VGPR <VReg_64>;
2065 defm SI_SPILL_V96  : SI_SPILL_VGPR <VReg_96>;
2066 defm SI_SPILL_V128 : SI_SPILL_VGPR <VReg_128>;
2067 defm SI_SPILL_V256 : SI_SPILL_VGPR <VReg_256>;
2068 defm SI_SPILL_V512 : SI_SPILL_VGPR <VReg_512>;
2069
2070 let Defs = [SCC] in {
2071
2072 def SI_CONSTDATA_PTR : InstSI <
2073   (outs SReg_64:$dst),
2074   (ins),
2075   "", [(set SReg_64:$dst, (i64 SIconstdata_ptr))]
2076 >;
2077
2078 } // End Defs = [SCC]
2079
2080 } // end IsCodeGenOnly, isPseudo
2081
2082 } // end SubtargetPredicate = isGCN
2083
2084 let Predicates = [isGCN] in {
2085
2086 def : Pat<
2087   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
2088   (V_CNDMASK_B32_e64 $src2, $src1,
2089                      (V_CMP_GT_F32_e64 SRCMODS.NONE, 0, SRCMODS.NONE, $src0,
2090                                        DSTCLAMP.NONE, DSTOMOD.NONE))
2091 >;
2092
2093 def : Pat <
2094   (int_AMDGPU_kilp),
2095   (SI_KILL 0xbf800000)
2096 >;
2097
2098 /* int_SI_vs_load_input */
2099 def : Pat<
2100   (SIload_input v4i32:$tlst, imm:$attr_offset, i32:$buf_idx_vgpr),
2101   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $buf_idx_vgpr, $tlst, 0, imm:$attr_offset, 0, 0, 0)
2102 >;
2103
2104 /* int_SI_export */
2105 def : Pat <
2106   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
2107                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
2108   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
2109        $src0, $src1, $src2, $src3)
2110 >;
2111
2112 //===----------------------------------------------------------------------===//
2113 // SMRD Patterns
2114 //===----------------------------------------------------------------------===//
2115
2116 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
2117
2118   // 1. SI-CI: Offset as 8bit DWORD immediate
2119   def : Pat <
2120     (constant_load (add i64:$sbase, (i64 IMM8bitDWORD:$offset))),
2121     (vt (Instr_IMM $sbase, (as_dword_i32imm $offset)))
2122   >;
2123
2124   // 2. Offset loaded in an 32bit SGPR
2125   def : Pat <
2126     (constant_load (add i64:$sbase, (i64 IMM32bit:$offset))),
2127     (vt (Instr_SGPR $sbase, (S_MOV_B32 (i32 (as_i32imm $offset)))))
2128   >;
2129
2130   // 3. No offset at all
2131   def : Pat <
2132     (constant_load i64:$sbase),
2133     (vt (Instr_IMM $sbase, 0))
2134   >;
2135 }
2136
2137 multiclass SMRD_Pattern_vi <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
2138
2139   // 1. VI: Offset as 20bit immediate in bytes
2140   def : Pat <
2141     (constant_load (add i64:$sbase, (i64 IMM20bit:$offset))),
2142     (vt (Instr_IMM $sbase, (as_i32imm $offset)))
2143   >;
2144
2145   // 2. Offset loaded in an 32bit SGPR
2146   def : Pat <
2147     (constant_load (add i64:$sbase, (i64 IMM32bit:$offset))),
2148     (vt (Instr_SGPR $sbase, (S_MOV_B32 (i32 (as_i32imm $offset)))))
2149   >;
2150
2151   // 3. No offset at all
2152   def : Pat <
2153     (constant_load i64:$sbase),
2154     (vt (Instr_IMM $sbase, 0))
2155   >;
2156 }
2157
2158 let Predicates = [isSICI] in {
2159 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
2160 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
2161 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
2162 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
2163 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
2164 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
2165 defm : SMRD_Pattern <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
2166 } // End Predicates = [isSICI]
2167
2168 let Predicates = [isVI] in {
2169 defm : SMRD_Pattern_vi <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
2170 defm : SMRD_Pattern_vi <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
2171 defm : SMRD_Pattern_vi <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
2172 defm : SMRD_Pattern_vi <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
2173 defm : SMRD_Pattern_vi <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
2174 defm : SMRD_Pattern_vi <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
2175 defm : SMRD_Pattern_vi <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
2176 } // End Predicates = [isVI]
2177
2178 let Predicates = [isSICI] in {
2179
2180 // 1. Offset as 8bit DWORD immediate
2181 def : Pat <
2182   (SIload_constant v4i32:$sbase, IMM8bitDWORD:$offset),
2183   (S_BUFFER_LOAD_DWORD_IMM $sbase, (as_dword_i32imm $offset))
2184 >;
2185
2186 } // End Predicates = [isSICI]
2187
2188 // 2. Offset loaded in an 32bit SGPR
2189 def : Pat <
2190   (SIload_constant v4i32:$sbase, imm:$offset),
2191   (S_BUFFER_LOAD_DWORD_SGPR $sbase, (S_MOV_B32 imm:$offset))
2192 >;
2193
2194 //===----------------------------------------------------------------------===//
2195 // SOP1 Patterns
2196 //===----------------------------------------------------------------------===//
2197
2198 def : Pat <
2199   (i64 (ctpop i64:$src)),
2200     (i64 (REG_SEQUENCE SReg_64,
2201      (S_BCNT1_I32_B64 $src), sub0,
2202      (S_MOV_B32 0), sub1))
2203 >;
2204
2205 //===----------------------------------------------------------------------===//
2206 // SOP2 Patterns
2207 //===----------------------------------------------------------------------===//
2208
2209 // V_ADD_I32_e32/S_ADD_U32 produces carry in VCC/SCC. For the vector
2210 // case, the sgpr-copies pass will fix this to use the vector version.
2211 def : Pat <
2212   (i32 (addc i32:$src0, i32:$src1)),
2213   (S_ADD_U32 $src0, $src1)
2214 >;
2215
2216 //===----------------------------------------------------------------------===//
2217 // SOPP Patterns
2218 //===----------------------------------------------------------------------===//
2219
2220 def : Pat <
2221   (int_AMDGPU_barrier_global),
2222   (S_BARRIER)
2223 >;
2224
2225 //===----------------------------------------------------------------------===//
2226 // VOP1 Patterns
2227 //===----------------------------------------------------------------------===//
2228
2229 let Predicates = [UnsafeFPMath] in {
2230
2231 //def : RcpPat<V_RCP_F64_e32, f64>;
2232 //defm : RsqPat<V_RSQ_F64_e32, f64>;
2233 //defm : RsqPat<V_RSQ_F32_e32, f32>;
2234
2235 def : RsqPat<V_RSQ_F32_e32, f32>;
2236 def : RsqPat<V_RSQ_F64_e32, f64>;
2237 }
2238
2239 //===----------------------------------------------------------------------===//
2240 // VOP2 Patterns
2241 //===----------------------------------------------------------------------===//
2242
2243 def : Pat <
2244   (i32 (add (i32 (ctpop i32:$popcnt)), i32:$val)),
2245   (V_BCNT_U32_B32_e64 $popcnt, $val)
2246 >;
2247
2248 def : Pat <
2249   (i32 (select i1:$src0, i32:$src1, i32:$src2)),
2250   (V_CNDMASK_B32_e64 $src2, $src1, $src0)
2251 >;
2252
2253 /********** ======================= **********/
2254 /********** Image sampling patterns **********/
2255 /********** ======================= **********/
2256
2257 // Image + sampler
2258 class SampleRawPattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
2259   (name vt:$addr, v8i32:$rsrc, v4i32:$sampler, i32:$dmask, i32:$unorm,
2260         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
2261   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
2262           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
2263           $addr, $rsrc, $sampler)
2264 >;
2265
2266 multiclass SampleRawPatterns<SDPatternOperator name, string opcode> {
2267   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V1), i32>;
2268   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V2), v2i32>;
2269   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V4), v4i32>;
2270   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V8), v8i32>;
2271   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V16), v16i32>;
2272 }
2273
2274 // Image only
2275 class ImagePattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
2276   (name vt:$addr, v8i32:$rsrc, i32:$dmask, i32:$unorm,
2277         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
2278   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
2279           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
2280           $addr, $rsrc)
2281 >;
2282
2283 multiclass ImagePatterns<SDPatternOperator name, string opcode> {
2284   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V1), i32>;
2285   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V2), v2i32>;
2286   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V4), v4i32>;
2287 }
2288
2289 // Basic sample
2290 defm : SampleRawPatterns<int_SI_image_sample,           "IMAGE_SAMPLE">;
2291 defm : SampleRawPatterns<int_SI_image_sample_cl,        "IMAGE_SAMPLE_CL">;
2292 defm : SampleRawPatterns<int_SI_image_sample_d,         "IMAGE_SAMPLE_D">;
2293 defm : SampleRawPatterns<int_SI_image_sample_d_cl,      "IMAGE_SAMPLE_D_CL">;
2294 defm : SampleRawPatterns<int_SI_image_sample_l,         "IMAGE_SAMPLE_L">;
2295 defm : SampleRawPatterns<int_SI_image_sample_b,         "IMAGE_SAMPLE_B">;
2296 defm : SampleRawPatterns<int_SI_image_sample_b_cl,      "IMAGE_SAMPLE_B_CL">;
2297 defm : SampleRawPatterns<int_SI_image_sample_lz,        "IMAGE_SAMPLE_LZ">;
2298 defm : SampleRawPatterns<int_SI_image_sample_cd,        "IMAGE_SAMPLE_CD">;
2299 defm : SampleRawPatterns<int_SI_image_sample_cd_cl,     "IMAGE_SAMPLE_CD_CL">;
2300
2301 // Sample with comparison
2302 defm : SampleRawPatterns<int_SI_image_sample_c,         "IMAGE_SAMPLE_C">;
2303 defm : SampleRawPatterns<int_SI_image_sample_c_cl,      "IMAGE_SAMPLE_C_CL">;
2304 defm : SampleRawPatterns<int_SI_image_sample_c_d,       "IMAGE_SAMPLE_C_D">;
2305 defm : SampleRawPatterns<int_SI_image_sample_c_d_cl,    "IMAGE_SAMPLE_C_D_CL">;
2306 defm : SampleRawPatterns<int_SI_image_sample_c_l,       "IMAGE_SAMPLE_C_L">;
2307 defm : SampleRawPatterns<int_SI_image_sample_c_b,       "IMAGE_SAMPLE_C_B">;
2308 defm : SampleRawPatterns<int_SI_image_sample_c_b_cl,    "IMAGE_SAMPLE_C_B_CL">;
2309 defm : SampleRawPatterns<int_SI_image_sample_c_lz,      "IMAGE_SAMPLE_C_LZ">;
2310 defm : SampleRawPatterns<int_SI_image_sample_c_cd,      "IMAGE_SAMPLE_C_CD">;
2311 defm : SampleRawPatterns<int_SI_image_sample_c_cd_cl,   "IMAGE_SAMPLE_C_CD_CL">;
2312
2313 // Sample with offsets
2314 defm : SampleRawPatterns<int_SI_image_sample_o,         "IMAGE_SAMPLE_O">;
2315 defm : SampleRawPatterns<int_SI_image_sample_cl_o,      "IMAGE_SAMPLE_CL_O">;
2316 defm : SampleRawPatterns<int_SI_image_sample_d_o,       "IMAGE_SAMPLE_D_O">;
2317 defm : SampleRawPatterns<int_SI_image_sample_d_cl_o,    "IMAGE_SAMPLE_D_CL_O">;
2318 defm : SampleRawPatterns<int_SI_image_sample_l_o,       "IMAGE_SAMPLE_L_O">;
2319 defm : SampleRawPatterns<int_SI_image_sample_b_o,       "IMAGE_SAMPLE_B_O">;
2320 defm : SampleRawPatterns<int_SI_image_sample_b_cl_o,    "IMAGE_SAMPLE_B_CL_O">;
2321 defm : SampleRawPatterns<int_SI_image_sample_lz_o,      "IMAGE_SAMPLE_LZ_O">;
2322 defm : SampleRawPatterns<int_SI_image_sample_cd_o,      "IMAGE_SAMPLE_CD_O">;
2323 defm : SampleRawPatterns<int_SI_image_sample_cd_cl_o,   "IMAGE_SAMPLE_CD_CL_O">;
2324
2325 // Sample with comparison and offsets
2326 defm : SampleRawPatterns<int_SI_image_sample_c_o,       "IMAGE_SAMPLE_C_O">;
2327 defm : SampleRawPatterns<int_SI_image_sample_c_cl_o,    "IMAGE_SAMPLE_C_CL_O">;
2328 defm : SampleRawPatterns<int_SI_image_sample_c_d_o,     "IMAGE_SAMPLE_C_D_O">;
2329 defm : SampleRawPatterns<int_SI_image_sample_c_d_cl_o,  "IMAGE_SAMPLE_C_D_CL_O">;
2330 defm : SampleRawPatterns<int_SI_image_sample_c_l_o,     "IMAGE_SAMPLE_C_L_O">;
2331 defm : SampleRawPatterns<int_SI_image_sample_c_b_o,     "IMAGE_SAMPLE_C_B_O">;
2332 defm : SampleRawPatterns<int_SI_image_sample_c_b_cl_o,  "IMAGE_SAMPLE_C_B_CL_O">;
2333 defm : SampleRawPatterns<int_SI_image_sample_c_lz_o,    "IMAGE_SAMPLE_C_LZ_O">;
2334 defm : SampleRawPatterns<int_SI_image_sample_c_cd_o,    "IMAGE_SAMPLE_C_CD_O">;
2335 defm : SampleRawPatterns<int_SI_image_sample_c_cd_cl_o, "IMAGE_SAMPLE_C_CD_CL_O">;
2336
2337 // Gather opcodes
2338 // Only the variants which make sense are defined.
2339 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V2,        v2i32>;
2340 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V4,        v4i32>;
2341 def : SampleRawPattern<int_SI_gather4_cl,        IMAGE_GATHER4_CL_V4_V4,     v4i32>;
2342 def : SampleRawPattern<int_SI_gather4_l,         IMAGE_GATHER4_L_V4_V4,      v4i32>;
2343 def : SampleRawPattern<int_SI_gather4_b,         IMAGE_GATHER4_B_V4_V4,      v4i32>;
2344 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V4,   v4i32>;
2345 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V8,   v8i32>;
2346 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V2,     v2i32>;
2347 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V4,     v4i32>;
2348
2349 def : SampleRawPattern<int_SI_gather4_c,         IMAGE_GATHER4_C_V4_V4,      v4i32>;
2350 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V4,   v4i32>;
2351 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V8,   v8i32>;
2352 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V4,    v4i32>;
2353 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V8,    v8i32>;
2354 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V4,    v4i32>;
2355 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V8,    v8i32>;
2356 def : SampleRawPattern<int_SI_gather4_c_b_cl,    IMAGE_GATHER4_C_B_CL_V4_V8, v8i32>;
2357 def : SampleRawPattern<int_SI_gather4_c_lz,      IMAGE_GATHER4_C_LZ_V4_V4,   v4i32>;
2358
2359 def : SampleRawPattern<int_SI_gather4_o,         IMAGE_GATHER4_O_V4_V4,      v4i32>;
2360 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V4,   v4i32>;
2361 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V8,   v8i32>;
2362 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V4,    v4i32>;
2363 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V8,    v8i32>;
2364 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V4,    v4i32>;
2365 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V8,    v8i32>;
2366 def : SampleRawPattern<int_SI_gather4_b_cl_o,    IMAGE_GATHER4_B_CL_O_V4_V8, v8i32>;
2367 def : SampleRawPattern<int_SI_gather4_lz_o,      IMAGE_GATHER4_LZ_O_V4_V4,   v4i32>;
2368
2369 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V4,    v4i32>;
2370 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V8,    v8i32>;
2371 def : SampleRawPattern<int_SI_gather4_c_cl_o,    IMAGE_GATHER4_C_CL_O_V4_V8, v8i32>;
2372 def : SampleRawPattern<int_SI_gather4_c_l_o,     IMAGE_GATHER4_C_L_O_V4_V8,  v8i32>;
2373 def : SampleRawPattern<int_SI_gather4_c_b_o,     IMAGE_GATHER4_C_B_O_V4_V8,  v8i32>;
2374 def : SampleRawPattern<int_SI_gather4_c_b_cl_o,  IMAGE_GATHER4_C_B_CL_O_V4_V8, v8i32>;
2375 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V4, v4i32>;
2376 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V8, v8i32>;
2377
2378 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V1, i32>;
2379 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V2, v2i32>;
2380 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V4, v4i32>;
2381
2382 def : ImagePattern<int_SI_getresinfo, IMAGE_GET_RESINFO_V4_V1, i32>;
2383 defm : ImagePatterns<int_SI_image_load, "IMAGE_LOAD">;
2384 defm : ImagePatterns<int_SI_image_load_mip, "IMAGE_LOAD_MIP">;
2385
2386 /* SIsample for simple 1D texture lookup */
2387 def : Pat <
2388   (SIsample i32:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
2389   (IMAGE_SAMPLE_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2390 >;
2391
2392 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2393     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
2394     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2395 >;
2396
2397 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2398     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_RECT),
2399     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2400 >;
2401
2402 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2403     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_ARRAY),
2404     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2405 >;
2406
2407 class SampleShadowPattern<SDNode name, MIMG opcode,
2408                           ValueType vt> : Pat <
2409     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW),
2410     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2411 >;
2412
2413 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
2414                                ValueType vt> : Pat <
2415     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW_ARRAY),
2416     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2417 >;
2418
2419 /* SIsample* for texture lookups consuming more address parameters */
2420 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
2421                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
2422 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
2423   def : SamplePattern <SIsample, sample, addr_type>;
2424   def : SampleRectPattern <SIsample, sample, addr_type>;
2425   def : SampleArrayPattern <SIsample, sample, addr_type>;
2426   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
2427   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
2428
2429   def : SamplePattern <SIsamplel, sample_l, addr_type>;
2430   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
2431   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
2432   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
2433
2434   def : SamplePattern <SIsampleb, sample_b, addr_type>;
2435   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
2436   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
2437   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
2438
2439   def : SamplePattern <SIsampled, sample_d, addr_type>;
2440   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
2441   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
2442   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
2443 }
2444
2445 defm : SamplePatterns<IMAGE_SAMPLE_V4_V2, IMAGE_SAMPLE_C_V4_V2,
2446                       IMAGE_SAMPLE_L_V4_V2, IMAGE_SAMPLE_C_L_V4_V2,
2447                       IMAGE_SAMPLE_B_V4_V2, IMAGE_SAMPLE_C_B_V4_V2,
2448                       IMAGE_SAMPLE_D_V4_V2, IMAGE_SAMPLE_C_D_V4_V2,
2449                       v2i32>;
2450 defm : SamplePatterns<IMAGE_SAMPLE_V4_V4, IMAGE_SAMPLE_C_V4_V4,
2451                       IMAGE_SAMPLE_L_V4_V4, IMAGE_SAMPLE_C_L_V4_V4,
2452                       IMAGE_SAMPLE_B_V4_V4, IMAGE_SAMPLE_C_B_V4_V4,
2453                       IMAGE_SAMPLE_D_V4_V4, IMAGE_SAMPLE_C_D_V4_V4,
2454                       v4i32>;
2455 defm : SamplePatterns<IMAGE_SAMPLE_V4_V8, IMAGE_SAMPLE_C_V4_V8,
2456                       IMAGE_SAMPLE_L_V4_V8, IMAGE_SAMPLE_C_L_V4_V8,
2457                       IMAGE_SAMPLE_B_V4_V8, IMAGE_SAMPLE_C_B_V4_V8,
2458                       IMAGE_SAMPLE_D_V4_V8, IMAGE_SAMPLE_C_D_V4_V8,
2459                       v8i32>;
2460 defm : SamplePatterns<IMAGE_SAMPLE_V4_V16, IMAGE_SAMPLE_C_V4_V16,
2461                       IMAGE_SAMPLE_L_V4_V16, IMAGE_SAMPLE_C_L_V4_V16,
2462                       IMAGE_SAMPLE_B_V4_V16, IMAGE_SAMPLE_C_B_V4_V16,
2463                       IMAGE_SAMPLE_D_V4_V16, IMAGE_SAMPLE_C_D_V4_V16,
2464                       v16i32>;
2465
2466 /* int_SI_imageload for texture fetches consuming varying address parameters */
2467 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2468     (name addr_type:$addr, v32i8:$rsrc, imm),
2469     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
2470 >;
2471
2472 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2473     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
2474     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
2475 >;
2476
2477 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2478     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
2479     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
2480 >;
2481
2482 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2483     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
2484     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
2485 >;
2486
2487 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
2488   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
2489   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
2490 }
2491
2492 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
2493   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
2494   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
2495 }
2496
2497 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V2, v2i32>;
2498 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V4, v4i32>;
2499
2500 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V2, v2i32>;
2501 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V4, v4i32>;
2502
2503 /* Image resource information */
2504 def : Pat <
2505   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
2506   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2507 >;
2508
2509 def : Pat <
2510   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
2511   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2512 >;
2513
2514 def : Pat <
2515   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
2516   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2517 >;
2518
2519 /********** ============================================ **********/
2520 /********** Extraction, Insertion, Building and Casting  **********/
2521 /********** ============================================ **********/
2522
2523 foreach Index = 0-2 in {
2524   def Extract_Element_v2i32_#Index : Extract_Element <
2525     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2526   >;
2527   def Insert_Element_v2i32_#Index : Insert_Element <
2528     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2529   >;
2530
2531   def Extract_Element_v2f32_#Index : Extract_Element <
2532     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2533   >;
2534   def Insert_Element_v2f32_#Index : Insert_Element <
2535     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2536   >;
2537 }
2538
2539 foreach Index = 0-3 in {
2540   def Extract_Element_v4i32_#Index : Extract_Element <
2541     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2542   >;
2543   def Insert_Element_v4i32_#Index : Insert_Element <
2544     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2545   >;
2546
2547   def Extract_Element_v4f32_#Index : Extract_Element <
2548     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2549   >;
2550   def Insert_Element_v4f32_#Index : Insert_Element <
2551     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2552   >;
2553 }
2554
2555 foreach Index = 0-7 in {
2556   def Extract_Element_v8i32_#Index : Extract_Element <
2557     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2558   >;
2559   def Insert_Element_v8i32_#Index : Insert_Element <
2560     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2561   >;
2562
2563   def Extract_Element_v8f32_#Index : Extract_Element <
2564     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2565   >;
2566   def Insert_Element_v8f32_#Index : Insert_Element <
2567     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2568   >;
2569 }
2570
2571 foreach Index = 0-15 in {
2572   def Extract_Element_v16i32_#Index : Extract_Element <
2573     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2574   >;
2575   def Insert_Element_v16i32_#Index : Insert_Element <
2576     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2577   >;
2578
2579   def Extract_Element_v16f32_#Index : Extract_Element <
2580     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2581   >;
2582   def Insert_Element_v16f32_#Index : Insert_Element <
2583     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2584   >;
2585 }
2586
2587 def : BitConvert <i32, f32, SReg_32>;
2588 def : BitConvert <i32, f32, VGPR_32>;
2589
2590 def : BitConvert <f32, i32, SReg_32>;
2591 def : BitConvert <f32, i32, VGPR_32>;
2592
2593 def : BitConvert <i64, f64, VReg_64>;
2594
2595 def : BitConvert <f64, i64, VReg_64>;
2596
2597 def : BitConvert <v2f32, v2i32, VReg_64>;
2598 def : BitConvert <v2i32, v2f32, VReg_64>;
2599 def : BitConvert <v2i32, i64, VReg_64>;
2600 def : BitConvert <i64, v2i32, VReg_64>;
2601 def : BitConvert <v2f32, i64, VReg_64>;
2602 def : BitConvert <i64, v2f32, VReg_64>;
2603 def : BitConvert <v2i32, f64, VReg_64>;
2604 def : BitConvert <f64, v2i32, VReg_64>;
2605 def : BitConvert <v4f32, v4i32, VReg_128>;
2606 def : BitConvert <v4i32, v4f32, VReg_128>;
2607
2608 def : BitConvert <v8f32, v8i32, SReg_256>;
2609 def : BitConvert <v8i32, v8f32, SReg_256>;
2610 def : BitConvert <v8i32, v32i8, SReg_256>;
2611 def : BitConvert <v32i8, v8i32, SReg_256>;
2612 def : BitConvert <v8i32, v32i8, VReg_256>;
2613 def : BitConvert <v8i32, v8f32, VReg_256>;
2614 def : BitConvert <v8f32, v8i32, VReg_256>;
2615 def : BitConvert <v32i8, v8i32, VReg_256>;
2616
2617 def : BitConvert <v16i32, v16f32, VReg_512>;
2618 def : BitConvert <v16f32, v16i32, VReg_512>;
2619
2620 /********** =================== **********/
2621 /********** Src & Dst modifiers **********/
2622 /********** =================== **********/
2623
2624 def : Pat <
2625   (AMDGPUclamp (VOP3Mods0Clamp f32:$src0, i32:$src0_modifiers, i32:$omod),
2626                (f32 FP_ZERO), (f32 FP_ONE)),
2627   (V_ADD_F32_e64 $src0_modifiers, $src0, 0, 0, 1, $omod)
2628 >;
2629
2630 /********** ================================ **********/
2631 /********** Floating point absolute/negative **********/
2632 /********** ================================ **********/
2633
2634 // Prevent expanding both fneg and fabs.
2635
2636 // FIXME: Should use S_OR_B32
2637 def : Pat <
2638   (fneg (fabs f32:$src)),
2639   (V_OR_B32_e32 $src, (V_MOV_B32_e32 0x80000000)) /* Set sign bit */
2640 >;
2641
2642 // FIXME: Should use S_OR_B32
2643 def : Pat <
2644   (fneg (fabs f64:$src)),
2645   (REG_SEQUENCE VReg_64,
2646     (i32 (EXTRACT_SUBREG f64:$src, sub0)),
2647     sub0,
2648     (V_OR_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2649                   (V_MOV_B32_e32 0x80000000)), // Set sign bit.
2650     sub1)
2651 >;
2652
2653 def : Pat <
2654   (fabs f32:$src),
2655   (V_AND_B32_e32 $src, (V_MOV_B32_e32 0x7fffffff))
2656 >;
2657
2658 def : Pat <
2659   (fneg f32:$src),
2660   (V_XOR_B32_e32 $src, (V_MOV_B32_e32 0x80000000))
2661 >;
2662
2663 def : Pat <
2664   (fabs f64:$src),
2665   (REG_SEQUENCE VReg_64,
2666     (i32 (EXTRACT_SUBREG f64:$src, sub0)),
2667     sub0,
2668     (V_AND_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2669                    (V_MOV_B32_e32 0x7fffffff)), // Set sign bit.
2670      sub1)
2671 >;
2672
2673 def : Pat <
2674   (fneg f64:$src),
2675   (REG_SEQUENCE VReg_64,
2676     (i32 (EXTRACT_SUBREG f64:$src, sub0)),
2677     sub0,
2678     (V_XOR_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2679                    (V_MOV_B32_e32 0x80000000)),
2680     sub1)
2681 >;
2682
2683 /********** ================== **********/
2684 /********** Immediate Patterns **********/
2685 /********** ================== **********/
2686
2687 def : Pat <
2688   (SGPRImm<(i32 imm)>:$imm),
2689   (S_MOV_B32 imm:$imm)
2690 >;
2691
2692 def : Pat <
2693   (SGPRImm<(f32 fpimm)>:$imm),
2694   (S_MOV_B32 (f32 (bitcast_fpimm_to_i32 $imm)))
2695 >;
2696
2697 def : Pat <
2698   (i32 imm:$imm),
2699   (V_MOV_B32_e32 imm:$imm)
2700 >;
2701
2702 def : Pat <
2703   (f32 fpimm:$imm),
2704   (V_MOV_B32_e32 (f32 (bitcast_fpimm_to_i32 $imm)))
2705 >;
2706
2707 def : Pat <
2708   (i64 InlineImm<i64>:$imm),
2709   (S_MOV_B64 InlineImm<i64>:$imm)
2710 >;
2711
2712 // XXX - Should this use a s_cmp to set SCC?
2713
2714 // Set to sign-extended 64-bit value (true = -1, false = 0)
2715 def : Pat <
2716   (i1 imm:$imm),
2717   (S_MOV_B64 (i64 (as_i64imm $imm)))
2718 >;
2719
2720 def : Pat <
2721   (f64 InlineFPImm<f64>:$imm),
2722   (S_MOV_B64 (f64 (bitcast_fpimm_to_i64 InlineFPImm<f64>:$imm)))
2723 >;
2724
2725 /********** ===================== **********/
2726 /********** Interpolation Paterns **********/
2727 /********** ===================== **********/
2728
2729 // The value of $params is constant through out the entire kernel.
2730 // We need to use S_MOV_B32 $params, because CSE ignores copies, so
2731 // without it we end up with a lot of redundant moves.
2732
2733 def : Pat <
2734   (int_SI_fs_constant imm:$attr_chan, imm:$attr, i32:$params),
2735   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr, (S_MOV_B32 $params))
2736 >;
2737
2738 def : Pat <
2739   (int_SI_fs_interp imm:$attr_chan, imm:$attr, i32:$params, v2i32:$ij),
2740   (V_INTERP_P2_F32 (V_INTERP_P1_F32 (EXTRACT_SUBREG v2i32:$ij, sub0),
2741                                     imm:$attr_chan, imm:$attr, (S_MOV_B32 $params)),
2742                    (EXTRACT_SUBREG $ij, sub1),
2743                    imm:$attr_chan, imm:$attr, (S_MOV_B32 $params))
2744 >;
2745
2746 /********** ================== **********/
2747 /********** Intrinsic Patterns **********/
2748 /********** ================== **********/
2749
2750 /* llvm.AMDGPU.pow */
2751 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
2752
2753 def : Pat <
2754   (int_AMDGPU_div f32:$src0, f32:$src1),
2755   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
2756 >;
2757
2758 def : Pat <
2759   (int_AMDGPU_cube v4f32:$src),
2760   (REG_SEQUENCE VReg_128,
2761     (V_CUBETC_F32 0 /* src0_modifiers */, (EXTRACT_SUBREG $src, sub0),
2762                   0 /* src1_modifiers */, (EXTRACT_SUBREG $src, sub1),
2763                   0 /* src2_modifiers */, (EXTRACT_SUBREG $src, sub2),
2764                   0 /* clamp */, 0 /* omod */), sub0,
2765     (V_CUBESC_F32 0 /* src0_modifiers */, (EXTRACT_SUBREG $src, sub0),
2766                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2767                   0 /* src2_modifiers */,(EXTRACT_SUBREG $src, sub2),
2768                   0 /* clamp */, 0 /* omod */), sub1,
2769     (V_CUBEMA_F32 0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub0),
2770                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2771                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub2),
2772                   0 /* clamp */, 0 /* omod */), sub2,
2773     (V_CUBEID_F32 0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub0),
2774                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2775                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub2),
2776                   0 /* clamp */, 0 /* omod */), sub3)
2777 >;
2778
2779 def : Pat <
2780   (i32 (sext i1:$src0)),
2781   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
2782 >;
2783
2784 class Ext32Pat <SDNode ext> : Pat <
2785   (i32 (ext i1:$src0)),
2786   (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src0)
2787 >;
2788
2789 def : Ext32Pat <zext>;
2790 def : Ext32Pat <anyext>;
2791
2792 // Offset in an 32Bit VGPR
2793 def : Pat <
2794   (SIload_constant v4i32:$sbase, i32:$voff),
2795   (BUFFER_LOAD_DWORD_OFFEN $voff, $sbase, 0, 0, 0, 0, 0)
2796 >;
2797
2798 // The multiplication scales from [0,1] to the unsigned integer range
2799 def : Pat <
2800   (AMDGPUurecip i32:$src0),
2801   (V_CVT_U32_F32_e32
2802     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
2803                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
2804 >;
2805
2806 def : Pat <
2807   (int_SI_tid),
2808   (V_MBCNT_HI_U32_B32_e64 0xffffffff,
2809                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0))
2810 >;
2811
2812 //===----------------------------------------------------------------------===//
2813 // VOP3 Patterns
2814 //===----------------------------------------------------------------------===//
2815
2816 def : IMad24Pat<V_MAD_I32_I24>;
2817 def : UMad24Pat<V_MAD_U32_U24>;
2818
2819 def : Pat <
2820   (mulhu i32:$src0, i32:$src1),
2821   (V_MUL_HI_U32 $src0, $src1)
2822 >;
2823
2824 def : Pat <
2825   (mulhs i32:$src0, i32:$src1),
2826   (V_MUL_HI_I32 $src0, $src1)
2827 >;
2828
2829 defm : BFIPatterns <V_BFI_B32, S_MOV_B32, SReg_64>;
2830 def : ROTRPattern <V_ALIGNBIT_B32>;
2831
2832 /********** ======================= **********/
2833 /**********   Load/Store Patterns   **********/
2834 /********** ======================= **********/
2835
2836 class DSReadPat <DS inst, ValueType vt, PatFrag frag> : Pat <
2837   (vt (frag (DS1Addr1Offset i32:$ptr, i32:$offset))),
2838   (inst $ptr, (as_i16imm $offset), (i1 0), (S_MOV_B32 -1))
2839 >;
2840
2841 def : DSReadPat <DS_READ_I8,  i32, sextloadi8_local>;
2842 def : DSReadPat <DS_READ_U8,  i32, az_extloadi8_local>;
2843 def : DSReadPat <DS_READ_I16, i32, sextloadi16_local>;
2844 def : DSReadPat <DS_READ_U16, i32, az_extloadi16_local>;
2845 def : DSReadPat <DS_READ_B32, i32, local_load>;
2846
2847 let AddedComplexity = 100 in {
2848
2849 def : DSReadPat <DS_READ_B64, v2i32, local_load_aligned8bytes>;
2850
2851 } // End AddedComplexity = 100
2852
2853 def : Pat <
2854   (v2i32 (local_load (DS64Bit4ByteAligned i32:$ptr, i8:$offset0,
2855                                                     i8:$offset1))),
2856   (DS_READ2_B32 $ptr, $offset0, $offset1, (i1 0), (S_MOV_B32 -1))
2857 >;
2858
2859 class DSWritePat <DS inst, ValueType vt, PatFrag frag> : Pat <
2860   (frag vt:$value, (DS1Addr1Offset i32:$ptr, i32:$offset)),
2861   (inst $ptr, $value, (as_i16imm $offset), (i1 0), (S_MOV_B32 -1))
2862 >;
2863
2864 def : DSWritePat <DS_WRITE_B8, i32, truncstorei8_local>;
2865 def : DSWritePat <DS_WRITE_B16, i32, truncstorei16_local>;
2866 def : DSWritePat <DS_WRITE_B32, i32, local_store>;
2867
2868 let AddedComplexity = 100 in {
2869
2870 def : DSWritePat <DS_WRITE_B64, v2i32, local_store_aligned8bytes>;
2871 } // End AddedComplexity = 100
2872
2873 def : Pat <
2874   (local_store v2i32:$value, (DS64Bit4ByteAligned i32:$ptr, i8:$offset0,
2875                                                             i8:$offset1)),
2876   (DS_WRITE2_B32 $ptr, (EXTRACT_SUBREG $value, sub0),
2877                        (EXTRACT_SUBREG $value, sub1), $offset0, $offset1,
2878                        (i1 0), (S_MOV_B32 -1))
2879 >;
2880
2881 class DSAtomicRetPat<DS inst, ValueType vt, PatFrag frag> : Pat <
2882   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), vt:$value),
2883   (inst $ptr, $value, (as_i16imm $offset), (i1 0), (S_MOV_B32 -1))
2884 >;
2885
2886 // Special case of DSAtomicRetPat for add / sub 1 -> inc / dec
2887 //
2888 // We need to use something for the data0, so we set a register to
2889 // -1. For the non-rtn variants, the manual says it does
2890 // DS[A] = (DS[A] >= D0) ? 0 : DS[A] + 1, and setting D0 to uint_max
2891 // will always do the increment so I'm assuming it's the same.
2892 //
2893 // We also load this -1 with s_mov_b32 / s_mov_b64 even though this
2894 // needs to be a VGPR. The SGPR copy pass will fix this, and it's
2895 // easier since there is no v_mov_b64.
2896 class DSAtomicIncRetPat<DS inst, ValueType vt,
2897                         Instruction LoadImm, PatFrag frag> : Pat <
2898   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), (vt 1)),
2899   (inst $ptr, (LoadImm (vt -1)), (as_i16imm $offset), (i1 0), (S_MOV_B32 -1))
2900 >;
2901
2902
2903 class DSAtomicCmpXChg <DS inst, ValueType vt, PatFrag frag> : Pat <
2904   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), vt:$cmp, vt:$swap),
2905   (inst $ptr, $cmp, $swap, (as_i16imm $offset), (i1 0), (S_MOV_B32 -1))
2906 >;
2907
2908
2909 // 32-bit atomics.
2910 def : DSAtomicIncRetPat<DS_INC_RTN_U32, i32,
2911                         S_MOV_B32, atomic_load_add_local>;
2912 def : DSAtomicIncRetPat<DS_DEC_RTN_U32, i32,
2913                         S_MOV_B32, atomic_load_sub_local>;
2914
2915 def : DSAtomicRetPat<DS_WRXCHG_RTN_B32, i32, atomic_swap_local>;
2916 def : DSAtomicRetPat<DS_ADD_RTN_U32, i32, atomic_load_add_local>;
2917 def : DSAtomicRetPat<DS_SUB_RTN_U32, i32, atomic_load_sub_local>;
2918 def : DSAtomicRetPat<DS_AND_RTN_B32, i32, atomic_load_and_local>;
2919 def : DSAtomicRetPat<DS_OR_RTN_B32, i32, atomic_load_or_local>;
2920 def : DSAtomicRetPat<DS_XOR_RTN_B32, i32, atomic_load_xor_local>;
2921 def : DSAtomicRetPat<DS_MIN_RTN_I32, i32, atomic_load_min_local>;
2922 def : DSAtomicRetPat<DS_MAX_RTN_I32, i32, atomic_load_max_local>;
2923 def : DSAtomicRetPat<DS_MIN_RTN_U32, i32, atomic_load_umin_local>;
2924 def : DSAtomicRetPat<DS_MAX_RTN_U32, i32, atomic_load_umax_local>;
2925
2926 def : DSAtomicCmpXChg<DS_CMPST_RTN_B32, i32, atomic_cmp_swap_32_local>;
2927
2928 // 64-bit atomics.
2929 def : DSAtomicIncRetPat<DS_INC_RTN_U64, i64,
2930                         S_MOV_B64, atomic_load_add_local>;
2931 def : DSAtomicIncRetPat<DS_DEC_RTN_U64, i64,
2932                         S_MOV_B64, atomic_load_sub_local>;
2933
2934 def : DSAtomicRetPat<DS_WRXCHG_RTN_B64, i64, atomic_swap_local>;
2935 def : DSAtomicRetPat<DS_ADD_RTN_U64, i64, atomic_load_add_local>;
2936 def : DSAtomicRetPat<DS_SUB_RTN_U64, i64, atomic_load_sub_local>;
2937 def : DSAtomicRetPat<DS_AND_RTN_B64, i64, atomic_load_and_local>;
2938 def : DSAtomicRetPat<DS_OR_RTN_B64, i64, atomic_load_or_local>;
2939 def : DSAtomicRetPat<DS_XOR_RTN_B64, i64, atomic_load_xor_local>;
2940 def : DSAtomicRetPat<DS_MIN_RTN_I64, i64, atomic_load_min_local>;
2941 def : DSAtomicRetPat<DS_MAX_RTN_I64, i64, atomic_load_max_local>;
2942 def : DSAtomicRetPat<DS_MIN_RTN_U64, i64, atomic_load_umin_local>;
2943 def : DSAtomicRetPat<DS_MAX_RTN_U64, i64, atomic_load_umax_local>;
2944
2945 def : DSAtomicCmpXChg<DS_CMPST_RTN_B64, i64, atomic_cmp_swap_64_local>;
2946
2947
2948 //===----------------------------------------------------------------------===//
2949 // MUBUF Patterns
2950 //===----------------------------------------------------------------------===//
2951
2952 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
2953                               PatFrag constant_ld> {
2954   def : Pat <
2955      (vt (constant_ld (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr, i32:$soffset,
2956                                    i16:$offset, i1:$glc, i1:$slc, i1:$tfe))),
2957      (Instr_ADDR64 $vaddr, $srsrc, $soffset, $offset, $glc, $slc, $tfe)
2958   >;
2959 }
2960
2961 let Predicates = [isSICI] in {
2962 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32, sextloadi8_constant>;
2963 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32, az_extloadi8_constant>;
2964 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32, sextloadi16_constant>;
2965 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32, az_extloadi16_constant>;
2966 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORD_ADDR64, i32, constant_load>;
2967 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, v2i32, constant_load>;
2968 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX4_ADDR64, v4i32, constant_load>;
2969 } // End Predicates = [isSICI]
2970
2971 class MUBUFScratchLoadPat <MUBUF Instr, ValueType vt, PatFrag ld> : Pat <
2972   (vt (ld (MUBUFScratch v4i32:$srsrc, i32:$vaddr,
2973                         i32:$soffset, u16imm:$offset))),
2974   (Instr $vaddr, $srsrc, $soffset, $offset, 0, 0, 0)
2975 >;
2976
2977 def : MUBUFScratchLoadPat <BUFFER_LOAD_SBYTE_OFFEN, i32, sextloadi8_private>;
2978 def : MUBUFScratchLoadPat <BUFFER_LOAD_UBYTE_OFFEN, i32, extloadi8_private>;
2979 def : MUBUFScratchLoadPat <BUFFER_LOAD_SSHORT_OFFEN, i32, sextloadi16_private>;
2980 def : MUBUFScratchLoadPat <BUFFER_LOAD_USHORT_OFFEN, i32, extloadi16_private>;
2981 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORD_OFFEN, i32, load_private>;
2982 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORDX2_OFFEN, v2i32, load_private>;
2983 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORDX4_OFFEN, v4i32, load_private>;
2984
2985 // BUFFER_LOAD_DWORD*, addr64=0
2986 multiclass MUBUF_Load_Dword <ValueType vt, MUBUF offset, MUBUF offen, MUBUF idxen,
2987                              MUBUF bothen> {
2988
2989   def : Pat <
2990     (vt (int_SI_buffer_load_dword v4i32:$rsrc, (i32 imm), i32:$soffset,
2991                                   imm:$offset, 0, 0, imm:$glc, imm:$slc,
2992                                   imm:$tfe)),
2993     (offset $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc),
2994             (as_i1imm $slc), (as_i1imm $tfe))
2995   >;
2996
2997   def : Pat <
2998     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2999                                   imm:$offset, 1, 0, imm:$glc, imm:$slc,
3000                                   imm:$tfe)),
3001     (offen $vaddr, $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc), (as_i1imm $slc),
3002            (as_i1imm $tfe))
3003   >;
3004
3005   def : Pat <
3006     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
3007                                   imm:$offset, 0, 1, imm:$glc, imm:$slc,
3008                                   imm:$tfe)),
3009     (idxen $vaddr, $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc),
3010            (as_i1imm $slc), (as_i1imm $tfe))
3011   >;
3012
3013   def : Pat <
3014     (vt (int_SI_buffer_load_dword v4i32:$rsrc, v2i32:$vaddr, i32:$soffset,
3015                                   imm:$offset, 1, 1, imm:$glc, imm:$slc,
3016                                   imm:$tfe)),
3017     (bothen $vaddr, $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc), (as_i1imm $slc),
3018             (as_i1imm $tfe))
3019   >;
3020 }
3021
3022 defm : MUBUF_Load_Dword <i32, BUFFER_LOAD_DWORD_OFFSET, BUFFER_LOAD_DWORD_OFFEN,
3023                          BUFFER_LOAD_DWORD_IDXEN, BUFFER_LOAD_DWORD_BOTHEN>;
3024 defm : MUBUF_Load_Dword <v2i32, BUFFER_LOAD_DWORDX2_OFFSET, BUFFER_LOAD_DWORDX2_OFFEN,
3025                          BUFFER_LOAD_DWORDX2_IDXEN, BUFFER_LOAD_DWORDX2_BOTHEN>;
3026 defm : MUBUF_Load_Dword <v4i32, BUFFER_LOAD_DWORDX4_OFFSET, BUFFER_LOAD_DWORDX4_OFFEN,
3027                          BUFFER_LOAD_DWORDX4_IDXEN, BUFFER_LOAD_DWORDX4_BOTHEN>;
3028
3029 class MUBUFScratchStorePat <MUBUF Instr, ValueType vt, PatFrag st> : Pat <
3030   (st vt:$value, (MUBUFScratch v4i32:$srsrc, i32:$vaddr, i32:$soffset,
3031                                u16imm:$offset)),
3032   (Instr $value, $vaddr, $srsrc, $soffset, $offset, 0, 0, 0)
3033 >;
3034
3035 def : MUBUFScratchStorePat <BUFFER_STORE_BYTE_OFFEN, i32, truncstorei8_private>;
3036 def : MUBUFScratchStorePat <BUFFER_STORE_SHORT_OFFEN, i32, truncstorei16_private>;
3037 def : MUBUFScratchStorePat <BUFFER_STORE_DWORD_OFFEN, i32, store_private>;
3038 def : MUBUFScratchStorePat <BUFFER_STORE_DWORDX2_OFFEN, v2i32, store_private>;
3039 def : MUBUFScratchStorePat <BUFFER_STORE_DWORDX4_OFFEN, v4i32, store_private>;
3040
3041 /*
3042 class MUBUFStore_Pattern <MUBUF Instr, ValueType vt, PatFrag st> : Pat <
3043   (st vt:$value, (MUBUFScratch v4i32:$srsrc, i64:$vaddr, u16imm:$offset)),
3044   (Instr $value, $srsrc, $vaddr, $offset)
3045 >;
3046
3047 let Predicates = [isSICI] in {
3048 def : MUBUFStore_Pattern <BUFFER_STORE_BYTE_ADDR64, i32, truncstorei8_private>;
3049 def : MUBUFStore_Pattern <BUFFER_STORE_SHORT_ADDR64, i32, truncstorei16_private>;
3050 def : MUBUFStore_Pattern <BUFFER_STORE_DWORD_ADDR64, i32, store_private>;
3051 def : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2_ADDR64, v2i32, store_private>;
3052 def : MUBUFStore_Pattern <BUFFER_STORE_DWORDX4_ADDR64, v4i32, store_private>;
3053 } // End Predicates = [isSICI]
3054
3055 */
3056
3057 //===----------------------------------------------------------------------===//
3058 // MTBUF Patterns
3059 //===----------------------------------------------------------------------===//
3060
3061 // TBUFFER_STORE_FORMAT_*, addr64=0
3062 class MTBUF_StoreResource <ValueType vt, int num_channels, MTBUF opcode> : Pat<
3063   (SItbuffer_store v4i32:$rsrc, vt:$vdata, num_channels, i32:$vaddr,
3064                    i32:$soffset, imm:$inst_offset, imm:$dfmt,
3065                    imm:$nfmt, imm:$offen, imm:$idxen,
3066                    imm:$glc, imm:$slc, imm:$tfe),
3067   (opcode
3068     $vdata, (as_i16imm $inst_offset), (as_i1imm $offen), (as_i1imm $idxen),
3069     (as_i1imm $glc), 0, (as_i8imm $dfmt), (as_i8imm $nfmt), $vaddr, $rsrc,
3070     (as_i1imm $slc), (as_i1imm $tfe), $soffset)
3071 >;
3072
3073 def : MTBUF_StoreResource <i32, 1, TBUFFER_STORE_FORMAT_X>;
3074 def : MTBUF_StoreResource <v2i32, 2, TBUFFER_STORE_FORMAT_XY>;
3075 def : MTBUF_StoreResource <v4i32, 3, TBUFFER_STORE_FORMAT_XYZ>;
3076 def : MTBUF_StoreResource <v4i32, 4, TBUFFER_STORE_FORMAT_XYZW>;
3077
3078 let SubtargetPredicate = isCI in {
3079
3080 defm V_QSAD_PK_U16_U8 : VOP3Inst <vop3<0x173>, "v_qsad_pk_u16_u8",
3081   VOP_I32_I32_I32
3082 >;
3083 defm V_MQSAD_U16_U8 : VOP3Inst <vop3<0x172>, "v_mqsad_u16_u8",
3084   VOP_I32_I32_I32
3085 >;
3086 defm V_MQSAD_U32_U8 : VOP3Inst <vop3<0x175>, "v_mqsad_u32_u8",
3087   VOP_I32_I32_I32
3088 >;
3089
3090 let isCommutable = 1 in {
3091 defm V_MAD_U64_U32 : VOP3Inst <vop3<0x176>, "v_mad_u64_u32",
3092   VOP_I64_I32_I32_I64
3093 >;
3094
3095 // XXX - Does this set VCC?
3096 defm V_MAD_I64_I32 : VOP3Inst <vop3<0x177>, "v_mad_i64_i32",
3097   VOP_I64_I32_I32_I64
3098 >;
3099 } // End isCommutable = 1
3100
3101 // Remaining instructions:
3102 // FLAT_*
3103 // S_CBRANCH_CDBGUSER
3104 // S_CBRANCH_CDBGSYS
3105 // S_CBRANCH_CDBGSYS_OR_USER
3106 // S_CBRANCH_CDBGSYS_AND_USER
3107 // S_DCACHE_INV_VOL
3108 // DS_NOP
3109 // DS_GWS_SEMA_RELEASE_ALL
3110 // DS_WRAP_RTN_B32
3111 // DS_CNDXCHG32_RTN_B64
3112 // DS_WRITE_B96
3113 // DS_WRITE_B128
3114 // DS_CONDXCHG32_RTN_B128
3115 // DS_READ_B96
3116 // DS_READ_B128
3117 // BUFFER_LOAD_DWORDX3
3118 // BUFFER_STORE_DWORDX3
3119
3120 } // End isCI
3121
3122 //===----------------------------------------------------------------------===//
3123 // Flat Patterns
3124 //===----------------------------------------------------------------------===//
3125
3126 class FLATLoad_Pattern <FLAT Instr_ADDR64, ValueType vt,
3127                              PatFrag flat_ld> :
3128   Pat <(vt (flat_ld i64:$ptr)),
3129        (Instr_ADDR64 $ptr)
3130 >;
3131
3132 def : FLATLoad_Pattern <FLAT_LOAD_SBYTE, i32, sextloadi8_flat>;
3133 def : FLATLoad_Pattern <FLAT_LOAD_UBYTE, i32, az_extloadi8_flat>;
3134 def : FLATLoad_Pattern <FLAT_LOAD_SSHORT, i32, sextloadi16_flat>;
3135 def : FLATLoad_Pattern <FLAT_LOAD_USHORT, i32, az_extloadi16_flat>;
3136 def : FLATLoad_Pattern <FLAT_LOAD_DWORD, i32, flat_load>;
3137 def : FLATLoad_Pattern <FLAT_LOAD_DWORDX2, i64, flat_load>;
3138 def : FLATLoad_Pattern <FLAT_LOAD_DWORDX2, i64, az_extloadi32_flat>;
3139 def : FLATLoad_Pattern <FLAT_LOAD_DWORDX2, v2i32, flat_load>;
3140 def : FLATLoad_Pattern <FLAT_LOAD_DWORDX4, v4i32, flat_load>;
3141
3142 class FLATStore_Pattern <FLAT Instr, ValueType vt, PatFrag st> :
3143   Pat <(st vt:$value, i64:$ptr),
3144         (Instr $value, $ptr)
3145   >;
3146
3147 def : FLATStore_Pattern <FLAT_STORE_BYTE, i32, truncstorei8_flat>;
3148 def : FLATStore_Pattern <FLAT_STORE_SHORT, i32, truncstorei16_flat>;
3149 def : FLATStore_Pattern <FLAT_STORE_DWORD, i32, flat_store>;
3150 def : FLATStore_Pattern <FLAT_STORE_DWORDX2, i64, flat_store>;
3151 def : FLATStore_Pattern <FLAT_STORE_DWORDX2, v2i32, flat_store>;
3152 def : FLATStore_Pattern <FLAT_STORE_DWORDX4, v4i32, flat_store>;
3153
3154 /********** ====================== **********/
3155 /**********   Indirect adressing   **********/
3156 /********** ====================== **********/
3157
3158 multiclass SI_INDIRECT_Pattern <ValueType vt, ValueType eltvt, SI_INDIRECT_DST IndDst> {
3159
3160   // 1. Extract with offset
3161   def : Pat<
3162     (eltvt (vector_extract vt:$vec, (add i32:$idx, imm:$off))),
3163     (SI_INDIRECT_SRC $vec, $idx, imm:$off)
3164   >;
3165
3166   // 2. Extract without offset
3167   def : Pat<
3168     (eltvt (vector_extract vt:$vec, i32:$idx)),
3169     (SI_INDIRECT_SRC $vec, $idx, 0)
3170   >;
3171
3172   // 3. Insert with offset
3173   def : Pat<
3174     (vector_insert vt:$vec, eltvt:$val, (add i32:$idx, imm:$off)),
3175     (IndDst $vec, $idx, imm:$off, $val)
3176   >;
3177
3178   // 4. Insert without offset
3179   def : Pat<
3180     (vector_insert vt:$vec, eltvt:$val, i32:$idx),
3181     (IndDst $vec, $idx, 0, $val)
3182   >;
3183 }
3184
3185 defm : SI_INDIRECT_Pattern <v2f32, f32, SI_INDIRECT_DST_V2>;
3186 defm : SI_INDIRECT_Pattern <v4f32, f32, SI_INDIRECT_DST_V4>;
3187 defm : SI_INDIRECT_Pattern <v8f32, f32, SI_INDIRECT_DST_V8>;
3188 defm : SI_INDIRECT_Pattern <v16f32, f32, SI_INDIRECT_DST_V16>;
3189
3190 defm : SI_INDIRECT_Pattern <v2i32, i32, SI_INDIRECT_DST_V2>;
3191 defm : SI_INDIRECT_Pattern <v4i32, i32, SI_INDIRECT_DST_V4>;
3192 defm : SI_INDIRECT_Pattern <v8i32, i32, SI_INDIRECT_DST_V8>;
3193 defm : SI_INDIRECT_Pattern <v16i32, i32, SI_INDIRECT_DST_V16>;
3194
3195 //===----------------------------------------------------------------------===//
3196 // Conversion Patterns
3197 //===----------------------------------------------------------------------===//
3198
3199 def : Pat<(i32 (sext_inreg i32:$src, i1)),
3200   (S_BFE_I32 i32:$src, 65536)>; // 0 | 1 << 16
3201
3202 // Handle sext_inreg in i64
3203 def : Pat <
3204   (i64 (sext_inreg i64:$src, i1)),
3205   (S_BFE_I64 i64:$src, 0x10000) // 0 | 1 << 16
3206 >;
3207
3208 def : Pat <
3209   (i64 (sext_inreg i64:$src, i8)),
3210   (S_BFE_I64 i64:$src, 0x80000) // 0 | 8 << 16
3211 >;
3212
3213 def : Pat <
3214   (i64 (sext_inreg i64:$src, i16)),
3215   (S_BFE_I64 i64:$src, 0x100000) // 0 | 16 << 16
3216 >;
3217
3218 def : Pat <
3219   (i64 (sext_inreg i64:$src, i32)),
3220   (S_BFE_I64 i64:$src, 0x200000) // 0 | 32 << 16
3221 >;
3222
3223 class ZExt_i64_i32_Pat <SDNode ext> : Pat <
3224   (i64 (ext i32:$src)),
3225   (REG_SEQUENCE SReg_64, $src, sub0, (S_MOV_B32 0), sub1)
3226 >;
3227
3228 class ZExt_i64_i1_Pat <SDNode ext> : Pat <
3229   (i64 (ext i1:$src)),
3230     (REG_SEQUENCE VReg_64,
3231       (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src), sub0,
3232       (S_MOV_B32 0), sub1)
3233 >;
3234
3235
3236 def : ZExt_i64_i32_Pat<zext>;
3237 def : ZExt_i64_i32_Pat<anyext>;
3238 def : ZExt_i64_i1_Pat<zext>;
3239 def : ZExt_i64_i1_Pat<anyext>;
3240
3241 def : Pat <
3242   (i64 (sext i32:$src)),
3243     (REG_SEQUENCE SReg_64, $src, sub0,
3244     (S_ASHR_I32 $src, 31), sub1)
3245 >;
3246
3247 def : Pat <
3248   (i64 (sext i1:$src)),
3249   (REG_SEQUENCE VReg_64,
3250     (V_CNDMASK_B32_e64 0, -1, $src), sub0,
3251     (V_CNDMASK_B32_e64 0, -1, $src), sub1)
3252 >;
3253
3254 // If we need to perform a logical operation on i1 values, we need to
3255 // use vector comparisons since there is only one SCC register. Vector
3256 // comparisions still write to a pair of SGPRs, so treat these as
3257 // 64-bit comparisons. When legalizing SGPR copies, instructions
3258 // resulting in the copies from SCC to these instructions will be
3259 // moved to the VALU.
3260 def : Pat <
3261   (i1 (and i1:$src0, i1:$src1)),
3262   (S_AND_B64 $src0, $src1)
3263 >;
3264
3265 def : Pat <
3266   (i1 (or i1:$src0, i1:$src1)),
3267   (S_OR_B64 $src0, $src1)
3268 >;
3269
3270 def : Pat <
3271   (i1 (xor i1:$src0, i1:$src1)),
3272   (S_XOR_B64 $src0, $src1)
3273 >;
3274
3275 def : Pat <
3276   (f32 (sint_to_fp i1:$src)),
3277   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_NEG_ONE, $src)
3278 >;
3279
3280 def : Pat <
3281   (f32 (uint_to_fp i1:$src)),
3282   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_ONE, $src)
3283 >;
3284
3285 def : Pat <
3286   (f64 (sint_to_fp i1:$src)),
3287   (V_CVT_F64_I32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src))
3288 >;
3289
3290 def : Pat <
3291   (f64 (uint_to_fp i1:$src)),
3292   (V_CVT_F64_U32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src))
3293 >;
3294
3295 //===----------------------------------------------------------------------===//
3296 // Miscellaneous Patterns
3297 //===----------------------------------------------------------------------===//
3298
3299 def : Pat <
3300   (i32 (trunc i64:$a)),
3301   (EXTRACT_SUBREG $a, sub0)
3302 >;
3303
3304 def : Pat <
3305   (i1 (trunc i32:$a)),
3306   (V_CMP_EQ_I32_e64 (V_AND_B32_e64 (i32 1), $a), 1)
3307 >;
3308
3309 def : Pat <
3310   (i1 (trunc i64:$a)),
3311   (V_CMP_EQ_I32_e64 (V_AND_B32_e64 (i32 1),
3312                     (EXTRACT_SUBREG $a, sub0)), 1)
3313 >;
3314
3315 def : Pat <
3316   (i32 (bswap i32:$a)),
3317   (V_BFI_B32 (S_MOV_B32 0x00ff00ff),
3318              (V_ALIGNBIT_B32 $a, $a, 24),
3319              (V_ALIGNBIT_B32 $a, $a, 8))
3320 >;
3321
3322 def : Pat <
3323   (f32 (select i1:$src2, f32:$src1, f32:$src0)),
3324   (V_CNDMASK_B32_e64 $src0, $src1, $src2)
3325 >;
3326
3327 multiclass BFMPatterns <ValueType vt, InstSI BFM, InstSI MOV> {
3328   def : Pat <
3329     (vt (shl (vt (add (vt (shl 1, vt:$a)), -1)), vt:$b)),
3330     (BFM $a, $b)
3331   >;
3332
3333   def : Pat <
3334     (vt (add (vt (shl 1, vt:$a)), -1)),
3335     (BFM $a, (MOV 0))
3336   >;
3337 }
3338
3339 defm : BFMPatterns <i32, S_BFM_B32, S_MOV_B32>;
3340 // FIXME: defm : BFMPatterns <i64, S_BFM_B64, S_MOV_B64>;
3341
3342 def : BFEPattern <V_BFE_U32, S_MOV_B32>;
3343
3344 //===----------------------------------------------------------------------===//
3345 // Fract Patterns
3346 //===----------------------------------------------------------------------===//
3347
3348 let Predicates = [isSI] in {
3349
3350 // V_FRACT is buggy on SI, so the F32 version is never used and (x-floor(x)) is
3351 // used instead. However, SI doesn't have V_FLOOR_F64, so the most efficient
3352 // way to implement it is using V_FRACT_F64.
3353 // The workaround for the V_FRACT bug is:
3354 //    fract(x) = isnan(x) ? x : min(V_FRACT(x), 0.99999999999999999)
3355
3356 // Convert (x + (-floor(x)) to fract(x)
3357 def : Pat <
3358   (f64 (fadd (f64 (VOP3Mods f64:$x, i32:$mods)),
3359              (f64 (fneg (f64 (ffloor (f64 (VOP3Mods f64:$x, i32:$mods)))))))),
3360   (V_CNDMASK_B64_PSEUDO
3361       $x,
3362       (V_MIN_F64
3363           SRCMODS.NONE,
3364           (V_FRACT_F64_e64 $mods, $x, DSTCLAMP.NONE, DSTOMOD.NONE),
3365           SRCMODS.NONE,
3366           (V_MOV_B64_PSEUDO 0x3fefffffffffffff),
3367           DSTCLAMP.NONE, DSTOMOD.NONE),
3368       (V_CMP_CLASS_F64_e64 SRCMODS.NONE, $x, 3/*NaN*/))
3369 >;
3370
3371 // Convert floor(x) to (x - fract(x))
3372 def : Pat <
3373   (f64 (ffloor (f64 (VOP3Mods f64:$x, i32:$mods)))),
3374   (V_ADD_F64
3375       $mods,
3376       $x,
3377       SRCMODS.NEG,
3378       (V_CNDMASK_B64_PSEUDO
3379          $x,
3380          (V_MIN_F64
3381              SRCMODS.NONE,
3382              (V_FRACT_F64_e64 $mods, $x, DSTCLAMP.NONE, DSTOMOD.NONE),
3383              SRCMODS.NONE,
3384              (V_MOV_B64_PSEUDO 0x3fefffffffffffff),
3385              DSTCLAMP.NONE, DSTOMOD.NONE),
3386          (V_CMP_CLASS_F64_e64 SRCMODS.NONE, $x, 3/*NaN*/)),
3387       DSTCLAMP.NONE, DSTOMOD.NONE)
3388 >;
3389
3390 } // End Predicates = [isSI]
3391
3392 let Predicates = [isCI] in {
3393
3394 // Convert (x - floor(x)) to fract(x)
3395 def : Pat <
3396   (f32 (fsub (f32 (VOP3Mods f32:$x, i32:$mods)),
3397              (f32 (ffloor (f32 (VOP3Mods f32:$x, i32:$mods)))))),
3398   (V_FRACT_F32_e64 $mods, $x, DSTCLAMP.NONE, DSTOMOD.NONE)
3399 >;
3400
3401 // Convert (x + (-floor(x))) to fract(x)
3402 def : Pat <
3403   (f64 (fadd (f64 (VOP3Mods f64:$x, i32:$mods)),
3404              (f64 (fneg (f64 (ffloor (f64 (VOP3Mods f64:$x, i32:$mods)))))))),
3405   (V_FRACT_F64_e64 $mods, $x, DSTCLAMP.NONE, DSTOMOD.NONE)
3406 >;
3407
3408 } // End Predicates = [isCI]
3409
3410 //============================================================================//
3411 // Miscellaneous Optimization Patterns
3412 //============================================================================//
3413
3414 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e64>;
3415
3416 } // End isGCN predicate