lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/WinEHFuncInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 static cl::opt<int> ReciprocalEstimateRefinementSteps(
  71     "x86-recip-refinement-steps", cl::init(1),
  72     cl::desc("Specify the number of Newton-Raphson iterations applied to the "
  73              "result of the hardware reciprocal estimate instruction."),
  74     cl::NotHidden);
  75
  76 // Forward declarations.
  77 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
  78                        SDValue V2);
  79
  80 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  81                                      const X86Subtarget &STI)
  82     : TargetLowering(TM), Subtarget(&STI) {
  83   X86ScalarSSEf64 = Subtarget->hasSSE2();
  84   X86ScalarSSEf32 = Subtarget->hasSSE1();
  85   TD = getDataLayout();
  86
  87   // Set up the TargetLowering object.
  88   static const MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
  89
  90   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  91   setBooleanContents(ZeroOrOneBooleanContent);
  92   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  93   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  94
  95   // For 64-bit, since we have so many registers, use the ILP scheduler.
  96   // For 32-bit, use the register pressure specific scheduling.
  97   // For Atom, always use ILP scheduling.
  98   if (Subtarget->isAtom())
  99     setSchedulingPreference(Sched::ILP);
 100   else if (Subtarget->is64Bit())
 101     setSchedulingPreference(Sched::ILP);
 102   else
 103     setSchedulingPreference(Sched::RegPressure);
 104   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
 105   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
 106
 107   // Bypass expensive divides on Atom when compiling with O2.
 108   if (TM.getOptLevel() >= CodeGenOpt::Default) {
 109     if (Subtarget->hasSlowDivide32())
 110       addBypassSlowDiv(32, 8);
 111     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 112       addBypassSlowDiv(64, 16);
 113   }
 114
 115   if (Subtarget->isTargetKnownWindowsMSVC()) {
 116     // Setup Windows compiler runtime calls.
 117     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 118     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 119     setLibcallName(RTLIB::SREM_I64, "_allrem");
 120     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 121     setLibcallName(RTLIB::MUL_I64, "_allmul");
 122     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 123     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 124     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 125     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 126     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 127
 128     // The _ftol2 runtime function has an unusual calling conv, which
 129     // is modeled by a special pseudo-instruction.
 130     setLibcallName(RTLIB::FPTOUINT_F64_I64, nullptr);
 131     setLibcallName(RTLIB::FPTOUINT_F32_I64, nullptr);
 132     setLibcallName(RTLIB::FPTOUINT_F64_I32, nullptr);
 133     setLibcallName(RTLIB::FPTOUINT_F32_I32, nullptr);
 134   }
 135
 136   if (Subtarget->isTargetDarwin()) {
 137     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 138     setUseUnderscoreSetJmp(false);
 139     setUseUnderscoreLongJmp(false);
 140   } else if (Subtarget->isTargetWindowsGNU()) {
 141     // MS runtime is weird: it exports _setjmp, but longjmp!
 142     setUseUnderscoreSetJmp(true);
 143     setUseUnderscoreLongJmp(false);
 144   } else {
 145     setUseUnderscoreSetJmp(true);
 146     setUseUnderscoreLongJmp(true);
 147   }
 148
 149   // Set up the register classes.
 150   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 151   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 152   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 153   if (Subtarget->is64Bit())
 154     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 155
 156   for (MVT VT : MVT::integer_valuetypes())
 157     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 158
 159   // We don't accept any truncstore of integer registers.
 160   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 161   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 162   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 163   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 164   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 165   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 166
 167   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 168
 169   // SETOEQ and SETUNE require checking two conditions.
 170   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 171   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 172   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 173   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 174   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 175   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 176
 177   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 178   // operation.
 179   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 180   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 181   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 182
 183   if (Subtarget->is64Bit()) {
 184     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 185     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 186   } else if (!TM.Options.UseSoftFloat) {
 187     // We have an algorithm for SSE2->double, and we turn this into a
 188     // 64-bit FILD followed by conditional FADD for other targets.
 189     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 190     // We have an algorithm for SSE2, and we turn this into a 64-bit
 191     // FILD for other targets.
 192     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 193   }
 194
 195   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 196   // this operation.
 197   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 198   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 199
 200   if (!TM.Options.UseSoftFloat) {
 201     // SSE has no i16 to fp conversion, only i32
 202     if (X86ScalarSSEf32) {
 203       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 204       // f32 and f64 cases are Legal, f80 case is not
 205       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 206     } else {
 207       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 208       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 209     }
 210   } else {
 211     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 212     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 213   }
 214
 215   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 216   // are Legal, f80 is custom lowered.
 217   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 218   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 219
 220   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 221   // this operation.
 222   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 223   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 224
 225   if (X86ScalarSSEf32) {
 226     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 227     // f32 and f64 cases are Legal, f80 case is not
 228     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 229   } else {
 230     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 231     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 232   }
 233
 234   // Handle FP_TO_UINT by promoting the destination to a larger signed
 235   // conversion.
 236   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 237   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 238   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 239
 240   if (Subtarget->is64Bit()) {
 241     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 242     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 243   } else if (!TM.Options.UseSoftFloat) {
 244     // Since AVX is a superset of SSE3, only check for SSE here.
 245     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 246       // Expand FP_TO_UINT into a select.
 247       // FIXME: We would like to use a Custom expander here eventually to do
 248       // the optimal thing for SSE vs. the default expansion in the legalizer.
 249       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 250     else
 251       // With SSE3 we can use fisttpll to convert to a signed i64; without
 252       // SSE, we're stuck with a fistpll.
 253       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 254   }
 255
 256   if (isTargetFTOL()) {
 257     // Use the _ftol2 runtime function, which has a pseudo-instruction
 258     // to handle its weird calling convention.
 259     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 260   }
 261
 262   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 263   if (!X86ScalarSSEf64) {
 264     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 265     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 266     if (Subtarget->is64Bit()) {
 267       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 268       // Without SSE, i64->f64 goes through memory.
 269       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 270     }
 271   }
 272
 273   // Scalar integer divide and remainder are lowered to use operations that
 274   // produce two results, to match the available instructions. This exposes
 275   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 276   // into a single instruction.
 277   //
 278   // Scalar integer multiply-high is also lowered to use two-result
 279   // operations, to match the available instructions. However, plain multiply
 280   // (low) operations are left as Legal, as there are single-result
 281   // instructions for this in x86. Using the two-result multiply instructions
 282   // when both high and low results are needed must be arranged by dagcombine.
 283   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 284     MVT VT = IntVTs[i];
 285     setOperationAction(ISD::MULHS, VT, Expand);
 286     setOperationAction(ISD::MULHU, VT, Expand);
 287     setOperationAction(ISD::SDIV, VT, Expand);
 288     setOperationAction(ISD::UDIV, VT, Expand);
 289     setOperationAction(ISD::SREM, VT, Expand);
 290     setOperationAction(ISD::UREM, VT, Expand);
 291
 292     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 293     setOperationAction(ISD::ADDC, VT, Custom);
 294     setOperationAction(ISD::ADDE, VT, Custom);
 295     setOperationAction(ISD::SUBC, VT, Custom);
 296     setOperationAction(ISD::SUBE, VT, Custom);
 297   }
 298
 299   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 300   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 301   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 302   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 303   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 304   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 305   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 306   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 307   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 308   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 309   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 310   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 311   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 312   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 313   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 314   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 315   if (Subtarget->is64Bit())
 316     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 317   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 318   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 319   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 320   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 321   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 322   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 323   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 324   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 325
 326   // Promote the i8 variants and force them on up to i32 which has a shorter
 327   // encoding.
 328   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 329   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 330   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 331   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 332   if (Subtarget->hasBMI()) {
 333     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 334     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 335     if (Subtarget->is64Bit())
 336       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 337   } else {
 338     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 339     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 340     if (Subtarget->is64Bit())
 341       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 342   }
 343
 344   if (Subtarget->hasLZCNT()) {
 345     // When promoting the i8 variants, force them to i32 for a shorter
 346     // encoding.
 347     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 348     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 349     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 350     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 351     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 352     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 353     if (Subtarget->is64Bit())
 354       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 355   } else {
 356     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 357     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 358     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 360     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 361     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 362     if (Subtarget->is64Bit()) {
 363       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 364       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 365     }
 366   }
 367
 368   // Special handling for half-precision floating point conversions.
 369   // If we don't have F16C support, then lower half float conversions
 370   // into library calls.
 371   if (TM.Options.UseSoftFloat || !Subtarget->hasF16C()) {
 372     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 373     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 374   }
 375
 376   // There's never any support for operations beyond MVT::f32.
 377   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 378   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 379   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 380   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 381
 382   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 383   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 384   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 385   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 386   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 387   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 388
 389   if (Subtarget->hasPOPCNT()) {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 391   } else {
 392     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 393     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 394     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 395     if (Subtarget->is64Bit())
 396       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 397   }
 398
 399   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 400
 401   if (!Subtarget->hasMOVBE())
 402     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 403
 404   // These should be promoted to a larger select which is supported.
 405   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 406   // X86 wants to expand cmov itself.
 407   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 411   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 412   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 417   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 418   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 419   if (Subtarget->is64Bit()) {
 420     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 421     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 422   }
 423   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 424   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 425   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 426   // support continuation, user-level threading, and etc.. As a result, no
 427   // other SjLj exception interfaces are implemented and please don't build
 428   // your own exception handling based on them.
 429   // LLVM/Clang supports zero-cost DWARF exception handling.
 430   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 431   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 432
 433   // Darwin ABI issue.
 434   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 435   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 436   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 437   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 438   if (Subtarget->is64Bit())
 439     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 440   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 441   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 442   if (Subtarget->is64Bit()) {
 443     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 444     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 445     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 446     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 447     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 448   }
 449   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 450   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 451   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 452   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 453   if (Subtarget->is64Bit()) {
 454     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 455     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 456     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 457   }
 458
 459   if (Subtarget->hasSSE1())
 460     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 461
 462   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 463
 464   // Expand certain atomics
 465   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 466     MVT VT = IntVTs[i];
 467     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 468     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 469     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 470   }
 471
 472   if (Subtarget->hasCmpxchg16b()) {
 473     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 474   }
 475
 476   // FIXME - use subtarget debug flags
 477   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 478       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 479     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 480   }
 481
 482   if (Subtarget->is64Bit()) {
 483     setExceptionPointerRegister(X86::RAX);
 484     setExceptionSelectorRegister(X86::RDX);
 485   } else {
 486     setExceptionPointerRegister(X86::EAX);
 487     setExceptionSelectorRegister(X86::EDX);
 488   }
 489   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 490   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 491
 492   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 493   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 494
 495   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 496   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 497
 498   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 499   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 500   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 501   if (Subtarget->is64Bit() && !Subtarget->isTargetWin64()) {
 502     // TargetInfo::X86_64ABIBuiltinVaList
 503     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 504     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 505   } else {
 506     // TargetInfo::CharPtrBuiltinVaList
 507     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 508     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 509   }
 510
 511   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 512   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 513
 514   setOperationAction(ISD::DYNAMIC_STACKALLOC, getPointerTy(), Custom);
 515
 516   if (!TM.Options.UseSoftFloat && X86ScalarSSEf64) {
 517     // f32 and f64 use SSE.
 518     // Set up the FP register classes.
 519     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 520     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 521
 522     // Use ANDPD to simulate FABS.
 523     setOperationAction(ISD::FABS , MVT::f64, Custom);
 524     setOperationAction(ISD::FABS , MVT::f32, Custom);
 525
 526     // Use XORP to simulate FNEG.
 527     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 528     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 529
 530     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 531     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 532     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 533
 534     // Lower this to FGETSIGNx86 plus an AND.
 535     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 536     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 537
 538     // We don't support sin/cos/fmod
 539     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 540     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 541     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 542     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 543     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 544     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 545
 546     // Expand FP immediates into loads from the stack, except for the special
 547     // cases we handle.
 548     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 549     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 550   } else if (!TM.Options.UseSoftFloat && X86ScalarSSEf32) {
 551     // Use SSE for f32, x87 for f64.
 552     // Set up the FP register classes.
 553     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 554     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 555
 556     // Use ANDPS to simulate FABS.
 557     setOperationAction(ISD::FABS , MVT::f32, Custom);
 558
 559     // Use XORP to simulate FNEG.
 560     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 561
 562     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 563
 564     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 565     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 566     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 567
 568     // We don't support sin/cos/fmod
 569     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 570     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 571     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 572
 573     // Special cases we handle for FP constants.
 574     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 575     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 576     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 577     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 578     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 579
 580     if (!TM.Options.UnsafeFPMath) {
 581       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 582       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 583       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 584     }
 585   } else if (!TM.Options.UseSoftFloat) {
 586     // f32 and f64 in x87.
 587     // Set up the FP register classes.
 588     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 589     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 590
 591     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 592     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 593     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 594     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 595
 596     if (!TM.Options.UnsafeFPMath) {
 597       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 598       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 599       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 600       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 601       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 602       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 603     }
 604     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 605     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 606     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 607     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 608     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 609     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 610     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 611     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 612   }
 613
 614   // We don't support FMA.
 615   setOperationAction(ISD::FMA, MVT::f64, Expand);
 616   setOperationAction(ISD::FMA, MVT::f32, Expand);
 617
 618   // Long double always uses X87.
 619   if (!TM.Options.UseSoftFloat) {
 620     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 621     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 622     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 623     {
 624       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 625       addLegalFPImmediate(TmpFlt);  // FLD0
 626       TmpFlt.changeSign();
 627       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 628
 629       bool ignored;
 630       APFloat TmpFlt2(+1.0);
 631       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 632                       &ignored);
 633       addLegalFPImmediate(TmpFlt2);  // FLD1
 634       TmpFlt2.changeSign();
 635       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 636     }
 637
 638     if (!TM.Options.UnsafeFPMath) {
 639       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 640       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 641       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 642     }
 643
 644     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 645     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 646     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 647     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 648     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 649     setOperationAction(ISD::FMA, MVT::f80, Expand);
 650   }
 651
 652   // Always use a library call for pow.
 653   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 654   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 655   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 656
 657   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 658   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 659   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 660   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 661   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 662   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 663   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 664
 665   // First set operation action for all vector types to either promote
 666   // (for widening) or expand (for scalarization). Then we will selectively
 667   // turn on ones that can be effectively codegen'd.
 668   for (MVT VT : MVT::vector_valuetypes()) {
 669     setOperationAction(ISD::ADD , VT, Expand);
 670     setOperationAction(ISD::SUB , VT, Expand);
 671     setOperationAction(ISD::FADD, VT, Expand);
 672     setOperationAction(ISD::FNEG, VT, Expand);
 673     setOperationAction(ISD::FSUB, VT, Expand);
 674     setOperationAction(ISD::MUL , VT, Expand);
 675     setOperationAction(ISD::FMUL, VT, Expand);
 676     setOperationAction(ISD::SDIV, VT, Expand);
 677     setOperationAction(ISD::UDIV, VT, Expand);
 678     setOperationAction(ISD::FDIV, VT, Expand);
 679     setOperationAction(ISD::SREM, VT, Expand);
 680     setOperationAction(ISD::UREM, VT, Expand);
 681     setOperationAction(ISD::LOAD, VT, Expand);
 682     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 683     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 684     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 685     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 686     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 687     setOperationAction(ISD::FABS, VT, Expand);
 688     setOperationAction(ISD::FSIN, VT, Expand);
 689     setOperationAction(ISD::FSINCOS, VT, Expand);
 690     setOperationAction(ISD::FCOS, VT, Expand);
 691     setOperationAction(ISD::FSINCOS, VT, Expand);
 692     setOperationAction(ISD::FREM, VT, Expand);
 693     setOperationAction(ISD::FMA,  VT, Expand);
 694     setOperationAction(ISD::FPOWI, VT, Expand);
 695     setOperationAction(ISD::FSQRT, VT, Expand);
 696     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 697     setOperationAction(ISD::FFLOOR, VT, Expand);
 698     setOperationAction(ISD::FCEIL, VT, Expand);
 699     setOperationAction(ISD::FTRUNC, VT, Expand);
 700     setOperationAction(ISD::FRINT, VT, Expand);
 701     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 702     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 703     setOperationAction(ISD::MULHS, VT, Expand);
 704     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 705     setOperationAction(ISD::MULHU, VT, Expand);
 706     setOperationAction(ISD::SDIVREM, VT, Expand);
 707     setOperationAction(ISD::UDIVREM, VT, Expand);
 708     setOperationAction(ISD::FPOW, VT, Expand);
 709     setOperationAction(ISD::CTPOP, VT, Expand);
 710     setOperationAction(ISD::CTTZ, VT, Expand);
 711     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 712     setOperationAction(ISD::CTLZ, VT, Expand);
 713     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 714     setOperationAction(ISD::SHL, VT, Expand);
 715     setOperationAction(ISD::SRA, VT, Expand);
 716     setOperationAction(ISD::SRL, VT, Expand);
 717     setOperationAction(ISD::ROTL, VT, Expand);
 718     setOperationAction(ISD::ROTR, VT, Expand);
 719     setOperationAction(ISD::BSWAP, VT, Expand);
 720     setOperationAction(ISD::SETCC, VT, Expand);
 721     setOperationAction(ISD::FLOG, VT, Expand);
 722     setOperationAction(ISD::FLOG2, VT, Expand);
 723     setOperationAction(ISD::FLOG10, VT, Expand);
 724     setOperationAction(ISD::FEXP, VT, Expand);
 725     setOperationAction(ISD::FEXP2, VT, Expand);
 726     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 727     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 728     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 729     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 730     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 731     setOperationAction(ISD::TRUNCATE, VT, Expand);
 732     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 733     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 734     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 735     setOperationAction(ISD::VSELECT, VT, Expand);
 736     setOperationAction(ISD::SELECT_CC, VT, Expand);
 737     for (MVT InnerVT : MVT::vector_valuetypes()) {
 738       setTruncStoreAction(InnerVT, VT, Expand);
 739
 740       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 741       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 742
 743       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 744       // types, we have to deal with them whether we ask for Expansion or not.
 745       // Setting Expand causes its own optimisation problems though, so leave
 746       // them legal.
 747       if (VT.getVectorElementType() == MVT::i1)
 748         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 749     }
 750   }
 751
 752   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 753   // with -msoft-float, disable use of MMX as well.
 754   if (!TM.Options.UseSoftFloat && Subtarget->hasMMX()) {
 755     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 756     // No operations on x86mmx supported, everything uses intrinsics.
 757   }
 758
 759   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 760   // into smaller operations.
 761   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 762     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 763     setOperationAction(ISD::AND,                MMXTy,      Expand);
 764     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 765     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 766     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 767     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 768     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 769   }
 770   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 771
 772   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE1()) {
 773     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 774
 775     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 776     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 777     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 778     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 779     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 780     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 781     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 782     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 783     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 784     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 785     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 786     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 787     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 788     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 789   }
 790
 791   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE2()) {
 792     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 793
 794     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 795     // registers cannot be used even for integer operations.
 796     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 797     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 798     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 799     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 800
 801     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 802     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 803     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 804     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 805     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 806     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 807     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 808     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 809     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 810     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 811     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 812     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 813     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 814     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 815     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 816     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 817     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 818     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 819     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 820     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 821     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 822     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 823     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 824
 825     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 826     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 827     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 828     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 829
 830     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 831     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 832     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 833     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 834     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 835
 836     // Only provide customized ctpop vector bit twiddling for vector types we
 837     // know to perform better than using the popcnt instructions on each vector
 838     // element. If popcnt isn't supported, always provide the custom version.
 839     if (!Subtarget->hasPOPCNT()) {
 840       setOperationAction(ISD::CTPOP,            MVT::v4i32, Custom);
 841       setOperationAction(ISD::CTPOP,            MVT::v2i64, Custom);
 842     }
 843
 844     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 845     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 846       MVT VT = (MVT::SimpleValueType)i;
 847       // Do not attempt to custom lower non-power-of-2 vectors
 848       if (!isPowerOf2_32(VT.getVectorNumElements()))
 849         continue;
 850       // Do not attempt to custom lower non-128-bit vectors
 851       if (!VT.is128BitVector())
 852         continue;
 853       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 854       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 855       setOperationAction(ISD::VSELECT,            VT, Custom);
 856       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 857     }
 858
 859     // We support custom legalizing of sext and anyext loads for specific
 860     // memory vector types which we can load as a scalar (or sequence of
 861     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 862     // loads these must work with a single scalar load.
 863     for (MVT VT : MVT::integer_vector_valuetypes()) {
 864       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 865       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 866       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 867       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 868       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 869       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 870       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 871       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 872       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 873     }
 874
 875     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 876     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 877     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 878     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 879     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 880     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 881     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 882     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 883
 884     if (Subtarget->is64Bit()) {
 885       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 886       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 887     }
 888
 889     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 890     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 891       MVT VT = (MVT::SimpleValueType)i;
 892
 893       // Do not attempt to promote non-128-bit vectors
 894       if (!VT.is128BitVector())
 895         continue;
 896
 897       setOperationAction(ISD::AND,    VT, Promote);
 898       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 899       setOperationAction(ISD::OR,     VT, Promote);
 900       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 901       setOperationAction(ISD::XOR,    VT, Promote);
 902       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 903       setOperationAction(ISD::LOAD,   VT, Promote);
 904       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 905       setOperationAction(ISD::SELECT, VT, Promote);
 906       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 907     }
 908
 909     // Custom lower v2i64 and v2f64 selects.
 910     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 911     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 912     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 913     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 914
 915     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 916     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 917
 918     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 919     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 920     // As there is no 64-bit GPR available, we need build a special custom
 921     // sequence to convert from v2i32 to v2f32.
 922     if (!Subtarget->is64Bit())
 923       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 924
 925     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 926     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 927
 928     for (MVT VT : MVT::fp_vector_valuetypes())
 929       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 930
 931     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 932     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 933     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 934   }
 935
 936   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE41()) {
 937     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 938       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 939       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 940       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 941       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 942       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 943     }
 944
 945     // FIXME: Do we need to handle scalar-to-vector here?
 946     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 947
 948     // We directly match byte blends in the backend as they match the VSELECT
 949     // condition form.
 950     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 951
 952     // SSE41 brings specific instructions for doing vector sign extend even in
 953     // cases where we don't have SRA.
 954     for (MVT VT : MVT::integer_vector_valuetypes()) {
 955       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 956       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 957       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 958     }
 959
 960     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 961     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 962     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 963     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 964     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 965     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 966     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 967
 968     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 969     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 970     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 971     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 972     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 973     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 974
 975     // i8 and i16 vectors are custom because the source register and source
 976     // source memory operand types are not the same width.  f32 vectors are
 977     // custom since the immediate controlling the insert encodes additional
 978     // information.
 979     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 980     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 981     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 982     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 983
 984     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 985     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 986     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 987     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 988
 989     // FIXME: these should be Legal, but that's only for the case where
 990     // the index is constant.  For now custom expand to deal with that.
 991     if (Subtarget->is64Bit()) {
 992       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 993       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 994     }
 995   }
 996
 997   if (Subtarget->hasSSE2()) {
 998     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
 999     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1000
1001     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1002     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1003
1004     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1005     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1006
1007     // In the customized shift lowering, the legal cases in AVX2 will be
1008     // recognized.
1009     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1010     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1011
1012     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1013     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1014
1015     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1016   }
1017
1018   if (!TM.Options.UseSoftFloat && Subtarget->hasFp256()) {
1019     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1020     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1021     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1022     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1023     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1024     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1025
1026     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1027     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1028     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1029
1030     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1031     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1032     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1033     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1034     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1035     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1036     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1037     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1038     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1039     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1040     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1041     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1042
1043     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1044     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1045     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1046     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1047     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1048     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1049     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1050     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1051     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1052     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1053     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1054     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1055
1056     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1057     // even though v8i16 is a legal type.
1058     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1059     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1060     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1061
1062     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1063     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1064     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1065
1066     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1067     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1068
1069     for (MVT VT : MVT::fp_vector_valuetypes())
1070       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1071
1072     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1073     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1074
1075     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1076     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1077
1078     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1079     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1080
1081     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1082     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1083     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1084     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1085
1086     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1087     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1088     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1089
1090     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1091     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1092     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1093     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1094     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1095     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1096     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1097     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1098     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1099     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1100     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1101     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1102
1103     if (Subtarget->hasFMA() || Subtarget->hasFMA4()) {
1104       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1105       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1106       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1107       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1108       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1109       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1110     }
1111
1112     if (Subtarget->hasInt256()) {
1113       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1114       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1115       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1116       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1117
1118       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1119       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1120       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1121       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1122
1123       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1124       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1125       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1126       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1127
1128       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1129       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1130       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1131       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1132
1133       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1134       // when we have a 256bit-wide blend with immediate.
1135       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1136
1137       // Only provide customized ctpop vector bit twiddling for vector types we
1138       // know to perform better than using the popcnt instructions on each
1139       // vector element. If popcnt isn't supported, always provide the custom
1140       // version.
1141       if (!Subtarget->hasPOPCNT())
1142         setOperationAction(ISD::CTPOP,           MVT::v4i64, Custom);
1143
1144       // Custom CTPOP always performs better on natively supported v8i32
1145       setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1146
1147       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1148       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1149       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1150       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1151       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1152       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1153       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1154
1155       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1156       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1157       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1158       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1159       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1160       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1161     } else {
1162       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1163       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1164       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1165       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1166
1167       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1168       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1169       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1170       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1171
1172       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1173       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1174       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1175       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1176     }
1177
1178     // In the customized shift lowering, the legal cases in AVX2 will be
1179     // recognized.
1180     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1181     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1182
1183     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1184     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1185
1186     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1187
1188     // Custom lower several nodes for 256-bit types.
1189     for (MVT VT : MVT::vector_valuetypes()) {
1190       if (VT.getScalarSizeInBits() >= 32) {
1191         setOperationAction(ISD::MLOAD,  VT, Legal);
1192         setOperationAction(ISD::MSTORE, VT, Legal);
1193       }
1194       // Extract subvector is special because the value type
1195       // (result) is 128-bit but the source is 256-bit wide.
1196       if (VT.is128BitVector()) {
1197         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1198       }
1199       // Do not attempt to custom lower other non-256-bit vectors
1200       if (!VT.is256BitVector())
1201         continue;
1202
1203       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1204       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1205       setOperationAction(ISD::VSELECT,            VT, Custom);
1206       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1207       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1208       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1209       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1210       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1211     }
1212
1213     if (Subtarget->hasInt256())
1214       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1215
1216
1217     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1218     for (int i = MVT::v32i8; i != MVT::v4i64; ++i) {
1219       MVT VT = (MVT::SimpleValueType)i;
1220
1221       // Do not attempt to promote non-256-bit vectors
1222       if (!VT.is256BitVector())
1223         continue;
1224
1225       setOperationAction(ISD::AND,    VT, Promote);
1226       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1227       setOperationAction(ISD::OR,     VT, Promote);
1228       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1229       setOperationAction(ISD::XOR,    VT, Promote);
1230       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1231       setOperationAction(ISD::LOAD,   VT, Promote);
1232       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1233       setOperationAction(ISD::SELECT, VT, Promote);
1234       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1235     }
1236   }
1237
1238   if (!TM.Options.UseSoftFloat && Subtarget->hasAVX512()) {
1239     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1240     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1241     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1242     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1243
1244     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1245     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1246     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1247
1248     for (MVT VT : MVT::fp_vector_valuetypes())
1249       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1250
1251     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1252     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1253     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1254     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1255     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1256     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1257     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1258     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1259     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1260     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1261
1262     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1263     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1264     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1265     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1266     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1267     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1268
1269     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1270     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1271     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1272     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1273     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1274     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1275     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1276     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1277
1278     setOperationAction(ISD::FP_TO_SINT,         MVT::i32, Legal);
1279     setOperationAction(ISD::FP_TO_UINT,         MVT::i32, Legal);
1280     setOperationAction(ISD::SINT_TO_FP,         MVT::i32, Legal);
1281     setOperationAction(ISD::UINT_TO_FP,         MVT::i32, Legal);
1282     if (Subtarget->is64Bit()) {
1283       setOperationAction(ISD::FP_TO_UINT,       MVT::i64, Legal);
1284       setOperationAction(ISD::FP_TO_SINT,       MVT::i64, Legal);
1285       setOperationAction(ISD::SINT_TO_FP,       MVT::i64, Legal);
1286       setOperationAction(ISD::UINT_TO_FP,       MVT::i64, Legal);
1287     }
1288     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1289     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1290     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1291     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1292     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1293     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1294     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1295     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1296     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1297     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1298     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1299     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1300     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1301     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1302
1303     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1304     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1305     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1306     if (Subtarget->hasDQI()) {
1307       setOperationAction(ISD::TRUNCATE,           MVT::v2i1, Custom);
1308       setOperationAction(ISD::TRUNCATE,           MVT::v4i1, Custom);
1309     }
1310     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1311     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1312     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1313     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1314     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1315     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1316     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1317     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1318     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1319     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1320     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1321     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1322     if (Subtarget->hasDQI()) {
1323       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1324       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1325     }
1326     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1327     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1328     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1329     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1330     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1331     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1332     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1333     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1334     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1335     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1336
1337     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1338     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1339     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1340     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1341     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1342
1343     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1344     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1345
1346     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1347
1348     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1349     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1350     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1351     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1352     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1353     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1354     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1355     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1356     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1357
1358     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1359     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1360
1361     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1362     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1363
1364     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1365
1366     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1367     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1368
1369     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1370     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1371
1372     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1373     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1374
1375     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1376     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1377     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1378     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1379     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1380     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1381
1382     if (Subtarget->hasCDI()) {
1383       setOperationAction(ISD::CTLZ,             MVT::v8i64, Legal);
1384       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1385     }
1386     if (Subtarget->hasDQI()) {
1387       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1388       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1389       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1390     }
1391     // Custom lower several nodes.
1392     for (MVT VT : MVT::vector_valuetypes()) {
1393       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1394       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1395         setOperationAction(ISD::MGATHER,  VT, Custom);
1396         setOperationAction(ISD::MSCATTER, VT, Custom);
1397       }
1398       // Extract subvector is special because the value type
1399       // (result) is 256/128-bit but the source is 512-bit wide.
1400       if (VT.is128BitVector() || VT.is256BitVector()) {
1401         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1402       }
1403       if (VT.getVectorElementType() == MVT::i1)
1404         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1405
1406       // Do not attempt to custom lower other non-512-bit vectors
1407       if (!VT.is512BitVector())
1408         continue;
1409
1410       if (EltSize >= 32) {
1411         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1412         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1413         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1414         setOperationAction(ISD::VSELECT,             VT, Legal);
1415         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1416         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1417         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1418         setOperationAction(ISD::MLOAD,               VT, Legal);
1419         setOperationAction(ISD::MSTORE,              VT, Legal);
1420       }
1421     }
1422     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1423       MVT VT = (MVT::SimpleValueType)i;
1424
1425       // Do not attempt to promote non-512-bit vectors.
1426       if (!VT.is512BitVector())
1427         continue;
1428
1429       setOperationAction(ISD::SELECT, VT, Promote);
1430       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1431     }
1432   }// has  AVX-512
1433
1434   if (!TM.Options.UseSoftFloat && Subtarget->hasBWI()) {
1435     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1436     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1437
1438     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1439     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1440
1441     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1442     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1443     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1444     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1445     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1446     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1447     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1448     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1449     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1450     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Custom);
1451     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Custom);
1452     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1453     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1454
1455     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1456       const MVT VT = (MVT::SimpleValueType)i;
1457
1458       const unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1459
1460       // Do not attempt to promote non-512-bit vectors.
1461       if (!VT.is512BitVector())
1462         continue;
1463
1464       if (EltSize < 32) {
1465         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1466         setOperationAction(ISD::VSELECT,             VT, Legal);
1467       }
1468     }
1469   }
1470
1471   if (!TM.Options.UseSoftFloat && Subtarget->hasVLX()) {
1472     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1473     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1474
1475     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1476     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1477     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1478     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1479     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1480     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1481
1482     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1483     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1484     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1485     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1486     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1487     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1488   }
1489
1490   // We want to custom lower some of our intrinsics.
1491   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1492   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1493   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1494   if (!Subtarget->is64Bit())
1495     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1496
1497   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1498   // handle type legalization for these operations here.
1499   //
1500   // FIXME: We really should do custom legalization for addition and
1501   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1502   // than generic legalization for 64-bit multiplication-with-overflow, though.
1503   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1504     // Add/Sub/Mul with overflow operations are custom lowered.
1505     MVT VT = IntVTs[i];
1506     setOperationAction(ISD::SADDO, VT, Custom);
1507     setOperationAction(ISD::UADDO, VT, Custom);
1508     setOperationAction(ISD::SSUBO, VT, Custom);
1509     setOperationAction(ISD::USUBO, VT, Custom);
1510     setOperationAction(ISD::SMULO, VT, Custom);
1511     setOperationAction(ISD::UMULO, VT, Custom);
1512   }
1513
1514
1515   if (!Subtarget->is64Bit()) {
1516     // These libcalls are not available in 32-bit.
1517     setLibcallName(RTLIB::SHL_I128, nullptr);
1518     setLibcallName(RTLIB::SRL_I128, nullptr);
1519     setLibcallName(RTLIB::SRA_I128, nullptr);
1520   }
1521
1522   // Combine sin / cos into one node or libcall if possible.
1523   if (Subtarget->hasSinCos()) {
1524     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1525     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1526     if (Subtarget->isTargetDarwin()) {
1527       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1528       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1529       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1530       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1531     }
1532   }
1533
1534   if (Subtarget->isTargetWin64()) {
1535     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1536     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1537     setOperationAction(ISD::SREM, MVT::i128, Custom);
1538     setOperationAction(ISD::UREM, MVT::i128, Custom);
1539     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1540     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1541   }
1542
1543   // We have target-specific dag combine patterns for the following nodes:
1544   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1545   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1546   setTargetDAGCombine(ISD::BITCAST);
1547   setTargetDAGCombine(ISD::VSELECT);
1548   setTargetDAGCombine(ISD::SELECT);
1549   setTargetDAGCombine(ISD::SHL);
1550   setTargetDAGCombine(ISD::SRA);
1551   setTargetDAGCombine(ISD::SRL);
1552   setTargetDAGCombine(ISD::OR);
1553   setTargetDAGCombine(ISD::AND);
1554   setTargetDAGCombine(ISD::ADD);
1555   setTargetDAGCombine(ISD::FADD);
1556   setTargetDAGCombine(ISD::FSUB);
1557   setTargetDAGCombine(ISD::FMA);
1558   setTargetDAGCombine(ISD::SUB);
1559   setTargetDAGCombine(ISD::LOAD);
1560   setTargetDAGCombine(ISD::MLOAD);
1561   setTargetDAGCombine(ISD::STORE);
1562   setTargetDAGCombine(ISD::MSTORE);
1563   setTargetDAGCombine(ISD::ZERO_EXTEND);
1564   setTargetDAGCombine(ISD::ANY_EXTEND);
1565   setTargetDAGCombine(ISD::SIGN_EXTEND);
1566   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1567   setTargetDAGCombine(ISD::TRUNCATE);
1568   setTargetDAGCombine(ISD::SINT_TO_FP);
1569   setTargetDAGCombine(ISD::SETCC);
1570   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
1571   setTargetDAGCombine(ISD::BUILD_VECTOR);
1572   setTargetDAGCombine(ISD::MUL);
1573   setTargetDAGCombine(ISD::XOR);
1574
1575   computeRegisterProperties(Subtarget->getRegisterInfo());
1576
1577   // On Darwin, -Os means optimize for size without hurting performance,
1578   // do not reduce the limit.
1579   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1580   MaxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1581   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1582   MaxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1583   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1584   MaxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1585   setPrefLoopAlignment(4); // 2^4 bytes.
1586
1587   // Predictable cmov don't hurt on atom because it's in-order.
1588   PredictableSelectIsExpensive = !Subtarget->isAtom();
1589   EnableExtLdPromotion = true;
1590   setPrefFunctionAlignment(4); // 2^4 bytes.
1591
1592   verifyIntrinsicTables();
1593 }
1594
1595 // This has so far only been implemented for 64-bit MachO.
1596 bool X86TargetLowering::useLoadStackGuardNode() const {
1597   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1598 }
1599
1600 TargetLoweringBase::LegalizeTypeAction
1601 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1602   if (ExperimentalVectorWideningLegalization &&
1603       VT.getVectorNumElements() != 1 &&
1604       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1605     return TypeWidenVector;
1606
1607   return TargetLoweringBase::getPreferredVectorAction(VT);
1608 }
1609
1610 EVT X86TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
1611   if (!VT.isVector())
1612     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1613
1614   const unsigned NumElts = VT.getVectorNumElements();
1615   const EVT EltVT = VT.getVectorElementType();
1616   if (VT.is512BitVector()) {
1617     if (Subtarget->hasAVX512())
1618       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1619           EltVT == MVT::f32 || EltVT == MVT::f64)
1620         switch(NumElts) {
1621         case  8: return MVT::v8i1;
1622         case 16: return MVT::v16i1;
1623       }
1624     if (Subtarget->hasBWI())
1625       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1626         switch(NumElts) {
1627         case 32: return MVT::v32i1;
1628         case 64: return MVT::v64i1;
1629       }
1630   }
1631
1632   if (VT.is256BitVector() || VT.is128BitVector()) {
1633     if (Subtarget->hasVLX())
1634       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1635           EltVT == MVT::f32 || EltVT == MVT::f64)
1636         switch(NumElts) {
1637         case 2: return MVT::v2i1;
1638         case 4: return MVT::v4i1;
1639         case 8: return MVT::v8i1;
1640       }
1641     if (Subtarget->hasBWI() && Subtarget->hasVLX())
1642       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1643         switch(NumElts) {
1644         case  8: return MVT::v8i1;
1645         case 16: return MVT::v16i1;
1646         case 32: return MVT::v32i1;
1647       }
1648   }
1649
1650   return VT.changeVectorElementTypeToInteger();
1651 }
1652
1653 /// Helper for getByValTypeAlignment to determine
1654 /// the desired ByVal argument alignment.
1655 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1656   if (MaxAlign == 16)
1657     return;
1658   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1659     if (VTy->getBitWidth() == 128)
1660       MaxAlign = 16;
1661   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1662     unsigned EltAlign = 0;
1663     getMaxByValAlign(ATy->getElementType(), EltAlign);
1664     if (EltAlign > MaxAlign)
1665       MaxAlign = EltAlign;
1666   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1667     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1668       unsigned EltAlign = 0;
1669       getMaxByValAlign(STy->getElementType(i), EltAlign);
1670       if (EltAlign > MaxAlign)
1671         MaxAlign = EltAlign;
1672       if (MaxAlign == 16)
1673         break;
1674     }
1675   }
1676 }
1677
1678 /// Return the desired alignment for ByVal aggregate
1679 /// function arguments in the caller parameter area. For X86, aggregates
1680 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1681 /// are at 4-byte boundaries.
1682 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty) const {
1683   if (Subtarget->is64Bit()) {
1684     // Max of 8 and alignment of type.
1685     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1686     if (TyAlign > 8)
1687       return TyAlign;
1688     return 8;
1689   }
1690
1691   unsigned Align = 4;
1692   if (Subtarget->hasSSE1())
1693     getMaxByValAlign(Ty, Align);
1694   return Align;
1695 }
1696
1697 /// Returns the target specific optimal type for load
1698 /// and store operations as a result of memset, memcpy, and memmove
1699 /// lowering. If DstAlign is zero that means it's safe to destination
1700 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1701 /// means there isn't a need to check it against alignment requirement,
1702 /// probably because the source does not need to be loaded. If 'IsMemset' is
1703 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1704 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1705 /// source is constant so it does not need to be loaded.
1706 /// It returns EVT::Other if the type should be determined using generic
1707 /// target-independent logic.
1708 EVT
1709 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1710                                        unsigned DstAlign, unsigned SrcAlign,
1711                                        bool IsMemset, bool ZeroMemset,
1712                                        bool MemcpyStrSrc,
1713                                        MachineFunction &MF) const {
1714   const Function *F = MF.getFunction();
1715   if ((!IsMemset || ZeroMemset) &&
1716       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1717     if (Size >= 16 &&
1718         (Subtarget->isUnalignedMemAccessFast() ||
1719          ((DstAlign == 0 || DstAlign >= 16) &&
1720           (SrcAlign == 0 || SrcAlign >= 16)))) {
1721       if (Size >= 32) {
1722         if (Subtarget->hasInt256())
1723           return MVT::v8i32;
1724         if (Subtarget->hasFp256())
1725           return MVT::v8f32;
1726       }
1727       if (Subtarget->hasSSE2())
1728         return MVT::v4i32;
1729       if (Subtarget->hasSSE1())
1730         return MVT::v4f32;
1731     } else if (!MemcpyStrSrc && Size >= 8 &&
1732                !Subtarget->is64Bit() &&
1733                Subtarget->hasSSE2()) {
1734       // Do not use f64 to lower memcpy if source is string constant. It's
1735       // better to use i32 to avoid the loads.
1736       return MVT::f64;
1737     }
1738   }
1739   if (Subtarget->is64Bit() && Size >= 8)
1740     return MVT::i64;
1741   return MVT::i32;
1742 }
1743
1744 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1745   if (VT == MVT::f32)
1746     return X86ScalarSSEf32;
1747   else if (VT == MVT::f64)
1748     return X86ScalarSSEf64;
1749   return true;
1750 }
1751
1752 bool
1753 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1754                                                   unsigned,
1755                                                   unsigned,
1756                                                   bool *Fast) const {
1757   if (Fast)
1758     *Fast = Subtarget->isUnalignedMemAccessFast();
1759   return true;
1760 }
1761
1762 /// Return the entry encoding for a jump table in the
1763 /// current function.  The returned value is a member of the
1764 /// MachineJumpTableInfo::JTEntryKind enum.
1765 unsigned X86TargetLowering::getJumpTableEncoding() const {
1766   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1767   // symbol.
1768   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1769       Subtarget->isPICStyleGOT())
1770     return MachineJumpTableInfo::EK_Custom32;
1771
1772   // Otherwise, use the normal jump table encoding heuristics.
1773   return TargetLowering::getJumpTableEncoding();
1774 }
1775
1776 const MCExpr *
1777 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1778                                              const MachineBasicBlock *MBB,
1779                                              unsigned uid,MCContext &Ctx) const{
1780   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
1781          Subtarget->isPICStyleGOT());
1782   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1783   // entries.
1784   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1785                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1786 }
1787
1788 /// Returns relocation base for the given PIC jumptable.
1789 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1790                                                     SelectionDAG &DAG) const {
1791   if (!Subtarget->is64Bit())
1792     // This doesn't have SDLoc associated with it, but is not really the
1793     // same as a Register.
1794     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy());
1795   return Table;
1796 }
1797
1798 /// This returns the relocation base for the given PIC jumptable,
1799 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
1800 const MCExpr *X86TargetLowering::
1801 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1802                              MCContext &Ctx) const {
1803   // X86-64 uses RIP relative addressing based on the jump table label.
1804   if (Subtarget->isPICStyleRIPRel())
1805     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1806
1807   // Otherwise, the reference is relative to the PIC base.
1808   return MCSymbolRefExpr::Create(MF->getPICBaseSymbol(), Ctx);
1809 }
1810
1811 std::pair<const TargetRegisterClass *, uint8_t>
1812 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
1813                                            MVT VT) const {
1814   const TargetRegisterClass *RRC = nullptr;
1815   uint8_t Cost = 1;
1816   switch (VT.SimpleTy) {
1817   default:
1818     return TargetLowering::findRepresentativeClass(TRI, VT);
1819   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1820     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
1821     break;
1822   case MVT::x86mmx:
1823     RRC = &X86::VR64RegClass;
1824     break;
1825   case MVT::f32: case MVT::f64:
1826   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1827   case MVT::v4f32: case MVT::v2f64:
1828   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1829   case MVT::v4f64:
1830     RRC = &X86::VR128RegClass;
1831     break;
1832   }
1833   return std::make_pair(RRC, Cost);
1834 }
1835
1836 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1837                                                unsigned &Offset) const {
1838   if (!Subtarget->isTargetLinux())
1839     return false;
1840
1841   if (Subtarget->is64Bit()) {
1842     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1843     Offset = 0x28;
1844     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1845       AddressSpace = 256;
1846     else
1847       AddressSpace = 257;
1848   } else {
1849     // %gs:0x14 on i386
1850     Offset = 0x14;
1851     AddressSpace = 256;
1852   }
1853   return true;
1854 }
1855
1856 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
1857                                             unsigned DestAS) const {
1858   assert(SrcAS != DestAS && "Expected different address spaces!");
1859
1860   return SrcAS < 256 && DestAS < 256;
1861 }
1862
1863 //===----------------------------------------------------------------------===//
1864 //               Return Value Calling Convention Implementation
1865 //===----------------------------------------------------------------------===//
1866
1867 #include "X86GenCallingConv.inc"
1868
1869 bool
1870 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv,
1871                                   MachineFunction &MF, bool isVarArg,
1872                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1873                         LLVMContext &Context) const {
1874   SmallVector<CCValAssign, 16> RVLocs;
1875   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
1876   return CCInfo.CheckReturn(Outs, RetCC_X86);
1877 }
1878
1879 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
1880   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
1881   return ScratchRegs;
1882 }
1883
1884 SDValue
1885 X86TargetLowering::LowerReturn(SDValue Chain,
1886                                CallingConv::ID CallConv, bool isVarArg,
1887                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1888                                const SmallVectorImpl<SDValue> &OutVals,
1889                                SDLoc dl, SelectionDAG &DAG) const {
1890   MachineFunction &MF = DAG.getMachineFunction();
1891   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1892
1893   SmallVector<CCValAssign, 16> RVLocs;
1894   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
1895   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1896
1897   SDValue Flag;
1898   SmallVector<SDValue, 6> RetOps;
1899   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1900   // Operand #1 = Bytes To Pop
1901   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
1902                    MVT::i16));
1903
1904   // Copy the result values into the output registers.
1905   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1906     CCValAssign &VA = RVLocs[i];
1907     assert(VA.isRegLoc() && "Can only return in registers!");
1908     SDValue ValToCopy = OutVals[i];
1909     EVT ValVT = ValToCopy.getValueType();
1910
1911     // Promote values to the appropriate types.
1912     if (VA.getLocInfo() == CCValAssign::SExt)
1913       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
1914     else if (VA.getLocInfo() == CCValAssign::ZExt)
1915       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
1916     else if (VA.getLocInfo() == CCValAssign::AExt) {
1917       if (ValVT.getScalarType() == MVT::i1)
1918         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
1919       else
1920         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
1921     }
1922     else if (VA.getLocInfo() == CCValAssign::BCvt)
1923       ValToCopy = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), ValToCopy);
1924
1925     assert(VA.getLocInfo() != CCValAssign::FPExt &&
1926            "Unexpected FP-extend for return value.");
1927
1928     // If this is x86-64, and we disabled SSE, we can't return FP values,
1929     // or SSE or MMX vectors.
1930     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1931          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1932           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1933       report_fatal_error("SSE register return with SSE disabled");
1934     }
1935     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1936     // llvm-gcc has never done it right and no one has noticed, so this
1937     // should be OK for now.
1938     if (ValVT == MVT::f64 &&
1939         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1940       report_fatal_error("SSE2 register return with SSE2 disabled");
1941
1942     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1943     // the RET instruction and handled by the FP Stackifier.
1944     if (VA.getLocReg() == X86::FP0 ||
1945         VA.getLocReg() == X86::FP1) {
1946       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1947       // change the value to the FP stack register class.
1948       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1949         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1950       RetOps.push_back(ValToCopy);
1951       // Don't emit a copytoreg.
1952       continue;
1953     }
1954
1955     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1956     // which is returned in RAX / RDX.
1957     if (Subtarget->is64Bit()) {
1958       if (ValVT == MVT::x86mmx) {
1959         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1960           ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ValToCopy);
1961           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1962                                   ValToCopy);
1963           // If we don't have SSE2 available, convert to v4f32 so the generated
1964           // register is legal.
1965           if (!Subtarget->hasSSE2())
1966             ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32,ValToCopy);
1967         }
1968       }
1969     }
1970
1971     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1972     Flag = Chain.getValue(1);
1973     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
1974   }
1975
1976   // The x86-64 ABIs require that for returning structs by value we copy
1977   // the sret argument into %rax/%eax (depending on ABI) for the return.
1978   // Win32 requires us to put the sret argument to %eax as well.
1979   // We saved the argument into a virtual register in the entry block,
1980   // so now we copy the value out and into %rax/%eax.
1981   //
1982   // Checking Function.hasStructRetAttr() here is insufficient because the IR
1983   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
1984   // false, then an sret argument may be implicitly inserted in the SelDAG. In
1985   // either case FuncInfo->setSRetReturnReg() will have been called.
1986   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
1987     assert((Subtarget->is64Bit() || Subtarget->isTargetKnownWindowsMSVC()) &&
1988            "No need for an sret register");
1989     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg, getPointerTy());
1990
1991     unsigned RetValReg
1992         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
1993           X86::RAX : X86::EAX;
1994     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
1995     Flag = Chain.getValue(1);
1996
1997     // RAX/EAX now acts like a return value.
1998     RetOps.push_back(DAG.getRegister(RetValReg, getPointerTy()));
1999   }
2000
2001   RetOps[0] = Chain;  // Update chain.
2002
2003   // Add the flag if we have it.
2004   if (Flag.getNode())
2005     RetOps.push_back(Flag);
2006
2007   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2008 }
2009
2010 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2011   if (N->getNumValues() != 1)
2012     return false;
2013   if (!N->hasNUsesOfValue(1, 0))
2014     return false;
2015
2016   SDValue TCChain = Chain;
2017   SDNode *Copy = *N->use_begin();
2018   if (Copy->getOpcode() == ISD::CopyToReg) {
2019     // If the copy has a glue operand, we conservatively assume it isn't safe to
2020     // perform a tail call.
2021     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2022       return false;
2023     TCChain = Copy->getOperand(0);
2024   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2025     return false;
2026
2027   bool HasRet = false;
2028   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2029        UI != UE; ++UI) {
2030     if (UI->getOpcode() != X86ISD::RET_FLAG)
2031       return false;
2032     // If we are returning more than one value, we can definitely
2033     // not make a tail call see PR19530
2034     if (UI->getNumOperands() > 4)
2035       return false;
2036     if (UI->getNumOperands() == 4 &&
2037         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2038       return false;
2039     HasRet = true;
2040   }
2041
2042   if (!HasRet)
2043     return false;
2044
2045   Chain = TCChain;
2046   return true;
2047 }
2048
2049 EVT
2050 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2051                                             ISD::NodeType ExtendKind) const {
2052   MVT ReturnMVT;
2053   // TODO: Is this also valid on 32-bit?
2054   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2055     ReturnMVT = MVT::i8;
2056   else
2057     ReturnMVT = MVT::i32;
2058
2059   EVT MinVT = getRegisterType(Context, ReturnMVT);
2060   return VT.bitsLT(MinVT) ? MinVT : VT;
2061 }
2062
2063 /// Lower the result values of a call into the
2064 /// appropriate copies out of appropriate physical registers.
2065 ///
2066 SDValue
2067 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2068                                    CallingConv::ID CallConv, bool isVarArg,
2069                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2070                                    SDLoc dl, SelectionDAG &DAG,
2071                                    SmallVectorImpl<SDValue> &InVals) const {
2072
2073   // Assign locations to each value returned by this call.
2074   SmallVector<CCValAssign, 16> RVLocs;
2075   bool Is64Bit = Subtarget->is64Bit();
2076   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2077                  *DAG.getContext());
2078   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2079
2080   // Copy all of the result registers out of their specified physreg.
2081   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2082     CCValAssign &VA = RVLocs[i];
2083     EVT CopyVT = VA.getLocVT();
2084
2085     // If this is x86-64, and we disabled SSE, we can't return FP values
2086     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2087         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2088       report_fatal_error("SSE register return with SSE disabled");
2089     }
2090
2091     // If we prefer to use the value in xmm registers, copy it out as f80 and
2092     // use a truncate to move it from fp stack reg to xmm reg.
2093     bool RoundAfterCopy = false;
2094     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2095         isScalarFPTypeInSSEReg(VA.getValVT())) {
2096       CopyVT = MVT::f80;
2097       RoundAfterCopy = (CopyVT != VA.getLocVT());
2098     }
2099
2100     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2101                                CopyVT, InFlag).getValue(1);
2102     SDValue Val = Chain.getValue(0);
2103
2104     if (RoundAfterCopy)
2105       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2106                         // This truncation won't change the value.
2107                         DAG.getIntPtrConstant(1, dl));
2108
2109     InFlag = Chain.getValue(2);
2110     InVals.push_back(Val);
2111   }
2112
2113   return Chain;
2114 }
2115
2116 //===----------------------------------------------------------------------===//
2117 //                C & StdCall & Fast Calling Convention implementation
2118 //===----------------------------------------------------------------------===//
2119 //  StdCall calling convention seems to be standard for many Windows' API
2120 //  routines and around. It differs from C calling convention just a little:
2121 //  callee should clean up the stack, not caller. Symbols should be also
2122 //  decorated in some fancy way :) It doesn't support any vector arguments.
2123 //  For info on fast calling convention see Fast Calling Convention (tail call)
2124 //  implementation LowerX86_32FastCCCallTo.
2125
2126 /// CallIsStructReturn - Determines whether a call uses struct return
2127 /// semantics.
2128 enum StructReturnType {
2129   NotStructReturn,
2130   RegStructReturn,
2131   StackStructReturn
2132 };
2133 static StructReturnType
2134 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2135   if (Outs.empty())
2136     return NotStructReturn;
2137
2138   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2139   if (!Flags.isSRet())
2140     return NotStructReturn;
2141   if (Flags.isInReg())
2142     return RegStructReturn;
2143   return StackStructReturn;
2144 }
2145
2146 /// Determines whether a function uses struct return semantics.
2147 static StructReturnType
2148 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2149   if (Ins.empty())
2150     return NotStructReturn;
2151
2152   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2153   if (!Flags.isSRet())
2154     return NotStructReturn;
2155   if (Flags.isInReg())
2156     return RegStructReturn;
2157   return StackStructReturn;
2158 }
2159
2160 /// Make a copy of an aggregate at address specified by "Src" to address
2161 /// "Dst" with size and alignment information specified by the specific
2162 /// parameter attribute. The copy will be passed as a byval function parameter.
2163 static SDValue
2164 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2165                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2166                           SDLoc dl) {
2167   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2168
2169   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2170                        /*isVolatile*/false, /*AlwaysInline=*/true,
2171                        /*isTailCall*/false,
2172                        MachinePointerInfo(), MachinePointerInfo());
2173 }
2174
2175 /// Return true if the calling convention is one that
2176 /// supports tail call optimization.
2177 static bool IsTailCallConvention(CallingConv::ID CC) {
2178   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2179           CC == CallingConv::HiPE);
2180 }
2181
2182 /// \brief Return true if the calling convention is a C calling convention.
2183 static bool IsCCallConvention(CallingConv::ID CC) {
2184   return (CC == CallingConv::C || CC == CallingConv::X86_64_Win64 ||
2185           CC == CallingConv::X86_64_SysV);
2186 }
2187
2188 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2189   if (!CI->isTailCall() || getTargetMachine().Options.DisableTailCalls)
2190     return false;
2191
2192   CallSite CS(CI);
2193   CallingConv::ID CalleeCC = CS.getCallingConv();
2194   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
2195     return false;
2196
2197   return true;
2198 }
2199
2200 /// Return true if the function is being made into
2201 /// a tailcall target by changing its ABI.
2202 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC,
2203                                    bool GuaranteedTailCallOpt) {
2204   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
2205 }
2206
2207 SDValue
2208 X86TargetLowering::LowerMemArgument(SDValue Chain,
2209                                     CallingConv::ID CallConv,
2210                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2211                                     SDLoc dl, SelectionDAG &DAG,
2212                                     const CCValAssign &VA,
2213                                     MachineFrameInfo *MFI,
2214                                     unsigned i) const {
2215   // Create the nodes corresponding to a load from this parameter slot.
2216   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2217   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(
2218       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2219   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2220   EVT ValVT;
2221
2222   // If value is passed by pointer we have address passed instead of the value
2223   // itself.
2224   if (VA.getLocInfo() == CCValAssign::Indirect)
2225     ValVT = VA.getLocVT();
2226   else
2227     ValVT = VA.getValVT();
2228
2229   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2230   // changed with more analysis.
2231   // In case of tail call optimization mark all arguments mutable. Since they
2232   // could be overwritten by lowering of arguments in case of a tail call.
2233   if (Flags.isByVal()) {
2234     unsigned Bytes = Flags.getByValSize();
2235     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2236     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2237     return DAG.getFrameIndex(FI, getPointerTy());
2238   } else {
2239     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2240                                     VA.getLocMemOffset(), isImmutable);
2241     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2242     return DAG.getLoad(ValVT, dl, Chain, FIN,
2243                        MachinePointerInfo::getFixedStack(FI),
2244                        false, false, false, 0);
2245   }
2246 }
2247
2248 // FIXME: Get this from tablegen.
2249 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2250                                                 const X86Subtarget *Subtarget) {
2251   assert(Subtarget->is64Bit());
2252
2253   if (Subtarget->isCallingConvWin64(CallConv)) {
2254     static const MCPhysReg GPR64ArgRegsWin64[] = {
2255       X86::RCX, X86::RDX, X86::R8,  X86::R9
2256     };
2257     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2258   }
2259
2260   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2261     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2262   };
2263   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2264 }
2265
2266 // FIXME: Get this from tablegen.
2267 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2268                                                 CallingConv::ID CallConv,
2269                                                 const X86Subtarget *Subtarget) {
2270   assert(Subtarget->is64Bit());
2271   if (Subtarget->isCallingConvWin64(CallConv)) {
2272     // The XMM registers which might contain var arg parameters are shadowed
2273     // in their paired GPR.  So we only need to save the GPR to their home
2274     // slots.
2275     // TODO: __vectorcall will change this.
2276     return None;
2277   }
2278
2279   const Function *Fn = MF.getFunction();
2280   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2281   bool isSoftFloat = MF.getTarget().Options.UseSoftFloat;
2282   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2283          "SSE register cannot be used when SSE is disabled!");
2284   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2285     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2286     // registers.
2287     return None;
2288
2289   static const MCPhysReg XMMArgRegs64Bit[] = {
2290     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2291     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2292   };
2293   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2294 }
2295
2296 SDValue
2297 X86TargetLowering::LowerFormalArguments(SDValue Chain,
2298                                         CallingConv::ID CallConv,
2299                                         bool isVarArg,
2300                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2301                                         SDLoc dl,
2302                                         SelectionDAG &DAG,
2303                                         SmallVectorImpl<SDValue> &InVals)
2304                                           const {
2305   MachineFunction &MF = DAG.getMachineFunction();
2306   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2307   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2308
2309   const Function* Fn = MF.getFunction();
2310   if (Fn->hasExternalLinkage() &&
2311       Subtarget->isTargetCygMing() &&
2312       Fn->getName() == "main")
2313     FuncInfo->setForceFramePointer(true);
2314
2315   MachineFrameInfo *MFI = MF.getFrameInfo();
2316   bool Is64Bit = Subtarget->is64Bit();
2317   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2318
2319   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2320          "Var args not supported with calling convention fastcc, ghc or hipe");
2321
2322   // Assign locations to all of the incoming arguments.
2323   SmallVector<CCValAssign, 16> ArgLocs;
2324   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2325
2326   // Allocate shadow area for Win64
2327   if (IsWin64)
2328     CCInfo.AllocateStack(32, 8);
2329
2330   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2331
2332   unsigned LastVal = ~0U;
2333   SDValue ArgValue;
2334   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2335     CCValAssign &VA = ArgLocs[i];
2336     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2337     // places.
2338     assert(VA.getValNo() != LastVal &&
2339            "Don't support value assigned to multiple locs yet");
2340     (void)LastVal;
2341     LastVal = VA.getValNo();
2342
2343     if (VA.isRegLoc()) {
2344       EVT RegVT = VA.getLocVT();
2345       const TargetRegisterClass *RC;
2346       if (RegVT == MVT::i32)
2347         RC = &X86::GR32RegClass;
2348       else if (Is64Bit && RegVT == MVT::i64)
2349         RC = &X86::GR64RegClass;
2350       else if (RegVT == MVT::f32)
2351         RC = &X86::FR32RegClass;
2352       else if (RegVT == MVT::f64)
2353         RC = &X86::FR64RegClass;
2354       else if (RegVT.is512BitVector())
2355         RC = &X86::VR512RegClass;
2356       else if (RegVT.is256BitVector())
2357         RC = &X86::VR256RegClass;
2358       else if (RegVT.is128BitVector())
2359         RC = &X86::VR128RegClass;
2360       else if (RegVT == MVT::x86mmx)
2361         RC = &X86::VR64RegClass;
2362       else if (RegVT == MVT::i1)
2363         RC = &X86::VK1RegClass;
2364       else if (RegVT == MVT::v8i1)
2365         RC = &X86::VK8RegClass;
2366       else if (RegVT == MVT::v16i1)
2367         RC = &X86::VK16RegClass;
2368       else if (RegVT == MVT::v32i1)
2369         RC = &X86::VK32RegClass;
2370       else if (RegVT == MVT::v64i1)
2371         RC = &X86::VK64RegClass;
2372       else
2373         llvm_unreachable("Unknown argument type!");
2374
2375       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2376       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2377
2378       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2379       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2380       // right size.
2381       if (VA.getLocInfo() == CCValAssign::SExt)
2382         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2383                                DAG.getValueType(VA.getValVT()));
2384       else if (VA.getLocInfo() == CCValAssign::ZExt)
2385         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2386                                DAG.getValueType(VA.getValVT()));
2387       else if (VA.getLocInfo() == CCValAssign::BCvt)
2388         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
2389
2390       if (VA.isExtInLoc()) {
2391         // Handle MMX values passed in XMM regs.
2392         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2393           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2394         else
2395           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2396       }
2397     } else {
2398       assert(VA.isMemLoc());
2399       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2400     }
2401
2402     // If value is passed via pointer - do a load.
2403     if (VA.getLocInfo() == CCValAssign::Indirect)
2404       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2405                              MachinePointerInfo(), false, false, false, 0);
2406
2407     InVals.push_back(ArgValue);
2408   }
2409
2410   if (Subtarget->is64Bit() || Subtarget->isTargetKnownWindowsMSVC()) {
2411     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2412       // The x86-64 ABIs require that for returning structs by value we copy
2413       // the sret argument into %rax/%eax (depending on ABI) for the return.
2414       // Win32 requires us to put the sret argument to %eax as well.
2415       // Save the argument into a virtual register so that we can access it
2416       // from the return points.
2417       if (Ins[i].Flags.isSRet()) {
2418         unsigned Reg = FuncInfo->getSRetReturnReg();
2419         if (!Reg) {
2420           MVT PtrTy = getPointerTy();
2421           Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2422           FuncInfo->setSRetReturnReg(Reg);
2423         }
2424         SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2425         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2426         break;
2427       }
2428     }
2429   }
2430
2431   unsigned StackSize = CCInfo.getNextStackOffset();
2432   // Align stack specially for tail calls.
2433   if (FuncIsMadeTailCallSafe(CallConv,
2434                              MF.getTarget().Options.GuaranteedTailCallOpt))
2435     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2436
2437   // If the function takes variable number of arguments, make a frame index for
2438   // the start of the first vararg value... for expansion of llvm.va_start. We
2439   // can skip this if there are no va_start calls.
2440   if (MFI->hasVAStart() &&
2441       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2442                    CallConv != CallingConv::X86_ThisCall))) {
2443     FuncInfo->setVarArgsFrameIndex(
2444         MFI->CreateFixedObject(1, StackSize, true));
2445   }
2446
2447   MachineModuleInfo &MMI = MF.getMMI();
2448   const Function *WinEHParent = nullptr;
2449   if (IsWin64 && MMI.hasWinEHFuncInfo(Fn))
2450     WinEHParent = MMI.getWinEHParent(Fn);
2451   bool IsWinEHOutlined = WinEHParent && WinEHParent != Fn;
2452   bool IsWinEHParent = WinEHParent && WinEHParent == Fn;
2453
2454   // Figure out if XMM registers are in use.
2455   assert(!(MF.getTarget().Options.UseSoftFloat &&
2456            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2457          "SSE register cannot be used when SSE is disabled!");
2458
2459   // 64-bit calling conventions support varargs and register parameters, so we
2460   // have to do extra work to spill them in the prologue.
2461   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2462     // Find the first unallocated argument registers.
2463     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2464     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2465     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2466     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2467     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2468            "SSE register cannot be used when SSE is disabled!");
2469
2470     // Gather all the live in physical registers.
2471     SmallVector<SDValue, 6> LiveGPRs;
2472     SmallVector<SDValue, 8> LiveXMMRegs;
2473     SDValue ALVal;
2474     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2475       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2476       LiveGPRs.push_back(
2477           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2478     }
2479     if (!ArgXMMs.empty()) {
2480       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2481       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2482       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2483         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2484         LiveXMMRegs.push_back(
2485             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2486       }
2487     }
2488
2489     if (IsWin64) {
2490       // Get to the caller-allocated home save location.  Add 8 to account
2491       // for the return address.
2492       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2493       FuncInfo->setRegSaveFrameIndex(
2494           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2495       // Fixup to set vararg frame on shadow area (4 x i64).
2496       if (NumIntRegs < 4)
2497         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2498     } else {
2499       // For X86-64, if there are vararg parameters that are passed via
2500       // registers, then we must store them to their spots on the stack so
2501       // they may be loaded by deferencing the result of va_next.
2502       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2503       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2504       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2505           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2506     }
2507
2508     // Store the integer parameter registers.
2509     SmallVector<SDValue, 8> MemOps;
2510     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2511                                       getPointerTy());
2512     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2513     for (SDValue Val : LiveGPRs) {
2514       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
2515                                 DAG.getIntPtrConstant(Offset, dl));
2516       SDValue Store =
2517         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2518                      MachinePointerInfo::getFixedStack(
2519                        FuncInfo->getRegSaveFrameIndex(), Offset),
2520                      false, false, 0);
2521       MemOps.push_back(Store);
2522       Offset += 8;
2523     }
2524
2525     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2526       // Now store the XMM (fp + vector) parameter registers.
2527       SmallVector<SDValue, 12> SaveXMMOps;
2528       SaveXMMOps.push_back(Chain);
2529       SaveXMMOps.push_back(ALVal);
2530       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2531                              FuncInfo->getRegSaveFrameIndex(), dl));
2532       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2533                              FuncInfo->getVarArgsFPOffset(), dl));
2534       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2535                         LiveXMMRegs.end());
2536       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2537                                    MVT::Other, SaveXMMOps));
2538     }
2539
2540     if (!MemOps.empty())
2541       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2542   } else if (IsWinEHOutlined) {
2543     // Get to the caller-allocated home save location.  Add 8 to account
2544     // for the return address.
2545     int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2546     FuncInfo->setRegSaveFrameIndex(MFI->CreateFixedObject(
2547         /*Size=*/1, /*SPOffset=*/HomeOffset + 8, /*Immutable=*/false));
2548
2549     MMI.getWinEHFuncInfo(Fn)
2550         .CatchHandlerParentFrameObjIdx[const_cast<Function *>(Fn)] =
2551         FuncInfo->getRegSaveFrameIndex();
2552
2553     // Store the second integer parameter (rdx) into rsp+16 relative to the
2554     // stack pointer at the entry of the function.
2555     SDValue RSFIN =
2556         DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), getPointerTy());
2557     unsigned GPR = MF.addLiveIn(X86::RDX, &X86::GR64RegClass);
2558     SDValue Val = DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64);
2559     Chain = DAG.getStore(
2560         Val.getValue(1), dl, Val, RSFIN,
2561         MachinePointerInfo::getFixedStack(FuncInfo->getRegSaveFrameIndex()),
2562         /*isVolatile=*/true, /*isNonTemporal=*/false, /*Alignment=*/0);
2563   }
2564
2565   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2566     // Find the largest legal vector type.
2567     MVT VecVT = MVT::Other;
2568     // FIXME: Only some x86_32 calling conventions support AVX512.
2569     if (Subtarget->hasAVX512() &&
2570         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2571                      CallConv == CallingConv::Intel_OCL_BI)))
2572       VecVT = MVT::v16f32;
2573     else if (Subtarget->hasAVX())
2574       VecVT = MVT::v8f32;
2575     else if (Subtarget->hasSSE2())
2576       VecVT = MVT::v4f32;
2577
2578     // We forward some GPRs and some vector types.
2579     SmallVector<MVT, 2> RegParmTypes;
2580     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2581     RegParmTypes.push_back(IntVT);
2582     if (VecVT != MVT::Other)
2583       RegParmTypes.push_back(VecVT);
2584
2585     // Compute the set of forwarded registers. The rest are scratch.
2586     SmallVectorImpl<ForwardedRegister> &Forwards =
2587         FuncInfo->getForwardedMustTailRegParms();
2588     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2589
2590     // Conservatively forward AL on x86_64, since it might be used for varargs.
2591     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2592       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2593       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2594     }
2595
2596     // Copy all forwards from physical to virtual registers.
2597     for (ForwardedRegister &F : Forwards) {
2598       // FIXME: Can we use a less constrained schedule?
2599       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2600       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2601       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2602     }
2603   }
2604
2605   // Some CCs need callee pop.
2606   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2607                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2608     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2609   } else {
2610     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2611     // If this is an sret function, the return should pop the hidden pointer.
2612     if (!Is64Bit && !IsTailCallConvention(CallConv) &&
2613         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2614         argsAreStructReturn(Ins) == StackStructReturn)
2615       FuncInfo->setBytesToPopOnReturn(4);
2616   }
2617
2618   if (!Is64Bit) {
2619     // RegSaveFrameIndex is X86-64 only.
2620     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2621     if (CallConv == CallingConv::X86_FastCall ||
2622         CallConv == CallingConv::X86_ThisCall)
2623       // fastcc functions can't have varargs.
2624       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2625   }
2626
2627   FuncInfo->setArgumentStackSize(StackSize);
2628
2629   if (IsWinEHParent) {
2630     int UnwindHelpFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2631     SDValue StackSlot = DAG.getFrameIndex(UnwindHelpFI, MVT::i64);
2632     MMI.getWinEHFuncInfo(MF.getFunction()).UnwindHelpFrameIdx = UnwindHelpFI;
2633     SDValue Neg2 = DAG.getConstant(-2, dl, MVT::i64);
2634     Chain = DAG.getStore(Chain, dl, Neg2, StackSlot,
2635                          MachinePointerInfo::getFixedStack(UnwindHelpFI),
2636                          /*isVolatile=*/true,
2637                          /*isNonTemporal=*/false, /*Alignment=*/0);
2638   }
2639
2640   return Chain;
2641 }
2642
2643 SDValue
2644 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2645                                     SDValue StackPtr, SDValue Arg,
2646                                     SDLoc dl, SelectionDAG &DAG,
2647                                     const CCValAssign &VA,
2648                                     ISD::ArgFlagsTy Flags) const {
2649   unsigned LocMemOffset = VA.getLocMemOffset();
2650   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2651   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2652   if (Flags.isByVal())
2653     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2654
2655   return DAG.getStore(Chain, dl, Arg, PtrOff,
2656                       MachinePointerInfo::getStack(LocMemOffset),
2657                       false, false, 0);
2658 }
2659
2660 /// Emit a load of return address if tail call
2661 /// optimization is performed and it is required.
2662 SDValue
2663 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2664                                            SDValue &OutRetAddr, SDValue Chain,
2665                                            bool IsTailCall, bool Is64Bit,
2666                                            int FPDiff, SDLoc dl) const {
2667   // Adjust the Return address stack slot.
2668   EVT VT = getPointerTy();
2669   OutRetAddr = getReturnAddressFrameIndex(DAG);
2670
2671   // Load the "old" Return address.
2672   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2673                            false, false, false, 0);
2674   return SDValue(OutRetAddr.getNode(), 1);
2675 }
2676
2677 /// Emit a store of the return address if tail call
2678 /// optimization is performed and it is required (FPDiff!=0).
2679 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2680                                         SDValue Chain, SDValue RetAddrFrIdx,
2681                                         EVT PtrVT, unsigned SlotSize,
2682                                         int FPDiff, SDLoc dl) {
2683   // Store the return address to the appropriate stack slot.
2684   if (!FPDiff) return Chain;
2685   // Calculate the new stack slot for the return address.
2686   int NewReturnAddrFI =
2687     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2688                                          false);
2689   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2690   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2691                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
2692                        false, false, 0);
2693   return Chain;
2694 }
2695
2696 SDValue
2697 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2698                              SmallVectorImpl<SDValue> &InVals) const {
2699   SelectionDAG &DAG                     = CLI.DAG;
2700   SDLoc &dl                             = CLI.DL;
2701   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2702   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2703   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2704   SDValue Chain                         = CLI.Chain;
2705   SDValue Callee                        = CLI.Callee;
2706   CallingConv::ID CallConv              = CLI.CallConv;
2707   bool &isTailCall                      = CLI.IsTailCall;
2708   bool isVarArg                         = CLI.IsVarArg;
2709
2710   MachineFunction &MF = DAG.getMachineFunction();
2711   bool Is64Bit        = Subtarget->is64Bit();
2712   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2713   StructReturnType SR = callIsStructReturn(Outs);
2714   bool IsSibcall      = false;
2715   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2716
2717   if (MF.getTarget().Options.DisableTailCalls)
2718     isTailCall = false;
2719
2720   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
2721   if (IsMustTail) {
2722     // Force this to be a tail call.  The verifier rules are enough to ensure
2723     // that we can lower this successfully without moving the return address
2724     // around.
2725     isTailCall = true;
2726   } else if (isTailCall) {
2727     // Check if it's really possible to do a tail call.
2728     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
2729                     isVarArg, SR != NotStructReturn,
2730                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
2731                     Outs, OutVals, Ins, DAG);
2732
2733     // Sibcalls are automatically detected tailcalls which do not require
2734     // ABI changes.
2735     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
2736       IsSibcall = true;
2737
2738     if (isTailCall)
2739       ++NumTailCalls;
2740   }
2741
2742   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2743          "Var args not supported with calling convention fastcc, ghc or hipe");
2744
2745   // Analyze operands of the call, assigning locations to each operand.
2746   SmallVector<CCValAssign, 16> ArgLocs;
2747   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2748
2749   // Allocate shadow area for Win64
2750   if (IsWin64)
2751     CCInfo.AllocateStack(32, 8);
2752
2753   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2754
2755   // Get a count of how many bytes are to be pushed on the stack.
2756   unsigned NumBytes = CCInfo.getNextStackOffset();
2757   if (IsSibcall)
2758     // This is a sibcall. The memory operands are available in caller's
2759     // own caller's stack.
2760     NumBytes = 0;
2761   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
2762            IsTailCallConvention(CallConv))
2763     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
2764
2765   int FPDiff = 0;
2766   if (isTailCall && !IsSibcall && !IsMustTail) {
2767     // Lower arguments at fp - stackoffset + fpdiff.
2768     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
2769
2770     FPDiff = NumBytesCallerPushed - NumBytes;
2771
2772     // Set the delta of movement of the returnaddr stackslot.
2773     // But only set if delta is greater than previous delta.
2774     if (FPDiff < X86Info->getTCReturnAddrDelta())
2775       X86Info->setTCReturnAddrDelta(FPDiff);
2776   }
2777
2778   unsigned NumBytesToPush = NumBytes;
2779   unsigned NumBytesToPop = NumBytes;
2780
2781   // If we have an inalloca argument, all stack space has already been allocated
2782   // for us and be right at the top of the stack.  We don't support multiple
2783   // arguments passed in memory when using inalloca.
2784   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
2785     NumBytesToPush = 0;
2786     if (!ArgLocs.back().isMemLoc())
2787       report_fatal_error("cannot use inalloca attribute on a register "
2788                          "parameter");
2789     if (ArgLocs.back().getLocMemOffset() != 0)
2790       report_fatal_error("any parameter with the inalloca attribute must be "
2791                          "the only memory argument");
2792   }
2793
2794   if (!IsSibcall)
2795     Chain = DAG.getCALLSEQ_START(
2796         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
2797
2798   SDValue RetAddrFrIdx;
2799   // Load return address for tail calls.
2800   if (isTailCall && FPDiff)
2801     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2802                                     Is64Bit, FPDiff, dl);
2803
2804   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2805   SmallVector<SDValue, 8> MemOpChains;
2806   SDValue StackPtr;
2807
2808   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2809   // of tail call optimization arguments are handle later.
2810   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
2811   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2812     // Skip inalloca arguments, they have already been written.
2813     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2814     if (Flags.isInAlloca())
2815       continue;
2816
2817     CCValAssign &VA = ArgLocs[i];
2818     EVT RegVT = VA.getLocVT();
2819     SDValue Arg = OutVals[i];
2820     bool isByVal = Flags.isByVal();
2821
2822     // Promote the value if needed.
2823     switch (VA.getLocInfo()) {
2824     default: llvm_unreachable("Unknown loc info!");
2825     case CCValAssign::Full: break;
2826     case CCValAssign::SExt:
2827       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2828       break;
2829     case CCValAssign::ZExt:
2830       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2831       break;
2832     case CCValAssign::AExt:
2833       if (Arg.getValueType().getScalarType() == MVT::i1)
2834         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2835       else if (RegVT.is128BitVector()) {
2836         // Special case: passing MMX values in XMM registers.
2837         Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i64, Arg);
2838         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2839         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2840       } else
2841         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2842       break;
2843     case CCValAssign::BCvt:
2844       Arg = DAG.getNode(ISD::BITCAST, dl, RegVT, Arg);
2845       break;
2846     case CCValAssign::Indirect: {
2847       // Store the argument.
2848       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2849       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2850       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2851                            MachinePointerInfo::getFixedStack(FI),
2852                            false, false, 0);
2853       Arg = SpillSlot;
2854       break;
2855     }
2856     }
2857
2858     if (VA.isRegLoc()) {
2859       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2860       if (isVarArg && IsWin64) {
2861         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2862         // shadow reg if callee is a varargs function.
2863         unsigned ShadowReg = 0;
2864         switch (VA.getLocReg()) {
2865         case X86::XMM0: ShadowReg = X86::RCX; break;
2866         case X86::XMM1: ShadowReg = X86::RDX; break;
2867         case X86::XMM2: ShadowReg = X86::R8; break;
2868         case X86::XMM3: ShadowReg = X86::R9; break;
2869         }
2870         if (ShadowReg)
2871           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2872       }
2873     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2874       assert(VA.isMemLoc());
2875       if (!StackPtr.getNode())
2876         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
2877                                       getPointerTy());
2878       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2879                                              dl, DAG, VA, Flags));
2880     }
2881   }
2882
2883   if (!MemOpChains.empty())
2884     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
2885
2886   if (Subtarget->isPICStyleGOT()) {
2887     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2888     // GOT pointer.
2889     if (!isTailCall) {
2890       RegsToPass.push_back(std::make_pair(unsigned(X86::EBX),
2891                DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy())));
2892     } else {
2893       // If we are tail calling and generating PIC/GOT style code load the
2894       // address of the callee into ECX. The value in ecx is used as target of
2895       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2896       // for tail calls on PIC/GOT architectures. Normally we would just put the
2897       // address of GOT into ebx and then call target@PLT. But for tail calls
2898       // ebx would be restored (since ebx is callee saved) before jumping to the
2899       // target@PLT.
2900
2901       // Note: The actual moving to ECX is done further down.
2902       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2903       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2904           !G->getGlobal()->hasProtectedVisibility())
2905         Callee = LowerGlobalAddress(Callee, DAG);
2906       else if (isa<ExternalSymbolSDNode>(Callee))
2907         Callee = LowerExternalSymbol(Callee, DAG);
2908     }
2909   }
2910
2911   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
2912     // From AMD64 ABI document:
2913     // For calls that may call functions that use varargs or stdargs
2914     // (prototype-less calls or calls to functions containing ellipsis (...) in
2915     // the declaration) %al is used as hidden argument to specify the number
2916     // of SSE registers used. The contents of %al do not need to match exactly
2917     // the number of registers, but must be an ubound on the number of SSE
2918     // registers used and is in the range 0 - 8 inclusive.
2919
2920     // Count the number of XMM registers allocated.
2921     static const MCPhysReg XMMArgRegs[] = {
2922       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2923       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2924     };
2925     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
2926     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2927            && "SSE registers cannot be used when SSE is disabled");
2928
2929     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
2930                                         DAG.getConstant(NumXMMRegs, dl,
2931                                                         MVT::i8)));
2932   }
2933
2934   if (isVarArg && IsMustTail) {
2935     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
2936     for (const auto &F : Forwards) {
2937       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2938       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
2939     }
2940   }
2941
2942   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
2943   // don't need this because the eligibility check rejects calls that require
2944   // shuffling arguments passed in memory.
2945   if (!IsSibcall && isTailCall) {
2946     // Force all the incoming stack arguments to be loaded from the stack
2947     // before any new outgoing arguments are stored to the stack, because the
2948     // outgoing stack slots may alias the incoming argument stack slots, and
2949     // the alias isn't otherwise explicit. This is slightly more conservative
2950     // than necessary, because it means that each store effectively depends
2951     // on every argument instead of just those arguments it would clobber.
2952     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2953
2954     SmallVector<SDValue, 8> MemOpChains2;
2955     SDValue FIN;
2956     int FI = 0;
2957     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2958       CCValAssign &VA = ArgLocs[i];
2959       if (VA.isRegLoc())
2960         continue;
2961       assert(VA.isMemLoc());
2962       SDValue Arg = OutVals[i];
2963       ISD::ArgFlagsTy Flags = Outs[i].Flags;
2964       // Skip inalloca arguments.  They don't require any work.
2965       if (Flags.isInAlloca())
2966         continue;
2967       // Create frame index.
2968       int32_t Offset = VA.getLocMemOffset()+FPDiff;
2969       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2970       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2971       FIN = DAG.getFrameIndex(FI, getPointerTy());
2972
2973       if (Flags.isByVal()) {
2974         // Copy relative to framepointer.
2975         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
2976         if (!StackPtr.getNode())
2977           StackPtr = DAG.getCopyFromReg(Chain, dl,
2978                                         RegInfo->getStackRegister(),
2979                                         getPointerTy());
2980         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2981
2982         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2983                                                          ArgChain,
2984                                                          Flags, DAG, dl));
2985       } else {
2986         // Store relative to framepointer.
2987         MemOpChains2.push_back(
2988           DAG.getStore(ArgChain, dl, Arg, FIN,
2989                        MachinePointerInfo::getFixedStack(FI),
2990                        false, false, 0));
2991       }
2992     }
2993
2994     if (!MemOpChains2.empty())
2995       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
2996
2997     // Store the return address to the appropriate stack slot.
2998     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
2999                                      getPointerTy(), RegInfo->getSlotSize(),
3000                                      FPDiff, dl);
3001   }
3002
3003   // Build a sequence of copy-to-reg nodes chained together with token chain
3004   // and flag operands which copy the outgoing args into registers.
3005   SDValue InFlag;
3006   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3007     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3008                              RegsToPass[i].second, InFlag);
3009     InFlag = Chain.getValue(1);
3010   }
3011
3012   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3013     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3014     // In the 64-bit large code model, we have to make all calls
3015     // through a register, since the call instruction's 32-bit
3016     // pc-relative offset may not be large enough to hold the whole
3017     // address.
3018   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3019     // If the callee is a GlobalAddress node (quite common, every direct call
3020     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3021     // it.
3022     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3023
3024     // We should use extra load for direct calls to dllimported functions in
3025     // non-JIT mode.
3026     const GlobalValue *GV = G->getGlobal();
3027     if (!GV->hasDLLImportStorageClass()) {
3028       unsigned char OpFlags = 0;
3029       bool ExtraLoad = false;
3030       unsigned WrapperKind = ISD::DELETED_NODE;
3031
3032       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3033       // external symbols most go through the PLT in PIC mode.  If the symbol
3034       // has hidden or protected visibility, or if it is static or local, then
3035       // we don't need to use the PLT - we can directly call it.
3036       if (Subtarget->isTargetELF() &&
3037           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3038           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3039         OpFlags = X86II::MO_PLT;
3040       } else if (Subtarget->isPICStyleStubAny() &&
3041                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
3042                  (!Subtarget->getTargetTriple().isMacOSX() ||
3043                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3044         // PC-relative references to external symbols should go through $stub,
3045         // unless we're building with the leopard linker or later, which
3046         // automatically synthesizes these stubs.
3047         OpFlags = X86II::MO_DARWIN_STUB;
3048       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3049                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3050         // If the function is marked as non-lazy, generate an indirect call
3051         // which loads from the GOT directly. This avoids runtime overhead
3052         // at the cost of eager binding (and one extra byte of encoding).
3053         OpFlags = X86II::MO_GOTPCREL;
3054         WrapperKind = X86ISD::WrapperRIP;
3055         ExtraLoad = true;
3056       }
3057
3058       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
3059                                           G->getOffset(), OpFlags);
3060
3061       // Add a wrapper if needed.
3062       if (WrapperKind != ISD::DELETED_NODE)
3063         Callee = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Callee);
3064       // Add extra indirection if needed.
3065       if (ExtraLoad)
3066         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
3067                              MachinePointerInfo::getGOT(),
3068                              false, false, false, 0);
3069     }
3070   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3071     unsigned char OpFlags = 0;
3072
3073     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3074     // external symbols should go through the PLT.
3075     if (Subtarget->isTargetELF() &&
3076         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3077       OpFlags = X86II::MO_PLT;
3078     } else if (Subtarget->isPICStyleStubAny() &&
3079                (!Subtarget->getTargetTriple().isMacOSX() ||
3080                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3081       // PC-relative references to external symbols should go through $stub,
3082       // unless we're building with the leopard linker or later, which
3083       // automatically synthesizes these stubs.
3084       OpFlags = X86II::MO_DARWIN_STUB;
3085     }
3086
3087     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
3088                                          OpFlags);
3089   } else if (Subtarget->isTarget64BitILP32() &&
3090              Callee->getValueType(0) == MVT::i32) {
3091     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3092     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3093   }
3094
3095   // Returns a chain & a flag for retval copy to use.
3096   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3097   SmallVector<SDValue, 8> Ops;
3098
3099   if (!IsSibcall && isTailCall) {
3100     Chain = DAG.getCALLSEQ_END(Chain,
3101                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3102                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3103     InFlag = Chain.getValue(1);
3104   }
3105
3106   Ops.push_back(Chain);
3107   Ops.push_back(Callee);
3108
3109   if (isTailCall)
3110     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3111
3112   // Add argument registers to the end of the list so that they are known live
3113   // into the call.
3114   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3115     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3116                                   RegsToPass[i].second.getValueType()));
3117
3118   // Add a register mask operand representing the call-preserved registers.
3119   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
3120   const uint32_t *Mask = TRI->getCallPreservedMask(MF, CallConv);
3121   assert(Mask && "Missing call preserved mask for calling convention");
3122   Ops.push_back(DAG.getRegisterMask(Mask));
3123
3124   if (InFlag.getNode())
3125     Ops.push_back(InFlag);
3126
3127   if (isTailCall) {
3128     // We used to do:
3129     //// If this is the first return lowered for this function, add the regs
3130     //// to the liveout set for the function.
3131     // This isn't right, although it's probably harmless on x86; liveouts
3132     // should be computed from returns not tail calls.  Consider a void
3133     // function making a tail call to a function returning int.
3134     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3135   }
3136
3137   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3138   InFlag = Chain.getValue(1);
3139
3140   // Create the CALLSEQ_END node.
3141   unsigned NumBytesForCalleeToPop;
3142   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3143                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3144     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3145   else if (!Is64Bit && !IsTailCallConvention(CallConv) &&
3146            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3147            SR == StackStructReturn)
3148     // If this is a call to a struct-return function, the callee
3149     // pops the hidden struct pointer, so we have to push it back.
3150     // This is common for Darwin/X86, Linux & Mingw32 targets.
3151     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3152     NumBytesForCalleeToPop = 4;
3153   else
3154     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3155
3156   // Returns a flag for retval copy to use.
3157   if (!IsSibcall) {
3158     Chain = DAG.getCALLSEQ_END(Chain,
3159                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3160                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3161                                                      true),
3162                                InFlag, dl);
3163     InFlag = Chain.getValue(1);
3164   }
3165
3166   // Handle result values, copying them out of physregs into vregs that we
3167   // return.
3168   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3169                          Ins, dl, DAG, InVals);
3170 }
3171
3172 //===----------------------------------------------------------------------===//
3173 //                Fast Calling Convention (tail call) implementation
3174 //===----------------------------------------------------------------------===//
3175
3176 //  Like std call, callee cleans arguments, convention except that ECX is
3177 //  reserved for storing the tail called function address. Only 2 registers are
3178 //  free for argument passing (inreg). Tail call optimization is performed
3179 //  provided:
3180 //                * tailcallopt is enabled
3181 //                * caller/callee are fastcc
3182 //  On X86_64 architecture with GOT-style position independent code only local
3183 //  (within module) calls are supported at the moment.
3184 //  To keep the stack aligned according to platform abi the function
3185 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3186 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3187 //  If a tail called function callee has more arguments than the caller the
3188 //  caller needs to make sure that there is room to move the RETADDR to. This is
3189 //  achieved by reserving an area the size of the argument delta right after the
3190 //  original RETADDR, but before the saved framepointer or the spilled registers
3191 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3192 //  stack layout:
3193 //    arg1
3194 //    arg2
3195 //    RETADDR
3196 //    [ new RETADDR
3197 //      move area ]
3198 //    (possible EBP)
3199 //    ESI
3200 //    EDI
3201 //    local1 ..
3202
3203 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
3204 /// for a 16 byte align requirement.
3205 unsigned
3206 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3207                                                SelectionDAG& DAG) const {
3208   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3209   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3210   unsigned StackAlignment = TFI.getStackAlignment();
3211   uint64_t AlignMask = StackAlignment - 1;
3212   int64_t Offset = StackSize;
3213   unsigned SlotSize = RegInfo->getSlotSize();
3214   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3215     // Number smaller than 12 so just add the difference.
3216     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3217   } else {
3218     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3219     Offset = ((~AlignMask) & Offset) + StackAlignment +
3220       (StackAlignment-SlotSize);
3221   }
3222   return Offset;
3223 }
3224
3225 /// MatchingStackOffset - Return true if the given stack call argument is
3226 /// already available in the same position (relatively) of the caller's
3227 /// incoming argument stack.
3228 static
3229 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3230                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3231                          const X86InstrInfo *TII) {
3232   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3233   int FI = INT_MAX;
3234   if (Arg.getOpcode() == ISD::CopyFromReg) {
3235     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3236     if (!TargetRegisterInfo::isVirtualRegister(VR))
3237       return false;
3238     MachineInstr *Def = MRI->getVRegDef(VR);
3239     if (!Def)
3240       return false;
3241     if (!Flags.isByVal()) {
3242       if (!TII->isLoadFromStackSlot(Def, FI))
3243         return false;
3244     } else {
3245       unsigned Opcode = Def->getOpcode();
3246       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3247            Opcode == X86::LEA64_32r) &&
3248           Def->getOperand(1).isFI()) {
3249         FI = Def->getOperand(1).getIndex();
3250         Bytes = Flags.getByValSize();
3251       } else
3252         return false;
3253     }
3254   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3255     if (Flags.isByVal())
3256       // ByVal argument is passed in as a pointer but it's now being
3257       // dereferenced. e.g.
3258       // define @foo(%struct.X* %A) {
3259       //   tail call @bar(%struct.X* byval %A)
3260       // }
3261       return false;
3262     SDValue Ptr = Ld->getBasePtr();
3263     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3264     if (!FINode)
3265       return false;
3266     FI = FINode->getIndex();
3267   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3268     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3269     FI = FINode->getIndex();
3270     Bytes = Flags.getByValSize();
3271   } else
3272     return false;
3273
3274   assert(FI != INT_MAX);
3275   if (!MFI->isFixedObjectIndex(FI))
3276     return false;
3277   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3278 }
3279
3280 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
3281 /// for tail call optimization. Targets which want to do tail call
3282 /// optimization should implement this function.
3283 bool
3284 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
3285                                                      CallingConv::ID CalleeCC,
3286                                                      bool isVarArg,
3287                                                      bool isCalleeStructRet,
3288                                                      bool isCallerStructRet,
3289                                                      Type *RetTy,
3290                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3291                                     const SmallVectorImpl<SDValue> &OutVals,
3292                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3293                                                      SelectionDAG &DAG) const {
3294   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
3295     return false;
3296
3297   // If -tailcallopt is specified, make fastcc functions tail-callable.
3298   const MachineFunction &MF = DAG.getMachineFunction();
3299   const Function *CallerF = MF.getFunction();
3300
3301   // If the function return type is x86_fp80 and the callee return type is not,
3302   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3303   // perform a tailcall optimization here.
3304   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3305     return false;
3306
3307   CallingConv::ID CallerCC = CallerF->getCallingConv();
3308   bool CCMatch = CallerCC == CalleeCC;
3309   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3310   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3311
3312   // Win64 functions have extra shadow space for argument homing. Don't do the
3313   // sibcall if the caller and callee have mismatched expectations for this
3314   // space.
3315   if (IsCalleeWin64 != IsCallerWin64)
3316     return false;
3317
3318   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3319     if (IsTailCallConvention(CalleeCC) && CCMatch)
3320       return true;
3321     return false;
3322   }
3323
3324   // Look for obvious safe cases to perform tail call optimization that do not
3325   // require ABI changes. This is what gcc calls sibcall.
3326
3327   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3328   // emit a special epilogue.
3329   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3330   if (RegInfo->needsStackRealignment(MF))
3331     return false;
3332
3333   // Also avoid sibcall optimization if either caller or callee uses struct
3334   // return semantics.
3335   if (isCalleeStructRet || isCallerStructRet)
3336     return false;
3337
3338   // An stdcall/thiscall caller is expected to clean up its arguments; the
3339   // callee isn't going to do that.
3340   // FIXME: this is more restrictive than needed. We could produce a tailcall
3341   // when the stack adjustment matches. For example, with a thiscall that takes
3342   // only one argument.
3343   if (!CCMatch && (CallerCC == CallingConv::X86_StdCall ||
3344                    CallerCC == CallingConv::X86_ThisCall))
3345     return false;
3346
3347   // Do not sibcall optimize vararg calls unless all arguments are passed via
3348   // registers.
3349   if (isVarArg && !Outs.empty()) {
3350
3351     // Optimizing for varargs on Win64 is unlikely to be safe without
3352     // additional testing.
3353     if (IsCalleeWin64 || IsCallerWin64)
3354       return false;
3355
3356     SmallVector<CCValAssign, 16> ArgLocs;
3357     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3358                    *DAG.getContext());
3359
3360     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3361     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3362       if (!ArgLocs[i].isRegLoc())
3363         return false;
3364   }
3365
3366   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3367   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3368   // this into a sibcall.
3369   bool Unused = false;
3370   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3371     if (!Ins[i].Used) {
3372       Unused = true;
3373       break;
3374     }
3375   }
3376   if (Unused) {
3377     SmallVector<CCValAssign, 16> RVLocs;
3378     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3379                    *DAG.getContext());
3380     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3381     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3382       CCValAssign &VA = RVLocs[i];
3383       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3384         return false;
3385     }
3386   }
3387
3388   // If the calling conventions do not match, then we'd better make sure the
3389   // results are returned in the same way as what the caller expects.
3390   if (!CCMatch) {
3391     SmallVector<CCValAssign, 16> RVLocs1;
3392     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3393                     *DAG.getContext());
3394     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3395
3396     SmallVector<CCValAssign, 16> RVLocs2;
3397     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3398                     *DAG.getContext());
3399     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3400
3401     if (RVLocs1.size() != RVLocs2.size())
3402       return false;
3403     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3404       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3405         return false;
3406       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3407         return false;
3408       if (RVLocs1[i].isRegLoc()) {
3409         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3410           return false;
3411       } else {
3412         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3413           return false;
3414       }
3415     }
3416   }
3417
3418   // If the callee takes no arguments then go on to check the results of the
3419   // call.
3420   if (!Outs.empty()) {
3421     // Check if stack adjustment is needed. For now, do not do this if any
3422     // argument is passed on the stack.
3423     SmallVector<CCValAssign, 16> ArgLocs;
3424     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3425                    *DAG.getContext());
3426
3427     // Allocate shadow area for Win64
3428     if (IsCalleeWin64)
3429       CCInfo.AllocateStack(32, 8);
3430
3431     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3432     if (CCInfo.getNextStackOffset()) {
3433       MachineFunction &MF = DAG.getMachineFunction();
3434       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
3435         return false;
3436
3437       // Check if the arguments are already laid out in the right way as
3438       // the caller's fixed stack objects.
3439       MachineFrameInfo *MFI = MF.getFrameInfo();
3440       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3441       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3442       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3443         CCValAssign &VA = ArgLocs[i];
3444         SDValue Arg = OutVals[i];
3445         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3446         if (VA.getLocInfo() == CCValAssign::Indirect)
3447           return false;
3448         if (!VA.isRegLoc()) {
3449           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3450                                    MFI, MRI, TII))
3451             return false;
3452         }
3453       }
3454     }
3455
3456     // If the tailcall address may be in a register, then make sure it's
3457     // possible to register allocate for it. In 32-bit, the call address can
3458     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3459     // callee-saved registers are restored. These happen to be the same
3460     // registers used to pass 'inreg' arguments so watch out for those.
3461     if (!Subtarget->is64Bit() &&
3462         ((!isa<GlobalAddressSDNode>(Callee) &&
3463           !isa<ExternalSymbolSDNode>(Callee)) ||
3464          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3465       unsigned NumInRegs = 0;
3466       // In PIC we need an extra register to formulate the address computation
3467       // for the callee.
3468       unsigned MaxInRegs =
3469         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3470
3471       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3472         CCValAssign &VA = ArgLocs[i];
3473         if (!VA.isRegLoc())
3474           continue;
3475         unsigned Reg = VA.getLocReg();
3476         switch (Reg) {
3477         default: break;
3478         case X86::EAX: case X86::EDX: case X86::ECX:
3479           if (++NumInRegs == MaxInRegs)
3480             return false;
3481           break;
3482         }
3483       }
3484     }
3485   }
3486
3487   return true;
3488 }
3489
3490 FastISel *
3491 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3492                                   const TargetLibraryInfo *libInfo) const {
3493   return X86::createFastISel(funcInfo, libInfo);
3494 }
3495
3496 //===----------------------------------------------------------------------===//
3497 //                           Other Lowering Hooks
3498 //===----------------------------------------------------------------------===//
3499
3500 static bool MayFoldLoad(SDValue Op) {
3501   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3502 }
3503
3504 static bool MayFoldIntoStore(SDValue Op) {
3505   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3506 }
3507
3508 static bool isTargetShuffle(unsigned Opcode) {
3509   switch(Opcode) {
3510   default: return false;
3511   case X86ISD::BLENDI:
3512   case X86ISD::PSHUFB:
3513   case X86ISD::PSHUFD:
3514   case X86ISD::PSHUFHW:
3515   case X86ISD::PSHUFLW:
3516   case X86ISD::SHUFP:
3517   case X86ISD::PALIGNR:
3518   case X86ISD::MOVLHPS:
3519   case X86ISD::MOVLHPD:
3520   case X86ISD::MOVHLPS:
3521   case X86ISD::MOVLPS:
3522   case X86ISD::MOVLPD:
3523   case X86ISD::MOVSHDUP:
3524   case X86ISD::MOVSLDUP:
3525   case X86ISD::MOVDDUP:
3526   case X86ISD::MOVSS:
3527   case X86ISD::MOVSD:
3528   case X86ISD::UNPCKL:
3529   case X86ISD::UNPCKH:
3530   case X86ISD::VPERMILPI:
3531   case X86ISD::VPERM2X128:
3532   case X86ISD::VPERMI:
3533     return true;
3534   }
3535 }
3536
3537 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3538                                     SDValue V1, unsigned TargetMask,
3539                                     SelectionDAG &DAG) {
3540   switch(Opc) {
3541   default: llvm_unreachable("Unknown x86 shuffle node");
3542   case X86ISD::PSHUFD:
3543   case X86ISD::PSHUFHW:
3544   case X86ISD::PSHUFLW:
3545   case X86ISD::VPERMILPI:
3546   case X86ISD::VPERMI:
3547     return DAG.getNode(Opc, dl, VT, V1,
3548                        DAG.getConstant(TargetMask, dl, MVT::i8));
3549   }
3550 }
3551
3552 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3553                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3554   switch(Opc) {
3555   default: llvm_unreachable("Unknown x86 shuffle node");
3556   case X86ISD::MOVLHPS:
3557   case X86ISD::MOVLHPD:
3558   case X86ISD::MOVHLPS:
3559   case X86ISD::MOVLPS:
3560   case X86ISD::MOVLPD:
3561   case X86ISD::MOVSS:
3562   case X86ISD::MOVSD:
3563   case X86ISD::UNPCKL:
3564   case X86ISD::UNPCKH:
3565     return DAG.getNode(Opc, dl, VT, V1, V2);
3566   }
3567 }
3568
3569 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3570   MachineFunction &MF = DAG.getMachineFunction();
3571   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3572   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3573   int ReturnAddrIndex = FuncInfo->getRAIndex();
3574
3575   if (ReturnAddrIndex == 0) {
3576     // Set up a frame object for the return address.
3577     unsigned SlotSize = RegInfo->getSlotSize();
3578     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3579                                                            -(int64_t)SlotSize,
3580                                                            false);
3581     FuncInfo->setRAIndex(ReturnAddrIndex);
3582   }
3583
3584   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
3585 }
3586
3587 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3588                                        bool hasSymbolicDisplacement) {
3589   // Offset should fit into 32 bit immediate field.
3590   if (!isInt<32>(Offset))
3591     return false;
3592
3593   // If we don't have a symbolic displacement - we don't have any extra
3594   // restrictions.
3595   if (!hasSymbolicDisplacement)
3596     return true;
3597
3598   // FIXME: Some tweaks might be needed for medium code model.
3599   if (M != CodeModel::Small && M != CodeModel::Kernel)
3600     return false;
3601
3602   // For small code model we assume that latest object is 16MB before end of 31
3603   // bits boundary. We may also accept pretty large negative constants knowing
3604   // that all objects are in the positive half of address space.
3605   if (M == CodeModel::Small && Offset < 16*1024*1024)
3606     return true;
3607
3608   // For kernel code model we know that all object resist in the negative half
3609   // of 32bits address space. We may not accept negative offsets, since they may
3610   // be just off and we may accept pretty large positive ones.
3611   if (M == CodeModel::Kernel && Offset >= 0)
3612     return true;
3613
3614   return false;
3615 }
3616
3617 /// isCalleePop - Determines whether the callee is required to pop its
3618 /// own arguments. Callee pop is necessary to support tail calls.
3619 bool X86::isCalleePop(CallingConv::ID CallingConv,
3620                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
3621   switch (CallingConv) {
3622   default:
3623     return false;
3624   case CallingConv::X86_StdCall:
3625   case CallingConv::X86_FastCall:
3626   case CallingConv::X86_ThisCall:
3627     return !is64Bit;
3628   case CallingConv::Fast:
3629   case CallingConv::GHC:
3630   case CallingConv::HiPE:
3631     if (IsVarArg)
3632       return false;
3633     return TailCallOpt;
3634   }
3635 }
3636
3637 /// \brief Return true if the condition is an unsigned comparison operation.
3638 static bool isX86CCUnsigned(unsigned X86CC) {
3639   switch (X86CC) {
3640   default: llvm_unreachable("Invalid integer condition!");
3641   case X86::COND_E:     return true;
3642   case X86::COND_G:     return false;
3643   case X86::COND_GE:    return false;
3644   case X86::COND_L:     return false;
3645   case X86::COND_LE:    return false;
3646   case X86::COND_NE:    return true;
3647   case X86::COND_B:     return true;
3648   case X86::COND_A:     return true;
3649   case X86::COND_BE:    return true;
3650   case X86::COND_AE:    return true;
3651   }
3652   llvm_unreachable("covered switch fell through?!");
3653 }
3654
3655 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
3656 /// specific condition code, returning the condition code and the LHS/RHS of the
3657 /// comparison to make.
3658 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
3659                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3660   if (!isFP) {
3661     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3662       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3663         // X > -1   -> X == 0, jump !sign.
3664         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3665         return X86::COND_NS;
3666       }
3667       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3668         // X < 0   -> X == 0, jump on sign.
3669         return X86::COND_S;
3670       }
3671       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3672         // X < 1   -> X <= 0
3673         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3674         return X86::COND_LE;
3675       }
3676     }
3677
3678     switch (SetCCOpcode) {
3679     default: llvm_unreachable("Invalid integer condition!");
3680     case ISD::SETEQ:  return X86::COND_E;
3681     case ISD::SETGT:  return X86::COND_G;
3682     case ISD::SETGE:  return X86::COND_GE;
3683     case ISD::SETLT:  return X86::COND_L;
3684     case ISD::SETLE:  return X86::COND_LE;
3685     case ISD::SETNE:  return X86::COND_NE;
3686     case ISD::SETULT: return X86::COND_B;
3687     case ISD::SETUGT: return X86::COND_A;
3688     case ISD::SETULE: return X86::COND_BE;
3689     case ISD::SETUGE: return X86::COND_AE;
3690     }
3691   }
3692
3693   // First determine if it is required or is profitable to flip the operands.
3694
3695   // If LHS is a foldable load, but RHS is not, flip the condition.
3696   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
3697       !ISD::isNON_EXTLoad(RHS.getNode())) {
3698     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
3699     std::swap(LHS, RHS);
3700   }
3701
3702   switch (SetCCOpcode) {
3703   default: break;
3704   case ISD::SETOLT:
3705   case ISD::SETOLE:
3706   case ISD::SETUGT:
3707   case ISD::SETUGE:
3708     std::swap(LHS, RHS);
3709     break;
3710   }
3711
3712   // On a floating point condition, the flags are set as follows:
3713   // ZF  PF  CF   op
3714   //  0 | 0 | 0 | X > Y
3715   //  0 | 0 | 1 | X < Y
3716   //  1 | 0 | 0 | X == Y
3717   //  1 | 1 | 1 | unordered
3718   switch (SetCCOpcode) {
3719   default: llvm_unreachable("Condcode should be pre-legalized away");
3720   case ISD::SETUEQ:
3721   case ISD::SETEQ:   return X86::COND_E;
3722   case ISD::SETOLT:              // flipped
3723   case ISD::SETOGT:
3724   case ISD::SETGT:   return X86::COND_A;
3725   case ISD::SETOLE:              // flipped
3726   case ISD::SETOGE:
3727   case ISD::SETGE:   return X86::COND_AE;
3728   case ISD::SETUGT:              // flipped
3729   case ISD::SETULT:
3730   case ISD::SETLT:   return X86::COND_B;
3731   case ISD::SETUGE:              // flipped
3732   case ISD::SETULE:
3733   case ISD::SETLE:   return X86::COND_BE;
3734   case ISD::SETONE:
3735   case ISD::SETNE:   return X86::COND_NE;
3736   case ISD::SETUO:   return X86::COND_P;
3737   case ISD::SETO:    return X86::COND_NP;
3738   case ISD::SETOEQ:
3739   case ISD::SETUNE:  return X86::COND_INVALID;
3740   }
3741 }
3742
3743 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
3744 /// code. Current x86 isa includes the following FP cmov instructions:
3745 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
3746 static bool hasFPCMov(unsigned X86CC) {
3747   switch (X86CC) {
3748   default:
3749     return false;
3750   case X86::COND_B:
3751   case X86::COND_BE:
3752   case X86::COND_E:
3753   case X86::COND_P:
3754   case X86::COND_A:
3755   case X86::COND_AE:
3756   case X86::COND_NE:
3757   case X86::COND_NP:
3758     return true;
3759   }
3760 }
3761
3762 /// isFPImmLegal - Returns true if the target can instruction select the
3763 /// specified FP immediate natively. If false, the legalizer will
3764 /// materialize the FP immediate as a load from a constant pool.
3765 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3766   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
3767     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
3768       return true;
3769   }
3770   return false;
3771 }
3772
3773 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
3774                                               ISD::LoadExtType ExtTy,
3775                                               EVT NewVT) const {
3776   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
3777   // relocation target a movq or addq instruction: don't let the load shrink.
3778   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
3779   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
3780     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
3781       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
3782   return true;
3783 }
3784
3785 /// \brief Returns true if it is beneficial to convert a load of a constant
3786 /// to just the constant itself.
3787 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
3788                                                           Type *Ty) const {
3789   assert(Ty->isIntegerTy());
3790
3791   unsigned BitSize = Ty->getPrimitiveSizeInBits();
3792   if (BitSize == 0 || BitSize > 64)
3793     return false;
3794   return true;
3795 }
3796
3797 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
3798                                                 unsigned Index) const {
3799   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
3800     return false;
3801
3802   return (Index == 0 || Index == ResVT.getVectorNumElements());
3803 }
3804
3805 bool X86TargetLowering::isCheapToSpeculateCttz() const {
3806   // Speculate cttz only if we can directly use TZCNT.
3807   return Subtarget->hasBMI();
3808 }
3809
3810 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
3811   // Speculate ctlz only if we can directly use LZCNT.
3812   return Subtarget->hasLZCNT();
3813 }
3814
3815 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
3816 /// the specified range (L, H].
3817 static bool isUndefOrInRange(int Val, int Low, int Hi) {
3818   return (Val < 0) || (Val >= Low && Val < Hi);
3819 }
3820
3821 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
3822 /// specified value.
3823 static bool isUndefOrEqual(int Val, int CmpVal) {
3824   return (Val < 0 || Val == CmpVal);
3825 }
3826
3827 /// isSequentialOrUndefInRange - Return true if every element in Mask, beginning
3828 /// from position Pos and ending in Pos+Size, falls within the specified
3829 /// sequential range (Low, Low+Size]. or is undef.
3830 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
3831                                        unsigned Pos, unsigned Size, int Low) {
3832   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
3833     if (!isUndefOrEqual(Mask[i], Low))
3834       return false;
3835   return true;
3836 }
3837
3838 /// isVEXTRACTIndex - Return true if the specified
3839 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
3840 /// suitable for instruction that extract 128 or 256 bit vectors
3841 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
3842   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
3843   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3844     return false;
3845
3846   // The index should be aligned on a vecWidth-bit boundary.
3847   uint64_t Index =
3848     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3849
3850   MVT VT = N->getSimpleValueType(0);
3851   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
3852   bool Result = (Index * ElSize) % vecWidth == 0;
3853
3854   return Result;
3855 }
3856
3857 /// isVINSERTIndex - Return true if the specified INSERT_SUBVECTOR
3858 /// operand specifies a subvector insert that is suitable for input to
3859 /// insertion of 128 or 256-bit subvectors
3860 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
3861   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
3862   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3863     return false;
3864   // The index should be aligned on a vecWidth-bit boundary.
3865   uint64_t Index =
3866     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3867
3868   MVT VT = N->getSimpleValueType(0);
3869   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
3870   bool Result = (Index * ElSize) % vecWidth == 0;
3871
3872   return Result;
3873 }
3874
3875 bool X86::isVINSERT128Index(SDNode *N) {
3876   return isVINSERTIndex(N, 128);
3877 }
3878
3879 bool X86::isVINSERT256Index(SDNode *N) {
3880   return isVINSERTIndex(N, 256);
3881 }
3882
3883 bool X86::isVEXTRACT128Index(SDNode *N) {
3884   return isVEXTRACTIndex(N, 128);
3885 }
3886
3887 bool X86::isVEXTRACT256Index(SDNode *N) {
3888   return isVEXTRACTIndex(N, 256);
3889 }
3890
3891 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
3892   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
3893   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3894     llvm_unreachable("Illegal extract subvector for VEXTRACT");
3895
3896   uint64_t Index =
3897     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3898
3899   MVT VecVT = N->getOperand(0).getSimpleValueType();
3900   MVT ElVT = VecVT.getVectorElementType();
3901
3902   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
3903   return Index / NumElemsPerChunk;
3904 }
3905
3906 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
3907   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
3908   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3909     llvm_unreachable("Illegal insert subvector for VINSERT");
3910
3911   uint64_t Index =
3912     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3913
3914   MVT VecVT = N->getSimpleValueType(0);
3915   MVT ElVT = VecVT.getVectorElementType();
3916
3917   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
3918   return Index / NumElemsPerChunk;
3919 }
3920
3921 /// getExtractVEXTRACT128Immediate - Return the appropriate immediate
3922 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
3923 /// and VINSERTI128 instructions.
3924 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
3925   return getExtractVEXTRACTImmediate(N, 128);
3926 }
3927
3928 /// getExtractVEXTRACT256Immediate - Return the appropriate immediate
3929 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF64x4
3930 /// and VINSERTI64x4 instructions.
3931 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
3932   return getExtractVEXTRACTImmediate(N, 256);
3933 }
3934
3935 /// getInsertVINSERT128Immediate - Return the appropriate immediate
3936 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
3937 /// and VINSERTI128 instructions.
3938 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
3939   return getInsertVINSERTImmediate(N, 128);
3940 }
3941
3942 /// getInsertVINSERT256Immediate - Return the appropriate immediate
3943 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF46x4
3944 /// and VINSERTI64x4 instructions.
3945 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
3946   return getInsertVINSERTImmediate(N, 256);
3947 }
3948
3949 /// isZero - Returns true if Elt is a constant integer zero
3950 static bool isZero(SDValue V) {
3951   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
3952   return C && C->isNullValue();
3953 }
3954
3955 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3956 /// constant +0.0.
3957 bool X86::isZeroNode(SDValue Elt) {
3958   if (isZero(Elt))
3959     return true;
3960   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
3961     return CFP->getValueAPF().isPosZero();
3962   return false;
3963 }
3964
3965 /// getZeroVector - Returns a vector of specified type with all zero elements.
3966 ///
3967 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
3968                              SelectionDAG &DAG, SDLoc dl) {
3969   assert(VT.isVector() && "Expected a vector type");
3970
3971   // Always build SSE zero vectors as <4 x i32> bitcasted
3972   // to their dest type. This ensures they get CSE'd.
3973   SDValue Vec;
3974   if (VT.is128BitVector()) {  // SSE
3975     if (Subtarget->hasSSE2()) {  // SSE2
3976       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
3977       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3978     } else { // SSE1
3979       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
3980       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3981     }
3982   } else if (VT.is256BitVector()) { // AVX
3983     if (Subtarget->hasInt256()) { // AVX2
3984       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
3985       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3986       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
3987     } else {
3988       // 256-bit logic and arithmetic instructions in AVX are all
3989       // floating-point, no support for integer ops. Emit fp zeroed vectors.
3990       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
3991       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3992       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
3993     }
3994   } else if (VT.is512BitVector()) { // AVX-512
3995       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
3996       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
3997                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3998       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
3999   } else if (VT.getScalarType() == MVT::i1) {
4000
4001     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4002             && "Unexpected vector type");
4003     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4004             && "Unexpected vector type");
4005     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4006     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4007     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4008   } else
4009     llvm_unreachable("Unexpected vector type");
4010
4011   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
4012 }
4013
4014 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4015                                 SelectionDAG &DAG, SDLoc dl,
4016                                 unsigned vectorWidth) {
4017   assert((vectorWidth == 128 || vectorWidth == 256) &&
4018          "Unsupported vector width");
4019   EVT VT = Vec.getValueType();
4020   EVT ElVT = VT.getVectorElementType();
4021   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4022   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4023                                   VT.getVectorNumElements()/Factor);
4024
4025   // Extract from UNDEF is UNDEF.
4026   if (Vec.getOpcode() == ISD::UNDEF)
4027     return DAG.getUNDEF(ResultVT);
4028
4029   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4030   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4031
4032   // This is the index of the first element of the vectorWidth-bit chunk
4033   // we want.
4034   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / vectorWidth)
4035                                * ElemsPerChunk);
4036
4037   // If the input is a buildvector just emit a smaller one.
4038   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4039     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4040                        makeArrayRef(Vec->op_begin() + NormalizedIdxVal,
4041                                     ElemsPerChunk));
4042
4043   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4044   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4045 }
4046
4047 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4048 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4049 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4050 /// instructions or a simple subregister reference. Idx is an index in the
4051 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4052 /// lowering EXTRACT_VECTOR_ELT operations easier.
4053 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4054                                    SelectionDAG &DAG, SDLoc dl) {
4055   assert((Vec.getValueType().is256BitVector() ||
4056           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4057   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4058 }
4059
4060 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4061 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4062                                    SelectionDAG &DAG, SDLoc dl) {
4063   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4064   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4065 }
4066
4067 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4068                                unsigned IdxVal, SelectionDAG &DAG,
4069                                SDLoc dl, unsigned vectorWidth) {
4070   assert((vectorWidth == 128 || vectorWidth == 256) &&
4071          "Unsupported vector width");
4072   // Inserting UNDEF is Result
4073   if (Vec.getOpcode() == ISD::UNDEF)
4074     return Result;
4075   EVT VT = Vec.getValueType();
4076   EVT ElVT = VT.getVectorElementType();
4077   EVT ResultVT = Result.getValueType();
4078
4079   // Insert the relevant vectorWidth bits.
4080   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4081
4082   // This is the index of the first element of the vectorWidth-bit chunk
4083   // we want.
4084   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/vectorWidth)
4085                                * ElemsPerChunk);
4086
4087   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4088   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4089 }
4090
4091 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4092 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4093 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4094 /// simple superregister reference.  Idx is an index in the 128 bits
4095 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4096 /// lowering INSERT_VECTOR_ELT operations easier.
4097 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4098                                   SelectionDAG &DAG, SDLoc dl) {
4099   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4100
4101   // For insertion into the zero index (low half) of a 256-bit vector, it is
4102   // more efficient to generate a blend with immediate instead of an insert*128.
4103   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4104   // extend the subvector to the size of the result vector. Make sure that
4105   // we are not recursing on that node by checking for undef here.
4106   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4107       Result.getOpcode() != ISD::UNDEF) {
4108     EVT ResultVT = Result.getValueType();
4109     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4110     SDValue Undef = DAG.getUNDEF(ResultVT);
4111     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4112                                  Vec, ZeroIndex);
4113
4114     // The blend instruction, and therefore its mask, depend on the data type.
4115     MVT ScalarType = ResultVT.getScalarType().getSimpleVT();
4116     if (ScalarType.isFloatingPoint()) {
4117       // Choose either vblendps (float) or vblendpd (double).
4118       unsigned ScalarSize = ScalarType.getSizeInBits();
4119       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4120       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4121       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4122       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4123     }
4124
4125     const X86Subtarget &Subtarget =
4126     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4127
4128     // AVX2 is needed for 256-bit integer blend support.
4129     // Integers must be cast to 32-bit because there is only vpblendd;
4130     // vpblendw can't be used for this because it has a handicapped mask.
4131
4132     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4133     // is still more efficient than using the wrong domain vinsertf128 that
4134     // will be created by InsertSubVector().
4135     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4136
4137     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4138     Vec256 = DAG.getNode(ISD::BITCAST, dl, CastVT, Vec256);
4139     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4140     return DAG.getNode(ISD::BITCAST, dl, ResultVT, Vec256);
4141   }
4142
4143   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4144 }
4145
4146 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4147                                   SelectionDAG &DAG, SDLoc dl) {
4148   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4149   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4150 }
4151
4152 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4153 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4154 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4155 /// large BUILD_VECTORS.
4156 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4157                                    unsigned NumElems, SelectionDAG &DAG,
4158                                    SDLoc dl) {
4159   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4160   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4161 }
4162
4163 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4164                                    unsigned NumElems, SelectionDAG &DAG,
4165                                    SDLoc dl) {
4166   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4167   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4168 }
4169
4170 /// getOnesVector - Returns a vector of specified type with all bits set.
4171 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4172 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4173 /// Then bitcast to their original type, ensuring they get CSE'd.
4174 static SDValue getOnesVector(MVT VT, bool HasInt256, SelectionDAG &DAG,
4175                              SDLoc dl) {
4176   assert(VT.isVector() && "Expected a vector type");
4177
4178   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4179   SDValue Vec;
4180   if (VT.is256BitVector()) {
4181     if (HasInt256) { // AVX2
4182       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4183       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4184     } else { // AVX
4185       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4186       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4187     }
4188   } else if (VT.is128BitVector()) {
4189     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4190   } else
4191     llvm_unreachable("Unexpected vector type");
4192
4193   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
4194 }
4195
4196 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
4197 /// operation of specified width.
4198 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
4199                        SDValue V2) {
4200   unsigned NumElems = VT.getVectorNumElements();
4201   SmallVector<int, 8> Mask;
4202   Mask.push_back(NumElems);
4203   for (unsigned i = 1; i != NumElems; ++i)
4204     Mask.push_back(i);
4205   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4206 }
4207
4208 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
4209 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4210                           SDValue V2) {
4211   unsigned NumElems = VT.getVectorNumElements();
4212   SmallVector<int, 8> Mask;
4213   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4214     Mask.push_back(i);
4215     Mask.push_back(i + NumElems);
4216   }
4217   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4218 }
4219
4220 /// getUnpackh - Returns a vector_shuffle node for an unpackh operation.
4221 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4222                           SDValue V2) {
4223   unsigned NumElems = VT.getVectorNumElements();
4224   SmallVector<int, 8> Mask;
4225   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4226     Mask.push_back(i + Half);
4227     Mask.push_back(i + NumElems + Half);
4228   }
4229   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4230 }
4231
4232 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
4233 /// vector of zero or undef vector.  This produces a shuffle where the low
4234 /// element of V2 is swizzled into the zero/undef vector, landing at element
4235 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4236 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4237                                            bool IsZero,
4238                                            const X86Subtarget *Subtarget,
4239                                            SelectionDAG &DAG) {
4240   MVT VT = V2.getSimpleValueType();
4241   SDValue V1 = IsZero
4242     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4243   unsigned NumElems = VT.getVectorNumElements();
4244   SmallVector<int, 16> MaskVec;
4245   for (unsigned i = 0; i != NumElems; ++i)
4246     // If this is the insertion idx, put the low elt of V2 here.
4247     MaskVec.push_back(i == Idx ? NumElems : i);
4248   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4249 }
4250
4251 /// getTargetShuffleMask - Calculates the shuffle mask corresponding to the
4252 /// target specific opcode. Returns true if the Mask could be calculated. Sets
4253 /// IsUnary to true if only uses one source. Note that this will set IsUnary for
4254 /// shuffles which use a single input multiple times, and in those cases it will
4255 /// adjust the mask to only have indices within that single input.
4256 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4257                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4258   unsigned NumElems = VT.getVectorNumElements();
4259   SDValue ImmN;
4260
4261   IsUnary = false;
4262   bool IsFakeUnary = false;
4263   switch(N->getOpcode()) {
4264   case X86ISD::BLENDI:
4265     ImmN = N->getOperand(N->getNumOperands()-1);
4266     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4267     break;
4268   case X86ISD::SHUFP:
4269     ImmN = N->getOperand(N->getNumOperands()-1);
4270     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4271     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4272     break;
4273   case X86ISD::UNPCKH:
4274     DecodeUNPCKHMask(VT, Mask);
4275     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4276     break;
4277   case X86ISD::UNPCKL:
4278     DecodeUNPCKLMask(VT, Mask);
4279     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4280     break;
4281   case X86ISD::MOVHLPS:
4282     DecodeMOVHLPSMask(NumElems, Mask);
4283     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4284     break;
4285   case X86ISD::MOVLHPS:
4286     DecodeMOVLHPSMask(NumElems, Mask);
4287     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4288     break;
4289   case X86ISD::PALIGNR:
4290     ImmN = N->getOperand(N->getNumOperands()-1);
4291     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4292     break;
4293   case X86ISD::PSHUFD:
4294   case X86ISD::VPERMILPI:
4295     ImmN = N->getOperand(N->getNumOperands()-1);
4296     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4297     IsUnary = true;
4298     break;
4299   case X86ISD::PSHUFHW:
4300     ImmN = N->getOperand(N->getNumOperands()-1);
4301     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4302     IsUnary = true;
4303     break;
4304   case X86ISD::PSHUFLW:
4305     ImmN = N->getOperand(N->getNumOperands()-1);
4306     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4307     IsUnary = true;
4308     break;
4309   case X86ISD::PSHUFB: {
4310     IsUnary = true;
4311     SDValue MaskNode = N->getOperand(1);
4312     while (MaskNode->getOpcode() == ISD::BITCAST)
4313       MaskNode = MaskNode->getOperand(0);
4314
4315     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4316       // If we have a build-vector, then things are easy.
4317       EVT VT = MaskNode.getValueType();
4318       assert(VT.isVector() &&
4319              "Can't produce a non-vector with a build_vector!");
4320       if (!VT.isInteger())
4321         return false;
4322
4323       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4324
4325       SmallVector<uint64_t, 32> RawMask;
4326       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4327         SDValue Op = MaskNode->getOperand(i);
4328         if (Op->getOpcode() == ISD::UNDEF) {
4329           RawMask.push_back((uint64_t)SM_SentinelUndef);
4330           continue;
4331         }
4332         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4333         if (!CN)
4334           return false;
4335         APInt MaskElement = CN->getAPIntValue();
4336
4337         // We now have to decode the element which could be any integer size and
4338         // extract each byte of it.
4339         for (int j = 0; j < NumBytesPerElement; ++j) {
4340           // Note that this is x86 and so always little endian: the low byte is
4341           // the first byte of the mask.
4342           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4343           MaskElement = MaskElement.lshr(8);
4344         }
4345       }
4346       DecodePSHUFBMask(RawMask, Mask);
4347       break;
4348     }
4349
4350     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4351     if (!MaskLoad)
4352       return false;
4353
4354     SDValue Ptr = MaskLoad->getBasePtr();
4355     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4356         Ptr->getOpcode() == X86ISD::WrapperRIP)
4357       Ptr = Ptr->getOperand(0);
4358
4359     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4360     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4361       return false;
4362
4363     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4364       DecodePSHUFBMask(C, Mask);
4365       if (Mask.empty())
4366         return false;
4367       break;
4368     }
4369
4370     return false;
4371   }
4372   case X86ISD::VPERMI:
4373     ImmN = N->getOperand(N->getNumOperands()-1);
4374     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4375     IsUnary = true;
4376     break;
4377   case X86ISD::MOVSS:
4378   case X86ISD::MOVSD:
4379     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4380     break;
4381   case X86ISD::VPERM2X128:
4382     ImmN = N->getOperand(N->getNumOperands()-1);
4383     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4384     if (Mask.empty()) return false;
4385     break;
4386   case X86ISD::MOVSLDUP:
4387     DecodeMOVSLDUPMask(VT, Mask);
4388     IsUnary = true;
4389     break;
4390   case X86ISD::MOVSHDUP:
4391     DecodeMOVSHDUPMask(VT, Mask);
4392     IsUnary = true;
4393     break;
4394   case X86ISD::MOVDDUP:
4395     DecodeMOVDDUPMask(VT, Mask);
4396     IsUnary = true;
4397     break;
4398   case X86ISD::MOVLHPD:
4399   case X86ISD::MOVLPD:
4400   case X86ISD::MOVLPS:
4401     // Not yet implemented
4402     return false;
4403   default: llvm_unreachable("unknown target shuffle node");
4404   }
4405
4406   // If we have a fake unary shuffle, the shuffle mask is spread across two
4407   // inputs that are actually the same node. Re-map the mask to always point
4408   // into the first input.
4409   if (IsFakeUnary)
4410     for (int &M : Mask)
4411       if (M >= (int)Mask.size())
4412         M -= Mask.size();
4413
4414   return true;
4415 }
4416
4417 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4418 /// element of the result of the vector shuffle.
4419 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4420                                    unsigned Depth) {
4421   if (Depth == 6)
4422     return SDValue();  // Limit search depth.
4423
4424   SDValue V = SDValue(N, 0);
4425   EVT VT = V.getValueType();
4426   unsigned Opcode = V.getOpcode();
4427
4428   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4429   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4430     int Elt = SV->getMaskElt(Index);
4431
4432     if (Elt < 0)
4433       return DAG.getUNDEF(VT.getVectorElementType());
4434
4435     unsigned NumElems = VT.getVectorNumElements();
4436     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4437                                          : SV->getOperand(1);
4438     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4439   }
4440
4441   // Recurse into target specific vector shuffles to find scalars.
4442   if (isTargetShuffle(Opcode)) {
4443     MVT ShufVT = V.getSimpleValueType();
4444     unsigned NumElems = ShufVT.getVectorNumElements();
4445     SmallVector<int, 16> ShuffleMask;
4446     bool IsUnary;
4447
4448     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4449       return SDValue();
4450
4451     int Elt = ShuffleMask[Index];
4452     if (Elt < 0)
4453       return DAG.getUNDEF(ShufVT.getVectorElementType());
4454
4455     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4456                                          : N->getOperand(1);
4457     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4458                                Depth+1);
4459   }
4460
4461   // Actual nodes that may contain scalar elements
4462   if (Opcode == ISD::BITCAST) {
4463     V = V.getOperand(0);
4464     EVT SrcVT = V.getValueType();
4465     unsigned NumElems = VT.getVectorNumElements();
4466
4467     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4468       return SDValue();
4469   }
4470
4471   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4472     return (Index == 0) ? V.getOperand(0)
4473                         : DAG.getUNDEF(VT.getVectorElementType());
4474
4475   if (V.getOpcode() == ISD::BUILD_VECTOR)
4476     return V.getOperand(Index);
4477
4478   return SDValue();
4479 }
4480
4481 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
4482 ///
4483 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4484                                        unsigned NumNonZero, unsigned NumZero,
4485                                        SelectionDAG &DAG,
4486                                        const X86Subtarget* Subtarget,
4487                                        const TargetLowering &TLI) {
4488   if (NumNonZero > 8)
4489     return SDValue();
4490
4491   SDLoc dl(Op);
4492   SDValue V;
4493   bool First = true;
4494
4495   // SSE4.1 - use PINSRB to insert each byte directly.
4496   if (Subtarget->hasSSE41()) {
4497     for (unsigned i = 0; i < 16; ++i) {
4498       bool isNonZero = (NonZeros & (1 << i)) != 0;
4499       if (isNonZero) {
4500         if (First) {
4501           if (NumZero)
4502             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
4503           else
4504             V = DAG.getUNDEF(MVT::v16i8);
4505           First = false;
4506         }
4507         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4508                         MVT::v16i8, V, Op.getOperand(i),
4509                         DAG.getIntPtrConstant(i, dl));
4510       }
4511     }
4512
4513     return V;
4514   }
4515
4516   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
4517   for (unsigned i = 0; i < 16; ++i) {
4518     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4519     if (ThisIsNonZero && First) {
4520       if (NumZero)
4521         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4522       else
4523         V = DAG.getUNDEF(MVT::v8i16);
4524       First = false;
4525     }
4526
4527     if ((i & 1) != 0) {
4528       SDValue ThisElt, LastElt;
4529       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4530       if (LastIsNonZero) {
4531         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4532                               MVT::i16, Op.getOperand(i-1));
4533       }
4534       if (ThisIsNonZero) {
4535         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4536         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4537                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
4538         if (LastIsNonZero)
4539           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4540       } else
4541         ThisElt = LastElt;
4542
4543       if (ThisElt.getNode())
4544         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4545                         DAG.getIntPtrConstant(i/2, dl));
4546     }
4547   }
4548
4549   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V);
4550 }
4551
4552 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
4553 ///
4554 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4555                                      unsigned NumNonZero, unsigned NumZero,
4556                                      SelectionDAG &DAG,
4557                                      const X86Subtarget* Subtarget,
4558                                      const TargetLowering &TLI) {
4559   if (NumNonZero > 4)
4560     return SDValue();
4561
4562   SDLoc dl(Op);
4563   SDValue V;
4564   bool First = true;
4565   for (unsigned i = 0; i < 8; ++i) {
4566     bool isNonZero = (NonZeros & (1 << i)) != 0;
4567     if (isNonZero) {
4568       if (First) {
4569         if (NumZero)
4570           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4571         else
4572           V = DAG.getUNDEF(MVT::v8i16);
4573         First = false;
4574       }
4575       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4576                       MVT::v8i16, V, Op.getOperand(i),
4577                       DAG.getIntPtrConstant(i, dl));
4578     }
4579   }
4580
4581   return V;
4582 }
4583
4584 /// LowerBuildVectorv4x32 - Custom lower build_vector of v4i32 or v4f32.
4585 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
4586                                      const X86Subtarget *Subtarget,
4587                                      const TargetLowering &TLI) {
4588   // Find all zeroable elements.
4589   std::bitset<4> Zeroable;
4590   for (int i=0; i < 4; ++i) {
4591     SDValue Elt = Op->getOperand(i);
4592     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
4593   }
4594   assert(Zeroable.size() - Zeroable.count() > 1 &&
4595          "We expect at least two non-zero elements!");
4596
4597   // We only know how to deal with build_vector nodes where elements are either
4598   // zeroable or extract_vector_elt with constant index.
4599   SDValue FirstNonZero;
4600   unsigned FirstNonZeroIdx;
4601   for (unsigned i=0; i < 4; ++i) {
4602     if (Zeroable[i])
4603       continue;
4604     SDValue Elt = Op->getOperand(i);
4605     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
4606         !isa<ConstantSDNode>(Elt.getOperand(1)))
4607       return SDValue();
4608     // Make sure that this node is extracting from a 128-bit vector.
4609     MVT VT = Elt.getOperand(0).getSimpleValueType();
4610     if (!VT.is128BitVector())
4611       return SDValue();
4612     if (!FirstNonZero.getNode()) {
4613       FirstNonZero = Elt;
4614       FirstNonZeroIdx = i;
4615     }
4616   }
4617
4618   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
4619   SDValue V1 = FirstNonZero.getOperand(0);
4620   MVT VT = V1.getSimpleValueType();
4621
4622   // See if this build_vector can be lowered as a blend with zero.
4623   SDValue Elt;
4624   unsigned EltMaskIdx, EltIdx;
4625   int Mask[4];
4626   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
4627     if (Zeroable[EltIdx]) {
4628       // The zero vector will be on the right hand side.
4629       Mask[EltIdx] = EltIdx+4;
4630       continue;
4631     }
4632
4633     Elt = Op->getOperand(EltIdx);
4634     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
4635     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
4636     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
4637       break;
4638     Mask[EltIdx] = EltIdx;
4639   }
4640
4641   if (EltIdx == 4) {
4642     // Let the shuffle legalizer deal with blend operations.
4643     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
4644     if (V1.getSimpleValueType() != VT)
4645       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
4646     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
4647   }
4648
4649   // See if we can lower this build_vector to a INSERTPS.
4650   if (!Subtarget->hasSSE41())
4651     return SDValue();
4652
4653   SDValue V2 = Elt.getOperand(0);
4654   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
4655     V1 = SDValue();
4656
4657   bool CanFold = true;
4658   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
4659     if (Zeroable[i])
4660       continue;
4661
4662     SDValue Current = Op->getOperand(i);
4663     SDValue SrcVector = Current->getOperand(0);
4664     if (!V1.getNode())
4665       V1 = SrcVector;
4666     CanFold = SrcVector == V1 &&
4667       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
4668   }
4669
4670   if (!CanFold)
4671     return SDValue();
4672
4673   assert(V1.getNode() && "Expected at least two non-zero elements!");
4674   if (V1.getSimpleValueType() != MVT::v4f32)
4675     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
4676   if (V2.getSimpleValueType() != MVT::v4f32)
4677     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
4678
4679   // Ok, we can emit an INSERTPS instruction.
4680   unsigned ZMask = Zeroable.to_ulong();
4681
4682   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
4683   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
4684   SDLoc DL(Op);
4685   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
4686                                DAG.getIntPtrConstant(InsertPSMask, DL));
4687   return DAG.getNode(ISD::BITCAST, DL, VT, Result);
4688 }
4689
4690 /// Return a vector logical shift node.
4691 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4692                          unsigned NumBits, SelectionDAG &DAG,
4693                          const TargetLowering &TLI, SDLoc dl) {
4694   assert(VT.is128BitVector() && "Unknown type for VShift");
4695   MVT ShVT = MVT::v2i64;
4696   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
4697   SrcOp = DAG.getNode(ISD::BITCAST, dl, ShVT, SrcOp);
4698   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(SrcOp.getValueType());
4699   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
4700   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
4701   return DAG.getNode(ISD::BITCAST, dl, VT,
4702                      DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
4703 }
4704
4705 static SDValue
4706 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
4707
4708   // Check if the scalar load can be widened into a vector load. And if
4709   // the address is "base + cst" see if the cst can be "absorbed" into
4710   // the shuffle mask.
4711   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4712     SDValue Ptr = LD->getBasePtr();
4713     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4714       return SDValue();
4715     EVT PVT = LD->getValueType(0);
4716     if (PVT != MVT::i32 && PVT != MVT::f32)
4717       return SDValue();
4718
4719     int FI = -1;
4720     int64_t Offset = 0;
4721     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4722       FI = FINode->getIndex();
4723       Offset = 0;
4724     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
4725                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4726       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4727       Offset = Ptr.getConstantOperandVal(1);
4728       Ptr = Ptr.getOperand(0);
4729     } else {
4730       return SDValue();
4731     }
4732
4733     // FIXME: 256-bit vector instructions don't require a strict alignment,
4734     // improve this code to support it better.
4735     unsigned RequiredAlign = VT.getSizeInBits()/8;
4736     SDValue Chain = LD->getChain();
4737     // Make sure the stack object alignment is at least 16 or 32.
4738     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4739     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
4740       if (MFI->isFixedObjectIndex(FI)) {
4741         // Can't change the alignment. FIXME: It's possible to compute
4742         // the exact stack offset and reference FI + adjust offset instead.
4743         // If someone *really* cares about this. That's the way to implement it.
4744         return SDValue();
4745       } else {
4746         MFI->setObjectAlignment(FI, RequiredAlign);
4747       }
4748     }
4749
4750     // (Offset % 16 or 32) must be multiple of 4. Then address is then
4751     // Ptr + (Offset & ~15).
4752     if (Offset < 0)
4753       return SDValue();
4754     if ((Offset % RequiredAlign) & 3)
4755       return SDValue();
4756     int64_t StartOffset = Offset & ~(RequiredAlign-1);
4757     if (StartOffset) {
4758       SDLoc DL(Ptr);
4759       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
4760                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
4761     }
4762
4763     int EltNo = (Offset - StartOffset) >> 2;
4764     unsigned NumElems = VT.getVectorNumElements();
4765
4766     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
4767     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
4768                              LD->getPointerInfo().getWithOffset(StartOffset),
4769                              false, false, false, 0);
4770
4771     SmallVector<int, 8> Mask(NumElems, EltNo);
4772
4773     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
4774   }
4775
4776   return SDValue();
4777 }
4778
4779 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
4780 /// elements can be replaced by a single large load which has the same value as
4781 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
4782 ///
4783 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4784 ///
4785 /// FIXME: we'd also like to handle the case where the last elements are zero
4786 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4787 /// There's even a handy isZeroNode for that purpose.
4788 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
4789                                         SDLoc &DL, SelectionDAG &DAG,
4790                                         bool isAfterLegalize) {
4791   unsigned NumElems = Elts.size();
4792
4793   LoadSDNode *LDBase = nullptr;
4794   unsigned LastLoadedElt = -1U;
4795
4796   // For each element in the initializer, see if we've found a load or an undef.
4797   // If we don't find an initial load element, or later load elements are
4798   // non-consecutive, bail out.
4799   for (unsigned i = 0; i < NumElems; ++i) {
4800     SDValue Elt = Elts[i];
4801     // Look through a bitcast.
4802     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
4803       Elt = Elt.getOperand(0);
4804     if (!Elt.getNode() ||
4805         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4806       return SDValue();
4807     if (!LDBase) {
4808       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4809         return SDValue();
4810       LDBase = cast<LoadSDNode>(Elt.getNode());
4811       LastLoadedElt = i;
4812       continue;
4813     }
4814     if (Elt.getOpcode() == ISD::UNDEF)
4815       continue;
4816
4817     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4818     EVT LdVT = Elt.getValueType();
4819     // Each loaded element must be the correct fractional portion of the
4820     // requested vector load.
4821     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
4822       return SDValue();
4823     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
4824       return SDValue();
4825     LastLoadedElt = i;
4826   }
4827
4828   // If we have found an entire vector of loads and undefs, then return a large
4829   // load of the entire vector width starting at the base pointer.  If we found
4830   // consecutive loads for the low half, generate a vzext_load node.
4831   if (LastLoadedElt == NumElems - 1) {
4832     assert(LDBase && "Did not find base load for merging consecutive loads");
4833     EVT EltVT = LDBase->getValueType(0);
4834     // Ensure that the input vector size for the merged loads matches the
4835     // cumulative size of the input elements.
4836     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
4837       return SDValue();
4838
4839     if (isAfterLegalize &&
4840         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
4841       return SDValue();
4842
4843     SDValue NewLd = SDValue();
4844
4845     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4846                         LDBase->getPointerInfo(), LDBase->isVolatile(),
4847                         LDBase->isNonTemporal(), LDBase->isInvariant(),
4848                         LDBase->getAlignment());
4849
4850     if (LDBase->hasAnyUseOfValue(1)) {
4851       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
4852                                      SDValue(LDBase, 1),
4853                                      SDValue(NewLd.getNode(), 1));
4854       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
4855       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
4856                              SDValue(NewLd.getNode(), 1));
4857     }
4858
4859     return NewLd;
4860   }
4861
4862   //TODO: The code below fires only for for loading the low v2i32 / v2f32
4863   //of a v4i32 / v4f32. It's probably worth generalizing.
4864   EVT EltVT = VT.getVectorElementType();
4865   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
4866       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
4867     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4868     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4869     SDValue ResNode =
4870         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
4871                                 LDBase->getPointerInfo(),
4872                                 LDBase->getAlignment(),
4873                                 false/*isVolatile*/, true/*ReadMem*/,
4874                                 false/*WriteMem*/);
4875
4876     // Make sure the newly-created LOAD is in the same position as LDBase in
4877     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
4878     // update uses of LDBase's output chain to use the TokenFactor.
4879     if (LDBase->hasAnyUseOfValue(1)) {
4880       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
4881                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
4882       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
4883       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
4884                              SDValue(ResNode.getNode(), 1));
4885     }
4886
4887     return DAG.getNode(ISD::BITCAST, DL, VT, ResNode);
4888   }
4889   return SDValue();
4890 }
4891
4892 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
4893 /// to generate a splat value for the following cases:
4894 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
4895 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
4896 /// a scalar load, or a constant.
4897 /// The VBROADCAST node is returned when a pattern is found,
4898 /// or SDValue() otherwise.
4899 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
4900                                     SelectionDAG &DAG) {
4901   // VBROADCAST requires AVX.
4902   // TODO: Splats could be generated for non-AVX CPUs using SSE
4903   // instructions, but there's less potential gain for only 128-bit vectors.
4904   if (!Subtarget->hasAVX())
4905     return SDValue();
4906
4907   MVT VT = Op.getSimpleValueType();
4908   SDLoc dl(Op);
4909
4910   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
4911          "Unsupported vector type for broadcast.");
4912
4913   SDValue Ld;
4914   bool ConstSplatVal;
4915
4916   switch (Op.getOpcode()) {
4917     default:
4918       // Unknown pattern found.
4919       return SDValue();
4920
4921     case ISD::BUILD_VECTOR: {
4922       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
4923       BitVector UndefElements;
4924       SDValue Splat = BVOp->getSplatValue(&UndefElements);
4925
4926       // We need a splat of a single value to use broadcast, and it doesn't
4927       // make any sense if the value is only in one element of the vector.
4928       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
4929         return SDValue();
4930
4931       Ld = Splat;
4932       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
4933                        Ld.getOpcode() == ISD::ConstantFP);
4934
4935       // Make sure that all of the users of a non-constant load are from the
4936       // BUILD_VECTOR node.
4937       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
4938         return SDValue();
4939       break;
4940     }
4941
4942     case ISD::VECTOR_SHUFFLE: {
4943       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4944
4945       // Shuffles must have a splat mask where the first element is
4946       // broadcasted.
4947       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
4948         return SDValue();
4949
4950       SDValue Sc = Op.getOperand(0);
4951       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
4952           Sc.getOpcode() != ISD::BUILD_VECTOR) {
4953
4954         if (!Subtarget->hasInt256())
4955           return SDValue();
4956
4957         // Use the register form of the broadcast instruction available on AVX2.
4958         if (VT.getSizeInBits() >= 256)
4959           Sc = Extract128BitVector(Sc, 0, DAG, dl);
4960         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
4961       }
4962
4963       Ld = Sc.getOperand(0);
4964       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
4965                        Ld.getOpcode() == ISD::ConstantFP);
4966
4967       // The scalar_to_vector node and the suspected
4968       // load node must have exactly one user.
4969       // Constants may have multiple users.
4970
4971       // AVX-512 has register version of the broadcast
4972       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
4973         Ld.getValueType().getSizeInBits() >= 32;
4974       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
4975           !hasRegVer))
4976         return SDValue();
4977       break;
4978     }
4979   }
4980
4981   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
4982   bool IsGE256 = (VT.getSizeInBits() >= 256);
4983
4984   // When optimizing for size, generate up to 5 extra bytes for a broadcast
4985   // instruction to save 8 or more bytes of constant pool data.
4986   // TODO: If multiple splats are generated to load the same constant,
4987   // it may be detrimental to overall size. There needs to be a way to detect
4988   // that condition to know if this is truly a size win.
4989   const Function *F = DAG.getMachineFunction().getFunction();
4990   bool OptForSize = F->hasFnAttribute(Attribute::OptimizeForSize);
4991
4992   // Handle broadcasting a single constant scalar from the constant pool
4993   // into a vector.
4994   // On Sandybridge (no AVX2), it is still better to load a constant vector
4995   // from the constant pool and not to broadcast it from a scalar.
4996   // But override that restriction when optimizing for size.
4997   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
4998   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
4999     EVT CVT = Ld.getValueType();
5000     assert(!CVT.isVector() && "Must not broadcast a vector type");
5001
5002     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5003     // For size optimization, also splat v2f64 and v2i64, and for size opt
5004     // with AVX2, also splat i8 and i16.
5005     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5006     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5007         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5008       const Constant *C = nullptr;
5009       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5010         C = CI->getConstantIntValue();
5011       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5012         C = CF->getConstantFPValue();
5013
5014       assert(C && "Invalid constant type");
5015
5016       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5017       SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
5018       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5019       Ld = DAG.getLoad(CVT, dl, DAG.getEntryNode(), CP,
5020                        MachinePointerInfo::getConstantPool(),
5021                        false, false, false, Alignment);
5022
5023       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5024     }
5025   }
5026
5027   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5028
5029   // Handle AVX2 in-register broadcasts.
5030   if (!IsLoad && Subtarget->hasInt256() &&
5031       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5032     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5033
5034   // The scalar source must be a normal load.
5035   if (!IsLoad)
5036     return SDValue();
5037
5038   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5039       (Subtarget->hasVLX() && ScalarSize == 64))
5040     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5041
5042   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5043   // double since there is no vbroadcastsd xmm
5044   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5045     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5046       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5047   }
5048
5049   // Unsupported broadcast.
5050   return SDValue();
5051 }
5052
5053 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5054 /// underlying vector and index.
5055 ///
5056 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5057 /// index.
5058 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5059                                          SDValue ExtIdx) {
5060   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5061   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5062     return Idx;
5063
5064   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5065   // lowered this:
5066   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5067   // to:
5068   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5069   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5070   //                           undef)
5071   //                       Constant<0>)
5072   // In this case the vector is the extract_subvector expression and the index
5073   // is 2, as specified by the shuffle.
5074   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5075   SDValue ShuffleVec = SVOp->getOperand(0);
5076   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5077   assert(ShuffleVecVT.getVectorElementType() ==
5078          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5079
5080   int ShuffleIdx = SVOp->getMaskElt(Idx);
5081   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5082     ExtractedFromVec = ShuffleVec;
5083     return ShuffleIdx;
5084   }
5085   return Idx;
5086 }
5087
5088 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5089   MVT VT = Op.getSimpleValueType();
5090
5091   // Skip if insert_vec_elt is not supported.
5092   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5093   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5094     return SDValue();
5095
5096   SDLoc DL(Op);
5097   unsigned NumElems = Op.getNumOperands();
5098
5099   SDValue VecIn1;
5100   SDValue VecIn2;
5101   SmallVector<unsigned, 4> InsertIndices;
5102   SmallVector<int, 8> Mask(NumElems, -1);
5103
5104   for (unsigned i = 0; i != NumElems; ++i) {
5105     unsigned Opc = Op.getOperand(i).getOpcode();
5106
5107     if (Opc == ISD::UNDEF)
5108       continue;
5109
5110     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5111       // Quit if more than 1 elements need inserting.
5112       if (InsertIndices.size() > 1)
5113         return SDValue();
5114
5115       InsertIndices.push_back(i);
5116       continue;
5117     }
5118
5119     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5120     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5121     // Quit if non-constant index.
5122     if (!isa<ConstantSDNode>(ExtIdx))
5123       return SDValue();
5124     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5125
5126     // Quit if extracted from vector of different type.
5127     if (ExtractedFromVec.getValueType() != VT)
5128       return SDValue();
5129
5130     if (!VecIn1.getNode())
5131       VecIn1 = ExtractedFromVec;
5132     else if (VecIn1 != ExtractedFromVec) {
5133       if (!VecIn2.getNode())
5134         VecIn2 = ExtractedFromVec;
5135       else if (VecIn2 != ExtractedFromVec)
5136         // Quit if more than 2 vectors to shuffle
5137         return SDValue();
5138     }
5139
5140     if (ExtractedFromVec == VecIn1)
5141       Mask[i] = Idx;
5142     else if (ExtractedFromVec == VecIn2)
5143       Mask[i] = Idx + NumElems;
5144   }
5145
5146   if (!VecIn1.getNode())
5147     return SDValue();
5148
5149   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5150   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5151   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5152     unsigned Idx = InsertIndices[i];
5153     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5154                      DAG.getIntPtrConstant(Idx, DL));
5155   }
5156
5157   return NV;
5158 }
5159
5160 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5161 SDValue
5162 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5163
5164   MVT VT = Op.getSimpleValueType();
5165   assert((VT.getVectorElementType() == MVT::i1) && (VT.getSizeInBits() <= 16) &&
5166          "Unexpected type in LowerBUILD_VECTORvXi1!");
5167
5168   SDLoc dl(Op);
5169   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5170     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5171     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5172     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5173   }
5174
5175   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5176     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5177     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5178     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5179   }
5180
5181   bool AllContants = true;
5182   uint64_t Immediate = 0;
5183   int NonConstIdx = -1;
5184   bool IsSplat = true;
5185   unsigned NumNonConsts = 0;
5186   unsigned NumConsts = 0;
5187   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5188     SDValue In = Op.getOperand(idx);
5189     if (In.getOpcode() == ISD::UNDEF)
5190       continue;
5191     if (!isa<ConstantSDNode>(In)) {
5192       AllContants = false;
5193       NonConstIdx = idx;
5194       NumNonConsts++;
5195     } else {
5196       NumConsts++;
5197       if (cast<ConstantSDNode>(In)->getZExtValue())
5198       Immediate |= (1ULL << idx);
5199     }
5200     if (In != Op.getOperand(0))
5201       IsSplat = false;
5202   }
5203
5204   if (AllContants) {
5205     SDValue FullMask = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1,
5206       DAG.getConstant(Immediate, dl, MVT::i16));
5207     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, FullMask,
5208                        DAG.getIntPtrConstant(0, dl));
5209   }
5210
5211   if (NumNonConsts == 1 && NonConstIdx != 0) {
5212     SDValue DstVec;
5213     if (NumConsts) {
5214       SDValue VecAsImm = DAG.getConstant(Immediate, dl,
5215                                          MVT::getIntegerVT(VT.getSizeInBits()));
5216       DstVec = DAG.getNode(ISD::BITCAST, dl, VT, VecAsImm);
5217     }
5218     else
5219       DstVec = DAG.getUNDEF(VT);
5220     return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5221                        Op.getOperand(NonConstIdx),
5222                        DAG.getIntPtrConstant(NonConstIdx, dl));
5223   }
5224   if (!IsSplat && (NonConstIdx != 0))
5225     llvm_unreachable("Unsupported BUILD_VECTOR operation");
5226   MVT SelectVT = (VT == MVT::v16i1)? MVT::i16 : MVT::i8;
5227   SDValue Select;
5228   if (IsSplat)
5229     Select = DAG.getNode(ISD::SELECT, dl, SelectVT, Op.getOperand(0),
5230                           DAG.getConstant(-1, dl, SelectVT),
5231                           DAG.getConstant(0, dl, SelectVT));
5232   else
5233     Select = DAG.getNode(ISD::SELECT, dl, SelectVT, Op.getOperand(0),
5234                          DAG.getConstant((Immediate | 1), dl, SelectVT),
5235                          DAG.getConstant(Immediate, dl, SelectVT));
5236   return DAG.getNode(ISD::BITCAST, dl, VT, Select);
5237 }
5238
5239 /// \brief Return true if \p N implements a horizontal binop and return the
5240 /// operands for the horizontal binop into V0 and V1.
5241 ///
5242 /// This is a helper function of LowerToHorizontalOp().
5243 /// This function checks that the build_vector \p N in input implements a
5244 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5245 /// operation to match.
5246 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5247 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5248 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5249 /// arithmetic sub.
5250 ///
5251 /// This function only analyzes elements of \p N whose indices are
5252 /// in range [BaseIdx, LastIdx).
5253 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5254                               SelectionDAG &DAG,
5255                               unsigned BaseIdx, unsigned LastIdx,
5256                               SDValue &V0, SDValue &V1) {
5257   EVT VT = N->getValueType(0);
5258
5259   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5260   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5261          "Invalid Vector in input!");
5262
5263   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5264   bool CanFold = true;
5265   unsigned ExpectedVExtractIdx = BaseIdx;
5266   unsigned NumElts = LastIdx - BaseIdx;
5267   V0 = DAG.getUNDEF(VT);
5268   V1 = DAG.getUNDEF(VT);
5269
5270   // Check if N implements a horizontal binop.
5271   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5272     SDValue Op = N->getOperand(i + BaseIdx);
5273
5274     // Skip UNDEFs.
5275     if (Op->getOpcode() == ISD::UNDEF) {
5276       // Update the expected vector extract index.
5277       if (i * 2 == NumElts)
5278         ExpectedVExtractIdx = BaseIdx;
5279       ExpectedVExtractIdx += 2;
5280       continue;
5281     }
5282
5283     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5284
5285     if (!CanFold)
5286       break;
5287
5288     SDValue Op0 = Op.getOperand(0);
5289     SDValue Op1 = Op.getOperand(1);
5290
5291     // Try to match the following pattern:
5292     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5293     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5294         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5295         Op0.getOperand(0) == Op1.getOperand(0) &&
5296         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5297         isa<ConstantSDNode>(Op1.getOperand(1)));
5298     if (!CanFold)
5299       break;
5300
5301     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5302     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5303
5304     if (i * 2 < NumElts) {
5305       if (V0.getOpcode() == ISD::UNDEF) {
5306         V0 = Op0.getOperand(0);
5307         if (V0.getValueType() != VT)
5308           return false;
5309       }
5310     } else {
5311       if (V1.getOpcode() == ISD::UNDEF) {
5312         V1 = Op0.getOperand(0);
5313         if (V1.getValueType() != VT)
5314           return false;
5315       }
5316       if (i * 2 == NumElts)
5317         ExpectedVExtractIdx = BaseIdx;
5318     }
5319
5320     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5321     if (I0 == ExpectedVExtractIdx)
5322       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5323     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5324       // Try to match the following dag sequence:
5325       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5326       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5327     } else
5328       CanFold = false;
5329
5330     ExpectedVExtractIdx += 2;
5331   }
5332
5333   return CanFold;
5334 }
5335
5336 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5337 /// a concat_vector.
5338 ///
5339 /// This is a helper function of LowerToHorizontalOp().
5340 /// This function expects two 256-bit vectors called V0 and V1.
5341 /// At first, each vector is split into two separate 128-bit vectors.
5342 /// Then, the resulting 128-bit vectors are used to implement two
5343 /// horizontal binary operations.
5344 ///
5345 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5346 ///
5347 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5348 /// the two new horizontal binop.
5349 /// When Mode is set, the first horizontal binop dag node would take as input
5350 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5351 /// horizontal binop dag node would take as input the lower 128-bit of V1
5352 /// and the upper 128-bit of V1.
5353 ///   Example:
5354 ///     HADD V0_LO, V0_HI
5355 ///     HADD V1_LO, V1_HI
5356 ///
5357 /// Otherwise, the first horizontal binop dag node takes as input the lower
5358 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5359 /// dag node takes the the upper 128-bit of V0 and the upper 128-bit of V1.
5360 ///   Example:
5361 ///     HADD V0_LO, V1_LO
5362 ///     HADD V0_HI, V1_HI
5363 ///
5364 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5365 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5366 /// the upper 128-bits of the result.
5367 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5368                                      SDLoc DL, SelectionDAG &DAG,
5369                                      unsigned X86Opcode, bool Mode,
5370                                      bool isUndefLO, bool isUndefHI) {
5371   EVT VT = V0.getValueType();
5372   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5373          "Invalid nodes in input!");
5374
5375   unsigned NumElts = VT.getVectorNumElements();
5376   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5377   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5378   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5379   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5380   EVT NewVT = V0_LO.getValueType();
5381
5382   SDValue LO = DAG.getUNDEF(NewVT);
5383   SDValue HI = DAG.getUNDEF(NewVT);
5384
5385   if (Mode) {
5386     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5387     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5388       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5389     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5390       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5391   } else {
5392     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5393     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5394                        V1_LO->getOpcode() != ISD::UNDEF))
5395       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5396
5397     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5398                        V1_HI->getOpcode() != ISD::UNDEF))
5399       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5400   }
5401
5402   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5403 }
5404
5405 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5406 /// node.
5407 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5408                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5409   EVT VT = BV->getValueType(0);
5410   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5411       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5412     return SDValue();
5413
5414   SDLoc DL(BV);
5415   unsigned NumElts = VT.getVectorNumElements();
5416   SDValue InVec0 = DAG.getUNDEF(VT);
5417   SDValue InVec1 = DAG.getUNDEF(VT);
5418
5419   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5420           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5421
5422   // Odd-numbered elements in the input build vector are obtained from
5423   // adding two integer/float elements.
5424   // Even-numbered elements in the input build vector are obtained from
5425   // subtracting two integer/float elements.
5426   unsigned ExpectedOpcode = ISD::FSUB;
5427   unsigned NextExpectedOpcode = ISD::FADD;
5428   bool AddFound = false;
5429   bool SubFound = false;
5430
5431   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5432     SDValue Op = BV->getOperand(i);
5433
5434     // Skip 'undef' values.
5435     unsigned Opcode = Op.getOpcode();
5436     if (Opcode == ISD::UNDEF) {
5437       std::swap(ExpectedOpcode, NextExpectedOpcode);
5438       continue;
5439     }
5440
5441     // Early exit if we found an unexpected opcode.
5442     if (Opcode != ExpectedOpcode)
5443       return SDValue();
5444
5445     SDValue Op0 = Op.getOperand(0);
5446     SDValue Op1 = Op.getOperand(1);
5447
5448     // Try to match the following pattern:
5449     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5450     // Early exit if we cannot match that sequence.
5451     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5452         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5453         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5454         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5455         Op0.getOperand(1) != Op1.getOperand(1))
5456       return SDValue();
5457
5458     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5459     if (I0 != i)
5460       return SDValue();
5461
5462     // We found a valid add/sub node. Update the information accordingly.
5463     if (i & 1)
5464       AddFound = true;
5465     else
5466       SubFound = true;
5467
5468     // Update InVec0 and InVec1.
5469     if (InVec0.getOpcode() == ISD::UNDEF) {
5470       InVec0 = Op0.getOperand(0);
5471       if (InVec0.getValueType() != VT)
5472         return SDValue();
5473     }
5474     if (InVec1.getOpcode() == ISD::UNDEF) {
5475       InVec1 = Op1.getOperand(0);
5476       if (InVec1.getValueType() != VT)
5477         return SDValue();
5478     }
5479
5480     // Make sure that operands in input to each add/sub node always
5481     // come from a same pair of vectors.
5482     if (InVec0 != Op0.getOperand(0)) {
5483       if (ExpectedOpcode == ISD::FSUB)
5484         return SDValue();
5485
5486       // FADD is commutable. Try to commute the operands
5487       // and then test again.
5488       std::swap(Op0, Op1);
5489       if (InVec0 != Op0.getOperand(0))
5490         return SDValue();
5491     }
5492
5493     if (InVec1 != Op1.getOperand(0))
5494       return SDValue();
5495
5496     // Update the pair of expected opcodes.
5497     std::swap(ExpectedOpcode, NextExpectedOpcode);
5498   }
5499
5500   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
5501   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
5502       InVec1.getOpcode() != ISD::UNDEF)
5503     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
5504
5505   return SDValue();
5506 }
5507
5508 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
5509 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
5510                                    const X86Subtarget *Subtarget,
5511                                    SelectionDAG &DAG) {
5512   EVT VT = BV->getValueType(0);
5513   unsigned NumElts = VT.getVectorNumElements();
5514   unsigned NumUndefsLO = 0;
5515   unsigned NumUndefsHI = 0;
5516   unsigned Half = NumElts/2;
5517
5518   // Count the number of UNDEF operands in the build_vector in input.
5519   for (unsigned i = 0, e = Half; i != e; ++i)
5520     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5521       NumUndefsLO++;
5522
5523   for (unsigned i = Half, e = NumElts; i != e; ++i)
5524     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5525       NumUndefsHI++;
5526
5527   // Early exit if this is either a build_vector of all UNDEFs or all the
5528   // operands but one are UNDEF.
5529   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
5530     return SDValue();
5531
5532   SDLoc DL(BV);
5533   SDValue InVec0, InVec1;
5534   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
5535     // Try to match an SSE3 float HADD/HSUB.
5536     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5537       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5538
5539     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5540       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5541   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
5542     // Try to match an SSSE3 integer HADD/HSUB.
5543     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5544       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
5545
5546     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5547       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
5548   }
5549
5550   if (!Subtarget->hasAVX())
5551     return SDValue();
5552
5553   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
5554     // Try to match an AVX horizontal add/sub of packed single/double
5555     // precision floating point values from 256-bit vectors.
5556     SDValue InVec2, InVec3;
5557     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
5558         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
5559         ((InVec0.getOpcode() == ISD::UNDEF ||
5560           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5561         ((InVec1.getOpcode() == ISD::UNDEF ||
5562           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5563       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5564
5565     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
5566         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
5567         ((InVec0.getOpcode() == ISD::UNDEF ||
5568           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5569         ((InVec1.getOpcode() == ISD::UNDEF ||
5570           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5571       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5572   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
5573     // Try to match an AVX2 horizontal add/sub of signed integers.
5574     SDValue InVec2, InVec3;
5575     unsigned X86Opcode;
5576     bool CanFold = true;
5577
5578     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
5579         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
5580         ((InVec0.getOpcode() == ISD::UNDEF ||
5581           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5582         ((InVec1.getOpcode() == ISD::UNDEF ||
5583           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5584       X86Opcode = X86ISD::HADD;
5585     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
5586         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
5587         ((InVec0.getOpcode() == ISD::UNDEF ||
5588           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5589         ((InVec1.getOpcode() == ISD::UNDEF ||
5590           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5591       X86Opcode = X86ISD::HSUB;
5592     else
5593       CanFold = false;
5594
5595     if (CanFold) {
5596       // Fold this build_vector into a single horizontal add/sub.
5597       // Do this only if the target has AVX2.
5598       if (Subtarget->hasAVX2())
5599         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
5600
5601       // Do not try to expand this build_vector into a pair of horizontal
5602       // add/sub if we can emit a pair of scalar add/sub.
5603       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5604         return SDValue();
5605
5606       // Convert this build_vector into a pair of horizontal binop followed by
5607       // a concat vector.
5608       bool isUndefLO = NumUndefsLO == Half;
5609       bool isUndefHI = NumUndefsHI == Half;
5610       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
5611                                    isUndefLO, isUndefHI);
5612     }
5613   }
5614
5615   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
5616        VT == MVT::v16i16) && Subtarget->hasAVX()) {
5617     unsigned X86Opcode;
5618     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5619       X86Opcode = X86ISD::HADD;
5620     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5621       X86Opcode = X86ISD::HSUB;
5622     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5623       X86Opcode = X86ISD::FHADD;
5624     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5625       X86Opcode = X86ISD::FHSUB;
5626     else
5627       return SDValue();
5628
5629     // Don't try to expand this build_vector into a pair of horizontal add/sub
5630     // if we can simply emit a pair of scalar add/sub.
5631     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5632       return SDValue();
5633
5634     // Convert this build_vector into two horizontal add/sub followed by
5635     // a concat vector.
5636     bool isUndefLO = NumUndefsLO == Half;
5637     bool isUndefHI = NumUndefsHI == Half;
5638     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
5639                                  isUndefLO, isUndefHI);
5640   }
5641
5642   return SDValue();
5643 }
5644
5645 SDValue
5646 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5647   SDLoc dl(Op);
5648
5649   MVT VT = Op.getSimpleValueType();
5650   MVT ExtVT = VT.getVectorElementType();
5651   unsigned NumElems = Op.getNumOperands();
5652
5653   // Generate vectors for predicate vectors.
5654   if (VT.getScalarType() == MVT::i1 && Subtarget->hasAVX512())
5655     return LowerBUILD_VECTORvXi1(Op, DAG);
5656
5657   // Vectors containing all zeros can be matched by pxor and xorps later
5658   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5659     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
5660     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
5661     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
5662       return Op;
5663
5664     return getZeroVector(VT, Subtarget, DAG, dl);
5665   }
5666
5667   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
5668   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
5669   // vpcmpeqd on 256-bit vectors.
5670   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
5671     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
5672       return Op;
5673
5674     if (!VT.is512BitVector())
5675       return getOnesVector(VT, Subtarget->hasInt256(), DAG, dl);
5676   }
5677
5678   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
5679   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
5680     return AddSub;
5681   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
5682     return HorizontalOp;
5683   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
5684     return Broadcast;
5685
5686   unsigned EVTBits = ExtVT.getSizeInBits();
5687
5688   unsigned NumZero  = 0;
5689   unsigned NumNonZero = 0;
5690   unsigned NonZeros = 0;
5691   bool IsAllConstants = true;
5692   SmallSet<SDValue, 8> Values;
5693   for (unsigned i = 0; i < NumElems; ++i) {
5694     SDValue Elt = Op.getOperand(i);
5695     if (Elt.getOpcode() == ISD::UNDEF)
5696       continue;
5697     Values.insert(Elt);
5698     if (Elt.getOpcode() != ISD::Constant &&
5699         Elt.getOpcode() != ISD::ConstantFP)
5700       IsAllConstants = false;
5701     if (X86::isZeroNode(Elt))
5702       NumZero++;
5703     else {
5704       NonZeros |= (1 << i);
5705       NumNonZero++;
5706     }
5707   }
5708
5709   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
5710   if (NumNonZero == 0)
5711     return DAG.getUNDEF(VT);
5712
5713   // Special case for single non-zero, non-undef, element.
5714   if (NumNonZero == 1) {
5715     unsigned Idx = countTrailingZeros(NonZeros);
5716     SDValue Item = Op.getOperand(Idx);
5717
5718     // If this is an insertion of an i64 value on x86-32, and if the top bits of
5719     // the value are obviously zero, truncate the value to i32 and do the
5720     // insertion that way.  Only do this if the value is non-constant or if the
5721     // value is a constant being inserted into element 0.  It is cheaper to do
5722     // a constant pool load than it is to do a movd + shuffle.
5723     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
5724         (!IsAllConstants || Idx == 0)) {
5725       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
5726         // Handle SSE only.
5727         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
5728         EVT VecVT = MVT::v4i32;
5729
5730         // Truncate the value (which may itself be a constant) to i32, and
5731         // convert it to a vector with movd (S2V+shuffle to zero extend).
5732         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
5733         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
5734         return DAG.getNode(
5735             ISD::BITCAST, dl, VT,
5736             getShuffleVectorZeroOrUndef(Item, Idx * 2, true, Subtarget, DAG));
5737       }
5738     }
5739
5740     // If we have a constant or non-constant insertion into the low element of
5741     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
5742     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
5743     // depending on what the source datatype is.
5744     if (Idx == 0) {
5745       if (NumZero == 0)
5746         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5747
5748       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
5749           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
5750         if (VT.is512BitVector()) {
5751           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
5752           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
5753                              Item, DAG.getIntPtrConstant(0, dl));
5754         }
5755         assert((VT.is128BitVector() || VT.is256BitVector()) &&
5756                "Expected an SSE value type!");
5757         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5758         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
5759         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5760       }
5761
5762       // We can't directly insert an i8 or i16 into a vector, so zero extend
5763       // it to i32 first.
5764       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
5765         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
5766         if (VT.is256BitVector()) {
5767           if (Subtarget->hasAVX()) {
5768             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
5769             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5770           } else {
5771             // Without AVX, we need to extend to a 128-bit vector and then
5772             // insert into the 256-bit vector.
5773             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
5774             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
5775             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
5776           }
5777         } else {
5778           assert(VT.is128BitVector() && "Expected an SSE value type!");
5779           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
5780           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5781         }
5782         return DAG.getNode(ISD::BITCAST, dl, VT, Item);
5783       }
5784     }
5785
5786     // Is it a vector logical left shift?
5787     if (NumElems == 2 && Idx == 1 &&
5788         X86::isZeroNode(Op.getOperand(0)) &&
5789         !X86::isZeroNode(Op.getOperand(1))) {
5790       unsigned NumBits = VT.getSizeInBits();
5791       return getVShift(true, VT,
5792                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5793                                    VT, Op.getOperand(1)),
5794                        NumBits/2, DAG, *this, dl);
5795     }
5796
5797     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
5798       return SDValue();
5799
5800     // Otherwise, if this is a vector with i32 or f32 elements, and the element
5801     // is a non-constant being inserted into an element other than the low one,
5802     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
5803     // movd/movss) to move this into the low element, then shuffle it into
5804     // place.
5805     if (EVTBits == 32) {
5806       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5807       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
5808     }
5809   }
5810
5811   // Splat is obviously ok. Let legalizer expand it to a shuffle.
5812   if (Values.size() == 1) {
5813     if (EVTBits == 32) {
5814       // Instead of a shuffle like this:
5815       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
5816       // Check if it's possible to issue this instead.
5817       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
5818       unsigned Idx = countTrailingZeros(NonZeros);
5819       SDValue Item = Op.getOperand(Idx);
5820       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
5821         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
5822     }
5823     return SDValue();
5824   }
5825
5826   // A vector full of immediates; various special cases are already
5827   // handled, so this is best done with a single constant-pool load.
5828   if (IsAllConstants)
5829     return SDValue();
5830
5831   // For AVX-length vectors, see if we can use a vector load to get all of the
5832   // elements, otherwise build the individual 128-bit pieces and use
5833   // shuffles to put them in place.
5834   if (VT.is256BitVector() || VT.is512BitVector()) {
5835     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
5836
5837     // Check for a build vector of consecutive loads.
5838     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
5839       return LD;
5840
5841     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
5842
5843     // Build both the lower and upper subvector.
5844     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
5845                                 makeArrayRef(&V[0], NumElems/2));
5846     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
5847                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
5848
5849     // Recreate the wider vector with the lower and upper part.
5850     if (VT.is256BitVector())
5851       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
5852     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
5853   }
5854
5855   // Let legalizer expand 2-wide build_vectors.
5856   if (EVTBits == 64) {
5857     if (NumNonZero == 1) {
5858       // One half is zero or undef.
5859       unsigned Idx = countTrailingZeros(NonZeros);
5860       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
5861                                  Op.getOperand(Idx));
5862       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
5863     }
5864     return SDValue();
5865   }
5866
5867   // If element VT is < 32 bits, convert it to inserts into a zero vector.
5868   if (EVTBits == 8 && NumElems == 16)
5869     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
5870                                         Subtarget, *this))
5871       return V;
5872
5873   if (EVTBits == 16 && NumElems == 8)
5874     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
5875                                       Subtarget, *this))
5876       return V;
5877
5878   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
5879   if (EVTBits == 32 && NumElems == 4)
5880     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
5881       return V;
5882
5883   // If element VT is == 32 bits, turn it into a number of shuffles.
5884   SmallVector<SDValue, 8> V(NumElems);
5885   if (NumElems == 4 && NumZero > 0) {
5886     for (unsigned i = 0; i < 4; ++i) {
5887       bool isZero = !(NonZeros & (1 << i));
5888       if (isZero)
5889         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
5890       else
5891         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5892     }
5893
5894     for (unsigned i = 0; i < 2; ++i) {
5895       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
5896         default: break;
5897         case 0:
5898           V[i] = V[i*2];  // Must be a zero vector.
5899           break;
5900         case 1:
5901           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
5902           break;
5903         case 2:
5904           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
5905           break;
5906         case 3:
5907           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
5908           break;
5909       }
5910     }
5911
5912     bool Reverse1 = (NonZeros & 0x3) == 2;
5913     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
5914     int MaskVec[] = {
5915       Reverse1 ? 1 : 0,
5916       Reverse1 ? 0 : 1,
5917       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
5918       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
5919     };
5920     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
5921   }
5922
5923   if (Values.size() > 1 && VT.is128BitVector()) {
5924     // Check for a build vector of consecutive loads.
5925     for (unsigned i = 0; i < NumElems; ++i)
5926       V[i] = Op.getOperand(i);
5927
5928     // Check for elements which are consecutive loads.
5929     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
5930       return LD;
5931
5932     // Check for a build vector from mostly shuffle plus few inserting.
5933     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
5934       return Sh;
5935
5936     // For SSE 4.1, use insertps to put the high elements into the low element.
5937     if (Subtarget->hasSSE41()) {
5938       SDValue Result;
5939       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
5940         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
5941       else
5942         Result = DAG.getUNDEF(VT);
5943
5944       for (unsigned i = 1; i < NumElems; ++i) {
5945         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
5946         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
5947                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
5948       }
5949       return Result;
5950     }
5951
5952     // Otherwise, expand into a number of unpckl*, start by extending each of
5953     // our (non-undef) elements to the full vector width with the element in the
5954     // bottom slot of the vector (which generates no code for SSE).
5955     for (unsigned i = 0; i < NumElems; ++i) {
5956       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
5957         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5958       else
5959         V[i] = DAG.getUNDEF(VT);
5960     }
5961
5962     // Next, we iteratively mix elements, e.g. for v4f32:
5963     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
5964     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
5965     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
5966     unsigned EltStride = NumElems >> 1;
5967     while (EltStride != 0) {
5968       for (unsigned i = 0; i < EltStride; ++i) {
5969         // If V[i+EltStride] is undef and this is the first round of mixing,
5970         // then it is safe to just drop this shuffle: V[i] is already in the
5971         // right place, the one element (since it's the first round) being
5972         // inserted as undef can be dropped.  This isn't safe for successive
5973         // rounds because they will permute elements within both vectors.
5974         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
5975             EltStride == NumElems/2)
5976           continue;
5977
5978         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
5979       }
5980       EltStride >>= 1;
5981     }
5982     return V[0];
5983   }
5984   return SDValue();
5985 }
5986
5987 // LowerAVXCONCAT_VECTORS - 256-bit AVX can use the vinsertf128 instruction
5988 // to create 256-bit vectors from two other 128-bit ones.
5989 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5990   SDLoc dl(Op);
5991   MVT ResVT = Op.getSimpleValueType();
5992
5993   assert((ResVT.is256BitVector() ||
5994           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
5995
5996   SDValue V1 = Op.getOperand(0);
5997   SDValue V2 = Op.getOperand(1);
5998   unsigned NumElems = ResVT.getVectorNumElements();
5999   if (ResVT.is256BitVector())
6000     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6001
6002   if (Op.getNumOperands() == 4) {
6003     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6004                                 ResVT.getVectorNumElements()/2);
6005     SDValue V3 = Op.getOperand(2);
6006     SDValue V4 = Op.getOperand(3);
6007     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6008       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6009   }
6010   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6011 }
6012
6013 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6014                                        const X86Subtarget *Subtarget,
6015                                        SelectionDAG & DAG) {
6016   SDLoc dl(Op);
6017   MVT ResVT = Op.getSimpleValueType();
6018   unsigned NumOfOperands = Op.getNumOperands();
6019
6020   assert(isPowerOf2_32(NumOfOperands) &&
6021          "Unexpected number of operands in CONCAT_VECTORS");
6022
6023   if (NumOfOperands > 2) {
6024     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6025                                   ResVT.getVectorNumElements()/2);
6026     SmallVector<SDValue, 2> Ops;
6027     for (unsigned i = 0; i < NumOfOperands/2; i++)
6028       Ops.push_back(Op.getOperand(i));
6029     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6030     Ops.clear();
6031     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6032       Ops.push_back(Op.getOperand(i));
6033     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6034     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6035   }
6036
6037   SDValue V1 = Op.getOperand(0);
6038   SDValue V2 = Op.getOperand(1);
6039   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6040   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6041
6042   if (IsZeroV1 && IsZeroV2)
6043     return getZeroVector(ResVT, Subtarget, DAG, dl);
6044
6045   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6046   SDValue Undef = DAG.getUNDEF(ResVT);
6047   unsigned NumElems = ResVT.getVectorNumElements();
6048   SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
6049
6050   V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, ZeroIdx);
6051   V2 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V2, ShiftBits);
6052   if (IsZeroV1)
6053     return V2;
6054
6055   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6056   // Zero the upper bits of V1
6057   V1 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V1, ShiftBits);
6058   V1 = DAG.getNode(X86ISD::VSRLI, dl, ResVT, V1, ShiftBits);
6059   if (IsZeroV2)
6060     return V1;
6061   return DAG.getNode(ISD::OR, dl, ResVT, V1, V2);
6062 }
6063
6064 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6065                                    const X86Subtarget *Subtarget,
6066                                    SelectionDAG &DAG) {
6067   MVT VT = Op.getSimpleValueType();
6068   if (VT.getVectorElementType() == MVT::i1)
6069     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6070
6071   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6072          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6073           Op.getNumOperands() == 4)));
6074
6075   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6076   // from two other 128-bit ones.
6077
6078   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6079   return LowerAVXCONCAT_VECTORS(Op, DAG);
6080 }
6081
6082
6083 //===----------------------------------------------------------------------===//
6084 // Vector shuffle lowering
6085 //
6086 // This is an experimental code path for lowering vector shuffles on x86. It is
6087 // designed to handle arbitrary vector shuffles and blends, gracefully
6088 // degrading performance as necessary. It works hard to recognize idiomatic
6089 // shuffles and lower them to optimal instruction patterns without leaving
6090 // a framework that allows reasonably efficient handling of all vector shuffle
6091 // patterns.
6092 //===----------------------------------------------------------------------===//
6093
6094 /// \brief Tiny helper function to identify a no-op mask.
6095 ///
6096 /// This is a somewhat boring predicate function. It checks whether the mask
6097 /// array input, which is assumed to be a single-input shuffle mask of the kind
6098 /// used by the X86 shuffle instructions (not a fully general
6099 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6100 /// in-place shuffle are 'no-op's.
6101 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6102   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6103     if (Mask[i] != -1 && Mask[i] != i)
6104       return false;
6105   return true;
6106 }
6107
6108 /// \brief Helper function to classify a mask as a single-input mask.
6109 ///
6110 /// This isn't a generic single-input test because in the vector shuffle
6111 /// lowering we canonicalize single inputs to be the first input operand. This
6112 /// means we can more quickly test for a single input by only checking whether
6113 /// an input from the second operand exists. We also assume that the size of
6114 /// mask corresponds to the size of the input vectors which isn't true in the
6115 /// fully general case.
6116 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6117   for (int M : Mask)
6118     if (M >= (int)Mask.size())
6119       return false;
6120   return true;
6121 }
6122
6123 /// \brief Test whether there are elements crossing 128-bit lanes in this
6124 /// shuffle mask.
6125 ///
6126 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6127 /// and we routinely test for these.
6128 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6129   int LaneSize = 128 / VT.getScalarSizeInBits();
6130   int Size = Mask.size();
6131   for (int i = 0; i < Size; ++i)
6132     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6133       return true;
6134   return false;
6135 }
6136
6137 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6138 ///
6139 /// This checks a shuffle mask to see if it is performing the same
6140 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6141 /// that it is also not lane-crossing. It may however involve a blend from the
6142 /// same lane of a second vector.
6143 ///
6144 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6145 /// non-trivial to compute in the face of undef lanes. The representation is
6146 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6147 /// entries from both V1 and V2 inputs to the wider mask.
6148 static bool
6149 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6150                                 SmallVectorImpl<int> &RepeatedMask) {
6151   int LaneSize = 128 / VT.getScalarSizeInBits();
6152   RepeatedMask.resize(LaneSize, -1);
6153   int Size = Mask.size();
6154   for (int i = 0; i < Size; ++i) {
6155     if (Mask[i] < 0)
6156       continue;
6157     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6158       // This entry crosses lanes, so there is no way to model this shuffle.
6159       return false;
6160
6161     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6162     if (RepeatedMask[i % LaneSize] == -1)
6163       // This is the first non-undef entry in this slot of a 128-bit lane.
6164       RepeatedMask[i % LaneSize] =
6165           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6166     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6167       // Found a mismatch with the repeated mask.
6168       return false;
6169   }
6170   return true;
6171 }
6172
6173 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6174 /// arguments.
6175 ///
6176 /// This is a fast way to test a shuffle mask against a fixed pattern:
6177 ///
6178 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6179 ///
6180 /// It returns true if the mask is exactly as wide as the argument list, and
6181 /// each element of the mask is either -1 (signifying undef) or the value given
6182 /// in the argument.
6183 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6184                                 ArrayRef<int> ExpectedMask) {
6185   if (Mask.size() != ExpectedMask.size())
6186     return false;
6187
6188   int Size = Mask.size();
6189
6190   // If the values are build vectors, we can look through them to find
6191   // equivalent inputs that make the shuffles equivalent.
6192   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6193   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6194
6195   for (int i = 0; i < Size; ++i)
6196     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6197       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6198       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6199       if (!MaskBV || !ExpectedBV ||
6200           MaskBV->getOperand(Mask[i] % Size) !=
6201               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6202         return false;
6203     }
6204
6205   return true;
6206 }
6207
6208 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6209 ///
6210 /// This helper function produces an 8-bit shuffle immediate corresponding to
6211 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6212 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6213 /// example.
6214 ///
6215 /// NB: We rely heavily on "undef" masks preserving the input lane.
6216 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6217                                           SelectionDAG &DAG) {
6218   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6219   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6220   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6221   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6222   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6223
6224   unsigned Imm = 0;
6225   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6226   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6227   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6228   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6229   return DAG.getConstant(Imm, DL, MVT::i8);
6230 }
6231
6232 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6233 ///
6234 /// This is used as a fallback approach when first class blend instructions are
6235 /// unavailable. Currently it is only suitable for integer vectors, but could
6236 /// be generalized for floating point vectors if desirable.
6237 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6238                                             SDValue V2, ArrayRef<int> Mask,
6239                                             SelectionDAG &DAG) {
6240   assert(VT.isInteger() && "Only supports integer vector types!");
6241   MVT EltVT = VT.getScalarType();
6242   int NumEltBits = EltVT.getSizeInBits();
6243   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6244   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6245                                     EltVT);
6246   SmallVector<SDValue, 16> MaskOps;
6247   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6248     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6249       return SDValue(); // Shuffled input!
6250     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6251   }
6252
6253   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6254   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6255   // We have to cast V2 around.
6256   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6257   V2 = DAG.getNode(ISD::BITCAST, DL, VT,
6258                    DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6259                                DAG.getNode(ISD::BITCAST, DL, MaskVT, V1Mask),
6260                                DAG.getNode(ISD::BITCAST, DL, MaskVT, V2)));
6261   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6262 }
6263
6264 /// \brief Try to emit a blend instruction for a shuffle.
6265 ///
6266 /// This doesn't do any checks for the availability of instructions for blending
6267 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6268 /// be matched in the backend with the type given. What it does check for is
6269 /// that the shuffle mask is in fact a blend.
6270 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6271                                          SDValue V2, ArrayRef<int> Mask,
6272                                          const X86Subtarget *Subtarget,
6273                                          SelectionDAG &DAG) {
6274   unsigned BlendMask = 0;
6275   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6276     if (Mask[i] >= Size) {
6277       if (Mask[i] != i + Size)
6278         return SDValue(); // Shuffled V2 input!
6279       BlendMask |= 1u << i;
6280       continue;
6281     }
6282     if (Mask[i] >= 0 && Mask[i] != i)
6283       return SDValue(); // Shuffled V1 input!
6284   }
6285   switch (VT.SimpleTy) {
6286   case MVT::v2f64:
6287   case MVT::v4f32:
6288   case MVT::v4f64:
6289   case MVT::v8f32:
6290     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6291                        DAG.getConstant(BlendMask, DL, MVT::i8));
6292
6293   case MVT::v4i64:
6294   case MVT::v8i32:
6295     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6296     // FALLTHROUGH
6297   case MVT::v2i64:
6298   case MVT::v4i32:
6299     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6300     // that instruction.
6301     if (Subtarget->hasAVX2()) {
6302       // Scale the blend by the number of 32-bit dwords per element.
6303       int Scale =  VT.getScalarSizeInBits() / 32;
6304       BlendMask = 0;
6305       for (int i = 0, Size = Mask.size(); i < Size; ++i)
6306         if (Mask[i] >= Size)
6307           for (int j = 0; j < Scale; ++j)
6308             BlendMask |= 1u << (i * Scale + j);
6309
6310       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6311       V1 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V1);
6312       V2 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V2);
6313       return DAG.getNode(ISD::BITCAST, DL, VT,
6314                          DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6315                                      DAG.getConstant(BlendMask, DL, MVT::i8)));
6316     }
6317     // FALLTHROUGH
6318   case MVT::v8i16: {
6319     // For integer shuffles we need to expand the mask and cast the inputs to
6320     // v8i16s prior to blending.
6321     int Scale = 8 / VT.getVectorNumElements();
6322     BlendMask = 0;
6323     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6324       if (Mask[i] >= Size)
6325         for (int j = 0; j < Scale; ++j)
6326           BlendMask |= 1u << (i * Scale + j);
6327
6328     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1);
6329     V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V2);
6330     return DAG.getNode(ISD::BITCAST, DL, VT,
6331                        DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6332                                    DAG.getConstant(BlendMask, DL, MVT::i8)));
6333   }
6334
6335   case MVT::v16i16: {
6336     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6337     SmallVector<int, 8> RepeatedMask;
6338     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6339       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6340       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6341       BlendMask = 0;
6342       for (int i = 0; i < 8; ++i)
6343         if (RepeatedMask[i] >= 16)
6344           BlendMask |= 1u << i;
6345       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6346                          DAG.getConstant(BlendMask, DL, MVT::i8));
6347     }
6348   }
6349     // FALLTHROUGH
6350   case MVT::v16i8:
6351   case MVT::v32i8: {
6352     assert((VT.getSizeInBits() == 128 || Subtarget->hasAVX2()) &&
6353            "256-bit byte-blends require AVX2 support!");
6354
6355     // Scale the blend by the number of bytes per element.
6356     int Scale = VT.getScalarSizeInBits() / 8;
6357
6358     // This form of blend is always done on bytes. Compute the byte vector
6359     // type.
6360     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6361
6362     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6363     // mix of LLVM's code generator and the x86 backend. We tell the code
6364     // generator that boolean values in the elements of an x86 vector register
6365     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6366     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6367     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
6368     // of the element (the remaining are ignored) and 0 in that high bit would
6369     // mean operand #1 while 1 in the high bit would mean operand #2. So while
6370     // the LLVM model for boolean values in vector elements gets the relevant
6371     // bit set, it is set backwards and over constrained relative to x86's
6372     // actual model.
6373     SmallVector<SDValue, 32> VSELECTMask;
6374     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6375       for (int j = 0; j < Scale; ++j)
6376         VSELECTMask.push_back(
6377             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
6378                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
6379                                           MVT::i8));
6380
6381     V1 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V1);
6382     V2 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V2);
6383     return DAG.getNode(
6384         ISD::BITCAST, DL, VT,
6385         DAG.getNode(ISD::VSELECT, DL, BlendVT,
6386                     DAG.getNode(ISD::BUILD_VECTOR, DL, BlendVT, VSELECTMask),
6387                     V1, V2));
6388   }
6389
6390   default:
6391     llvm_unreachable("Not a supported integer vector type!");
6392   }
6393 }
6394
6395 /// \brief Try to lower as a blend of elements from two inputs followed by
6396 /// a single-input permutation.
6397 ///
6398 /// This matches the pattern where we can blend elements from two inputs and
6399 /// then reduce the shuffle to a single-input permutation.
6400 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
6401                                                    SDValue V2,
6402                                                    ArrayRef<int> Mask,
6403                                                    SelectionDAG &DAG) {
6404   // We build up the blend mask while checking whether a blend is a viable way
6405   // to reduce the shuffle.
6406   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6407   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
6408
6409   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6410     if (Mask[i] < 0)
6411       continue;
6412
6413     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
6414
6415     if (BlendMask[Mask[i] % Size] == -1)
6416       BlendMask[Mask[i] % Size] = Mask[i];
6417     else if (BlendMask[Mask[i] % Size] != Mask[i])
6418       return SDValue(); // Can't blend in the needed input!
6419
6420     PermuteMask[i] = Mask[i] % Size;
6421   }
6422
6423   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6424   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
6425 }
6426
6427 /// \brief Generic routine to decompose a shuffle and blend into indepndent
6428 /// blends and permutes.
6429 ///
6430 /// This matches the extremely common pattern for handling combined
6431 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
6432 /// operations. It will try to pick the best arrangement of shuffles and
6433 /// blends.
6434 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
6435                                                           SDValue V1,
6436                                                           SDValue V2,
6437                                                           ArrayRef<int> Mask,
6438                                                           SelectionDAG &DAG) {
6439   // Shuffle the input elements into the desired positions in V1 and V2 and
6440   // blend them together.
6441   SmallVector<int, 32> V1Mask(Mask.size(), -1);
6442   SmallVector<int, 32> V2Mask(Mask.size(), -1);
6443   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6444   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6445     if (Mask[i] >= 0 && Mask[i] < Size) {
6446       V1Mask[i] = Mask[i];
6447       BlendMask[i] = i;
6448     } else if (Mask[i] >= Size) {
6449       V2Mask[i] = Mask[i] - Size;
6450       BlendMask[i] = i + Size;
6451     }
6452
6453   // Try to lower with the simpler initial blend strategy unless one of the
6454   // input shuffles would be a no-op. We prefer to shuffle inputs as the
6455   // shuffle may be able to fold with a load or other benefit. However, when
6456   // we'll have to do 2x as many shuffles in order to achieve this, blending
6457   // first is a better strategy.
6458   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
6459     if (SDValue BlendPerm =
6460             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
6461       return BlendPerm;
6462
6463   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
6464   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
6465   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6466 }
6467
6468 /// \brief Try to lower a vector shuffle as a byte rotation.
6469 ///
6470 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
6471 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
6472 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
6473 /// try to generically lower a vector shuffle through such an pattern. It
6474 /// does not check for the profitability of lowering either as PALIGNR or
6475 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
6476 /// This matches shuffle vectors that look like:
6477 ///
6478 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
6479 ///
6480 /// Essentially it concatenates V1 and V2, shifts right by some number of
6481 /// elements, and takes the low elements as the result. Note that while this is
6482 /// specified as a *right shift* because x86 is little-endian, it is a *left
6483 /// rotate* of the vector lanes.
6484 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
6485                                               SDValue V2,
6486                                               ArrayRef<int> Mask,
6487                                               const X86Subtarget *Subtarget,
6488                                               SelectionDAG &DAG) {
6489   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
6490
6491   int NumElts = Mask.size();
6492   int NumLanes = VT.getSizeInBits() / 128;
6493   int NumLaneElts = NumElts / NumLanes;
6494
6495   // We need to detect various ways of spelling a rotation:
6496   //   [11, 12, 13, 14, 15,  0,  1,  2]
6497   //   [-1, 12, 13, 14, -1, -1,  1, -1]
6498   //   [-1, -1, -1, -1, -1, -1,  1,  2]
6499   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
6500   //   [-1,  4,  5,  6, -1, -1,  9, -1]
6501   //   [-1,  4,  5,  6, -1, -1, -1, -1]
6502   int Rotation = 0;
6503   SDValue Lo, Hi;
6504   for (int l = 0; l < NumElts; l += NumLaneElts) {
6505     for (int i = 0; i < NumLaneElts; ++i) {
6506       if (Mask[l + i] == -1)
6507         continue;
6508       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
6509
6510       // Get the mod-Size index and lane correct it.
6511       int LaneIdx = (Mask[l + i] % NumElts) - l;
6512       // Make sure it was in this lane.
6513       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
6514         return SDValue();
6515
6516       // Determine where a rotated vector would have started.
6517       int StartIdx = i - LaneIdx;
6518       if (StartIdx == 0)
6519         // The identity rotation isn't interesting, stop.
6520         return SDValue();
6521
6522       // If we found the tail of a vector the rotation must be the missing
6523       // front. If we found the head of a vector, it must be how much of the
6524       // head.
6525       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
6526
6527       if (Rotation == 0)
6528         Rotation = CandidateRotation;
6529       else if (Rotation != CandidateRotation)
6530         // The rotations don't match, so we can't match this mask.
6531         return SDValue();
6532
6533       // Compute which value this mask is pointing at.
6534       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
6535
6536       // Compute which of the two target values this index should be assigned
6537       // to. This reflects whether the high elements are remaining or the low
6538       // elements are remaining.
6539       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
6540
6541       // Either set up this value if we've not encountered it before, or check
6542       // that it remains consistent.
6543       if (!TargetV)
6544         TargetV = MaskV;
6545       else if (TargetV != MaskV)
6546         // This may be a rotation, but it pulls from the inputs in some
6547         // unsupported interleaving.
6548         return SDValue();
6549     }
6550   }
6551
6552   // Check that we successfully analyzed the mask, and normalize the results.
6553   assert(Rotation != 0 && "Failed to locate a viable rotation!");
6554   assert((Lo || Hi) && "Failed to find a rotated input vector!");
6555   if (!Lo)
6556     Lo = Hi;
6557   else if (!Hi)
6558     Hi = Lo;
6559
6560   // The actual rotate instruction rotates bytes, so we need to scale the
6561   // rotation based on how many bytes are in the vector lane.
6562   int Scale = 16 / NumLaneElts;
6563
6564   // SSSE3 targets can use the palignr instruction.
6565   if (Subtarget->hasSSSE3()) {
6566     // Cast the inputs to i8 vector of correct length to match PALIGNR.
6567     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
6568     Lo = DAG.getNode(ISD::BITCAST, DL, AlignVT, Lo);
6569     Hi = DAG.getNode(ISD::BITCAST, DL, AlignVT, Hi);
6570
6571     return DAG.getNode(ISD::BITCAST, DL, VT,
6572                        DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Hi, Lo,
6573                                    DAG.getConstant(Rotation * Scale, DL,
6574                                                    MVT::i8)));
6575   }
6576
6577   assert(VT.getSizeInBits() == 128 &&
6578          "Rotate-based lowering only supports 128-bit lowering!");
6579   assert(Mask.size() <= 16 &&
6580          "Can shuffle at most 16 bytes in a 128-bit vector!");
6581
6582   // Default SSE2 implementation
6583   int LoByteShift = 16 - Rotation * Scale;
6584   int HiByteShift = Rotation * Scale;
6585
6586   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
6587   Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Lo);
6588   Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Hi);
6589
6590   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
6591                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
6592   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
6593                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
6594   return DAG.getNode(ISD::BITCAST, DL, VT,
6595                      DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
6596 }
6597
6598 /// \brief Compute whether each element of a shuffle is zeroable.
6599 ///
6600 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6601 /// Either it is an undef element in the shuffle mask, the element of the input
6602 /// referenced is undef, or the element of the input referenced is known to be
6603 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6604 /// as many lanes with this technique as possible to simplify the remaining
6605 /// shuffle.
6606 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6607                                                      SDValue V1, SDValue V2) {
6608   SmallBitVector Zeroable(Mask.size(), false);
6609
6610   while (V1.getOpcode() == ISD::BITCAST)
6611     V1 = V1->getOperand(0);
6612   while (V2.getOpcode() == ISD::BITCAST)
6613     V2 = V2->getOperand(0);
6614
6615   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6616   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6617
6618   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6619     int M = Mask[i];
6620     // Handle the easy cases.
6621     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6622       Zeroable[i] = true;
6623       continue;
6624     }
6625
6626     // If this is an index into a build_vector node (which has the same number
6627     // of elements), dig out the input value and use it.
6628     SDValue V = M < Size ? V1 : V2;
6629     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6630       continue;
6631
6632     SDValue Input = V.getOperand(M % Size);
6633     // The UNDEF opcode check really should be dead code here, but not quite
6634     // worth asserting on (it isn't invalid, just unexpected).
6635     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6636       Zeroable[i] = true;
6637   }
6638
6639   return Zeroable;
6640 }
6641
6642 /// \brief Try to emit a bitmask instruction for a shuffle.
6643 ///
6644 /// This handles cases where we can model a blend exactly as a bitmask due to
6645 /// one of the inputs being zeroable.
6646 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6647                                            SDValue V2, ArrayRef<int> Mask,
6648                                            SelectionDAG &DAG) {
6649   MVT EltVT = VT.getScalarType();
6650   int NumEltBits = EltVT.getSizeInBits();
6651   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6652   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6653   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6654                                     IntEltVT);
6655   if (EltVT.isFloatingPoint()) {
6656     Zero = DAG.getNode(ISD::BITCAST, DL, EltVT, Zero);
6657     AllOnes = DAG.getNode(ISD::BITCAST, DL, EltVT, AllOnes);
6658   }
6659   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6660   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6661   SDValue V;
6662   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6663     if (Zeroable[i])
6664       continue;
6665     if (Mask[i] % Size != i)
6666       return SDValue(); // Not a blend.
6667     if (!V)
6668       V = Mask[i] < Size ? V1 : V2;
6669     else if (V != (Mask[i] < Size ? V1 : V2))
6670       return SDValue(); // Can only let one input through the mask.
6671
6672     VMaskOps[i] = AllOnes;
6673   }
6674   if (!V)
6675     return SDValue(); // No non-zeroable elements!
6676
6677   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6678   V = DAG.getNode(VT.isFloatingPoint()
6679                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6680                   DL, VT, V, VMask);
6681   return V;
6682 }
6683
6684 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
6685 ///
6686 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
6687 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
6688 /// matches elements from one of the input vectors shuffled to the left or
6689 /// right with zeroable elements 'shifted in'. It handles both the strictly
6690 /// bit-wise element shifts and the byte shift across an entire 128-bit double
6691 /// quad word lane.
6692 ///
6693 /// PSHL : (little-endian) left bit shift.
6694 /// [ zz, 0, zz,  2 ]
6695 /// [ -1, 4, zz, -1 ]
6696 /// PSRL : (little-endian) right bit shift.
6697 /// [  1, zz,  3, zz]
6698 /// [ -1, -1,  7, zz]
6699 /// PSLLDQ : (little-endian) left byte shift
6700 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
6701 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
6702 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
6703 /// PSRLDQ : (little-endian) right byte shift
6704 /// [  5, 6,  7, zz, zz, zz, zz, zz]
6705 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
6706 /// [  1, 2, -1, -1, -1, -1, zz, zz]
6707 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
6708                                          SDValue V2, ArrayRef<int> Mask,
6709                                          SelectionDAG &DAG) {
6710   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6711
6712   int Size = Mask.size();
6713   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
6714
6715   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
6716     for (int i = 0; i < Size; i += Scale)
6717       for (int j = 0; j < Shift; ++j)
6718         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
6719           return false;
6720
6721     return true;
6722   };
6723
6724   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
6725     for (int i = 0; i != Size; i += Scale) {
6726       unsigned Pos = Left ? i + Shift : i;
6727       unsigned Low = Left ? i : i + Shift;
6728       unsigned Len = Scale - Shift;
6729       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
6730                                       Low + (V == V1 ? 0 : Size)))
6731         return SDValue();
6732     }
6733
6734     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
6735     bool ByteShift = ShiftEltBits > 64;
6736     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
6737                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
6738     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
6739
6740     // Normalize the scale for byte shifts to still produce an i64 element
6741     // type.
6742     Scale = ByteShift ? Scale / 2 : Scale;
6743
6744     // We need to round trip through the appropriate type for the shift.
6745     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
6746     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
6747     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
6748            "Illegal integer vector type");
6749     V = DAG.getNode(ISD::BITCAST, DL, ShiftVT, V);
6750
6751     V = DAG.getNode(OpCode, DL, ShiftVT, V,
6752                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
6753     return DAG.getNode(ISD::BITCAST, DL, VT, V);
6754   };
6755
6756   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
6757   // keep doubling the size of the integer elements up to that. We can
6758   // then shift the elements of the integer vector by whole multiples of
6759   // their width within the elements of the larger integer vector. Test each
6760   // multiple to see if we can find a match with the moved element indices
6761   // and that the shifted in elements are all zeroable.
6762   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
6763     for (int Shift = 1; Shift != Scale; ++Shift)
6764       for (bool Left : {true, false})
6765         if (CheckZeros(Shift, Scale, Left))
6766           for (SDValue V : {V1, V2})
6767             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
6768               return Match;
6769
6770   // no match
6771   return SDValue();
6772 }
6773
6774 /// \brief Lower a vector shuffle as a zero or any extension.
6775 ///
6776 /// Given a specific number of elements, element bit width, and extension
6777 /// stride, produce either a zero or any extension based on the available
6778 /// features of the subtarget.
6779 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
6780     SDLoc DL, MVT VT, int Scale, bool AnyExt, SDValue InputV,
6781     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6782   assert(Scale > 1 && "Need a scale to extend.");
6783   int NumElements = VT.getVectorNumElements();
6784   int EltBits = VT.getScalarSizeInBits();
6785   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
6786          "Only 8, 16, and 32 bit elements can be extended.");
6787   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
6788
6789   // Found a valid zext mask! Try various lowering strategies based on the
6790   // input type and available ISA extensions.
6791   if (Subtarget->hasSSE41()) {
6792     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
6793                                  NumElements / Scale);
6794     return DAG.getNode(ISD::BITCAST, DL, VT,
6795                        DAG.getNode(X86ISD::VZEXT, DL, ExtVT, InputV));
6796   }
6797
6798   // For any extends we can cheat for larger element sizes and use shuffle
6799   // instructions that can fold with a load and/or copy.
6800   if (AnyExt && EltBits == 32) {
6801     int PSHUFDMask[4] = {0, -1, 1, -1};
6802     return DAG.getNode(
6803         ISD::BITCAST, DL, VT,
6804         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
6805                     DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, InputV),
6806                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
6807   }
6808   if (AnyExt && EltBits == 16 && Scale > 2) {
6809     int PSHUFDMask[4] = {0, -1, 0, -1};
6810     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
6811                          DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, InputV),
6812                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
6813     int PSHUFHWMask[4] = {1, -1, -1, -1};
6814     return DAG.getNode(
6815         ISD::BITCAST, DL, VT,
6816         DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16,
6817                     DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, InputV),
6818                     getV4X86ShuffleImm8ForMask(PSHUFHWMask, DL, DAG)));
6819   }
6820
6821   // If this would require more than 2 unpack instructions to expand, use
6822   // pshufb when available. We can only use more than 2 unpack instructions
6823   // when zero extending i8 elements which also makes it easier to use pshufb.
6824   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
6825     assert(NumElements == 16 && "Unexpected byte vector width!");
6826     SDValue PSHUFBMask[16];
6827     for (int i = 0; i < 16; ++i)
6828       PSHUFBMask[i] =
6829           DAG.getConstant((i % Scale == 0) ? i / Scale : 0x80, DL, MVT::i8);
6830     InputV = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, InputV);
6831     return DAG.getNode(ISD::BITCAST, DL, VT,
6832                        DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
6833                                    DAG.getNode(ISD::BUILD_VECTOR, DL,
6834                                                MVT::v16i8, PSHUFBMask)));
6835   }
6836
6837   // Otherwise emit a sequence of unpacks.
6838   do {
6839     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
6840     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
6841                          : getZeroVector(InputVT, Subtarget, DAG, DL);
6842     InputV = DAG.getNode(ISD::BITCAST, DL, InputVT, InputV);
6843     InputV = DAG.getNode(X86ISD::UNPCKL, DL, InputVT, InputV, Ext);
6844     Scale /= 2;
6845     EltBits *= 2;
6846     NumElements /= 2;
6847   } while (Scale > 1);
6848   return DAG.getNode(ISD::BITCAST, DL, VT, InputV);
6849 }
6850
6851 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
6852 ///
6853 /// This routine will try to do everything in its power to cleverly lower
6854 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
6855 /// check for the profitability of this lowering,  it tries to aggressively
6856 /// match this pattern. It will use all of the micro-architectural details it
6857 /// can to emit an efficient lowering. It handles both blends with all-zero
6858 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
6859 /// masking out later).
6860 ///
6861 /// The reason we have dedicated lowering for zext-style shuffles is that they
6862 /// are both incredibly common and often quite performance sensitive.
6863 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
6864     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
6865     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6866   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6867
6868   int Bits = VT.getSizeInBits();
6869   int NumElements = VT.getVectorNumElements();
6870   assert(VT.getScalarSizeInBits() <= 32 &&
6871          "Exceeds 32-bit integer zero extension limit");
6872   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
6873
6874   // Define a helper function to check a particular ext-scale and lower to it if
6875   // valid.
6876   auto Lower = [&](int Scale) -> SDValue {
6877     SDValue InputV;
6878     bool AnyExt = true;
6879     for (int i = 0; i < NumElements; ++i) {
6880       if (Mask[i] == -1)
6881         continue; // Valid anywhere but doesn't tell us anything.
6882       if (i % Scale != 0) {
6883         // Each of the extended elements need to be zeroable.
6884         if (!Zeroable[i])
6885           return SDValue();
6886
6887         // We no longer are in the anyext case.
6888         AnyExt = false;
6889         continue;
6890       }
6891
6892       // Each of the base elements needs to be consecutive indices into the
6893       // same input vector.
6894       SDValue V = Mask[i] < NumElements ? V1 : V2;
6895       if (!InputV)
6896         InputV = V;
6897       else if (InputV != V)
6898         return SDValue(); // Flip-flopping inputs.
6899
6900       if (Mask[i] % NumElements != i / Scale)
6901         return SDValue(); // Non-consecutive strided elements.
6902     }
6903
6904     // If we fail to find an input, we have a zero-shuffle which should always
6905     // have already been handled.
6906     // FIXME: Maybe handle this here in case during blending we end up with one?
6907     if (!InputV)
6908       return SDValue();
6909
6910     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
6911         DL, VT, Scale, AnyExt, InputV, Subtarget, DAG);
6912   };
6913
6914   // The widest scale possible for extending is to a 64-bit integer.
6915   assert(Bits % 64 == 0 &&
6916          "The number of bits in a vector must be divisible by 64 on x86!");
6917   int NumExtElements = Bits / 64;
6918
6919   // Each iteration, try extending the elements half as much, but into twice as
6920   // many elements.
6921   for (; NumExtElements < NumElements; NumExtElements *= 2) {
6922     assert(NumElements % NumExtElements == 0 &&
6923            "The input vector size must be divisible by the extended size.");
6924     if (SDValue V = Lower(NumElements / NumExtElements))
6925       return V;
6926   }
6927
6928   // General extends failed, but 128-bit vectors may be able to use MOVQ.
6929   if (Bits != 128)
6930     return SDValue();
6931
6932   // Returns one of the source operands if the shuffle can be reduced to a
6933   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
6934   auto CanZExtLowHalf = [&]() {
6935     for (int i = NumElements / 2; i != NumElements; ++i)
6936       if (!Zeroable[i])
6937         return SDValue();
6938     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
6939       return V1;
6940     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
6941       return V2;
6942     return SDValue();
6943   };
6944
6945   if (SDValue V = CanZExtLowHalf()) {
6946     V = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, V);
6947     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
6948     return DAG.getNode(ISD::BITCAST, DL, VT, V);
6949   }
6950
6951   // No viable ext lowering found.
6952   return SDValue();
6953 }
6954
6955 /// \brief Try to get a scalar value for a specific element of a vector.
6956 ///
6957 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
6958 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
6959                                               SelectionDAG &DAG) {
6960   MVT VT = V.getSimpleValueType();
6961   MVT EltVT = VT.getVectorElementType();
6962   while (V.getOpcode() == ISD::BITCAST)
6963     V = V.getOperand(0);
6964   // If the bitcasts shift the element size, we can't extract an equivalent
6965   // element from it.
6966   MVT NewVT = V.getSimpleValueType();
6967   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
6968     return SDValue();
6969
6970   if (V.getOpcode() == ISD::BUILD_VECTOR ||
6971       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
6972     // Ensure the scalar operand is the same size as the destination.
6973     // FIXME: Add support for scalar truncation where possible.
6974     SDValue S = V.getOperand(Idx);
6975     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
6976       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
6977   }
6978
6979   return SDValue();
6980 }
6981
6982 /// \brief Helper to test for a load that can be folded with x86 shuffles.
6983 ///
6984 /// This is particularly important because the set of instructions varies
6985 /// significantly based on whether the operand is a load or not.
6986 static bool isShuffleFoldableLoad(SDValue V) {
6987   while (V.getOpcode() == ISD::BITCAST)
6988     V = V.getOperand(0);
6989
6990   return ISD::isNON_EXTLoad(V.getNode());
6991 }
6992
6993 /// \brief Try to lower insertion of a single element into a zero vector.
6994 ///
6995 /// This is a common pattern that we have especially efficient patterns to lower
6996 /// across all subtarget feature sets.
6997 static SDValue lowerVectorShuffleAsElementInsertion(
6998     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
6999     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7000   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7001   MVT ExtVT = VT;
7002   MVT EltVT = VT.getVectorElementType();
7003
7004   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7005                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7006                 Mask.begin();
7007   bool IsV1Zeroable = true;
7008   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7009     if (i != V2Index && !Zeroable[i]) {
7010       IsV1Zeroable = false;
7011       break;
7012     }
7013
7014   // Check for a single input from a SCALAR_TO_VECTOR node.
7015   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7016   // all the smarts here sunk into that routine. However, the current
7017   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7018   // vector shuffle lowering is dead.
7019   if (SDValue V2S = getScalarValueForVectorElement(
7020           V2, Mask[V2Index] - Mask.size(), DAG)) {
7021     // We need to zext the scalar if it is smaller than an i32.
7022     V2S = DAG.getNode(ISD::BITCAST, DL, EltVT, V2S);
7023     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7024       // Using zext to expand a narrow element won't work for non-zero
7025       // insertions.
7026       if (!IsV1Zeroable)
7027         return SDValue();
7028
7029       // Zero-extend directly to i32.
7030       ExtVT = MVT::v4i32;
7031       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7032     }
7033     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7034   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7035              EltVT == MVT::i16) {
7036     // Either not inserting from the low element of the input or the input
7037     // element size is too small to use VZEXT_MOVL to clear the high bits.
7038     return SDValue();
7039   }
7040
7041   if (!IsV1Zeroable) {
7042     // If V1 can't be treated as a zero vector we have fewer options to lower
7043     // this. We can't support integer vectors or non-zero targets cheaply, and
7044     // the V1 elements can't be permuted in any way.
7045     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7046     if (!VT.isFloatingPoint() || V2Index != 0)
7047       return SDValue();
7048     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7049     V1Mask[V2Index] = -1;
7050     if (!isNoopShuffleMask(V1Mask))
7051       return SDValue();
7052     // This is essentially a special case blend operation, but if we have
7053     // general purpose blend operations, they are always faster. Bail and let
7054     // the rest of the lowering handle these as blends.
7055     if (Subtarget->hasSSE41())
7056       return SDValue();
7057
7058     // Otherwise, use MOVSD or MOVSS.
7059     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7060            "Only two types of floating point element types to handle!");
7061     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7062                        ExtVT, V1, V2);
7063   }
7064
7065   // This lowering only works for the low element with floating point vectors.
7066   if (VT.isFloatingPoint() && V2Index != 0)
7067     return SDValue();
7068
7069   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7070   if (ExtVT != VT)
7071     V2 = DAG.getNode(ISD::BITCAST, DL, VT, V2);
7072
7073   if (V2Index != 0) {
7074     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7075     // the desired position. Otherwise it is more efficient to do a vector
7076     // shift left. We know that we can do a vector shift left because all
7077     // the inputs are zero.
7078     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7079       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7080       V2Shuffle[V2Index] = 0;
7081       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7082     } else {
7083       V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, V2);
7084       V2 = DAG.getNode(
7085           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7086           DAG.getConstant(
7087               V2Index * EltVT.getSizeInBits()/8, DL,
7088               DAG.getTargetLoweringInfo().getScalarShiftAmountTy(MVT::v2i64)));
7089       V2 = DAG.getNode(ISD::BITCAST, DL, VT, V2);
7090     }
7091   }
7092   return V2;
7093 }
7094
7095 /// \brief Try to lower broadcast of a single element.
7096 ///
7097 /// For convenience, this code also bundles all of the subtarget feature set
7098 /// filtering. While a little annoying to re-dispatch on type here, there isn't
7099 /// a convenient way to factor it out.
7100 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
7101                                              ArrayRef<int> Mask,
7102                                              const X86Subtarget *Subtarget,
7103                                              SelectionDAG &DAG) {
7104   if (!Subtarget->hasAVX())
7105     return SDValue();
7106   if (VT.isInteger() && !Subtarget->hasAVX2())
7107     return SDValue();
7108
7109   // Check that the mask is a broadcast.
7110   int BroadcastIdx = -1;
7111   for (int M : Mask)
7112     if (M >= 0 && BroadcastIdx == -1)
7113       BroadcastIdx = M;
7114     else if (M >= 0 && M != BroadcastIdx)
7115       return SDValue();
7116
7117   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
7118                                             "a sorted mask where the broadcast "
7119                                             "comes from V1.");
7120
7121   // Go up the chain of (vector) values to find a scalar load that we can
7122   // combine with the broadcast.
7123   for (;;) {
7124     switch (V.getOpcode()) {
7125     case ISD::CONCAT_VECTORS: {
7126       int OperandSize = Mask.size() / V.getNumOperands();
7127       V = V.getOperand(BroadcastIdx / OperandSize);
7128       BroadcastIdx %= OperandSize;
7129       continue;
7130     }
7131
7132     case ISD::INSERT_SUBVECTOR: {
7133       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
7134       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
7135       if (!ConstantIdx)
7136         break;
7137
7138       int BeginIdx = (int)ConstantIdx->getZExtValue();
7139       int EndIdx =
7140           BeginIdx + (int)VInner.getValueType().getVectorNumElements();
7141       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
7142         BroadcastIdx -= BeginIdx;
7143         V = VInner;
7144       } else {
7145         V = VOuter;
7146       }
7147       continue;
7148     }
7149     }
7150     break;
7151   }
7152
7153   // Check if this is a broadcast of a scalar. We special case lowering
7154   // for scalars so that we can more effectively fold with loads.
7155   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7156       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
7157     V = V.getOperand(BroadcastIdx);
7158
7159     // If the scalar isn't a load, we can't broadcast from it in AVX1.
7160     // Only AVX2 has register broadcasts.
7161     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
7162       return SDValue();
7163   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
7164     // We can't broadcast from a vector register without AVX2, and we can only
7165     // broadcast from the zero-element of a vector register.
7166     return SDValue();
7167   }
7168
7169   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
7170 }
7171
7172 // Check for whether we can use INSERTPS to perform the shuffle. We only use
7173 // INSERTPS when the V1 elements are already in the correct locations
7174 // because otherwise we can just always use two SHUFPS instructions which
7175 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
7176 // perform INSERTPS if a single V1 element is out of place and all V2
7177 // elements are zeroable.
7178 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
7179                                             ArrayRef<int> Mask,
7180                                             SelectionDAG &DAG) {
7181   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7182   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7183   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7184   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7185
7186   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7187
7188   unsigned ZMask = 0;
7189   int V1DstIndex = -1;
7190   int V2DstIndex = -1;
7191   bool V1UsedInPlace = false;
7192
7193   for (int i = 0; i < 4; ++i) {
7194     // Synthesize a zero mask from the zeroable elements (includes undefs).
7195     if (Zeroable[i]) {
7196       ZMask |= 1 << i;
7197       continue;
7198     }
7199
7200     // Flag if we use any V1 inputs in place.
7201     if (i == Mask[i]) {
7202       V1UsedInPlace = true;
7203       continue;
7204     }
7205
7206     // We can only insert a single non-zeroable element.
7207     if (V1DstIndex != -1 || V2DstIndex != -1)
7208       return SDValue();
7209
7210     if (Mask[i] < 4) {
7211       // V1 input out of place for insertion.
7212       V1DstIndex = i;
7213     } else {
7214       // V2 input for insertion.
7215       V2DstIndex = i;
7216     }
7217   }
7218
7219   // Don't bother if we have no (non-zeroable) element for insertion.
7220   if (V1DstIndex == -1 && V2DstIndex == -1)
7221     return SDValue();
7222
7223   // Determine element insertion src/dst indices. The src index is from the
7224   // start of the inserted vector, not the start of the concatenated vector.
7225   unsigned V2SrcIndex = 0;
7226   if (V1DstIndex != -1) {
7227     // If we have a V1 input out of place, we use V1 as the V2 element insertion
7228     // and don't use the original V2 at all.
7229     V2SrcIndex = Mask[V1DstIndex];
7230     V2DstIndex = V1DstIndex;
7231     V2 = V1;
7232   } else {
7233     V2SrcIndex = Mask[V2DstIndex] - 4;
7234   }
7235
7236   // If no V1 inputs are used in place, then the result is created only from
7237   // the zero mask and the V2 insertion - so remove V1 dependency.
7238   if (!V1UsedInPlace)
7239     V1 = DAG.getUNDEF(MVT::v4f32);
7240
7241   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
7242   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
7243
7244   // Insert the V2 element into the desired position.
7245   SDLoc DL(Op);
7246   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
7247                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
7248 }
7249
7250 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
7251 /// UNPCK instruction.
7252 ///
7253 /// This specifically targets cases where we end up with alternating between
7254 /// the two inputs, and so can permute them into something that feeds a single
7255 /// UNPCK instruction. Note that this routine only targets integer vectors
7256 /// because for floating point vectors we have a generalized SHUFPS lowering
7257 /// strategy that handles everything that doesn't *exactly* match an unpack,
7258 /// making this clever lowering unnecessary.
7259 static SDValue lowerVectorShuffleAsUnpack(SDLoc DL, MVT VT, SDValue V1,
7260                                           SDValue V2, ArrayRef<int> Mask,
7261                                           SelectionDAG &DAG) {
7262   assert(!VT.isFloatingPoint() &&
7263          "This routine only supports integer vectors.");
7264   assert(!isSingleInputShuffleMask(Mask) &&
7265          "This routine should only be used when blending two inputs.");
7266   assert(Mask.size() >= 2 && "Single element masks are invalid.");
7267
7268   int Size = Mask.size();
7269
7270   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
7271     return M >= 0 && M % Size < Size / 2;
7272   });
7273   int NumHiInputs = std::count_if(
7274       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
7275
7276   bool UnpackLo = NumLoInputs >= NumHiInputs;
7277
7278   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
7279     SmallVector<int, 32> V1Mask(Mask.size(), -1);
7280     SmallVector<int, 32> V2Mask(Mask.size(), -1);
7281
7282     for (int i = 0; i < Size; ++i) {
7283       if (Mask[i] < 0)
7284         continue;
7285
7286       // Each element of the unpack contains Scale elements from this mask.
7287       int UnpackIdx = i / Scale;
7288
7289       // We only handle the case where V1 feeds the first slots of the unpack.
7290       // We rely on canonicalization to ensure this is the case.
7291       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
7292         return SDValue();
7293
7294       // Setup the mask for this input. The indexing is tricky as we have to
7295       // handle the unpack stride.
7296       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
7297       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
7298           Mask[i] % Size;
7299     }
7300
7301     // If we will have to shuffle both inputs to use the unpack, check whether
7302     // we can just unpack first and shuffle the result. If so, skip this unpack.
7303     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
7304         !isNoopShuffleMask(V2Mask))
7305       return SDValue();
7306
7307     // Shuffle the inputs into place.
7308     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7309     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7310
7311     // Cast the inputs to the type we will use to unpack them.
7312     V1 = DAG.getNode(ISD::BITCAST, DL, UnpackVT, V1);
7313     V2 = DAG.getNode(ISD::BITCAST, DL, UnpackVT, V2);
7314
7315     // Unpack the inputs and cast the result back to the desired type.
7316     return DAG.getNode(ISD::BITCAST, DL, VT,
7317                        DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH,
7318                                    DL, UnpackVT, V1, V2));
7319   };
7320
7321   // We try each unpack from the largest to the smallest to try and find one
7322   // that fits this mask.
7323   int OrigNumElements = VT.getVectorNumElements();
7324   int OrigScalarSize = VT.getScalarSizeInBits();
7325   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
7326     int Scale = ScalarSize / OrigScalarSize;
7327     int NumElements = OrigNumElements / Scale;
7328     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
7329     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
7330       return Unpack;
7331   }
7332
7333   // If none of the unpack-rooted lowerings worked (or were profitable) try an
7334   // initial unpack.
7335   if (NumLoInputs == 0 || NumHiInputs == 0) {
7336     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
7337            "We have to have *some* inputs!");
7338     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
7339
7340     // FIXME: We could consider the total complexity of the permute of each
7341     // possible unpacking. Or at the least we should consider how many
7342     // half-crossings are created.
7343     // FIXME: We could consider commuting the unpacks.
7344
7345     SmallVector<int, 32> PermMask;
7346     PermMask.assign(Size, -1);
7347     for (int i = 0; i < Size; ++i) {
7348       if (Mask[i] < 0)
7349         continue;
7350
7351       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
7352
7353       PermMask[i] =
7354           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
7355     }
7356     return DAG.getVectorShuffle(
7357         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
7358                             DL, VT, V1, V2),
7359         DAG.getUNDEF(VT), PermMask);
7360   }
7361
7362   return SDValue();
7363 }
7364
7365 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
7366 ///
7367 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
7368 /// support for floating point shuffles but not integer shuffles. These
7369 /// instructions will incur a domain crossing penalty on some chips though so
7370 /// it is better to avoid lowering through this for integer vectors where
7371 /// possible.
7372 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7373                                        const X86Subtarget *Subtarget,
7374                                        SelectionDAG &DAG) {
7375   SDLoc DL(Op);
7376   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
7377   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7378   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7379   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7380   ArrayRef<int> Mask = SVOp->getMask();
7381   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7382
7383   if (isSingleInputShuffleMask(Mask)) {
7384     // Use low duplicate instructions for masks that match their pattern.
7385     if (Subtarget->hasSSE3())
7386       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
7387         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
7388
7389     // Straight shuffle of a single input vector. Simulate this by using the
7390     // single input as both of the "inputs" to this instruction..
7391     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
7392
7393     if (Subtarget->hasAVX()) {
7394       // If we have AVX, we can use VPERMILPS which will allow folding a load
7395       // into the shuffle.
7396       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
7397                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7398     }
7399
7400     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
7401                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7402   }
7403   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
7404   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
7405
7406   // If we have a single input, insert that into V1 if we can do so cheaply.
7407   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
7408     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7409             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
7410       return Insertion;
7411     // Try inverting the insertion since for v2 masks it is easy to do and we
7412     // can't reliably sort the mask one way or the other.
7413     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
7414                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
7415     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7416             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
7417       return Insertion;
7418   }
7419
7420   // Try to use one of the special instruction patterns to handle two common
7421   // blend patterns if a zero-blend above didn't work.
7422   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
7423       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7424     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
7425       // We can either use a special instruction to load over the low double or
7426       // to move just the low double.
7427       return DAG.getNode(
7428           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
7429           DL, MVT::v2f64, V2,
7430           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
7431
7432   if (Subtarget->hasSSE41())
7433     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
7434                                                   Subtarget, DAG))
7435       return Blend;
7436
7437   // Use dedicated unpack instructions for masks that match their pattern.
7438   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7439     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2f64, V1, V2);
7440   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7441     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2f64, V1, V2);
7442
7443   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
7444   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
7445                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7446 }
7447
7448 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
7449 ///
7450 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
7451 /// the integer unit to minimize domain crossing penalties. However, for blends
7452 /// it falls back to the floating point shuffle operation with appropriate bit
7453 /// casting.
7454 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7455                                        const X86Subtarget *Subtarget,
7456                                        SelectionDAG &DAG) {
7457   SDLoc DL(Op);
7458   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
7459   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7460   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7461   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7462   ArrayRef<int> Mask = SVOp->getMask();
7463   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7464
7465   if (isSingleInputShuffleMask(Mask)) {
7466     // Check for being able to broadcast a single element.
7467     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
7468                                                           Mask, Subtarget, DAG))
7469       return Broadcast;
7470
7471     // Straight shuffle of a single input vector. For everything from SSE2
7472     // onward this has a single fast instruction with no scary immediates.
7473     // We have to map the mask as it is actually a v4i32 shuffle instruction.
7474     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V1);
7475     int WidenedMask[4] = {
7476         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
7477         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
7478     return DAG.getNode(
7479         ISD::BITCAST, DL, MVT::v2i64,
7480         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
7481                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
7482   }
7483   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
7484   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
7485   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
7486   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
7487
7488   // If we have a blend of two PACKUS operations an the blend aligns with the
7489   // low and half halves, we can just merge the PACKUS operations. This is
7490   // particularly important as it lets us merge shuffles that this routine itself
7491   // creates.
7492   auto GetPackNode = [](SDValue V) {
7493     while (V.getOpcode() == ISD::BITCAST)
7494       V = V.getOperand(0);
7495
7496     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
7497   };
7498   if (SDValue V1Pack = GetPackNode(V1))
7499     if (SDValue V2Pack = GetPackNode(V2))
7500       return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7501                          DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
7502                                      Mask[0] == 0 ? V1Pack.getOperand(0)
7503                                                   : V1Pack.getOperand(1),
7504                                      Mask[1] == 2 ? V2Pack.getOperand(0)
7505                                                   : V2Pack.getOperand(1)));
7506
7507   // Try to use shift instructions.
7508   if (SDValue Shift =
7509           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
7510     return Shift;
7511
7512   // When loading a scalar and then shuffling it into a vector we can often do
7513   // the insertion cheaply.
7514   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7515           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7516     return Insertion;
7517   // Try inverting the insertion since for v2 masks it is easy to do and we
7518   // can't reliably sort the mask one way or the other.
7519   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
7520   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7521           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
7522     return Insertion;
7523
7524   // We have different paths for blend lowering, but they all must use the
7525   // *exact* same predicate.
7526   bool IsBlendSupported = Subtarget->hasSSE41();
7527   if (IsBlendSupported)
7528     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
7529                                                   Subtarget, DAG))
7530       return Blend;
7531
7532   // Use dedicated unpack instructions for masks that match their pattern.
7533   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7534     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, V1, V2);
7535   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7536     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2i64, V1, V2);
7537
7538   // Try to use byte rotation instructions.
7539   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7540   if (Subtarget->hasSSSE3())
7541     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7542             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7543       return Rotate;
7544
7545   // If we have direct support for blends, we should lower by decomposing into
7546   // a permute. That will be faster than the domain cross.
7547   if (IsBlendSupported)
7548     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
7549                                                       Mask, DAG);
7550
7551   // We implement this with SHUFPD which is pretty lame because it will likely
7552   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
7553   // However, all the alternatives are still more cycles and newer chips don't
7554   // have this problem. It would be really nice if x86 had better shuffles here.
7555   V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, V1);
7556   V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, V2);
7557   return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7558                      DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
7559 }
7560
7561 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
7562 ///
7563 /// This is used to disable more specialized lowerings when the shufps lowering
7564 /// will happen to be efficient.
7565 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
7566   // This routine only handles 128-bit shufps.
7567   assert(Mask.size() == 4 && "Unsupported mask size!");
7568
7569   // To lower with a single SHUFPS we need to have the low half and high half
7570   // each requiring a single input.
7571   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
7572     return false;
7573   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
7574     return false;
7575
7576   return true;
7577 }
7578
7579 /// \brief Lower a vector shuffle using the SHUFPS instruction.
7580 ///
7581 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
7582 /// It makes no assumptions about whether this is the *best* lowering, it simply
7583 /// uses it.
7584 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
7585                                             ArrayRef<int> Mask, SDValue V1,
7586                                             SDValue V2, SelectionDAG &DAG) {
7587   SDValue LowV = V1, HighV = V2;
7588   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
7589
7590   int NumV2Elements =
7591       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7592
7593   if (NumV2Elements == 1) {
7594     int V2Index =
7595         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
7596         Mask.begin();
7597
7598     // Compute the index adjacent to V2Index and in the same half by toggling
7599     // the low bit.
7600     int V2AdjIndex = V2Index ^ 1;
7601
7602     if (Mask[V2AdjIndex] == -1) {
7603       // Handles all the cases where we have a single V2 element and an undef.
7604       // This will only ever happen in the high lanes because we commute the
7605       // vector otherwise.
7606       if (V2Index < 2)
7607         std::swap(LowV, HighV);
7608       NewMask[V2Index] -= 4;
7609     } else {
7610       // Handle the case where the V2 element ends up adjacent to a V1 element.
7611       // To make this work, blend them together as the first step.
7612       int V1Index = V2AdjIndex;
7613       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
7614       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
7615                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
7616
7617       // Now proceed to reconstruct the final blend as we have the necessary
7618       // high or low half formed.
7619       if (V2Index < 2) {
7620         LowV = V2;
7621         HighV = V1;
7622       } else {
7623         HighV = V2;
7624       }
7625       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
7626       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
7627     }
7628   } else if (NumV2Elements == 2) {
7629     if (Mask[0] < 4 && Mask[1] < 4) {
7630       // Handle the easy case where we have V1 in the low lanes and V2 in the
7631       // high lanes.
7632       NewMask[2] -= 4;
7633       NewMask[3] -= 4;
7634     } else if (Mask[2] < 4 && Mask[3] < 4) {
7635       // We also handle the reversed case because this utility may get called
7636       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
7637       // arrange things in the right direction.
7638       NewMask[0] -= 4;
7639       NewMask[1] -= 4;
7640       HighV = V1;
7641       LowV = V2;
7642     } else {
7643       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
7644       // trying to place elements directly, just blend them and set up the final
7645       // shuffle to place them.
7646
7647       // The first two blend mask elements are for V1, the second two are for
7648       // V2.
7649       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
7650                           Mask[2] < 4 ? Mask[2] : Mask[3],
7651                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
7652                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
7653       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
7654                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
7655
7656       // Now we do a normal shuffle of V1 by giving V1 as both operands to
7657       // a blend.
7658       LowV = HighV = V1;
7659       NewMask[0] = Mask[0] < 4 ? 0 : 2;
7660       NewMask[1] = Mask[0] < 4 ? 2 : 0;
7661       NewMask[2] = Mask[2] < 4 ? 1 : 3;
7662       NewMask[3] = Mask[2] < 4 ? 3 : 1;
7663     }
7664   }
7665   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
7666                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
7667 }
7668
7669 /// \brief Lower 4-lane 32-bit floating point shuffles.
7670 ///
7671 /// Uses instructions exclusively from the floating point unit to minimize
7672 /// domain crossing penalties, as these are sufficient to implement all v4f32
7673 /// shuffles.
7674 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7675                                        const X86Subtarget *Subtarget,
7676                                        SelectionDAG &DAG) {
7677   SDLoc DL(Op);
7678   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7679   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7680   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7681   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7682   ArrayRef<int> Mask = SVOp->getMask();
7683   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7684
7685   int NumV2Elements =
7686       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7687
7688   if (NumV2Elements == 0) {
7689     // Check for being able to broadcast a single element.
7690     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
7691                                                           Mask, Subtarget, DAG))
7692       return Broadcast;
7693
7694     // Use even/odd duplicate instructions for masks that match their pattern.
7695     if (Subtarget->hasSSE3()) {
7696       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
7697         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
7698       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
7699         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
7700     }
7701
7702     if (Subtarget->hasAVX()) {
7703       // If we have AVX, we can use VPERMILPS which will allow folding a load
7704       // into the shuffle.
7705       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
7706                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
7707     }
7708
7709     // Otherwise, use a straight shuffle of a single input vector. We pass the
7710     // input vector to both operands to simulate this with a SHUFPS.
7711     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
7712                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
7713   }
7714
7715   // There are special ways we can lower some single-element blends. However, we
7716   // have custom ways we can lower more complex single-element blends below that
7717   // we defer to if both this and BLENDPS fail to match, so restrict this to
7718   // when the V2 input is targeting element 0 of the mask -- that is the fast
7719   // case here.
7720   if (NumV2Elements == 1 && Mask[0] >= 4)
7721     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
7722                                                          Mask, Subtarget, DAG))
7723       return V;
7724
7725   if (Subtarget->hasSSE41()) {
7726     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
7727                                                   Subtarget, DAG))
7728       return Blend;
7729
7730     // Use INSERTPS if we can complete the shuffle efficiently.
7731     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
7732       return V;
7733
7734     if (!isSingleSHUFPSMask(Mask))
7735       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
7736               DL, MVT::v4f32, V1, V2, Mask, DAG))
7737         return BlendPerm;
7738   }
7739
7740   // Use dedicated unpack instructions for masks that match their pattern.
7741   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
7742     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V1, V2);
7743   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
7744     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V1, V2);
7745   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
7746     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V2, V1);
7747   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
7748     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V2, V1);
7749
7750   // Otherwise fall back to a SHUFPS lowering strategy.
7751   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
7752 }
7753
7754 /// \brief Lower 4-lane i32 vector shuffles.
7755 ///
7756 /// We try to handle these with integer-domain shuffles where we can, but for
7757 /// blends we use the floating point domain blend instructions.
7758 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7759                                        const X86Subtarget *Subtarget,
7760                                        SelectionDAG &DAG) {
7761   SDLoc DL(Op);
7762   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
7763   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7764   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7765   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7766   ArrayRef<int> Mask = SVOp->getMask();
7767   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7768
7769   // Whenever we can lower this as a zext, that instruction is strictly faster
7770   // than any alternative. It also allows us to fold memory operands into the
7771   // shuffle in many cases.
7772   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
7773                                                          Mask, Subtarget, DAG))
7774     return ZExt;
7775
7776   int NumV2Elements =
7777       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7778
7779   if (NumV2Elements == 0) {
7780     // Check for being able to broadcast a single element.
7781     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
7782                                                           Mask, Subtarget, DAG))
7783       return Broadcast;
7784
7785     // Straight shuffle of a single input vector. For everything from SSE2
7786     // onward this has a single fast instruction with no scary immediates.
7787     // We coerce the shuffle pattern to be compatible with UNPCK instructions
7788     // but we aren't actually going to use the UNPCK instruction because doing
7789     // so prevents folding a load into this instruction or making a copy.
7790     const int UnpackLoMask[] = {0, 0, 1, 1};
7791     const int UnpackHiMask[] = {2, 2, 3, 3};
7792     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
7793       Mask = UnpackLoMask;
7794     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
7795       Mask = UnpackHiMask;
7796
7797     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
7798                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
7799   }
7800
7801   // Try to use shift instructions.
7802   if (SDValue Shift =
7803           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
7804     return Shift;
7805
7806   // There are special ways we can lower some single-element blends.
7807   if (NumV2Elements == 1)
7808     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
7809                                                          Mask, Subtarget, DAG))
7810       return V;
7811
7812   // We have different paths for blend lowering, but they all must use the
7813   // *exact* same predicate.
7814   bool IsBlendSupported = Subtarget->hasSSE41();
7815   if (IsBlendSupported)
7816     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
7817                                                   Subtarget, DAG))
7818       return Blend;
7819
7820   if (SDValue Masked =
7821           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
7822     return Masked;
7823
7824   // Use dedicated unpack instructions for masks that match their pattern.
7825   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
7826     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V1, V2);
7827   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
7828     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V1, V2);
7829   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
7830     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V2, V1);
7831   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
7832     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V2, V1);
7833
7834   // Try to use byte rotation instructions.
7835   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7836   if (Subtarget->hasSSSE3())
7837     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7838             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
7839       return Rotate;
7840
7841   // If we have direct support for blends, we should lower by decomposing into
7842   // a permute. That will be faster than the domain cross.
7843   if (IsBlendSupported)
7844     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
7845                                                       Mask, DAG);
7846
7847   // Try to lower by permuting the inputs into an unpack instruction.
7848   if (SDValue Unpack =
7849           lowerVectorShuffleAsUnpack(DL, MVT::v4i32, V1, V2, Mask, DAG))
7850     return Unpack;
7851
7852   // We implement this with SHUFPS because it can blend from two vectors.
7853   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
7854   // up the inputs, bypassing domain shift penalties that we would encur if we
7855   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
7856   // relevant.
7857   return DAG.getNode(ISD::BITCAST, DL, MVT::v4i32,
7858                      DAG.getVectorShuffle(
7859                          MVT::v4f32, DL,
7860                          DAG.getNode(ISD::BITCAST, DL, MVT::v4f32, V1),
7861                          DAG.getNode(ISD::BITCAST, DL, MVT::v4f32, V2), Mask));
7862 }
7863
7864 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
7865 /// shuffle lowering, and the most complex part.
7866 ///
7867 /// The lowering strategy is to try to form pairs of input lanes which are
7868 /// targeted at the same half of the final vector, and then use a dword shuffle
7869 /// to place them onto the right half, and finally unpack the paired lanes into
7870 /// their final position.
7871 ///
7872 /// The exact breakdown of how to form these dword pairs and align them on the
7873 /// correct sides is really tricky. See the comments within the function for
7874 /// more of the details.
7875 ///
7876 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
7877 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
7878 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
7879 /// vector, form the analogous 128-bit 8-element Mask.
7880 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
7881     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
7882     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7883   assert(VT.getScalarType() == MVT::i16 && "Bad input type!");
7884   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
7885
7886   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
7887   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
7888   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
7889
7890   SmallVector<int, 4> LoInputs;
7891   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
7892                [](int M) { return M >= 0; });
7893   std::sort(LoInputs.begin(), LoInputs.end());
7894   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
7895   SmallVector<int, 4> HiInputs;
7896   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
7897                [](int M) { return M >= 0; });
7898   std::sort(HiInputs.begin(), HiInputs.end());
7899   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
7900   int NumLToL =
7901       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
7902   int NumHToL = LoInputs.size() - NumLToL;
7903   int NumLToH =
7904       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
7905   int NumHToH = HiInputs.size() - NumLToH;
7906   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
7907   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
7908   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
7909   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
7910
7911   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
7912   // such inputs we can swap two of the dwords across the half mark and end up
7913   // with <=2 inputs to each half in each half. Once there, we can fall through
7914   // to the generic code below. For example:
7915   //
7916   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
7917   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
7918   //
7919   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
7920   // and an existing 2-into-2 on the other half. In this case we may have to
7921   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
7922   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
7923   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
7924   // because any other situation (including a 3-into-1 or 1-into-3 in the other
7925   // half than the one we target for fixing) will be fixed when we re-enter this
7926   // path. We will also combine away any sequence of PSHUFD instructions that
7927   // result into a single instruction. Here is an example of the tricky case:
7928   //
7929   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
7930   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
7931   //
7932   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
7933   //
7934   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
7935   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
7936   //
7937   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
7938   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
7939   //
7940   // The result is fine to be handled by the generic logic.
7941   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
7942                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
7943                           int AOffset, int BOffset) {
7944     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
7945            "Must call this with A having 3 or 1 inputs from the A half.");
7946     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
7947            "Must call this with B having 1 or 3 inputs from the B half.");
7948     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
7949            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
7950
7951     // Compute the index of dword with only one word among the three inputs in
7952     // a half by taking the sum of the half with three inputs and subtracting
7953     // the sum of the actual three inputs. The difference is the remaining
7954     // slot.
7955     int ADWord, BDWord;
7956     int &TripleDWord = AToAInputs.size() == 3 ? ADWord : BDWord;
7957     int &OneInputDWord = AToAInputs.size() == 3 ? BDWord : ADWord;
7958     int TripleInputOffset = AToAInputs.size() == 3 ? AOffset : BOffset;
7959     ArrayRef<int> TripleInputs = AToAInputs.size() == 3 ? AToAInputs : BToAInputs;
7960     int OneInput = AToAInputs.size() == 3 ? BToAInputs[0] : AToAInputs[0];
7961     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
7962     int TripleNonInputIdx =
7963         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
7964     TripleDWord = TripleNonInputIdx / 2;
7965
7966     // We use xor with one to compute the adjacent DWord to whichever one the
7967     // OneInput is in.
7968     OneInputDWord = (OneInput / 2) ^ 1;
7969
7970     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
7971     // and BToA inputs. If there is also such a problem with the BToB and AToB
7972     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
7973     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
7974     // is essential that we don't *create* a 3<-1 as then we might oscillate.
7975     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
7976       // Compute how many inputs will be flipped by swapping these DWords. We
7977       // need
7978       // to balance this to ensure we don't form a 3-1 shuffle in the other
7979       // half.
7980       int NumFlippedAToBInputs =
7981           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
7982           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
7983       int NumFlippedBToBInputs =
7984           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
7985           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
7986       if ((NumFlippedAToBInputs == 1 &&
7987            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
7988           (NumFlippedBToBInputs == 1 &&
7989            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
7990         // We choose whether to fix the A half or B half based on whether that
7991         // half has zero flipped inputs. At zero, we may not be able to fix it
7992         // with that half. We also bias towards fixing the B half because that
7993         // will more commonly be the high half, and we have to bias one way.
7994         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
7995                                                        ArrayRef<int> Inputs) {
7996           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
7997           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
7998                                          PinnedIdx ^ 1) != Inputs.end();
7999           // Determine whether the free index is in the flipped dword or the
8000           // unflipped dword based on where the pinned index is. We use this bit
8001           // in an xor to conditionally select the adjacent dword.
8002           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8003           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8004                                              FixFreeIdx) != Inputs.end();
8005           if (IsFixIdxInput == IsFixFreeIdxInput)
8006             FixFreeIdx += 1;
8007           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8008                                         FixFreeIdx) != Inputs.end();
8009           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8010                  "We need to be changing the number of flipped inputs!");
8011           int PSHUFHalfMask[] = {0, 1, 2, 3};
8012           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8013           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8014                           MVT::v8i16, V,
8015                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8016
8017           for (int &M : Mask)
8018             if (M != -1 && M == FixIdx)
8019               M = FixFreeIdx;
8020             else if (M != -1 && M == FixFreeIdx)
8021               M = FixIdx;
8022         };
8023         if (NumFlippedBToBInputs != 0) {
8024           int BPinnedIdx =
8025               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8026           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8027         } else {
8028           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8029           int APinnedIdx =
8030               AToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8031           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8032         }
8033       }
8034     }
8035
8036     int PSHUFDMask[] = {0, 1, 2, 3};
8037     PSHUFDMask[ADWord] = BDWord;
8038     PSHUFDMask[BDWord] = ADWord;
8039     V = DAG.getNode(ISD::BITCAST, DL, VT,
8040                     DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT,
8041                                 DAG.getNode(ISD::BITCAST, DL, PSHUFDVT, V),
8042                                 getV4X86ShuffleImm8ForMask(PSHUFDMask, DL,
8043                                                            DAG)));
8044
8045     // Adjust the mask to match the new locations of A and B.
8046     for (int &M : Mask)
8047       if (M != -1 && M/2 == ADWord)
8048         M = 2 * BDWord + M % 2;
8049       else if (M != -1 && M/2 == BDWord)
8050         M = 2 * ADWord + M % 2;
8051
8052     // Recurse back into this routine to re-compute state now that this isn't
8053     // a 3 and 1 problem.
8054     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8055                                                      DAG);
8056   };
8057   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8058     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8059   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8060     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8061
8062   // At this point there are at most two inputs to the low and high halves from
8063   // each half. That means the inputs can always be grouped into dwords and
8064   // those dwords can then be moved to the correct half with a dword shuffle.
8065   // We use at most one low and one high word shuffle to collect these paired
8066   // inputs into dwords, and finally a dword shuffle to place them.
8067   int PSHUFLMask[4] = {-1, -1, -1, -1};
8068   int PSHUFHMask[4] = {-1, -1, -1, -1};
8069   int PSHUFDMask[4] = {-1, -1, -1, -1};
8070
8071   // First fix the masks for all the inputs that are staying in their
8072   // original halves. This will then dictate the targets of the cross-half
8073   // shuffles.
8074   auto fixInPlaceInputs =
8075       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8076                     MutableArrayRef<int> SourceHalfMask,
8077                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8078     if (InPlaceInputs.empty())
8079       return;
8080     if (InPlaceInputs.size() == 1) {
8081       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8082           InPlaceInputs[0] - HalfOffset;
8083       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8084       return;
8085     }
8086     if (IncomingInputs.empty()) {
8087       // Just fix all of the in place inputs.
8088       for (int Input : InPlaceInputs) {
8089         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8090         PSHUFDMask[Input / 2] = Input / 2;
8091       }
8092       return;
8093     }
8094
8095     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8096     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8097         InPlaceInputs[0] - HalfOffset;
8098     // Put the second input next to the first so that they are packed into
8099     // a dword. We find the adjacent index by toggling the low bit.
8100     int AdjIndex = InPlaceInputs[0] ^ 1;
8101     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8102     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8103     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8104   };
8105   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8106   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8107
8108   // Now gather the cross-half inputs and place them into a free dword of
8109   // their target half.
8110   // FIXME: This operation could almost certainly be simplified dramatically to
8111   // look more like the 3-1 fixing operation.
8112   auto moveInputsToRightHalf = [&PSHUFDMask](
8113       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8114       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8115       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8116       int DestOffset) {
8117     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8118       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8119     };
8120     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8121                                                int Word) {
8122       int LowWord = Word & ~1;
8123       int HighWord = Word | 1;
8124       return isWordClobbered(SourceHalfMask, LowWord) ||
8125              isWordClobbered(SourceHalfMask, HighWord);
8126     };
8127
8128     if (IncomingInputs.empty())
8129       return;
8130
8131     if (ExistingInputs.empty()) {
8132       // Map any dwords with inputs from them into the right half.
8133       for (int Input : IncomingInputs) {
8134         // If the source half mask maps over the inputs, turn those into
8135         // swaps and use the swapped lane.
8136         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8137           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8138             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8139                 Input - SourceOffset;
8140             // We have to swap the uses in our half mask in one sweep.
8141             for (int &M : HalfMask)
8142               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8143                 M = Input;
8144               else if (M == Input)
8145                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8146           } else {
8147             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8148                        Input - SourceOffset &&
8149                    "Previous placement doesn't match!");
8150           }
8151           // Note that this correctly re-maps both when we do a swap and when
8152           // we observe the other side of the swap above. We rely on that to
8153           // avoid swapping the members of the input list directly.
8154           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8155         }
8156
8157         // Map the input's dword into the correct half.
8158         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8159           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8160         else
8161           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8162                      Input / 2 &&
8163                  "Previous placement doesn't match!");
8164       }
8165
8166       // And just directly shift any other-half mask elements to be same-half
8167       // as we will have mirrored the dword containing the element into the
8168       // same position within that half.
8169       for (int &M : HalfMask)
8170         if (M >= SourceOffset && M < SourceOffset + 4) {
8171           M = M - SourceOffset + DestOffset;
8172           assert(M >= 0 && "This should never wrap below zero!");
8173         }
8174       return;
8175     }
8176
8177     // Ensure we have the input in a viable dword of its current half. This
8178     // is particularly tricky because the original position may be clobbered
8179     // by inputs being moved and *staying* in that half.
8180     if (IncomingInputs.size() == 1) {
8181       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8182         int InputFixed = std::find(std::begin(SourceHalfMask),
8183                                    std::end(SourceHalfMask), -1) -
8184                          std::begin(SourceHalfMask) + SourceOffset;
8185         SourceHalfMask[InputFixed - SourceOffset] =
8186             IncomingInputs[0] - SourceOffset;
8187         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
8188                      InputFixed);
8189         IncomingInputs[0] = InputFixed;
8190       }
8191     } else if (IncomingInputs.size() == 2) {
8192       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
8193           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8194         // We have two non-adjacent or clobbered inputs we need to extract from
8195         // the source half. To do this, we need to map them into some adjacent
8196         // dword slot in the source mask.
8197         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
8198                               IncomingInputs[1] - SourceOffset};
8199
8200         // If there is a free slot in the source half mask adjacent to one of
8201         // the inputs, place the other input in it. We use (Index XOR 1) to
8202         // compute an adjacent index.
8203         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
8204             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
8205           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
8206           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8207           InputsFixed[1] = InputsFixed[0] ^ 1;
8208         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
8209                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
8210           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
8211           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
8212           InputsFixed[0] = InputsFixed[1] ^ 1;
8213         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
8214                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
8215           // The two inputs are in the same DWord but it is clobbered and the
8216           // adjacent DWord isn't used at all. Move both inputs to the free
8217           // slot.
8218           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
8219           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
8220           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
8221           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
8222         } else {
8223           // The only way we hit this point is if there is no clobbering
8224           // (because there are no off-half inputs to this half) and there is no
8225           // free slot adjacent to one of the inputs. In this case, we have to
8226           // swap an input with a non-input.
8227           for (int i = 0; i < 4; ++i)
8228             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
8229                    "We can't handle any clobbers here!");
8230           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
8231                  "Cannot have adjacent inputs here!");
8232
8233           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8234           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
8235
8236           // We also have to update the final source mask in this case because
8237           // it may need to undo the above swap.
8238           for (int &M : FinalSourceHalfMask)
8239             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
8240               M = InputsFixed[1] + SourceOffset;
8241             else if (M == InputsFixed[1] + SourceOffset)
8242               M = (InputsFixed[0] ^ 1) + SourceOffset;
8243
8244           InputsFixed[1] = InputsFixed[0] ^ 1;
8245         }
8246
8247         // Point everything at the fixed inputs.
8248         for (int &M : HalfMask)
8249           if (M == IncomingInputs[0])
8250             M = InputsFixed[0] + SourceOffset;
8251           else if (M == IncomingInputs[1])
8252             M = InputsFixed[1] + SourceOffset;
8253
8254         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
8255         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
8256       }
8257     } else {
8258       llvm_unreachable("Unhandled input size!");
8259     }
8260
8261     // Now hoist the DWord down to the right half.
8262     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
8263     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
8264     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
8265     for (int &M : HalfMask)
8266       for (int Input : IncomingInputs)
8267         if (M == Input)
8268           M = FreeDWord * 2 + Input % 2;
8269   };
8270   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
8271                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
8272   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
8273                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
8274
8275   // Now enact all the shuffles we've computed to move the inputs into their
8276   // target half.
8277   if (!isNoopShuffleMask(PSHUFLMask))
8278     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
8279                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
8280   if (!isNoopShuffleMask(PSHUFHMask))
8281     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
8282                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
8283   if (!isNoopShuffleMask(PSHUFDMask))
8284     V = DAG.getNode(ISD::BITCAST, DL, VT,
8285                     DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT,
8286                                 DAG.getNode(ISD::BITCAST, DL, PSHUFDVT, V),
8287                                 getV4X86ShuffleImm8ForMask(PSHUFDMask, DL,
8288                                                            DAG)));
8289
8290   // At this point, each half should contain all its inputs, and we can then
8291   // just shuffle them into their final position.
8292   assert(std::count_if(LoMask.begin(), LoMask.end(),
8293                        [](int M) { return M >= 4; }) == 0 &&
8294          "Failed to lift all the high half inputs to the low mask!");
8295   assert(std::count_if(HiMask.begin(), HiMask.end(),
8296                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
8297          "Failed to lift all the low half inputs to the high mask!");
8298
8299   // Do a half shuffle for the low mask.
8300   if (!isNoopShuffleMask(LoMask))
8301     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
8302                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
8303
8304   // Do a half shuffle with the high mask after shifting its values down.
8305   for (int &M : HiMask)
8306     if (M >= 0)
8307       M -= 4;
8308   if (!isNoopShuffleMask(HiMask))
8309     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
8310                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
8311
8312   return V;
8313 }
8314
8315 /// \brief Helper to form a PSHUFB-based shuffle+blend.
8316 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
8317                                           SDValue V2, ArrayRef<int> Mask,
8318                                           SelectionDAG &DAG, bool &V1InUse,
8319                                           bool &V2InUse) {
8320   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
8321   SDValue V1Mask[16];
8322   SDValue V2Mask[16];
8323   V1InUse = false;
8324   V2InUse = false;
8325
8326   int Size = Mask.size();
8327   int Scale = 16 / Size;
8328   for (int i = 0; i < 16; ++i) {
8329     if (Mask[i / Scale] == -1) {
8330       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
8331     } else {
8332       const int ZeroMask = 0x80;
8333       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
8334                                           : ZeroMask;
8335       int V2Idx = Mask[i / Scale] < Size
8336                       ? ZeroMask
8337                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
8338       if (Zeroable[i / Scale])
8339         V1Idx = V2Idx = ZeroMask;
8340       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
8341       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
8342       V1InUse |= (ZeroMask != V1Idx);
8343       V2InUse |= (ZeroMask != V2Idx);
8344     }
8345   }
8346
8347   if (V1InUse)
8348     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8349                      DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, V1),
8350                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
8351   if (V2InUse)
8352     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8353                      DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, V2),
8354                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
8355
8356   // If we need shuffled inputs from both, blend the two.
8357   SDValue V;
8358   if (V1InUse && V2InUse)
8359     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
8360   else
8361     V = V1InUse ? V1 : V2;
8362
8363   // Cast the result back to the correct type.
8364   return DAG.getNode(ISD::BITCAST, DL, VT, V);
8365 }
8366
8367 /// \brief Generic lowering of 8-lane i16 shuffles.
8368 ///
8369 /// This handles both single-input shuffles and combined shuffle/blends with
8370 /// two inputs. The single input shuffles are immediately delegated to
8371 /// a dedicated lowering routine.
8372 ///
8373 /// The blends are lowered in one of three fundamental ways. If there are few
8374 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
8375 /// of the input is significantly cheaper when lowered as an interleaving of
8376 /// the two inputs, try to interleave them. Otherwise, blend the low and high
8377 /// halves of the inputs separately (making them have relatively few inputs)
8378 /// and then concatenate them.
8379 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8380                                        const X86Subtarget *Subtarget,
8381                                        SelectionDAG &DAG) {
8382   SDLoc DL(Op);
8383   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
8384   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8385   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8386   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8387   ArrayRef<int> OrigMask = SVOp->getMask();
8388   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
8389                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
8390   MutableArrayRef<int> Mask(MaskStorage);
8391
8392   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
8393
8394   // Whenever we can lower this as a zext, that instruction is strictly faster
8395   // than any alternative.
8396   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8397           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
8398     return ZExt;
8399
8400   auto isV1 = [](int M) { return M >= 0 && M < 8; };
8401   (void)isV1;
8402   auto isV2 = [](int M) { return M >= 8; };
8403
8404   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
8405
8406   if (NumV2Inputs == 0) {
8407     // Check for being able to broadcast a single element.
8408     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
8409                                                           Mask, Subtarget, DAG))
8410       return Broadcast;
8411
8412     // Try to use shift instructions.
8413     if (SDValue Shift =
8414             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
8415       return Shift;
8416
8417     // Use dedicated unpack instructions for masks that match their pattern.
8418     if (isShuffleEquivalent(V1, V1, Mask, {0, 0, 1, 1, 2, 2, 3, 3}))
8419       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V1);
8420     if (isShuffleEquivalent(V1, V1, Mask, {4, 4, 5, 5, 6, 6, 7, 7}))
8421       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V1);
8422
8423     // Try to use byte rotation instructions.
8424     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
8425                                                         Mask, Subtarget, DAG))
8426       return Rotate;
8427
8428     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
8429                                                      Subtarget, DAG);
8430   }
8431
8432   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
8433          "All single-input shuffles should be canonicalized to be V1-input "
8434          "shuffles.");
8435
8436   // Try to use shift instructions.
8437   if (SDValue Shift =
8438           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
8439     return Shift;
8440
8441   // There are special ways we can lower some single-element blends.
8442   if (NumV2Inputs == 1)
8443     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
8444                                                          Mask, Subtarget, DAG))
8445       return V;
8446
8447   // We have different paths for blend lowering, but they all must use the
8448   // *exact* same predicate.
8449   bool IsBlendSupported = Subtarget->hasSSE41();
8450   if (IsBlendSupported)
8451     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
8452                                                   Subtarget, DAG))
8453       return Blend;
8454
8455   if (SDValue Masked =
8456           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
8457     return Masked;
8458
8459   // Use dedicated unpack instructions for masks that match their pattern.
8460   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 2, 10, 3, 11}))
8461     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V2);
8462   if (isShuffleEquivalent(V1, V2, Mask, {4, 12, 5, 13, 6, 14, 7, 15}))
8463     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V2);
8464
8465   // Try to use byte rotation instructions.
8466   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8467           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
8468     return Rotate;
8469
8470   if (SDValue BitBlend =
8471           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
8472     return BitBlend;
8473
8474   if (SDValue Unpack =
8475           lowerVectorShuffleAsUnpack(DL, MVT::v8i16, V1, V2, Mask, DAG))
8476     return Unpack;
8477
8478   // If we can't directly blend but can use PSHUFB, that will be better as it
8479   // can both shuffle and set up the inefficient blend.
8480   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
8481     bool V1InUse, V2InUse;
8482     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
8483                                       V1InUse, V2InUse);
8484   }
8485
8486   // We can always bit-blend if we have to so the fallback strategy is to
8487   // decompose into single-input permutes and blends.
8488   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
8489                                                       Mask, DAG);
8490 }
8491
8492 /// \brief Check whether a compaction lowering can be done by dropping even
8493 /// elements and compute how many times even elements must be dropped.
8494 ///
8495 /// This handles shuffles which take every Nth element where N is a power of
8496 /// two. Example shuffle masks:
8497 ///
8498 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
8499 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
8500 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
8501 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
8502 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
8503 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
8504 ///
8505 /// Any of these lanes can of course be undef.
8506 ///
8507 /// This routine only supports N <= 3.
8508 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
8509 /// for larger N.
8510 ///
8511 /// \returns N above, or the number of times even elements must be dropped if
8512 /// there is such a number. Otherwise returns zero.
8513 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
8514   // Figure out whether we're looping over two inputs or just one.
8515   bool IsSingleInput = isSingleInputShuffleMask(Mask);
8516
8517   // The modulus for the shuffle vector entries is based on whether this is
8518   // a single input or not.
8519   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
8520   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
8521          "We should only be called with masks with a power-of-2 size!");
8522
8523   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
8524
8525   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
8526   // and 2^3 simultaneously. This is because we may have ambiguity with
8527   // partially undef inputs.
8528   bool ViableForN[3] = {true, true, true};
8529
8530   for (int i = 0, e = Mask.size(); i < e; ++i) {
8531     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
8532     // want.
8533     if (Mask[i] == -1)
8534       continue;
8535
8536     bool IsAnyViable = false;
8537     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8538       if (ViableForN[j]) {
8539         uint64_t N = j + 1;
8540
8541         // The shuffle mask must be equal to (i * 2^N) % M.
8542         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
8543           IsAnyViable = true;
8544         else
8545           ViableForN[j] = false;
8546       }
8547     // Early exit if we exhaust the possible powers of two.
8548     if (!IsAnyViable)
8549       break;
8550   }
8551
8552   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8553     if (ViableForN[j])
8554       return j + 1;
8555
8556   // Return 0 as there is no viable power of two.
8557   return 0;
8558 }
8559
8560 /// \brief Generic lowering of v16i8 shuffles.
8561 ///
8562 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
8563 /// detect any complexity reducing interleaving. If that doesn't help, it uses
8564 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
8565 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
8566 /// back together.
8567 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8568                                        const X86Subtarget *Subtarget,
8569                                        SelectionDAG &DAG) {
8570   SDLoc DL(Op);
8571   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
8572   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8573   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8574   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8575   ArrayRef<int> Mask = SVOp->getMask();
8576   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
8577
8578   // Try to use shift instructions.
8579   if (SDValue Shift =
8580           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
8581     return Shift;
8582
8583   // Try to use byte rotation instructions.
8584   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8585           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8586     return Rotate;
8587
8588   // Try to use a zext lowering.
8589   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8590           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8591     return ZExt;
8592
8593   int NumV2Elements =
8594       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
8595
8596   // For single-input shuffles, there are some nicer lowering tricks we can use.
8597   if (NumV2Elements == 0) {
8598     // Check for being able to broadcast a single element.
8599     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
8600                                                           Mask, Subtarget, DAG))
8601       return Broadcast;
8602
8603     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
8604     // Notably, this handles splat and partial-splat shuffles more efficiently.
8605     // However, it only makes sense if the pre-duplication shuffle simplifies
8606     // things significantly. Currently, this means we need to be able to
8607     // express the pre-duplication shuffle as an i16 shuffle.
8608     //
8609     // FIXME: We should check for other patterns which can be widened into an
8610     // i16 shuffle as well.
8611     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
8612       for (int i = 0; i < 16; i += 2)
8613         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
8614           return false;
8615
8616       return true;
8617     };
8618     auto tryToWidenViaDuplication = [&]() -> SDValue {
8619       if (!canWidenViaDuplication(Mask))
8620         return SDValue();
8621       SmallVector<int, 4> LoInputs;
8622       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
8623                    [](int M) { return M >= 0 && M < 8; });
8624       std::sort(LoInputs.begin(), LoInputs.end());
8625       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
8626                      LoInputs.end());
8627       SmallVector<int, 4> HiInputs;
8628       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
8629                    [](int M) { return M >= 8; });
8630       std::sort(HiInputs.begin(), HiInputs.end());
8631       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
8632                      HiInputs.end());
8633
8634       bool TargetLo = LoInputs.size() >= HiInputs.size();
8635       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
8636       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
8637
8638       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
8639       SmallDenseMap<int, int, 8> LaneMap;
8640       for (int I : InPlaceInputs) {
8641         PreDupI16Shuffle[I/2] = I/2;
8642         LaneMap[I] = I;
8643       }
8644       int j = TargetLo ? 0 : 4, je = j + 4;
8645       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
8646         // Check if j is already a shuffle of this input. This happens when
8647         // there are two adjacent bytes after we move the low one.
8648         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
8649           // If we haven't yet mapped the input, search for a slot into which
8650           // we can map it.
8651           while (j < je && PreDupI16Shuffle[j] != -1)
8652             ++j;
8653
8654           if (j == je)
8655             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
8656             return SDValue();
8657
8658           // Map this input with the i16 shuffle.
8659           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
8660         }
8661
8662         // Update the lane map based on the mapping we ended up with.
8663         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
8664       }
8665       V1 = DAG.getNode(
8666           ISD::BITCAST, DL, MVT::v16i8,
8667           DAG.getVectorShuffle(MVT::v8i16, DL,
8668                                DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1),
8669                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
8670
8671       // Unpack the bytes to form the i16s that will be shuffled into place.
8672       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8673                        MVT::v16i8, V1, V1);
8674
8675       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8676       for (int i = 0; i < 16; ++i)
8677         if (Mask[i] != -1) {
8678           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
8679           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
8680           if (PostDupI16Shuffle[i / 2] == -1)
8681             PostDupI16Shuffle[i / 2] = MappedMask;
8682           else
8683             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
8684                    "Conflicting entrties in the original shuffle!");
8685         }
8686       return DAG.getNode(
8687           ISD::BITCAST, DL, MVT::v16i8,
8688           DAG.getVectorShuffle(MVT::v8i16, DL,
8689                                DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1),
8690                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
8691     };
8692     if (SDValue V = tryToWidenViaDuplication())
8693       return V;
8694   }
8695
8696   // Use dedicated unpack instructions for masks that match their pattern.
8697   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
8698                                          0, 16, 1, 17, 2, 18, 3, 19,
8699                                          // High half.
8700                                          4, 20, 5, 21, 6, 22, 7, 23}))
8701     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V1, V2);
8702   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
8703                                          8, 24, 9, 25, 10, 26, 11, 27,
8704                                          // High half.
8705                                          12, 28, 13, 29, 14, 30, 15, 31}))
8706     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V1, V2);
8707
8708   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
8709   // with PSHUFB. It is important to do this before we attempt to generate any
8710   // blends but after all of the single-input lowerings. If the single input
8711   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
8712   // want to preserve that and we can DAG combine any longer sequences into
8713   // a PSHUFB in the end. But once we start blending from multiple inputs,
8714   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
8715   // and there are *very* few patterns that would actually be faster than the
8716   // PSHUFB approach because of its ability to zero lanes.
8717   //
8718   // FIXME: The only exceptions to the above are blends which are exact
8719   // interleavings with direct instructions supporting them. We currently don't
8720   // handle those well here.
8721   if (Subtarget->hasSSSE3()) {
8722     bool V1InUse = false;
8723     bool V2InUse = false;
8724
8725     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
8726                                                 DAG, V1InUse, V2InUse);
8727
8728     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
8729     // do so. This avoids using them to handle blends-with-zero which is
8730     // important as a single pshufb is significantly faster for that.
8731     if (V1InUse && V2InUse) {
8732       if (Subtarget->hasSSE41())
8733         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
8734                                                       Mask, Subtarget, DAG))
8735           return Blend;
8736
8737       // We can use an unpack to do the blending rather than an or in some
8738       // cases. Even though the or may be (very minorly) more efficient, we
8739       // preference this lowering because there are common cases where part of
8740       // the complexity of the shuffles goes away when we do the final blend as
8741       // an unpack.
8742       // FIXME: It might be worth trying to detect if the unpack-feeding
8743       // shuffles will both be pshufb, in which case we shouldn't bother with
8744       // this.
8745       if (SDValue Unpack =
8746               lowerVectorShuffleAsUnpack(DL, MVT::v16i8, V1, V2, Mask, DAG))
8747         return Unpack;
8748     }
8749
8750     return PSHUFB;
8751   }
8752
8753   // There are special ways we can lower some single-element blends.
8754   if (NumV2Elements == 1)
8755     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
8756                                                          Mask, Subtarget, DAG))
8757       return V;
8758
8759   if (SDValue BitBlend =
8760           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
8761     return BitBlend;
8762
8763   // Check whether a compaction lowering can be done. This handles shuffles
8764   // which take every Nth element for some even N. See the helper function for
8765   // details.
8766   //
8767   // We special case these as they can be particularly efficiently handled with
8768   // the PACKUSB instruction on x86 and they show up in common patterns of
8769   // rearranging bytes to truncate wide elements.
8770   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
8771     // NumEvenDrops is the power of two stride of the elements. Another way of
8772     // thinking about it is that we need to drop the even elements this many
8773     // times to get the original input.
8774     bool IsSingleInput = isSingleInputShuffleMask(Mask);
8775
8776     // First we need to zero all the dropped bytes.
8777     assert(NumEvenDrops <= 3 &&
8778            "No support for dropping even elements more than 3 times.");
8779     // We use the mask type to pick which bytes are preserved based on how many
8780     // elements are dropped.
8781     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
8782     SDValue ByteClearMask =
8783         DAG.getNode(ISD::BITCAST, DL, MVT::v16i8,
8784                     DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
8785     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
8786     if (!IsSingleInput)
8787       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
8788
8789     // Now pack things back together.
8790     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1);
8791     V2 = IsSingleInput ? V1 : DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V2);
8792     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
8793     for (int i = 1; i < NumEvenDrops; ++i) {
8794       Result = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, Result);
8795       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
8796     }
8797
8798     return Result;
8799   }
8800
8801   // Handle multi-input cases by blending single-input shuffles.
8802   if (NumV2Elements > 0)
8803     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
8804                                                       Mask, DAG);
8805
8806   // The fallback path for single-input shuffles widens this into two v8i16
8807   // vectors with unpacks, shuffles those, and then pulls them back together
8808   // with a pack.
8809   SDValue V = V1;
8810
8811   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8812   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8813   for (int i = 0; i < 16; ++i)
8814     if (Mask[i] >= 0)
8815       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
8816
8817   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
8818
8819   SDValue VLoHalf, VHiHalf;
8820   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
8821   // them out and avoid using UNPCK{L,H} to extract the elements of V as
8822   // i16s.
8823   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
8824                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
8825       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
8826                    [](int M) { return M >= 0 && M % 2 == 1; })) {
8827     // Use a mask to drop the high bytes.
8828     VLoHalf = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V);
8829     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
8830                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
8831
8832     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
8833     VHiHalf = DAG.getUNDEF(MVT::v8i16);
8834
8835     // Squash the masks to point directly into VLoHalf.
8836     for (int &M : LoBlendMask)
8837       if (M >= 0)
8838         M /= 2;
8839     for (int &M : HiBlendMask)
8840       if (M >= 0)
8841         M /= 2;
8842   } else {
8843     // Otherwise just unpack the low half of V into VLoHalf and the high half into
8844     // VHiHalf so that we can blend them as i16s.
8845     VLoHalf = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
8846                      DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
8847     VHiHalf = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
8848                      DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
8849   }
8850
8851   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
8852   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
8853
8854   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
8855 }
8856
8857 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
8858 ///
8859 /// This routine breaks down the specific type of 128-bit shuffle and
8860 /// dispatches to the lowering routines accordingly.
8861 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8862                                         MVT VT, const X86Subtarget *Subtarget,
8863                                         SelectionDAG &DAG) {
8864   switch (VT.SimpleTy) {
8865   case MVT::v2i64:
8866     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
8867   case MVT::v2f64:
8868     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
8869   case MVT::v4i32:
8870     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
8871   case MVT::v4f32:
8872     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
8873   case MVT::v8i16:
8874     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
8875   case MVT::v16i8:
8876     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
8877
8878   default:
8879     llvm_unreachable("Unimplemented!");
8880   }
8881 }
8882
8883 /// \brief Helper function to test whether a shuffle mask could be
8884 /// simplified by widening the elements being shuffled.
8885 ///
8886 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
8887 /// leaves it in an unspecified state.
8888 ///
8889 /// NOTE: This must handle normal vector shuffle masks and *target* vector
8890 /// shuffle masks. The latter have the special property of a '-2' representing
8891 /// a zero-ed lane of a vector.
8892 static bool canWidenShuffleElements(ArrayRef<int> Mask,
8893                                     SmallVectorImpl<int> &WidenedMask) {
8894   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
8895     // If both elements are undef, its trivial.
8896     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
8897       WidenedMask.push_back(SM_SentinelUndef);
8898       continue;
8899     }
8900
8901     // Check for an undef mask and a mask value properly aligned to fit with
8902     // a pair of values. If we find such a case, use the non-undef mask's value.
8903     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
8904       WidenedMask.push_back(Mask[i + 1] / 2);
8905       continue;
8906     }
8907     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
8908       WidenedMask.push_back(Mask[i] / 2);
8909       continue;
8910     }
8911
8912     // When zeroing, we need to spread the zeroing across both lanes to widen.
8913     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
8914       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
8915           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
8916         WidenedMask.push_back(SM_SentinelZero);
8917         continue;
8918       }
8919       return false;
8920     }
8921
8922     // Finally check if the two mask values are adjacent and aligned with
8923     // a pair.
8924     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
8925       WidenedMask.push_back(Mask[i] / 2);
8926       continue;
8927     }
8928
8929     // Otherwise we can't safely widen the elements used in this shuffle.
8930     return false;
8931   }
8932   assert(WidenedMask.size() == Mask.size() / 2 &&
8933          "Incorrect size of mask after widening the elements!");
8934
8935   return true;
8936 }
8937
8938 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
8939 ///
8940 /// This routine just extracts two subvectors, shuffles them independently, and
8941 /// then concatenates them back together. This should work effectively with all
8942 /// AVX vector shuffle types.
8943 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
8944                                           SDValue V2, ArrayRef<int> Mask,
8945                                           SelectionDAG &DAG) {
8946   assert(VT.getSizeInBits() >= 256 &&
8947          "Only for 256-bit or wider vector shuffles!");
8948   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
8949   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
8950
8951   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
8952   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
8953
8954   int NumElements = VT.getVectorNumElements();
8955   int SplitNumElements = NumElements / 2;
8956   MVT ScalarVT = VT.getScalarType();
8957   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
8958
8959   // Rather than splitting build-vectors, just build two narrower build
8960   // vectors. This helps shuffling with splats and zeros.
8961   auto SplitVector = [&](SDValue V) {
8962     while (V.getOpcode() == ISD::BITCAST)
8963       V = V->getOperand(0);
8964
8965     MVT OrigVT = V.getSimpleValueType();
8966     int OrigNumElements = OrigVT.getVectorNumElements();
8967     int OrigSplitNumElements = OrigNumElements / 2;
8968     MVT OrigScalarVT = OrigVT.getScalarType();
8969     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
8970
8971     SDValue LoV, HiV;
8972
8973     auto *BV = dyn_cast<BuildVectorSDNode>(V);
8974     if (!BV) {
8975       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
8976                         DAG.getIntPtrConstant(0, DL));
8977       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
8978                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
8979     } else {
8980
8981       SmallVector<SDValue, 16> LoOps, HiOps;
8982       for (int i = 0; i < OrigSplitNumElements; ++i) {
8983         LoOps.push_back(BV->getOperand(i));
8984         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
8985       }
8986       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
8987       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
8988     }
8989     return std::make_pair(DAG.getNode(ISD::BITCAST, DL, SplitVT, LoV),
8990                           DAG.getNode(ISD::BITCAST, DL, SplitVT, HiV));
8991   };
8992
8993   SDValue LoV1, HiV1, LoV2, HiV2;
8994   std::tie(LoV1, HiV1) = SplitVector(V1);
8995   std::tie(LoV2, HiV2) = SplitVector(V2);
8996
8997   // Now create two 4-way blends of these half-width vectors.
8998   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
8999     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9000     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9001     for (int i = 0; i < SplitNumElements; ++i) {
9002       int M = HalfMask[i];
9003       if (M >= NumElements) {
9004         if (M >= NumElements + SplitNumElements)
9005           UseHiV2 = true;
9006         else
9007           UseLoV2 = true;
9008         V2BlendMask.push_back(M - NumElements);
9009         V1BlendMask.push_back(-1);
9010         BlendMask.push_back(SplitNumElements + i);
9011       } else if (M >= 0) {
9012         if (M >= SplitNumElements)
9013           UseHiV1 = true;
9014         else
9015           UseLoV1 = true;
9016         V2BlendMask.push_back(-1);
9017         V1BlendMask.push_back(M);
9018         BlendMask.push_back(i);
9019       } else {
9020         V2BlendMask.push_back(-1);
9021         V1BlendMask.push_back(-1);
9022         BlendMask.push_back(-1);
9023       }
9024     }
9025
9026     // Because the lowering happens after all combining takes place, we need to
9027     // manually combine these blend masks as much as possible so that we create
9028     // a minimal number of high-level vector shuffle nodes.
9029
9030     // First try just blending the halves of V1 or V2.
9031     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9032       return DAG.getUNDEF(SplitVT);
9033     if (!UseLoV2 && !UseHiV2)
9034       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9035     if (!UseLoV1 && !UseHiV1)
9036       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9037
9038     SDValue V1Blend, V2Blend;
9039     if (UseLoV1 && UseHiV1) {
9040       V1Blend =
9041         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9042     } else {
9043       // We only use half of V1 so map the usage down into the final blend mask.
9044       V1Blend = UseLoV1 ? LoV1 : HiV1;
9045       for (int i = 0; i < SplitNumElements; ++i)
9046         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9047           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9048     }
9049     if (UseLoV2 && UseHiV2) {
9050       V2Blend =
9051         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9052     } else {
9053       // We only use half of V2 so map the usage down into the final blend mask.
9054       V2Blend = UseLoV2 ? LoV2 : HiV2;
9055       for (int i = 0; i < SplitNumElements; ++i)
9056         if (BlendMask[i] >= SplitNumElements)
9057           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9058     }
9059     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9060   };
9061   SDValue Lo = HalfBlend(LoMask);
9062   SDValue Hi = HalfBlend(HiMask);
9063   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9064 }
9065
9066 /// \brief Either split a vector in halves or decompose the shuffles and the
9067 /// blend.
9068 ///
9069 /// This is provided as a good fallback for many lowerings of non-single-input
9070 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9071 /// between splitting the shuffle into 128-bit components and stitching those
9072 /// back together vs. extracting the single-input shuffles and blending those
9073 /// results.
9074 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9075                                                 SDValue V2, ArrayRef<int> Mask,
9076                                                 SelectionDAG &DAG) {
9077   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9078                                             "lower single-input shuffles as it "
9079                                             "could then recurse on itself.");
9080   int Size = Mask.size();
9081
9082   // If this can be modeled as a broadcast of two elements followed by a blend,
9083   // prefer that lowering. This is especially important because broadcasts can
9084   // often fold with memory operands.
9085   auto DoBothBroadcast = [&] {
9086     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9087     for (int M : Mask)
9088       if (M >= Size) {
9089         if (V2BroadcastIdx == -1)
9090           V2BroadcastIdx = M - Size;
9091         else if (M - Size != V2BroadcastIdx)
9092           return false;
9093       } else if (M >= 0) {
9094         if (V1BroadcastIdx == -1)
9095           V1BroadcastIdx = M;
9096         else if (M != V1BroadcastIdx)
9097           return false;
9098       }
9099     return true;
9100   };
9101   if (DoBothBroadcast())
9102     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
9103                                                       DAG);
9104
9105   // If the inputs all stem from a single 128-bit lane of each input, then we
9106   // split them rather than blending because the split will decompose to
9107   // unusually few instructions.
9108   int LaneCount = VT.getSizeInBits() / 128;
9109   int LaneSize = Size / LaneCount;
9110   SmallBitVector LaneInputs[2];
9111   LaneInputs[0].resize(LaneCount, false);
9112   LaneInputs[1].resize(LaneCount, false);
9113   for (int i = 0; i < Size; ++i)
9114     if (Mask[i] >= 0)
9115       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
9116   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
9117     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9118
9119   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
9120   // that the decomposed single-input shuffles don't end up here.
9121   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9122 }
9123
9124 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
9125 /// a permutation and blend of those lanes.
9126 ///
9127 /// This essentially blends the out-of-lane inputs to each lane into the lane
9128 /// from a permuted copy of the vector. This lowering strategy results in four
9129 /// instructions in the worst case for a single-input cross lane shuffle which
9130 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
9131 /// of. Special cases for each particular shuffle pattern should be handled
9132 /// prior to trying this lowering.
9133 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
9134                                                        SDValue V1, SDValue V2,
9135                                                        ArrayRef<int> Mask,
9136                                                        SelectionDAG &DAG) {
9137   // FIXME: This should probably be generalized for 512-bit vectors as well.
9138   assert(VT.getSizeInBits() == 256 && "Only for 256-bit vector shuffles!");
9139   int LaneSize = Mask.size() / 2;
9140
9141   // If there are only inputs from one 128-bit lane, splitting will in fact be
9142   // less expensive. The flags track whether the given lane contains an element
9143   // that crosses to another lane.
9144   bool LaneCrossing[2] = {false, false};
9145   for (int i = 0, Size = Mask.size(); i < Size; ++i)
9146     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
9147       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
9148   if (!LaneCrossing[0] || !LaneCrossing[1])
9149     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9150
9151   if (isSingleInputShuffleMask(Mask)) {
9152     SmallVector<int, 32> FlippedBlendMask;
9153     for (int i = 0, Size = Mask.size(); i < Size; ++i)
9154       FlippedBlendMask.push_back(
9155           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
9156                                   ? Mask[i]
9157                                   : Mask[i] % LaneSize +
9158                                         (i / LaneSize) * LaneSize + Size));
9159
9160     // Flip the vector, and blend the results which should now be in-lane. The
9161     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
9162     // 5 for the high source. The value 3 selects the high half of source 2 and
9163     // the value 2 selects the low half of source 2. We only use source 2 to
9164     // allow folding it into a memory operand.
9165     unsigned PERMMask = 3 | 2 << 4;
9166     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
9167                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
9168     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
9169   }
9170
9171   // This now reduces to two single-input shuffles of V1 and V2 which at worst
9172   // will be handled by the above logic and a blend of the results, much like
9173   // other patterns in AVX.
9174   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9175 }
9176
9177 /// \brief Handle lowering 2-lane 128-bit shuffles.
9178 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9179                                         SDValue V2, ArrayRef<int> Mask,
9180                                         const X86Subtarget *Subtarget,
9181                                         SelectionDAG &DAG) {
9182   // TODO: If minimizing size and one of the inputs is a zero vector and the
9183   // the zero vector has only one use, we could use a VPERM2X128 to save the
9184   // instruction bytes needed to explicitly generate the zero vector.
9185
9186   // Blends are faster and handle all the non-lane-crossing cases.
9187   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
9188                                                 Subtarget, DAG))
9189     return Blend;
9190
9191   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
9192   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
9193
9194   // If either input operand is a zero vector, use VPERM2X128 because its mask
9195   // allows us to replace the zero input with an implicit zero.
9196   if (!IsV1Zero && !IsV2Zero) {
9197     // Check for patterns which can be matched with a single insert of a 128-bit
9198     // subvector.
9199     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
9200     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
9201       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
9202                                    VT.getVectorNumElements() / 2);
9203       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
9204                                 DAG.getIntPtrConstant(0, DL));
9205       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
9206                                 OnlyUsesV1 ? V1 : V2,
9207                                 DAG.getIntPtrConstant(0, DL));
9208       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
9209     }
9210   }
9211
9212   // Otherwise form a 128-bit permutation. After accounting for undefs,
9213   // convert the 64-bit shuffle mask selection values into 128-bit
9214   // selection bits by dividing the indexes by 2 and shifting into positions
9215   // defined by a vperm2*128 instruction's immediate control byte.
9216
9217   // The immediate permute control byte looks like this:
9218   //    [1:0] - select 128 bits from sources for low half of destination
9219   //    [2]   - ignore
9220   //    [3]   - zero low half of destination
9221   //    [5:4] - select 128 bits from sources for high half of destination
9222   //    [6]   - ignore
9223   //    [7]   - zero high half of destination
9224
9225   int MaskLO = Mask[0];
9226   if (MaskLO == SM_SentinelUndef)
9227     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
9228
9229   int MaskHI = Mask[2];
9230   if (MaskHI == SM_SentinelUndef)
9231     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
9232
9233   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
9234
9235   // If either input is a zero vector, replace it with an undef input.
9236   // Shuffle mask values <  4 are selecting elements of V1.
9237   // Shuffle mask values >= 4 are selecting elements of V2.
9238   // Adjust each half of the permute mask by clearing the half that was
9239   // selecting the zero vector and setting the zero mask bit.
9240   if (IsV1Zero) {
9241     V1 = DAG.getUNDEF(VT);
9242     if (MaskLO < 4)
9243       PermMask = (PermMask & 0xf0) | 0x08;
9244     if (MaskHI < 4)
9245       PermMask = (PermMask & 0x0f) | 0x80;
9246   }
9247   if (IsV2Zero) {
9248     V2 = DAG.getUNDEF(VT);
9249     if (MaskLO >= 4)
9250       PermMask = (PermMask & 0xf0) | 0x08;
9251     if (MaskHI >= 4)
9252       PermMask = (PermMask & 0x0f) | 0x80;
9253   }
9254
9255   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
9256                      DAG.getConstant(PermMask, DL, MVT::i8));
9257 }
9258
9259 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
9260 /// shuffling each lane.
9261 ///
9262 /// This will only succeed when the result of fixing the 128-bit lanes results
9263 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
9264 /// each 128-bit lanes. This handles many cases where we can quickly blend away
9265 /// the lane crosses early and then use simpler shuffles within each lane.
9266 ///
9267 /// FIXME: It might be worthwhile at some point to support this without
9268 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
9269 /// in x86 only floating point has interesting non-repeating shuffles, and even
9270 /// those are still *marginally* more expensive.
9271 static SDValue lowerVectorShuffleByMerging128BitLanes(
9272     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
9273     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
9274   assert(!isSingleInputShuffleMask(Mask) &&
9275          "This is only useful with multiple inputs.");
9276
9277   int Size = Mask.size();
9278   int LaneSize = 128 / VT.getScalarSizeInBits();
9279   int NumLanes = Size / LaneSize;
9280   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
9281
9282   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
9283   // check whether the in-128-bit lane shuffles share a repeating pattern.
9284   SmallVector<int, 4> Lanes;
9285   Lanes.resize(NumLanes, -1);
9286   SmallVector<int, 4> InLaneMask;
9287   InLaneMask.resize(LaneSize, -1);
9288   for (int i = 0; i < Size; ++i) {
9289     if (Mask[i] < 0)
9290       continue;
9291
9292     int j = i / LaneSize;
9293
9294     if (Lanes[j] < 0) {
9295       // First entry we've seen for this lane.
9296       Lanes[j] = Mask[i] / LaneSize;
9297     } else if (Lanes[j] != Mask[i] / LaneSize) {
9298       // This doesn't match the lane selected previously!
9299       return SDValue();
9300     }
9301
9302     // Check that within each lane we have a consistent shuffle mask.
9303     int k = i % LaneSize;
9304     if (InLaneMask[k] < 0) {
9305       InLaneMask[k] = Mask[i] % LaneSize;
9306     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
9307       // This doesn't fit a repeating in-lane mask.
9308       return SDValue();
9309     }
9310   }
9311
9312   // First shuffle the lanes into place.
9313   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
9314                                 VT.getSizeInBits() / 64);
9315   SmallVector<int, 8> LaneMask;
9316   LaneMask.resize(NumLanes * 2, -1);
9317   for (int i = 0; i < NumLanes; ++i)
9318     if (Lanes[i] >= 0) {
9319       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
9320       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
9321     }
9322
9323   V1 = DAG.getNode(ISD::BITCAST, DL, LaneVT, V1);
9324   V2 = DAG.getNode(ISD::BITCAST, DL, LaneVT, V2);
9325   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
9326
9327   // Cast it back to the type we actually want.
9328   LaneShuffle = DAG.getNode(ISD::BITCAST, DL, VT, LaneShuffle);
9329
9330   // Now do a simple shuffle that isn't lane crossing.
9331   SmallVector<int, 8> NewMask;
9332   NewMask.resize(Size, -1);
9333   for (int i = 0; i < Size; ++i)
9334     if (Mask[i] >= 0)
9335       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
9336   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
9337          "Must not introduce lane crosses at this point!");
9338
9339   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
9340 }
9341
9342 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
9343 /// given mask.
9344 ///
9345 /// This returns true if the elements from a particular input are already in the
9346 /// slot required by the given mask and require no permutation.
9347 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
9348   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
9349   int Size = Mask.size();
9350   for (int i = 0; i < Size; ++i)
9351     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
9352       return false;
9353
9354   return true;
9355 }
9356
9357 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
9358 ///
9359 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
9360 /// isn't available.
9361 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9362                                        const X86Subtarget *Subtarget,
9363                                        SelectionDAG &DAG) {
9364   SDLoc DL(Op);
9365   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9366   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9367   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9368   ArrayRef<int> Mask = SVOp->getMask();
9369   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9370
9371   SmallVector<int, 4> WidenedMask;
9372   if (canWidenShuffleElements(Mask, WidenedMask))
9373     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
9374                                     DAG);
9375
9376   if (isSingleInputShuffleMask(Mask)) {
9377     // Check for being able to broadcast a single element.
9378     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
9379                                                           Mask, Subtarget, DAG))
9380       return Broadcast;
9381
9382     // Use low duplicate instructions for masks that match their pattern.
9383     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
9384       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
9385
9386     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
9387       // Non-half-crossing single input shuffles can be lowerid with an
9388       // interleaved permutation.
9389       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
9390                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
9391       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
9392                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
9393     }
9394
9395     // With AVX2 we have direct support for this permutation.
9396     if (Subtarget->hasAVX2())
9397       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
9398                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
9399
9400     // Otherwise, fall back.
9401     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
9402                                                    DAG);
9403   }
9404
9405   // X86 has dedicated unpack instructions that can handle specific blend
9406   // operations: UNPCKH and UNPCKL.
9407   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9408     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V1, V2);
9409   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9410     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V1, V2);
9411   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9412     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V2, V1);
9413   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9414     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V2, V1);
9415
9416   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
9417                                                 Subtarget, DAG))
9418     return Blend;
9419
9420   // Check if the blend happens to exactly fit that of SHUFPD.
9421   if ((Mask[0] == -1 || Mask[0] < 2) &&
9422       (Mask[1] == -1 || (Mask[1] >= 4 && Mask[1] < 6)) &&
9423       (Mask[2] == -1 || (Mask[2] >= 2 && Mask[2] < 4)) &&
9424       (Mask[3] == -1 || Mask[3] >= 6)) {
9425     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 5) << 1) |
9426                           ((Mask[2] == 3) << 2) | ((Mask[3] == 7) << 3);
9427     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f64, V1, V2,
9428                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
9429   }
9430   if ((Mask[0] == -1 || (Mask[0] >= 4 && Mask[0] < 6)) &&
9431       (Mask[1] == -1 || Mask[1] < 2) &&
9432       (Mask[2] == -1 || Mask[2] >= 6) &&
9433       (Mask[3] == -1 || (Mask[3] >= 2 && Mask[3] < 4))) {
9434     unsigned SHUFPDMask = (Mask[0] == 5) | ((Mask[1] == 1) << 1) |
9435                           ((Mask[2] == 7) << 2) | ((Mask[3] == 3) << 3);
9436     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f64, V2, V1,
9437                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
9438   }
9439
9440   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9441   // shuffle. However, if we have AVX2 and either inputs are already in place,
9442   // we will be able to shuffle even across lanes the other input in a single
9443   // instruction so skip this pattern.
9444   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9445                                  isShuffleMaskInputInPlace(1, Mask))))
9446     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9447             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
9448       return Result;
9449
9450   // If we have AVX2 then we always want to lower with a blend because an v4 we
9451   // can fully permute the elements.
9452   if (Subtarget->hasAVX2())
9453     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
9454                                                       Mask, DAG);
9455
9456   // Otherwise fall back on generic lowering.
9457   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
9458 }
9459
9460 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
9461 ///
9462 /// This routine is only called when we have AVX2 and thus a reasonable
9463 /// instruction set for v4i64 shuffling..
9464 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9465                                        const X86Subtarget *Subtarget,
9466                                        SelectionDAG &DAG) {
9467   SDLoc DL(Op);
9468   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9469   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9470   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9471   ArrayRef<int> Mask = SVOp->getMask();
9472   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9473   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
9474
9475   SmallVector<int, 4> WidenedMask;
9476   if (canWidenShuffleElements(Mask, WidenedMask))
9477     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
9478                                     DAG);
9479
9480   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
9481                                                 Subtarget, DAG))
9482     return Blend;
9483
9484   // Check for being able to broadcast a single element.
9485   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
9486                                                         Mask, Subtarget, DAG))
9487     return Broadcast;
9488
9489   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
9490   // use lower latency instructions that will operate on both 128-bit lanes.
9491   SmallVector<int, 2> RepeatedMask;
9492   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
9493     if (isSingleInputShuffleMask(Mask)) {
9494       int PSHUFDMask[] = {-1, -1, -1, -1};
9495       for (int i = 0; i < 2; ++i)
9496         if (RepeatedMask[i] >= 0) {
9497           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
9498           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
9499         }
9500       return DAG.getNode(
9501           ISD::BITCAST, DL, MVT::v4i64,
9502           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
9503                       DAG.getNode(ISD::BITCAST, DL, MVT::v8i32, V1),
9504                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9505     }
9506   }
9507
9508   // AVX2 provides a direct instruction for permuting a single input across
9509   // lanes.
9510   if (isSingleInputShuffleMask(Mask))
9511     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
9512                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
9513
9514   // Try to use shift instructions.
9515   if (SDValue Shift =
9516           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
9517     return Shift;
9518
9519   // Use dedicated unpack instructions for masks that match their pattern.
9520   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9521     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V1, V2);
9522   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9523     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V1, V2);
9524   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9525     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V2, V1);
9526   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9527     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V2, V1);
9528
9529   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9530   // shuffle. However, if we have AVX2 and either inputs are already in place,
9531   // we will be able to shuffle even across lanes the other input in a single
9532   // instruction so skip this pattern.
9533   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9534                                  isShuffleMaskInputInPlace(1, Mask))))
9535     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9536             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
9537       return Result;
9538
9539   // Otherwise fall back on generic blend lowering.
9540   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
9541                                                     Mask, DAG);
9542 }
9543
9544 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
9545 ///
9546 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
9547 /// isn't available.
9548 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9549                                        const X86Subtarget *Subtarget,
9550                                        SelectionDAG &DAG) {
9551   SDLoc DL(Op);
9552   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9553   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9554   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9555   ArrayRef<int> Mask = SVOp->getMask();
9556   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9557
9558   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
9559                                                 Subtarget, DAG))
9560     return Blend;
9561
9562   // Check for being able to broadcast a single element.
9563   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
9564                                                         Mask, Subtarget, DAG))
9565     return Broadcast;
9566
9567   // If the shuffle mask is repeated in each 128-bit lane, we have many more
9568   // options to efficiently lower the shuffle.
9569   SmallVector<int, 4> RepeatedMask;
9570   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
9571     assert(RepeatedMask.size() == 4 &&
9572            "Repeated masks must be half the mask width!");
9573
9574     // Use even/odd duplicate instructions for masks that match their pattern.
9575     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
9576       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
9577     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
9578       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
9579
9580     if (isSingleInputShuffleMask(Mask))
9581       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
9582                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
9583
9584     // Use dedicated unpack instructions for masks that match their pattern.
9585     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9586       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V1, V2);
9587     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9588       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V1, V2);
9589     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9590       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V2, V1);
9591     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9592       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V2, V1);
9593
9594     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
9595     // have already handled any direct blends. We also need to squash the
9596     // repeated mask into a simulated v4f32 mask.
9597     for (int i = 0; i < 4; ++i)
9598       if (RepeatedMask[i] >= 8)
9599         RepeatedMask[i] -= 4;
9600     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
9601   }
9602
9603   // If we have a single input shuffle with different shuffle patterns in the
9604   // two 128-bit lanes use the variable mask to VPERMILPS.
9605   if (isSingleInputShuffleMask(Mask)) {
9606     SDValue VPermMask[8];
9607     for (int i = 0; i < 8; ++i)
9608       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
9609                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
9610     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
9611       return DAG.getNode(
9612           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
9613           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
9614
9615     if (Subtarget->hasAVX2())
9616       return DAG.getNode(X86ISD::VPERMV, DL, MVT::v8f32,
9617                          DAG.getNode(ISD::BITCAST, DL, MVT::v8f32,
9618                                      DAG.getNode(ISD::BUILD_VECTOR, DL,
9619                                                  MVT::v8i32, VPermMask)),
9620                          V1);
9621
9622     // Otherwise, fall back.
9623     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
9624                                                    DAG);
9625   }
9626
9627   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9628   // shuffle.
9629   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9630           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
9631     return Result;
9632
9633   // If we have AVX2 then we always want to lower with a blend because at v8 we
9634   // can fully permute the elements.
9635   if (Subtarget->hasAVX2())
9636     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
9637                                                       Mask, DAG);
9638
9639   // Otherwise fall back on generic lowering.
9640   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
9641 }
9642
9643 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
9644 ///
9645 /// This routine is only called when we have AVX2 and thus a reasonable
9646 /// instruction set for v8i32 shuffling..
9647 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9648                                        const X86Subtarget *Subtarget,
9649                                        SelectionDAG &DAG) {
9650   SDLoc DL(Op);
9651   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
9652   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
9653   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9654   ArrayRef<int> Mask = SVOp->getMask();
9655   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9656   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
9657
9658   // Whenever we can lower this as a zext, that instruction is strictly faster
9659   // than any alternative. It also allows us to fold memory operands into the
9660   // shuffle in many cases.
9661   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
9662                                                          Mask, Subtarget, DAG))
9663     return ZExt;
9664
9665   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
9666                                                 Subtarget, DAG))
9667     return Blend;
9668
9669   // Check for being able to broadcast a single element.
9670   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
9671                                                         Mask, Subtarget, DAG))
9672     return Broadcast;
9673
9674   // If the shuffle mask is repeated in each 128-bit lane we can use more
9675   // efficient instructions that mirror the shuffles across the two 128-bit
9676   // lanes.
9677   SmallVector<int, 4> RepeatedMask;
9678   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
9679     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
9680     if (isSingleInputShuffleMask(Mask))
9681       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
9682                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
9683
9684     // Use dedicated unpack instructions for masks that match their pattern.
9685     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9686       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V1, V2);
9687     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9688       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V1, V2);
9689     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9690       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V2, V1);
9691     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9692       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V2, V1);
9693   }
9694
9695   // Try to use shift instructions.
9696   if (SDValue Shift =
9697           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
9698     return Shift;
9699
9700   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9701           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
9702     return Rotate;
9703
9704   // If the shuffle patterns aren't repeated but it is a single input, directly
9705   // generate a cross-lane VPERMD instruction.
9706   if (isSingleInputShuffleMask(Mask)) {
9707     SDValue VPermMask[8];
9708     for (int i = 0; i < 8; ++i)
9709       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
9710                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
9711     return DAG.getNode(
9712         X86ISD::VPERMV, DL, MVT::v8i32,
9713         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
9714   }
9715
9716   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9717   // shuffle.
9718   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9719           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
9720     return Result;
9721
9722   // Otherwise fall back on generic blend lowering.
9723   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
9724                                                     Mask, DAG);
9725 }
9726
9727 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
9728 ///
9729 /// This routine is only called when we have AVX2 and thus a reasonable
9730 /// instruction set for v16i16 shuffling..
9731 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9732                                         const X86Subtarget *Subtarget,
9733                                         SelectionDAG &DAG) {
9734   SDLoc DL(Op);
9735   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
9736   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
9737   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9738   ArrayRef<int> Mask = SVOp->getMask();
9739   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9740   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
9741
9742   // Whenever we can lower this as a zext, that instruction is strictly faster
9743   // than any alternative. It also allows us to fold memory operands into the
9744   // shuffle in many cases.
9745   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
9746                                                          Mask, Subtarget, DAG))
9747     return ZExt;
9748
9749   // Check for being able to broadcast a single element.
9750   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
9751                                                         Mask, Subtarget, DAG))
9752     return Broadcast;
9753
9754   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
9755                                                 Subtarget, DAG))
9756     return Blend;
9757
9758   // Use dedicated unpack instructions for masks that match their pattern.
9759   if (isShuffleEquivalent(V1, V2, Mask,
9760                           {// First 128-bit lane:
9761                            0, 16, 1, 17, 2, 18, 3, 19,
9762                            // Second 128-bit lane:
9763                            8, 24, 9, 25, 10, 26, 11, 27}))
9764     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i16, V1, V2);
9765   if (isShuffleEquivalent(V1, V2, Mask,
9766                           {// First 128-bit lane:
9767                            4, 20, 5, 21, 6, 22, 7, 23,
9768                            // Second 128-bit lane:
9769                            12, 28, 13, 29, 14, 30, 15, 31}))
9770     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i16, V1, V2);
9771
9772   // Try to use shift instructions.
9773   if (SDValue Shift =
9774           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
9775     return Shift;
9776
9777   // Try to use byte rotation instructions.
9778   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9779           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
9780     return Rotate;
9781
9782   if (isSingleInputShuffleMask(Mask)) {
9783     // There are no generalized cross-lane shuffle operations available on i16
9784     // element types.
9785     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
9786       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
9787                                                      Mask, DAG);
9788
9789     SmallVector<int, 8> RepeatedMask;
9790     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
9791       // As this is a single-input shuffle, the repeated mask should be
9792       // a strictly valid v8i16 mask that we can pass through to the v8i16
9793       // lowering to handle even the v16 case.
9794       return lowerV8I16GeneralSingleInputVectorShuffle(
9795           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
9796     }
9797
9798     SDValue PSHUFBMask[32];
9799     for (int i = 0; i < 16; ++i) {
9800       if (Mask[i] == -1) {
9801         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
9802         continue;
9803       }
9804
9805       int M = i < 8 ? Mask[i] : Mask[i] - 8;
9806       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
9807       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
9808       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
9809     }
9810     return DAG.getNode(
9811         ISD::BITCAST, DL, MVT::v16i16,
9812         DAG.getNode(
9813             X86ISD::PSHUFB, DL, MVT::v32i8,
9814             DAG.getNode(ISD::BITCAST, DL, MVT::v32i8, V1),
9815             DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask)));
9816   }
9817
9818   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9819   // shuffle.
9820   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9821           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
9822     return Result;
9823
9824   // Otherwise fall back on generic lowering.
9825   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
9826 }
9827
9828 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
9829 ///
9830 /// This routine is only called when we have AVX2 and thus a reasonable
9831 /// instruction set for v32i8 shuffling..
9832 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9833                                        const X86Subtarget *Subtarget,
9834                                        SelectionDAG &DAG) {
9835   SDLoc DL(Op);
9836   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
9837   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
9838   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9839   ArrayRef<int> Mask = SVOp->getMask();
9840   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
9841   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
9842
9843   // Whenever we can lower this as a zext, that instruction is strictly faster
9844   // than any alternative. It also allows us to fold memory operands into the
9845   // shuffle in many cases.
9846   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
9847                                                          Mask, Subtarget, DAG))
9848     return ZExt;
9849
9850   // Check for being able to broadcast a single element.
9851   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
9852                                                         Mask, Subtarget, DAG))
9853     return Broadcast;
9854
9855   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
9856                                                 Subtarget, DAG))
9857     return Blend;
9858
9859   // Use dedicated unpack instructions for masks that match their pattern.
9860   // Note that these are repeated 128-bit lane unpacks, not unpacks across all
9861   // 256-bit lanes.
9862   if (isShuffleEquivalent(
9863           V1, V2, Mask,
9864           {// First 128-bit lane:
9865            0, 32, 1, 33, 2, 34, 3, 35, 4, 36, 5, 37, 6, 38, 7, 39,
9866            // Second 128-bit lane:
9867            16, 48, 17, 49, 18, 50, 19, 51, 20, 52, 21, 53, 22, 54, 23, 55}))
9868     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v32i8, V1, V2);
9869   if (isShuffleEquivalent(
9870           V1, V2, Mask,
9871           {// First 128-bit lane:
9872            8, 40, 9, 41, 10, 42, 11, 43, 12, 44, 13, 45, 14, 46, 15, 47,
9873            // Second 128-bit lane:
9874            24, 56, 25, 57, 26, 58, 27, 59, 28, 60, 29, 61, 30, 62, 31, 63}))
9875     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v32i8, V1, V2);
9876
9877   // Try to use shift instructions.
9878   if (SDValue Shift =
9879           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
9880     return Shift;
9881
9882   // Try to use byte rotation instructions.
9883   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9884           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
9885     return Rotate;
9886
9887   if (isSingleInputShuffleMask(Mask)) {
9888     // There are no generalized cross-lane shuffle operations available on i8
9889     // element types.
9890     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
9891       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
9892                                                      Mask, DAG);
9893
9894     SDValue PSHUFBMask[32];
9895     for (int i = 0; i < 32; ++i)
9896       PSHUFBMask[i] =
9897           Mask[i] < 0
9898               ? DAG.getUNDEF(MVT::i8)
9899               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
9900                                 MVT::i8);
9901
9902     return DAG.getNode(
9903         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
9904         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
9905   }
9906
9907   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9908   // shuffle.
9909   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9910           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
9911     return Result;
9912
9913   // Otherwise fall back on generic lowering.
9914   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
9915 }
9916
9917 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
9918 ///
9919 /// This routine either breaks down the specific type of a 256-bit x86 vector
9920 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
9921 /// together based on the available instructions.
9922 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9923                                         MVT VT, const X86Subtarget *Subtarget,
9924                                         SelectionDAG &DAG) {
9925   SDLoc DL(Op);
9926   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9927   ArrayRef<int> Mask = SVOp->getMask();
9928
9929   // If we have a single input to the zero element, insert that into V1 if we
9930   // can do so cheaply.
9931   int NumElts = VT.getVectorNumElements();
9932   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
9933     return M >= NumElts;
9934   });
9935
9936   if (NumV2Elements == 1 && Mask[0] >= NumElts)
9937     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
9938                               DL, VT, V1, V2, Mask, Subtarget, DAG))
9939       return Insertion;
9940
9941   // There is a really nice hard cut-over between AVX1 and AVX2 that means we can
9942   // check for those subtargets here and avoid much of the subtarget querying in
9943   // the per-vector-type lowering routines. With AVX1 we have essentially *zero*
9944   // ability to manipulate a 256-bit vector with integer types. Since we'll use
9945   // floating point types there eventually, just immediately cast everything to
9946   // a float and operate entirely in that domain.
9947   if (VT.isInteger() && !Subtarget->hasAVX2()) {
9948     int ElementBits = VT.getScalarSizeInBits();
9949     if (ElementBits < 32)
9950       // No floating point type available, decompose into 128-bit vectors.
9951       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9952
9953     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
9954                                 VT.getVectorNumElements());
9955     V1 = DAG.getNode(ISD::BITCAST, DL, FpVT, V1);
9956     V2 = DAG.getNode(ISD::BITCAST, DL, FpVT, V2);
9957     return DAG.getNode(ISD::BITCAST, DL, VT,
9958                        DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
9959   }
9960
9961   switch (VT.SimpleTy) {
9962   case MVT::v4f64:
9963     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9964   case MVT::v4i64:
9965     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9966   case MVT::v8f32:
9967     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9968   case MVT::v8i32:
9969     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9970   case MVT::v16i16:
9971     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9972   case MVT::v32i8:
9973     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9974
9975   default:
9976     llvm_unreachable("Not a valid 256-bit x86 vector type!");
9977   }
9978 }
9979
9980 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
9981 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9982                                        const X86Subtarget *Subtarget,
9983                                        SelectionDAG &DAG) {
9984   SDLoc DL(Op);
9985   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
9986   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
9987   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9988   ArrayRef<int> Mask = SVOp->getMask();
9989   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9990
9991   // X86 has dedicated unpack instructions that can handle specific blend
9992   // operations: UNPCKH and UNPCKL.
9993   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 2, 10, 4, 12, 6, 14}))
9994     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f64, V1, V2);
9995   if (isShuffleEquivalent(V1, V2, Mask, {1, 9, 3, 11, 5, 13, 7, 15}))
9996     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f64, V1, V2);
9997
9998   // FIXME: Implement direct support for this type!
9999   return splitAndLowerVectorShuffle(DL, MVT::v8f64, V1, V2, Mask, DAG);
10000 }
10001
10002 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10003 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10004                                        const X86Subtarget *Subtarget,
10005                                        SelectionDAG &DAG) {
10006   SDLoc DL(Op);
10007   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10008   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10009   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10010   ArrayRef<int> Mask = SVOp->getMask();
10011   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10012
10013   // Use dedicated unpack instructions for masks that match their pattern.
10014   if (isShuffleEquivalent(V1, V2, Mask,
10015                           {// First 128-bit lane.
10016                            0, 16, 1, 17, 4, 20, 5, 21,
10017                            // Second 128-bit lane.
10018                            8, 24, 9, 25, 12, 28, 13, 29}))
10019     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16f32, V1, V2);
10020   if (isShuffleEquivalent(V1, V2, Mask,
10021                           {// First 128-bit lane.
10022                            2, 18, 3, 19, 6, 22, 7, 23,
10023                            // Second 128-bit lane.
10024                            10, 26, 11, 27, 14, 30, 15, 31}))
10025     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16f32, V1, V2);
10026
10027   // FIXME: Implement direct support for this type!
10028   return splitAndLowerVectorShuffle(DL, MVT::v16f32, V1, V2, Mask, DAG);
10029 }
10030
10031 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
10032 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10033                                        const X86Subtarget *Subtarget,
10034                                        SelectionDAG &DAG) {
10035   SDLoc DL(Op);
10036   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10037   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10038   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10039   ArrayRef<int> Mask = SVOp->getMask();
10040   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10041
10042   // X86 has dedicated unpack instructions that can handle specific blend
10043   // operations: UNPCKH and UNPCKL.
10044   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 2, 10, 4, 12, 6, 14}))
10045     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i64, V1, V2);
10046   if (isShuffleEquivalent(V1, V2, Mask, {1, 9, 3, 11, 5, 13, 7, 15}))
10047     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i64, V1, V2);
10048
10049   // FIXME: Implement direct support for this type!
10050   return splitAndLowerVectorShuffle(DL, MVT::v8i64, V1, V2, Mask, DAG);
10051 }
10052
10053 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10054 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10055                                        const X86Subtarget *Subtarget,
10056                                        SelectionDAG &DAG) {
10057   SDLoc DL(Op);
10058   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10059   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10060   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10061   ArrayRef<int> Mask = SVOp->getMask();
10062   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10063
10064   // Use dedicated unpack instructions for masks that match their pattern.
10065   if (isShuffleEquivalent(V1, V2, Mask,
10066                           {// First 128-bit lane.
10067                            0, 16, 1, 17, 4, 20, 5, 21,
10068                            // Second 128-bit lane.
10069                            8, 24, 9, 25, 12, 28, 13, 29}))
10070     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i32, V1, V2);
10071   if (isShuffleEquivalent(V1, V2, Mask,
10072                           {// First 128-bit lane.
10073                            2, 18, 3, 19, 6, 22, 7, 23,
10074                            // Second 128-bit lane.
10075                            10, 26, 11, 27, 14, 30, 15, 31}))
10076     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i32, V1, V2);
10077
10078   // FIXME: Implement direct support for this type!
10079   return splitAndLowerVectorShuffle(DL, MVT::v16i32, V1, V2, Mask, DAG);
10080 }
10081
10082 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10083 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10084                                         const X86Subtarget *Subtarget,
10085                                         SelectionDAG &DAG) {
10086   SDLoc DL(Op);
10087   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10088   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10089   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10090   ArrayRef<int> Mask = SVOp->getMask();
10091   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10092   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10093
10094   // FIXME: Implement direct support for this type!
10095   return splitAndLowerVectorShuffle(DL, MVT::v32i16, V1, V2, Mask, DAG);
10096 }
10097
10098 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10099 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10100                                        const X86Subtarget *Subtarget,
10101                                        SelectionDAG &DAG) {
10102   SDLoc DL(Op);
10103   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10104   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10105   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10106   ArrayRef<int> Mask = SVOp->getMask();
10107   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10108   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10109
10110   // FIXME: Implement direct support for this type!
10111   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10112 }
10113
10114 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10115 ///
10116 /// This routine either breaks down the specific type of a 512-bit x86 vector
10117 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10118 /// together based on the available instructions.
10119 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10120                                         MVT VT, const X86Subtarget *Subtarget,
10121                                         SelectionDAG &DAG) {
10122   SDLoc DL(Op);
10123   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10124   ArrayRef<int> Mask = SVOp->getMask();
10125   assert(Subtarget->hasAVX512() &&
10126          "Cannot lower 512-bit vectors w/ basic ISA!");
10127
10128   // Check for being able to broadcast a single element.
10129   if (SDValue Broadcast =
10130           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
10131     return Broadcast;
10132
10133   // Dispatch to each element type for lowering. If we don't have supprot for
10134   // specific element type shuffles at 512 bits, immediately split them and
10135   // lower them. Each lowering routine of a given type is allowed to assume that
10136   // the requisite ISA extensions for that element type are available.
10137   switch (VT.SimpleTy) {
10138   case MVT::v8f64:
10139     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10140   case MVT::v16f32:
10141     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10142   case MVT::v8i64:
10143     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10144   case MVT::v16i32:
10145     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10146   case MVT::v32i16:
10147     if (Subtarget->hasBWI())
10148       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10149     break;
10150   case MVT::v64i8:
10151     if (Subtarget->hasBWI())
10152       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10153     break;
10154
10155   default:
10156     llvm_unreachable("Not a valid 512-bit x86 vector type!");
10157   }
10158
10159   // Otherwise fall back on splitting.
10160   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10161 }
10162
10163 /// \brief Top-level lowering for x86 vector shuffles.
10164 ///
10165 /// This handles decomposition, canonicalization, and lowering of all x86
10166 /// vector shuffles. Most of the specific lowering strategies are encapsulated
10167 /// above in helper routines. The canonicalization attempts to widen shuffles
10168 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
10169 /// s.t. only one of the two inputs needs to be tested, etc.
10170 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
10171                                   SelectionDAG &DAG) {
10172   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10173   ArrayRef<int> Mask = SVOp->getMask();
10174   SDValue V1 = Op.getOperand(0);
10175   SDValue V2 = Op.getOperand(1);
10176   MVT VT = Op.getSimpleValueType();
10177   int NumElements = VT.getVectorNumElements();
10178   SDLoc dl(Op);
10179
10180   assert(VT.getSizeInBits() != 64 && "Can't lower MMX shuffles");
10181
10182   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
10183   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
10184   if (V1IsUndef && V2IsUndef)
10185     return DAG.getUNDEF(VT);
10186
10187   // When we create a shuffle node we put the UNDEF node to second operand,
10188   // but in some cases the first operand may be transformed to UNDEF.
10189   // In this case we should just commute the node.
10190   if (V1IsUndef)
10191     return DAG.getCommutedVectorShuffle(*SVOp);
10192
10193   // Check for non-undef masks pointing at an undef vector and make the masks
10194   // undef as well. This makes it easier to match the shuffle based solely on
10195   // the mask.
10196   if (V2IsUndef)
10197     for (int M : Mask)
10198       if (M >= NumElements) {
10199         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
10200         for (int &M : NewMask)
10201           if (M >= NumElements)
10202             M = -1;
10203         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
10204       }
10205
10206   // We actually see shuffles that are entirely re-arrangements of a set of
10207   // zero inputs. This mostly happens while decomposing complex shuffles into
10208   // simple ones. Directly lower these as a buildvector of zeros.
10209   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
10210   if (Zeroable.all())
10211     return getZeroVector(VT, Subtarget, DAG, dl);
10212
10213   // Try to collapse shuffles into using a vector type with fewer elements but
10214   // wider element types. We cap this to not form integers or floating point
10215   // elements wider than 64 bits, but it might be interesting to form i128
10216   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
10217   SmallVector<int, 16> WidenedMask;
10218   if (VT.getScalarSizeInBits() < 64 &&
10219       canWidenShuffleElements(Mask, WidenedMask)) {
10220     MVT NewEltVT = VT.isFloatingPoint()
10221                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
10222                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
10223     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
10224     // Make sure that the new vector type is legal. For example, v2f64 isn't
10225     // legal on SSE1.
10226     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
10227       V1 = DAG.getNode(ISD::BITCAST, dl, NewVT, V1);
10228       V2 = DAG.getNode(ISD::BITCAST, dl, NewVT, V2);
10229       return DAG.getNode(ISD::BITCAST, dl, VT,
10230                          DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
10231     }
10232   }
10233
10234   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
10235   for (int M : SVOp->getMask())
10236     if (M < 0)
10237       ++NumUndefElements;
10238     else if (M < NumElements)
10239       ++NumV1Elements;
10240     else
10241       ++NumV2Elements;
10242
10243   // Commute the shuffle as needed such that more elements come from V1 than
10244   // V2. This allows us to match the shuffle pattern strictly on how many
10245   // elements come from V1 without handling the symmetric cases.
10246   if (NumV2Elements > NumV1Elements)
10247     return DAG.getCommutedVectorShuffle(*SVOp);
10248
10249   // When the number of V1 and V2 elements are the same, try to minimize the
10250   // number of uses of V2 in the low half of the vector. When that is tied,
10251   // ensure that the sum of indices for V1 is equal to or lower than the sum
10252   // indices for V2. When those are equal, try to ensure that the number of odd
10253   // indices for V1 is lower than the number of odd indices for V2.
10254   if (NumV1Elements == NumV2Elements) {
10255     int LowV1Elements = 0, LowV2Elements = 0;
10256     for (int M : SVOp->getMask().slice(0, NumElements / 2))
10257       if (M >= NumElements)
10258         ++LowV2Elements;
10259       else if (M >= 0)
10260         ++LowV1Elements;
10261     if (LowV2Elements > LowV1Elements) {
10262       return DAG.getCommutedVectorShuffle(*SVOp);
10263     } else if (LowV2Elements == LowV1Elements) {
10264       int SumV1Indices = 0, SumV2Indices = 0;
10265       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10266         if (SVOp->getMask()[i] >= NumElements)
10267           SumV2Indices += i;
10268         else if (SVOp->getMask()[i] >= 0)
10269           SumV1Indices += i;
10270       if (SumV2Indices < SumV1Indices) {
10271         return DAG.getCommutedVectorShuffle(*SVOp);
10272       } else if (SumV2Indices == SumV1Indices) {
10273         int NumV1OddIndices = 0, NumV2OddIndices = 0;
10274         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10275           if (SVOp->getMask()[i] >= NumElements)
10276             NumV2OddIndices += i % 2;
10277           else if (SVOp->getMask()[i] >= 0)
10278             NumV1OddIndices += i % 2;
10279         if (NumV2OddIndices < NumV1OddIndices)
10280           return DAG.getCommutedVectorShuffle(*SVOp);
10281       }
10282     }
10283   }
10284
10285   // For each vector width, delegate to a specialized lowering routine.
10286   if (VT.getSizeInBits() == 128)
10287     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10288
10289   if (VT.getSizeInBits() == 256)
10290     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10291
10292   // Force AVX-512 vectors to be scalarized for now.
10293   // FIXME: Implement AVX-512 support!
10294   if (VT.getSizeInBits() == 512)
10295     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10296
10297   llvm_unreachable("Unimplemented!");
10298 }
10299
10300 // This function assumes its argument is a BUILD_VECTOR of constants or
10301 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
10302 // true.
10303 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
10304                                     unsigned &MaskValue) {
10305   MaskValue = 0;
10306   unsigned NumElems = BuildVector->getNumOperands();
10307   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
10308   unsigned NumLanes = (NumElems - 1) / 8 + 1;
10309   unsigned NumElemsInLane = NumElems / NumLanes;
10310
10311   // Blend for v16i16 should be symetric for the both lanes.
10312   for (unsigned i = 0; i < NumElemsInLane; ++i) {
10313     SDValue EltCond = BuildVector->getOperand(i);
10314     SDValue SndLaneEltCond =
10315         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
10316
10317     int Lane1Cond = -1, Lane2Cond = -1;
10318     if (isa<ConstantSDNode>(EltCond))
10319       Lane1Cond = !isZero(EltCond);
10320     if (isa<ConstantSDNode>(SndLaneEltCond))
10321       Lane2Cond = !isZero(SndLaneEltCond);
10322
10323     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
10324       // Lane1Cond != 0, means we want the first argument.
10325       // Lane1Cond == 0, means we want the second argument.
10326       // The encoding of this argument is 0 for the first argument, 1
10327       // for the second. Therefore, invert the condition.
10328       MaskValue |= !Lane1Cond << i;
10329     else if (Lane1Cond < 0)
10330       MaskValue |= !Lane2Cond << i;
10331     else
10332       return false;
10333   }
10334   return true;
10335 }
10336
10337 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
10338 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
10339                                            const X86Subtarget *Subtarget,
10340                                            SelectionDAG &DAG) {
10341   SDValue Cond = Op.getOperand(0);
10342   SDValue LHS = Op.getOperand(1);
10343   SDValue RHS = Op.getOperand(2);
10344   SDLoc dl(Op);
10345   MVT VT = Op.getSimpleValueType();
10346
10347   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
10348     return SDValue();
10349   auto *CondBV = cast<BuildVectorSDNode>(Cond);
10350
10351   // Only non-legal VSELECTs reach this lowering, convert those into generic
10352   // shuffles and re-use the shuffle lowering path for blends.
10353   SmallVector<int, 32> Mask;
10354   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
10355     SDValue CondElt = CondBV->getOperand(i);
10356     Mask.push_back(
10357         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
10358   }
10359   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
10360 }
10361
10362 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
10363   // A vselect where all conditions and data are constants can be optimized into
10364   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
10365   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
10366       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
10367       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
10368     return SDValue();
10369
10370   // Try to lower this to a blend-style vector shuffle. This can handle all
10371   // constant condition cases.
10372   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
10373     return BlendOp;
10374
10375   // Variable blends are only legal from SSE4.1 onward.
10376   if (!Subtarget->hasSSE41())
10377     return SDValue();
10378
10379   // Only some types will be legal on some subtargets. If we can emit a legal
10380   // VSELECT-matching blend, return Op, and but if we need to expand, return
10381   // a null value.
10382   switch (Op.getSimpleValueType().SimpleTy) {
10383   default:
10384     // Most of the vector types have blends past SSE4.1.
10385     return Op;
10386
10387   case MVT::v32i8:
10388     // The byte blends for AVX vectors were introduced only in AVX2.
10389     if (Subtarget->hasAVX2())
10390       return Op;
10391
10392     return SDValue();
10393
10394   case MVT::v8i16:
10395   case MVT::v16i16:
10396     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
10397     if (Subtarget->hasBWI() && Subtarget->hasVLX())
10398       return Op;
10399
10400     // FIXME: We should custom lower this by fixing the condition and using i8
10401     // blends.
10402     return SDValue();
10403   }
10404 }
10405
10406 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
10407   MVT VT = Op.getSimpleValueType();
10408   SDLoc dl(Op);
10409
10410   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
10411     return SDValue();
10412
10413   if (VT.getSizeInBits() == 8) {
10414     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
10415                                   Op.getOperand(0), Op.getOperand(1));
10416     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10417                                   DAG.getValueType(VT));
10418     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10419   }
10420
10421   if (VT.getSizeInBits() == 16) {
10422     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10423     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
10424     if (Idx == 0)
10425       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
10426                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10427                                      DAG.getNode(ISD::BITCAST, dl,
10428                                                  MVT::v4i32,
10429                                                  Op.getOperand(0)),
10430                                      Op.getOperand(1)));
10431     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
10432                                   Op.getOperand(0), Op.getOperand(1));
10433     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10434                                   DAG.getValueType(VT));
10435     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10436   }
10437
10438   if (VT == MVT::f32) {
10439     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
10440     // the result back to FR32 register. It's only worth matching if the
10441     // result has a single use which is a store or a bitcast to i32.  And in
10442     // the case of a store, it's not worth it if the index is a constant 0,
10443     // because a MOVSSmr can be used instead, which is smaller and faster.
10444     if (!Op.hasOneUse())
10445       return SDValue();
10446     SDNode *User = *Op.getNode()->use_begin();
10447     if ((User->getOpcode() != ISD::STORE ||
10448          (isa<ConstantSDNode>(Op.getOperand(1)) &&
10449           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
10450         (User->getOpcode() != ISD::BITCAST ||
10451          User->getValueType(0) != MVT::i32))
10452       return SDValue();
10453     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10454                                   DAG.getNode(ISD::BITCAST, dl, MVT::v4i32,
10455                                               Op.getOperand(0)),
10456                                               Op.getOperand(1));
10457     return DAG.getNode(ISD::BITCAST, dl, MVT::f32, Extract);
10458   }
10459
10460   if (VT == MVT::i32 || VT == MVT::i64) {
10461     // ExtractPS/pextrq works with constant index.
10462     if (isa<ConstantSDNode>(Op.getOperand(1)))
10463       return Op;
10464   }
10465   return SDValue();
10466 }
10467
10468 /// Extract one bit from mask vector, like v16i1 or v8i1.
10469 /// AVX-512 feature.
10470 SDValue
10471 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
10472   SDValue Vec = Op.getOperand(0);
10473   SDLoc dl(Vec);
10474   MVT VecVT = Vec.getSimpleValueType();
10475   SDValue Idx = Op.getOperand(1);
10476   MVT EltVT = Op.getSimpleValueType();
10477
10478   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
10479   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
10480          "Unexpected vector type in ExtractBitFromMaskVector");
10481
10482   // variable index can't be handled in mask registers,
10483   // extend vector to VR512
10484   if (!isa<ConstantSDNode>(Idx)) {
10485     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10486     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
10487     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
10488                               ExtVT.getVectorElementType(), Ext, Idx);
10489     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
10490   }
10491
10492   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10493   const TargetRegisterClass* rc = getRegClassFor(VecVT);
10494   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
10495     rc = getRegClassFor(MVT::v16i1);
10496   unsigned MaxSift = rc->getSize()*8 - 1;
10497   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
10498                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
10499   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
10500                     DAG.getConstant(MaxSift, dl, MVT::i8));
10501   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
10502                        DAG.getIntPtrConstant(0, dl));
10503 }
10504
10505 SDValue
10506 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
10507                                            SelectionDAG &DAG) const {
10508   SDLoc dl(Op);
10509   SDValue Vec = Op.getOperand(0);
10510   MVT VecVT = Vec.getSimpleValueType();
10511   SDValue Idx = Op.getOperand(1);
10512
10513   if (Op.getSimpleValueType() == MVT::i1)
10514     return ExtractBitFromMaskVector(Op, DAG);
10515
10516   if (!isa<ConstantSDNode>(Idx)) {
10517     if (VecVT.is512BitVector() ||
10518         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
10519          VecVT.getVectorElementType().getSizeInBits() == 32)) {
10520
10521       MVT MaskEltVT =
10522         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
10523       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
10524                                     MaskEltVT.getSizeInBits());
10525
10526       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
10527       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
10528                                 getZeroVector(MaskVT, Subtarget, DAG, dl),
10529                                 Idx, DAG.getConstant(0, dl, getPointerTy()));
10530       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
10531       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(),
10532                         Perm, DAG.getConstant(0, dl, getPointerTy()));
10533     }
10534     return SDValue();
10535   }
10536
10537   // If this is a 256-bit vector result, first extract the 128-bit vector and
10538   // then extract the element from the 128-bit vector.
10539   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
10540
10541     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10542     // Get the 128-bit vector.
10543     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
10544     MVT EltVT = VecVT.getVectorElementType();
10545
10546     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
10547
10548     //if (IdxVal >= NumElems/2)
10549     //  IdxVal -= NumElems/2;
10550     IdxVal -= (IdxVal/ElemsPerChunk)*ElemsPerChunk;
10551     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
10552                        DAG.getConstant(IdxVal, dl, MVT::i32));
10553   }
10554
10555   assert(VecVT.is128BitVector() && "Unexpected vector length");
10556
10557   if (Subtarget->hasSSE41()) {
10558     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
10559     if (Res.getNode())
10560       return Res;
10561   }
10562
10563   MVT VT = Op.getSimpleValueType();
10564   // TODO: handle v16i8.
10565   if (VT.getSizeInBits() == 16) {
10566     SDValue Vec = Op.getOperand(0);
10567     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10568     if (Idx == 0)
10569       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
10570                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10571                                      DAG.getNode(ISD::BITCAST, dl,
10572                                                  MVT::v4i32, Vec),
10573                                      Op.getOperand(1)));
10574     // Transform it so it match pextrw which produces a 32-bit result.
10575     MVT EltVT = MVT::i32;
10576     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
10577                                   Op.getOperand(0), Op.getOperand(1));
10578     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
10579                                   DAG.getValueType(VT));
10580     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10581   }
10582
10583   if (VT.getSizeInBits() == 32) {
10584     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10585     if (Idx == 0)
10586       return Op;
10587
10588     // SHUFPS the element to the lowest double word, then movss.
10589     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
10590     MVT VVT = Op.getOperand(0).getSimpleValueType();
10591     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10592                                        DAG.getUNDEF(VVT), Mask);
10593     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10594                        DAG.getIntPtrConstant(0, dl));
10595   }
10596
10597   if (VT.getSizeInBits() == 64) {
10598     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
10599     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
10600     //        to match extract_elt for f64.
10601     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10602     if (Idx == 0)
10603       return Op;
10604
10605     // UNPCKHPD the element to the lowest double word, then movsd.
10606     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
10607     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
10608     int Mask[2] = { 1, -1 };
10609     MVT VVT = Op.getOperand(0).getSimpleValueType();
10610     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10611                                        DAG.getUNDEF(VVT), Mask);
10612     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10613                        DAG.getIntPtrConstant(0, dl));
10614   }
10615
10616   return SDValue();
10617 }
10618
10619 /// Insert one bit to mask vector, like v16i1 or v8i1.
10620 /// AVX-512 feature.
10621 SDValue
10622 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
10623   SDLoc dl(Op);
10624   SDValue Vec = Op.getOperand(0);
10625   SDValue Elt = Op.getOperand(1);
10626   SDValue Idx = Op.getOperand(2);
10627   MVT VecVT = Vec.getSimpleValueType();
10628
10629   if (!isa<ConstantSDNode>(Idx)) {
10630     // Non constant index. Extend source and destination,
10631     // insert element and then truncate the result.
10632     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10633     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
10634     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
10635       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
10636       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
10637     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
10638   }
10639
10640   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10641   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
10642   if (Vec.getOpcode() == ISD::UNDEF)
10643     return DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
10644                        DAG.getConstant(IdxVal, dl, MVT::i8));
10645   const TargetRegisterClass* rc = getRegClassFor(VecVT);
10646   unsigned MaxSift = rc->getSize()*8 - 1;
10647   EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
10648                     DAG.getConstant(MaxSift, dl, MVT::i8));
10649   EltInVec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, EltInVec,
10650                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
10651   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
10652 }
10653
10654 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
10655                                                   SelectionDAG &DAG) const {
10656   MVT VT = Op.getSimpleValueType();
10657   MVT EltVT = VT.getVectorElementType();
10658
10659   if (EltVT == MVT::i1)
10660     return InsertBitToMaskVector(Op, DAG);
10661
10662   SDLoc dl(Op);
10663   SDValue N0 = Op.getOperand(0);
10664   SDValue N1 = Op.getOperand(1);
10665   SDValue N2 = Op.getOperand(2);
10666   if (!isa<ConstantSDNode>(N2))
10667     return SDValue();
10668   auto *N2C = cast<ConstantSDNode>(N2);
10669   unsigned IdxVal = N2C->getZExtValue();
10670
10671   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
10672   // into that, and then insert the subvector back into the result.
10673   if (VT.is256BitVector() || VT.is512BitVector()) {
10674     // With a 256-bit vector, we can insert into the zero element efficiently
10675     // using a blend if we have AVX or AVX2 and the right data type.
10676     if (VT.is256BitVector() && IdxVal == 0) {
10677       // TODO: It is worthwhile to cast integer to floating point and back
10678       // and incur a domain crossing penalty if that's what we'll end up
10679       // doing anyway after extracting to a 128-bit vector.
10680       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
10681           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
10682         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
10683         N2 = DAG.getIntPtrConstant(1, dl);
10684         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
10685       }
10686     }
10687
10688     // Get the desired 128-bit vector chunk.
10689     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
10690
10691     // Insert the element into the desired chunk.
10692     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
10693     unsigned IdxIn128 = IdxVal - (IdxVal / NumEltsIn128) * NumEltsIn128;
10694
10695     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
10696                     DAG.getConstant(IdxIn128, dl, MVT::i32));
10697
10698     // Insert the changed part back into the bigger vector
10699     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
10700   }
10701   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
10702
10703   if (Subtarget->hasSSE41()) {
10704     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
10705       unsigned Opc;
10706       if (VT == MVT::v8i16) {
10707         Opc = X86ISD::PINSRW;
10708       } else {
10709         assert(VT == MVT::v16i8);
10710         Opc = X86ISD::PINSRB;
10711       }
10712
10713       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
10714       // argument.
10715       if (N1.getValueType() != MVT::i32)
10716         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10717       if (N2.getValueType() != MVT::i32)
10718         N2 = DAG.getIntPtrConstant(IdxVal, dl);
10719       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
10720     }
10721
10722     if (EltVT == MVT::f32) {
10723       // Bits [7:6] of the constant are the source select. This will always be
10724       //   zero here. The DAG Combiner may combine an extract_elt index into
10725       //   these bits. For example (insert (extract, 3), 2) could be matched by
10726       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
10727       // Bits [5:4] of the constant are the destination select. This is the
10728       //   value of the incoming immediate.
10729       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
10730       //   combine either bitwise AND or insert of float 0.0 to set these bits.
10731
10732       const Function *F = DAG.getMachineFunction().getFunction();
10733       bool MinSize = F->hasFnAttribute(Attribute::MinSize);
10734       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
10735         // If this is an insertion of 32-bits into the low 32-bits of
10736         // a vector, we prefer to generate a blend with immediate rather
10737         // than an insertps. Blends are simpler operations in hardware and so
10738         // will always have equal or better performance than insertps.
10739         // But if optimizing for size and there's a load folding opportunity,
10740         // generate insertps because blendps does not have a 32-bit memory
10741         // operand form.
10742         N2 = DAG.getIntPtrConstant(1, dl);
10743         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
10744         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
10745       }
10746       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
10747       // Create this as a scalar to vector..
10748       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
10749       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
10750     }
10751
10752     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
10753       // PINSR* works with constant index.
10754       return Op;
10755     }
10756   }
10757
10758   if (EltVT == MVT::i8)
10759     return SDValue();
10760
10761   if (EltVT.getSizeInBits() == 16) {
10762     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
10763     // as its second argument.
10764     if (N1.getValueType() != MVT::i32)
10765       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10766     if (N2.getValueType() != MVT::i32)
10767       N2 = DAG.getIntPtrConstant(IdxVal, dl);
10768     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
10769   }
10770   return SDValue();
10771 }
10772
10773 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
10774   SDLoc dl(Op);
10775   MVT OpVT = Op.getSimpleValueType();
10776
10777   // If this is a 256-bit vector result, first insert into a 128-bit
10778   // vector and then insert into the 256-bit vector.
10779   if (!OpVT.is128BitVector()) {
10780     // Insert into a 128-bit vector.
10781     unsigned SizeFactor = OpVT.getSizeInBits()/128;
10782     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
10783                                  OpVT.getVectorNumElements() / SizeFactor);
10784
10785     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
10786
10787     // Insert the 128-bit vector.
10788     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
10789   }
10790
10791   if (OpVT == MVT::v1i64 &&
10792       Op.getOperand(0).getValueType() == MVT::i64)
10793     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
10794
10795   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
10796   assert(OpVT.is128BitVector() && "Expected an SSE type!");
10797   return DAG.getNode(ISD::BITCAST, dl, OpVT,
10798                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
10799 }
10800
10801 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
10802 // a simple subregister reference or explicit instructions to grab
10803 // upper bits of a vector.
10804 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
10805                                       SelectionDAG &DAG) {
10806   SDLoc dl(Op);
10807   SDValue In =  Op.getOperand(0);
10808   SDValue Idx = Op.getOperand(1);
10809   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10810   MVT ResVT   = Op.getSimpleValueType();
10811   MVT InVT    = In.getSimpleValueType();
10812
10813   if (Subtarget->hasFp256()) {
10814     if (ResVT.is128BitVector() &&
10815         (InVT.is256BitVector() || InVT.is512BitVector()) &&
10816         isa<ConstantSDNode>(Idx)) {
10817       return Extract128BitVector(In, IdxVal, DAG, dl);
10818     }
10819     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
10820         isa<ConstantSDNode>(Idx)) {
10821       return Extract256BitVector(In, IdxVal, DAG, dl);
10822     }
10823   }
10824   return SDValue();
10825 }
10826
10827 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
10828 // simple superregister reference or explicit instructions to insert
10829 // the upper bits of a vector.
10830 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
10831                                      SelectionDAG &DAG) {
10832   if (!Subtarget->hasAVX())
10833     return SDValue();
10834
10835   SDLoc dl(Op);
10836   SDValue Vec = Op.getOperand(0);
10837   SDValue SubVec = Op.getOperand(1);
10838   SDValue Idx = Op.getOperand(2);
10839
10840   if (!isa<ConstantSDNode>(Idx))
10841     return SDValue();
10842
10843   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10844   MVT OpVT = Op.getSimpleValueType();
10845   MVT SubVecVT = SubVec.getSimpleValueType();
10846
10847   // Fold two 16-byte subvector loads into one 32-byte load:
10848   // (insert_subvector (insert_subvector undef, (load addr), 0),
10849   //                   (load addr + 16), Elts/2)
10850   // --> load32 addr
10851   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
10852       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
10853       OpVT.is256BitVector() && SubVecVT.is128BitVector() &&
10854       !Subtarget->isUnalignedMem32Slow()) {
10855     SDValue SubVec2 = Vec.getOperand(1);
10856     if (auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2))) {
10857       if (Idx2->getZExtValue() == 0) {
10858         SDValue Ops[] = { SubVec2, SubVec };
10859         SDValue LD = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false);
10860         if (LD.getNode())
10861           return LD;
10862       }
10863     }
10864   }
10865
10866   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
10867       SubVecVT.is128BitVector())
10868     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
10869
10870   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
10871     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
10872
10873   if (OpVT.getVectorElementType() == MVT::i1) {
10874     if (IdxVal == 0  && Vec.getOpcode() == ISD::UNDEF) // the operation is legal
10875       return Op;
10876     SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
10877     SDValue Undef = DAG.getUNDEF(OpVT);
10878     unsigned NumElems = OpVT.getVectorNumElements();
10879     SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
10880
10881     if (IdxVal == OpVT.getVectorNumElements() / 2) {
10882       // Zero upper bits of the Vec
10883       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
10884       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
10885
10886       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
10887                                  SubVec, ZeroIdx);
10888       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
10889       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
10890     }
10891     if (IdxVal == 0) {
10892       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
10893                                  SubVec, ZeroIdx);
10894       // Zero upper bits of the Vec2
10895       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
10896       Vec2 = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec2, ShiftBits);
10897       // Zero lower bits of the Vec
10898       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
10899       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
10900       // Merge them together
10901       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
10902     }
10903   }
10904   return SDValue();
10905 }
10906
10907 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
10908 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
10909 // one of the above mentioned nodes. It has to be wrapped because otherwise
10910 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
10911 // be used to form addressing mode. These wrapped nodes will be selected
10912 // into MOV32ri.
10913 SDValue
10914 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
10915   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
10916
10917   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10918   // global base reg.
10919   unsigned char OpFlag = 0;
10920   unsigned WrapperKind = X86ISD::Wrapper;
10921   CodeModel::Model M = DAG.getTarget().getCodeModel();
10922
10923   if (Subtarget->isPICStyleRIPRel() &&
10924       (M == CodeModel::Small || M == CodeModel::Kernel))
10925     WrapperKind = X86ISD::WrapperRIP;
10926   else if (Subtarget->isPICStyleGOT())
10927     OpFlag = X86II::MO_GOTOFF;
10928   else if (Subtarget->isPICStyleStubPIC())
10929     OpFlag = X86II::MO_PIC_BASE_OFFSET;
10930
10931   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
10932                                              CP->getAlignment(),
10933                                              CP->getOffset(), OpFlag);
10934   SDLoc DL(CP);
10935   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10936   // With PIC, the address is actually $g + Offset.
10937   if (OpFlag) {
10938     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10939                          DAG.getNode(X86ISD::GlobalBaseReg,
10940                                      SDLoc(), getPointerTy()),
10941                          Result);
10942   }
10943
10944   return Result;
10945 }
10946
10947 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
10948   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
10949
10950   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10951   // global base reg.
10952   unsigned char OpFlag = 0;
10953   unsigned WrapperKind = X86ISD::Wrapper;
10954   CodeModel::Model M = DAG.getTarget().getCodeModel();
10955
10956   if (Subtarget->isPICStyleRIPRel() &&
10957       (M == CodeModel::Small || M == CodeModel::Kernel))
10958     WrapperKind = X86ISD::WrapperRIP;
10959   else if (Subtarget->isPICStyleGOT())
10960     OpFlag = X86II::MO_GOTOFF;
10961   else if (Subtarget->isPICStyleStubPIC())
10962     OpFlag = X86II::MO_PIC_BASE_OFFSET;
10963
10964   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
10965                                           OpFlag);
10966   SDLoc DL(JT);
10967   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10968
10969   // With PIC, the address is actually $g + Offset.
10970   if (OpFlag)
10971     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10972                          DAG.getNode(X86ISD::GlobalBaseReg,
10973                                      SDLoc(), getPointerTy()),
10974                          Result);
10975
10976   return Result;
10977 }
10978
10979 SDValue
10980 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
10981   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
10982
10983   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10984   // global base reg.
10985   unsigned char OpFlag = 0;
10986   unsigned WrapperKind = X86ISD::Wrapper;
10987   CodeModel::Model M = DAG.getTarget().getCodeModel();
10988
10989   if (Subtarget->isPICStyleRIPRel() &&
10990       (M == CodeModel::Small || M == CodeModel::Kernel)) {
10991     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
10992       OpFlag = X86II::MO_GOTPCREL;
10993     WrapperKind = X86ISD::WrapperRIP;
10994   } else if (Subtarget->isPICStyleGOT()) {
10995     OpFlag = X86II::MO_GOT;
10996   } else if (Subtarget->isPICStyleStubPIC()) {
10997     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
10998   } else if (Subtarget->isPICStyleStubNoDynamic()) {
10999     OpFlag = X86II::MO_DARWIN_NONLAZY;
11000   }
11001
11002   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
11003
11004   SDLoc DL(Op);
11005   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11006
11007   // With PIC, the address is actually $g + Offset.
11008   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11009       !Subtarget->is64Bit()) {
11010     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11011                          DAG.getNode(X86ISD::GlobalBaseReg,
11012                                      SDLoc(), getPointerTy()),
11013                          Result);
11014   }
11015
11016   // For symbols that require a load from a stub to get the address, emit the
11017   // load.
11018   if (isGlobalStubReference(OpFlag))
11019     Result = DAG.getLoad(getPointerTy(), DL, DAG.getEntryNode(), Result,
11020                          MachinePointerInfo::getGOT(), false, false, false, 0);
11021
11022   return Result;
11023 }
11024
11025 SDValue
11026 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11027   // Create the TargetBlockAddressAddress node.
11028   unsigned char OpFlags =
11029     Subtarget->ClassifyBlockAddressReference();
11030   CodeModel::Model M = DAG.getTarget().getCodeModel();
11031   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11032   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11033   SDLoc dl(Op);
11034   SDValue Result = DAG.getTargetBlockAddress(BA, getPointerTy(), Offset,
11035                                              OpFlags);
11036
11037   if (Subtarget->isPICStyleRIPRel() &&
11038       (M == CodeModel::Small || M == CodeModel::Kernel))
11039     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
11040   else
11041     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
11042
11043   // With PIC, the address is actually $g + Offset.
11044   if (isGlobalRelativeToPICBase(OpFlags)) {
11045     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
11046                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
11047                          Result);
11048   }
11049
11050   return Result;
11051 }
11052
11053 SDValue
11054 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
11055                                       int64_t Offset, SelectionDAG &DAG) const {
11056   // Create the TargetGlobalAddress node, folding in the constant
11057   // offset if it is legal.
11058   unsigned char OpFlags =
11059       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
11060   CodeModel::Model M = DAG.getTarget().getCodeModel();
11061   SDValue Result;
11062   if (OpFlags == X86II::MO_NO_FLAG &&
11063       X86::isOffsetSuitableForCodeModel(Offset, M)) {
11064     // A direct static reference to a global.
11065     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
11066     Offset = 0;
11067   } else {
11068     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
11069   }
11070
11071   if (Subtarget->isPICStyleRIPRel() &&
11072       (M == CodeModel::Small || M == CodeModel::Kernel))
11073     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
11074   else
11075     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
11076
11077   // With PIC, the address is actually $g + Offset.
11078   if (isGlobalRelativeToPICBase(OpFlags)) {
11079     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
11080                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
11081                          Result);
11082   }
11083
11084   // For globals that require a load from a stub to get the address, emit the
11085   // load.
11086   if (isGlobalStubReference(OpFlags))
11087     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
11088                          MachinePointerInfo::getGOT(), false, false, false, 0);
11089
11090   // If there was a non-zero offset that we didn't fold, create an explicit
11091   // addition for it.
11092   if (Offset != 0)
11093     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
11094                          DAG.getConstant(Offset, dl, getPointerTy()));
11095
11096   return Result;
11097 }
11098
11099 SDValue
11100 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
11101   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
11102   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
11103   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
11104 }
11105
11106 static SDValue
11107 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
11108            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
11109            unsigned char OperandFlags, bool LocalDynamic = false) {
11110   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11111   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11112   SDLoc dl(GA);
11113   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11114                                            GA->getValueType(0),
11115                                            GA->getOffset(),
11116                                            OperandFlags);
11117
11118   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
11119                                            : X86ISD::TLSADDR;
11120
11121   if (InFlag) {
11122     SDValue Ops[] = { Chain,  TGA, *InFlag };
11123     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11124   } else {
11125     SDValue Ops[]  = { Chain, TGA };
11126     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11127   }
11128
11129   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
11130   MFI->setAdjustsStack(true);
11131   MFI->setHasCalls(true);
11132
11133   SDValue Flag = Chain.getValue(1);
11134   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
11135 }
11136
11137 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
11138 static SDValue
11139 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11140                                 const EVT PtrVT) {
11141   SDValue InFlag;
11142   SDLoc dl(GA);  // ? function entry point might be better
11143   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11144                                    DAG.getNode(X86ISD::GlobalBaseReg,
11145                                                SDLoc(), PtrVT), InFlag);
11146   InFlag = Chain.getValue(1);
11147
11148   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
11149 }
11150
11151 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
11152 static SDValue
11153 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11154                                 const EVT PtrVT) {
11155   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
11156                     X86::RAX, X86II::MO_TLSGD);
11157 }
11158
11159 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
11160                                            SelectionDAG &DAG,
11161                                            const EVT PtrVT,
11162                                            bool is64Bit) {
11163   SDLoc dl(GA);
11164
11165   // Get the start address of the TLS block for this module.
11166   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
11167       .getInfo<X86MachineFunctionInfo>();
11168   MFI->incNumLocalDynamicTLSAccesses();
11169
11170   SDValue Base;
11171   if (is64Bit) {
11172     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
11173                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
11174   } else {
11175     SDValue InFlag;
11176     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11177         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
11178     InFlag = Chain.getValue(1);
11179     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
11180                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
11181   }
11182
11183   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
11184   // of Base.
11185
11186   // Build x@dtpoff.
11187   unsigned char OperandFlags = X86II::MO_DTPOFF;
11188   unsigned WrapperKind = X86ISD::Wrapper;
11189   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11190                                            GA->getValueType(0),
11191                                            GA->getOffset(), OperandFlags);
11192   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
11193
11194   // Add x@dtpoff with the base.
11195   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
11196 }
11197
11198 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
11199 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11200                                    const EVT PtrVT, TLSModel::Model model,
11201                                    bool is64Bit, bool isPIC) {
11202   SDLoc dl(GA);
11203
11204   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
11205   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
11206                                                          is64Bit ? 257 : 256));
11207
11208   SDValue ThreadPointer =
11209       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
11210                   MachinePointerInfo(Ptr), false, false, false, 0);
11211
11212   unsigned char OperandFlags = 0;
11213   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
11214   // initialexec.
11215   unsigned WrapperKind = X86ISD::Wrapper;
11216   if (model == TLSModel::LocalExec) {
11217     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
11218   } else if (model == TLSModel::InitialExec) {
11219     if (is64Bit) {
11220       OperandFlags = X86II::MO_GOTTPOFF;
11221       WrapperKind = X86ISD::WrapperRIP;
11222     } else {
11223       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
11224     }
11225   } else {
11226     llvm_unreachable("Unexpected model");
11227   }
11228
11229   // emit "addl x@ntpoff,%eax" (local exec)
11230   // or "addl x@indntpoff,%eax" (initial exec)
11231   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
11232   SDValue TGA =
11233       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
11234                                  GA->getOffset(), OperandFlags);
11235   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
11236
11237   if (model == TLSModel::InitialExec) {
11238     if (isPIC && !is64Bit) {
11239       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
11240                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
11241                            Offset);
11242     }
11243
11244     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
11245                          MachinePointerInfo::getGOT(), false, false, false, 0);
11246   }
11247
11248   // The address of the thread local variable is the add of the thread
11249   // pointer with the offset of the variable.
11250   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
11251 }
11252
11253 SDValue
11254 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
11255
11256   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
11257   const GlobalValue *GV = GA->getGlobal();
11258
11259   if (Subtarget->isTargetELF()) {
11260     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
11261
11262     switch (model) {
11263       case TLSModel::GeneralDynamic:
11264         if (Subtarget->is64Bit())
11265           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
11266         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
11267       case TLSModel::LocalDynamic:
11268         return LowerToTLSLocalDynamicModel(GA, DAG, getPointerTy(),
11269                                            Subtarget->is64Bit());
11270       case TLSModel::InitialExec:
11271       case TLSModel::LocalExec:
11272         return LowerToTLSExecModel(
11273             GA, DAG, getPointerTy(), model, Subtarget->is64Bit(),
11274             DAG.getTarget().getRelocationModel() == Reloc::PIC_);
11275     }
11276     llvm_unreachable("Unknown TLS model.");
11277   }
11278
11279   if (Subtarget->isTargetDarwin()) {
11280     // Darwin only has one model of TLS.  Lower to that.
11281     unsigned char OpFlag = 0;
11282     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
11283                            X86ISD::WrapperRIP : X86ISD::Wrapper;
11284
11285     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11286     // global base reg.
11287     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
11288                  !Subtarget->is64Bit();
11289     if (PIC32)
11290       OpFlag = X86II::MO_TLVP_PIC_BASE;
11291     else
11292       OpFlag = X86II::MO_TLVP;
11293     SDLoc DL(Op);
11294     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
11295                                                 GA->getValueType(0),
11296                                                 GA->getOffset(), OpFlag);
11297     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11298
11299     // With PIC32, the address is actually $g + Offset.
11300     if (PIC32)
11301       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11302                            DAG.getNode(X86ISD::GlobalBaseReg,
11303                                        SDLoc(), getPointerTy()),
11304                            Offset);
11305
11306     // Lowering the machine isd will make sure everything is in the right
11307     // location.
11308     SDValue Chain = DAG.getEntryNode();
11309     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11310     SDValue Args[] = { Chain, Offset };
11311     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
11312
11313     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
11314     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11315     MFI->setAdjustsStack(true);
11316
11317     // And our return value (tls address) is in the standard call return value
11318     // location.
11319     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
11320     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy(),
11321                               Chain.getValue(1));
11322   }
11323
11324   if (Subtarget->isTargetKnownWindowsMSVC() ||
11325       Subtarget->isTargetWindowsGNU()) {
11326     // Just use the implicit TLS architecture
11327     // Need to generate someting similar to:
11328     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
11329     //                                  ; from TEB
11330     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
11331     //   mov     rcx, qword [rdx+rcx*8]
11332     //   mov     eax, .tls$:tlsvar
11333     //   [rax+rcx] contains the address
11334     // Windows 64bit: gs:0x58
11335     // Windows 32bit: fs:__tls_array
11336
11337     SDLoc dl(GA);
11338     SDValue Chain = DAG.getEntryNode();
11339
11340     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
11341     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
11342     // use its literal value of 0x2C.
11343     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
11344                                         ? Type::getInt8PtrTy(*DAG.getContext(),
11345                                                              256)
11346                                         : Type::getInt32PtrTy(*DAG.getContext(),
11347                                                               257));
11348
11349     SDValue TlsArray =
11350         Subtarget->is64Bit()
11351             ? DAG.getIntPtrConstant(0x58, dl)
11352             : (Subtarget->isTargetWindowsGNU()
11353                    ? DAG.getIntPtrConstant(0x2C, dl)
11354                    : DAG.getExternalSymbol("_tls_array", getPointerTy()));
11355
11356     SDValue ThreadPointer =
11357         DAG.getLoad(getPointerTy(), dl, Chain, TlsArray,
11358                     MachinePointerInfo(Ptr), false, false, false, 0);
11359
11360     // Load the _tls_index variable
11361     SDValue IDX = DAG.getExternalSymbol("_tls_index", getPointerTy());
11362     if (Subtarget->is64Bit())
11363       IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, getPointerTy(), Chain,
11364                            IDX, MachinePointerInfo(), MVT::i32,
11365                            false, false, false, 0);
11366     else
11367       IDX = DAG.getLoad(getPointerTy(), dl, Chain, IDX, MachinePointerInfo(),
11368                         false, false, false, 0);
11369
11370     SDValue Scale = DAG.getConstant(Log2_64_Ceil(TD->getPointerSize()), dl,
11371                                     getPointerTy());
11372     IDX = DAG.getNode(ISD::SHL, dl, getPointerTy(), IDX, Scale);
11373
11374     SDValue res = DAG.getNode(ISD::ADD, dl, getPointerTy(), ThreadPointer, IDX);
11375     res = DAG.getLoad(getPointerTy(), dl, Chain, res, MachinePointerInfo(),
11376                       false, false, false, 0);
11377
11378     // Get the offset of start of .tls section
11379     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11380                                              GA->getValueType(0),
11381                                              GA->getOffset(), X86II::MO_SECREL);
11382     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), TGA);
11383
11384     // The address of the thread local variable is the add of the thread
11385     // pointer with the offset of the variable.
11386     return DAG.getNode(ISD::ADD, dl, getPointerTy(), res, Offset);
11387   }
11388
11389   llvm_unreachable("TLS not implemented for this target.");
11390 }
11391
11392 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
11393 /// and take a 2 x i32 value to shift plus a shift amount.
11394 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
11395   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
11396   MVT VT = Op.getSimpleValueType();
11397   unsigned VTBits = VT.getSizeInBits();
11398   SDLoc dl(Op);
11399   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
11400   SDValue ShOpLo = Op.getOperand(0);
11401   SDValue ShOpHi = Op.getOperand(1);
11402   SDValue ShAmt  = Op.getOperand(2);
11403   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
11404   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
11405   // during isel.
11406   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11407                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
11408   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
11409                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
11410                        : DAG.getConstant(0, dl, VT);
11411
11412   SDValue Tmp2, Tmp3;
11413   if (Op.getOpcode() == ISD::SHL_PARTS) {
11414     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
11415     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
11416   } else {
11417     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
11418     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
11419   }
11420
11421   // If the shift amount is larger or equal than the width of a part we can't
11422   // rely on the results of shld/shrd. Insert a test and select the appropriate
11423   // values for large shift amounts.
11424   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11425                                 DAG.getConstant(VTBits, dl, MVT::i8));
11426   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
11427                              AndNode, DAG.getConstant(0, dl, MVT::i8));
11428
11429   SDValue Hi, Lo;
11430   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
11431   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
11432   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
11433
11434   if (Op.getOpcode() == ISD::SHL_PARTS) {
11435     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11436     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11437   } else {
11438     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11439     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11440   }
11441
11442   SDValue Ops[2] = { Lo, Hi };
11443   return DAG.getMergeValues(Ops, dl);
11444 }
11445
11446 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
11447                                            SelectionDAG &DAG) const {
11448   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
11449   SDLoc dl(Op);
11450
11451   if (SrcVT.isVector()) {
11452     if (SrcVT.getVectorElementType() == MVT::i1) {
11453       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
11454       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11455                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT,
11456                                      Op.getOperand(0)));
11457     }
11458     return SDValue();
11459   }
11460
11461   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
11462          "Unknown SINT_TO_FP to lower!");
11463
11464   // These are really Legal; return the operand so the caller accepts it as
11465   // Legal.
11466   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
11467     return Op;
11468   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
11469       Subtarget->is64Bit()) {
11470     return Op;
11471   }
11472
11473   unsigned Size = SrcVT.getSizeInBits()/8;
11474   MachineFunction &MF = DAG.getMachineFunction();
11475   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
11476   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11477   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11478                                StackSlot,
11479                                MachinePointerInfo::getFixedStack(SSFI),
11480                                false, false, 0);
11481   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
11482 }
11483
11484 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
11485                                      SDValue StackSlot,
11486                                      SelectionDAG &DAG) const {
11487   // Build the FILD
11488   SDLoc DL(Op);
11489   SDVTList Tys;
11490   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
11491   if (useSSE)
11492     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
11493   else
11494     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
11495
11496   unsigned ByteSize = SrcVT.getSizeInBits()/8;
11497
11498   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
11499   MachineMemOperand *MMO;
11500   if (FI) {
11501     int SSFI = FI->getIndex();
11502     MMO =
11503       DAG.getMachineFunction()
11504       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11505                             MachineMemOperand::MOLoad, ByteSize, ByteSize);
11506   } else {
11507     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
11508     StackSlot = StackSlot.getOperand(1);
11509   }
11510   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
11511   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
11512                                            X86ISD::FILD, DL,
11513                                            Tys, Ops, SrcVT, MMO);
11514
11515   if (useSSE) {
11516     Chain = Result.getValue(1);
11517     SDValue InFlag = Result.getValue(2);
11518
11519     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
11520     // shouldn't be necessary except that RFP cannot be live across
11521     // multiple blocks. When stackifier is fixed, they can be uncoupled.
11522     MachineFunction &MF = DAG.getMachineFunction();
11523     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
11524     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
11525     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11526     Tys = DAG.getVTList(MVT::Other);
11527     SDValue Ops[] = {
11528       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
11529     };
11530     MachineMemOperand *MMO =
11531       DAG.getMachineFunction()
11532       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11533                             MachineMemOperand::MOStore, SSFISize, SSFISize);
11534
11535     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
11536                                     Ops, Op.getValueType(), MMO);
11537     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
11538                          MachinePointerInfo::getFixedStack(SSFI),
11539                          false, false, false, 0);
11540   }
11541
11542   return Result;
11543 }
11544
11545 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
11546 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
11547                                                SelectionDAG &DAG) const {
11548   // This algorithm is not obvious. Here it is what we're trying to output:
11549   /*
11550      movq       %rax,  %xmm0
11551      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
11552      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
11553      #ifdef __SSE3__
11554        haddpd   %xmm0, %xmm0
11555      #else
11556        pshufd   $0x4e, %xmm0, %xmm1
11557        addpd    %xmm1, %xmm0
11558      #endif
11559   */
11560
11561   SDLoc dl(Op);
11562   LLVMContext *Context = DAG.getContext();
11563
11564   // Build some magic constants.
11565   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
11566   Constant *C0 = ConstantDataVector::get(*Context, CV0);
11567   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
11568
11569   SmallVector<Constant*,2> CV1;
11570   CV1.push_back(
11571     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11572                                       APInt(64, 0x4330000000000000ULL))));
11573   CV1.push_back(
11574     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11575                                       APInt(64, 0x4530000000000000ULL))));
11576   Constant *C1 = ConstantVector::get(CV1);
11577   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
11578
11579   // Load the 64-bit value into an XMM register.
11580   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
11581                             Op.getOperand(0));
11582   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
11583                               MachinePointerInfo::getConstantPool(),
11584                               false, false, false, 16);
11585   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32,
11586                               DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, XR1),
11587                               CLod0);
11588
11589   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
11590                               MachinePointerInfo::getConstantPool(),
11591                               false, false, false, 16);
11592   SDValue XR2F = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Unpck1);
11593   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
11594   SDValue Result;
11595
11596   if (Subtarget->hasSSE3()) {
11597     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
11598     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
11599   } else {
11600     SDValue S2F = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Sub);
11601     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
11602                                            S2F, 0x4E, DAG);
11603     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
11604                          DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Shuffle),
11605                          Sub);
11606   }
11607
11608   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
11609                      DAG.getIntPtrConstant(0, dl));
11610 }
11611
11612 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
11613 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
11614                                                SelectionDAG &DAG) const {
11615   SDLoc dl(Op);
11616   // FP constant to bias correct the final result.
11617   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
11618                                    MVT::f64);
11619
11620   // Load the 32-bit value into an XMM register.
11621   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
11622                              Op.getOperand(0));
11623
11624   // Zero out the upper parts of the register.
11625   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
11626
11627   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
11628                      DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Load),
11629                      DAG.getIntPtrConstant(0, dl));
11630
11631   // Or the load with the bias.
11632   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
11633                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
11634                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
11635                                                    MVT::v2f64, Load)),
11636                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
11637                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
11638                                                    MVT::v2f64, Bias)));
11639   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
11640                    DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or),
11641                    DAG.getIntPtrConstant(0, dl));
11642
11643   // Subtract the bias.
11644   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
11645
11646   // Handle final rounding.
11647   EVT DestVT = Op.getValueType();
11648
11649   if (DestVT.bitsLT(MVT::f64))
11650     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
11651                        DAG.getIntPtrConstant(0, dl));
11652   if (DestVT.bitsGT(MVT::f64))
11653     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
11654
11655   // Handle final rounding.
11656   return Sub;
11657 }
11658
11659 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
11660                                      const X86Subtarget &Subtarget) {
11661   // The algorithm is the following:
11662   // #ifdef __SSE4_1__
11663   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
11664   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
11665   //                                 (uint4) 0x53000000, 0xaa);
11666   // #else
11667   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
11668   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
11669   // #endif
11670   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
11671   //     return (float4) lo + fhi;
11672
11673   SDLoc DL(Op);
11674   SDValue V = Op->getOperand(0);
11675   EVT VecIntVT = V.getValueType();
11676   bool Is128 = VecIntVT == MVT::v4i32;
11677   EVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
11678   // If we convert to something else than the supported type, e.g., to v4f64,
11679   // abort early.
11680   if (VecFloatVT != Op->getValueType(0))
11681     return SDValue();
11682
11683   unsigned NumElts = VecIntVT.getVectorNumElements();
11684   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
11685          "Unsupported custom type");
11686   assert(NumElts <= 8 && "The size of the constant array must be fixed");
11687
11688   // In the #idef/#else code, we have in common:
11689   // - The vector of constants:
11690   // -- 0x4b000000
11691   // -- 0x53000000
11692   // - A shift:
11693   // -- v >> 16
11694
11695   // Create the splat vector for 0x4b000000.
11696   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
11697   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
11698                            CstLow, CstLow, CstLow, CstLow};
11699   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11700                                   makeArrayRef(&CstLowArray[0], NumElts));
11701   // Create the splat vector for 0x53000000.
11702   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
11703   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
11704                             CstHigh, CstHigh, CstHigh, CstHigh};
11705   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11706                                    makeArrayRef(&CstHighArray[0], NumElts));
11707
11708   // Create the right shift.
11709   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
11710   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
11711                              CstShift, CstShift, CstShift, CstShift};
11712   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11713                                     makeArrayRef(&CstShiftArray[0], NumElts));
11714   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
11715
11716   SDValue Low, High;
11717   if (Subtarget.hasSSE41()) {
11718     EVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
11719     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
11720     SDValue VecCstLowBitcast =
11721         DAG.getNode(ISD::BITCAST, DL, VecI16VT, VecCstLow);
11722     SDValue VecBitcast = DAG.getNode(ISD::BITCAST, DL, VecI16VT, V);
11723     // Low will be bitcasted right away, so do not bother bitcasting back to its
11724     // original type.
11725     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
11726                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
11727     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
11728     //                                 (uint4) 0x53000000, 0xaa);
11729     SDValue VecCstHighBitcast =
11730         DAG.getNode(ISD::BITCAST, DL, VecI16VT, VecCstHigh);
11731     SDValue VecShiftBitcast =
11732         DAG.getNode(ISD::BITCAST, DL, VecI16VT, HighShift);
11733     // High will be bitcasted right away, so do not bother bitcasting back to
11734     // its original type.
11735     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
11736                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
11737   } else {
11738     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
11739     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
11740                                      CstMask, CstMask, CstMask);
11741     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
11742     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
11743     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
11744
11745     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
11746     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
11747   }
11748
11749   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
11750   SDValue CstFAdd = DAG.getConstantFP(
11751       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
11752   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
11753                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
11754   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
11755                                    makeArrayRef(&CstFAddArray[0], NumElts));
11756
11757   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
11758   SDValue HighBitcast = DAG.getNode(ISD::BITCAST, DL, VecFloatVT, High);
11759   SDValue FHigh =
11760       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
11761   //     return (float4) lo + fhi;
11762   SDValue LowBitcast = DAG.getNode(ISD::BITCAST, DL, VecFloatVT, Low);
11763   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
11764 }
11765
11766 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
11767                                                SelectionDAG &DAG) const {
11768   SDValue N0 = Op.getOperand(0);
11769   MVT SVT = N0.getSimpleValueType();
11770   SDLoc dl(Op);
11771
11772   switch (SVT.SimpleTy) {
11773   default:
11774     llvm_unreachable("Custom UINT_TO_FP is not supported!");
11775   case MVT::v4i8:
11776   case MVT::v4i16:
11777   case MVT::v8i8:
11778   case MVT::v8i16: {
11779     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
11780     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11781                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
11782   }
11783   case MVT::v4i32:
11784   case MVT::v8i32:
11785     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
11786   }
11787   llvm_unreachable(nullptr);
11788 }
11789
11790 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
11791                                            SelectionDAG &DAG) const {
11792   SDValue N0 = Op.getOperand(0);
11793   SDLoc dl(Op);
11794
11795   if (Op.getValueType().isVector())
11796     return lowerUINT_TO_FP_vec(Op, DAG);
11797
11798   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
11799   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
11800   // the optimization here.
11801   if (DAG.SignBitIsZero(N0))
11802     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
11803
11804   MVT SrcVT = N0.getSimpleValueType();
11805   MVT DstVT = Op.getSimpleValueType();
11806   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
11807     return LowerUINT_TO_FP_i64(Op, DAG);
11808   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
11809     return LowerUINT_TO_FP_i32(Op, DAG);
11810   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
11811     return SDValue();
11812
11813   // Make a 64-bit buffer, and use it to build an FILD.
11814   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
11815   if (SrcVT == MVT::i32) {
11816     SDValue WordOff = DAG.getConstant(4, dl, getPointerTy());
11817     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
11818                                      getPointerTy(), StackSlot, WordOff);
11819     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11820                                   StackSlot, MachinePointerInfo(),
11821                                   false, false, 0);
11822     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
11823                                   OffsetSlot, MachinePointerInfo(),
11824                                   false, false, 0);
11825     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
11826     return Fild;
11827   }
11828
11829   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
11830   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11831                                StackSlot, MachinePointerInfo(),
11832                                false, false, 0);
11833   // For i64 source, we need to add the appropriate power of 2 if the input
11834   // was negative.  This is the same as the optimization in
11835   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
11836   // we must be careful to do the computation in x87 extended precision, not
11837   // in SSE. (The generic code can't know it's OK to do this, or how to.)
11838   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
11839   MachineMemOperand *MMO =
11840     DAG.getMachineFunction()
11841     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11842                           MachineMemOperand::MOLoad, 8, 8);
11843
11844   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
11845   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
11846   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
11847                                          MVT::i64, MMO);
11848
11849   APInt FF(32, 0x5F800000ULL);
11850
11851   // Check whether the sign bit is set.
11852   SDValue SignSet = DAG.getSetCC(dl,
11853                                  getSetCCResultType(*DAG.getContext(), MVT::i64),
11854                                  Op.getOperand(0),
11855                                  DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
11856
11857   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
11858   SDValue FudgePtr = DAG.getConstantPool(
11859                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
11860                                          getPointerTy());
11861
11862   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
11863   SDValue Zero = DAG.getIntPtrConstant(0, dl);
11864   SDValue Four = DAG.getIntPtrConstant(4, dl);
11865   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
11866                                Zero, Four);
11867   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
11868
11869   // Load the value out, extending it from f32 to f80.
11870   // FIXME: Avoid the extend by constructing the right constant pool?
11871   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
11872                                  FudgePtr, MachinePointerInfo::getConstantPool(),
11873                                  MVT::f32, false, false, false, 4);
11874   // Extend everything to 80 bits to force it to be done on x87.
11875   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
11876   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
11877                      DAG.getIntPtrConstant(0, dl));
11878 }
11879
11880 std::pair<SDValue,SDValue>
11881 X86TargetLowering:: FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
11882                                     bool IsSigned, bool IsReplace) const {
11883   SDLoc DL(Op);
11884
11885   EVT DstTy = Op.getValueType();
11886
11887   if (!IsSigned && !isIntegerTypeFTOL(DstTy)) {
11888     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
11889     DstTy = MVT::i64;
11890   }
11891
11892   assert(DstTy.getSimpleVT() <= MVT::i64 &&
11893          DstTy.getSimpleVT() >= MVT::i16 &&
11894          "Unknown FP_TO_INT to lower!");
11895
11896   // These are really Legal.
11897   if (DstTy == MVT::i32 &&
11898       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
11899     return std::make_pair(SDValue(), SDValue());
11900   if (Subtarget->is64Bit() &&
11901       DstTy == MVT::i64 &&
11902       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
11903     return std::make_pair(SDValue(), SDValue());
11904
11905   // We lower FP->int64 either into FISTP64 followed by a load from a temporary
11906   // stack slot, or into the FTOL runtime function.
11907   MachineFunction &MF = DAG.getMachineFunction();
11908   unsigned MemSize = DstTy.getSizeInBits()/8;
11909   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
11910   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11911
11912   unsigned Opc;
11913   if (!IsSigned && isIntegerTypeFTOL(DstTy))
11914     Opc = X86ISD::WIN_FTOL;
11915   else
11916     switch (DstTy.getSimpleVT().SimpleTy) {
11917     default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
11918     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
11919     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
11920     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
11921     }
11922
11923   SDValue Chain = DAG.getEntryNode();
11924   SDValue Value = Op.getOperand(0);
11925   EVT TheVT = Op.getOperand(0).getValueType();
11926   // FIXME This causes a redundant load/store if the SSE-class value is already
11927   // in memory, such as if it is on the callstack.
11928   if (isScalarFPTypeInSSEReg(TheVT)) {
11929     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
11930     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
11931                          MachinePointerInfo::getFixedStack(SSFI),
11932                          false, false, 0);
11933     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
11934     SDValue Ops[] = {
11935       Chain, StackSlot, DAG.getValueType(TheVT)
11936     };
11937
11938     MachineMemOperand *MMO =
11939       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11940                               MachineMemOperand::MOLoad, MemSize, MemSize);
11941     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
11942     Chain = Value.getValue(1);
11943     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
11944     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11945   }
11946
11947   MachineMemOperand *MMO =
11948     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11949                             MachineMemOperand::MOStore, MemSize, MemSize);
11950
11951   if (Opc != X86ISD::WIN_FTOL) {
11952     // Build the FP_TO_INT*_IN_MEM
11953     SDValue Ops[] = { Chain, Value, StackSlot };
11954     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
11955                                            Ops, DstTy, MMO);
11956     return std::make_pair(FIST, StackSlot);
11957   } else {
11958     SDValue ftol = DAG.getNode(X86ISD::WIN_FTOL, DL,
11959       DAG.getVTList(MVT::Other, MVT::Glue),
11960       Chain, Value);
11961     SDValue eax = DAG.getCopyFromReg(ftol, DL, X86::EAX,
11962       MVT::i32, ftol.getValue(1));
11963     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), DL, X86::EDX,
11964       MVT::i32, eax.getValue(2));
11965     SDValue Ops[] = { eax, edx };
11966     SDValue pair = IsReplace
11967       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops)
11968       : DAG.getMergeValues(Ops, DL);
11969     return std::make_pair(pair, SDValue());
11970   }
11971 }
11972
11973 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
11974                               const X86Subtarget *Subtarget) {
11975   MVT VT = Op->getSimpleValueType(0);
11976   SDValue In = Op->getOperand(0);
11977   MVT InVT = In.getSimpleValueType();
11978   SDLoc dl(Op);
11979
11980   if (VT.is512BitVector() || InVT.getScalarType() == MVT::i1)
11981     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
11982
11983   // Optimize vectors in AVX mode:
11984   //
11985   //   v8i16 -> v8i32
11986   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
11987   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
11988   //   Concat upper and lower parts.
11989   //
11990   //   v4i32 -> v4i64
11991   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
11992   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
11993   //   Concat upper and lower parts.
11994   //
11995
11996   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
11997       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
11998       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
11999     return SDValue();
12000
12001   if (Subtarget->hasInt256())
12002     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
12003
12004   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
12005   SDValue Undef = DAG.getUNDEF(InVT);
12006   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
12007   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12008   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12009
12010   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
12011                              VT.getVectorNumElements()/2);
12012
12013   OpLo = DAG.getNode(ISD::BITCAST, dl, HVT, OpLo);
12014   OpHi = DAG.getNode(ISD::BITCAST, dl, HVT, OpHi);
12015
12016   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
12017 }
12018
12019 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
12020                                         SelectionDAG &DAG) {
12021   MVT VT = Op->getSimpleValueType(0);
12022   SDValue In = Op->getOperand(0);
12023   MVT InVT = In.getSimpleValueType();
12024   SDLoc DL(Op);
12025   unsigned int NumElts = VT.getVectorNumElements();
12026   if (NumElts != 8 && NumElts != 16)
12027     return SDValue();
12028
12029   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
12030     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
12031
12032   assert(InVT.getVectorElementType() == MVT::i1);
12033   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
12034   SDValue One =
12035    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
12036   SDValue Zero =
12037    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
12038
12039   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
12040   if (VT.is512BitVector())
12041     return V;
12042   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
12043 }
12044
12045 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12046                                SelectionDAG &DAG) {
12047   if (Subtarget->hasFp256()) {
12048     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
12049     if (Res.getNode())
12050       return Res;
12051   }
12052
12053   return SDValue();
12054 }
12055
12056 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12057                                 SelectionDAG &DAG) {
12058   SDLoc DL(Op);
12059   MVT VT = Op.getSimpleValueType();
12060   SDValue In = Op.getOperand(0);
12061   MVT SVT = In.getSimpleValueType();
12062
12063   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
12064     return LowerZERO_EXTEND_AVX512(Op, DAG);
12065
12066   if (Subtarget->hasFp256()) {
12067     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
12068     if (Res.getNode())
12069       return Res;
12070   }
12071
12072   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
12073          VT.getVectorNumElements() != SVT.getVectorNumElements());
12074   return SDValue();
12075 }
12076
12077 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
12078   SDLoc DL(Op);
12079   MVT VT = Op.getSimpleValueType();
12080   SDValue In = Op.getOperand(0);
12081   MVT InVT = In.getSimpleValueType();
12082
12083   if (VT == MVT::i1) {
12084     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
12085            "Invalid scalar TRUNCATE operation");
12086     if (InVT.getSizeInBits() >= 32)
12087       return SDValue();
12088     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
12089     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
12090   }
12091   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
12092          "Invalid TRUNCATE operation");
12093
12094   // move vector to mask - truncate solution for SKX
12095   if (VT.getVectorElementType() == MVT::i1) {
12096     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
12097         Subtarget->hasBWI())
12098       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
12099     if ((InVT.is256BitVector() || InVT.is128BitVector())
12100         && InVT.getScalarSizeInBits() <= 16 &&
12101         Subtarget->hasBWI() && Subtarget->hasVLX())
12102       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
12103     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
12104         Subtarget->hasDQI())
12105       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
12106     if ((InVT.is256BitVector() || InVT.is128BitVector())
12107         && InVT.getScalarSizeInBits() >= 32 &&
12108         Subtarget->hasDQI() && Subtarget->hasVLX())
12109       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
12110   }
12111   if (InVT.is512BitVector() || VT.getVectorElementType() == MVT::i1) {
12112     if (VT.getVectorElementType().getSizeInBits() >=8)
12113       return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
12114
12115     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
12116     unsigned NumElts = InVT.getVectorNumElements();
12117     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
12118     if (InVT.getSizeInBits() < 512) {
12119       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
12120       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
12121       InVT = ExtVT;
12122     }
12123
12124     SDValue OneV =
12125      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
12126     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
12127     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
12128   }
12129
12130   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
12131     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
12132     if (Subtarget->hasInt256()) {
12133       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
12134       In = DAG.getNode(ISD::BITCAST, DL, MVT::v8i32, In);
12135       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
12136                                 ShufMask);
12137       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
12138                          DAG.getIntPtrConstant(0, DL));
12139     }
12140
12141     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12142                                DAG.getIntPtrConstant(0, DL));
12143     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12144                                DAG.getIntPtrConstant(2, DL));
12145     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpLo);
12146     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpHi);
12147     static const int ShufMask[] = {0, 2, 4, 6};
12148     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
12149   }
12150
12151   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
12152     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
12153     if (Subtarget->hasInt256()) {
12154       In = DAG.getNode(ISD::BITCAST, DL, MVT::v32i8, In);
12155
12156       SmallVector<SDValue,32> pshufbMask;
12157       for (unsigned i = 0; i < 2; ++i) {
12158         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
12159         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
12160         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
12161         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
12162         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
12163         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
12164         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
12165         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
12166         for (unsigned j = 0; j < 8; ++j)
12167           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
12168       }
12169       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
12170       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
12171       In = DAG.getNode(ISD::BITCAST, DL, MVT::v4i64, In);
12172
12173       static const int ShufMask[] = {0,  2,  -1,  -1};
12174       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
12175                                 &ShufMask[0]);
12176       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12177                        DAG.getIntPtrConstant(0, DL));
12178       return DAG.getNode(ISD::BITCAST, DL, VT, In);
12179     }
12180
12181     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
12182                                DAG.getIntPtrConstant(0, DL));
12183
12184     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
12185                                DAG.getIntPtrConstant(4, DL));
12186
12187     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, OpLo);
12188     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, OpHi);
12189
12190     // The PSHUFB mask:
12191     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
12192                                    -1, -1, -1, -1, -1, -1, -1, -1};
12193
12194     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
12195     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
12196     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
12197
12198     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpLo);
12199     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpHi);
12200
12201     // The MOVLHPS Mask:
12202     static const int ShufMask2[] = {0, 1, 4, 5};
12203     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
12204     return DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, res);
12205   }
12206
12207   // Handle truncation of V256 to V128 using shuffles.
12208   if (!VT.is128BitVector() || !InVT.is256BitVector())
12209     return SDValue();
12210
12211   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
12212
12213   unsigned NumElems = VT.getVectorNumElements();
12214   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
12215
12216   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
12217   // Prepare truncation shuffle mask
12218   for (unsigned i = 0; i != NumElems; ++i)
12219     MaskVec[i] = i * 2;
12220   SDValue V = DAG.getVectorShuffle(NVT, DL,
12221                                    DAG.getNode(ISD::BITCAST, DL, NVT, In),
12222                                    DAG.getUNDEF(NVT), &MaskVec[0]);
12223   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
12224                      DAG.getIntPtrConstant(0, DL));
12225 }
12226
12227 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
12228                                            SelectionDAG &DAG) const {
12229   assert(!Op.getSimpleValueType().isVector());
12230
12231   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
12232     /*IsSigned=*/ true, /*IsReplace=*/ false);
12233   SDValue FIST = Vals.first, StackSlot = Vals.second;
12234   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
12235   if (!FIST.getNode()) return Op;
12236
12237   if (StackSlot.getNode())
12238     // Load the result.
12239     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
12240                        FIST, StackSlot, MachinePointerInfo(),
12241                        false, false, false, 0);
12242
12243   // The node is the result.
12244   return FIST;
12245 }
12246
12247 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
12248                                            SelectionDAG &DAG) const {
12249   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
12250     /*IsSigned=*/ false, /*IsReplace=*/ false);
12251   SDValue FIST = Vals.first, StackSlot = Vals.second;
12252   assert(FIST.getNode() && "Unexpected failure");
12253
12254   if (StackSlot.getNode())
12255     // Load the result.
12256     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
12257                        FIST, StackSlot, MachinePointerInfo(),
12258                        false, false, false, 0);
12259
12260   // The node is the result.
12261   return FIST;
12262 }
12263
12264 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
12265   SDLoc DL(Op);
12266   MVT VT = Op.getSimpleValueType();
12267   SDValue In = Op.getOperand(0);
12268   MVT SVT = In.getSimpleValueType();
12269
12270   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
12271
12272   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
12273                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
12274                                  In, DAG.getUNDEF(SVT)));
12275 }
12276
12277 /// The only differences between FABS and FNEG are the mask and the logic op.
12278 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
12279 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
12280   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
12281          "Wrong opcode for lowering FABS or FNEG.");
12282
12283   bool IsFABS = (Op.getOpcode() == ISD::FABS);
12284
12285   // If this is a FABS and it has an FNEG user, bail out to fold the combination
12286   // into an FNABS. We'll lower the FABS after that if it is still in use.
12287   if (IsFABS)
12288     for (SDNode *User : Op->uses())
12289       if (User->getOpcode() == ISD::FNEG)
12290         return Op;
12291
12292   SDValue Op0 = Op.getOperand(0);
12293   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
12294
12295   SDLoc dl(Op);
12296   MVT VT = Op.getSimpleValueType();
12297   // Assume scalar op for initialization; update for vector if needed.
12298   // Note that there are no scalar bitwise logical SSE/AVX instructions, so we
12299   // generate a 16-byte vector constant and logic op even for the scalar case.
12300   // Using a 16-byte mask allows folding the load of the mask with
12301   // the logic op, so it can save (~4 bytes) on code size.
12302   MVT EltVT = VT;
12303   unsigned NumElts = VT == MVT::f64 ? 2 : 4;
12304   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
12305   // decide if we should generate a 16-byte constant mask when we only need 4 or
12306   // 8 bytes for the scalar case.
12307   if (VT.isVector()) {
12308     EltVT = VT.getVectorElementType();
12309     NumElts = VT.getVectorNumElements();
12310   }
12311
12312   unsigned EltBits = EltVT.getSizeInBits();
12313   LLVMContext *Context = DAG.getContext();
12314   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
12315   APInt MaskElt =
12316     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
12317   Constant *C = ConstantInt::get(*Context, MaskElt);
12318   C = ConstantVector::getSplat(NumElts, C);
12319   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12320   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy());
12321   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
12322   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
12323                              MachinePointerInfo::getConstantPool(),
12324                              false, false, false, Alignment);
12325
12326   if (VT.isVector()) {
12327     // For a vector, cast operands to a vector type, perform the logic op,
12328     // and cast the result back to the original value type.
12329     MVT VecVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
12330     SDValue MaskCasted = DAG.getNode(ISD::BITCAST, dl, VecVT, Mask);
12331     SDValue Operand = IsFNABS ?
12332       DAG.getNode(ISD::BITCAST, dl, VecVT, Op0.getOperand(0)) :
12333       DAG.getNode(ISD::BITCAST, dl, VecVT, Op0);
12334     unsigned BitOp = IsFABS ? ISD::AND : IsFNABS ? ISD::OR : ISD::XOR;
12335     return DAG.getNode(ISD::BITCAST, dl, VT,
12336                        DAG.getNode(BitOp, dl, VecVT, Operand, MaskCasted));
12337   }
12338
12339   // If not vector, then scalar.
12340   unsigned BitOp = IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
12341   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
12342   return DAG.getNode(BitOp, dl, VT, Operand, Mask);
12343 }
12344
12345 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
12346   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12347   LLVMContext *Context = DAG.getContext();
12348   SDValue Op0 = Op.getOperand(0);
12349   SDValue Op1 = Op.getOperand(1);
12350   SDLoc dl(Op);
12351   MVT VT = Op.getSimpleValueType();
12352   MVT SrcVT = Op1.getSimpleValueType();
12353
12354   // If second operand is smaller, extend it first.
12355   if (SrcVT.bitsLT(VT)) {
12356     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
12357     SrcVT = VT;
12358   }
12359   // And if it is bigger, shrink it first.
12360   if (SrcVT.bitsGT(VT)) {
12361     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
12362     SrcVT = VT;
12363   }
12364
12365   // At this point the operands and the result should have the same
12366   // type, and that won't be f80 since that is not custom lowered.
12367
12368   const fltSemantics &Sem =
12369       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
12370   const unsigned SizeInBits = VT.getSizeInBits();
12371
12372   SmallVector<Constant *, 4> CV(
12373       VT == MVT::f64 ? 2 : 4,
12374       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
12375
12376   // First, clear all bits but the sign bit from the second operand (sign).
12377   CV[0] = ConstantFP::get(*Context,
12378                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
12379   Constant *C = ConstantVector::get(CV);
12380   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
12381   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
12382                               MachinePointerInfo::getConstantPool(),
12383                               false, false, false, 16);
12384   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
12385
12386   // Next, clear the sign bit from the first operand (magnitude).
12387   // If it's a constant, we can clear it here.
12388   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
12389     APFloat APF = Op0CN->getValueAPF();
12390     // If the magnitude is a positive zero, the sign bit alone is enough.
12391     if (APF.isPosZero())
12392       return SignBit;
12393     APF.clearSign();
12394     CV[0] = ConstantFP::get(*Context, APF);
12395   } else {
12396     CV[0] = ConstantFP::get(
12397         *Context,
12398         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
12399   }
12400   C = ConstantVector::get(CV);
12401   CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
12402   SDValue Val = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
12403                             MachinePointerInfo::getConstantPool(),
12404                             false, false, false, 16);
12405   // If the magnitude operand wasn't a constant, we need to AND out the sign.
12406   if (!isa<ConstantFPSDNode>(Op0))
12407     Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Val);
12408
12409   // OR the magnitude value with the sign bit.
12410   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
12411 }
12412
12413 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
12414   SDValue N0 = Op.getOperand(0);
12415   SDLoc dl(Op);
12416   MVT VT = Op.getSimpleValueType();
12417
12418   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
12419   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
12420                                   DAG.getConstant(1, dl, VT));
12421   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
12422 }
12423
12424 // Check whether an OR'd tree is PTEST-able.
12425 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
12426                                       SelectionDAG &DAG) {
12427   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
12428
12429   if (!Subtarget->hasSSE41())
12430     return SDValue();
12431
12432   if (!Op->hasOneUse())
12433     return SDValue();
12434
12435   SDNode *N = Op.getNode();
12436   SDLoc DL(N);
12437
12438   SmallVector<SDValue, 8> Opnds;
12439   DenseMap<SDValue, unsigned> VecInMap;
12440   SmallVector<SDValue, 8> VecIns;
12441   EVT VT = MVT::Other;
12442
12443   // Recognize a special case where a vector is casted into wide integer to
12444   // test all 0s.
12445   Opnds.push_back(N->getOperand(0));
12446   Opnds.push_back(N->getOperand(1));
12447
12448   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
12449     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
12450     // BFS traverse all OR'd operands.
12451     if (I->getOpcode() == ISD::OR) {
12452       Opnds.push_back(I->getOperand(0));
12453       Opnds.push_back(I->getOperand(1));
12454       // Re-evaluate the number of nodes to be traversed.
12455       e += 2; // 2 more nodes (LHS and RHS) are pushed.
12456       continue;
12457     }
12458
12459     // Quit if a non-EXTRACT_VECTOR_ELT
12460     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
12461       return SDValue();
12462
12463     // Quit if without a constant index.
12464     SDValue Idx = I->getOperand(1);
12465     if (!isa<ConstantSDNode>(Idx))
12466       return SDValue();
12467
12468     SDValue ExtractedFromVec = I->getOperand(0);
12469     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
12470     if (M == VecInMap.end()) {
12471       VT = ExtractedFromVec.getValueType();
12472       // Quit if not 128/256-bit vector.
12473       if (!VT.is128BitVector() && !VT.is256BitVector())
12474         return SDValue();
12475       // Quit if not the same type.
12476       if (VecInMap.begin() != VecInMap.end() &&
12477           VT != VecInMap.begin()->first.getValueType())
12478         return SDValue();
12479       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
12480       VecIns.push_back(ExtractedFromVec);
12481     }
12482     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
12483   }
12484
12485   assert((VT.is128BitVector() || VT.is256BitVector()) &&
12486          "Not extracted from 128-/256-bit vector.");
12487
12488   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
12489
12490   for (DenseMap<SDValue, unsigned>::const_iterator
12491         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
12492     // Quit if not all elements are used.
12493     if (I->second != FullMask)
12494       return SDValue();
12495   }
12496
12497   EVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
12498
12499   // Cast all vectors into TestVT for PTEST.
12500   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
12501     VecIns[i] = DAG.getNode(ISD::BITCAST, DL, TestVT, VecIns[i]);
12502
12503   // If more than one full vectors are evaluated, OR them first before PTEST.
12504   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
12505     // Each iteration will OR 2 nodes and append the result until there is only
12506     // 1 node left, i.e. the final OR'd value of all vectors.
12507     SDValue LHS = VecIns[Slot];
12508     SDValue RHS = VecIns[Slot + 1];
12509     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
12510   }
12511
12512   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
12513                      VecIns.back(), VecIns.back());
12514 }
12515
12516 /// \brief return true if \c Op has a use that doesn't just read flags.
12517 static bool hasNonFlagsUse(SDValue Op) {
12518   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
12519        ++UI) {
12520     SDNode *User = *UI;
12521     unsigned UOpNo = UI.getOperandNo();
12522     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
12523       // Look pass truncate.
12524       UOpNo = User->use_begin().getOperandNo();
12525       User = *User->use_begin();
12526     }
12527
12528     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
12529         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
12530       return true;
12531   }
12532   return false;
12533 }
12534
12535 /// Emit nodes that will be selected as "test Op0,Op0", or something
12536 /// equivalent.
12537 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
12538                                     SelectionDAG &DAG) const {
12539   if (Op.getValueType() == MVT::i1) {
12540     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
12541     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
12542                        DAG.getConstant(0, dl, MVT::i8));
12543   }
12544   // CF and OF aren't always set the way we want. Determine which
12545   // of these we need.
12546   bool NeedCF = false;
12547   bool NeedOF = false;
12548   switch (X86CC) {
12549   default: break;
12550   case X86::COND_A: case X86::COND_AE:
12551   case X86::COND_B: case X86::COND_BE:
12552     NeedCF = true;
12553     break;
12554   case X86::COND_G: case X86::COND_GE:
12555   case X86::COND_L: case X86::COND_LE:
12556   case X86::COND_O: case X86::COND_NO: {
12557     // Check if we really need to set the
12558     // Overflow flag. If NoSignedWrap is present
12559     // that is not actually needed.
12560     switch (Op->getOpcode()) {
12561     case ISD::ADD:
12562     case ISD::SUB:
12563     case ISD::MUL:
12564     case ISD::SHL: {
12565       const BinaryWithFlagsSDNode *BinNode =
12566           cast<BinaryWithFlagsSDNode>(Op.getNode());
12567       if (BinNode->Flags.hasNoSignedWrap())
12568         break;
12569     }
12570     default:
12571       NeedOF = true;
12572       break;
12573     }
12574     break;
12575   }
12576   }
12577   // See if we can use the EFLAGS value from the operand instead of
12578   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
12579   // we prove that the arithmetic won't overflow, we can't use OF or CF.
12580   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
12581     // Emit a CMP with 0, which is the TEST pattern.
12582     //if (Op.getValueType() == MVT::i1)
12583     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
12584     //                     DAG.getConstant(0, MVT::i1));
12585     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12586                        DAG.getConstant(0, dl, Op.getValueType()));
12587   }
12588   unsigned Opcode = 0;
12589   unsigned NumOperands = 0;
12590
12591   // Truncate operations may prevent the merge of the SETCC instruction
12592   // and the arithmetic instruction before it. Attempt to truncate the operands
12593   // of the arithmetic instruction and use a reduced bit-width instruction.
12594   bool NeedTruncation = false;
12595   SDValue ArithOp = Op;
12596   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
12597     SDValue Arith = Op->getOperand(0);
12598     // Both the trunc and the arithmetic op need to have one user each.
12599     if (Arith->hasOneUse())
12600       switch (Arith.getOpcode()) {
12601         default: break;
12602         case ISD::ADD:
12603         case ISD::SUB:
12604         case ISD::AND:
12605         case ISD::OR:
12606         case ISD::XOR: {
12607           NeedTruncation = true;
12608           ArithOp = Arith;
12609         }
12610       }
12611   }
12612
12613   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
12614   // which may be the result of a CAST.  We use the variable 'Op', which is the
12615   // non-casted variable when we check for possible users.
12616   switch (ArithOp.getOpcode()) {
12617   case ISD::ADD:
12618     // Due to an isel shortcoming, be conservative if this add is likely to be
12619     // selected as part of a load-modify-store instruction. When the root node
12620     // in a match is a store, isel doesn't know how to remap non-chain non-flag
12621     // uses of other nodes in the match, such as the ADD in this case. This
12622     // leads to the ADD being left around and reselected, with the result being
12623     // two adds in the output.  Alas, even if none our users are stores, that
12624     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
12625     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
12626     // climbing the DAG back to the root, and it doesn't seem to be worth the
12627     // effort.
12628     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12629          UE = Op.getNode()->use_end(); UI != UE; ++UI)
12630       if (UI->getOpcode() != ISD::CopyToReg &&
12631           UI->getOpcode() != ISD::SETCC &&
12632           UI->getOpcode() != ISD::STORE)
12633         goto default_case;
12634
12635     if (ConstantSDNode *C =
12636         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
12637       // An add of one will be selected as an INC.
12638       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
12639         Opcode = X86ISD::INC;
12640         NumOperands = 1;
12641         break;
12642       }
12643
12644       // An add of negative one (subtract of one) will be selected as a DEC.
12645       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
12646         Opcode = X86ISD::DEC;
12647         NumOperands = 1;
12648         break;
12649       }
12650     }
12651
12652     // Otherwise use a regular EFLAGS-setting add.
12653     Opcode = X86ISD::ADD;
12654     NumOperands = 2;
12655     break;
12656   case ISD::SHL:
12657   case ISD::SRL:
12658     // If we have a constant logical shift that's only used in a comparison
12659     // against zero turn it into an equivalent AND. This allows turning it into
12660     // a TEST instruction later.
12661     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
12662         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
12663       EVT VT = Op.getValueType();
12664       unsigned BitWidth = VT.getSizeInBits();
12665       unsigned ShAmt = Op->getConstantOperandVal(1);
12666       if (ShAmt >= BitWidth) // Avoid undefined shifts.
12667         break;
12668       APInt Mask = ArithOp.getOpcode() == ISD::SRL
12669                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
12670                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
12671       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
12672         break;
12673       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
12674                                 DAG.getConstant(Mask, dl, VT));
12675       DAG.ReplaceAllUsesWith(Op, New);
12676       Op = New;
12677     }
12678     break;
12679
12680   case ISD::AND:
12681     // If the primary and result isn't used, don't bother using X86ISD::AND,
12682     // because a TEST instruction will be better.
12683     if (!hasNonFlagsUse(Op))
12684       break;
12685     // FALL THROUGH
12686   case ISD::SUB:
12687   case ISD::OR:
12688   case ISD::XOR:
12689     // Due to the ISEL shortcoming noted above, be conservative if this op is
12690     // likely to be selected as part of a load-modify-store instruction.
12691     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12692            UE = Op.getNode()->use_end(); UI != UE; ++UI)
12693       if (UI->getOpcode() == ISD::STORE)
12694         goto default_case;
12695
12696     // Otherwise use a regular EFLAGS-setting instruction.
12697     switch (ArithOp.getOpcode()) {
12698     default: llvm_unreachable("unexpected operator!");
12699     case ISD::SUB: Opcode = X86ISD::SUB; break;
12700     case ISD::XOR: Opcode = X86ISD::XOR; break;
12701     case ISD::AND: Opcode = X86ISD::AND; break;
12702     case ISD::OR: {
12703       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
12704         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
12705         if (EFLAGS.getNode())
12706           return EFLAGS;
12707       }
12708       Opcode = X86ISD::OR;
12709       break;
12710     }
12711     }
12712
12713     NumOperands = 2;
12714     break;
12715   case X86ISD::ADD:
12716   case X86ISD::SUB:
12717   case X86ISD::INC:
12718   case X86ISD::DEC:
12719   case X86ISD::OR:
12720   case X86ISD::XOR:
12721   case X86ISD::AND:
12722     return SDValue(Op.getNode(), 1);
12723   default:
12724   default_case:
12725     break;
12726   }
12727
12728   // If we found that truncation is beneficial, perform the truncation and
12729   // update 'Op'.
12730   if (NeedTruncation) {
12731     EVT VT = Op.getValueType();
12732     SDValue WideVal = Op->getOperand(0);
12733     EVT WideVT = WideVal.getValueType();
12734     unsigned ConvertedOp = 0;
12735     // Use a target machine opcode to prevent further DAGCombine
12736     // optimizations that may separate the arithmetic operations
12737     // from the setcc node.
12738     switch (WideVal.getOpcode()) {
12739       default: break;
12740       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
12741       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
12742       case ISD::AND: ConvertedOp = X86ISD::AND; break;
12743       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
12744       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
12745     }
12746
12747     if (ConvertedOp) {
12748       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12749       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
12750         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
12751         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
12752         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
12753       }
12754     }
12755   }
12756
12757   if (Opcode == 0)
12758     // Emit a CMP with 0, which is the TEST pattern.
12759     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12760                        DAG.getConstant(0, dl, Op.getValueType()));
12761
12762   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
12763   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
12764
12765   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
12766   DAG.ReplaceAllUsesWith(Op, New);
12767   return SDValue(New.getNode(), 1);
12768 }
12769
12770 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
12771 /// equivalent.
12772 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
12773                                    SDLoc dl, SelectionDAG &DAG) const {
12774   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
12775     if (C->getAPIntValue() == 0)
12776       return EmitTest(Op0, X86CC, dl, DAG);
12777
12778      if (Op0.getValueType() == MVT::i1)
12779        llvm_unreachable("Unexpected comparison operation for MVT::i1 operands");
12780   }
12781
12782   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
12783        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
12784     // Do the comparison at i32 if it's smaller, besides the Atom case.
12785     // This avoids subregister aliasing issues. Keep the smaller reference
12786     // if we're optimizing for size, however, as that'll allow better folding
12787     // of memory operations.
12788     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
12789         !DAG.getMachineFunction().getFunction()->hasFnAttribute(
12790             Attribute::MinSize) &&
12791         !Subtarget->isAtom()) {
12792       unsigned ExtendOp =
12793           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
12794       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
12795       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
12796     }
12797     // Use SUB instead of CMP to enable CSE between SUB and CMP.
12798     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
12799     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
12800                               Op0, Op1);
12801     return SDValue(Sub.getNode(), 1);
12802   }
12803   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
12804 }
12805
12806 /// Convert a comparison if required by the subtarget.
12807 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
12808                                                  SelectionDAG &DAG) const {
12809   // If the subtarget does not support the FUCOMI instruction, floating-point
12810   // comparisons have to be converted.
12811   if (Subtarget->hasCMov() ||
12812       Cmp.getOpcode() != X86ISD::CMP ||
12813       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
12814       !Cmp.getOperand(1).getValueType().isFloatingPoint())
12815     return Cmp;
12816
12817   // The instruction selector will select an FUCOM instruction instead of
12818   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
12819   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
12820   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
12821   SDLoc dl(Cmp);
12822   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
12823   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
12824   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
12825                             DAG.getConstant(8, dl, MVT::i8));
12826   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
12827   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
12828 }
12829
12830 /// The minimum architected relative accuracy is 2^-12. We need one
12831 /// Newton-Raphson step to have a good float result (24 bits of precision).
12832 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
12833                                             DAGCombinerInfo &DCI,
12834                                             unsigned &RefinementSteps,
12835                                             bool &UseOneConstNR) const {
12836   // FIXME: We should use instruction latency models to calculate the cost of
12837   // each potential sequence, but this is very hard to do reliably because
12838   // at least Intel's Core* chips have variable timing based on the number of
12839   // significant digits in the divisor and/or sqrt operand.
12840   if (!Subtarget->useSqrtEst())
12841     return SDValue();
12842
12843   EVT VT = Op.getValueType();
12844
12845   // SSE1 has rsqrtss and rsqrtps.
12846   // TODO: Add support for AVX512 (v16f32).
12847   // It is likely not profitable to do this for f64 because a double-precision
12848   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
12849   // instructions: convert to single, rsqrtss, convert back to double, refine
12850   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
12851   // along with FMA, this could be a throughput win.
12852   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
12853       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
12854     RefinementSteps = 1;
12855     UseOneConstNR = false;
12856     return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
12857   }
12858   return SDValue();
12859 }
12860
12861 /// The minimum architected relative accuracy is 2^-12. We need one
12862 /// Newton-Raphson step to have a good float result (24 bits of precision).
12863 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
12864                                             DAGCombinerInfo &DCI,
12865                                             unsigned &RefinementSteps) const {
12866   // FIXME: We should use instruction latency models to calculate the cost of
12867   // each potential sequence, but this is very hard to do reliably because
12868   // at least Intel's Core* chips have variable timing based on the number of
12869   // significant digits in the divisor.
12870   if (!Subtarget->useReciprocalEst())
12871     return SDValue();
12872
12873   EVT VT = Op.getValueType();
12874
12875   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
12876   // TODO: Add support for AVX512 (v16f32).
12877   // It is likely not profitable to do this for f64 because a double-precision
12878   // reciprocal estimate with refinement on x86 prior to FMA requires
12879   // 15 instructions: convert to single, rcpss, convert back to double, refine
12880   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
12881   // along with FMA, this could be a throughput win.
12882   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
12883       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
12884     RefinementSteps = ReciprocalEstimateRefinementSteps;
12885     return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
12886   }
12887   return SDValue();
12888 }
12889
12890 /// If we have at least two divisions that use the same divisor, convert to
12891 /// multplication by a reciprocal. This may need to be adjusted for a given
12892 /// CPU if a division's cost is not at least twice the cost of a multiplication.
12893 /// This is because we still need one division to calculate the reciprocal and
12894 /// then we need two multiplies by that reciprocal as replacements for the
12895 /// original divisions.
12896 bool X86TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
12897   return NumUsers > 1;
12898 }
12899
12900 static bool isAllOnes(SDValue V) {
12901   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
12902   return C && C->isAllOnesValue();
12903 }
12904
12905 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
12906 /// if it's possible.
12907 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
12908                                      SDLoc dl, SelectionDAG &DAG) const {
12909   SDValue Op0 = And.getOperand(0);
12910   SDValue Op1 = And.getOperand(1);
12911   if (Op0.getOpcode() == ISD::TRUNCATE)
12912     Op0 = Op0.getOperand(0);
12913   if (Op1.getOpcode() == ISD::TRUNCATE)
12914     Op1 = Op1.getOperand(0);
12915
12916   SDValue LHS, RHS;
12917   if (Op1.getOpcode() == ISD::SHL)
12918     std::swap(Op0, Op1);
12919   if (Op0.getOpcode() == ISD::SHL) {
12920     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
12921       if (And00C->getZExtValue() == 1) {
12922         // If we looked past a truncate, check that it's only truncating away
12923         // known zeros.
12924         unsigned BitWidth = Op0.getValueSizeInBits();
12925         unsigned AndBitWidth = And.getValueSizeInBits();
12926         if (BitWidth > AndBitWidth) {
12927           APInt Zeros, Ones;
12928           DAG.computeKnownBits(Op0, Zeros, Ones);
12929           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
12930             return SDValue();
12931         }
12932         LHS = Op1;
12933         RHS = Op0.getOperand(1);
12934       }
12935   } else if (Op1.getOpcode() == ISD::Constant) {
12936     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
12937     uint64_t AndRHSVal = AndRHS->getZExtValue();
12938     SDValue AndLHS = Op0;
12939
12940     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
12941       LHS = AndLHS.getOperand(0);
12942       RHS = AndLHS.getOperand(1);
12943     }
12944
12945     // Use BT if the immediate can't be encoded in a TEST instruction.
12946     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
12947       LHS = AndLHS;
12948       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
12949     }
12950   }
12951
12952   if (LHS.getNode()) {
12953     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
12954     // instruction.  Since the shift amount is in-range-or-undefined, we know
12955     // that doing a bittest on the i32 value is ok.  We extend to i32 because
12956     // the encoding for the i16 version is larger than the i32 version.
12957     // Also promote i16 to i32 for performance / code size reason.
12958     if (LHS.getValueType() == MVT::i8 ||
12959         LHS.getValueType() == MVT::i16)
12960       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
12961
12962     // If the operand types disagree, extend the shift amount to match.  Since
12963     // BT ignores high bits (like shifts) we can use anyextend.
12964     if (LHS.getValueType() != RHS.getValueType())
12965       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
12966
12967     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
12968     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
12969     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
12970                        DAG.getConstant(Cond, dl, MVT::i8), BT);
12971   }
12972
12973   return SDValue();
12974 }
12975
12976 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
12977 /// mask CMPs.
12978 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
12979                               SDValue &Op1) {
12980   unsigned SSECC;
12981   bool Swap = false;
12982
12983   // SSE Condition code mapping:
12984   //  0 - EQ
12985   //  1 - LT
12986   //  2 - LE
12987   //  3 - UNORD
12988   //  4 - NEQ
12989   //  5 - NLT
12990   //  6 - NLE
12991   //  7 - ORD
12992   switch (SetCCOpcode) {
12993   default: llvm_unreachable("Unexpected SETCC condition");
12994   case ISD::SETOEQ:
12995   case ISD::SETEQ:  SSECC = 0; break;
12996   case ISD::SETOGT:
12997   case ISD::SETGT:  Swap = true; // Fallthrough
12998   case ISD::SETLT:
12999   case ISD::SETOLT: SSECC = 1; break;
13000   case ISD::SETOGE:
13001   case ISD::SETGE:  Swap = true; // Fallthrough
13002   case ISD::SETLE:
13003   case ISD::SETOLE: SSECC = 2; break;
13004   case ISD::SETUO:  SSECC = 3; break;
13005   case ISD::SETUNE:
13006   case ISD::SETNE:  SSECC = 4; break;
13007   case ISD::SETULE: Swap = true; // Fallthrough
13008   case ISD::SETUGE: SSECC = 5; break;
13009   case ISD::SETULT: Swap = true; // Fallthrough
13010   case ISD::SETUGT: SSECC = 6; break;
13011   case ISD::SETO:   SSECC = 7; break;
13012   case ISD::SETUEQ:
13013   case ISD::SETONE: SSECC = 8; break;
13014   }
13015   if (Swap)
13016     std::swap(Op0, Op1);
13017
13018   return SSECC;
13019 }
13020
13021 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
13022 // ones, and then concatenate the result back.
13023 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
13024   MVT VT = Op.getSimpleValueType();
13025
13026   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
13027          "Unsupported value type for operation");
13028
13029   unsigned NumElems = VT.getVectorNumElements();
13030   SDLoc dl(Op);
13031   SDValue CC = Op.getOperand(2);
13032
13033   // Extract the LHS vectors
13034   SDValue LHS = Op.getOperand(0);
13035   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
13036   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
13037
13038   // Extract the RHS vectors
13039   SDValue RHS = Op.getOperand(1);
13040   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
13041   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
13042
13043   // Issue the operation on the smaller types and concatenate the result back
13044   MVT EltVT = VT.getVectorElementType();
13045   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
13046   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
13047                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
13048                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
13049 }
13050
13051 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
13052   SDValue Op0 = Op.getOperand(0);
13053   SDValue Op1 = Op.getOperand(1);
13054   SDValue CC = Op.getOperand(2);
13055   MVT VT = Op.getSimpleValueType();
13056   SDLoc dl(Op);
13057
13058   assert(Op0.getValueType().getVectorElementType() == MVT::i1 &&
13059          "Unexpected type for boolean compare operation");
13060   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13061   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
13062                                DAG.getConstant(-1, dl, VT));
13063   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
13064                                DAG.getConstant(-1, dl, VT));
13065   switch (SetCCOpcode) {
13066   default: llvm_unreachable("Unexpected SETCC condition");
13067   case ISD::SETNE:
13068     // (x != y) -> ~(x ^ y)
13069     return DAG.getNode(ISD::XOR, dl, VT,
13070                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
13071                        DAG.getConstant(-1, dl, VT));
13072   case ISD::SETEQ:
13073     // (x == y) -> (x ^ y)
13074     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
13075   case ISD::SETUGT:
13076   case ISD::SETGT:
13077     // (x > y) -> (x & ~y)
13078     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
13079   case ISD::SETULT:
13080   case ISD::SETLT:
13081     // (x < y) -> (~x & y)
13082     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
13083   case ISD::SETULE:
13084   case ISD::SETLE:
13085     // (x <= y) -> (~x | y)
13086     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
13087   case ISD::SETUGE:
13088   case ISD::SETGE:
13089     // (x >=y) -> (x | ~y)
13090     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
13091   }
13092 }
13093
13094 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
13095                                      const X86Subtarget *Subtarget) {
13096   SDValue Op0 = Op.getOperand(0);
13097   SDValue Op1 = Op.getOperand(1);
13098   SDValue CC = Op.getOperand(2);
13099   MVT VT = Op.getSimpleValueType();
13100   SDLoc dl(Op);
13101
13102   assert(Op0.getValueType().getVectorElementType().getSizeInBits() >= 8 &&
13103          Op.getValueType().getScalarType() == MVT::i1 &&
13104          "Cannot set masked compare for this operation");
13105
13106   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13107   unsigned  Opc = 0;
13108   bool Unsigned = false;
13109   bool Swap = false;
13110   unsigned SSECC;
13111   switch (SetCCOpcode) {
13112   default: llvm_unreachable("Unexpected SETCC condition");
13113   case ISD::SETNE:  SSECC = 4; break;
13114   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
13115   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
13116   case ISD::SETLT:  Swap = true; //fall-through
13117   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
13118   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
13119   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
13120   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
13121   case ISD::SETULE: Unsigned = true; //fall-through
13122   case ISD::SETLE:  SSECC = 2; break;
13123   }
13124
13125   if (Swap)
13126     std::swap(Op0, Op1);
13127   if (Opc)
13128     return DAG.getNode(Opc, dl, VT, Op0, Op1);
13129   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
13130   return DAG.getNode(Opc, dl, VT, Op0, Op1,
13131                      DAG.getConstant(SSECC, dl, MVT::i8));
13132 }
13133
13134 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
13135 /// operand \p Op1.  If non-trivial (for example because it's not constant)
13136 /// return an empty value.
13137 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
13138 {
13139   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
13140   if (!BV)
13141     return SDValue();
13142
13143   MVT VT = Op1.getSimpleValueType();
13144   MVT EVT = VT.getVectorElementType();
13145   unsigned n = VT.getVectorNumElements();
13146   SmallVector<SDValue, 8> ULTOp1;
13147
13148   for (unsigned i = 0; i < n; ++i) {
13149     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
13150     if (!Elt || Elt->isOpaque() || Elt->getValueType(0) != EVT)
13151       return SDValue();
13152
13153     // Avoid underflow.
13154     APInt Val = Elt->getAPIntValue();
13155     if (Val == 0)
13156       return SDValue();
13157
13158     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
13159   }
13160
13161   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
13162 }
13163
13164 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
13165                            SelectionDAG &DAG) {
13166   SDValue Op0 = Op.getOperand(0);
13167   SDValue Op1 = Op.getOperand(1);
13168   SDValue CC = Op.getOperand(2);
13169   MVT VT = Op.getSimpleValueType();
13170   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13171   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
13172   SDLoc dl(Op);
13173
13174   if (isFP) {
13175 #ifndef NDEBUG
13176     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
13177     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
13178 #endif
13179
13180     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
13181     unsigned Opc = X86ISD::CMPP;
13182     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
13183       assert(VT.getVectorNumElements() <= 16);
13184       Opc = X86ISD::CMPM;
13185     }
13186     // In the two special cases we can't handle, emit two comparisons.
13187     if (SSECC == 8) {
13188       unsigned CC0, CC1;
13189       unsigned CombineOpc;
13190       if (SetCCOpcode == ISD::SETUEQ) {
13191         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
13192       } else {
13193         assert(SetCCOpcode == ISD::SETONE);
13194         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
13195       }
13196
13197       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
13198                                  DAG.getConstant(CC0, dl, MVT::i8));
13199       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
13200                                  DAG.getConstant(CC1, dl, MVT::i8));
13201       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
13202     }
13203     // Handle all other FP comparisons here.
13204     return DAG.getNode(Opc, dl, VT, Op0, Op1,
13205                        DAG.getConstant(SSECC, dl, MVT::i8));
13206   }
13207
13208   // Break 256-bit integer vector compare into smaller ones.
13209   if (VT.is256BitVector() && !Subtarget->hasInt256())
13210     return Lower256IntVSETCC(Op, DAG);
13211
13212   EVT OpVT = Op1.getValueType();
13213   if (OpVT.getVectorElementType() == MVT::i1)
13214     return LowerBoolVSETCC_AVX512(Op, DAG);
13215
13216   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
13217   if (Subtarget->hasAVX512()) {
13218     if (Op1.getValueType().is512BitVector() ||
13219         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
13220         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
13221       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
13222
13223     // In AVX-512 architecture setcc returns mask with i1 elements,
13224     // But there is no compare instruction for i8 and i16 elements in KNL.
13225     // We are not talking about 512-bit operands in this case, these
13226     // types are illegal.
13227     if (MaskResult &&
13228         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
13229          OpVT.getVectorElementType().getSizeInBits() >= 8))
13230       return DAG.getNode(ISD::TRUNCATE, dl, VT,
13231                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
13232   }
13233
13234   // We are handling one of the integer comparisons here.  Since SSE only has
13235   // GT and EQ comparisons for integer, swapping operands and multiple
13236   // operations may be required for some comparisons.
13237   unsigned Opc;
13238   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
13239   bool Subus = false;
13240
13241   switch (SetCCOpcode) {
13242   default: llvm_unreachable("Unexpected SETCC condition");
13243   case ISD::SETNE:  Invert = true;
13244   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
13245   case ISD::SETLT:  Swap = true;
13246   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
13247   case ISD::SETGE:  Swap = true;
13248   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
13249                     Invert = true; break;
13250   case ISD::SETULT: Swap = true;
13251   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
13252                     FlipSigns = true; break;
13253   case ISD::SETUGE: Swap = true;
13254   case ISD::SETULE: Opc = X86ISD::PCMPGT;
13255                     FlipSigns = true; Invert = true; break;
13256   }
13257
13258   // Special case: Use min/max operations for SETULE/SETUGE
13259   MVT VET = VT.getVectorElementType();
13260   bool hasMinMax =
13261        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
13262     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
13263
13264   if (hasMinMax) {
13265     switch (SetCCOpcode) {
13266     default: break;
13267     case ISD::SETULE: Opc = X86ISD::UMIN; MinMax = true; break;
13268     case ISD::SETUGE: Opc = X86ISD::UMAX; MinMax = true; break;
13269     }
13270
13271     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
13272   }
13273
13274   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
13275   if (!MinMax && hasSubus) {
13276     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
13277     // Op0 u<= Op1:
13278     //   t = psubus Op0, Op1
13279     //   pcmpeq t, <0..0>
13280     switch (SetCCOpcode) {
13281     default: break;
13282     case ISD::SETULT: {
13283       // If the comparison is against a constant we can turn this into a
13284       // setule.  With psubus, setule does not require a swap.  This is
13285       // beneficial because the constant in the register is no longer
13286       // destructed as the destination so it can be hoisted out of a loop.
13287       // Only do this pre-AVX since vpcmp* is no longer destructive.
13288       if (Subtarget->hasAVX())
13289         break;
13290       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
13291       if (ULEOp1.getNode()) {
13292         Op1 = ULEOp1;
13293         Subus = true; Invert = false; Swap = false;
13294       }
13295       break;
13296     }
13297     // Psubus is better than flip-sign because it requires no inversion.
13298     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
13299     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
13300     }
13301
13302     if (Subus) {
13303       Opc = X86ISD::SUBUS;
13304       FlipSigns = false;
13305     }
13306   }
13307
13308   if (Swap)
13309     std::swap(Op0, Op1);
13310
13311   // Check that the operation in question is available (most are plain SSE2,
13312   // but PCMPGTQ and PCMPEQQ have different requirements).
13313   if (VT == MVT::v2i64) {
13314     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
13315       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
13316
13317       // First cast everything to the right type.
13318       Op0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op0);
13319       Op1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op1);
13320
13321       // Since SSE has no unsigned integer comparisons, we need to flip the sign
13322       // bits of the inputs before performing those operations. The lower
13323       // compare is always unsigned.
13324       SDValue SB;
13325       if (FlipSigns) {
13326         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
13327       } else {
13328         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
13329         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
13330         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
13331                          Sign, Zero, Sign, Zero);
13332       }
13333       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
13334       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
13335
13336       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
13337       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
13338       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
13339
13340       // Create masks for only the low parts/high parts of the 64 bit integers.
13341       static const int MaskHi[] = { 1, 1, 3, 3 };
13342       static const int MaskLo[] = { 0, 0, 2, 2 };
13343       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
13344       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
13345       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
13346
13347       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
13348       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
13349
13350       if (Invert)
13351         Result = DAG.getNOT(dl, Result, MVT::v4i32);
13352
13353       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
13354     }
13355
13356     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
13357       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
13358       // pcmpeqd + pshufd + pand.
13359       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
13360
13361       // First cast everything to the right type.
13362       Op0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op0);
13363       Op1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op1);
13364
13365       // Do the compare.
13366       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
13367
13368       // Make sure the lower and upper halves are both all-ones.
13369       static const int Mask[] = { 1, 0, 3, 2 };
13370       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
13371       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
13372
13373       if (Invert)
13374         Result = DAG.getNOT(dl, Result, MVT::v4i32);
13375
13376       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
13377     }
13378   }
13379
13380   // Since SSE has no unsigned integer comparisons, we need to flip the sign
13381   // bits of the inputs before performing those operations.
13382   if (FlipSigns) {
13383     EVT EltVT = VT.getVectorElementType();
13384     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
13385                                  VT);
13386     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
13387     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
13388   }
13389
13390   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
13391
13392   // If the logical-not of the result is required, perform that now.
13393   if (Invert)
13394     Result = DAG.getNOT(dl, Result, VT);
13395
13396   if (MinMax)
13397     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
13398
13399   if (Subus)
13400     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
13401                          getZeroVector(VT, Subtarget, DAG, dl));
13402
13403   return Result;
13404 }
13405
13406 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
13407
13408   MVT VT = Op.getSimpleValueType();
13409
13410   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
13411
13412   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
13413          && "SetCC type must be 8-bit or 1-bit integer");
13414   SDValue Op0 = Op.getOperand(0);
13415   SDValue Op1 = Op.getOperand(1);
13416   SDLoc dl(Op);
13417   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
13418
13419   // Optimize to BT if possible.
13420   // Lower (X & (1 << N)) == 0 to BT(X, N).
13421   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
13422   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
13423   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
13424       Op1.getOpcode() == ISD::Constant &&
13425       cast<ConstantSDNode>(Op1)->isNullValue() &&
13426       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13427     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
13428     if (NewSetCC.getNode()) {
13429       if (VT == MVT::i1)
13430         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
13431       return NewSetCC;
13432     }
13433   }
13434
13435   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
13436   // these.
13437   if (Op1.getOpcode() == ISD::Constant &&
13438       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
13439        cast<ConstantSDNode>(Op1)->isNullValue()) &&
13440       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13441
13442     // If the input is a setcc, then reuse the input setcc or use a new one with
13443     // the inverted condition.
13444     if (Op0.getOpcode() == X86ISD::SETCC) {
13445       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
13446       bool Invert = (CC == ISD::SETNE) ^
13447         cast<ConstantSDNode>(Op1)->isNullValue();
13448       if (!Invert)
13449         return Op0;
13450
13451       CCode = X86::GetOppositeBranchCondition(CCode);
13452       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13453                                   DAG.getConstant(CCode, dl, MVT::i8),
13454                                   Op0.getOperand(1));
13455       if (VT == MVT::i1)
13456         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13457       return SetCC;
13458     }
13459   }
13460   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
13461       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
13462       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13463
13464     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
13465     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
13466   }
13467
13468   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
13469   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
13470   if (X86CC == X86::COND_INVALID)
13471     return SDValue();
13472
13473   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
13474   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
13475   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13476                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
13477   if (VT == MVT::i1)
13478     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13479   return SetCC;
13480 }
13481
13482 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
13483 static bool isX86LogicalCmp(SDValue Op) {
13484   unsigned Opc = Op.getNode()->getOpcode();
13485   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
13486       Opc == X86ISD::SAHF)
13487     return true;
13488   if (Op.getResNo() == 1 &&
13489       (Opc == X86ISD::ADD ||
13490        Opc == X86ISD::SUB ||
13491        Opc == X86ISD::ADC ||
13492        Opc == X86ISD::SBB ||
13493        Opc == X86ISD::SMUL ||
13494        Opc == X86ISD::UMUL ||
13495        Opc == X86ISD::INC ||
13496        Opc == X86ISD::DEC ||
13497        Opc == X86ISD::OR ||
13498        Opc == X86ISD::XOR ||
13499        Opc == X86ISD::AND))
13500     return true;
13501
13502   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
13503     return true;
13504
13505   return false;
13506 }
13507
13508 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
13509   if (V.getOpcode() != ISD::TRUNCATE)
13510     return false;
13511
13512   SDValue VOp0 = V.getOperand(0);
13513   unsigned InBits = VOp0.getValueSizeInBits();
13514   unsigned Bits = V.getValueSizeInBits();
13515   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
13516 }
13517
13518 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
13519   bool addTest = true;
13520   SDValue Cond  = Op.getOperand(0);
13521   SDValue Op1 = Op.getOperand(1);
13522   SDValue Op2 = Op.getOperand(2);
13523   SDLoc DL(Op);
13524   EVT VT = Op1.getValueType();
13525   SDValue CC;
13526
13527   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
13528   // are available or VBLENDV if AVX is available.
13529   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
13530   if (Cond.getOpcode() == ISD::SETCC &&
13531       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
13532        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
13533       VT == Cond.getOperand(0).getValueType() && Cond->hasOneUse()) {
13534     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
13535     int SSECC = translateX86FSETCC(
13536         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
13537
13538     if (SSECC != 8) {
13539       if (Subtarget->hasAVX512()) {
13540         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
13541                                   DAG.getConstant(SSECC, DL, MVT::i8));
13542         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
13543       }
13544
13545       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
13546                                 DAG.getConstant(SSECC, DL, MVT::i8));
13547
13548       // If we have AVX, we can use a variable vector select (VBLENDV) instead
13549       // of 3 logic instructions for size savings and potentially speed.
13550       // Unfortunately, there is no scalar form of VBLENDV.
13551
13552       // If either operand is a constant, don't try this. We can expect to
13553       // optimize away at least one of the logic instructions later in that
13554       // case, so that sequence would be faster than a variable blend.
13555
13556       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
13557       // uses XMM0 as the selection register. That may need just as many
13558       // instructions as the AND/ANDN/OR sequence due to register moves, so
13559       // don't bother.
13560
13561       if (Subtarget->hasAVX() &&
13562           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
13563
13564         // Convert to vectors, do a VSELECT, and convert back to scalar.
13565         // All of the conversions should be optimized away.
13566
13567         EVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
13568         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
13569         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
13570         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
13571
13572         EVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
13573         VCmp = DAG.getNode(ISD::BITCAST, DL, VCmpVT, VCmp);
13574
13575         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
13576
13577         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
13578                            VSel, DAG.getIntPtrConstant(0, DL));
13579       }
13580       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
13581       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
13582       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
13583     }
13584   }
13585
13586   if (Cond.getOpcode() == ISD::SETCC) {
13587     SDValue NewCond = LowerSETCC(Cond, DAG);
13588     if (NewCond.getNode())
13589       Cond = NewCond;
13590   }
13591
13592   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
13593   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
13594   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
13595   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
13596   if (Cond.getOpcode() == X86ISD::SETCC &&
13597       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
13598       isZero(Cond.getOperand(1).getOperand(1))) {
13599     SDValue Cmp = Cond.getOperand(1);
13600
13601     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
13602
13603     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
13604         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
13605       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
13606
13607       SDValue CmpOp0 = Cmp.getOperand(0);
13608       // Apply further optimizations for special cases
13609       // (select (x != 0), -1, 0) -> neg & sbb
13610       // (select (x == 0), 0, -1) -> neg & sbb
13611       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
13612         if (YC->isNullValue() &&
13613             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
13614           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
13615           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
13616                                     DAG.getConstant(0, DL,
13617                                                     CmpOp0.getValueType()),
13618                                     CmpOp0);
13619           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13620                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
13621                                     SDValue(Neg.getNode(), 1));
13622           return Res;
13623         }
13624
13625       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
13626                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
13627       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
13628
13629       SDValue Res =   // Res = 0 or -1.
13630         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13631                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
13632
13633       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
13634         Res = DAG.getNOT(DL, Res, Res.getValueType());
13635
13636       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
13637       if (!N2C || !N2C->isNullValue())
13638         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
13639       return Res;
13640     }
13641   }
13642
13643   // Look past (and (setcc_carry (cmp ...)), 1).
13644   if (Cond.getOpcode() == ISD::AND &&
13645       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
13646     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
13647     if (C && C->getAPIntValue() == 1)
13648       Cond = Cond.getOperand(0);
13649   }
13650
13651   // If condition flag is set by a X86ISD::CMP, then use it as the condition
13652   // setting operand in place of the X86ISD::SETCC.
13653   unsigned CondOpcode = Cond.getOpcode();
13654   if (CondOpcode == X86ISD::SETCC ||
13655       CondOpcode == X86ISD::SETCC_CARRY) {
13656     CC = Cond.getOperand(0);
13657
13658     SDValue Cmp = Cond.getOperand(1);
13659     unsigned Opc = Cmp.getOpcode();
13660     MVT VT = Op.getSimpleValueType();
13661
13662     bool IllegalFPCMov = false;
13663     if (VT.isFloatingPoint() && !VT.isVector() &&
13664         !isScalarFPTypeInSSEReg(VT))  // FPStack?
13665       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
13666
13667     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
13668         Opc == X86ISD::BT) { // FIXME
13669       Cond = Cmp;
13670       addTest = false;
13671     }
13672   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
13673              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
13674              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
13675               Cond.getOperand(0).getValueType() != MVT::i8)) {
13676     SDValue LHS = Cond.getOperand(0);
13677     SDValue RHS = Cond.getOperand(1);
13678     unsigned X86Opcode;
13679     unsigned X86Cond;
13680     SDVTList VTs;
13681     switch (CondOpcode) {
13682     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
13683     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
13684     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
13685     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
13686     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
13687     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
13688     default: llvm_unreachable("unexpected overflowing operator");
13689     }
13690     if (CondOpcode == ISD::UMULO)
13691       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
13692                           MVT::i32);
13693     else
13694       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
13695
13696     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
13697
13698     if (CondOpcode == ISD::UMULO)
13699       Cond = X86Op.getValue(2);
13700     else
13701       Cond = X86Op.getValue(1);
13702
13703     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
13704     addTest = false;
13705   }
13706
13707   if (addTest) {
13708     // Look pass the truncate if the high bits are known zero.
13709     if (isTruncWithZeroHighBitsInput(Cond, DAG))
13710         Cond = Cond.getOperand(0);
13711
13712     // We know the result of AND is compared against zero. Try to match
13713     // it to BT.
13714     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
13715       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
13716       if (NewSetCC.getNode()) {
13717         CC = NewSetCC.getOperand(0);
13718         Cond = NewSetCC.getOperand(1);
13719         addTest = false;
13720       }
13721     }
13722   }
13723
13724   if (addTest) {
13725     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
13726     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
13727   }
13728
13729   // a <  b ? -1 :  0 -> RES = ~setcc_carry
13730   // a <  b ?  0 : -1 -> RES = setcc_carry
13731   // a >= b ? -1 :  0 -> RES = setcc_carry
13732   // a >= b ?  0 : -1 -> RES = ~setcc_carry
13733   if (Cond.getOpcode() == X86ISD::SUB) {
13734     Cond = ConvertCmpIfNecessary(Cond, DAG);
13735     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
13736
13737     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
13738         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
13739       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13740                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
13741                                 Cond);
13742       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
13743         return DAG.getNOT(DL, Res, Res.getValueType());
13744       return Res;
13745     }
13746   }
13747
13748   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
13749   // widen the cmov and push the truncate through. This avoids introducing a new
13750   // branch during isel and doesn't add any extensions.
13751   if (Op.getValueType() == MVT::i8 &&
13752       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
13753     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
13754     if (T1.getValueType() == T2.getValueType() &&
13755         // Blacklist CopyFromReg to avoid partial register stalls.
13756         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
13757       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
13758       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
13759       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
13760     }
13761   }
13762
13763   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
13764   // condition is true.
13765   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
13766   SDValue Ops[] = { Op2, Op1, CC, Cond };
13767   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
13768 }
13769
13770 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op, const X86Subtarget *Subtarget,
13771                                        SelectionDAG &DAG) {
13772   MVT VT = Op->getSimpleValueType(0);
13773   SDValue In = Op->getOperand(0);
13774   MVT InVT = In.getSimpleValueType();
13775   MVT VTElt = VT.getVectorElementType();
13776   MVT InVTElt = InVT.getVectorElementType();
13777   SDLoc dl(Op);
13778
13779   // SKX processor
13780   if ((InVTElt == MVT::i1) &&
13781       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
13782         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
13783
13784        ((Subtarget->hasBWI() && VT.is512BitVector() &&
13785         VTElt.getSizeInBits() <= 16)) ||
13786
13787        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
13788         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
13789
13790        ((Subtarget->hasDQI() && VT.is512BitVector() &&
13791         VTElt.getSizeInBits() >= 32))))
13792     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13793
13794   unsigned int NumElts = VT.getVectorNumElements();
13795
13796   if (NumElts != 8 && NumElts != 16)
13797     return SDValue();
13798
13799   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
13800     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
13801       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
13802     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13803   }
13804
13805   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13806   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
13807   SDValue NegOne =
13808    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
13809                    ExtVT);
13810   SDValue Zero =
13811    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
13812
13813   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
13814   if (VT.is512BitVector())
13815     return V;
13816   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
13817 }
13818
13819 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13820                                 SelectionDAG &DAG) {
13821   MVT VT = Op->getSimpleValueType(0);
13822   SDValue In = Op->getOperand(0);
13823   MVT InVT = In.getSimpleValueType();
13824   SDLoc dl(Op);
13825
13826   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
13827     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
13828
13829   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
13830       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
13831       (VT != MVT::v16i16 || InVT != MVT::v16i8))
13832     return SDValue();
13833
13834   if (Subtarget->hasInt256())
13835     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13836
13837   // Optimize vectors in AVX mode
13838   // Sign extend  v8i16 to v8i32 and
13839   //              v4i32 to v4i64
13840   //
13841   // Divide input vector into two parts
13842   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
13843   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
13844   // concat the vectors to original VT
13845
13846   unsigned NumElems = InVT.getVectorNumElements();
13847   SDValue Undef = DAG.getUNDEF(InVT);
13848
13849   SmallVector<int,8> ShufMask1(NumElems, -1);
13850   for (unsigned i = 0; i != NumElems/2; ++i)
13851     ShufMask1[i] = i;
13852
13853   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
13854
13855   SmallVector<int,8> ShufMask2(NumElems, -1);
13856   for (unsigned i = 0; i != NumElems/2; ++i)
13857     ShufMask2[i] = i + NumElems/2;
13858
13859   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
13860
13861   MVT HalfVT = MVT::getVectorVT(VT.getScalarType(),
13862                                 VT.getVectorNumElements()/2);
13863
13864   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
13865   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
13866
13867   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
13868 }
13869
13870 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
13871 // may emit an illegal shuffle but the expansion is still better than scalar
13872 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
13873 // we'll emit a shuffle and a arithmetic shift.
13874 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
13875 // TODO: It is possible to support ZExt by zeroing the undef values during
13876 // the shuffle phase or after the shuffle.
13877 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
13878                                  SelectionDAG &DAG) {
13879   MVT RegVT = Op.getSimpleValueType();
13880   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
13881   assert(RegVT.isInteger() &&
13882          "We only custom lower integer vector sext loads.");
13883
13884   // Nothing useful we can do without SSE2 shuffles.
13885   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
13886
13887   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
13888   SDLoc dl(Ld);
13889   EVT MemVT = Ld->getMemoryVT();
13890   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13891   unsigned RegSz = RegVT.getSizeInBits();
13892
13893   ISD::LoadExtType Ext = Ld->getExtensionType();
13894
13895   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
13896          && "Only anyext and sext are currently implemented.");
13897   assert(MemVT != RegVT && "Cannot extend to the same type");
13898   assert(MemVT.isVector() && "Must load a vector from memory");
13899
13900   unsigned NumElems = RegVT.getVectorNumElements();
13901   unsigned MemSz = MemVT.getSizeInBits();
13902   assert(RegSz > MemSz && "Register size must be greater than the mem size");
13903
13904   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
13905     // The only way in which we have a legal 256-bit vector result but not the
13906     // integer 256-bit operations needed to directly lower a sextload is if we
13907     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
13908     // a 128-bit vector and a normal sign_extend to 256-bits that should get
13909     // correctly legalized. We do this late to allow the canonical form of
13910     // sextload to persist throughout the rest of the DAG combiner -- it wants
13911     // to fold together any extensions it can, and so will fuse a sign_extend
13912     // of an sextload into a sextload targeting a wider value.
13913     SDValue Load;
13914     if (MemSz == 128) {
13915       // Just switch this to a normal load.
13916       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
13917                                        "it must be a legal 128-bit vector "
13918                                        "type!");
13919       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
13920                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
13921                   Ld->isInvariant(), Ld->getAlignment());
13922     } else {
13923       assert(MemSz < 128 &&
13924              "Can't extend a type wider than 128 bits to a 256 bit vector!");
13925       // Do an sext load to a 128-bit vector type. We want to use the same
13926       // number of elements, but elements half as wide. This will end up being
13927       // recursively lowered by this routine, but will succeed as we definitely
13928       // have all the necessary features if we're using AVX1.
13929       EVT HalfEltVT =
13930           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
13931       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
13932       Load =
13933           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
13934                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
13935                          Ld->isNonTemporal(), Ld->isInvariant(),
13936                          Ld->getAlignment());
13937     }
13938
13939     // Replace chain users with the new chain.
13940     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
13941     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
13942
13943     // Finally, do a normal sign-extend to the desired register.
13944     return DAG.getSExtOrTrunc(Load, dl, RegVT);
13945   }
13946
13947   // All sizes must be a power of two.
13948   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
13949          "Non-power-of-two elements are not custom lowered!");
13950
13951   // Attempt to load the original value using scalar loads.
13952   // Find the largest scalar type that divides the total loaded size.
13953   MVT SclrLoadTy = MVT::i8;
13954   for (MVT Tp : MVT::integer_valuetypes()) {
13955     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
13956       SclrLoadTy = Tp;
13957     }
13958   }
13959
13960   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
13961   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
13962       (64 <= MemSz))
13963     SclrLoadTy = MVT::f64;
13964
13965   // Calculate the number of scalar loads that we need to perform
13966   // in order to load our vector from memory.
13967   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
13968
13969   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
13970          "Can only lower sext loads with a single scalar load!");
13971
13972   unsigned loadRegZize = RegSz;
13973   if (Ext == ISD::SEXTLOAD && RegSz == 256)
13974     loadRegZize /= 2;
13975
13976   // Represent our vector as a sequence of elements which are the
13977   // largest scalar that we can load.
13978   EVT LoadUnitVecVT = EVT::getVectorVT(
13979       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
13980
13981   // Represent the data using the same element type that is stored in
13982   // memory. In practice, we ''widen'' MemVT.
13983   EVT WideVecVT =
13984       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
13985                        loadRegZize / MemVT.getScalarType().getSizeInBits());
13986
13987   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
13988          "Invalid vector type");
13989
13990   // We can't shuffle using an illegal type.
13991   assert(TLI.isTypeLegal(WideVecVT) &&
13992          "We only lower types that form legal widened vector types");
13993
13994   SmallVector<SDValue, 8> Chains;
13995   SDValue Ptr = Ld->getBasePtr();
13996   SDValue Increment =
13997       DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl, TLI.getPointerTy());
13998   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
13999
14000   for (unsigned i = 0; i < NumLoads; ++i) {
14001     // Perform a single load.
14002     SDValue ScalarLoad =
14003         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
14004                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
14005                     Ld->getAlignment());
14006     Chains.push_back(ScalarLoad.getValue(1));
14007     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
14008     // another round of DAGCombining.
14009     if (i == 0)
14010       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
14011     else
14012       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
14013                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
14014
14015     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
14016   }
14017
14018   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
14019
14020   // Bitcast the loaded value to a vector of the original element type, in
14021   // the size of the target vector type.
14022   SDValue SlicedVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Res);
14023   unsigned SizeRatio = RegSz / MemSz;
14024
14025   if (Ext == ISD::SEXTLOAD) {
14026     // If we have SSE4.1, we can directly emit a VSEXT node.
14027     if (Subtarget->hasSSE41()) {
14028       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
14029       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14030       return Sext;
14031     }
14032
14033     // Otherwise we'll shuffle the small elements in the high bits of the
14034     // larger type and perform an arithmetic shift. If the shift is not legal
14035     // it's better to scalarize.
14036     assert(TLI.isOperationLegalOrCustom(ISD::SRA, RegVT) &&
14037            "We can't implement a sext load without an arithmetic right shift!");
14038
14039     // Redistribute the loaded elements into the different locations.
14040     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
14041     for (unsigned i = 0; i != NumElems; ++i)
14042       ShuffleVec[i * SizeRatio + SizeRatio - 1] = i;
14043
14044     SDValue Shuff = DAG.getVectorShuffle(
14045         WideVecVT, dl, SlicedVec, DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
14046
14047     Shuff = DAG.getNode(ISD::BITCAST, dl, RegVT, Shuff);
14048
14049     // Build the arithmetic shift.
14050     unsigned Amt = RegVT.getVectorElementType().getSizeInBits() -
14051                    MemVT.getVectorElementType().getSizeInBits();
14052     Shuff =
14053         DAG.getNode(ISD::SRA, dl, RegVT, Shuff,
14054                     DAG.getConstant(Amt, dl, RegVT));
14055
14056     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14057     return Shuff;
14058   }
14059
14060   // Redistribute the loaded elements into the different locations.
14061   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
14062   for (unsigned i = 0; i != NumElems; ++i)
14063     ShuffleVec[i * SizeRatio] = i;
14064
14065   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
14066                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
14067
14068   // Bitcast to the requested type.
14069   Shuff = DAG.getNode(ISD::BITCAST, dl, RegVT, Shuff);
14070   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14071   return Shuff;
14072 }
14073
14074 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
14075 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
14076 // from the AND / OR.
14077 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
14078   Opc = Op.getOpcode();
14079   if (Opc != ISD::OR && Opc != ISD::AND)
14080     return false;
14081   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
14082           Op.getOperand(0).hasOneUse() &&
14083           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
14084           Op.getOperand(1).hasOneUse());
14085 }
14086
14087 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
14088 // 1 and that the SETCC node has a single use.
14089 static bool isXor1OfSetCC(SDValue Op) {
14090   if (Op.getOpcode() != ISD::XOR)
14091     return false;
14092   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
14093   if (N1C && N1C->getAPIntValue() == 1) {
14094     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
14095       Op.getOperand(0).hasOneUse();
14096   }
14097   return false;
14098 }
14099
14100 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
14101   bool addTest = true;
14102   SDValue Chain = Op.getOperand(0);
14103   SDValue Cond  = Op.getOperand(1);
14104   SDValue Dest  = Op.getOperand(2);
14105   SDLoc dl(Op);
14106   SDValue CC;
14107   bool Inverted = false;
14108
14109   if (Cond.getOpcode() == ISD::SETCC) {
14110     // Check for setcc([su]{add,sub,mul}o == 0).
14111     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
14112         isa<ConstantSDNode>(Cond.getOperand(1)) &&
14113         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
14114         Cond.getOperand(0).getResNo() == 1 &&
14115         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
14116          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
14117          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
14118          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
14119          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
14120          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
14121       Inverted = true;
14122       Cond = Cond.getOperand(0);
14123     } else {
14124       SDValue NewCond = LowerSETCC(Cond, DAG);
14125       if (NewCond.getNode())
14126         Cond = NewCond;
14127     }
14128   }
14129 #if 0
14130   // FIXME: LowerXALUO doesn't handle these!!
14131   else if (Cond.getOpcode() == X86ISD::ADD  ||
14132            Cond.getOpcode() == X86ISD::SUB  ||
14133            Cond.getOpcode() == X86ISD::SMUL ||
14134            Cond.getOpcode() == X86ISD::UMUL)
14135     Cond = LowerXALUO(Cond, DAG);
14136 #endif
14137
14138   // Look pass (and (setcc_carry (cmp ...)), 1).
14139   if (Cond.getOpcode() == ISD::AND &&
14140       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14141     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14142     if (C && C->getAPIntValue() == 1)
14143       Cond = Cond.getOperand(0);
14144   }
14145
14146   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14147   // setting operand in place of the X86ISD::SETCC.
14148   unsigned CondOpcode = Cond.getOpcode();
14149   if (CondOpcode == X86ISD::SETCC ||
14150       CondOpcode == X86ISD::SETCC_CARRY) {
14151     CC = Cond.getOperand(0);
14152
14153     SDValue Cmp = Cond.getOperand(1);
14154     unsigned Opc = Cmp.getOpcode();
14155     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
14156     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
14157       Cond = Cmp;
14158       addTest = false;
14159     } else {
14160       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
14161       default: break;
14162       case X86::COND_O:
14163       case X86::COND_B:
14164         // These can only come from an arithmetic instruction with overflow,
14165         // e.g. SADDO, UADDO.
14166         Cond = Cond.getNode()->getOperand(1);
14167         addTest = false;
14168         break;
14169       }
14170     }
14171   }
14172   CondOpcode = Cond.getOpcode();
14173   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14174       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14175       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14176        Cond.getOperand(0).getValueType() != MVT::i8)) {
14177     SDValue LHS = Cond.getOperand(0);
14178     SDValue RHS = Cond.getOperand(1);
14179     unsigned X86Opcode;
14180     unsigned X86Cond;
14181     SDVTList VTs;
14182     // Keep this in sync with LowerXALUO, otherwise we might create redundant
14183     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
14184     // X86ISD::INC).
14185     switch (CondOpcode) {
14186     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14187     case ISD::SADDO:
14188       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
14189         if (C->isOne()) {
14190           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
14191           break;
14192         }
14193       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14194     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14195     case ISD::SSUBO:
14196       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
14197         if (C->isOne()) {
14198           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
14199           break;
14200         }
14201       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14202     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14203     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14204     default: llvm_unreachable("unexpected overflowing operator");
14205     }
14206     if (Inverted)
14207       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
14208     if (CondOpcode == ISD::UMULO)
14209       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14210                           MVT::i32);
14211     else
14212       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14213
14214     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
14215
14216     if (CondOpcode == ISD::UMULO)
14217       Cond = X86Op.getValue(2);
14218     else
14219       Cond = X86Op.getValue(1);
14220
14221     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
14222     addTest = false;
14223   } else {
14224     unsigned CondOpc;
14225     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
14226       SDValue Cmp = Cond.getOperand(0).getOperand(1);
14227       if (CondOpc == ISD::OR) {
14228         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
14229         // two branches instead of an explicit OR instruction with a
14230         // separate test.
14231         if (Cmp == Cond.getOperand(1).getOperand(1) &&
14232             isX86LogicalCmp(Cmp)) {
14233           CC = Cond.getOperand(0).getOperand(0);
14234           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14235                               Chain, Dest, CC, Cmp);
14236           CC = Cond.getOperand(1).getOperand(0);
14237           Cond = Cmp;
14238           addTest = false;
14239         }
14240       } else { // ISD::AND
14241         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
14242         // two branches instead of an explicit AND instruction with a
14243         // separate test. However, we only do this if this block doesn't
14244         // have a fall-through edge, because this requires an explicit
14245         // jmp when the condition is false.
14246         if (Cmp == Cond.getOperand(1).getOperand(1) &&
14247             isX86LogicalCmp(Cmp) &&
14248             Op.getNode()->hasOneUse()) {
14249           X86::CondCode CCode =
14250             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
14251           CCode = X86::GetOppositeBranchCondition(CCode);
14252           CC = DAG.getConstant(CCode, dl, MVT::i8);
14253           SDNode *User = *Op.getNode()->use_begin();
14254           // Look for an unconditional branch following this conditional branch.
14255           // We need this because we need to reverse the successors in order
14256           // to implement FCMP_OEQ.
14257           if (User->getOpcode() == ISD::BR) {
14258             SDValue FalseBB = User->getOperand(1);
14259             SDNode *NewBR =
14260               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14261             assert(NewBR == User);
14262             (void)NewBR;
14263             Dest = FalseBB;
14264
14265             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14266                                 Chain, Dest, CC, Cmp);
14267             X86::CondCode CCode =
14268               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
14269             CCode = X86::GetOppositeBranchCondition(CCode);
14270             CC = DAG.getConstant(CCode, dl, MVT::i8);
14271             Cond = Cmp;
14272             addTest = false;
14273           }
14274         }
14275       }
14276     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
14277       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
14278       // It should be transformed during dag combiner except when the condition
14279       // is set by a arithmetics with overflow node.
14280       X86::CondCode CCode =
14281         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
14282       CCode = X86::GetOppositeBranchCondition(CCode);
14283       CC = DAG.getConstant(CCode, dl, MVT::i8);
14284       Cond = Cond.getOperand(0).getOperand(1);
14285       addTest = false;
14286     } else if (Cond.getOpcode() == ISD::SETCC &&
14287                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
14288       // For FCMP_OEQ, we can emit
14289       // two branches instead of an explicit AND instruction with a
14290       // separate test. However, we only do this if this block doesn't
14291       // have a fall-through edge, because this requires an explicit
14292       // jmp when the condition is false.
14293       if (Op.getNode()->hasOneUse()) {
14294         SDNode *User = *Op.getNode()->use_begin();
14295         // Look for an unconditional branch following this conditional branch.
14296         // We need this because we need to reverse the successors in order
14297         // to implement FCMP_OEQ.
14298         if (User->getOpcode() == ISD::BR) {
14299           SDValue FalseBB = User->getOperand(1);
14300           SDNode *NewBR =
14301             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14302           assert(NewBR == User);
14303           (void)NewBR;
14304           Dest = FalseBB;
14305
14306           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
14307                                     Cond.getOperand(0), Cond.getOperand(1));
14308           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14309           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
14310           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14311                               Chain, Dest, CC, Cmp);
14312           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
14313           Cond = Cmp;
14314           addTest = false;
14315         }
14316       }
14317     } else if (Cond.getOpcode() == ISD::SETCC &&
14318                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
14319       // For FCMP_UNE, we can emit
14320       // two branches instead of an explicit AND instruction with a
14321       // separate test. However, we only do this if this block doesn't
14322       // have a fall-through edge, because this requires an explicit
14323       // jmp when the condition is false.
14324       if (Op.getNode()->hasOneUse()) {
14325         SDNode *User = *Op.getNode()->use_begin();
14326         // Look for an unconditional branch following this conditional branch.
14327         // We need this because we need to reverse the successors in order
14328         // to implement FCMP_UNE.
14329         if (User->getOpcode() == ISD::BR) {
14330           SDValue FalseBB = User->getOperand(1);
14331           SDNode *NewBR =
14332             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14333           assert(NewBR == User);
14334           (void)NewBR;
14335
14336           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
14337                                     Cond.getOperand(0), Cond.getOperand(1));
14338           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14339           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
14340           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14341                               Chain, Dest, CC, Cmp);
14342           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
14343           Cond = Cmp;
14344           addTest = false;
14345           Dest = FalseBB;
14346         }
14347       }
14348     }
14349   }
14350
14351   if (addTest) {
14352     // Look pass the truncate if the high bits are known zero.
14353     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14354         Cond = Cond.getOperand(0);
14355
14356     // We know the result of AND is compared against zero. Try to match
14357     // it to BT.
14358     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14359       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
14360       if (NewSetCC.getNode()) {
14361         CC = NewSetCC.getOperand(0);
14362         Cond = NewSetCC.getOperand(1);
14363         addTest = false;
14364       }
14365     }
14366   }
14367
14368   if (addTest) {
14369     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
14370     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
14371     Cond = EmitTest(Cond, X86Cond, dl, DAG);
14372   }
14373   Cond = ConvertCmpIfNecessary(Cond, DAG);
14374   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14375                      Chain, Dest, CC, Cond);
14376 }
14377
14378 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
14379 // Calls to _alloca are needed to probe the stack when allocating more than 4k
14380 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
14381 // that the guard pages used by the OS virtual memory manager are allocated in
14382 // correct sequence.
14383 SDValue
14384 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
14385                                            SelectionDAG &DAG) const {
14386   MachineFunction &MF = DAG.getMachineFunction();
14387   bool SplitStack = MF.shouldSplitStack();
14388   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
14389                SplitStack;
14390   SDLoc dl(Op);
14391
14392   if (!Lower) {
14393     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14394     SDNode* Node = Op.getNode();
14395
14396     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
14397     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
14398         " not tell us which reg is the stack pointer!");
14399     EVT VT = Node->getValueType(0);
14400     SDValue Tmp1 = SDValue(Node, 0);
14401     SDValue Tmp2 = SDValue(Node, 1);
14402     SDValue Tmp3 = Node->getOperand(2);
14403     SDValue Chain = Tmp1.getOperand(0);
14404
14405     // Chain the dynamic stack allocation so that it doesn't modify the stack
14406     // pointer when other instructions are using the stack.
14407     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true),
14408         SDLoc(Node));
14409
14410     SDValue Size = Tmp2.getOperand(1);
14411     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
14412     Chain = SP.getValue(1);
14413     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
14414     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
14415     unsigned StackAlign = TFI.getStackAlignment();
14416     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
14417     if (Align > StackAlign)
14418       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
14419           DAG.getConstant(-(uint64_t)Align, dl, VT));
14420     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
14421
14422     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
14423         DAG.getIntPtrConstant(0, dl, true), SDValue(),
14424         SDLoc(Node));
14425
14426     SDValue Ops[2] = { Tmp1, Tmp2 };
14427     return DAG.getMergeValues(Ops, dl);
14428   }
14429
14430   // Get the inputs.
14431   SDValue Chain = Op.getOperand(0);
14432   SDValue Size  = Op.getOperand(1);
14433   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
14434   EVT VT = Op.getNode()->getValueType(0);
14435
14436   bool Is64Bit = Subtarget->is64Bit();
14437   EVT SPTy = getPointerTy();
14438
14439   if (SplitStack) {
14440     MachineRegisterInfo &MRI = MF.getRegInfo();
14441
14442     if (Is64Bit) {
14443       // The 64 bit implementation of segmented stacks needs to clobber both r10
14444       // r11. This makes it impossible to use it along with nested parameters.
14445       const Function *F = MF.getFunction();
14446
14447       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
14448            I != E; ++I)
14449         if (I->hasNestAttr())
14450           report_fatal_error("Cannot use segmented stacks with functions that "
14451                              "have nested arguments.");
14452     }
14453
14454     const TargetRegisterClass *AddrRegClass =
14455       getRegClassFor(getPointerTy());
14456     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
14457     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
14458     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
14459                                 DAG.getRegister(Vreg, SPTy));
14460     SDValue Ops1[2] = { Value, Chain };
14461     return DAG.getMergeValues(Ops1, dl);
14462   } else {
14463     SDValue Flag;
14464     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
14465
14466     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
14467     Flag = Chain.getValue(1);
14468     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
14469
14470     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
14471
14472     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
14473     unsigned SPReg = RegInfo->getStackRegister();
14474     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
14475     Chain = SP.getValue(1);
14476
14477     if (Align) {
14478       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
14479                        DAG.getConstant(-(uint64_t)Align, dl, VT));
14480       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
14481     }
14482
14483     SDValue Ops1[2] = { SP, Chain };
14484     return DAG.getMergeValues(Ops1, dl);
14485   }
14486 }
14487
14488 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
14489   MachineFunction &MF = DAG.getMachineFunction();
14490   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
14491
14492   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14493   SDLoc DL(Op);
14494
14495   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
14496     // vastart just stores the address of the VarArgsFrameIndex slot into the
14497     // memory location argument.
14498     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
14499                                    getPointerTy());
14500     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
14501                         MachinePointerInfo(SV), false, false, 0);
14502   }
14503
14504   // __va_list_tag:
14505   //   gp_offset         (0 - 6 * 8)
14506   //   fp_offset         (48 - 48 + 8 * 16)
14507   //   overflow_arg_area (point to parameters coming in memory).
14508   //   reg_save_area
14509   SmallVector<SDValue, 8> MemOps;
14510   SDValue FIN = Op.getOperand(1);
14511   // Store gp_offset
14512   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
14513                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
14514                                                DL, MVT::i32),
14515                                FIN, MachinePointerInfo(SV), false, false, 0);
14516   MemOps.push_back(Store);
14517
14518   // Store fp_offset
14519   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14520                     FIN, DAG.getIntPtrConstant(4, DL));
14521   Store = DAG.getStore(Op.getOperand(0), DL,
14522                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
14523                                        MVT::i32),
14524                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
14525   MemOps.push_back(Store);
14526
14527   // Store ptr to overflow_arg_area
14528   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14529                     FIN, DAG.getIntPtrConstant(4, DL));
14530   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
14531                                     getPointerTy());
14532   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
14533                        MachinePointerInfo(SV, 8),
14534                        false, false, 0);
14535   MemOps.push_back(Store);
14536
14537   // Store ptr to reg_save_area.
14538   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14539                     FIN, DAG.getIntPtrConstant(8, DL));
14540   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
14541                                     getPointerTy());
14542   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
14543                        MachinePointerInfo(SV, 16), false, false, 0);
14544   MemOps.push_back(Store);
14545   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
14546 }
14547
14548 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
14549   assert(Subtarget->is64Bit() &&
14550          "LowerVAARG only handles 64-bit va_arg!");
14551   assert((Subtarget->isTargetLinux() ||
14552           Subtarget->isTargetDarwin()) &&
14553           "Unhandled target in LowerVAARG");
14554   assert(Op.getNode()->getNumOperands() == 4);
14555   SDValue Chain = Op.getOperand(0);
14556   SDValue SrcPtr = Op.getOperand(1);
14557   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14558   unsigned Align = Op.getConstantOperandVal(3);
14559   SDLoc dl(Op);
14560
14561   EVT ArgVT = Op.getNode()->getValueType(0);
14562   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
14563   uint32_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
14564   uint8_t ArgMode;
14565
14566   // Decide which area this value should be read from.
14567   // TODO: Implement the AMD64 ABI in its entirety. This simple
14568   // selection mechanism works only for the basic types.
14569   if (ArgVT == MVT::f80) {
14570     llvm_unreachable("va_arg for f80 not yet implemented");
14571   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
14572     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
14573   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
14574     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
14575   } else {
14576     llvm_unreachable("Unhandled argument type in LowerVAARG");
14577   }
14578
14579   if (ArgMode == 2) {
14580     // Sanity Check: Make sure using fp_offset makes sense.
14581     assert(!DAG.getTarget().Options.UseSoftFloat &&
14582            !(DAG.getMachineFunction().getFunction()->hasFnAttribute(
14583                Attribute::NoImplicitFloat)) &&
14584            Subtarget->hasSSE1());
14585   }
14586
14587   // Insert VAARG_64 node into the DAG
14588   // VAARG_64 returns two values: Variable Argument Address, Chain
14589   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
14590                        DAG.getConstant(ArgMode, dl, MVT::i8),
14591                        DAG.getConstant(Align, dl, MVT::i32)};
14592   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
14593   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
14594                                           VTs, InstOps, MVT::i64,
14595                                           MachinePointerInfo(SV),
14596                                           /*Align=*/0,
14597                                           /*Volatile=*/false,
14598                                           /*ReadMem=*/true,
14599                                           /*WriteMem=*/true);
14600   Chain = VAARG.getValue(1);
14601
14602   // Load the next argument and return it
14603   return DAG.getLoad(ArgVT, dl,
14604                      Chain,
14605                      VAARG,
14606                      MachinePointerInfo(),
14607                      false, false, false, 0);
14608 }
14609
14610 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
14611                            SelectionDAG &DAG) {
14612   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
14613   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
14614   SDValue Chain = Op.getOperand(0);
14615   SDValue DstPtr = Op.getOperand(1);
14616   SDValue SrcPtr = Op.getOperand(2);
14617   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
14618   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
14619   SDLoc DL(Op);
14620
14621   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
14622                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
14623                        false, false,
14624                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
14625 }
14626
14627 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
14628 // amount is a constant. Takes immediate version of shift as input.
14629 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
14630                                           SDValue SrcOp, uint64_t ShiftAmt,
14631                                           SelectionDAG &DAG) {
14632   MVT ElementType = VT.getVectorElementType();
14633
14634   // Fold this packed shift into its first operand if ShiftAmt is 0.
14635   if (ShiftAmt == 0)
14636     return SrcOp;
14637
14638   // Check for ShiftAmt >= element width
14639   if (ShiftAmt >= ElementType.getSizeInBits()) {
14640     if (Opc == X86ISD::VSRAI)
14641       ShiftAmt = ElementType.getSizeInBits() - 1;
14642     else
14643       return DAG.getConstant(0, dl, VT);
14644   }
14645
14646   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
14647          && "Unknown target vector shift-by-constant node");
14648
14649   // Fold this packed vector shift into a build vector if SrcOp is a
14650   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
14651   if (VT == SrcOp.getSimpleValueType() &&
14652       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
14653     SmallVector<SDValue, 8> Elts;
14654     unsigned NumElts = SrcOp->getNumOperands();
14655     ConstantSDNode *ND;
14656
14657     switch(Opc) {
14658     default: llvm_unreachable(nullptr);
14659     case X86ISD::VSHLI:
14660       for (unsigned i=0; i!=NumElts; ++i) {
14661         SDValue CurrentOp = SrcOp->getOperand(i);
14662         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14663           Elts.push_back(CurrentOp);
14664           continue;
14665         }
14666         ND = cast<ConstantSDNode>(CurrentOp);
14667         const APInt &C = ND->getAPIntValue();
14668         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
14669       }
14670       break;
14671     case X86ISD::VSRLI:
14672       for (unsigned i=0; i!=NumElts; ++i) {
14673         SDValue CurrentOp = SrcOp->getOperand(i);
14674         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14675           Elts.push_back(CurrentOp);
14676           continue;
14677         }
14678         ND = cast<ConstantSDNode>(CurrentOp);
14679         const APInt &C = ND->getAPIntValue();
14680         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
14681       }
14682       break;
14683     case X86ISD::VSRAI:
14684       for (unsigned i=0; i!=NumElts; ++i) {
14685         SDValue CurrentOp = SrcOp->getOperand(i);
14686         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14687           Elts.push_back(CurrentOp);
14688           continue;
14689         }
14690         ND = cast<ConstantSDNode>(CurrentOp);
14691         const APInt &C = ND->getAPIntValue();
14692         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
14693       }
14694       break;
14695     }
14696
14697     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
14698   }
14699
14700   return DAG.getNode(Opc, dl, VT, SrcOp,
14701                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
14702 }
14703
14704 // getTargetVShiftNode - Handle vector element shifts where the shift amount
14705 // may or may not be a constant. Takes immediate version of shift as input.
14706 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
14707                                    SDValue SrcOp, SDValue ShAmt,
14708                                    SelectionDAG &DAG) {
14709   MVT SVT = ShAmt.getSimpleValueType();
14710   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
14711
14712   // Catch shift-by-constant.
14713   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
14714     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
14715                                       CShAmt->getZExtValue(), DAG);
14716
14717   // Change opcode to non-immediate version
14718   switch (Opc) {
14719     default: llvm_unreachable("Unknown target vector shift node");
14720     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
14721     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
14722     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
14723   }
14724
14725   const X86Subtarget &Subtarget =
14726       static_cast<const X86Subtarget &>(DAG.getSubtarget());
14727   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
14728       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
14729     // Let the shuffle legalizer expand this shift amount node.
14730     SDValue Op0 = ShAmt.getOperand(0);
14731     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
14732     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
14733   } else {
14734     // Need to build a vector containing shift amount.
14735     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
14736     SmallVector<SDValue, 4> ShOps;
14737     ShOps.push_back(ShAmt);
14738     if (SVT == MVT::i32) {
14739       ShOps.push_back(DAG.getConstant(0, dl, SVT));
14740       ShOps.push_back(DAG.getUNDEF(SVT));
14741     }
14742     ShOps.push_back(DAG.getUNDEF(SVT));
14743
14744     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
14745     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
14746   }
14747
14748   // The return type has to be a 128-bit type with the same element
14749   // type as the input type.
14750   MVT EltVT = VT.getVectorElementType();
14751   EVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
14752
14753   ShAmt = DAG.getNode(ISD::BITCAST, dl, ShVT, ShAmt);
14754   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
14755 }
14756
14757 /// \brief Return (and \p Op, \p Mask) for compare instructions or
14758 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
14759 /// necessary casting for \p Mask when lowering masking intrinsics.
14760 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
14761                                     SDValue PreservedSrc,
14762                                     const X86Subtarget *Subtarget,
14763                                     SelectionDAG &DAG) {
14764     EVT VT = Op.getValueType();
14765     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
14766                                   MVT::i1, VT.getVectorNumElements());
14767     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14768                                      Mask.getValueType().getSizeInBits());
14769     SDLoc dl(Op);
14770
14771     assert(MaskVT.isSimple() && "invalid mask type");
14772
14773     if (isAllOnes(Mask))
14774       return Op;
14775
14776     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
14777     // are extracted by EXTRACT_SUBVECTOR.
14778     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
14779                               DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
14780                               DAG.getIntPtrConstant(0, dl));
14781
14782     switch (Op.getOpcode()) {
14783       default: break;
14784       case X86ISD::PCMPEQM:
14785       case X86ISD::PCMPGTM:
14786       case X86ISD::CMPM:
14787       case X86ISD::CMPMU:
14788         return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
14789     }
14790     if (PreservedSrc.getOpcode() == ISD::UNDEF)
14791       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
14792     return DAG.getNode(ISD::VSELECT, dl, VT, VMask, Op, PreservedSrc);
14793 }
14794
14795 /// \brief Creates an SDNode for a predicated scalar operation.
14796 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
14797 /// The mask is comming as MVT::i8 and it should be truncated
14798 /// to MVT::i1 while lowering masking intrinsics.
14799 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
14800 /// "X86select" instead of "vselect". We just can't create the "vselect" node for
14801 /// a scalar instruction.
14802 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
14803                                     SDValue PreservedSrc,
14804                                     const X86Subtarget *Subtarget,
14805                                     SelectionDAG &DAG) {
14806     if (isAllOnes(Mask))
14807       return Op;
14808
14809     EVT VT = Op.getValueType();
14810     SDLoc dl(Op);
14811     // The mask should be of type MVT::i1
14812     SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
14813
14814     if (PreservedSrc.getOpcode() == ISD::UNDEF)
14815       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
14816     return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
14817 }
14818
14819 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
14820                                        SelectionDAG &DAG) {
14821   SDLoc dl(Op);
14822   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
14823   EVT VT = Op.getValueType();
14824   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
14825   if (IntrData) {
14826     switch(IntrData->Type) {
14827     case INTR_TYPE_1OP:
14828       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
14829     case INTR_TYPE_2OP:
14830       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
14831         Op.getOperand(2));
14832     case INTR_TYPE_3OP:
14833       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
14834         Op.getOperand(2), Op.getOperand(3));
14835     case INTR_TYPE_1OP_MASK_RM: {
14836       SDValue Src = Op.getOperand(1);
14837       SDValue Src0 = Op.getOperand(2);
14838       SDValue Mask = Op.getOperand(3);
14839       SDValue RoundingMode = Op.getOperand(4);
14840       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
14841                                               RoundingMode),
14842                                   Mask, Src0, Subtarget, DAG);
14843     }
14844     case INTR_TYPE_SCALAR_MASK_RM: {
14845       SDValue Src1 = Op.getOperand(1);
14846       SDValue Src2 = Op.getOperand(2);
14847       SDValue Src0 = Op.getOperand(3);
14848       SDValue Mask = Op.getOperand(4);
14849       // There are 2 kinds of intrinsics in this group:
14850       // (1) With supress-all-exceptions (sae) - 6 operands
14851       // (2) With rounding mode and sae - 7 operands.
14852       if (Op.getNumOperands() == 6) {
14853         SDValue Sae  = Op.getOperand(5);
14854         return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
14855                                                 Sae),
14856                                     Mask, Src0, Subtarget, DAG);
14857       }
14858       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
14859       SDValue RoundingMode  = Op.getOperand(5);
14860       SDValue Sae  = Op.getOperand(6);
14861       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
14862                                               RoundingMode, Sae),
14863                                   Mask, Src0, Subtarget, DAG);
14864     }
14865     case INTR_TYPE_2OP_MASK: {
14866       SDValue Src1 = Op.getOperand(1);
14867       SDValue Src2 = Op.getOperand(2);
14868       SDValue PassThru = Op.getOperand(3);
14869       SDValue Mask = Op.getOperand(4);
14870       // We specify 2 possible opcodes for intrinsics with rounding modes.
14871       // First, we check if the intrinsic may have non-default rounding mode,
14872       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
14873       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
14874       if (IntrWithRoundingModeOpcode != 0) {
14875         SDValue Rnd = Op.getOperand(5);
14876         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
14877         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
14878           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
14879                                       dl, Op.getValueType(),
14880                                       Src1, Src2, Rnd),
14881                                       Mask, PassThru, Subtarget, DAG);
14882         }
14883       }
14884       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
14885                                               Src1,Src2),
14886                                   Mask, PassThru, Subtarget, DAG);
14887     }
14888     case FMA_OP_MASK: {
14889       SDValue Src1 = Op.getOperand(1);
14890       SDValue Src2 = Op.getOperand(2);
14891       SDValue Src3 = Op.getOperand(3);
14892       SDValue Mask = Op.getOperand(4);
14893       // We specify 2 possible opcodes for intrinsics with rounding modes.
14894       // First, we check if the intrinsic may have non-default rounding mode,
14895       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
14896       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
14897       if (IntrWithRoundingModeOpcode != 0) {
14898         SDValue Rnd = Op.getOperand(5);
14899         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
14900             X86::STATIC_ROUNDING::CUR_DIRECTION)
14901           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
14902                                                   dl, Op.getValueType(),
14903                                                   Src1, Src2, Src3, Rnd),
14904                                       Mask, Src1, Subtarget, DAG);
14905       }
14906       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
14907                                               dl, Op.getValueType(),
14908                                               Src1, Src2, Src3),
14909                                   Mask, Src1, Subtarget, DAG);
14910     }
14911     case CMP_MASK:
14912     case CMP_MASK_CC: {
14913       // Comparison intrinsics with masks.
14914       // Example of transformation:
14915       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
14916       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
14917       // (i8 (bitcast
14918       //   (v8i1 (insert_subvector undef,
14919       //           (v2i1 (and (PCMPEQM %a, %b),
14920       //                      (extract_subvector
14921       //                         (v8i1 (bitcast %mask)), 0))), 0))))
14922       EVT VT = Op.getOperand(1).getValueType();
14923       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14924                                     VT.getVectorNumElements());
14925       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
14926       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14927                                        Mask.getValueType().getSizeInBits());
14928       SDValue Cmp;
14929       if (IntrData->Type == CMP_MASK_CC) {
14930         SDValue CC = Op.getOperand(3);
14931         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
14932         // We specify 2 possible opcodes for intrinsics with rounding modes.
14933         // First, we check if the intrinsic may have non-default rounding mode,
14934         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
14935         if (IntrData->Opc1 != 0) {
14936           SDValue Rnd = Op.getOperand(5);
14937           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
14938               X86::STATIC_ROUNDING::CUR_DIRECTION)
14939             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
14940                               Op.getOperand(2), CC, Rnd);
14941         }
14942         //default rounding mode
14943         if(!Cmp.getNode())
14944             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
14945                               Op.getOperand(2), CC);
14946
14947       } else {
14948         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
14949         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
14950                           Op.getOperand(2));
14951       }
14952       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
14953                                              DAG.getTargetConstant(0, dl,
14954                                                                    MaskVT),
14955                                              Subtarget, DAG);
14956       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
14957                                 DAG.getUNDEF(BitcastVT), CmpMask,
14958                                 DAG.getIntPtrConstant(0, dl));
14959       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
14960     }
14961     case COMI: { // Comparison intrinsics
14962       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
14963       SDValue LHS = Op.getOperand(1);
14964       SDValue RHS = Op.getOperand(2);
14965       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
14966       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
14967       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
14968       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14969                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
14970       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
14971     }
14972     case VSHIFT:
14973       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
14974                                  Op.getOperand(1), Op.getOperand(2), DAG);
14975     case VSHIFT_MASK:
14976       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
14977                                                       Op.getSimpleValueType(),
14978                                                       Op.getOperand(1),
14979                                                       Op.getOperand(2), DAG),
14980                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
14981                                   DAG);
14982     case COMPRESS_EXPAND_IN_REG: {
14983       SDValue Mask = Op.getOperand(3);
14984       SDValue DataToCompress = Op.getOperand(1);
14985       SDValue PassThru = Op.getOperand(2);
14986       if (isAllOnes(Mask)) // return data as is
14987         return Op.getOperand(1);
14988       EVT VT = Op.getValueType();
14989       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14990                                     VT.getVectorNumElements());
14991       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14992                                        Mask.getValueType().getSizeInBits());
14993       SDLoc dl(Op);
14994       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
14995                                   DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
14996                                   DAG.getIntPtrConstant(0, dl));
14997
14998       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToCompress,
14999                          PassThru);
15000     }
15001     case BLEND: {
15002       SDValue Mask = Op.getOperand(3);
15003       EVT VT = Op.getValueType();
15004       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15005                                     VT.getVectorNumElements());
15006       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15007                                        Mask.getValueType().getSizeInBits());
15008       SDLoc dl(Op);
15009       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15010                                   DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
15011                                   DAG.getIntPtrConstant(0, dl));
15012       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
15013                          Op.getOperand(2));
15014     }
15015     default:
15016       break;
15017     }
15018   }
15019
15020   switch (IntNo) {
15021   default: return SDValue();    // Don't custom lower most intrinsics.
15022
15023   case Intrinsic::x86_avx2_permd:
15024   case Intrinsic::x86_avx2_permps:
15025     // Operands intentionally swapped. Mask is last operand to intrinsic,
15026     // but second operand for node/instruction.
15027     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
15028                        Op.getOperand(2), Op.getOperand(1));
15029
15030   case Intrinsic::x86_avx512_mask_valign_q_512:
15031   case Intrinsic::x86_avx512_mask_valign_d_512:
15032     // Vector source operands are swapped.
15033     return getVectorMaskingNode(DAG.getNode(X86ISD::VALIGN, dl,
15034                                             Op.getValueType(), Op.getOperand(2),
15035                                             Op.getOperand(1),
15036                                             Op.getOperand(3)),
15037                                 Op.getOperand(5), Op.getOperand(4),
15038                                 Subtarget, DAG);
15039
15040   // ptest and testp intrinsics. The intrinsic these come from are designed to
15041   // return an integer value, not just an instruction so lower it to the ptest
15042   // or testp pattern and a setcc for the result.
15043   case Intrinsic::x86_sse41_ptestz:
15044   case Intrinsic::x86_sse41_ptestc:
15045   case Intrinsic::x86_sse41_ptestnzc:
15046   case Intrinsic::x86_avx_ptestz_256:
15047   case Intrinsic::x86_avx_ptestc_256:
15048   case Intrinsic::x86_avx_ptestnzc_256:
15049   case Intrinsic::x86_avx_vtestz_ps:
15050   case Intrinsic::x86_avx_vtestc_ps:
15051   case Intrinsic::x86_avx_vtestnzc_ps:
15052   case Intrinsic::x86_avx_vtestz_pd:
15053   case Intrinsic::x86_avx_vtestc_pd:
15054   case Intrinsic::x86_avx_vtestnzc_pd:
15055   case Intrinsic::x86_avx_vtestz_ps_256:
15056   case Intrinsic::x86_avx_vtestc_ps_256:
15057   case Intrinsic::x86_avx_vtestnzc_ps_256:
15058   case Intrinsic::x86_avx_vtestz_pd_256:
15059   case Intrinsic::x86_avx_vtestc_pd_256:
15060   case Intrinsic::x86_avx_vtestnzc_pd_256: {
15061     bool IsTestPacked = false;
15062     unsigned X86CC;
15063     switch (IntNo) {
15064     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
15065     case Intrinsic::x86_avx_vtestz_ps:
15066     case Intrinsic::x86_avx_vtestz_pd:
15067     case Intrinsic::x86_avx_vtestz_ps_256:
15068     case Intrinsic::x86_avx_vtestz_pd_256:
15069       IsTestPacked = true; // Fallthrough
15070     case Intrinsic::x86_sse41_ptestz:
15071     case Intrinsic::x86_avx_ptestz_256:
15072       // ZF = 1
15073       X86CC = X86::COND_E;
15074       break;
15075     case Intrinsic::x86_avx_vtestc_ps:
15076     case Intrinsic::x86_avx_vtestc_pd:
15077     case Intrinsic::x86_avx_vtestc_ps_256:
15078     case Intrinsic::x86_avx_vtestc_pd_256:
15079       IsTestPacked = true; // Fallthrough
15080     case Intrinsic::x86_sse41_ptestc:
15081     case Intrinsic::x86_avx_ptestc_256:
15082       // CF = 1
15083       X86CC = X86::COND_B;
15084       break;
15085     case Intrinsic::x86_avx_vtestnzc_ps:
15086     case Intrinsic::x86_avx_vtestnzc_pd:
15087     case Intrinsic::x86_avx_vtestnzc_ps_256:
15088     case Intrinsic::x86_avx_vtestnzc_pd_256:
15089       IsTestPacked = true; // Fallthrough
15090     case Intrinsic::x86_sse41_ptestnzc:
15091     case Intrinsic::x86_avx_ptestnzc_256:
15092       // ZF and CF = 0
15093       X86CC = X86::COND_A;
15094       break;
15095     }
15096
15097     SDValue LHS = Op.getOperand(1);
15098     SDValue RHS = Op.getOperand(2);
15099     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
15100     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
15101     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
15102     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
15103     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15104   }
15105   case Intrinsic::x86_avx512_kortestz_w:
15106   case Intrinsic::x86_avx512_kortestc_w: {
15107     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
15108     SDValue LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1, Op.getOperand(1));
15109     SDValue RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1, Op.getOperand(2));
15110     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
15111     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
15112     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
15113     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15114   }
15115
15116   case Intrinsic::x86_sse42_pcmpistria128:
15117   case Intrinsic::x86_sse42_pcmpestria128:
15118   case Intrinsic::x86_sse42_pcmpistric128:
15119   case Intrinsic::x86_sse42_pcmpestric128:
15120   case Intrinsic::x86_sse42_pcmpistrio128:
15121   case Intrinsic::x86_sse42_pcmpestrio128:
15122   case Intrinsic::x86_sse42_pcmpistris128:
15123   case Intrinsic::x86_sse42_pcmpestris128:
15124   case Intrinsic::x86_sse42_pcmpistriz128:
15125   case Intrinsic::x86_sse42_pcmpestriz128: {
15126     unsigned Opcode;
15127     unsigned X86CC;
15128     switch (IntNo) {
15129     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
15130     case Intrinsic::x86_sse42_pcmpistria128:
15131       Opcode = X86ISD::PCMPISTRI;
15132       X86CC = X86::COND_A;
15133       break;
15134     case Intrinsic::x86_sse42_pcmpestria128:
15135       Opcode = X86ISD::PCMPESTRI;
15136       X86CC = X86::COND_A;
15137       break;
15138     case Intrinsic::x86_sse42_pcmpistric128:
15139       Opcode = X86ISD::PCMPISTRI;
15140       X86CC = X86::COND_B;
15141       break;
15142     case Intrinsic::x86_sse42_pcmpestric128:
15143       Opcode = X86ISD::PCMPESTRI;
15144       X86CC = X86::COND_B;
15145       break;
15146     case Intrinsic::x86_sse42_pcmpistrio128:
15147       Opcode = X86ISD::PCMPISTRI;
15148       X86CC = X86::COND_O;
15149       break;
15150     case Intrinsic::x86_sse42_pcmpestrio128:
15151       Opcode = X86ISD::PCMPESTRI;
15152       X86CC = X86::COND_O;
15153       break;
15154     case Intrinsic::x86_sse42_pcmpistris128:
15155       Opcode = X86ISD::PCMPISTRI;
15156       X86CC = X86::COND_S;
15157       break;
15158     case Intrinsic::x86_sse42_pcmpestris128:
15159       Opcode = X86ISD::PCMPESTRI;
15160       X86CC = X86::COND_S;
15161       break;
15162     case Intrinsic::x86_sse42_pcmpistriz128:
15163       Opcode = X86ISD::PCMPISTRI;
15164       X86CC = X86::COND_E;
15165       break;
15166     case Intrinsic::x86_sse42_pcmpestriz128:
15167       Opcode = X86ISD::PCMPESTRI;
15168       X86CC = X86::COND_E;
15169       break;
15170     }
15171     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
15172     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
15173     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
15174     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15175                                 DAG.getConstant(X86CC, dl, MVT::i8),
15176                                 SDValue(PCMP.getNode(), 1));
15177     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15178   }
15179
15180   case Intrinsic::x86_sse42_pcmpistri128:
15181   case Intrinsic::x86_sse42_pcmpestri128: {
15182     unsigned Opcode;
15183     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
15184       Opcode = X86ISD::PCMPISTRI;
15185     else
15186       Opcode = X86ISD::PCMPESTRI;
15187
15188     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
15189     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
15190     return DAG.getNode(Opcode, dl, VTs, NewOps);
15191   }
15192   }
15193 }
15194
15195 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15196                               SDValue Src, SDValue Mask, SDValue Base,
15197                               SDValue Index, SDValue ScaleOp, SDValue Chain,
15198                               const X86Subtarget * Subtarget) {
15199   SDLoc dl(Op);
15200   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15201   assert(C && "Invalid scale type");
15202   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15203   EVT MaskVT = MVT::getVectorVT(MVT::i1,
15204                              Index.getSimpleValueType().getVectorNumElements());
15205   SDValue MaskInReg;
15206   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15207   if (MaskC)
15208     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15209   else
15210     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
15211   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
15212   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15213   SDValue Segment = DAG.getRegister(0, MVT::i32);
15214   if (Src.getOpcode() == ISD::UNDEF)
15215     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
15216   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
15217   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
15218   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
15219   return DAG.getMergeValues(RetOps, dl);
15220 }
15221
15222 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15223                                SDValue Src, SDValue Mask, SDValue Base,
15224                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
15225   SDLoc dl(Op);
15226   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15227   assert(C && "Invalid scale type");
15228   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15229   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15230   SDValue Segment = DAG.getRegister(0, MVT::i32);
15231   EVT MaskVT = MVT::getVectorVT(MVT::i1,
15232                              Index.getSimpleValueType().getVectorNumElements());
15233   SDValue MaskInReg;
15234   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15235   if (MaskC)
15236     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15237   else
15238     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
15239   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
15240   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
15241   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
15242   return SDValue(Res, 1);
15243 }
15244
15245 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15246                                SDValue Mask, SDValue Base, SDValue Index,
15247                                SDValue ScaleOp, SDValue Chain) {
15248   SDLoc dl(Op);
15249   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15250   assert(C && "Invalid scale type");
15251   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15252   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15253   SDValue Segment = DAG.getRegister(0, MVT::i32);
15254   EVT MaskVT =
15255     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
15256   SDValue MaskInReg;
15257   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15258   if (MaskC)
15259     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15260   else
15261     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
15262   //SDVTList VTs = DAG.getVTList(MVT::Other);
15263   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
15264   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
15265   return SDValue(Res, 0);
15266 }
15267
15268 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
15269 // read performance monitor counters (x86_rdpmc).
15270 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
15271                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
15272                               SmallVectorImpl<SDValue> &Results) {
15273   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
15274   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
15275   SDValue LO, HI;
15276
15277   // The ECX register is used to select the index of the performance counter
15278   // to read.
15279   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
15280                                    N->getOperand(2));
15281   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
15282
15283   // Reads the content of a 64-bit performance counter and returns it in the
15284   // registers EDX:EAX.
15285   if (Subtarget->is64Bit()) {
15286     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
15287     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
15288                             LO.getValue(2));
15289   } else {
15290     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
15291     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
15292                             LO.getValue(2));
15293   }
15294   Chain = HI.getValue(1);
15295
15296   if (Subtarget->is64Bit()) {
15297     // The EAX register is loaded with the low-order 32 bits. The EDX register
15298     // is loaded with the supported high-order bits of the counter.
15299     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
15300                               DAG.getConstant(32, DL, MVT::i8));
15301     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
15302     Results.push_back(Chain);
15303     return;
15304   }
15305
15306   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
15307   SDValue Ops[] = { LO, HI };
15308   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
15309   Results.push_back(Pair);
15310   Results.push_back(Chain);
15311 }
15312
15313 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
15314 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
15315 // also used to custom lower READCYCLECOUNTER nodes.
15316 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
15317                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
15318                               SmallVectorImpl<SDValue> &Results) {
15319   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
15320   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
15321   SDValue LO, HI;
15322
15323   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
15324   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
15325   // and the EAX register is loaded with the low-order 32 bits.
15326   if (Subtarget->is64Bit()) {
15327     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
15328     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
15329                             LO.getValue(2));
15330   } else {
15331     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
15332     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
15333                             LO.getValue(2));
15334   }
15335   SDValue Chain = HI.getValue(1);
15336
15337   if (Opcode == X86ISD::RDTSCP_DAG) {
15338     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
15339
15340     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
15341     // the ECX register. Add 'ecx' explicitly to the chain.
15342     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
15343                                      HI.getValue(2));
15344     // Explicitly store the content of ECX at the location passed in input
15345     // to the 'rdtscp' intrinsic.
15346     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
15347                          MachinePointerInfo(), false, false, 0);
15348   }
15349
15350   if (Subtarget->is64Bit()) {
15351     // The EDX register is loaded with the high-order 32 bits of the MSR, and
15352     // the EAX register is loaded with the low-order 32 bits.
15353     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
15354                               DAG.getConstant(32, DL, MVT::i8));
15355     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
15356     Results.push_back(Chain);
15357     return;
15358   }
15359
15360   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
15361   SDValue Ops[] = { LO, HI };
15362   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
15363   Results.push_back(Pair);
15364   Results.push_back(Chain);
15365 }
15366
15367 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
15368                                      SelectionDAG &DAG) {
15369   SmallVector<SDValue, 2> Results;
15370   SDLoc DL(Op);
15371   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
15372                           Results);
15373   return DAG.getMergeValues(Results, DL);
15374 }
15375
15376
15377 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
15378                                       SelectionDAG &DAG) {
15379   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
15380
15381   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
15382   if (!IntrData)
15383     return SDValue();
15384
15385   SDLoc dl(Op);
15386   switch(IntrData->Type) {
15387   default:
15388     llvm_unreachable("Unknown Intrinsic Type");
15389     break;
15390   case RDSEED:
15391   case RDRAND: {
15392     // Emit the node with the right value type.
15393     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
15394     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
15395
15396     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
15397     // Otherwise return the value from Rand, which is always 0, casted to i32.
15398     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
15399                       DAG.getConstant(1, dl, Op->getValueType(1)),
15400                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
15401                       SDValue(Result.getNode(), 1) };
15402     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
15403                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
15404                                   Ops);
15405
15406     // Return { result, isValid, chain }.
15407     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
15408                        SDValue(Result.getNode(), 2));
15409   }
15410   case GATHER: {
15411   //gather(v1, mask, index, base, scale);
15412     SDValue Chain = Op.getOperand(0);
15413     SDValue Src   = Op.getOperand(2);
15414     SDValue Base  = Op.getOperand(3);
15415     SDValue Index = Op.getOperand(4);
15416     SDValue Mask  = Op.getOperand(5);
15417     SDValue Scale = Op.getOperand(6);
15418     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
15419                          Chain, Subtarget);
15420   }
15421   case SCATTER: {
15422   //scatter(base, mask, index, v1, scale);
15423     SDValue Chain = Op.getOperand(0);
15424     SDValue Base  = Op.getOperand(2);
15425     SDValue Mask  = Op.getOperand(3);
15426     SDValue Index = Op.getOperand(4);
15427     SDValue Src   = Op.getOperand(5);
15428     SDValue Scale = Op.getOperand(6);
15429     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
15430                           Scale, Chain);
15431   }
15432   case PREFETCH: {
15433     SDValue Hint = Op.getOperand(6);
15434     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
15435     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
15436     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
15437     SDValue Chain = Op.getOperand(0);
15438     SDValue Mask  = Op.getOperand(2);
15439     SDValue Index = Op.getOperand(3);
15440     SDValue Base  = Op.getOperand(4);
15441     SDValue Scale = Op.getOperand(5);
15442     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
15443   }
15444   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
15445   case RDTSC: {
15446     SmallVector<SDValue, 2> Results;
15447     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
15448                             Results);
15449     return DAG.getMergeValues(Results, dl);
15450   }
15451   // Read Performance Monitoring Counters.
15452   case RDPMC: {
15453     SmallVector<SDValue, 2> Results;
15454     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
15455     return DAG.getMergeValues(Results, dl);
15456   }
15457   // XTEST intrinsics.
15458   case XTEST: {
15459     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
15460     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
15461     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15462                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
15463                                 InTrans);
15464     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
15465     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
15466                        Ret, SDValue(InTrans.getNode(), 1));
15467   }
15468   // ADC/ADCX/SBB
15469   case ADX: {
15470     SmallVector<SDValue, 2> Results;
15471     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
15472     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
15473     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
15474                                 DAG.getConstant(-1, dl, MVT::i8));
15475     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
15476                               Op.getOperand(4), GenCF.getValue(1));
15477     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
15478                                  Op.getOperand(5), MachinePointerInfo(),
15479                                  false, false, 0);
15480     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15481                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
15482                                 Res.getValue(1));
15483     Results.push_back(SetCC);
15484     Results.push_back(Store);
15485     return DAG.getMergeValues(Results, dl);
15486   }
15487   case COMPRESS_TO_MEM: {
15488     SDLoc dl(Op);
15489     SDValue Mask = Op.getOperand(4);
15490     SDValue DataToCompress = Op.getOperand(3);
15491     SDValue Addr = Op.getOperand(2);
15492     SDValue Chain = Op.getOperand(0);
15493
15494     if (isAllOnes(Mask)) // return just a store
15495       return DAG.getStore(Chain, dl, DataToCompress, Addr,
15496                           MachinePointerInfo(), false, false, 0);
15497
15498     EVT VT = DataToCompress.getValueType();
15499     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15500                                   VT.getVectorNumElements());
15501     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15502                                      Mask.getValueType().getSizeInBits());
15503     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15504                                 DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
15505                                 DAG.getIntPtrConstant(0, dl));
15506
15507     SDValue Compressed =  DAG.getNode(IntrData->Opc0, dl, VT, VMask,
15508                                       DataToCompress, DAG.getUNDEF(VT));
15509     return DAG.getStore(Chain, dl, Compressed, Addr,
15510                         MachinePointerInfo(), false, false, 0);
15511   }
15512   case EXPAND_FROM_MEM: {
15513     SDLoc dl(Op);
15514     SDValue Mask = Op.getOperand(4);
15515     SDValue PathThru = Op.getOperand(3);
15516     SDValue Addr = Op.getOperand(2);
15517     SDValue Chain = Op.getOperand(0);
15518     EVT VT = Op.getValueType();
15519
15520     if (isAllOnes(Mask)) // return just a load
15521       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
15522                          false, 0);
15523     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15524                                   VT.getVectorNumElements());
15525     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15526                                      Mask.getValueType().getSizeInBits());
15527     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15528                                 DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
15529                                 DAG.getIntPtrConstant(0, dl));
15530
15531     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
15532                                    false, false, false, 0);
15533
15534     SDValue Results[] = {
15535         DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToExpand, PathThru),
15536         Chain};
15537     return DAG.getMergeValues(Results, dl);
15538   }
15539   }
15540 }
15541
15542 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
15543                                            SelectionDAG &DAG) const {
15544   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
15545   MFI->setReturnAddressIsTaken(true);
15546
15547   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
15548     return SDValue();
15549
15550   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15551   SDLoc dl(Op);
15552   EVT PtrVT = getPointerTy();
15553
15554   if (Depth > 0) {
15555     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
15556     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15557     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
15558     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
15559                        DAG.getNode(ISD::ADD, dl, PtrVT,
15560                                    FrameAddr, Offset),
15561                        MachinePointerInfo(), false, false, false, 0);
15562   }
15563
15564   // Just load the return address.
15565   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
15566   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
15567                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
15568 }
15569
15570 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
15571   MachineFunction &MF = DAG.getMachineFunction();
15572   MachineFrameInfo *MFI = MF.getFrameInfo();
15573   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15574   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15575   EVT VT = Op.getValueType();
15576
15577   MFI->setFrameAddressIsTaken(true);
15578
15579   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
15580     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
15581     // is not possible to crawl up the stack without looking at the unwind codes
15582     // simultaneously.
15583     int FrameAddrIndex = FuncInfo->getFAIndex();
15584     if (!FrameAddrIndex) {
15585       // Set up a frame object for the return address.
15586       unsigned SlotSize = RegInfo->getSlotSize();
15587       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
15588           SlotSize, /*Offset=*/INT64_MIN, /*IsImmutable=*/false);
15589       FuncInfo->setFAIndex(FrameAddrIndex);
15590     }
15591     return DAG.getFrameIndex(FrameAddrIndex, VT);
15592   }
15593
15594   unsigned FrameReg =
15595       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
15596   SDLoc dl(Op);  // FIXME probably not meaningful
15597   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15598   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
15599           (FrameReg == X86::EBP && VT == MVT::i32)) &&
15600          "Invalid Frame Register!");
15601   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
15602   while (Depth--)
15603     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
15604                             MachinePointerInfo(),
15605                             false, false, false, 0);
15606   return FrameAddr;
15607 }
15608
15609 // FIXME? Maybe this could be a TableGen attribute on some registers and
15610 // this table could be generated automatically from RegInfo.
15611 unsigned X86TargetLowering::getRegisterByName(const char* RegName,
15612                                               EVT VT) const {
15613   unsigned Reg = StringSwitch<unsigned>(RegName)
15614                        .Case("esp", X86::ESP)
15615                        .Case("rsp", X86::RSP)
15616                        .Default(0);
15617   if (Reg)
15618     return Reg;
15619   report_fatal_error("Invalid register name global variable");
15620 }
15621
15622 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
15623                                                      SelectionDAG &DAG) const {
15624   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15625   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
15626 }
15627
15628 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
15629   SDValue Chain     = Op.getOperand(0);
15630   SDValue Offset    = Op.getOperand(1);
15631   SDValue Handler   = Op.getOperand(2);
15632   SDLoc dl      (Op);
15633
15634   EVT PtrVT = getPointerTy();
15635   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15636   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
15637   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
15638           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
15639          "Invalid Frame Register!");
15640   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
15641   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
15642
15643   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
15644                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
15645                                                        dl));
15646   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
15647   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
15648                        false, false, 0);
15649   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
15650
15651   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
15652                      DAG.getRegister(StoreAddrReg, PtrVT));
15653 }
15654
15655 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
15656                                                SelectionDAG &DAG) const {
15657   SDLoc DL(Op);
15658   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
15659                      DAG.getVTList(MVT::i32, MVT::Other),
15660                      Op.getOperand(0), Op.getOperand(1));
15661 }
15662
15663 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
15664                                                 SelectionDAG &DAG) const {
15665   SDLoc DL(Op);
15666   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
15667                      Op.getOperand(0), Op.getOperand(1));
15668 }
15669
15670 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
15671   return Op.getOperand(0);
15672 }
15673
15674 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
15675                                                 SelectionDAG &DAG) const {
15676   SDValue Root = Op.getOperand(0);
15677   SDValue Trmp = Op.getOperand(1); // trampoline
15678   SDValue FPtr = Op.getOperand(2); // nested function
15679   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
15680   SDLoc dl (Op);
15681
15682   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15683   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
15684
15685   if (Subtarget->is64Bit()) {
15686     SDValue OutChains[6];
15687
15688     // Large code-model.
15689     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
15690     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
15691
15692     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
15693     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
15694
15695     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
15696
15697     // Load the pointer to the nested function into R11.
15698     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
15699     SDValue Addr = Trmp;
15700     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
15701                                 Addr, MachinePointerInfo(TrmpAddr),
15702                                 false, false, 0);
15703
15704     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15705                        DAG.getConstant(2, dl, MVT::i64));
15706     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
15707                                 MachinePointerInfo(TrmpAddr, 2),
15708                                 false, false, 2);
15709
15710     // Load the 'nest' parameter value into R10.
15711     // R10 is specified in X86CallingConv.td
15712     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
15713     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15714                        DAG.getConstant(10, dl, MVT::i64));
15715     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
15716                                 Addr, MachinePointerInfo(TrmpAddr, 10),
15717                                 false, false, 0);
15718
15719     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15720                        DAG.getConstant(12, dl, MVT::i64));
15721     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
15722                                 MachinePointerInfo(TrmpAddr, 12),
15723                                 false, false, 2);
15724
15725     // Jump to the nested function.
15726     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
15727     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15728                        DAG.getConstant(20, dl, MVT::i64));
15729     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
15730                                 Addr, MachinePointerInfo(TrmpAddr, 20),
15731                                 false, false, 0);
15732
15733     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
15734     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15735                        DAG.getConstant(22, dl, MVT::i64));
15736     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
15737                                 Addr, MachinePointerInfo(TrmpAddr, 22),
15738                                 false, false, 0);
15739
15740     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
15741   } else {
15742     const Function *Func =
15743       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
15744     CallingConv::ID CC = Func->getCallingConv();
15745     unsigned NestReg;
15746
15747     switch (CC) {
15748     default:
15749       llvm_unreachable("Unsupported calling convention");
15750     case CallingConv::C:
15751     case CallingConv::X86_StdCall: {
15752       // Pass 'nest' parameter in ECX.
15753       // Must be kept in sync with X86CallingConv.td
15754       NestReg = X86::ECX;
15755
15756       // Check that ECX wasn't needed by an 'inreg' parameter.
15757       FunctionType *FTy = Func->getFunctionType();
15758       const AttributeSet &Attrs = Func->getAttributes();
15759
15760       if (!Attrs.isEmpty() && !Func->isVarArg()) {
15761         unsigned InRegCount = 0;
15762         unsigned Idx = 1;
15763
15764         for (FunctionType::param_iterator I = FTy->param_begin(),
15765              E = FTy->param_end(); I != E; ++I, ++Idx)
15766           if (Attrs.hasAttribute(Idx, Attribute::InReg))
15767             // FIXME: should only count parameters that are lowered to integers.
15768             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
15769
15770         if (InRegCount > 2) {
15771           report_fatal_error("Nest register in use - reduce number of inreg"
15772                              " parameters!");
15773         }
15774       }
15775       break;
15776     }
15777     case CallingConv::X86_FastCall:
15778     case CallingConv::X86_ThisCall:
15779     case CallingConv::Fast:
15780       // Pass 'nest' parameter in EAX.
15781       // Must be kept in sync with X86CallingConv.td
15782       NestReg = X86::EAX;
15783       break;
15784     }
15785
15786     SDValue OutChains[4];
15787     SDValue Addr, Disp;
15788
15789     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15790                        DAG.getConstant(10, dl, MVT::i32));
15791     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
15792
15793     // This is storing the opcode for MOV32ri.
15794     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
15795     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
15796     OutChains[0] = DAG.getStore(Root, dl,
15797                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
15798                                 Trmp, MachinePointerInfo(TrmpAddr),
15799                                 false, false, 0);
15800
15801     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15802                        DAG.getConstant(1, dl, MVT::i32));
15803     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
15804                                 MachinePointerInfo(TrmpAddr, 1),
15805                                 false, false, 1);
15806
15807     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
15808     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15809                        DAG.getConstant(5, dl, MVT::i32));
15810     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
15811                                 Addr, MachinePointerInfo(TrmpAddr, 5),
15812                                 false, false, 1);
15813
15814     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15815                        DAG.getConstant(6, dl, MVT::i32));
15816     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
15817                                 MachinePointerInfo(TrmpAddr, 6),
15818                                 false, false, 1);
15819
15820     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
15821   }
15822 }
15823
15824 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
15825                                             SelectionDAG &DAG) const {
15826   /*
15827    The rounding mode is in bits 11:10 of FPSR, and has the following
15828    settings:
15829      00 Round to nearest
15830      01 Round to -inf
15831      10 Round to +inf
15832      11 Round to 0
15833
15834   FLT_ROUNDS, on the other hand, expects the following:
15835     -1 Undefined
15836      0 Round to 0
15837      1 Round to nearest
15838      2 Round to +inf
15839      3 Round to -inf
15840
15841   To perform the conversion, we do:
15842     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
15843   */
15844
15845   MachineFunction &MF = DAG.getMachineFunction();
15846   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15847   unsigned StackAlignment = TFI.getStackAlignment();
15848   MVT VT = Op.getSimpleValueType();
15849   SDLoc DL(Op);
15850
15851   // Save FP Control Word to stack slot
15852   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
15853   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
15854
15855   MachineMemOperand *MMO =
15856    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
15857                            MachineMemOperand::MOStore, 2, 2);
15858
15859   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
15860   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
15861                                           DAG.getVTList(MVT::Other),
15862                                           Ops, MVT::i16, MMO);
15863
15864   // Load FP Control Word from stack slot
15865   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
15866                             MachinePointerInfo(), false, false, false, 0);
15867
15868   // Transform as necessary
15869   SDValue CWD1 =
15870     DAG.getNode(ISD::SRL, DL, MVT::i16,
15871                 DAG.getNode(ISD::AND, DL, MVT::i16,
15872                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
15873                 DAG.getConstant(11, DL, MVT::i8));
15874   SDValue CWD2 =
15875     DAG.getNode(ISD::SRL, DL, MVT::i16,
15876                 DAG.getNode(ISD::AND, DL, MVT::i16,
15877                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
15878                 DAG.getConstant(9, DL, MVT::i8));
15879
15880   SDValue RetVal =
15881     DAG.getNode(ISD::AND, DL, MVT::i16,
15882                 DAG.getNode(ISD::ADD, DL, MVT::i16,
15883                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
15884                             DAG.getConstant(1, DL, MVT::i16)),
15885                 DAG.getConstant(3, DL, MVT::i16));
15886
15887   return DAG.getNode((VT.getSizeInBits() < 16 ?
15888                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
15889 }
15890
15891 static SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
15892   MVT VT = Op.getSimpleValueType();
15893   EVT OpVT = VT;
15894   unsigned NumBits = VT.getSizeInBits();
15895   SDLoc dl(Op);
15896
15897   Op = Op.getOperand(0);
15898   if (VT == MVT::i8) {
15899     // Zero extend to i32 since there is not an i8 bsr.
15900     OpVT = MVT::i32;
15901     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
15902   }
15903
15904   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
15905   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
15906   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
15907
15908   // If src is zero (i.e. bsr sets ZF), returns NumBits.
15909   SDValue Ops[] = {
15910     Op,
15911     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
15912     DAG.getConstant(X86::COND_E, dl, MVT::i8),
15913     Op.getValue(1)
15914   };
15915   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
15916
15917   // Finally xor with NumBits-1.
15918   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
15919                    DAG.getConstant(NumBits - 1, dl, OpVT));
15920
15921   if (VT == MVT::i8)
15922     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
15923   return Op;
15924 }
15925
15926 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) {
15927   MVT VT = Op.getSimpleValueType();
15928   EVT OpVT = VT;
15929   unsigned NumBits = VT.getSizeInBits();
15930   SDLoc dl(Op);
15931
15932   Op = Op.getOperand(0);
15933   if (VT == MVT::i8) {
15934     // Zero extend to i32 since there is not an i8 bsr.
15935     OpVT = MVT::i32;
15936     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
15937   }
15938
15939   // Issue a bsr (scan bits in reverse).
15940   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
15941   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
15942
15943   // And xor with NumBits-1.
15944   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
15945                    DAG.getConstant(NumBits - 1, dl, OpVT));
15946
15947   if (VT == MVT::i8)
15948     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
15949   return Op;
15950 }
15951
15952 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
15953   MVT VT = Op.getSimpleValueType();
15954   unsigned NumBits = VT.getSizeInBits();
15955   SDLoc dl(Op);
15956   Op = Op.getOperand(0);
15957
15958   // Issue a bsf (scan bits forward) which also sets EFLAGS.
15959   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
15960   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
15961
15962   // If src is zero (i.e. bsf sets ZF), returns NumBits.
15963   SDValue Ops[] = {
15964     Op,
15965     DAG.getConstant(NumBits, dl, VT),
15966     DAG.getConstant(X86::COND_E, dl, MVT::i8),
15967     Op.getValue(1)
15968   };
15969   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
15970 }
15971
15972 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
15973 // ones, and then concatenate the result back.
15974 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
15975   MVT VT = Op.getSimpleValueType();
15976
15977   assert(VT.is256BitVector() && VT.isInteger() &&
15978          "Unsupported value type for operation");
15979
15980   unsigned NumElems = VT.getVectorNumElements();
15981   SDLoc dl(Op);
15982
15983   // Extract the LHS vectors
15984   SDValue LHS = Op.getOperand(0);
15985   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
15986   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
15987
15988   // Extract the RHS vectors
15989   SDValue RHS = Op.getOperand(1);
15990   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
15991   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
15992
15993   MVT EltVT = VT.getVectorElementType();
15994   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
15995
15996   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
15997                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
15998                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
15999 }
16000
16001 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
16002   assert(Op.getSimpleValueType().is256BitVector() &&
16003          Op.getSimpleValueType().isInteger() &&
16004          "Only handle AVX 256-bit vector integer operation");
16005   return Lower256IntArith(Op, DAG);
16006 }
16007
16008 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
16009   assert(Op.getSimpleValueType().is256BitVector() &&
16010          Op.getSimpleValueType().isInteger() &&
16011          "Only handle AVX 256-bit vector integer operation");
16012   return Lower256IntArith(Op, DAG);
16013 }
16014
16015 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
16016                         SelectionDAG &DAG) {
16017   SDLoc dl(Op);
16018   MVT VT = Op.getSimpleValueType();
16019
16020   // Decompose 256-bit ops into smaller 128-bit ops.
16021   if (VT.is256BitVector() && !Subtarget->hasInt256())
16022     return Lower256IntArith(Op, DAG);
16023
16024   SDValue A = Op.getOperand(0);
16025   SDValue B = Op.getOperand(1);
16026
16027   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
16028   // pairs, multiply and truncate.
16029   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
16030     if (Subtarget->hasInt256()) {
16031       if (VT == MVT::v32i8) {
16032         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
16033         SDValue Lo = DAG.getIntPtrConstant(0, dl);
16034         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
16035         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
16036         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
16037         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
16038         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
16039         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
16040                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
16041                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
16042       }
16043
16044       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
16045       return DAG.getNode(
16046           ISD::TRUNCATE, dl, VT,
16047           DAG.getNode(ISD::MUL, dl, ExVT,
16048                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
16049                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
16050     }
16051
16052     assert(VT == MVT::v16i8 &&
16053            "Pre-AVX2 support only supports v16i8 multiplication");
16054     MVT ExVT = MVT::v8i16;
16055
16056     // Extract the lo parts and sign extend to i16
16057     SDValue ALo, BLo;
16058     if (Subtarget->hasSSE41()) {
16059       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
16060       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
16061     } else {
16062       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
16063                               -1, 4, -1, 5, -1, 6, -1, 7};
16064       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16065       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16066       ALo = DAG.getNode(ISD::BITCAST, dl, ExVT, ALo);
16067       BLo = DAG.getNode(ISD::BITCAST, dl, ExVT, BLo);
16068       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
16069       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
16070     }
16071
16072     // Extract the hi parts and sign extend to i16
16073     SDValue AHi, BHi;
16074     if (Subtarget->hasSSE41()) {
16075       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
16076                               -1, -1, -1, -1, -1, -1, -1, -1};
16077       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16078       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16079       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
16080       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
16081     } else {
16082       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
16083                               -1, 12, -1, 13, -1, 14, -1, 15};
16084       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16085       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16086       AHi = DAG.getNode(ISD::BITCAST, dl, ExVT, AHi);
16087       BHi = DAG.getNode(ISD::BITCAST, dl, ExVT, BHi);
16088       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
16089       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
16090     }
16091
16092     // Multiply, mask the lower 8bits of the lo/hi results and pack
16093     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
16094     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
16095     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
16096     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
16097     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
16098   }
16099
16100   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
16101   if (VT == MVT::v4i32) {
16102     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
16103            "Should not custom lower when pmuldq is available!");
16104
16105     // Extract the odd parts.
16106     static const int UnpackMask[] = { 1, -1, 3, -1 };
16107     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
16108     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
16109
16110     // Multiply the even parts.
16111     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
16112     // Now multiply odd parts.
16113     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
16114
16115     Evens = DAG.getNode(ISD::BITCAST, dl, VT, Evens);
16116     Odds = DAG.getNode(ISD::BITCAST, dl, VT, Odds);
16117
16118     // Merge the two vectors back together with a shuffle. This expands into 2
16119     // shuffles.
16120     static const int ShufMask[] = { 0, 4, 2, 6 };
16121     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
16122   }
16123
16124   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
16125          "Only know how to lower V2I64/V4I64/V8I64 multiply");
16126
16127   //  Ahi = psrlqi(a, 32);
16128   //  Bhi = psrlqi(b, 32);
16129   //
16130   //  AloBlo = pmuludq(a, b);
16131   //  AloBhi = pmuludq(a, Bhi);
16132   //  AhiBlo = pmuludq(Ahi, b);
16133
16134   //  AloBhi = psllqi(AloBhi, 32);
16135   //  AhiBlo = psllqi(AhiBlo, 32);
16136   //  return AloBlo + AloBhi + AhiBlo;
16137
16138   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
16139   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
16140
16141   // Bit cast to 32-bit vectors for MULUDQ
16142   EVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
16143                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
16144   A = DAG.getNode(ISD::BITCAST, dl, MulVT, A);
16145   B = DAG.getNode(ISD::BITCAST, dl, MulVT, B);
16146   Ahi = DAG.getNode(ISD::BITCAST, dl, MulVT, Ahi);
16147   Bhi = DAG.getNode(ISD::BITCAST, dl, MulVT, Bhi);
16148
16149   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
16150   SDValue AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
16151   SDValue AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
16152
16153   AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
16154   AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
16155
16156   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
16157   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
16158 }
16159
16160 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
16161   assert(Subtarget->isTargetWin64() && "Unexpected target");
16162   EVT VT = Op.getValueType();
16163   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
16164          "Unexpected return type for lowering");
16165
16166   RTLIB::Libcall LC;
16167   bool isSigned;
16168   switch (Op->getOpcode()) {
16169   default: llvm_unreachable("Unexpected request for libcall!");
16170   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
16171   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
16172   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
16173   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
16174   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
16175   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
16176   }
16177
16178   SDLoc dl(Op);
16179   SDValue InChain = DAG.getEntryNode();
16180
16181   TargetLowering::ArgListTy Args;
16182   TargetLowering::ArgListEntry Entry;
16183   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
16184     EVT ArgVT = Op->getOperand(i).getValueType();
16185     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
16186            "Unexpected argument type for lowering");
16187     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
16188     Entry.Node = StackPtr;
16189     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
16190                            false, false, 16);
16191     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
16192     Entry.Ty = PointerType::get(ArgTy,0);
16193     Entry.isSExt = false;
16194     Entry.isZExt = false;
16195     Args.push_back(Entry);
16196   }
16197
16198   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
16199                                          getPointerTy());
16200
16201   TargetLowering::CallLoweringInfo CLI(DAG);
16202   CLI.setDebugLoc(dl).setChain(InChain)
16203     .setCallee(getLibcallCallingConv(LC),
16204                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
16205                Callee, std::move(Args), 0)
16206     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
16207
16208   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
16209   return DAG.getNode(ISD::BITCAST, dl, VT, CallInfo.first);
16210 }
16211
16212 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
16213                              SelectionDAG &DAG) {
16214   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
16215   EVT VT = Op0.getValueType();
16216   SDLoc dl(Op);
16217
16218   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
16219          (VT == MVT::v8i32 && Subtarget->hasInt256()));
16220
16221   // PMULxD operations multiply each even value (starting at 0) of LHS with
16222   // the related value of RHS and produce a widen result.
16223   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
16224   // => <2 x i64> <ae|cg>
16225   //
16226   // In other word, to have all the results, we need to perform two PMULxD:
16227   // 1. one with the even values.
16228   // 2. one with the odd values.
16229   // To achieve #2, with need to place the odd values at an even position.
16230   //
16231   // Place the odd value at an even position (basically, shift all values 1
16232   // step to the left):
16233   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
16234   // <a|b|c|d> => <b|undef|d|undef>
16235   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
16236   // <e|f|g|h> => <f|undef|h|undef>
16237   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
16238
16239   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
16240   // ints.
16241   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
16242   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
16243   unsigned Opcode =
16244       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
16245   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
16246   // => <2 x i64> <ae|cg>
16247   SDValue Mul1 = DAG.getNode(ISD::BITCAST, dl, VT,
16248                              DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
16249   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
16250   // => <2 x i64> <bf|dh>
16251   SDValue Mul2 = DAG.getNode(ISD::BITCAST, dl, VT,
16252                              DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
16253
16254   // Shuffle it back into the right order.
16255   SDValue Highs, Lows;
16256   if (VT == MVT::v8i32) {
16257     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
16258     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
16259     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
16260     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
16261   } else {
16262     const int HighMask[] = {1, 5, 3, 7};
16263     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
16264     const int LowMask[] = {0, 4, 2, 6};
16265     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
16266   }
16267
16268   // If we have a signed multiply but no PMULDQ fix up the high parts of a
16269   // unsigned multiply.
16270   if (IsSigned && !Subtarget->hasSSE41()) {
16271     SDValue ShAmt =
16272         DAG.getConstant(31, dl,
16273                         DAG.getTargetLoweringInfo().getShiftAmountTy(VT));
16274     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
16275                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
16276     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
16277                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
16278
16279     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
16280     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
16281   }
16282
16283   // The first result of MUL_LOHI is actually the low value, followed by the
16284   // high value.
16285   SDValue Ops[] = {Lows, Highs};
16286   return DAG.getMergeValues(Ops, dl);
16287 }
16288
16289 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
16290                                          const X86Subtarget *Subtarget) {
16291   MVT VT = Op.getSimpleValueType();
16292   SDLoc dl(Op);
16293   SDValue R = Op.getOperand(0);
16294   SDValue Amt = Op.getOperand(1);
16295
16296   // Optimize shl/srl/sra with constant shift amount.
16297   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
16298     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
16299       uint64_t ShiftAmt = ShiftConst->getZExtValue();
16300
16301       if (VT == MVT::v2i64 || VT == MVT::v4i32 || VT == MVT::v8i16 ||
16302           (Subtarget->hasInt256() &&
16303            (VT == MVT::v4i64 || VT == MVT::v8i32 || VT == MVT::v16i16)) ||
16304           (Subtarget->hasAVX512() &&
16305            (VT == MVT::v8i64 || VT == MVT::v16i32))) {
16306         if (Op.getOpcode() == ISD::SHL)
16307           return getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, R, ShiftAmt,
16308                                             DAG);
16309         if (Op.getOpcode() == ISD::SRL)
16310           return getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt,
16311                                             DAG);
16312         if (Op.getOpcode() == ISD::SRA && VT != MVT::v2i64 && VT != MVT::v4i64)
16313           return getTargetVShiftByConstNode(X86ISD::VSRAI, dl, VT, R, ShiftAmt,
16314                                             DAG);
16315       }
16316
16317       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
16318         unsigned NumElts = VT.getVectorNumElements();
16319         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
16320
16321         if (Op.getOpcode() == ISD::SHL) {
16322           // Make a large shift.
16323           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
16324                                                    R, ShiftAmt, DAG);
16325           SHL = DAG.getNode(ISD::BITCAST, dl, VT, SHL);
16326           // Zero out the rightmost bits.
16327           SmallVector<SDValue, 32> V(
16328               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
16329           return DAG.getNode(ISD::AND, dl, VT, SHL,
16330                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
16331         }
16332         if (Op.getOpcode() == ISD::SRL) {
16333           // Make a large shift.
16334           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
16335                                                    R, ShiftAmt, DAG);
16336           SRL = DAG.getNode(ISD::BITCAST, dl, VT, SRL);
16337           // Zero out the leftmost bits.
16338           SmallVector<SDValue, 32> V(
16339               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
16340           return DAG.getNode(ISD::AND, dl, VT, SRL,
16341                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
16342         }
16343         if (Op.getOpcode() == ISD::SRA) {
16344           if (ShiftAmt == 7) {
16345             // R s>> 7  ===  R s< 0
16346             SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
16347             return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
16348           }
16349
16350           // R s>> a === ((R u>> a) ^ m) - m
16351           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
16352           SmallVector<SDValue, 32> V(NumElts,
16353                                      DAG.getConstant(128 >> ShiftAmt, dl,
16354                                                      MVT::i8));
16355           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
16356           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
16357           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
16358           return Res;
16359         }
16360         llvm_unreachable("Unknown shift opcode.");
16361       }
16362     }
16363   }
16364
16365   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
16366   if (!Subtarget->is64Bit() &&
16367       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
16368       Amt.getOpcode() == ISD::BITCAST &&
16369       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
16370     Amt = Amt.getOperand(0);
16371     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
16372                      VT.getVectorNumElements();
16373     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
16374     uint64_t ShiftAmt = 0;
16375     for (unsigned i = 0; i != Ratio; ++i) {
16376       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i));
16377       if (!C)
16378         return SDValue();
16379       // 6 == Log2(64)
16380       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
16381     }
16382     // Check remaining shift amounts.
16383     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
16384       uint64_t ShAmt = 0;
16385       for (unsigned j = 0; j != Ratio; ++j) {
16386         ConstantSDNode *C =
16387           dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
16388         if (!C)
16389           return SDValue();
16390         // 6 == Log2(64)
16391         ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
16392       }
16393       if (ShAmt != ShiftAmt)
16394         return SDValue();
16395     }
16396     switch (Op.getOpcode()) {
16397     default:
16398       llvm_unreachable("Unknown shift opcode!");
16399     case ISD::SHL:
16400       return getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, R, ShiftAmt,
16401                                         DAG);
16402     case ISD::SRL:
16403       return getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt,
16404                                         DAG);
16405     case ISD::SRA:
16406       return getTargetVShiftByConstNode(X86ISD::VSRAI, dl, VT, R, ShiftAmt,
16407                                         DAG);
16408     }
16409   }
16410
16411   return SDValue();
16412 }
16413
16414 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
16415                                         const X86Subtarget* Subtarget) {
16416   MVT VT = Op.getSimpleValueType();
16417   SDLoc dl(Op);
16418   SDValue R = Op.getOperand(0);
16419   SDValue Amt = Op.getOperand(1);
16420
16421   if ((VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) ||
16422       VT == MVT::v4i32 || VT == MVT::v8i16 ||
16423       (Subtarget->hasInt256() &&
16424        ((VT == MVT::v4i64 && Op.getOpcode() != ISD::SRA) ||
16425         VT == MVT::v8i32 || VT == MVT::v16i16)) ||
16426        (Subtarget->hasAVX512() && (VT == MVT::v8i64 || VT == MVT::v16i32))) {
16427     SDValue BaseShAmt;
16428     EVT EltVT = VT.getVectorElementType();
16429
16430     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
16431       // Check if this build_vector node is doing a splat.
16432       // If so, then set BaseShAmt equal to the splat value.
16433       BaseShAmt = BV->getSplatValue();
16434       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
16435         BaseShAmt = SDValue();
16436     } else {
16437       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
16438         Amt = Amt.getOperand(0);
16439
16440       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
16441       if (SVN && SVN->isSplat()) {
16442         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
16443         SDValue InVec = Amt.getOperand(0);
16444         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
16445           assert((SplatIdx < InVec.getValueType().getVectorNumElements()) &&
16446                  "Unexpected shuffle index found!");
16447           BaseShAmt = InVec.getOperand(SplatIdx);
16448         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
16449            if (ConstantSDNode *C =
16450                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
16451              if (C->getZExtValue() == SplatIdx)
16452                BaseShAmt = InVec.getOperand(1);
16453            }
16454         }
16455
16456         if (!BaseShAmt)
16457           // Avoid introducing an extract element from a shuffle.
16458           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
16459                                   DAG.getIntPtrConstant(SplatIdx, dl));
16460       }
16461     }
16462
16463     if (BaseShAmt.getNode()) {
16464       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
16465       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
16466         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
16467       else if (EltVT.bitsLT(MVT::i32))
16468         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
16469
16470       switch (Op.getOpcode()) {
16471       default:
16472         llvm_unreachable("Unknown shift opcode!");
16473       case ISD::SHL:
16474         switch (VT.SimpleTy) {
16475         default: return SDValue();
16476         case MVT::v2i64:
16477         case MVT::v4i32:
16478         case MVT::v8i16:
16479         case MVT::v4i64:
16480         case MVT::v8i32:
16481         case MVT::v16i16:
16482         case MVT::v16i32:
16483         case MVT::v8i64:
16484           return getTargetVShiftNode(X86ISD::VSHLI, dl, VT, R, BaseShAmt, DAG);
16485         }
16486       case ISD::SRA:
16487         switch (VT.SimpleTy) {
16488         default: return SDValue();
16489         case MVT::v4i32:
16490         case MVT::v8i16:
16491         case MVT::v8i32:
16492         case MVT::v16i16:
16493         case MVT::v16i32:
16494         case MVT::v8i64:
16495           return getTargetVShiftNode(X86ISD::VSRAI, dl, VT, R, BaseShAmt, DAG);
16496         }
16497       case ISD::SRL:
16498         switch (VT.SimpleTy) {
16499         default: return SDValue();
16500         case MVT::v2i64:
16501         case MVT::v4i32:
16502         case MVT::v8i16:
16503         case MVT::v4i64:
16504         case MVT::v8i32:
16505         case MVT::v16i16:
16506         case MVT::v16i32:
16507         case MVT::v8i64:
16508           return getTargetVShiftNode(X86ISD::VSRLI, dl, VT, R, BaseShAmt, DAG);
16509         }
16510       }
16511     }
16512   }
16513
16514   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
16515   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
16516       Amt.getOpcode() == ISD::BITCAST &&
16517       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
16518     Amt = Amt.getOperand(0);
16519     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
16520                      VT.getVectorNumElements();
16521     std::vector<SDValue> Vals(Ratio);
16522     for (unsigned i = 0; i != Ratio; ++i)
16523       Vals[i] = Amt.getOperand(i);
16524     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
16525       for (unsigned j = 0; j != Ratio; ++j)
16526         if (Vals[j] != Amt.getOperand(i + j))
16527           return SDValue();
16528     }
16529     switch (Op.getOpcode()) {
16530     default:
16531       llvm_unreachable("Unknown shift opcode!");
16532     case ISD::SHL:
16533       return DAG.getNode(X86ISD::VSHL, dl, VT, R, Op.getOperand(1));
16534     case ISD::SRL:
16535       return DAG.getNode(X86ISD::VSRL, dl, VT, R, Op.getOperand(1));
16536     case ISD::SRA:
16537       return DAG.getNode(X86ISD::VSRA, dl, VT, R, Op.getOperand(1));
16538     }
16539   }
16540
16541   return SDValue();
16542 }
16543
16544 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
16545                           SelectionDAG &DAG) {
16546   MVT VT = Op.getSimpleValueType();
16547   SDLoc dl(Op);
16548   SDValue R = Op.getOperand(0);
16549   SDValue Amt = Op.getOperand(1);
16550
16551   assert(VT.isVector() && "Custom lowering only for vector shifts!");
16552   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
16553
16554   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
16555     return V;
16556
16557   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
16558       return V;
16559
16560   if (Subtarget->hasAVX512() && (VT == MVT::v16i32 || VT == MVT::v8i64))
16561     return Op;
16562
16563   // AVX2 has VPSLLV/VPSRAV/VPSRLV.
16564   if (Subtarget->hasInt256()) {
16565     if (Op.getOpcode() == ISD::SRL &&
16566         (VT == MVT::v2i64 || VT == MVT::v4i32 ||
16567          VT == MVT::v4i64 || VT == MVT::v8i32))
16568       return Op;
16569     if (Op.getOpcode() == ISD::SHL &&
16570         (VT == MVT::v2i64 || VT == MVT::v4i32 ||
16571          VT == MVT::v4i64 || VT == MVT::v8i32))
16572       return Op;
16573     if (Op.getOpcode() == ISD::SRA && (VT == MVT::v4i32 || VT == MVT::v8i32))
16574       return Op;
16575   }
16576
16577   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
16578   // shifts per-lane and then shuffle the partial results back together.
16579   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
16580     // Splat the shift amounts so the scalar shifts above will catch it.
16581     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
16582     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
16583     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
16584     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
16585     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
16586   }
16587
16588   // If possible, lower this packed shift into a vector multiply instead of
16589   // expanding it into a sequence of scalar shifts.
16590   // Do this only if the vector shift count is a constant build_vector.
16591   if (Op.getOpcode() == ISD::SHL &&
16592       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
16593        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
16594       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
16595     SmallVector<SDValue, 8> Elts;
16596     EVT SVT = VT.getScalarType();
16597     unsigned SVTBits = SVT.getSizeInBits();
16598     const APInt &One = APInt(SVTBits, 1);
16599     unsigned NumElems = VT.getVectorNumElements();
16600
16601     for (unsigned i=0; i !=NumElems; ++i) {
16602       SDValue Op = Amt->getOperand(i);
16603       if (Op->getOpcode() == ISD::UNDEF) {
16604         Elts.push_back(Op);
16605         continue;
16606       }
16607
16608       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
16609       const APInt &C = APInt(SVTBits, ND->getAPIntValue().getZExtValue());
16610       uint64_t ShAmt = C.getZExtValue();
16611       if (ShAmt >= SVTBits) {
16612         Elts.push_back(DAG.getUNDEF(SVT));
16613         continue;
16614       }
16615       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
16616     }
16617     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
16618     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
16619   }
16620
16621   // Lower SHL with variable shift amount.
16622   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
16623     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
16624
16625     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
16626                      DAG.getConstant(0x3f800000U, dl, VT));
16627     Op = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, Op);
16628     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
16629     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
16630   }
16631
16632   // If possible, lower this shift as a sequence of two shifts by
16633   // constant plus a MOVSS/MOVSD instead of scalarizing it.
16634   // Example:
16635   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
16636   //
16637   // Could be rewritten as:
16638   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
16639   //
16640   // The advantage is that the two shifts from the example would be
16641   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
16642   // the vector shift into four scalar shifts plus four pairs of vector
16643   // insert/extract.
16644   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
16645       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
16646     unsigned TargetOpcode = X86ISD::MOVSS;
16647     bool CanBeSimplified;
16648     // The splat value for the first packed shift (the 'X' from the example).
16649     SDValue Amt1 = Amt->getOperand(0);
16650     // The splat value for the second packed shift (the 'Y' from the example).
16651     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
16652                                         Amt->getOperand(2);
16653
16654     // See if it is possible to replace this node with a sequence of
16655     // two shifts followed by a MOVSS/MOVSD
16656     if (VT == MVT::v4i32) {
16657       // Check if it is legal to use a MOVSS.
16658       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
16659                         Amt2 == Amt->getOperand(3);
16660       if (!CanBeSimplified) {
16661         // Otherwise, check if we can still simplify this node using a MOVSD.
16662         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
16663                           Amt->getOperand(2) == Amt->getOperand(3);
16664         TargetOpcode = X86ISD::MOVSD;
16665         Amt2 = Amt->getOperand(2);
16666       }
16667     } else {
16668       // Do similar checks for the case where the machine value type
16669       // is MVT::v8i16.
16670       CanBeSimplified = Amt1 == Amt->getOperand(1);
16671       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
16672         CanBeSimplified = Amt2 == Amt->getOperand(i);
16673
16674       if (!CanBeSimplified) {
16675         TargetOpcode = X86ISD::MOVSD;
16676         CanBeSimplified = true;
16677         Amt2 = Amt->getOperand(4);
16678         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
16679           CanBeSimplified = Amt1 == Amt->getOperand(i);
16680         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
16681           CanBeSimplified = Amt2 == Amt->getOperand(j);
16682       }
16683     }
16684
16685     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
16686         isa<ConstantSDNode>(Amt2)) {
16687       // Replace this node with two shifts followed by a MOVSS/MOVSD.
16688       EVT CastVT = MVT::v4i32;
16689       SDValue Splat1 =
16690         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
16691       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
16692       SDValue Splat2 =
16693         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
16694       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
16695       if (TargetOpcode == X86ISD::MOVSD)
16696         CastVT = MVT::v2i64;
16697       SDValue BitCast1 = DAG.getNode(ISD::BITCAST, dl, CastVT, Shift1);
16698       SDValue BitCast2 = DAG.getNode(ISD::BITCAST, dl, CastVT, Shift2);
16699       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
16700                                             BitCast1, DAG);
16701       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
16702     }
16703   }
16704
16705   if (VT == MVT::v16i8 && Op->getOpcode() == ISD::SHL) {
16706     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
16707     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(5, dl, VT));
16708
16709     SDValue VSelM = DAG.getConstant(0x80, dl, VT);
16710     SDValue OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16711     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16712
16713     // r = VSELECT(r, shl(r, 4), a);
16714     SDValue M = DAG.getNode(ISD::SHL, dl, VT, R, DAG.getConstant(4, dl, VT));
16715     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
16716
16717     // a += a
16718     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
16719     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16720     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16721
16722     // r = VSELECT(r, shl(r, 2), a);
16723     M = DAG.getNode(ISD::SHL, dl, VT, R, DAG.getConstant(2, dl, VT));
16724     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
16725
16726     // a += a
16727     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
16728     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16729     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16730
16731     // return VSELECT(r, r+r, a);
16732     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel,
16733                     DAG.getNode(ISD::ADD, dl, VT, R, R), R);
16734     return R;
16735   }
16736
16737   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
16738   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
16739   // solution better.
16740   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
16741     MVT NewVT = VT == MVT::v8i16 ? MVT::v8i32 : MVT::v16i16;
16742     unsigned ExtOpc =
16743         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
16744     R = DAG.getNode(ExtOpc, dl, NewVT, R);
16745     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, NewVT, Amt);
16746     return DAG.getNode(ISD::TRUNCATE, dl, VT,
16747                        DAG.getNode(Op.getOpcode(), dl, NewVT, R, Amt));
16748   }
16749
16750   // Decompose 256-bit shifts into smaller 128-bit shifts.
16751   if (VT.is256BitVector()) {
16752     unsigned NumElems = VT.getVectorNumElements();
16753     MVT EltVT = VT.getVectorElementType();
16754     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
16755
16756     // Extract the two vectors
16757     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
16758     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
16759
16760     // Recreate the shift amount vectors
16761     SDValue Amt1, Amt2;
16762     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
16763       // Constant shift amount
16764       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
16765       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
16766       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
16767
16768       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
16769       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
16770     } else {
16771       // Variable shift amount
16772       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
16773       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
16774     }
16775
16776     // Issue new vector shifts for the smaller types
16777     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
16778     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
16779
16780     // Concatenate the result back
16781     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
16782   }
16783
16784   return SDValue();
16785 }
16786
16787 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
16788   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
16789   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
16790   // looks for this combo and may remove the "setcc" instruction if the "setcc"
16791   // has only one use.
16792   SDNode *N = Op.getNode();
16793   SDValue LHS = N->getOperand(0);
16794   SDValue RHS = N->getOperand(1);
16795   unsigned BaseOp = 0;
16796   unsigned Cond = 0;
16797   SDLoc DL(Op);
16798   switch (Op.getOpcode()) {
16799   default: llvm_unreachable("Unknown ovf instruction!");
16800   case ISD::SADDO:
16801     // A subtract of one will be selected as a INC. Note that INC doesn't
16802     // set CF, so we can't do this for UADDO.
16803     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
16804       if (C->isOne()) {
16805         BaseOp = X86ISD::INC;
16806         Cond = X86::COND_O;
16807         break;
16808       }
16809     BaseOp = X86ISD::ADD;
16810     Cond = X86::COND_O;
16811     break;
16812   case ISD::UADDO:
16813     BaseOp = X86ISD::ADD;
16814     Cond = X86::COND_B;
16815     break;
16816   case ISD::SSUBO:
16817     // A subtract of one will be selected as a DEC. Note that DEC doesn't
16818     // set CF, so we can't do this for USUBO.
16819     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
16820       if (C->isOne()) {
16821         BaseOp = X86ISD::DEC;
16822         Cond = X86::COND_O;
16823         break;
16824       }
16825     BaseOp = X86ISD::SUB;
16826     Cond = X86::COND_O;
16827     break;
16828   case ISD::USUBO:
16829     BaseOp = X86ISD::SUB;
16830     Cond = X86::COND_B;
16831     break;
16832   case ISD::SMULO:
16833     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
16834     Cond = X86::COND_O;
16835     break;
16836   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
16837     if (N->getValueType(0) == MVT::i8) {
16838       BaseOp = X86ISD::UMUL8;
16839       Cond = X86::COND_O;
16840       break;
16841     }
16842     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
16843                                  MVT::i32);
16844     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
16845
16846     SDValue SetCC =
16847       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
16848                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
16849                   SDValue(Sum.getNode(), 2));
16850
16851     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
16852   }
16853   }
16854
16855   // Also sets EFLAGS.
16856   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
16857   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
16858
16859   SDValue SetCC =
16860     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
16861                 DAG.getConstant(Cond, DL, MVT::i32),
16862                 SDValue(Sum.getNode(), 1));
16863
16864   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
16865 }
16866
16867 /// Returns true if the operand type is exactly twice the native width, and
16868 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
16869 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
16870 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
16871 bool X86TargetLowering::needsCmpXchgNb(const Type *MemType) const {
16872   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
16873
16874   if (OpWidth == 64)
16875     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
16876   else if (OpWidth == 128)
16877     return Subtarget->hasCmpxchg16b();
16878   else
16879     return false;
16880 }
16881
16882 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
16883   return needsCmpXchgNb(SI->getValueOperand()->getType());
16884 }
16885
16886 // Note: this turns large loads into lock cmpxchg8b/16b.
16887 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
16888 bool X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
16889   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
16890   return needsCmpXchgNb(PTy->getElementType());
16891 }
16892
16893 TargetLoweringBase::AtomicRMWExpansionKind
16894 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
16895   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
16896   const Type *MemType = AI->getType();
16897
16898   // If the operand is too big, we must see if cmpxchg8/16b is available
16899   // and default to library calls otherwise.
16900   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
16901     return needsCmpXchgNb(MemType) ? AtomicRMWExpansionKind::CmpXChg
16902                                    : AtomicRMWExpansionKind::None;
16903   }
16904
16905   AtomicRMWInst::BinOp Op = AI->getOperation();
16906   switch (Op) {
16907   default:
16908     llvm_unreachable("Unknown atomic operation");
16909   case AtomicRMWInst::Xchg:
16910   case AtomicRMWInst::Add:
16911   case AtomicRMWInst::Sub:
16912     // It's better to use xadd, xsub or xchg for these in all cases.
16913     return AtomicRMWExpansionKind::None;
16914   case AtomicRMWInst::Or:
16915   case AtomicRMWInst::And:
16916   case AtomicRMWInst::Xor:
16917     // If the atomicrmw's result isn't actually used, we can just add a "lock"
16918     // prefix to a normal instruction for these operations.
16919     return !AI->use_empty() ? AtomicRMWExpansionKind::CmpXChg
16920                             : AtomicRMWExpansionKind::None;
16921   case AtomicRMWInst::Nand:
16922   case AtomicRMWInst::Max:
16923   case AtomicRMWInst::Min:
16924   case AtomicRMWInst::UMax:
16925   case AtomicRMWInst::UMin:
16926     // These always require a non-trivial set of data operations on x86. We must
16927     // use a cmpxchg loop.
16928     return AtomicRMWExpansionKind::CmpXChg;
16929   }
16930 }
16931
16932 static bool hasMFENCE(const X86Subtarget& Subtarget) {
16933   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
16934   // no-sse2). There isn't any reason to disable it if the target processor
16935   // supports it.
16936   return Subtarget.hasSSE2() || Subtarget.is64Bit();
16937 }
16938
16939 LoadInst *
16940 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
16941   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
16942   const Type *MemType = AI->getType();
16943   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
16944   // there is no benefit in turning such RMWs into loads, and it is actually
16945   // harmful as it introduces a mfence.
16946   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
16947     return nullptr;
16948
16949   auto Builder = IRBuilder<>(AI);
16950   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
16951   auto SynchScope = AI->getSynchScope();
16952   // We must restrict the ordering to avoid generating loads with Release or
16953   // ReleaseAcquire orderings.
16954   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
16955   auto Ptr = AI->getPointerOperand();
16956
16957   // Before the load we need a fence. Here is an example lifted from
16958   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
16959   // is required:
16960   // Thread 0:
16961   //   x.store(1, relaxed);
16962   //   r1 = y.fetch_add(0, release);
16963   // Thread 1:
16964   //   y.fetch_add(42, acquire);
16965   //   r2 = x.load(relaxed);
16966   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
16967   // lowered to just a load without a fence. A mfence flushes the store buffer,
16968   // making the optimization clearly correct.
16969   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
16970   // otherwise, we might be able to be more agressive on relaxed idempotent
16971   // rmw. In practice, they do not look useful, so we don't try to be
16972   // especially clever.
16973   if (SynchScope == SingleThread) {
16974     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
16975     // the IR level, so we must wrap it in an intrinsic.
16976     return nullptr;
16977   } else if (hasMFENCE(*Subtarget)) {
16978     Function *MFence = llvm::Intrinsic::getDeclaration(M,
16979             Intrinsic::x86_sse2_mfence);
16980     Builder.CreateCall(MFence);
16981   } else {
16982     // FIXME: it might make sense to use a locked operation here but on a
16983     // different cache-line to prevent cache-line bouncing. In practice it
16984     // is probably a small win, and x86 processors without mfence are rare
16985     // enough that we do not bother.
16986     return nullptr;
16987   }
16988
16989   // Finally we can emit the atomic load.
16990   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
16991           AI->getType()->getPrimitiveSizeInBits());
16992   Loaded->setAtomic(Order, SynchScope);
16993   AI->replaceAllUsesWith(Loaded);
16994   AI->eraseFromParent();
16995   return Loaded;
16996 }
16997
16998 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
16999                                  SelectionDAG &DAG) {
17000   SDLoc dl(Op);
17001   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
17002     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
17003   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
17004     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
17005
17006   // The only fence that needs an instruction is a sequentially-consistent
17007   // cross-thread fence.
17008   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
17009     if (hasMFENCE(*Subtarget))
17010       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
17011
17012     SDValue Chain = Op.getOperand(0);
17013     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
17014     SDValue Ops[] = {
17015       DAG.getRegister(X86::ESP, MVT::i32),     // Base
17016       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
17017       DAG.getRegister(0, MVT::i32),            // Index
17018       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
17019       DAG.getRegister(0, MVT::i32),            // Segment.
17020       Zero,
17021       Chain
17022     };
17023     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
17024     return SDValue(Res, 0);
17025   }
17026
17027   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
17028   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
17029 }
17030
17031 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
17032                              SelectionDAG &DAG) {
17033   MVT T = Op.getSimpleValueType();
17034   SDLoc DL(Op);
17035   unsigned Reg = 0;
17036   unsigned size = 0;
17037   switch(T.SimpleTy) {
17038   default: llvm_unreachable("Invalid value type!");
17039   case MVT::i8:  Reg = X86::AL;  size = 1; break;
17040   case MVT::i16: Reg = X86::AX;  size = 2; break;
17041   case MVT::i32: Reg = X86::EAX; size = 4; break;
17042   case MVT::i64:
17043     assert(Subtarget->is64Bit() && "Node not type legal!");
17044     Reg = X86::RAX; size = 8;
17045     break;
17046   }
17047   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
17048                                   Op.getOperand(2), SDValue());
17049   SDValue Ops[] = { cpIn.getValue(0),
17050                     Op.getOperand(1),
17051                     Op.getOperand(3),
17052                     DAG.getTargetConstant(size, DL, MVT::i8),
17053                     cpIn.getValue(1) };
17054   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
17055   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
17056   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
17057                                            Ops, T, MMO);
17058
17059   SDValue cpOut =
17060     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
17061   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
17062                                       MVT::i32, cpOut.getValue(2));
17063   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
17064                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
17065                                 EFLAGS);
17066
17067   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
17068   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
17069   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
17070   return SDValue();
17071 }
17072
17073 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
17074                             SelectionDAG &DAG) {
17075   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
17076   MVT DstVT = Op.getSimpleValueType();
17077
17078   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
17079     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17080     if (DstVT != MVT::f64)
17081       // This conversion needs to be expanded.
17082       return SDValue();
17083
17084     SDValue InVec = Op->getOperand(0);
17085     SDLoc dl(Op);
17086     unsigned NumElts = SrcVT.getVectorNumElements();
17087     EVT SVT = SrcVT.getVectorElementType();
17088
17089     // Widen the vector in input in the case of MVT::v2i32.
17090     // Example: from MVT::v2i32 to MVT::v4i32.
17091     SmallVector<SDValue, 16> Elts;
17092     for (unsigned i = 0, e = NumElts; i != e; ++i)
17093       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
17094                                  DAG.getIntPtrConstant(i, dl)));
17095
17096     // Explicitly mark the extra elements as Undef.
17097     Elts.append(NumElts, DAG.getUNDEF(SVT));
17098
17099     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
17100     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
17101     SDValue ToV2F64 = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, BV);
17102     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
17103                        DAG.getIntPtrConstant(0, dl));
17104   }
17105
17106   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
17107          Subtarget->hasMMX() && "Unexpected custom BITCAST");
17108   assert((DstVT == MVT::i64 ||
17109           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
17110          "Unexpected custom BITCAST");
17111   // i64 <=> MMX conversions are Legal.
17112   if (SrcVT==MVT::i64 && DstVT.isVector())
17113     return Op;
17114   if (DstVT==MVT::i64 && SrcVT.isVector())
17115     return Op;
17116   // MMX <=> MMX conversions are Legal.
17117   if (SrcVT.isVector() && DstVT.isVector())
17118     return Op;
17119   // All other conversions need to be expanded.
17120   return SDValue();
17121 }
17122
17123 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
17124                           SelectionDAG &DAG) {
17125   SDNode *Node = Op.getNode();
17126   SDLoc dl(Node);
17127
17128   Op = Op.getOperand(0);
17129   EVT VT = Op.getValueType();
17130   assert((VT.is128BitVector() || VT.is256BitVector()) &&
17131          "CTPOP lowering only implemented for 128/256-bit wide vector types");
17132
17133   unsigned NumElts = VT.getVectorNumElements();
17134   EVT EltVT = VT.getVectorElementType();
17135   unsigned Len = EltVT.getSizeInBits();
17136
17137   // This is the vectorized version of the "best" algorithm from
17138   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
17139   // with a minor tweak to use a series of adds + shifts instead of vector
17140   // multiplications. Implemented for the v2i64, v4i64, v4i32, v8i32 types:
17141   //
17142   //  v2i64, v4i64, v4i32 => Only profitable w/ popcnt disabled
17143   //  v8i32 => Always profitable
17144   //
17145   // FIXME: There a couple of possible improvements:
17146   //
17147   // 1) Support for i8 and i16 vectors (needs measurements if popcnt enabled).
17148   // 2) Use strategies from http://wm.ite.pl/articles/sse-popcount.html
17149   //
17150   assert(EltVT.isInteger() && (Len == 32 || Len == 64) && Len % 8 == 0 &&
17151          "CTPOP not implemented for this vector element type.");
17152
17153   // X86 canonicalize ANDs to vXi64, generate the appropriate bitcasts to avoid
17154   // extra legalization.
17155   bool NeedsBitcast = EltVT == MVT::i32;
17156   MVT BitcastVT = VT.is256BitVector() ? MVT::v4i64 : MVT::v2i64;
17157
17158   SDValue Cst55 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x55)), dl,
17159                                   EltVT);
17160   SDValue Cst33 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x33)), dl,
17161                                   EltVT);
17162   SDValue Cst0F = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x0F)), dl,
17163                                   EltVT);
17164
17165   // v = v - ((v >> 1) & 0x55555555...)
17166   SmallVector<SDValue, 8> Ones(NumElts, DAG.getConstant(1, dl, EltVT));
17167   SDValue OnesV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ones);
17168   SDValue Srl = DAG.getNode(ISD::SRL, dl, VT, Op, OnesV);
17169   if (NeedsBitcast)
17170     Srl = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Srl);
17171
17172   SmallVector<SDValue, 8> Mask55(NumElts, Cst55);
17173   SDValue M55 = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Mask55);
17174   if (NeedsBitcast)
17175     M55 = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M55);
17176
17177   SDValue And = DAG.getNode(ISD::AND, dl, Srl.getValueType(), Srl, M55);
17178   if (VT != And.getValueType())
17179     And = DAG.getNode(ISD::BITCAST, dl, VT, And);
17180   SDValue Sub = DAG.getNode(ISD::SUB, dl, VT, Op, And);
17181
17182   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
17183   SmallVector<SDValue, 8> Mask33(NumElts, Cst33);
17184   SDValue M33 = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Mask33);
17185   SmallVector<SDValue, 8> Twos(NumElts, DAG.getConstant(2, dl, EltVT));
17186   SDValue TwosV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Twos);
17187
17188   Srl = DAG.getNode(ISD::SRL, dl, VT, Sub, TwosV);
17189   if (NeedsBitcast) {
17190     Srl = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Srl);
17191     M33 = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M33);
17192     Sub = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Sub);
17193   }
17194
17195   SDValue AndRHS = DAG.getNode(ISD::AND, dl, M33.getValueType(), Srl, M33);
17196   SDValue AndLHS = DAG.getNode(ISD::AND, dl, M33.getValueType(), Sub, M33);
17197   if (VT != AndRHS.getValueType()) {
17198     AndRHS = DAG.getNode(ISD::BITCAST, dl, VT, AndRHS);
17199     AndLHS = DAG.getNode(ISD::BITCAST, dl, VT, AndLHS);
17200   }
17201   SDValue Add = DAG.getNode(ISD::ADD, dl, VT, AndLHS, AndRHS);
17202
17203   // v = (v + (v >> 4)) & 0x0F0F0F0F...
17204   SmallVector<SDValue, 8> Fours(NumElts, DAG.getConstant(4, dl, EltVT));
17205   SDValue FoursV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Fours);
17206   Srl = DAG.getNode(ISD::SRL, dl, VT, Add, FoursV);
17207   Add = DAG.getNode(ISD::ADD, dl, VT, Add, Srl);
17208
17209   SmallVector<SDValue, 8> Mask0F(NumElts, Cst0F);
17210   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Mask0F);
17211   if (NeedsBitcast) {
17212     Add = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Add);
17213     M0F = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M0F);
17214   }
17215   And = DAG.getNode(ISD::AND, dl, M0F.getValueType(), Add, M0F);
17216   if (VT != And.getValueType())
17217     And = DAG.getNode(ISD::BITCAST, dl, VT, And);
17218
17219   // The algorithm mentioned above uses:
17220   //    v = (v * 0x01010101...) >> (Len - 8)
17221   //
17222   // Change it to use vector adds + vector shifts which yield faster results on
17223   // Haswell than using vector integer multiplication.
17224   //
17225   // For i32 elements:
17226   //    v = v + (v >> 8)
17227   //    v = v + (v >> 16)
17228   //
17229   // For i64 elements:
17230   //    v = v + (v >> 8)
17231   //    v = v + (v >> 16)
17232   //    v = v + (v >> 32)
17233   //
17234   Add = And;
17235   SmallVector<SDValue, 8> Csts;
17236   for (unsigned i = 8; i <= Len/2; i *= 2) {
17237     Csts.assign(NumElts, DAG.getConstant(i, dl, EltVT));
17238     SDValue CstsV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Csts);
17239     Srl = DAG.getNode(ISD::SRL, dl, VT, Add, CstsV);
17240     Add = DAG.getNode(ISD::ADD, dl, VT, Add, Srl);
17241     Csts.clear();
17242   }
17243
17244   // The result is on the least significant 6-bits on i32 and 7-bits on i64.
17245   SDValue Cst3F = DAG.getConstant(APInt(Len, Len == 32 ? 0x3F : 0x7F), dl,
17246                                   EltVT);
17247   SmallVector<SDValue, 8> Cst3FV(NumElts, Cst3F);
17248   SDValue M3F = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Cst3FV);
17249   if (NeedsBitcast) {
17250     Add = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Add);
17251     M3F = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M3F);
17252   }
17253   And = DAG.getNode(ISD::AND, dl, M3F.getValueType(), Add, M3F);
17254   if (VT != And.getValueType())
17255     And = DAG.getNode(ISD::BITCAST, dl, VT, And);
17256
17257   return And;
17258 }
17259
17260 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
17261   SDNode *Node = Op.getNode();
17262   SDLoc dl(Node);
17263   EVT T = Node->getValueType(0);
17264   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
17265                               DAG.getConstant(0, dl, T), Node->getOperand(2));
17266   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
17267                        cast<AtomicSDNode>(Node)->getMemoryVT(),
17268                        Node->getOperand(0),
17269                        Node->getOperand(1), negOp,
17270                        cast<AtomicSDNode>(Node)->getMemOperand(),
17271                        cast<AtomicSDNode>(Node)->getOrdering(),
17272                        cast<AtomicSDNode>(Node)->getSynchScope());
17273 }
17274
17275 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
17276   SDNode *Node = Op.getNode();
17277   SDLoc dl(Node);
17278   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
17279
17280   // Convert seq_cst store -> xchg
17281   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
17282   // FIXME: On 32-bit, store -> fist or movq would be more efficient
17283   //        (The only way to get a 16-byte store is cmpxchg16b)
17284   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
17285   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
17286       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
17287     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
17288                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
17289                                  Node->getOperand(0),
17290                                  Node->getOperand(1), Node->getOperand(2),
17291                                  cast<AtomicSDNode>(Node)->getMemOperand(),
17292                                  cast<AtomicSDNode>(Node)->getOrdering(),
17293                                  cast<AtomicSDNode>(Node)->getSynchScope());
17294     return Swap.getValue(1);
17295   }
17296   // Other atomic stores have a simple pattern.
17297   return Op;
17298 }
17299
17300 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
17301   EVT VT = Op.getNode()->getSimpleValueType(0);
17302
17303   // Let legalize expand this if it isn't a legal type yet.
17304   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
17305     return SDValue();
17306
17307   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17308
17309   unsigned Opc;
17310   bool ExtraOp = false;
17311   switch (Op.getOpcode()) {
17312   default: llvm_unreachable("Invalid code");
17313   case ISD::ADDC: Opc = X86ISD::ADD; break;
17314   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
17315   case ISD::SUBC: Opc = X86ISD::SUB; break;
17316   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
17317   }
17318
17319   if (!ExtraOp)
17320     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
17321                        Op.getOperand(1));
17322   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
17323                      Op.getOperand(1), Op.getOperand(2));
17324 }
17325
17326 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
17327                             SelectionDAG &DAG) {
17328   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
17329
17330   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
17331   // which returns the values as { float, float } (in XMM0) or
17332   // { double, double } (which is returned in XMM0, XMM1).
17333   SDLoc dl(Op);
17334   SDValue Arg = Op.getOperand(0);
17335   EVT ArgVT = Arg.getValueType();
17336   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
17337
17338   TargetLowering::ArgListTy Args;
17339   TargetLowering::ArgListEntry Entry;
17340
17341   Entry.Node = Arg;
17342   Entry.Ty = ArgTy;
17343   Entry.isSExt = false;
17344   Entry.isZExt = false;
17345   Args.push_back(Entry);
17346
17347   bool isF64 = ArgVT == MVT::f64;
17348   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
17349   // the small struct {f32, f32} is returned in (eax, edx). For f64,
17350   // the results are returned via SRet in memory.
17351   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
17352   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17353   SDValue Callee = DAG.getExternalSymbol(LibcallName, TLI.getPointerTy());
17354
17355   Type *RetTy = isF64
17356     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
17357     : (Type*)VectorType::get(ArgTy, 4);
17358
17359   TargetLowering::CallLoweringInfo CLI(DAG);
17360   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
17361     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
17362
17363   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
17364
17365   if (isF64)
17366     // Returned in xmm0 and xmm1.
17367     return CallResult.first;
17368
17369   // Returned in bits 0:31 and 32:64 xmm0.
17370   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
17371                                CallResult.first, DAG.getIntPtrConstant(0, dl));
17372   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
17373                                CallResult.first, DAG.getIntPtrConstant(1, dl));
17374   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
17375   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
17376 }
17377
17378 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
17379                              SelectionDAG &DAG) {
17380   assert(Subtarget->hasAVX512() &&
17381          "MGATHER/MSCATTER are supported on AVX-512 arch only");
17382
17383   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
17384   EVT VT = N->getValue().getValueType();
17385   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
17386   SDLoc dl(Op);
17387
17388   // X86 scatter kills mask register, so its type should be added to
17389   // the list of return values
17390   if (N->getNumValues() == 1) {
17391     SDValue Index = N->getIndex();
17392     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
17393         !Index.getValueType().is512BitVector())
17394       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
17395
17396     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
17397     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
17398                       N->getOperand(3), Index };
17399
17400     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
17401     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
17402     return SDValue(NewScatter.getNode(), 0);
17403   }
17404   return Op;
17405 }
17406
17407 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
17408                             SelectionDAG &DAG) {
17409   assert(Subtarget->hasAVX512() &&
17410          "MGATHER/MSCATTER are supported on AVX-512 arch only");
17411
17412   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
17413   EVT VT = Op.getValueType();
17414   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
17415   SDLoc dl(Op);
17416
17417   SDValue Index = N->getIndex();
17418   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
17419       !Index.getValueType().is512BitVector()) {
17420     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
17421     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
17422                       N->getOperand(3), Index };
17423     DAG.UpdateNodeOperands(N, Ops);
17424   }
17425   return Op;
17426 }
17427
17428 /// LowerOperation - Provide custom lowering hooks for some operations.
17429 ///
17430 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
17431   switch (Op.getOpcode()) {
17432   default: llvm_unreachable("Should not custom lower this!");
17433   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
17434   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
17435     return LowerCMP_SWAP(Op, Subtarget, DAG);
17436   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
17437   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
17438   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
17439   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
17440   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
17441   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
17442   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
17443   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
17444   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
17445   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
17446   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
17447   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
17448   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
17449   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
17450   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
17451   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
17452   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
17453   case ISD::SHL_PARTS:
17454   case ISD::SRA_PARTS:
17455   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
17456   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
17457   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
17458   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
17459   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
17460   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
17461   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
17462   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
17463   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
17464   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
17465   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
17466   case ISD::FABS:
17467   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
17468   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
17469   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
17470   case ISD::SETCC:              return LowerSETCC(Op, DAG);
17471   case ISD::SELECT:             return LowerSELECT(Op, DAG);
17472   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
17473   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
17474   case ISD::VASTART:            return LowerVASTART(Op, DAG);
17475   case ISD::VAARG:              return LowerVAARG(Op, DAG);
17476   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
17477   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
17478   case ISD::INTRINSIC_VOID:
17479   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
17480   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
17481   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
17482   case ISD::FRAME_TO_ARGS_OFFSET:
17483                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
17484   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
17485   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
17486   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
17487   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
17488   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
17489   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
17490   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
17491   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
17492   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, DAG);
17493   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
17494   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
17495   case ISD::UMUL_LOHI:
17496   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
17497   case ISD::SRA:
17498   case ISD::SRL:
17499   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
17500   case ISD::SADDO:
17501   case ISD::UADDO:
17502   case ISD::SSUBO:
17503   case ISD::USUBO:
17504   case ISD::SMULO:
17505   case ISD::UMULO:              return LowerXALUO(Op, DAG);
17506   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
17507   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
17508   case ISD::ADDC:
17509   case ISD::ADDE:
17510   case ISD::SUBC:
17511   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
17512   case ISD::ADD:                return LowerADD(Op, DAG);
17513   case ISD::SUB:                return LowerSUB(Op, DAG);
17514   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
17515   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
17516   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
17517   }
17518 }
17519
17520 /// ReplaceNodeResults - Replace a node with an illegal result type
17521 /// with a new node built out of custom code.
17522 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
17523                                            SmallVectorImpl<SDValue>&Results,
17524                                            SelectionDAG &DAG) const {
17525   SDLoc dl(N);
17526   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17527   switch (N->getOpcode()) {
17528   default:
17529     llvm_unreachable("Do not know how to custom type legalize this operation!");
17530   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
17531   case X86ISD::FMINC:
17532   case X86ISD::FMIN:
17533   case X86ISD::FMAXC:
17534   case X86ISD::FMAX: {
17535     EVT VT = N->getValueType(0);
17536     if (VT != MVT::v2f32)
17537       llvm_unreachable("Unexpected type (!= v2f32) on FMIN/FMAX.");
17538     SDValue UNDEF = DAG.getUNDEF(VT);
17539     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
17540                               N->getOperand(0), UNDEF);
17541     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
17542                               N->getOperand(1), UNDEF);
17543     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
17544     return;
17545   }
17546   case ISD::SIGN_EXTEND_INREG:
17547   case ISD::ADDC:
17548   case ISD::ADDE:
17549   case ISD::SUBC:
17550   case ISD::SUBE:
17551     // We don't want to expand or promote these.
17552     return;
17553   case ISD::SDIV:
17554   case ISD::UDIV:
17555   case ISD::SREM:
17556   case ISD::UREM:
17557   case ISD::SDIVREM:
17558   case ISD::UDIVREM: {
17559     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
17560     Results.push_back(V);
17561     return;
17562   }
17563   case ISD::FP_TO_SINT:
17564   case ISD::FP_TO_UINT: {
17565     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
17566
17567     if (!IsSigned && !isIntegerTypeFTOL(SDValue(N, 0).getValueType()))
17568       return;
17569
17570     std::pair<SDValue,SDValue> Vals =
17571         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
17572     SDValue FIST = Vals.first, StackSlot = Vals.second;
17573     if (FIST.getNode()) {
17574       EVT VT = N->getValueType(0);
17575       // Return a load from the stack slot.
17576       if (StackSlot.getNode())
17577         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
17578                                       MachinePointerInfo(),
17579                                       false, false, false, 0));
17580       else
17581         Results.push_back(FIST);
17582     }
17583     return;
17584   }
17585   case ISD::UINT_TO_FP: {
17586     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17587     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
17588         N->getValueType(0) != MVT::v2f32)
17589       return;
17590     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
17591                                  N->getOperand(0));
17592     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
17593                                      MVT::f64);
17594     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
17595     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
17596                              DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, VBias));
17597     Or = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or);
17598     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
17599     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
17600     return;
17601   }
17602   case ISD::FP_ROUND: {
17603     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
17604         return;
17605     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
17606     Results.push_back(V);
17607     return;
17608   }
17609   case ISD::INTRINSIC_W_CHAIN: {
17610     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
17611     switch (IntNo) {
17612     default : llvm_unreachable("Do not know how to custom type "
17613                                "legalize this intrinsic operation!");
17614     case Intrinsic::x86_rdtsc:
17615       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
17616                                      Results);
17617     case Intrinsic::x86_rdtscp:
17618       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
17619                                      Results);
17620     case Intrinsic::x86_rdpmc:
17621       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
17622     }
17623   }
17624   case ISD::READCYCLECOUNTER: {
17625     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
17626                                    Results);
17627   }
17628   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
17629     EVT T = N->getValueType(0);
17630     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
17631     bool Regs64bit = T == MVT::i128;
17632     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
17633     SDValue cpInL, cpInH;
17634     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
17635                         DAG.getConstant(0, dl, HalfT));
17636     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
17637                         DAG.getConstant(1, dl, HalfT));
17638     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
17639                              Regs64bit ? X86::RAX : X86::EAX,
17640                              cpInL, SDValue());
17641     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
17642                              Regs64bit ? X86::RDX : X86::EDX,
17643                              cpInH, cpInL.getValue(1));
17644     SDValue swapInL, swapInH;
17645     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
17646                           DAG.getConstant(0, dl, HalfT));
17647     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
17648                           DAG.getConstant(1, dl, HalfT));
17649     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
17650                                Regs64bit ? X86::RBX : X86::EBX,
17651                                swapInL, cpInH.getValue(1));
17652     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
17653                                Regs64bit ? X86::RCX : X86::ECX,
17654                                swapInH, swapInL.getValue(1));
17655     SDValue Ops[] = { swapInH.getValue(0),
17656                       N->getOperand(1),
17657                       swapInH.getValue(1) };
17658     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
17659     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
17660     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
17661                                   X86ISD::LCMPXCHG8_DAG;
17662     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
17663     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
17664                                         Regs64bit ? X86::RAX : X86::EAX,
17665                                         HalfT, Result.getValue(1));
17666     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
17667                                         Regs64bit ? X86::RDX : X86::EDX,
17668                                         HalfT, cpOutL.getValue(2));
17669     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
17670
17671     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
17672                                         MVT::i32, cpOutH.getValue(2));
17673     SDValue Success =
17674         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17675                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
17676     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
17677
17678     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
17679     Results.push_back(Success);
17680     Results.push_back(EFLAGS.getValue(1));
17681     return;
17682   }
17683   case ISD::ATOMIC_SWAP:
17684   case ISD::ATOMIC_LOAD_ADD:
17685   case ISD::ATOMIC_LOAD_SUB:
17686   case ISD::ATOMIC_LOAD_AND:
17687   case ISD::ATOMIC_LOAD_OR:
17688   case ISD::ATOMIC_LOAD_XOR:
17689   case ISD::ATOMIC_LOAD_NAND:
17690   case ISD::ATOMIC_LOAD_MIN:
17691   case ISD::ATOMIC_LOAD_MAX:
17692   case ISD::ATOMIC_LOAD_UMIN:
17693   case ISD::ATOMIC_LOAD_UMAX:
17694   case ISD::ATOMIC_LOAD: {
17695     // Delegate to generic TypeLegalization. Situations we can really handle
17696     // should have already been dealt with by AtomicExpandPass.cpp.
17697     break;
17698   }
17699   case ISD::BITCAST: {
17700     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17701     EVT DstVT = N->getValueType(0);
17702     EVT SrcVT = N->getOperand(0)->getValueType(0);
17703
17704     if (SrcVT != MVT::f64 ||
17705         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
17706       return;
17707
17708     unsigned NumElts = DstVT.getVectorNumElements();
17709     EVT SVT = DstVT.getVectorElementType();
17710     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
17711     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
17712                                    MVT::v2f64, N->getOperand(0));
17713     SDValue ToVecInt = DAG.getNode(ISD::BITCAST, dl, WiderVT, Expanded);
17714
17715     if (ExperimentalVectorWideningLegalization) {
17716       // If we are legalizing vectors by widening, we already have the desired
17717       // legal vector type, just return it.
17718       Results.push_back(ToVecInt);
17719       return;
17720     }
17721
17722     SmallVector<SDValue, 8> Elts;
17723     for (unsigned i = 0, e = NumElts; i != e; ++i)
17724       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
17725                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
17726
17727     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
17728   }
17729   }
17730 }
17731
17732 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
17733   switch ((X86ISD::NodeType)Opcode) {
17734   case X86ISD::FIRST_NUMBER:       break;
17735   case X86ISD::BSF:                return "X86ISD::BSF";
17736   case X86ISD::BSR:                return "X86ISD::BSR";
17737   case X86ISD::SHLD:               return "X86ISD::SHLD";
17738   case X86ISD::SHRD:               return "X86ISD::SHRD";
17739   case X86ISD::FAND:               return "X86ISD::FAND";
17740   case X86ISD::FANDN:              return "X86ISD::FANDN";
17741   case X86ISD::FOR:                return "X86ISD::FOR";
17742   case X86ISD::FXOR:               return "X86ISD::FXOR";
17743   case X86ISD::FSRL:               return "X86ISD::FSRL";
17744   case X86ISD::FILD:               return "X86ISD::FILD";
17745   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
17746   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
17747   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
17748   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
17749   case X86ISD::FLD:                return "X86ISD::FLD";
17750   case X86ISD::FST:                return "X86ISD::FST";
17751   case X86ISD::CALL:               return "X86ISD::CALL";
17752   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
17753   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
17754   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
17755   case X86ISD::BT:                 return "X86ISD::BT";
17756   case X86ISD::CMP:                return "X86ISD::CMP";
17757   case X86ISD::COMI:               return "X86ISD::COMI";
17758   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
17759   case X86ISD::CMPM:               return "X86ISD::CMPM";
17760   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
17761   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
17762   case X86ISD::SETCC:              return "X86ISD::SETCC";
17763   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
17764   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
17765   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
17766   case X86ISD::CMOV:               return "X86ISD::CMOV";
17767   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
17768   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
17769   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
17770   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
17771   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
17772   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
17773   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
17774   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
17775   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
17776   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
17777   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
17778   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
17779   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
17780   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
17781   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
17782   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
17783   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
17784   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
17785   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
17786   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
17787   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
17788   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
17789   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
17790   case X86ISD::HADD:               return "X86ISD::HADD";
17791   case X86ISD::HSUB:               return "X86ISD::HSUB";
17792   case X86ISD::FHADD:              return "X86ISD::FHADD";
17793   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
17794   case X86ISD::UMAX:               return "X86ISD::UMAX";
17795   case X86ISD::UMIN:               return "X86ISD::UMIN";
17796   case X86ISD::SMAX:               return "X86ISD::SMAX";
17797   case X86ISD::SMIN:               return "X86ISD::SMIN";
17798   case X86ISD::FMAX:               return "X86ISD::FMAX";
17799   case X86ISD::FMIN:               return "X86ISD::FMIN";
17800   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
17801   case X86ISD::FMINC:              return "X86ISD::FMINC";
17802   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
17803   case X86ISD::FRCP:               return "X86ISD::FRCP";
17804   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
17805   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
17806   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
17807   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
17808   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
17809   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
17810   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
17811   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
17812   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
17813   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
17814   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
17815   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
17816   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
17817   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
17818   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
17819   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
17820   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
17821   case X86ISD::VTRUNCM:            return "X86ISD::VTRUNCM";
17822   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
17823   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
17824   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
17825   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
17826   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
17827   case X86ISD::VSHL:               return "X86ISD::VSHL";
17828   case X86ISD::VSRL:               return "X86ISD::VSRL";
17829   case X86ISD::VSRA:               return "X86ISD::VSRA";
17830   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
17831   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
17832   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
17833   case X86ISD::CMPP:               return "X86ISD::CMPP";
17834   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
17835   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
17836   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
17837   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
17838   case X86ISD::ADD:                return "X86ISD::ADD";
17839   case X86ISD::SUB:                return "X86ISD::SUB";
17840   case X86ISD::ADC:                return "X86ISD::ADC";
17841   case X86ISD::SBB:                return "X86ISD::SBB";
17842   case X86ISD::SMUL:               return "X86ISD::SMUL";
17843   case X86ISD::UMUL:               return "X86ISD::UMUL";
17844   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
17845   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
17846   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
17847   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
17848   case X86ISD::INC:                return "X86ISD::INC";
17849   case X86ISD::DEC:                return "X86ISD::DEC";
17850   case X86ISD::OR:                 return "X86ISD::OR";
17851   case X86ISD::XOR:                return "X86ISD::XOR";
17852   case X86ISD::AND:                return "X86ISD::AND";
17853   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
17854   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
17855   case X86ISD::PTEST:              return "X86ISD::PTEST";
17856   case X86ISD::TESTP:              return "X86ISD::TESTP";
17857   case X86ISD::TESTM:              return "X86ISD::TESTM";
17858   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
17859   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
17860   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
17861   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
17862   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
17863   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
17864   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
17865   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
17866   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
17867   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
17868   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
17869   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
17870   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
17871   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
17872   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
17873   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
17874   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
17875   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
17876   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
17877   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
17878   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
17879   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
17880   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
17881   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
17882   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
17883   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
17884   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
17885   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
17886   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
17887   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
17888   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
17889   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
17890   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
17891   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
17892   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
17893   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
17894   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
17895   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
17896   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
17897   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
17898   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
17899   case X86ISD::WIN_FTOL:           return "X86ISD::WIN_FTOL";
17900   case X86ISD::SAHF:               return "X86ISD::SAHF";
17901   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
17902   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
17903   case X86ISD::FMADD:              return "X86ISD::FMADD";
17904   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
17905   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
17906   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
17907   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
17908   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
17909   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
17910   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
17911   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
17912   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
17913   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
17914   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
17915   case X86ISD::RNDSCALE:           return "X86ISD::RNDSCALE";
17916   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
17917   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
17918   case X86ISD::XTEST:              return "X86ISD::XTEST";
17919   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
17920   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
17921   case X86ISD::SELECT:             return "X86ISD::SELECT";
17922   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
17923   case X86ISD::RCP28:              return "X86ISD::RCP28";
17924   case X86ISD::EXP2:               return "X86ISD::EXP2";
17925   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
17926   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
17927   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
17928   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
17929   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
17930   case X86ISD::ADDS:               return "X86ISD::ADDS";
17931   case X86ISD::SUBS:               return "X86ISD::SUBS";
17932   }
17933   return nullptr;
17934 }
17935
17936 // isLegalAddressingMode - Return true if the addressing mode represented
17937 // by AM is legal for this target, for a load/store of the specified type.
17938 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
17939                                               Type *Ty) const {
17940   // X86 supports extremely general addressing modes.
17941   CodeModel::Model M = getTargetMachine().getCodeModel();
17942   Reloc::Model R = getTargetMachine().getRelocationModel();
17943
17944   // X86 allows a sign-extended 32-bit immediate field as a displacement.
17945   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
17946     return false;
17947
17948   if (AM.BaseGV) {
17949     unsigned GVFlags =
17950       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
17951
17952     // If a reference to this global requires an extra load, we can't fold it.
17953     if (isGlobalStubReference(GVFlags))
17954       return false;
17955
17956     // If BaseGV requires a register for the PIC base, we cannot also have a
17957     // BaseReg specified.
17958     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
17959       return false;
17960
17961     // If lower 4G is not available, then we must use rip-relative addressing.
17962     if ((M != CodeModel::Small || R != Reloc::Static) &&
17963         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
17964       return false;
17965   }
17966
17967   switch (AM.Scale) {
17968   case 0:
17969   case 1:
17970   case 2:
17971   case 4:
17972   case 8:
17973     // These scales always work.
17974     break;
17975   case 3:
17976   case 5:
17977   case 9:
17978     // These scales are formed with basereg+scalereg.  Only accept if there is
17979     // no basereg yet.
17980     if (AM.HasBaseReg)
17981       return false;
17982     break;
17983   default:  // Other stuff never works.
17984     return false;
17985   }
17986
17987   return true;
17988 }
17989
17990 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
17991   unsigned Bits = Ty->getScalarSizeInBits();
17992
17993   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
17994   // particularly cheaper than those without.
17995   if (Bits == 8)
17996     return false;
17997
17998   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
17999   // variable shifts just as cheap as scalar ones.
18000   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
18001     return false;
18002
18003   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
18004   // fully general vector.
18005   return true;
18006 }
18007
18008 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
18009   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
18010     return false;
18011   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
18012   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
18013   return NumBits1 > NumBits2;
18014 }
18015
18016 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
18017   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
18018     return false;
18019
18020   if (!isTypeLegal(EVT::getEVT(Ty1)))
18021     return false;
18022
18023   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
18024
18025   // Assuming the caller doesn't have a zeroext or signext return parameter,
18026   // truncation all the way down to i1 is valid.
18027   return true;
18028 }
18029
18030 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
18031   return isInt<32>(Imm);
18032 }
18033
18034 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
18035   // Can also use sub to handle negated immediates.
18036   return isInt<32>(Imm);
18037 }
18038
18039 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
18040   if (!VT1.isInteger() || !VT2.isInteger())
18041     return false;
18042   unsigned NumBits1 = VT1.getSizeInBits();
18043   unsigned NumBits2 = VT2.getSizeInBits();
18044   return NumBits1 > NumBits2;
18045 }
18046
18047 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
18048   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
18049   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
18050 }
18051
18052 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
18053   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
18054   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
18055 }
18056
18057 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
18058   EVT VT1 = Val.getValueType();
18059   if (isZExtFree(VT1, VT2))
18060     return true;
18061
18062   if (Val.getOpcode() != ISD::LOAD)
18063     return false;
18064
18065   if (!VT1.isSimple() || !VT1.isInteger() ||
18066       !VT2.isSimple() || !VT2.isInteger())
18067     return false;
18068
18069   switch (VT1.getSimpleVT().SimpleTy) {
18070   default: break;
18071   case MVT::i8:
18072   case MVT::i16:
18073   case MVT::i32:
18074     // X86 has 8, 16, and 32-bit zero-extending loads.
18075     return true;
18076   }
18077
18078   return false;
18079 }
18080
18081 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
18082
18083 bool
18084 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
18085   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4()))
18086     return false;
18087
18088   VT = VT.getScalarType();
18089
18090   if (!VT.isSimple())
18091     return false;
18092
18093   switch (VT.getSimpleVT().SimpleTy) {
18094   case MVT::f32:
18095   case MVT::f64:
18096     return true;
18097   default:
18098     break;
18099   }
18100
18101   return false;
18102 }
18103
18104 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
18105   // i16 instructions are longer (0x66 prefix) and potentially slower.
18106   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
18107 }
18108
18109 /// isShuffleMaskLegal - Targets can use this to indicate that they only
18110 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
18111 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
18112 /// are assumed to be legal.
18113 bool
18114 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
18115                                       EVT VT) const {
18116   if (!VT.isSimple())
18117     return false;
18118
18119   // Very little shuffling can be done for 64-bit vectors right now.
18120   if (VT.getSizeInBits() == 64)
18121     return false;
18122
18123   // We only care that the types being shuffled are legal. The lowering can
18124   // handle any possible shuffle mask that results.
18125   return isTypeLegal(VT.getSimpleVT());
18126 }
18127
18128 bool
18129 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
18130                                           EVT VT) const {
18131   // Just delegate to the generic legality, clear masks aren't special.
18132   return isShuffleMaskLegal(Mask, VT);
18133 }
18134
18135 //===----------------------------------------------------------------------===//
18136 //                           X86 Scheduler Hooks
18137 //===----------------------------------------------------------------------===//
18138
18139 /// Utility function to emit xbegin specifying the start of an RTM region.
18140 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
18141                                      const TargetInstrInfo *TII) {
18142   DebugLoc DL = MI->getDebugLoc();
18143
18144   const BasicBlock *BB = MBB->getBasicBlock();
18145   MachineFunction::iterator I = MBB;
18146   ++I;
18147
18148   // For the v = xbegin(), we generate
18149   //
18150   // thisMBB:
18151   //  xbegin sinkMBB
18152   //
18153   // mainMBB:
18154   //  eax = -1
18155   //
18156   // sinkMBB:
18157   //  v = eax
18158
18159   MachineBasicBlock *thisMBB = MBB;
18160   MachineFunction *MF = MBB->getParent();
18161   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
18162   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
18163   MF->insert(I, mainMBB);
18164   MF->insert(I, sinkMBB);
18165
18166   // Transfer the remainder of BB and its successor edges to sinkMBB.
18167   sinkMBB->splice(sinkMBB->begin(), MBB,
18168                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
18169   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
18170
18171   // thisMBB:
18172   //  xbegin sinkMBB
18173   //  # fallthrough to mainMBB
18174   //  # abortion to sinkMBB
18175   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
18176   thisMBB->addSuccessor(mainMBB);
18177   thisMBB->addSuccessor(sinkMBB);
18178
18179   // mainMBB:
18180   //  EAX = -1
18181   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
18182   mainMBB->addSuccessor(sinkMBB);
18183
18184   // sinkMBB:
18185   // EAX is live into the sinkMBB
18186   sinkMBB->addLiveIn(X86::EAX);
18187   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
18188           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18189     .addReg(X86::EAX);
18190
18191   MI->eraseFromParent();
18192   return sinkMBB;
18193 }
18194
18195 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
18196 // or XMM0_V32I8 in AVX all of this code can be replaced with that
18197 // in the .td file.
18198 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
18199                                        const TargetInstrInfo *TII) {
18200   unsigned Opc;
18201   switch (MI->getOpcode()) {
18202   default: llvm_unreachable("illegal opcode!");
18203   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
18204   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
18205   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
18206   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
18207   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
18208   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
18209   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
18210   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
18211   }
18212
18213   DebugLoc dl = MI->getDebugLoc();
18214   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
18215
18216   unsigned NumArgs = MI->getNumOperands();
18217   for (unsigned i = 1; i < NumArgs; ++i) {
18218     MachineOperand &Op = MI->getOperand(i);
18219     if (!(Op.isReg() && Op.isImplicit()))
18220       MIB.addOperand(Op);
18221   }
18222   if (MI->hasOneMemOperand())
18223     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
18224
18225   BuildMI(*BB, MI, dl,
18226     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18227     .addReg(X86::XMM0);
18228
18229   MI->eraseFromParent();
18230   return BB;
18231 }
18232
18233 // FIXME: Custom handling because TableGen doesn't support multiple implicit
18234 // defs in an instruction pattern
18235 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
18236                                        const TargetInstrInfo *TII) {
18237   unsigned Opc;
18238   switch (MI->getOpcode()) {
18239   default: llvm_unreachable("illegal opcode!");
18240   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
18241   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
18242   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
18243   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
18244   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
18245   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
18246   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
18247   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
18248   }
18249
18250   DebugLoc dl = MI->getDebugLoc();
18251   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
18252
18253   unsigned NumArgs = MI->getNumOperands(); // remove the results
18254   for (unsigned i = 1; i < NumArgs; ++i) {
18255     MachineOperand &Op = MI->getOperand(i);
18256     if (!(Op.isReg() && Op.isImplicit()))
18257       MIB.addOperand(Op);
18258   }
18259   if (MI->hasOneMemOperand())
18260     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
18261
18262   BuildMI(*BB, MI, dl,
18263     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18264     .addReg(X86::ECX);
18265
18266   MI->eraseFromParent();
18267   return BB;
18268 }
18269
18270 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
18271                                       const X86Subtarget *Subtarget) {
18272   DebugLoc dl = MI->getDebugLoc();
18273   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18274   // Address into RAX/EAX, other two args into ECX, EDX.
18275   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
18276   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
18277   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
18278   for (int i = 0; i < X86::AddrNumOperands; ++i)
18279     MIB.addOperand(MI->getOperand(i));
18280
18281   unsigned ValOps = X86::AddrNumOperands;
18282   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
18283     .addReg(MI->getOperand(ValOps).getReg());
18284   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
18285     .addReg(MI->getOperand(ValOps+1).getReg());
18286
18287   // The instruction doesn't actually take any operands though.
18288   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
18289
18290   MI->eraseFromParent(); // The pseudo is gone now.
18291   return BB;
18292 }
18293
18294 MachineBasicBlock *
18295 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
18296                                                  MachineBasicBlock *MBB) const {
18297   // Emit va_arg instruction on X86-64.
18298
18299   // Operands to this pseudo-instruction:
18300   // 0  ) Output        : destination address (reg)
18301   // 1-5) Input         : va_list address (addr, i64mem)
18302   // 6  ) ArgSize       : Size (in bytes) of vararg type
18303   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
18304   // 8  ) Align         : Alignment of type
18305   // 9  ) EFLAGS (implicit-def)
18306
18307   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
18308   static_assert(X86::AddrNumOperands == 5,
18309                 "VAARG_64 assumes 5 address operands");
18310
18311   unsigned DestReg = MI->getOperand(0).getReg();
18312   MachineOperand &Base = MI->getOperand(1);
18313   MachineOperand &Scale = MI->getOperand(2);
18314   MachineOperand &Index = MI->getOperand(3);
18315   MachineOperand &Disp = MI->getOperand(4);
18316   MachineOperand &Segment = MI->getOperand(5);
18317   unsigned ArgSize = MI->getOperand(6).getImm();
18318   unsigned ArgMode = MI->getOperand(7).getImm();
18319   unsigned Align = MI->getOperand(8).getImm();
18320
18321   // Memory Reference
18322   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
18323   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
18324   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
18325
18326   // Machine Information
18327   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18328   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
18329   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
18330   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
18331   DebugLoc DL = MI->getDebugLoc();
18332
18333   // struct va_list {
18334   //   i32   gp_offset
18335   //   i32   fp_offset
18336   //   i64   overflow_area (address)
18337   //   i64   reg_save_area (address)
18338   // }
18339   // sizeof(va_list) = 24
18340   // alignment(va_list) = 8
18341
18342   unsigned TotalNumIntRegs = 6;
18343   unsigned TotalNumXMMRegs = 8;
18344   bool UseGPOffset = (ArgMode == 1);
18345   bool UseFPOffset = (ArgMode == 2);
18346   unsigned MaxOffset = TotalNumIntRegs * 8 +
18347                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
18348
18349   /* Align ArgSize to a multiple of 8 */
18350   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
18351   bool NeedsAlign = (Align > 8);
18352
18353   MachineBasicBlock *thisMBB = MBB;
18354   MachineBasicBlock *overflowMBB;
18355   MachineBasicBlock *offsetMBB;
18356   MachineBasicBlock *endMBB;
18357
18358   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
18359   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
18360   unsigned OffsetReg = 0;
18361
18362   if (!UseGPOffset && !UseFPOffset) {
18363     // If we only pull from the overflow region, we don't create a branch.
18364     // We don't need to alter control flow.
18365     OffsetDestReg = 0; // unused
18366     OverflowDestReg = DestReg;
18367
18368     offsetMBB = nullptr;
18369     overflowMBB = thisMBB;
18370     endMBB = thisMBB;
18371   } else {
18372     // First emit code to check if gp_offset (or fp_offset) is below the bound.
18373     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
18374     // If not, pull from overflow_area. (branch to overflowMBB)
18375     //
18376     //       thisMBB
18377     //         |     .
18378     //         |        .
18379     //     offsetMBB   overflowMBB
18380     //         |        .
18381     //         |     .
18382     //        endMBB
18383
18384     // Registers for the PHI in endMBB
18385     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
18386     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
18387
18388     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
18389     MachineFunction *MF = MBB->getParent();
18390     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18391     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18392     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18393
18394     MachineFunction::iterator MBBIter = MBB;
18395     ++MBBIter;
18396
18397     // Insert the new basic blocks
18398     MF->insert(MBBIter, offsetMBB);
18399     MF->insert(MBBIter, overflowMBB);
18400     MF->insert(MBBIter, endMBB);
18401
18402     // Transfer the remainder of MBB and its successor edges to endMBB.
18403     endMBB->splice(endMBB->begin(), thisMBB,
18404                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
18405     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
18406
18407     // Make offsetMBB and overflowMBB successors of thisMBB
18408     thisMBB->addSuccessor(offsetMBB);
18409     thisMBB->addSuccessor(overflowMBB);
18410
18411     // endMBB is a successor of both offsetMBB and overflowMBB
18412     offsetMBB->addSuccessor(endMBB);
18413     overflowMBB->addSuccessor(endMBB);
18414
18415     // Load the offset value into a register
18416     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
18417     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
18418       .addOperand(Base)
18419       .addOperand(Scale)
18420       .addOperand(Index)
18421       .addDisp(Disp, UseFPOffset ? 4 : 0)
18422       .addOperand(Segment)
18423       .setMemRefs(MMOBegin, MMOEnd);
18424
18425     // Check if there is enough room left to pull this argument.
18426     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
18427       .addReg(OffsetReg)
18428       .addImm(MaxOffset + 8 - ArgSizeA8);
18429
18430     // Branch to "overflowMBB" if offset >= max
18431     // Fall through to "offsetMBB" otherwise
18432     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
18433       .addMBB(overflowMBB);
18434   }
18435
18436   // In offsetMBB, emit code to use the reg_save_area.
18437   if (offsetMBB) {
18438     assert(OffsetReg != 0);
18439
18440     // Read the reg_save_area address.
18441     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
18442     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
18443       .addOperand(Base)
18444       .addOperand(Scale)
18445       .addOperand(Index)
18446       .addDisp(Disp, 16)
18447       .addOperand(Segment)
18448       .setMemRefs(MMOBegin, MMOEnd);
18449
18450     // Zero-extend the offset
18451     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
18452       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
18453         .addImm(0)
18454         .addReg(OffsetReg)
18455         .addImm(X86::sub_32bit);
18456
18457     // Add the offset to the reg_save_area to get the final address.
18458     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
18459       .addReg(OffsetReg64)
18460       .addReg(RegSaveReg);
18461
18462     // Compute the offset for the next argument
18463     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
18464     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
18465       .addReg(OffsetReg)
18466       .addImm(UseFPOffset ? 16 : 8);
18467
18468     // Store it back into the va_list.
18469     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
18470       .addOperand(Base)
18471       .addOperand(Scale)
18472       .addOperand(Index)
18473       .addDisp(Disp, UseFPOffset ? 4 : 0)
18474       .addOperand(Segment)
18475       .addReg(NextOffsetReg)
18476       .setMemRefs(MMOBegin, MMOEnd);
18477
18478     // Jump to endMBB
18479     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
18480       .addMBB(endMBB);
18481   }
18482
18483   //
18484   // Emit code to use overflow area
18485   //
18486
18487   // Load the overflow_area address into a register.
18488   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
18489   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
18490     .addOperand(Base)
18491     .addOperand(Scale)
18492     .addOperand(Index)
18493     .addDisp(Disp, 8)
18494     .addOperand(Segment)
18495     .setMemRefs(MMOBegin, MMOEnd);
18496
18497   // If we need to align it, do so. Otherwise, just copy the address
18498   // to OverflowDestReg.
18499   if (NeedsAlign) {
18500     // Align the overflow address
18501     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
18502     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
18503
18504     // aligned_addr = (addr + (align-1)) & ~(align-1)
18505     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
18506       .addReg(OverflowAddrReg)
18507       .addImm(Align-1);
18508
18509     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
18510       .addReg(TmpReg)
18511       .addImm(~(uint64_t)(Align-1));
18512   } else {
18513     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
18514       .addReg(OverflowAddrReg);
18515   }
18516
18517   // Compute the next overflow address after this argument.
18518   // (the overflow address should be kept 8-byte aligned)
18519   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
18520   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
18521     .addReg(OverflowDestReg)
18522     .addImm(ArgSizeA8);
18523
18524   // Store the new overflow address.
18525   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
18526     .addOperand(Base)
18527     .addOperand(Scale)
18528     .addOperand(Index)
18529     .addDisp(Disp, 8)
18530     .addOperand(Segment)
18531     .addReg(NextAddrReg)
18532     .setMemRefs(MMOBegin, MMOEnd);
18533
18534   // If we branched, emit the PHI to the front of endMBB.
18535   if (offsetMBB) {
18536     BuildMI(*endMBB, endMBB->begin(), DL,
18537             TII->get(X86::PHI), DestReg)
18538       .addReg(OffsetDestReg).addMBB(offsetMBB)
18539       .addReg(OverflowDestReg).addMBB(overflowMBB);
18540   }
18541
18542   // Erase the pseudo instruction
18543   MI->eraseFromParent();
18544
18545   return endMBB;
18546 }
18547
18548 MachineBasicBlock *
18549 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
18550                                                  MachineInstr *MI,
18551                                                  MachineBasicBlock *MBB) const {
18552   // Emit code to save XMM registers to the stack. The ABI says that the
18553   // number of registers to save is given in %al, so it's theoretically
18554   // possible to do an indirect jump trick to avoid saving all of them,
18555   // however this code takes a simpler approach and just executes all
18556   // of the stores if %al is non-zero. It's less code, and it's probably
18557   // easier on the hardware branch predictor, and stores aren't all that
18558   // expensive anyway.
18559
18560   // Create the new basic blocks. One block contains all the XMM stores,
18561   // and one block is the final destination regardless of whether any
18562   // stores were performed.
18563   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
18564   MachineFunction *F = MBB->getParent();
18565   MachineFunction::iterator MBBIter = MBB;
18566   ++MBBIter;
18567   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
18568   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
18569   F->insert(MBBIter, XMMSaveMBB);
18570   F->insert(MBBIter, EndMBB);
18571
18572   // Transfer the remainder of MBB and its successor edges to EndMBB.
18573   EndMBB->splice(EndMBB->begin(), MBB,
18574                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
18575   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
18576
18577   // The original block will now fall through to the XMM save block.
18578   MBB->addSuccessor(XMMSaveMBB);
18579   // The XMMSaveMBB will fall through to the end block.
18580   XMMSaveMBB->addSuccessor(EndMBB);
18581
18582   // Now add the instructions.
18583   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18584   DebugLoc DL = MI->getDebugLoc();
18585
18586   unsigned CountReg = MI->getOperand(0).getReg();
18587   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
18588   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
18589
18590   if (!Subtarget->isTargetWin64()) {
18591     // If %al is 0, branch around the XMM save block.
18592     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
18593     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
18594     MBB->addSuccessor(EndMBB);
18595   }
18596
18597   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
18598   // that was just emitted, but clearly shouldn't be "saved".
18599   assert((MI->getNumOperands() <= 3 ||
18600           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
18601           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
18602          && "Expected last argument to be EFLAGS");
18603   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
18604   // In the XMM save block, save all the XMM argument registers.
18605   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
18606     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
18607     MachineMemOperand *MMO =
18608       F->getMachineMemOperand(
18609           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
18610         MachineMemOperand::MOStore,
18611         /*Size=*/16, /*Align=*/16);
18612     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
18613       .addFrameIndex(RegSaveFrameIndex)
18614       .addImm(/*Scale=*/1)
18615       .addReg(/*IndexReg=*/0)
18616       .addImm(/*Disp=*/Offset)
18617       .addReg(/*Segment=*/0)
18618       .addReg(MI->getOperand(i).getReg())
18619       .addMemOperand(MMO);
18620   }
18621
18622   MI->eraseFromParent();   // The pseudo instruction is gone now.
18623
18624   return EndMBB;
18625 }
18626
18627 // The EFLAGS operand of SelectItr might be missing a kill marker
18628 // because there were multiple uses of EFLAGS, and ISel didn't know
18629 // which to mark. Figure out whether SelectItr should have had a
18630 // kill marker, and set it if it should. Returns the correct kill
18631 // marker value.
18632 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
18633                                      MachineBasicBlock* BB,
18634                                      const TargetRegisterInfo* TRI) {
18635   // Scan forward through BB for a use/def of EFLAGS.
18636   MachineBasicBlock::iterator miI(std::next(SelectItr));
18637   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
18638     const MachineInstr& mi = *miI;
18639     if (mi.readsRegister(X86::EFLAGS))
18640       return false;
18641     if (mi.definesRegister(X86::EFLAGS))
18642       break; // Should have kill-flag - update below.
18643   }
18644
18645   // If we hit the end of the block, check whether EFLAGS is live into a
18646   // successor.
18647   if (miI == BB->end()) {
18648     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
18649                                           sEnd = BB->succ_end();
18650          sItr != sEnd; ++sItr) {
18651       MachineBasicBlock* succ = *sItr;
18652       if (succ->isLiveIn(X86::EFLAGS))
18653         return false;
18654     }
18655   }
18656
18657   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
18658   // out. SelectMI should have a kill flag on EFLAGS.
18659   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
18660   return true;
18661 }
18662
18663 MachineBasicBlock *
18664 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
18665                                      MachineBasicBlock *BB) const {
18666   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18667   DebugLoc DL = MI->getDebugLoc();
18668
18669   // To "insert" a SELECT_CC instruction, we actually have to insert the
18670   // diamond control-flow pattern.  The incoming instruction knows the
18671   // destination vreg to set, the condition code register to branch on, the
18672   // true/false values to select between, and a branch opcode to use.
18673   const BasicBlock *LLVM_BB = BB->getBasicBlock();
18674   MachineFunction::iterator It = BB;
18675   ++It;
18676
18677   //  thisMBB:
18678   //  ...
18679   //   TrueVal = ...
18680   //   cmpTY ccX, r1, r2
18681   //   bCC copy1MBB
18682   //   fallthrough --> copy0MBB
18683   MachineBasicBlock *thisMBB = BB;
18684   MachineFunction *F = BB->getParent();
18685
18686   // We also lower double CMOVs:
18687   //   (CMOV (CMOV F, T, cc1), T, cc2)
18688   // to two successives branches.  For that, we look for another CMOV as the
18689   // following instruction.
18690   //
18691   // Without this, we would add a PHI between the two jumps, which ends up
18692   // creating a few copies all around. For instance, for
18693   //
18694   //    (sitofp (zext (fcmp une)))
18695   //
18696   // we would generate:
18697   //
18698   //         ucomiss %xmm1, %xmm0
18699   //         movss  <1.0f>, %xmm0
18700   //         movaps  %xmm0, %xmm1
18701   //         jne     .LBB5_2
18702   //         xorps   %xmm1, %xmm1
18703   // .LBB5_2:
18704   //         jp      .LBB5_4
18705   //         movaps  %xmm1, %xmm0
18706   // .LBB5_4:
18707   //         retq
18708   //
18709   // because this custom-inserter would have generated:
18710   //
18711   //   A
18712   //   | \
18713   //   |  B
18714   //   | /
18715   //   C
18716   //   | \
18717   //   |  D
18718   //   | /
18719   //   E
18720   //
18721   // A: X = ...; Y = ...
18722   // B: empty
18723   // C: Z = PHI [X, A], [Y, B]
18724   // D: empty
18725   // E: PHI [X, C], [Z, D]
18726   //
18727   // If we lower both CMOVs in a single step, we can instead generate:
18728   //
18729   //   A
18730   //   | \
18731   //   |  C
18732   //   | /|
18733   //   |/ |
18734   //   |  |
18735   //   |  D
18736   //   | /
18737   //   E
18738   //
18739   // A: X = ...; Y = ...
18740   // D: empty
18741   // E: PHI [X, A], [X, C], [Y, D]
18742   //
18743   // Which, in our sitofp/fcmp example, gives us something like:
18744   //
18745   //         ucomiss %xmm1, %xmm0
18746   //         movss  <1.0f>, %xmm0
18747   //         jne     .LBB5_4
18748   //         jp      .LBB5_4
18749   //         xorps   %xmm0, %xmm0
18750   // .LBB5_4:
18751   //         retq
18752   //
18753   MachineInstr *NextCMOV = nullptr;
18754   MachineBasicBlock::iterator NextMIIt =
18755       std::next(MachineBasicBlock::iterator(MI));
18756   if (NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
18757       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
18758       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg())
18759     NextCMOV = &*NextMIIt;
18760
18761   MachineBasicBlock *jcc1MBB = nullptr;
18762
18763   // If we have a double CMOV, we lower it to two successive branches to
18764   // the same block.  EFLAGS is used by both, so mark it as live in the second.
18765   if (NextCMOV) {
18766     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
18767     F->insert(It, jcc1MBB);
18768     jcc1MBB->addLiveIn(X86::EFLAGS);
18769   }
18770
18771   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
18772   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
18773   F->insert(It, copy0MBB);
18774   F->insert(It, sinkMBB);
18775
18776   // If the EFLAGS register isn't dead in the terminator, then claim that it's
18777   // live into the sink and copy blocks.
18778   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
18779
18780   MachineInstr *LastEFLAGSUser = NextCMOV ? NextCMOV : MI;
18781   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
18782       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
18783     copy0MBB->addLiveIn(X86::EFLAGS);
18784     sinkMBB->addLiveIn(X86::EFLAGS);
18785   }
18786
18787   // Transfer the remainder of BB and its successor edges to sinkMBB.
18788   sinkMBB->splice(sinkMBB->begin(), BB,
18789                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
18790   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
18791
18792   // Add the true and fallthrough blocks as its successors.
18793   if (NextCMOV) {
18794     // The fallthrough block may be jcc1MBB, if we have a double CMOV.
18795     BB->addSuccessor(jcc1MBB);
18796
18797     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
18798     // jump to the sinkMBB.
18799     jcc1MBB->addSuccessor(copy0MBB);
18800     jcc1MBB->addSuccessor(sinkMBB);
18801   } else {
18802     BB->addSuccessor(copy0MBB);
18803   }
18804
18805   // The true block target of the first (or only) branch is always sinkMBB.
18806   BB->addSuccessor(sinkMBB);
18807
18808   // Create the conditional branch instruction.
18809   unsigned Opc =
18810     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
18811   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
18812
18813   if (NextCMOV) {
18814     unsigned Opc2 = X86::GetCondBranchFromCond(
18815         (X86::CondCode)NextCMOV->getOperand(3).getImm());
18816     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
18817   }
18818
18819   //  copy0MBB:
18820   //   %FalseValue = ...
18821   //   # fallthrough to sinkMBB
18822   copy0MBB->addSuccessor(sinkMBB);
18823
18824   //  sinkMBB:
18825   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
18826   //  ...
18827   MachineInstrBuilder MIB =
18828       BuildMI(*sinkMBB, sinkMBB->begin(), DL, TII->get(X86::PHI),
18829               MI->getOperand(0).getReg())
18830           .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
18831           .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
18832
18833   // If we have a double CMOV, the second Jcc provides the same incoming
18834   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
18835   if (NextCMOV) {
18836     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
18837     // Copy the PHI result to the register defined by the second CMOV.
18838     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
18839             DL, TII->get(TargetOpcode::COPY), NextCMOV->getOperand(0).getReg())
18840         .addReg(MI->getOperand(0).getReg());
18841     NextCMOV->eraseFromParent();
18842   }
18843
18844   MI->eraseFromParent();   // The pseudo instruction is gone now.
18845   return sinkMBB;
18846 }
18847
18848 MachineBasicBlock *
18849 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
18850                                         MachineBasicBlock *BB) const {
18851   MachineFunction *MF = BB->getParent();
18852   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18853   DebugLoc DL = MI->getDebugLoc();
18854   const BasicBlock *LLVM_BB = BB->getBasicBlock();
18855
18856   assert(MF->shouldSplitStack());
18857
18858   const bool Is64Bit = Subtarget->is64Bit();
18859   const bool IsLP64 = Subtarget->isTarget64BitLP64();
18860
18861   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
18862   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
18863
18864   // BB:
18865   //  ... [Till the alloca]
18866   // If stacklet is not large enough, jump to mallocMBB
18867   //
18868   // bumpMBB:
18869   //  Allocate by subtracting from RSP
18870   //  Jump to continueMBB
18871   //
18872   // mallocMBB:
18873   //  Allocate by call to runtime
18874   //
18875   // continueMBB:
18876   //  ...
18877   //  [rest of original BB]
18878   //
18879
18880   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18881   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18882   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18883
18884   MachineRegisterInfo &MRI = MF->getRegInfo();
18885   const TargetRegisterClass *AddrRegClass =
18886     getRegClassFor(getPointerTy());
18887
18888   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
18889     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
18890     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
18891     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
18892     sizeVReg = MI->getOperand(1).getReg(),
18893     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
18894
18895   MachineFunction::iterator MBBIter = BB;
18896   ++MBBIter;
18897
18898   MF->insert(MBBIter, bumpMBB);
18899   MF->insert(MBBIter, mallocMBB);
18900   MF->insert(MBBIter, continueMBB);
18901
18902   continueMBB->splice(continueMBB->begin(), BB,
18903                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
18904   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
18905
18906   // Add code to the main basic block to check if the stack limit has been hit,
18907   // and if so, jump to mallocMBB otherwise to bumpMBB.
18908   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
18909   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
18910     .addReg(tmpSPVReg).addReg(sizeVReg);
18911   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
18912     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
18913     .addReg(SPLimitVReg);
18914   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
18915
18916   // bumpMBB simply decreases the stack pointer, since we know the current
18917   // stacklet has enough space.
18918   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
18919     .addReg(SPLimitVReg);
18920   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
18921     .addReg(SPLimitVReg);
18922   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
18923
18924   // Calls into a routine in libgcc to allocate more space from the heap.
18925   const uint32_t *RegMask =
18926       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
18927   if (IsLP64) {
18928     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
18929       .addReg(sizeVReg);
18930     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
18931       .addExternalSymbol("__morestack_allocate_stack_space")
18932       .addRegMask(RegMask)
18933       .addReg(X86::RDI, RegState::Implicit)
18934       .addReg(X86::RAX, RegState::ImplicitDefine);
18935   } else if (Is64Bit) {
18936     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
18937       .addReg(sizeVReg);
18938     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
18939       .addExternalSymbol("__morestack_allocate_stack_space")
18940       .addRegMask(RegMask)
18941       .addReg(X86::EDI, RegState::Implicit)
18942       .addReg(X86::EAX, RegState::ImplicitDefine);
18943   } else {
18944     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
18945       .addImm(12);
18946     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
18947     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
18948       .addExternalSymbol("__morestack_allocate_stack_space")
18949       .addRegMask(RegMask)
18950       .addReg(X86::EAX, RegState::ImplicitDefine);
18951   }
18952
18953   if (!Is64Bit)
18954     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
18955       .addImm(16);
18956
18957   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
18958     .addReg(IsLP64 ? X86::RAX : X86::EAX);
18959   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
18960
18961   // Set up the CFG correctly.
18962   BB->addSuccessor(bumpMBB);
18963   BB->addSuccessor(mallocMBB);
18964   mallocMBB->addSuccessor(continueMBB);
18965   bumpMBB->addSuccessor(continueMBB);
18966
18967   // Take care of the PHI nodes.
18968   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
18969           MI->getOperand(0).getReg())
18970     .addReg(mallocPtrVReg).addMBB(mallocMBB)
18971     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
18972
18973   // Delete the original pseudo instruction.
18974   MI->eraseFromParent();
18975
18976   // And we're done.
18977   return continueMBB;
18978 }
18979
18980 MachineBasicBlock *
18981 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
18982                                         MachineBasicBlock *BB) const {
18983   DebugLoc DL = MI->getDebugLoc();
18984
18985   assert(!Subtarget->isTargetMachO());
18986
18987   X86FrameLowering::emitStackProbeCall(*BB->getParent(), *BB, MI, DL);
18988
18989   MI->eraseFromParent();   // The pseudo instruction is gone now.
18990   return BB;
18991 }
18992
18993 MachineBasicBlock *
18994 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
18995                                       MachineBasicBlock *BB) const {
18996   // This is pretty easy.  We're taking the value that we received from
18997   // our load from the relocation, sticking it in either RDI (x86-64)
18998   // or EAX and doing an indirect call.  The return value will then
18999   // be in the normal return register.
19000   MachineFunction *F = BB->getParent();
19001   const X86InstrInfo *TII = Subtarget->getInstrInfo();
19002   DebugLoc DL = MI->getDebugLoc();
19003
19004   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
19005   assert(MI->getOperand(3).isGlobal() && "This should be a global");
19006
19007   // Get a register mask for the lowered call.
19008   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
19009   // proper register mask.
19010   const uint32_t *RegMask =
19011       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
19012   if (Subtarget->is64Bit()) {
19013     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
19014                                       TII->get(X86::MOV64rm), X86::RDI)
19015     .addReg(X86::RIP)
19016     .addImm(0).addReg(0)
19017     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
19018                       MI->getOperand(3).getTargetFlags())
19019     .addReg(0);
19020     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
19021     addDirectMem(MIB, X86::RDI);
19022     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
19023   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
19024     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
19025                                       TII->get(X86::MOV32rm), X86::EAX)
19026     .addReg(0)
19027     .addImm(0).addReg(0)
19028     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
19029                       MI->getOperand(3).getTargetFlags())
19030     .addReg(0);
19031     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
19032     addDirectMem(MIB, X86::EAX);
19033     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
19034   } else {
19035     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
19036                                       TII->get(X86::MOV32rm), X86::EAX)
19037     .addReg(TII->getGlobalBaseReg(F))
19038     .addImm(0).addReg(0)
19039     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
19040                       MI->getOperand(3).getTargetFlags())
19041     .addReg(0);
19042     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
19043     addDirectMem(MIB, X86::EAX);
19044     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
19045   }
19046
19047   MI->eraseFromParent(); // The pseudo instruction is gone now.
19048   return BB;
19049 }
19050
19051 MachineBasicBlock *
19052 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
19053                                     MachineBasicBlock *MBB) const {
19054   DebugLoc DL = MI->getDebugLoc();
19055   MachineFunction *MF = MBB->getParent();
19056   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19057   MachineRegisterInfo &MRI = MF->getRegInfo();
19058
19059   const BasicBlock *BB = MBB->getBasicBlock();
19060   MachineFunction::iterator I = MBB;
19061   ++I;
19062
19063   // Memory Reference
19064   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
19065   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
19066
19067   unsigned DstReg;
19068   unsigned MemOpndSlot = 0;
19069
19070   unsigned CurOp = 0;
19071
19072   DstReg = MI->getOperand(CurOp++).getReg();
19073   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
19074   assert(RC->hasType(MVT::i32) && "Invalid destination!");
19075   unsigned mainDstReg = MRI.createVirtualRegister(RC);
19076   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
19077
19078   MemOpndSlot = CurOp;
19079
19080   MVT PVT = getPointerTy();
19081   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
19082          "Invalid Pointer Size!");
19083
19084   // For v = setjmp(buf), we generate
19085   //
19086   // thisMBB:
19087   //  buf[LabelOffset] = restoreMBB
19088   //  SjLjSetup restoreMBB
19089   //
19090   // mainMBB:
19091   //  v_main = 0
19092   //
19093   // sinkMBB:
19094   //  v = phi(main, restore)
19095   //
19096   // restoreMBB:
19097   //  if base pointer being used, load it from frame
19098   //  v_restore = 1
19099
19100   MachineBasicBlock *thisMBB = MBB;
19101   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
19102   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
19103   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
19104   MF->insert(I, mainMBB);
19105   MF->insert(I, sinkMBB);
19106   MF->push_back(restoreMBB);
19107
19108   MachineInstrBuilder MIB;
19109
19110   // Transfer the remainder of BB and its successor edges to sinkMBB.
19111   sinkMBB->splice(sinkMBB->begin(), MBB,
19112                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
19113   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
19114
19115   // thisMBB:
19116   unsigned PtrStoreOpc = 0;
19117   unsigned LabelReg = 0;
19118   const int64_t LabelOffset = 1 * PVT.getStoreSize();
19119   Reloc::Model RM = MF->getTarget().getRelocationModel();
19120   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
19121                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
19122
19123   // Prepare IP either in reg or imm.
19124   if (!UseImmLabel) {
19125     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
19126     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
19127     LabelReg = MRI.createVirtualRegister(PtrRC);
19128     if (Subtarget->is64Bit()) {
19129       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
19130               .addReg(X86::RIP)
19131               .addImm(0)
19132               .addReg(0)
19133               .addMBB(restoreMBB)
19134               .addReg(0);
19135     } else {
19136       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
19137       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
19138               .addReg(XII->getGlobalBaseReg(MF))
19139               .addImm(0)
19140               .addReg(0)
19141               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
19142               .addReg(0);
19143     }
19144   } else
19145     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
19146   // Store IP
19147   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
19148   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19149     if (i == X86::AddrDisp)
19150       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
19151     else
19152       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
19153   }
19154   if (!UseImmLabel)
19155     MIB.addReg(LabelReg);
19156   else
19157     MIB.addMBB(restoreMBB);
19158   MIB.setMemRefs(MMOBegin, MMOEnd);
19159   // Setup
19160   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
19161           .addMBB(restoreMBB);
19162
19163   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
19164   MIB.addRegMask(RegInfo->getNoPreservedMask());
19165   thisMBB->addSuccessor(mainMBB);
19166   thisMBB->addSuccessor(restoreMBB);
19167
19168   // mainMBB:
19169   //  EAX = 0
19170   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
19171   mainMBB->addSuccessor(sinkMBB);
19172
19173   // sinkMBB:
19174   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
19175           TII->get(X86::PHI), DstReg)
19176     .addReg(mainDstReg).addMBB(mainMBB)
19177     .addReg(restoreDstReg).addMBB(restoreMBB);
19178
19179   // restoreMBB:
19180   if (RegInfo->hasBasePointer(*MF)) {
19181     const bool Uses64BitFramePtr =
19182         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
19183     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
19184     X86FI->setRestoreBasePointer(MF);
19185     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
19186     unsigned BasePtr = RegInfo->getBaseRegister();
19187     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
19188     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
19189                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
19190       .setMIFlag(MachineInstr::FrameSetup);
19191   }
19192   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
19193   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
19194   restoreMBB->addSuccessor(sinkMBB);
19195
19196   MI->eraseFromParent();
19197   return sinkMBB;
19198 }
19199
19200 MachineBasicBlock *
19201 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
19202                                      MachineBasicBlock *MBB) const {
19203   DebugLoc DL = MI->getDebugLoc();
19204   MachineFunction *MF = MBB->getParent();
19205   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19206   MachineRegisterInfo &MRI = MF->getRegInfo();
19207
19208   // Memory Reference
19209   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
19210   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
19211
19212   MVT PVT = getPointerTy();
19213   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
19214          "Invalid Pointer Size!");
19215
19216   const TargetRegisterClass *RC =
19217     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
19218   unsigned Tmp = MRI.createVirtualRegister(RC);
19219   // Since FP is only updated here but NOT referenced, it's treated as GPR.
19220   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
19221   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
19222   unsigned SP = RegInfo->getStackRegister();
19223
19224   MachineInstrBuilder MIB;
19225
19226   const int64_t LabelOffset = 1 * PVT.getStoreSize();
19227   const int64_t SPOffset = 2 * PVT.getStoreSize();
19228
19229   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
19230   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
19231
19232   // Reload FP
19233   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
19234   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
19235     MIB.addOperand(MI->getOperand(i));
19236   MIB.setMemRefs(MMOBegin, MMOEnd);
19237   // Reload IP
19238   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
19239   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19240     if (i == X86::AddrDisp)
19241       MIB.addDisp(MI->getOperand(i), LabelOffset);
19242     else
19243       MIB.addOperand(MI->getOperand(i));
19244   }
19245   MIB.setMemRefs(MMOBegin, MMOEnd);
19246   // Reload SP
19247   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
19248   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19249     if (i == X86::AddrDisp)
19250       MIB.addDisp(MI->getOperand(i), SPOffset);
19251     else
19252       MIB.addOperand(MI->getOperand(i));
19253   }
19254   MIB.setMemRefs(MMOBegin, MMOEnd);
19255   // Jump
19256   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
19257
19258   MI->eraseFromParent();
19259   return MBB;
19260 }
19261
19262 // Replace 213-type (isel default) FMA3 instructions with 231-type for
19263 // accumulator loops. Writing back to the accumulator allows the coalescer
19264 // to remove extra copies in the loop.
19265 MachineBasicBlock *
19266 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
19267                                  MachineBasicBlock *MBB) const {
19268   MachineOperand &AddendOp = MI->getOperand(3);
19269
19270   // Bail out early if the addend isn't a register - we can't switch these.
19271   if (!AddendOp.isReg())
19272     return MBB;
19273
19274   MachineFunction &MF = *MBB->getParent();
19275   MachineRegisterInfo &MRI = MF.getRegInfo();
19276
19277   // Check whether the addend is defined by a PHI:
19278   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
19279   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
19280   if (!AddendDef.isPHI())
19281     return MBB;
19282
19283   // Look for the following pattern:
19284   // loop:
19285   //   %addend = phi [%entry, 0], [%loop, %result]
19286   //   ...
19287   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
19288
19289   // Replace with:
19290   //   loop:
19291   //   %addend = phi [%entry, 0], [%loop, %result]
19292   //   ...
19293   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
19294
19295   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
19296     assert(AddendDef.getOperand(i).isReg());
19297     MachineOperand PHISrcOp = AddendDef.getOperand(i);
19298     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
19299     if (&PHISrcInst == MI) {
19300       // Found a matching instruction.
19301       unsigned NewFMAOpc = 0;
19302       switch (MI->getOpcode()) {
19303         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
19304         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
19305         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
19306         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
19307         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
19308         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
19309         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
19310         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
19311         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
19312         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
19313         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
19314         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
19315         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
19316         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
19317         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
19318         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
19319         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
19320         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
19321         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
19322         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
19323
19324         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
19325         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
19326         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
19327         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
19328         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
19329         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
19330         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
19331         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
19332         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
19333         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
19334         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
19335         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
19336         default: llvm_unreachable("Unrecognized FMA variant.");
19337       }
19338
19339       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
19340       MachineInstrBuilder MIB =
19341         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
19342         .addOperand(MI->getOperand(0))
19343         .addOperand(MI->getOperand(3))
19344         .addOperand(MI->getOperand(2))
19345         .addOperand(MI->getOperand(1));
19346       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
19347       MI->eraseFromParent();
19348     }
19349   }
19350
19351   return MBB;
19352 }
19353
19354 MachineBasicBlock *
19355 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
19356                                                MachineBasicBlock *BB) const {
19357   switch (MI->getOpcode()) {
19358   default: llvm_unreachable("Unexpected instr type to insert");
19359   case X86::TAILJMPd64:
19360   case X86::TAILJMPr64:
19361   case X86::TAILJMPm64:
19362   case X86::TAILJMPd64_REX:
19363   case X86::TAILJMPr64_REX:
19364   case X86::TAILJMPm64_REX:
19365     llvm_unreachable("TAILJMP64 would not be touched here.");
19366   case X86::TCRETURNdi64:
19367   case X86::TCRETURNri64:
19368   case X86::TCRETURNmi64:
19369     return BB;
19370   case X86::WIN_ALLOCA:
19371     return EmitLoweredWinAlloca(MI, BB);
19372   case X86::SEG_ALLOCA_32:
19373   case X86::SEG_ALLOCA_64:
19374     return EmitLoweredSegAlloca(MI, BB);
19375   case X86::TLSCall_32:
19376   case X86::TLSCall_64:
19377     return EmitLoweredTLSCall(MI, BB);
19378   case X86::CMOV_GR8:
19379   case X86::CMOV_FR32:
19380   case X86::CMOV_FR64:
19381   case X86::CMOV_V4F32:
19382   case X86::CMOV_V2F64:
19383   case X86::CMOV_V2I64:
19384   case X86::CMOV_V8F32:
19385   case X86::CMOV_V4F64:
19386   case X86::CMOV_V4I64:
19387   case X86::CMOV_V16F32:
19388   case X86::CMOV_V8F64:
19389   case X86::CMOV_V8I64:
19390   case X86::CMOV_GR16:
19391   case X86::CMOV_GR32:
19392   case X86::CMOV_RFP32:
19393   case X86::CMOV_RFP64:
19394   case X86::CMOV_RFP80:
19395     return EmitLoweredSelect(MI, BB);
19396
19397   case X86::FP32_TO_INT16_IN_MEM:
19398   case X86::FP32_TO_INT32_IN_MEM:
19399   case X86::FP32_TO_INT64_IN_MEM:
19400   case X86::FP64_TO_INT16_IN_MEM:
19401   case X86::FP64_TO_INT32_IN_MEM:
19402   case X86::FP64_TO_INT64_IN_MEM:
19403   case X86::FP80_TO_INT16_IN_MEM:
19404   case X86::FP80_TO_INT32_IN_MEM:
19405   case X86::FP80_TO_INT64_IN_MEM: {
19406     MachineFunction *F = BB->getParent();
19407     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19408     DebugLoc DL = MI->getDebugLoc();
19409
19410     // Change the floating point control register to use "round towards zero"
19411     // mode when truncating to an integer value.
19412     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
19413     addFrameReference(BuildMI(*BB, MI, DL,
19414                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
19415
19416     // Load the old value of the high byte of the control word...
19417     unsigned OldCW =
19418       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
19419     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
19420                       CWFrameIdx);
19421
19422     // Set the high part to be round to zero...
19423     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
19424       .addImm(0xC7F);
19425
19426     // Reload the modified control word now...
19427     addFrameReference(BuildMI(*BB, MI, DL,
19428                               TII->get(X86::FLDCW16m)), CWFrameIdx);
19429
19430     // Restore the memory image of control word to original value
19431     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
19432       .addReg(OldCW);
19433
19434     // Get the X86 opcode to use.
19435     unsigned Opc;
19436     switch (MI->getOpcode()) {
19437     default: llvm_unreachable("illegal opcode!");
19438     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
19439     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
19440     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
19441     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
19442     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
19443     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
19444     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
19445     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
19446     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
19447     }
19448
19449     X86AddressMode AM;
19450     MachineOperand &Op = MI->getOperand(0);
19451     if (Op.isReg()) {
19452       AM.BaseType = X86AddressMode::RegBase;
19453       AM.Base.Reg = Op.getReg();
19454     } else {
19455       AM.BaseType = X86AddressMode::FrameIndexBase;
19456       AM.Base.FrameIndex = Op.getIndex();
19457     }
19458     Op = MI->getOperand(1);
19459     if (Op.isImm())
19460       AM.Scale = Op.getImm();
19461     Op = MI->getOperand(2);
19462     if (Op.isImm())
19463       AM.IndexReg = Op.getImm();
19464     Op = MI->getOperand(3);
19465     if (Op.isGlobal()) {
19466       AM.GV = Op.getGlobal();
19467     } else {
19468       AM.Disp = Op.getImm();
19469     }
19470     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
19471                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
19472
19473     // Reload the original control word now.
19474     addFrameReference(BuildMI(*BB, MI, DL,
19475                               TII->get(X86::FLDCW16m)), CWFrameIdx);
19476
19477     MI->eraseFromParent();   // The pseudo instruction is gone now.
19478     return BB;
19479   }
19480     // String/text processing lowering.
19481   case X86::PCMPISTRM128REG:
19482   case X86::VPCMPISTRM128REG:
19483   case X86::PCMPISTRM128MEM:
19484   case X86::VPCMPISTRM128MEM:
19485   case X86::PCMPESTRM128REG:
19486   case X86::VPCMPESTRM128REG:
19487   case X86::PCMPESTRM128MEM:
19488   case X86::VPCMPESTRM128MEM:
19489     assert(Subtarget->hasSSE42() &&
19490            "Target must have SSE4.2 or AVX features enabled");
19491     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
19492
19493   // String/text processing lowering.
19494   case X86::PCMPISTRIREG:
19495   case X86::VPCMPISTRIREG:
19496   case X86::PCMPISTRIMEM:
19497   case X86::VPCMPISTRIMEM:
19498   case X86::PCMPESTRIREG:
19499   case X86::VPCMPESTRIREG:
19500   case X86::PCMPESTRIMEM:
19501   case X86::VPCMPESTRIMEM:
19502     assert(Subtarget->hasSSE42() &&
19503            "Target must have SSE4.2 or AVX features enabled");
19504     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
19505
19506   // Thread synchronization.
19507   case X86::MONITOR:
19508     return EmitMonitor(MI, BB, Subtarget);
19509
19510   // xbegin
19511   case X86::XBEGIN:
19512     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
19513
19514   case X86::VASTART_SAVE_XMM_REGS:
19515     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
19516
19517   case X86::VAARG_64:
19518     return EmitVAARG64WithCustomInserter(MI, BB);
19519
19520   case X86::EH_SjLj_SetJmp32:
19521   case X86::EH_SjLj_SetJmp64:
19522     return emitEHSjLjSetJmp(MI, BB);
19523
19524   case X86::EH_SjLj_LongJmp32:
19525   case X86::EH_SjLj_LongJmp64:
19526     return emitEHSjLjLongJmp(MI, BB);
19527
19528   case TargetOpcode::STATEPOINT:
19529     // As an implementation detail, STATEPOINT shares the STACKMAP format at
19530     // this point in the process.  We diverge later.
19531     return emitPatchPoint(MI, BB);
19532
19533   case TargetOpcode::STACKMAP:
19534   case TargetOpcode::PATCHPOINT:
19535     return emitPatchPoint(MI, BB);
19536
19537   case X86::VFMADDPDr213r:
19538   case X86::VFMADDPSr213r:
19539   case X86::VFMADDSDr213r:
19540   case X86::VFMADDSSr213r:
19541   case X86::VFMSUBPDr213r:
19542   case X86::VFMSUBPSr213r:
19543   case X86::VFMSUBSDr213r:
19544   case X86::VFMSUBSSr213r:
19545   case X86::VFNMADDPDr213r:
19546   case X86::VFNMADDPSr213r:
19547   case X86::VFNMADDSDr213r:
19548   case X86::VFNMADDSSr213r:
19549   case X86::VFNMSUBPDr213r:
19550   case X86::VFNMSUBPSr213r:
19551   case X86::VFNMSUBSDr213r:
19552   case X86::VFNMSUBSSr213r:
19553   case X86::VFMADDSUBPDr213r:
19554   case X86::VFMADDSUBPSr213r:
19555   case X86::VFMSUBADDPDr213r:
19556   case X86::VFMSUBADDPSr213r:
19557   case X86::VFMADDPDr213rY:
19558   case X86::VFMADDPSr213rY:
19559   case X86::VFMSUBPDr213rY:
19560   case X86::VFMSUBPSr213rY:
19561   case X86::VFNMADDPDr213rY:
19562   case X86::VFNMADDPSr213rY:
19563   case X86::VFNMSUBPDr213rY:
19564   case X86::VFNMSUBPSr213rY:
19565   case X86::VFMADDSUBPDr213rY:
19566   case X86::VFMADDSUBPSr213rY:
19567   case X86::VFMSUBADDPDr213rY:
19568   case X86::VFMSUBADDPSr213rY:
19569     return emitFMA3Instr(MI, BB);
19570   }
19571 }
19572
19573 //===----------------------------------------------------------------------===//
19574 //                           X86 Optimization Hooks
19575 //===----------------------------------------------------------------------===//
19576
19577 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
19578                                                       APInt &KnownZero,
19579                                                       APInt &KnownOne,
19580                                                       const SelectionDAG &DAG,
19581                                                       unsigned Depth) const {
19582   unsigned BitWidth = KnownZero.getBitWidth();
19583   unsigned Opc = Op.getOpcode();
19584   assert((Opc >= ISD::BUILTIN_OP_END ||
19585           Opc == ISD::INTRINSIC_WO_CHAIN ||
19586           Opc == ISD::INTRINSIC_W_CHAIN ||
19587           Opc == ISD::INTRINSIC_VOID) &&
19588          "Should use MaskedValueIsZero if you don't know whether Op"
19589          " is a target node!");
19590
19591   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
19592   switch (Opc) {
19593   default: break;
19594   case X86ISD::ADD:
19595   case X86ISD::SUB:
19596   case X86ISD::ADC:
19597   case X86ISD::SBB:
19598   case X86ISD::SMUL:
19599   case X86ISD::UMUL:
19600   case X86ISD::INC:
19601   case X86ISD::DEC:
19602   case X86ISD::OR:
19603   case X86ISD::XOR:
19604   case X86ISD::AND:
19605     // These nodes' second result is a boolean.
19606     if (Op.getResNo() == 0)
19607       break;
19608     // Fallthrough
19609   case X86ISD::SETCC:
19610     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
19611     break;
19612   case ISD::INTRINSIC_WO_CHAIN: {
19613     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
19614     unsigned NumLoBits = 0;
19615     switch (IntId) {
19616     default: break;
19617     case Intrinsic::x86_sse_movmsk_ps:
19618     case Intrinsic::x86_avx_movmsk_ps_256:
19619     case Intrinsic::x86_sse2_movmsk_pd:
19620     case Intrinsic::x86_avx_movmsk_pd_256:
19621     case Intrinsic::x86_mmx_pmovmskb:
19622     case Intrinsic::x86_sse2_pmovmskb_128:
19623     case Intrinsic::x86_avx2_pmovmskb: {
19624       // High bits of movmskp{s|d}, pmovmskb are known zero.
19625       switch (IntId) {
19626         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
19627         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
19628         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
19629         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
19630         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
19631         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
19632         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
19633         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
19634       }
19635       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
19636       break;
19637     }
19638     }
19639     break;
19640   }
19641   }
19642 }
19643
19644 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
19645   SDValue Op,
19646   const SelectionDAG &,
19647   unsigned Depth) const {
19648   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
19649   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
19650     return Op.getValueType().getScalarType().getSizeInBits();
19651
19652   // Fallback case.
19653   return 1;
19654 }
19655
19656 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
19657 /// node is a GlobalAddress + offset.
19658 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
19659                                        const GlobalValue* &GA,
19660                                        int64_t &Offset) const {
19661   if (N->getOpcode() == X86ISD::Wrapper) {
19662     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
19663       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
19664       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
19665       return true;
19666     }
19667   }
19668   return TargetLowering::isGAPlusOffset(N, GA, Offset);
19669 }
19670
19671 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
19672 /// same as extracting the high 128-bit part of 256-bit vector and then
19673 /// inserting the result into the low part of a new 256-bit vector
19674 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
19675   EVT VT = SVOp->getValueType(0);
19676   unsigned NumElems = VT.getVectorNumElements();
19677
19678   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
19679   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
19680     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
19681         SVOp->getMaskElt(j) >= 0)
19682       return false;
19683
19684   return true;
19685 }
19686
19687 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
19688 /// same as extracting the low 128-bit part of 256-bit vector and then
19689 /// inserting the result into the high part of a new 256-bit vector
19690 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
19691   EVT VT = SVOp->getValueType(0);
19692   unsigned NumElems = VT.getVectorNumElements();
19693
19694   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
19695   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
19696     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
19697         SVOp->getMaskElt(j) >= 0)
19698       return false;
19699
19700   return true;
19701 }
19702
19703 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
19704 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
19705                                         TargetLowering::DAGCombinerInfo &DCI,
19706                                         const X86Subtarget* Subtarget) {
19707   SDLoc dl(N);
19708   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
19709   SDValue V1 = SVOp->getOperand(0);
19710   SDValue V2 = SVOp->getOperand(1);
19711   EVT VT = SVOp->getValueType(0);
19712   unsigned NumElems = VT.getVectorNumElements();
19713
19714   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
19715       V2.getOpcode() == ISD::CONCAT_VECTORS) {
19716     //
19717     //                   0,0,0,...
19718     //                      |
19719     //    V      UNDEF    BUILD_VECTOR    UNDEF
19720     //     \      /           \           /
19721     //  CONCAT_VECTOR         CONCAT_VECTOR
19722     //         \                  /
19723     //          \                /
19724     //          RESULT: V + zero extended
19725     //
19726     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
19727         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
19728         V1.getOperand(1).getOpcode() != ISD::UNDEF)
19729       return SDValue();
19730
19731     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
19732       return SDValue();
19733
19734     // To match the shuffle mask, the first half of the mask should
19735     // be exactly the first vector, and all the rest a splat with the
19736     // first element of the second one.
19737     for (unsigned i = 0; i != NumElems/2; ++i)
19738       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
19739           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
19740         return SDValue();
19741
19742     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
19743     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
19744       if (Ld->hasNUsesOfValue(1, 0)) {
19745         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
19746         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
19747         SDValue ResNode =
19748           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
19749                                   Ld->getMemoryVT(),
19750                                   Ld->getPointerInfo(),
19751                                   Ld->getAlignment(),
19752                                   false/*isVolatile*/, true/*ReadMem*/,
19753                                   false/*WriteMem*/);
19754
19755         // Make sure the newly-created LOAD is in the same position as Ld in
19756         // terms of dependency. We create a TokenFactor for Ld and ResNode,
19757         // and update uses of Ld's output chain to use the TokenFactor.
19758         if (Ld->hasAnyUseOfValue(1)) {
19759           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
19760                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
19761           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
19762           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
19763                                  SDValue(ResNode.getNode(), 1));
19764         }
19765
19766         return DAG.getNode(ISD::BITCAST, dl, VT, ResNode);
19767       }
19768     }
19769
19770     // Emit a zeroed vector and insert the desired subvector on its
19771     // first half.
19772     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
19773     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
19774     return DCI.CombineTo(N, InsV);
19775   }
19776
19777   //===--------------------------------------------------------------------===//
19778   // Combine some shuffles into subvector extracts and inserts:
19779   //
19780
19781   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
19782   if (isShuffleHigh128VectorInsertLow(SVOp)) {
19783     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
19784     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
19785     return DCI.CombineTo(N, InsV);
19786   }
19787
19788   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
19789   if (isShuffleLow128VectorInsertHigh(SVOp)) {
19790     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
19791     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
19792     return DCI.CombineTo(N, InsV);
19793   }
19794
19795   return SDValue();
19796 }
19797
19798 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
19799 /// possible.
19800 ///
19801 /// This is the leaf of the recursive combinine below. When we have found some
19802 /// chain of single-use x86 shuffle instructions and accumulated the combined
19803 /// shuffle mask represented by them, this will try to pattern match that mask
19804 /// into either a single instruction if there is a special purpose instruction
19805 /// for this operation, or into a PSHUFB instruction which is a fully general
19806 /// instruction but should only be used to replace chains over a certain depth.
19807 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
19808                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
19809                                    TargetLowering::DAGCombinerInfo &DCI,
19810                                    const X86Subtarget *Subtarget) {
19811   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
19812
19813   // Find the operand that enters the chain. Note that multiple uses are OK
19814   // here, we're not going to remove the operand we find.
19815   SDValue Input = Op.getOperand(0);
19816   while (Input.getOpcode() == ISD::BITCAST)
19817     Input = Input.getOperand(0);
19818
19819   MVT VT = Input.getSimpleValueType();
19820   MVT RootVT = Root.getSimpleValueType();
19821   SDLoc DL(Root);
19822
19823   // Just remove no-op shuffle masks.
19824   if (Mask.size() == 1) {
19825     DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Input),
19826                   /*AddTo*/ true);
19827     return true;
19828   }
19829
19830   // Use the float domain if the operand type is a floating point type.
19831   bool FloatDomain = VT.isFloatingPoint();
19832
19833   // For floating point shuffles, we don't have free copies in the shuffle
19834   // instructions or the ability to load as part of the instruction, so
19835   // canonicalize their shuffles to UNPCK or MOV variants.
19836   //
19837   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
19838   // vectors because it can have a load folded into it that UNPCK cannot. This
19839   // doesn't preclude something switching to the shorter encoding post-RA.
19840   //
19841   // FIXME: Should teach these routines about AVX vector widths.
19842   if (FloatDomain && VT.getSizeInBits() == 128) {
19843     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
19844       bool Lo = Mask.equals({0, 0});
19845       unsigned Shuffle;
19846       MVT ShuffleVT;
19847       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
19848       // is no slower than UNPCKLPD but has the option to fold the input operand
19849       // into even an unaligned memory load.
19850       if (Lo && Subtarget->hasSSE3()) {
19851         Shuffle = X86ISD::MOVDDUP;
19852         ShuffleVT = MVT::v2f64;
19853       } else {
19854         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
19855         // than the UNPCK variants.
19856         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
19857         ShuffleVT = MVT::v4f32;
19858       }
19859       if (Depth == 1 && Root->getOpcode() == Shuffle)
19860         return false; // Nothing to do!
19861       Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19862       DCI.AddToWorklist(Op.getNode());
19863       if (Shuffle == X86ISD::MOVDDUP)
19864         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
19865       else
19866         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
19867       DCI.AddToWorklist(Op.getNode());
19868       DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19869                     /*AddTo*/ true);
19870       return true;
19871     }
19872     if (Subtarget->hasSSE3() &&
19873         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
19874       bool Lo = Mask.equals({0, 0, 2, 2});
19875       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
19876       MVT ShuffleVT = MVT::v4f32;
19877       if (Depth == 1 && Root->getOpcode() == Shuffle)
19878         return false; // Nothing to do!
19879       Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19880       DCI.AddToWorklist(Op.getNode());
19881       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
19882       DCI.AddToWorklist(Op.getNode());
19883       DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19884                     /*AddTo*/ true);
19885       return true;
19886     }
19887     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
19888       bool Lo = Mask.equals({0, 0, 1, 1});
19889       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
19890       MVT ShuffleVT = MVT::v4f32;
19891       if (Depth == 1 && Root->getOpcode() == Shuffle)
19892         return false; // Nothing to do!
19893       Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19894       DCI.AddToWorklist(Op.getNode());
19895       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
19896       DCI.AddToWorklist(Op.getNode());
19897       DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19898                     /*AddTo*/ true);
19899       return true;
19900     }
19901   }
19902
19903   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
19904   // variants as none of these have single-instruction variants that are
19905   // superior to the UNPCK formulation.
19906   if (!FloatDomain && VT.getSizeInBits() == 128 &&
19907       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
19908        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
19909        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
19910        Mask.equals(
19911            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
19912     bool Lo = Mask[0] == 0;
19913     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
19914     if (Depth == 1 && Root->getOpcode() == Shuffle)
19915       return false; // Nothing to do!
19916     MVT ShuffleVT;
19917     switch (Mask.size()) {
19918     case 8:
19919       ShuffleVT = MVT::v8i16;
19920       break;
19921     case 16:
19922       ShuffleVT = MVT::v16i8;
19923       break;
19924     default:
19925       llvm_unreachable("Impossible mask size!");
19926     };
19927     Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19928     DCI.AddToWorklist(Op.getNode());
19929     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
19930     DCI.AddToWorklist(Op.getNode());
19931     DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19932                   /*AddTo*/ true);
19933     return true;
19934   }
19935
19936   // Don't try to re-form single instruction chains under any circumstances now
19937   // that we've done encoding canonicalization for them.
19938   if (Depth < 2)
19939     return false;
19940
19941   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
19942   // can replace them with a single PSHUFB instruction profitably. Intel's
19943   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
19944   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
19945   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
19946     SmallVector<SDValue, 16> PSHUFBMask;
19947     int NumBytes = VT.getSizeInBits() / 8;
19948     int Ratio = NumBytes / Mask.size();
19949     for (int i = 0; i < NumBytes; ++i) {
19950       if (Mask[i / Ratio] == SM_SentinelUndef) {
19951         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
19952         continue;
19953       }
19954       int M = Mask[i / Ratio] != SM_SentinelZero
19955                   ? Ratio * Mask[i / Ratio] + i % Ratio
19956                   : 255;
19957       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
19958     }
19959     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
19960     Op = DAG.getNode(ISD::BITCAST, DL, ByteVT, Input);
19961     DCI.AddToWorklist(Op.getNode());
19962     SDValue PSHUFBMaskOp =
19963         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
19964     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
19965     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
19966     DCI.AddToWorklist(Op.getNode());
19967     DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19968                   /*AddTo*/ true);
19969     return true;
19970   }
19971
19972   // Failed to find any combines.
19973   return false;
19974 }
19975
19976 /// \brief Fully generic combining of x86 shuffle instructions.
19977 ///
19978 /// This should be the last combine run over the x86 shuffle instructions. Once
19979 /// they have been fully optimized, this will recursively consider all chains
19980 /// of single-use shuffle instructions, build a generic model of the cumulative
19981 /// shuffle operation, and check for simpler instructions which implement this
19982 /// operation. We use this primarily for two purposes:
19983 ///
19984 /// 1) Collapse generic shuffles to specialized single instructions when
19985 ///    equivalent. In most cases, this is just an encoding size win, but
19986 ///    sometimes we will collapse multiple generic shuffles into a single
19987 ///    special-purpose shuffle.
19988 /// 2) Look for sequences of shuffle instructions with 3 or more total
19989 ///    instructions, and replace them with the slightly more expensive SSSE3
19990 ///    PSHUFB instruction if available. We do this as the last combining step
19991 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
19992 ///    a suitable short sequence of other instructions. The PHUFB will either
19993 ///    use a register or have to read from memory and so is slightly (but only
19994 ///    slightly) more expensive than the other shuffle instructions.
19995 ///
19996 /// Because this is inherently a quadratic operation (for each shuffle in
19997 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
19998 /// This should never be an issue in practice as the shuffle lowering doesn't
19999 /// produce sequences of more than 8 instructions.
20000 ///
20001 /// FIXME: We will currently miss some cases where the redundant shuffling
20002 /// would simplify under the threshold for PSHUFB formation because of
20003 /// combine-ordering. To fix this, we should do the redundant instruction
20004 /// combining in this recursive walk.
20005 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
20006                                           ArrayRef<int> RootMask,
20007                                           int Depth, bool HasPSHUFB,
20008                                           SelectionDAG &DAG,
20009                                           TargetLowering::DAGCombinerInfo &DCI,
20010                                           const X86Subtarget *Subtarget) {
20011   // Bound the depth of our recursive combine because this is ultimately
20012   // quadratic in nature.
20013   if (Depth > 8)
20014     return false;
20015
20016   // Directly rip through bitcasts to find the underlying operand.
20017   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
20018     Op = Op.getOperand(0);
20019
20020   MVT VT = Op.getSimpleValueType();
20021   if (!VT.isVector())
20022     return false; // Bail if we hit a non-vector.
20023
20024   assert(Root.getSimpleValueType().isVector() &&
20025          "Shuffles operate on vector types!");
20026   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
20027          "Can only combine shuffles of the same vector register size.");
20028
20029   if (!isTargetShuffle(Op.getOpcode()))
20030     return false;
20031   SmallVector<int, 16> OpMask;
20032   bool IsUnary;
20033   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
20034   // We only can combine unary shuffles which we can decode the mask for.
20035   if (!HaveMask || !IsUnary)
20036     return false;
20037
20038   assert(VT.getVectorNumElements() == OpMask.size() &&
20039          "Different mask size from vector size!");
20040   assert(((RootMask.size() > OpMask.size() &&
20041            RootMask.size() % OpMask.size() == 0) ||
20042           (OpMask.size() > RootMask.size() &&
20043            OpMask.size() % RootMask.size() == 0) ||
20044           OpMask.size() == RootMask.size()) &&
20045          "The smaller number of elements must divide the larger.");
20046   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
20047   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
20048   assert(((RootRatio == 1 && OpRatio == 1) ||
20049           (RootRatio == 1) != (OpRatio == 1)) &&
20050          "Must not have a ratio for both incoming and op masks!");
20051
20052   SmallVector<int, 16> Mask;
20053   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
20054
20055   // Merge this shuffle operation's mask into our accumulated mask. Note that
20056   // this shuffle's mask will be the first applied to the input, followed by the
20057   // root mask to get us all the way to the root value arrangement. The reason
20058   // for this order is that we are recursing up the operation chain.
20059   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
20060     int RootIdx = i / RootRatio;
20061     if (RootMask[RootIdx] < 0) {
20062       // This is a zero or undef lane, we're done.
20063       Mask.push_back(RootMask[RootIdx]);
20064       continue;
20065     }
20066
20067     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
20068     int OpIdx = RootMaskedIdx / OpRatio;
20069     if (OpMask[OpIdx] < 0) {
20070       // The incoming lanes are zero or undef, it doesn't matter which ones we
20071       // are using.
20072       Mask.push_back(OpMask[OpIdx]);
20073       continue;
20074     }
20075
20076     // Ok, we have non-zero lanes, map them through.
20077     Mask.push_back(OpMask[OpIdx] * OpRatio +
20078                    RootMaskedIdx % OpRatio);
20079   }
20080
20081   // See if we can recurse into the operand to combine more things.
20082   switch (Op.getOpcode()) {
20083     case X86ISD::PSHUFB:
20084       HasPSHUFB = true;
20085     case X86ISD::PSHUFD:
20086     case X86ISD::PSHUFHW:
20087     case X86ISD::PSHUFLW:
20088       if (Op.getOperand(0).hasOneUse() &&
20089           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
20090                                         HasPSHUFB, DAG, DCI, Subtarget))
20091         return true;
20092       break;
20093
20094     case X86ISD::UNPCKL:
20095     case X86ISD::UNPCKH:
20096       assert(Op.getOperand(0) == Op.getOperand(1) && "We only combine unary shuffles!");
20097       // We can't check for single use, we have to check that this shuffle is the only user.
20098       if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
20099           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
20100                                         HasPSHUFB, DAG, DCI, Subtarget))
20101           return true;
20102       break;
20103   }
20104
20105   // Minor canonicalization of the accumulated shuffle mask to make it easier
20106   // to match below. All this does is detect masks with squential pairs of
20107   // elements, and shrink them to the half-width mask. It does this in a loop
20108   // so it will reduce the size of the mask to the minimal width mask which
20109   // performs an equivalent shuffle.
20110   SmallVector<int, 16> WidenedMask;
20111   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
20112     Mask = std::move(WidenedMask);
20113     WidenedMask.clear();
20114   }
20115
20116   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
20117                                 Subtarget);
20118 }
20119
20120 /// \brief Get the PSHUF-style mask from PSHUF node.
20121 ///
20122 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
20123 /// PSHUF-style masks that can be reused with such instructions.
20124 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
20125   MVT VT = N.getSimpleValueType();
20126   SmallVector<int, 4> Mask;
20127   bool IsUnary;
20128   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
20129   (void)HaveMask;
20130   assert(HaveMask);
20131
20132   // If we have more than 128-bits, only the low 128-bits of shuffle mask
20133   // matter. Check that the upper masks are repeats and remove them.
20134   if (VT.getSizeInBits() > 128) {
20135     int LaneElts = 128 / VT.getScalarSizeInBits();
20136 #ifndef NDEBUG
20137     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
20138       for (int j = 0; j < LaneElts; ++j)
20139         assert(Mask[j] == Mask[i * LaneElts + j] - LaneElts &&
20140                "Mask doesn't repeat in high 128-bit lanes!");
20141 #endif
20142     Mask.resize(LaneElts);
20143   }
20144
20145   switch (N.getOpcode()) {
20146   case X86ISD::PSHUFD:
20147     return Mask;
20148   case X86ISD::PSHUFLW:
20149     Mask.resize(4);
20150     return Mask;
20151   case X86ISD::PSHUFHW:
20152     Mask.erase(Mask.begin(), Mask.begin() + 4);
20153     for (int &M : Mask)
20154       M -= 4;
20155     return Mask;
20156   default:
20157     llvm_unreachable("No valid shuffle instruction found!");
20158   }
20159 }
20160
20161 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
20162 ///
20163 /// We walk up the chain and look for a combinable shuffle, skipping over
20164 /// shuffles that we could hoist this shuffle's transformation past without
20165 /// altering anything.
20166 static SDValue
20167 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
20168                              SelectionDAG &DAG,
20169                              TargetLowering::DAGCombinerInfo &DCI) {
20170   assert(N.getOpcode() == X86ISD::PSHUFD &&
20171          "Called with something other than an x86 128-bit half shuffle!");
20172   SDLoc DL(N);
20173
20174   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
20175   // of the shuffles in the chain so that we can form a fresh chain to replace
20176   // this one.
20177   SmallVector<SDValue, 8> Chain;
20178   SDValue V = N.getOperand(0);
20179   for (; V.hasOneUse(); V = V.getOperand(0)) {
20180     switch (V.getOpcode()) {
20181     default:
20182       return SDValue(); // Nothing combined!
20183
20184     case ISD::BITCAST:
20185       // Skip bitcasts as we always know the type for the target specific
20186       // instructions.
20187       continue;
20188
20189     case X86ISD::PSHUFD:
20190       // Found another dword shuffle.
20191       break;
20192
20193     case X86ISD::PSHUFLW:
20194       // Check that the low words (being shuffled) are the identity in the
20195       // dword shuffle, and the high words are self-contained.
20196       if (Mask[0] != 0 || Mask[1] != 1 ||
20197           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
20198         return SDValue();
20199
20200       Chain.push_back(V);
20201       continue;
20202
20203     case X86ISD::PSHUFHW:
20204       // Check that the high words (being shuffled) are the identity in the
20205       // dword shuffle, and the low words are self-contained.
20206       if (Mask[2] != 2 || Mask[3] != 3 ||
20207           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
20208         return SDValue();
20209
20210       Chain.push_back(V);
20211       continue;
20212
20213     case X86ISD::UNPCKL:
20214     case X86ISD::UNPCKH:
20215       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
20216       // shuffle into a preceding word shuffle.
20217       if (V.getSimpleValueType().getScalarType() != MVT::i8 &&
20218           V.getSimpleValueType().getScalarType() != MVT::i16)
20219         return SDValue();
20220
20221       // Search for a half-shuffle which we can combine with.
20222       unsigned CombineOp =
20223           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
20224       if (V.getOperand(0) != V.getOperand(1) ||
20225           !V->isOnlyUserOf(V.getOperand(0).getNode()))
20226         return SDValue();
20227       Chain.push_back(V);
20228       V = V.getOperand(0);
20229       do {
20230         switch (V.getOpcode()) {
20231         default:
20232           return SDValue(); // Nothing to combine.
20233
20234         case X86ISD::PSHUFLW:
20235         case X86ISD::PSHUFHW:
20236           if (V.getOpcode() == CombineOp)
20237             break;
20238
20239           Chain.push_back(V);
20240
20241           // Fallthrough!
20242         case ISD::BITCAST:
20243           V = V.getOperand(0);
20244           continue;
20245         }
20246         break;
20247       } while (V.hasOneUse());
20248       break;
20249     }
20250     // Break out of the loop if we break out of the switch.
20251     break;
20252   }
20253
20254   if (!V.hasOneUse())
20255     // We fell out of the loop without finding a viable combining instruction.
20256     return SDValue();
20257
20258   // Merge this node's mask and our incoming mask.
20259   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20260   for (int &M : Mask)
20261     M = VMask[M];
20262   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
20263                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
20264
20265   // Rebuild the chain around this new shuffle.
20266   while (!Chain.empty()) {
20267     SDValue W = Chain.pop_back_val();
20268
20269     if (V.getValueType() != W.getOperand(0).getValueType())
20270       V = DAG.getNode(ISD::BITCAST, DL, W.getOperand(0).getValueType(), V);
20271
20272     switch (W.getOpcode()) {
20273     default:
20274       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
20275
20276     case X86ISD::UNPCKL:
20277     case X86ISD::UNPCKH:
20278       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
20279       break;
20280
20281     case X86ISD::PSHUFD:
20282     case X86ISD::PSHUFLW:
20283     case X86ISD::PSHUFHW:
20284       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
20285       break;
20286     }
20287   }
20288   if (V.getValueType() != N.getValueType())
20289     V = DAG.getNode(ISD::BITCAST, DL, N.getValueType(), V);
20290
20291   // Return the new chain to replace N.
20292   return V;
20293 }
20294
20295 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or pshufhw.
20296 ///
20297 /// We walk up the chain, skipping shuffles of the other half and looking
20298 /// through shuffles which switch halves trying to find a shuffle of the same
20299 /// pair of dwords.
20300 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
20301                                         SelectionDAG &DAG,
20302                                         TargetLowering::DAGCombinerInfo &DCI) {
20303   assert(
20304       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
20305       "Called with something other than an x86 128-bit half shuffle!");
20306   SDLoc DL(N);
20307   unsigned CombineOpcode = N.getOpcode();
20308
20309   // Walk up a single-use chain looking for a combinable shuffle.
20310   SDValue V = N.getOperand(0);
20311   for (; V.hasOneUse(); V = V.getOperand(0)) {
20312     switch (V.getOpcode()) {
20313     default:
20314       return false; // Nothing combined!
20315
20316     case ISD::BITCAST:
20317       // Skip bitcasts as we always know the type for the target specific
20318       // instructions.
20319       continue;
20320
20321     case X86ISD::PSHUFLW:
20322     case X86ISD::PSHUFHW:
20323       if (V.getOpcode() == CombineOpcode)
20324         break;
20325
20326       // Other-half shuffles are no-ops.
20327       continue;
20328     }
20329     // Break out of the loop if we break out of the switch.
20330     break;
20331   }
20332
20333   if (!V.hasOneUse())
20334     // We fell out of the loop without finding a viable combining instruction.
20335     return false;
20336
20337   // Combine away the bottom node as its shuffle will be accumulated into
20338   // a preceding shuffle.
20339   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
20340
20341   // Record the old value.
20342   SDValue Old = V;
20343
20344   // Merge this node's mask and our incoming mask (adjusted to account for all
20345   // the pshufd instructions encountered).
20346   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20347   for (int &M : Mask)
20348     M = VMask[M];
20349   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
20350                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
20351
20352   // Check that the shuffles didn't cancel each other out. If not, we need to
20353   // combine to the new one.
20354   if (Old != V)
20355     // Replace the combinable shuffle with the combined one, updating all users
20356     // so that we re-evaluate the chain here.
20357     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
20358
20359   return true;
20360 }
20361
20362 /// \brief Try to combine x86 target specific shuffles.
20363 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
20364                                            TargetLowering::DAGCombinerInfo &DCI,
20365                                            const X86Subtarget *Subtarget) {
20366   SDLoc DL(N);
20367   MVT VT = N.getSimpleValueType();
20368   SmallVector<int, 4> Mask;
20369
20370   switch (N.getOpcode()) {
20371   case X86ISD::PSHUFD:
20372   case X86ISD::PSHUFLW:
20373   case X86ISD::PSHUFHW:
20374     Mask = getPSHUFShuffleMask(N);
20375     assert(Mask.size() == 4);
20376     break;
20377   default:
20378     return SDValue();
20379   }
20380
20381   // Nuke no-op shuffles that show up after combining.
20382   if (isNoopShuffleMask(Mask))
20383     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
20384
20385   // Look for simplifications involving one or two shuffle instructions.
20386   SDValue V = N.getOperand(0);
20387   switch (N.getOpcode()) {
20388   default:
20389     break;
20390   case X86ISD::PSHUFLW:
20391   case X86ISD::PSHUFHW:
20392     assert(VT.getScalarType() == MVT::i16 && "Bad word shuffle type!");
20393
20394     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
20395       return SDValue(); // We combined away this shuffle, so we're done.
20396
20397     // See if this reduces to a PSHUFD which is no more expensive and can
20398     // combine with more operations. Note that it has to at least flip the
20399     // dwords as otherwise it would have been removed as a no-op.
20400     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
20401       int DMask[] = {0, 1, 2, 3};
20402       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
20403       DMask[DOffset + 0] = DOffset + 1;
20404       DMask[DOffset + 1] = DOffset + 0;
20405       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
20406       V = DAG.getNode(ISD::BITCAST, DL, DVT, V);
20407       DCI.AddToWorklist(V.getNode());
20408       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
20409                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
20410       DCI.AddToWorklist(V.getNode());
20411       return DAG.getNode(ISD::BITCAST, DL, VT, V);
20412     }
20413
20414     // Look for shuffle patterns which can be implemented as a single unpack.
20415     // FIXME: This doesn't handle the location of the PSHUFD generically, and
20416     // only works when we have a PSHUFD followed by two half-shuffles.
20417     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
20418         (V.getOpcode() == X86ISD::PSHUFLW ||
20419          V.getOpcode() == X86ISD::PSHUFHW) &&
20420         V.getOpcode() != N.getOpcode() &&
20421         V.hasOneUse()) {
20422       SDValue D = V.getOperand(0);
20423       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
20424         D = D.getOperand(0);
20425       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
20426         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20427         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
20428         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
20429         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
20430         int WordMask[8];
20431         for (int i = 0; i < 4; ++i) {
20432           WordMask[i + NOffset] = Mask[i] + NOffset;
20433           WordMask[i + VOffset] = VMask[i] + VOffset;
20434         }
20435         // Map the word mask through the DWord mask.
20436         int MappedMask[8];
20437         for (int i = 0; i < 8; ++i)
20438           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
20439         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
20440             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
20441           // We can replace all three shuffles with an unpack.
20442           V = DAG.getNode(ISD::BITCAST, DL, VT, D.getOperand(0));
20443           DCI.AddToWorklist(V.getNode());
20444           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
20445                                                 : X86ISD::UNPCKH,
20446                              DL, VT, V, V);
20447         }
20448       }
20449     }
20450
20451     break;
20452
20453   case X86ISD::PSHUFD:
20454     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
20455       return NewN;
20456
20457     break;
20458   }
20459
20460   return SDValue();
20461 }
20462
20463 /// \brief Try to combine a shuffle into a target-specific add-sub node.
20464 ///
20465 /// We combine this directly on the abstract vector shuffle nodes so it is
20466 /// easier to generically match. We also insert dummy vector shuffle nodes for
20467 /// the operands which explicitly discard the lanes which are unused by this
20468 /// operation to try to flow through the rest of the combiner the fact that
20469 /// they're unused.
20470 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
20471   SDLoc DL(N);
20472   EVT VT = N->getValueType(0);
20473
20474   // We only handle target-independent shuffles.
20475   // FIXME: It would be easy and harmless to use the target shuffle mask
20476   // extraction tool to support more.
20477   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
20478     return SDValue();
20479
20480   auto *SVN = cast<ShuffleVectorSDNode>(N);
20481   ArrayRef<int> Mask = SVN->getMask();
20482   SDValue V1 = N->getOperand(0);
20483   SDValue V2 = N->getOperand(1);
20484
20485   // We require the first shuffle operand to be the SUB node, and the second to
20486   // be the ADD node.
20487   // FIXME: We should support the commuted patterns.
20488   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
20489     return SDValue();
20490
20491   // If there are other uses of these operations we can't fold them.
20492   if (!V1->hasOneUse() || !V2->hasOneUse())
20493     return SDValue();
20494
20495   // Ensure that both operations have the same operands. Note that we can
20496   // commute the FADD operands.
20497   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
20498   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
20499       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
20500     return SDValue();
20501
20502   // We're looking for blends between FADD and FSUB nodes. We insist on these
20503   // nodes being lined up in a specific expected pattern.
20504   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
20505         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
20506         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
20507     return SDValue();
20508
20509   // Only specific types are legal at this point, assert so we notice if and
20510   // when these change.
20511   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
20512           VT == MVT::v4f64) &&
20513          "Unknown vector type encountered!");
20514
20515   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
20516 }
20517
20518 /// PerformShuffleCombine - Performs several different shuffle combines.
20519 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
20520                                      TargetLowering::DAGCombinerInfo &DCI,
20521                                      const X86Subtarget *Subtarget) {
20522   SDLoc dl(N);
20523   SDValue N0 = N->getOperand(0);
20524   SDValue N1 = N->getOperand(1);
20525   EVT VT = N->getValueType(0);
20526
20527   // Don't create instructions with illegal types after legalize types has run.
20528   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20529   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
20530     return SDValue();
20531
20532   // If we have legalized the vector types, look for blends of FADD and FSUB
20533   // nodes that we can fuse into an ADDSUB node.
20534   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
20535     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
20536       return AddSub;
20537
20538   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
20539   if (Subtarget->hasFp256() && VT.is256BitVector() &&
20540       N->getOpcode() == ISD::VECTOR_SHUFFLE)
20541     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
20542
20543   // During Type Legalization, when promoting illegal vector types,
20544   // the backend might introduce new shuffle dag nodes and bitcasts.
20545   //
20546   // This code performs the following transformation:
20547   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
20548   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
20549   //
20550   // We do this only if both the bitcast and the BINOP dag nodes have
20551   // one use. Also, perform this transformation only if the new binary
20552   // operation is legal. This is to avoid introducing dag nodes that
20553   // potentially need to be further expanded (or custom lowered) into a
20554   // less optimal sequence of dag nodes.
20555   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
20556       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
20557       N0.getOpcode() == ISD::BITCAST) {
20558     SDValue BC0 = N0.getOperand(0);
20559     EVT SVT = BC0.getValueType();
20560     unsigned Opcode = BC0.getOpcode();
20561     unsigned NumElts = VT.getVectorNumElements();
20562
20563     if (BC0.hasOneUse() && SVT.isVector() &&
20564         SVT.getVectorNumElements() * 2 == NumElts &&
20565         TLI.isOperationLegal(Opcode, VT)) {
20566       bool CanFold = false;
20567       switch (Opcode) {
20568       default : break;
20569       case ISD::ADD :
20570       case ISD::FADD :
20571       case ISD::SUB :
20572       case ISD::FSUB :
20573       case ISD::MUL :
20574       case ISD::FMUL :
20575         CanFold = true;
20576       }
20577
20578       unsigned SVTNumElts = SVT.getVectorNumElements();
20579       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
20580       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
20581         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
20582       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
20583         CanFold = SVOp->getMaskElt(i) < 0;
20584
20585       if (CanFold) {
20586         SDValue BC00 = DAG.getNode(ISD::BITCAST, dl, VT, BC0.getOperand(0));
20587         SDValue BC01 = DAG.getNode(ISD::BITCAST, dl, VT, BC0.getOperand(1));
20588         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
20589         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
20590       }
20591     }
20592   }
20593
20594   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
20595   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
20596   // consecutive, non-overlapping, and in the right order.
20597   SmallVector<SDValue, 16> Elts;
20598   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
20599     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
20600
20601   SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true);
20602   if (LD.getNode())
20603     return LD;
20604
20605   if (isTargetShuffle(N->getOpcode())) {
20606     SDValue Shuffle =
20607         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
20608     if (Shuffle.getNode())
20609       return Shuffle;
20610
20611     // Try recursively combining arbitrary sequences of x86 shuffle
20612     // instructions into higher-order shuffles. We do this after combining
20613     // specific PSHUF instruction sequences into their minimal form so that we
20614     // can evaluate how many specialized shuffle instructions are involved in
20615     // a particular chain.
20616     SmallVector<int, 1> NonceMask; // Just a placeholder.
20617     NonceMask.push_back(0);
20618     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
20619                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
20620                                       DCI, Subtarget))
20621       return SDValue(); // This routine will use CombineTo to replace N.
20622   }
20623
20624   return SDValue();
20625 }
20626
20627 /// PerformTruncateCombine - Converts truncate operation to
20628 /// a sequence of vector shuffle operations.
20629 /// It is possible when we truncate 256-bit vector to 128-bit vector
20630 static SDValue PerformTruncateCombine(SDNode *N, SelectionDAG &DAG,
20631                                       TargetLowering::DAGCombinerInfo &DCI,
20632                                       const X86Subtarget *Subtarget)  {
20633   return SDValue();
20634 }
20635
20636 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
20637 /// specific shuffle of a load can be folded into a single element load.
20638 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
20639 /// shuffles have been custom lowered so we need to handle those here.
20640 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
20641                                          TargetLowering::DAGCombinerInfo &DCI) {
20642   if (DCI.isBeforeLegalizeOps())
20643     return SDValue();
20644
20645   SDValue InVec = N->getOperand(0);
20646   SDValue EltNo = N->getOperand(1);
20647
20648   if (!isa<ConstantSDNode>(EltNo))
20649     return SDValue();
20650
20651   EVT OriginalVT = InVec.getValueType();
20652
20653   if (InVec.getOpcode() == ISD::BITCAST) {
20654     // Don't duplicate a load with other uses.
20655     if (!InVec.hasOneUse())
20656       return SDValue();
20657     EVT BCVT = InVec.getOperand(0).getValueType();
20658     if (BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
20659       return SDValue();
20660     InVec = InVec.getOperand(0);
20661   }
20662
20663   EVT CurrentVT = InVec.getValueType();
20664
20665   if (!isTargetShuffle(InVec.getOpcode()))
20666     return SDValue();
20667
20668   // Don't duplicate a load with other uses.
20669   if (!InVec.hasOneUse())
20670     return SDValue();
20671
20672   SmallVector<int, 16> ShuffleMask;
20673   bool UnaryShuffle;
20674   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
20675                             ShuffleMask, UnaryShuffle))
20676     return SDValue();
20677
20678   // Select the input vector, guarding against out of range extract vector.
20679   unsigned NumElems = CurrentVT.getVectorNumElements();
20680   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
20681   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
20682   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
20683                                          : InVec.getOperand(1);
20684
20685   // If inputs to shuffle are the same for both ops, then allow 2 uses
20686   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
20687                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
20688
20689   if (LdNode.getOpcode() == ISD::BITCAST) {
20690     // Don't duplicate a load with other uses.
20691     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
20692       return SDValue();
20693
20694     AllowedUses = 1; // only allow 1 load use if we have a bitcast
20695     LdNode = LdNode.getOperand(0);
20696   }
20697
20698   if (!ISD::isNormalLoad(LdNode.getNode()))
20699     return SDValue();
20700
20701   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
20702
20703   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
20704     return SDValue();
20705
20706   EVT EltVT = N->getValueType(0);
20707   // If there's a bitcast before the shuffle, check if the load type and
20708   // alignment is valid.
20709   unsigned Align = LN0->getAlignment();
20710   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20711   unsigned NewAlign = TLI.getDataLayout()->getABITypeAlignment(
20712       EltVT.getTypeForEVT(*DAG.getContext()));
20713
20714   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
20715     return SDValue();
20716
20717   // All checks match so transform back to vector_shuffle so that DAG combiner
20718   // can finish the job
20719   SDLoc dl(N);
20720
20721   // Create shuffle node taking into account the case that its a unary shuffle
20722   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
20723                                    : InVec.getOperand(1);
20724   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
20725                                  InVec.getOperand(0), Shuffle,
20726                                  &ShuffleMask[0]);
20727   Shuffle = DAG.getNode(ISD::BITCAST, dl, OriginalVT, Shuffle);
20728   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
20729                      EltNo);
20730 }
20731
20732 /// \brief Detect bitcasts between i32 to x86mmx low word. Since MMX types are
20733 /// special and don't usually play with other vector types, it's better to
20734 /// handle them early to be sure we emit efficient code by avoiding
20735 /// store-load conversions.
20736 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG) {
20737   if (N->getValueType(0) != MVT::x86mmx ||
20738       N->getOperand(0)->getOpcode() != ISD::BUILD_VECTOR ||
20739       N->getOperand(0)->getValueType(0) != MVT::v2i32)
20740     return SDValue();
20741
20742   SDValue V = N->getOperand(0);
20743   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(1));
20744   if (C && C->getZExtValue() == 0 && V.getOperand(0).getValueType() == MVT::i32)
20745     return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(V.getOperand(0)),
20746                        N->getValueType(0), V.getOperand(0));
20747
20748   return SDValue();
20749 }
20750
20751 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
20752 /// generation and convert it from being a bunch of shuffles and extracts
20753 /// into a somewhat faster sequence. For i686, the best sequence is apparently
20754 /// storing the value and loading scalars back, while for x64 we should
20755 /// use 64-bit extracts and shifts.
20756 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
20757                                          TargetLowering::DAGCombinerInfo &DCI) {
20758   SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI);
20759   if (NewOp.getNode())
20760     return NewOp;
20761
20762   SDValue InputVector = N->getOperand(0);
20763
20764   // Detect mmx to i32 conversion through a v2i32 elt extract.
20765   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
20766       N->getValueType(0) == MVT::i32 &&
20767       InputVector.getValueType() == MVT::v2i32) {
20768
20769     // The bitcast source is a direct mmx result.
20770     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
20771     if (MMXSrc.getValueType() == MVT::x86mmx)
20772       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
20773                          N->getValueType(0),
20774                          InputVector.getNode()->getOperand(0));
20775
20776     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
20777     SDValue MMXSrcOp = MMXSrc.getOperand(0);
20778     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
20779         MMXSrc.getValueType() == MVT::i64 && MMXSrcOp.hasOneUse() &&
20780         MMXSrcOp.getOpcode() == ISD::BITCAST &&
20781         MMXSrcOp.getValueType() == MVT::v1i64 &&
20782         MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
20783       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
20784                          N->getValueType(0),
20785                          MMXSrcOp.getOperand(0));
20786   }
20787
20788   // Only operate on vectors of 4 elements, where the alternative shuffling
20789   // gets to be more expensive.
20790   if (InputVector.getValueType() != MVT::v4i32)
20791     return SDValue();
20792
20793   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
20794   // single use which is a sign-extend or zero-extend, and all elements are
20795   // used.
20796   SmallVector<SDNode *, 4> Uses;
20797   unsigned ExtractedElements = 0;
20798   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
20799        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
20800     if (UI.getUse().getResNo() != InputVector.getResNo())
20801       return SDValue();
20802
20803     SDNode *Extract = *UI;
20804     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
20805       return SDValue();
20806
20807     if (Extract->getValueType(0) != MVT::i32)
20808       return SDValue();
20809     if (!Extract->hasOneUse())
20810       return SDValue();
20811     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
20812         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
20813       return SDValue();
20814     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
20815       return SDValue();
20816
20817     // Record which element was extracted.
20818     ExtractedElements |=
20819       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
20820
20821     Uses.push_back(Extract);
20822   }
20823
20824   // If not all the elements were used, this may not be worthwhile.
20825   if (ExtractedElements != 15)
20826     return SDValue();
20827
20828   // Ok, we've now decided to do the transformation.
20829   // If 64-bit shifts are legal, use the extract-shift sequence,
20830   // otherwise bounce the vector off the cache.
20831   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20832   SDValue Vals[4];
20833   SDLoc dl(InputVector);
20834
20835   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
20836     SDValue Cst = DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, InputVector);
20837     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy();
20838     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
20839       DAG.getConstant(0, dl, VecIdxTy));
20840     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
20841       DAG.getConstant(1, dl, VecIdxTy));
20842
20843     SDValue ShAmt = DAG.getConstant(32, dl,
20844       DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64));
20845     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
20846     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
20847       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
20848     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
20849     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
20850       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
20851   } else {
20852     // Store the value to a temporary stack slot.
20853     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
20854     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
20855       MachinePointerInfo(), false, false, 0);
20856
20857     EVT ElementType = InputVector.getValueType().getVectorElementType();
20858     unsigned EltSize = ElementType.getSizeInBits() / 8;
20859
20860     // Replace each use (extract) with a load of the appropriate element.
20861     for (unsigned i = 0; i < 4; ++i) {
20862       uint64_t Offset = EltSize * i;
20863       SDValue OffsetVal = DAG.getConstant(Offset, dl, TLI.getPointerTy());
20864
20865       SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(),
20866                                        StackPtr, OffsetVal);
20867
20868       // Load the scalar.
20869       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
20870                             ScalarAddr, MachinePointerInfo(),
20871                             false, false, false, 0);
20872
20873     }
20874   }
20875
20876   // Replace the extracts
20877   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
20878     UE = Uses.end(); UI != UE; ++UI) {
20879     SDNode *Extract = *UI;
20880
20881     SDValue Idx = Extract->getOperand(1);
20882     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
20883     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
20884   }
20885
20886   // The replacement was made in place; don't return anything.
20887   return SDValue();
20888 }
20889
20890 /// \brief Matches a VSELECT onto min/max or return 0 if the node doesn't match.
20891 static std::pair<unsigned, bool>
20892 matchIntegerMINMAX(SDValue Cond, EVT VT, SDValue LHS, SDValue RHS,
20893                    SelectionDAG &DAG, const X86Subtarget *Subtarget) {
20894   if (!VT.isVector())
20895     return std::make_pair(0, false);
20896
20897   bool NeedSplit = false;
20898   switch (VT.getSimpleVT().SimpleTy) {
20899   default: return std::make_pair(0, false);
20900   case MVT::v4i64:
20901   case MVT::v2i64:
20902     if (!Subtarget->hasVLX())
20903       return std::make_pair(0, false);
20904     break;
20905   case MVT::v64i8:
20906   case MVT::v32i16:
20907     if (!Subtarget->hasBWI())
20908       return std::make_pair(0, false);
20909     break;
20910   case MVT::v16i32:
20911   case MVT::v8i64:
20912     if (!Subtarget->hasAVX512())
20913       return std::make_pair(0, false);
20914     break;
20915   case MVT::v32i8:
20916   case MVT::v16i16:
20917   case MVT::v8i32:
20918     if (!Subtarget->hasAVX2())
20919       NeedSplit = true;
20920     if (!Subtarget->hasAVX())
20921       return std::make_pair(0, false);
20922     break;
20923   case MVT::v16i8:
20924   case MVT::v8i16:
20925   case MVT::v4i32:
20926     if (!Subtarget->hasSSE2())
20927       return std::make_pair(0, false);
20928   }
20929
20930   // SSE2 has only a small subset of the operations.
20931   bool hasUnsigned = Subtarget->hasSSE41() ||
20932                      (Subtarget->hasSSE2() && VT == MVT::v16i8);
20933   bool hasSigned = Subtarget->hasSSE41() ||
20934                    (Subtarget->hasSSE2() && VT == MVT::v8i16);
20935
20936   ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
20937
20938   unsigned Opc = 0;
20939   // Check for x CC y ? x : y.
20940   if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
20941       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
20942     switch (CC) {
20943     default: break;
20944     case ISD::SETULT:
20945     case ISD::SETULE:
20946       Opc = hasUnsigned ? X86ISD::UMIN : 0u; break;
20947     case ISD::SETUGT:
20948     case ISD::SETUGE:
20949       Opc = hasUnsigned ? X86ISD::UMAX : 0u; break;
20950     case ISD::SETLT:
20951     case ISD::SETLE:
20952       Opc = hasSigned ? X86ISD::SMIN : 0u; break;
20953     case ISD::SETGT:
20954     case ISD::SETGE:
20955       Opc = hasSigned ? X86ISD::SMAX : 0u; break;
20956     }
20957   // Check for x CC y ? y : x -- a min/max with reversed arms.
20958   } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
20959              DAG.isEqualTo(RHS, Cond.getOperand(0))) {
20960     switch (CC) {
20961     default: break;
20962     case ISD::SETULT:
20963     case ISD::SETULE:
20964       Opc = hasUnsigned ? X86ISD::UMAX : 0u; break;
20965     case ISD::SETUGT:
20966     case ISD::SETUGE:
20967       Opc = hasUnsigned ? X86ISD::UMIN : 0u; break;
20968     case ISD::SETLT:
20969     case ISD::SETLE:
20970       Opc = hasSigned ? X86ISD::SMAX : 0u; break;
20971     case ISD::SETGT:
20972     case ISD::SETGE:
20973       Opc = hasSigned ? X86ISD::SMIN : 0u; break;
20974     }
20975   }
20976
20977   return std::make_pair(Opc, NeedSplit);
20978 }
20979
20980 static SDValue
20981 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
20982                                       const X86Subtarget *Subtarget) {
20983   SDLoc dl(N);
20984   SDValue Cond = N->getOperand(0);
20985   SDValue LHS = N->getOperand(1);
20986   SDValue RHS = N->getOperand(2);
20987
20988   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
20989     SDValue CondSrc = Cond->getOperand(0);
20990     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
20991       Cond = CondSrc->getOperand(0);
20992   }
20993
20994   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
20995     return SDValue();
20996
20997   // A vselect where all conditions and data are constants can be optimized into
20998   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
20999   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
21000       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
21001     return SDValue();
21002
21003   unsigned MaskValue = 0;
21004   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
21005     return SDValue();
21006
21007   MVT VT = N->getSimpleValueType(0);
21008   unsigned NumElems = VT.getVectorNumElements();
21009   SmallVector<int, 8> ShuffleMask(NumElems, -1);
21010   for (unsigned i = 0; i < NumElems; ++i) {
21011     // Be sure we emit undef where we can.
21012     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
21013       ShuffleMask[i] = -1;
21014     else
21015       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
21016   }
21017
21018   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21019   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
21020     return SDValue();
21021   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
21022 }
21023
21024 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
21025 /// nodes.
21026 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
21027                                     TargetLowering::DAGCombinerInfo &DCI,
21028                                     const X86Subtarget *Subtarget) {
21029   SDLoc DL(N);
21030   SDValue Cond = N->getOperand(0);
21031   // Get the LHS/RHS of the select.
21032   SDValue LHS = N->getOperand(1);
21033   SDValue RHS = N->getOperand(2);
21034   EVT VT = LHS.getValueType();
21035   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21036
21037   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
21038   // instructions match the semantics of the common C idiom x<y?x:y but not
21039   // x<=y?x:y, because of how they handle negative zero (which can be
21040   // ignored in unsafe-math mode).
21041   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
21042   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
21043       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
21044       (Subtarget->hasSSE2() ||
21045        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
21046     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21047
21048     unsigned Opcode = 0;
21049     // Check for x CC y ? x : y.
21050     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
21051         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
21052       switch (CC) {
21053       default: break;
21054       case ISD::SETULT:
21055         // Converting this to a min would handle NaNs incorrectly, and swapping
21056         // the operands would cause it to handle comparisons between positive
21057         // and negative zero incorrectly.
21058         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
21059           if (!DAG.getTarget().Options.UnsafeFPMath &&
21060               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
21061             break;
21062           std::swap(LHS, RHS);
21063         }
21064         Opcode = X86ISD::FMIN;
21065         break;
21066       case ISD::SETOLE:
21067         // Converting this to a min would handle comparisons between positive
21068         // and negative zero incorrectly.
21069         if (!DAG.getTarget().Options.UnsafeFPMath &&
21070             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
21071           break;
21072         Opcode = X86ISD::FMIN;
21073         break;
21074       case ISD::SETULE:
21075         // Converting this to a min would handle both negative zeros and NaNs
21076         // incorrectly, but we can swap the operands to fix both.
21077         std::swap(LHS, RHS);
21078       case ISD::SETOLT:
21079       case ISD::SETLT:
21080       case ISD::SETLE:
21081         Opcode = X86ISD::FMIN;
21082         break;
21083
21084       case ISD::SETOGE:
21085         // Converting this to a max would handle comparisons between positive
21086         // and negative zero incorrectly.
21087         if (!DAG.getTarget().Options.UnsafeFPMath &&
21088             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
21089           break;
21090         Opcode = X86ISD::FMAX;
21091         break;
21092       case ISD::SETUGT:
21093         // Converting this to a max would handle NaNs incorrectly, and swapping
21094         // the operands would cause it to handle comparisons between positive
21095         // and negative zero incorrectly.
21096         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
21097           if (!DAG.getTarget().Options.UnsafeFPMath &&
21098               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
21099             break;
21100           std::swap(LHS, RHS);
21101         }
21102         Opcode = X86ISD::FMAX;
21103         break;
21104       case ISD::SETUGE:
21105         // Converting this to a max would handle both negative zeros and NaNs
21106         // incorrectly, but we can swap the operands to fix both.
21107         std::swap(LHS, RHS);
21108       case ISD::SETOGT:
21109       case ISD::SETGT:
21110       case ISD::SETGE:
21111         Opcode = X86ISD::FMAX;
21112         break;
21113       }
21114     // Check for x CC y ? y : x -- a min/max with reversed arms.
21115     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
21116                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
21117       switch (CC) {
21118       default: break;
21119       case ISD::SETOGE:
21120         // Converting this to a min would handle comparisons between positive
21121         // and negative zero incorrectly, and swapping the operands would
21122         // cause it to handle NaNs incorrectly.
21123         if (!DAG.getTarget().Options.UnsafeFPMath &&
21124             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
21125           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21126             break;
21127           std::swap(LHS, RHS);
21128         }
21129         Opcode = X86ISD::FMIN;
21130         break;
21131       case ISD::SETUGT:
21132         // Converting this to a min would handle NaNs incorrectly.
21133         if (!DAG.getTarget().Options.UnsafeFPMath &&
21134             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
21135           break;
21136         Opcode = X86ISD::FMIN;
21137         break;
21138       case ISD::SETUGE:
21139         // Converting this to a min would handle both negative zeros and NaNs
21140         // incorrectly, but we can swap the operands to fix both.
21141         std::swap(LHS, RHS);
21142       case ISD::SETOGT:
21143       case ISD::SETGT:
21144       case ISD::SETGE:
21145         Opcode = X86ISD::FMIN;
21146         break;
21147
21148       case ISD::SETULT:
21149         // Converting this to a max would handle NaNs incorrectly.
21150         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21151           break;
21152         Opcode = X86ISD::FMAX;
21153         break;
21154       case ISD::SETOLE:
21155         // Converting this to a max would handle comparisons between positive
21156         // and negative zero incorrectly, and swapping the operands would
21157         // cause it to handle NaNs incorrectly.
21158         if (!DAG.getTarget().Options.UnsafeFPMath &&
21159             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
21160           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21161             break;
21162           std::swap(LHS, RHS);
21163         }
21164         Opcode = X86ISD::FMAX;
21165         break;
21166       case ISD::SETULE:
21167         // Converting this to a max would handle both negative zeros and NaNs
21168         // incorrectly, but we can swap the operands to fix both.
21169         std::swap(LHS, RHS);
21170       case ISD::SETOLT:
21171       case ISD::SETLT:
21172       case ISD::SETLE:
21173         Opcode = X86ISD::FMAX;
21174         break;
21175       }
21176     }
21177
21178     if (Opcode)
21179       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
21180   }
21181
21182   EVT CondVT = Cond.getValueType();
21183   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
21184       CondVT.getVectorElementType() == MVT::i1) {
21185     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
21186     // lowering on KNL. In this case we convert it to
21187     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
21188     // The same situation for all 128 and 256-bit vectors of i8 and i16.
21189     // Since SKX these selects have a proper lowering.
21190     EVT OpVT = LHS.getValueType();
21191     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
21192         (OpVT.getVectorElementType() == MVT::i8 ||
21193          OpVT.getVectorElementType() == MVT::i16) &&
21194         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
21195       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
21196       DCI.AddToWorklist(Cond.getNode());
21197       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
21198     }
21199   }
21200   // If this is a select between two integer constants, try to do some
21201   // optimizations.
21202   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
21203     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
21204       // Don't do this for crazy integer types.
21205       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
21206         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
21207         // so that TrueC (the true value) is larger than FalseC.
21208         bool NeedsCondInvert = false;
21209
21210         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
21211             // Efficiently invertible.
21212             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
21213              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
21214               isa<ConstantSDNode>(Cond.getOperand(1))))) {
21215           NeedsCondInvert = true;
21216           std::swap(TrueC, FalseC);
21217         }
21218
21219         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
21220         if (FalseC->getAPIntValue() == 0 &&
21221             TrueC->getAPIntValue().isPowerOf2()) {
21222           if (NeedsCondInvert) // Invert the condition if needed.
21223             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21224                                DAG.getConstant(1, DL, Cond.getValueType()));
21225
21226           // Zero extend the condition if needed.
21227           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
21228
21229           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
21230           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
21231                              DAG.getConstant(ShAmt, DL, MVT::i8));
21232         }
21233
21234         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
21235         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
21236           if (NeedsCondInvert) // Invert the condition if needed.
21237             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21238                                DAG.getConstant(1, DL, Cond.getValueType()));
21239
21240           // Zero extend the condition if needed.
21241           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
21242                              FalseC->getValueType(0), Cond);
21243           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21244                              SDValue(FalseC, 0));
21245         }
21246
21247         // Optimize cases that will turn into an LEA instruction.  This requires
21248         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
21249         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
21250           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
21251           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
21252
21253           bool isFastMultiplier = false;
21254           if (Diff < 10) {
21255             switch ((unsigned char)Diff) {
21256               default: break;
21257               case 1:  // result = add base, cond
21258               case 2:  // result = lea base(    , cond*2)
21259               case 3:  // result = lea base(cond, cond*2)
21260               case 4:  // result = lea base(    , cond*4)
21261               case 5:  // result = lea base(cond, cond*4)
21262               case 8:  // result = lea base(    , cond*8)
21263               case 9:  // result = lea base(cond, cond*8)
21264                 isFastMultiplier = true;
21265                 break;
21266             }
21267           }
21268
21269           if (isFastMultiplier) {
21270             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
21271             if (NeedsCondInvert) // Invert the condition if needed.
21272               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21273                                  DAG.getConstant(1, DL, Cond.getValueType()));
21274
21275             // Zero extend the condition if needed.
21276             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
21277                                Cond);
21278             // Scale the condition by the difference.
21279             if (Diff != 1)
21280               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
21281                                  DAG.getConstant(Diff, DL,
21282                                                  Cond.getValueType()));
21283
21284             // Add the base if non-zero.
21285             if (FalseC->getAPIntValue() != 0)
21286               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21287                                  SDValue(FalseC, 0));
21288             return Cond;
21289           }
21290         }
21291       }
21292   }
21293
21294   // Canonicalize max and min:
21295   // (x > y) ? x : y -> (x >= y) ? x : y
21296   // (x < y) ? x : y -> (x <= y) ? x : y
21297   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
21298   // the need for an extra compare
21299   // against zero. e.g.
21300   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
21301   // subl   %esi, %edi
21302   // testl  %edi, %edi
21303   // movl   $0, %eax
21304   // cmovgl %edi, %eax
21305   // =>
21306   // xorl   %eax, %eax
21307   // subl   %esi, $edi
21308   // cmovsl %eax, %edi
21309   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
21310       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
21311       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
21312     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21313     switch (CC) {
21314     default: break;
21315     case ISD::SETLT:
21316     case ISD::SETGT: {
21317       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
21318       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
21319                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
21320       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
21321     }
21322     }
21323   }
21324
21325   // Early exit check
21326   if (!TLI.isTypeLegal(VT))
21327     return SDValue();
21328
21329   // Match VSELECTs into subs with unsigned saturation.
21330   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
21331       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
21332       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
21333        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
21334     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21335
21336     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
21337     // left side invert the predicate to simplify logic below.
21338     SDValue Other;
21339     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
21340       Other = RHS;
21341       CC = ISD::getSetCCInverse(CC, true);
21342     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
21343       Other = LHS;
21344     }
21345
21346     if (Other.getNode() && Other->getNumOperands() == 2 &&
21347         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
21348       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
21349       SDValue CondRHS = Cond->getOperand(1);
21350
21351       // Look for a general sub with unsigned saturation first.
21352       // x >= y ? x-y : 0 --> subus x, y
21353       // x >  y ? x-y : 0 --> subus x, y
21354       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
21355           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
21356         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
21357
21358       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
21359         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
21360           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
21361             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
21362               // If the RHS is a constant we have to reverse the const
21363               // canonicalization.
21364               // x > C-1 ? x+-C : 0 --> subus x, C
21365               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
21366                   CondRHSConst->getAPIntValue() ==
21367                       (-OpRHSConst->getAPIntValue() - 1))
21368                 return DAG.getNode(
21369                     X86ISD::SUBUS, DL, VT, OpLHS,
21370                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
21371
21372           // Another special case: If C was a sign bit, the sub has been
21373           // canonicalized into a xor.
21374           // FIXME: Would it be better to use computeKnownBits to determine
21375           //        whether it's safe to decanonicalize the xor?
21376           // x s< 0 ? x^C : 0 --> subus x, C
21377           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
21378               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
21379               OpRHSConst->getAPIntValue().isSignBit())
21380             // Note that we have to rebuild the RHS constant here to ensure we
21381             // don't rely on particular values of undef lanes.
21382             return DAG.getNode(
21383                 X86ISD::SUBUS, DL, VT, OpLHS,
21384                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
21385         }
21386     }
21387   }
21388
21389   // Try to match a min/max vector operation.
21390   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC) {
21391     std::pair<unsigned, bool> ret = matchIntegerMINMAX(Cond, VT, LHS, RHS, DAG, Subtarget);
21392     unsigned Opc = ret.first;
21393     bool NeedSplit = ret.second;
21394
21395     if (Opc && NeedSplit) {
21396       unsigned NumElems = VT.getVectorNumElements();
21397       // Extract the LHS vectors
21398       SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, DL);
21399       SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, DL);
21400
21401       // Extract the RHS vectors
21402       SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, DL);
21403       SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, DL);
21404
21405       // Create min/max for each subvector
21406       LHS = DAG.getNode(Opc, DL, LHS1.getValueType(), LHS1, RHS1);
21407       RHS = DAG.getNode(Opc, DL, LHS2.getValueType(), LHS2, RHS2);
21408
21409       // Merge the result
21410       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LHS, RHS);
21411     } else if (Opc)
21412       return DAG.getNode(Opc, DL, VT, LHS, RHS);
21413   }
21414
21415   // Simplify vector selection if condition value type matches vselect
21416   // operand type
21417   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
21418     assert(Cond.getValueType().isVector() &&
21419            "vector select expects a vector selector!");
21420
21421     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
21422     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
21423
21424     // Try invert the condition if true value is not all 1s and false value
21425     // is not all 0s.
21426     if (!TValIsAllOnes && !FValIsAllZeros &&
21427         // Check if the selector will be produced by CMPP*/PCMP*
21428         Cond.getOpcode() == ISD::SETCC &&
21429         // Check if SETCC has already been promoted
21430         TLI.getSetCCResultType(*DAG.getContext(), VT) == CondVT) {
21431       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
21432       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
21433
21434       if (TValIsAllZeros || FValIsAllOnes) {
21435         SDValue CC = Cond.getOperand(2);
21436         ISD::CondCode NewCC =
21437           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
21438                                Cond.getOperand(0).getValueType().isInteger());
21439         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
21440         std::swap(LHS, RHS);
21441         TValIsAllOnes = FValIsAllOnes;
21442         FValIsAllZeros = TValIsAllZeros;
21443       }
21444     }
21445
21446     if (TValIsAllOnes || FValIsAllZeros) {
21447       SDValue Ret;
21448
21449       if (TValIsAllOnes && FValIsAllZeros)
21450         Ret = Cond;
21451       else if (TValIsAllOnes)
21452         Ret = DAG.getNode(ISD::OR, DL, CondVT, Cond,
21453                           DAG.getNode(ISD::BITCAST, DL, CondVT, RHS));
21454       else if (FValIsAllZeros)
21455         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
21456                           DAG.getNode(ISD::BITCAST, DL, CondVT, LHS));
21457
21458       return DAG.getNode(ISD::BITCAST, DL, VT, Ret);
21459     }
21460   }
21461
21462   // We should generate an X86ISD::BLENDI from a vselect if its argument
21463   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
21464   // constants. This specific pattern gets generated when we split a
21465   // selector for a 512 bit vector in a machine without AVX512 (but with
21466   // 256-bit vectors), during legalization:
21467   //
21468   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
21469   //
21470   // Iff we find this pattern and the build_vectors are built from
21471   // constants, we translate the vselect into a shuffle_vector that we
21472   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
21473   if ((N->getOpcode() == ISD::VSELECT ||
21474        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
21475       !DCI.isBeforeLegalize()) {
21476     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
21477     if (Shuffle.getNode())
21478       return Shuffle;
21479   }
21480
21481   // If this is a *dynamic* select (non-constant condition) and we can match
21482   // this node with one of the variable blend instructions, restructure the
21483   // condition so that the blends can use the high bit of each element and use
21484   // SimplifyDemandedBits to simplify the condition operand.
21485   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
21486       !DCI.isBeforeLegalize() &&
21487       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
21488     unsigned BitWidth = Cond.getValueType().getScalarType().getSizeInBits();
21489
21490     // Don't optimize vector selects that map to mask-registers.
21491     if (BitWidth == 1)
21492       return SDValue();
21493
21494     // We can only handle the cases where VSELECT is directly legal on the
21495     // subtarget. We custom lower VSELECT nodes with constant conditions and
21496     // this makes it hard to see whether a dynamic VSELECT will correctly
21497     // lower, so we both check the operation's status and explicitly handle the
21498     // cases where a *dynamic* blend will fail even though a constant-condition
21499     // blend could be custom lowered.
21500     // FIXME: We should find a better way to handle this class of problems.
21501     // Potentially, we should combine constant-condition vselect nodes
21502     // pre-legalization into shuffles and not mark as many types as custom
21503     // lowered.
21504     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
21505       return SDValue();
21506     // FIXME: We don't support i16-element blends currently. We could and
21507     // should support them by making *all* the bits in the condition be set
21508     // rather than just the high bit and using an i8-element blend.
21509     if (VT.getScalarType() == MVT::i16)
21510       return SDValue();
21511     // Dynamic blending was only available from SSE4.1 onward.
21512     if (VT.getSizeInBits() == 128 && !Subtarget->hasSSE41())
21513       return SDValue();
21514     // Byte blends are only available in AVX2
21515     if (VT.getSizeInBits() == 256 && VT.getScalarType() == MVT::i8 &&
21516         !Subtarget->hasAVX2())
21517       return SDValue();
21518
21519     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
21520     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
21521
21522     APInt KnownZero, KnownOne;
21523     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
21524                                           DCI.isBeforeLegalizeOps());
21525     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
21526         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
21527                                  TLO)) {
21528       // If we changed the computation somewhere in the DAG, this change
21529       // will affect all users of Cond.
21530       // Make sure it is fine and update all the nodes so that we do not
21531       // use the generic VSELECT anymore. Otherwise, we may perform
21532       // wrong optimizations as we messed up with the actual expectation
21533       // for the vector boolean values.
21534       if (Cond != TLO.Old) {
21535         // Check all uses of that condition operand to check whether it will be
21536         // consumed by non-BLEND instructions, which may depend on all bits are
21537         // set properly.
21538         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
21539              I != E; ++I)
21540           if (I->getOpcode() != ISD::VSELECT)
21541             // TODO: Add other opcodes eventually lowered into BLEND.
21542             return SDValue();
21543
21544         // Update all the users of the condition, before committing the change,
21545         // so that the VSELECT optimizations that expect the correct vector
21546         // boolean value will not be triggered.
21547         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
21548              I != E; ++I)
21549           DAG.ReplaceAllUsesOfValueWith(
21550               SDValue(*I, 0),
21551               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
21552                           Cond, I->getOperand(1), I->getOperand(2)));
21553         DCI.CommitTargetLoweringOpt(TLO);
21554         return SDValue();
21555       }
21556       // At this point, only Cond is changed. Change the condition
21557       // just for N to keep the opportunity to optimize all other
21558       // users their own way.
21559       DAG.ReplaceAllUsesOfValueWith(
21560           SDValue(N, 0),
21561           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
21562                       TLO.New, N->getOperand(1), N->getOperand(2)));
21563       return SDValue();
21564     }
21565   }
21566
21567   return SDValue();
21568 }
21569
21570 // Check whether a boolean test is testing a boolean value generated by
21571 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
21572 // code.
21573 //
21574 // Simplify the following patterns:
21575 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
21576 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
21577 // to (Op EFLAGS Cond)
21578 //
21579 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
21580 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
21581 // to (Op EFLAGS !Cond)
21582 //
21583 // where Op could be BRCOND or CMOV.
21584 //
21585 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
21586   // Quit if not CMP and SUB with its value result used.
21587   if (Cmp.getOpcode() != X86ISD::CMP &&
21588       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
21589       return SDValue();
21590
21591   // Quit if not used as a boolean value.
21592   if (CC != X86::COND_E && CC != X86::COND_NE)
21593     return SDValue();
21594
21595   // Check CMP operands. One of them should be 0 or 1 and the other should be
21596   // an SetCC or extended from it.
21597   SDValue Op1 = Cmp.getOperand(0);
21598   SDValue Op2 = Cmp.getOperand(1);
21599
21600   SDValue SetCC;
21601   const ConstantSDNode* C = nullptr;
21602   bool needOppositeCond = (CC == X86::COND_E);
21603   bool checkAgainstTrue = false; // Is it a comparison against 1?
21604
21605   if ((C = dyn_cast<ConstantSDNode>(Op1)))
21606     SetCC = Op2;
21607   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
21608     SetCC = Op1;
21609   else // Quit if all operands are not constants.
21610     return SDValue();
21611
21612   if (C->getZExtValue() == 1) {
21613     needOppositeCond = !needOppositeCond;
21614     checkAgainstTrue = true;
21615   } else if (C->getZExtValue() != 0)
21616     // Quit if the constant is neither 0 or 1.
21617     return SDValue();
21618
21619   bool truncatedToBoolWithAnd = false;
21620   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
21621   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
21622          SetCC.getOpcode() == ISD::TRUNCATE ||
21623          SetCC.getOpcode() == ISD::AND) {
21624     if (SetCC.getOpcode() == ISD::AND) {
21625       int OpIdx = -1;
21626       ConstantSDNode *CS;
21627       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
21628           CS->getZExtValue() == 1)
21629         OpIdx = 1;
21630       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
21631           CS->getZExtValue() == 1)
21632         OpIdx = 0;
21633       if (OpIdx == -1)
21634         break;
21635       SetCC = SetCC.getOperand(OpIdx);
21636       truncatedToBoolWithAnd = true;
21637     } else
21638       SetCC = SetCC.getOperand(0);
21639   }
21640
21641   switch (SetCC.getOpcode()) {
21642   case X86ISD::SETCC_CARRY:
21643     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
21644     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
21645     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
21646     // truncated to i1 using 'and'.
21647     if (checkAgainstTrue && !truncatedToBoolWithAnd)
21648       break;
21649     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
21650            "Invalid use of SETCC_CARRY!");
21651     // FALL THROUGH
21652   case X86ISD::SETCC:
21653     // Set the condition code or opposite one if necessary.
21654     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
21655     if (needOppositeCond)
21656       CC = X86::GetOppositeBranchCondition(CC);
21657     return SetCC.getOperand(1);
21658   case X86ISD::CMOV: {
21659     // Check whether false/true value has canonical one, i.e. 0 or 1.
21660     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
21661     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
21662     // Quit if true value is not a constant.
21663     if (!TVal)
21664       return SDValue();
21665     // Quit if false value is not a constant.
21666     if (!FVal) {
21667       SDValue Op = SetCC.getOperand(0);
21668       // Skip 'zext' or 'trunc' node.
21669       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
21670           Op.getOpcode() == ISD::TRUNCATE)
21671         Op = Op.getOperand(0);
21672       // A special case for rdrand/rdseed, where 0 is set if false cond is
21673       // found.
21674       if ((Op.getOpcode() != X86ISD::RDRAND &&
21675            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
21676         return SDValue();
21677     }
21678     // Quit if false value is not the constant 0 or 1.
21679     bool FValIsFalse = true;
21680     if (FVal && FVal->getZExtValue() != 0) {
21681       if (FVal->getZExtValue() != 1)
21682         return SDValue();
21683       // If FVal is 1, opposite cond is needed.
21684       needOppositeCond = !needOppositeCond;
21685       FValIsFalse = false;
21686     }
21687     // Quit if TVal is not the constant opposite of FVal.
21688     if (FValIsFalse && TVal->getZExtValue() != 1)
21689       return SDValue();
21690     if (!FValIsFalse && TVal->getZExtValue() != 0)
21691       return SDValue();
21692     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
21693     if (needOppositeCond)
21694       CC = X86::GetOppositeBranchCondition(CC);
21695     return SetCC.getOperand(3);
21696   }
21697   }
21698
21699   return SDValue();
21700 }
21701
21702 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
21703 /// Match:
21704 ///   (X86or (X86setcc) (X86setcc))
21705 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
21706 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
21707                                            X86::CondCode &CC1, SDValue &Flags,
21708                                            bool &isAnd) {
21709   if (Cond->getOpcode() == X86ISD::CMP) {
21710     ConstantSDNode *CondOp1C = dyn_cast<ConstantSDNode>(Cond->getOperand(1));
21711     if (!CondOp1C || !CondOp1C->isNullValue())
21712       return false;
21713
21714     Cond = Cond->getOperand(0);
21715   }
21716
21717   isAnd = false;
21718
21719   SDValue SetCC0, SetCC1;
21720   switch (Cond->getOpcode()) {
21721   default: return false;
21722   case ISD::AND:
21723   case X86ISD::AND:
21724     isAnd = true;
21725     // fallthru
21726   case ISD::OR:
21727   case X86ISD::OR:
21728     SetCC0 = Cond->getOperand(0);
21729     SetCC1 = Cond->getOperand(1);
21730     break;
21731   };
21732
21733   // Make sure we have SETCC nodes, using the same flags value.
21734   if (SetCC0.getOpcode() != X86ISD::SETCC ||
21735       SetCC1.getOpcode() != X86ISD::SETCC ||
21736       SetCC0->getOperand(1) != SetCC1->getOperand(1))
21737     return false;
21738
21739   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
21740   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
21741   Flags = SetCC0->getOperand(1);
21742   return true;
21743 }
21744
21745 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
21746 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
21747                                   TargetLowering::DAGCombinerInfo &DCI,
21748                                   const X86Subtarget *Subtarget) {
21749   SDLoc DL(N);
21750
21751   // If the flag operand isn't dead, don't touch this CMOV.
21752   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
21753     return SDValue();
21754
21755   SDValue FalseOp = N->getOperand(0);
21756   SDValue TrueOp = N->getOperand(1);
21757   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
21758   SDValue Cond = N->getOperand(3);
21759
21760   if (CC == X86::COND_E || CC == X86::COND_NE) {
21761     switch (Cond.getOpcode()) {
21762     default: break;
21763     case X86ISD::BSR:
21764     case X86ISD::BSF:
21765       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
21766       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
21767         return (CC == X86::COND_E) ? FalseOp : TrueOp;
21768     }
21769   }
21770
21771   SDValue Flags;
21772
21773   Flags = checkBoolTestSetCCCombine(Cond, CC);
21774   if (Flags.getNode() &&
21775       // Extra check as FCMOV only supports a subset of X86 cond.
21776       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
21777     SDValue Ops[] = { FalseOp, TrueOp,
21778                       DAG.getConstant(CC, DL, MVT::i8), Flags };
21779     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
21780   }
21781
21782   // If this is a select between two integer constants, try to do some
21783   // optimizations.  Note that the operands are ordered the opposite of SELECT
21784   // operands.
21785   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
21786     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
21787       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
21788       // larger than FalseC (the false value).
21789       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
21790         CC = X86::GetOppositeBranchCondition(CC);
21791         std::swap(TrueC, FalseC);
21792         std::swap(TrueOp, FalseOp);
21793       }
21794
21795       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
21796       // This is efficient for any integer data type (including i8/i16) and
21797       // shift amount.
21798       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
21799         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
21800                            DAG.getConstant(CC, DL, MVT::i8), Cond);
21801
21802         // Zero extend the condition if needed.
21803         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
21804
21805         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
21806         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
21807                            DAG.getConstant(ShAmt, DL, MVT::i8));
21808         if (N->getNumValues() == 2)  // Dead flag value?
21809           return DCI.CombineTo(N, Cond, SDValue());
21810         return Cond;
21811       }
21812
21813       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
21814       // for any integer data type, including i8/i16.
21815       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
21816         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
21817                            DAG.getConstant(CC, DL, MVT::i8), Cond);
21818
21819         // Zero extend the condition if needed.
21820         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
21821                            FalseC->getValueType(0), Cond);
21822         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21823                            SDValue(FalseC, 0));
21824
21825         if (N->getNumValues() == 2)  // Dead flag value?
21826           return DCI.CombineTo(N, Cond, SDValue());
21827         return Cond;
21828       }
21829
21830       // Optimize cases that will turn into an LEA instruction.  This requires
21831       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
21832       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
21833         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
21834         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
21835
21836         bool isFastMultiplier = false;
21837         if (Diff < 10) {
21838           switch ((unsigned char)Diff) {
21839           default: break;
21840           case 1:  // result = add base, cond
21841           case 2:  // result = lea base(    , cond*2)
21842           case 3:  // result = lea base(cond, cond*2)
21843           case 4:  // result = lea base(    , cond*4)
21844           case 5:  // result = lea base(cond, cond*4)
21845           case 8:  // result = lea base(    , cond*8)
21846           case 9:  // result = lea base(cond, cond*8)
21847             isFastMultiplier = true;
21848             break;
21849           }
21850         }
21851
21852         if (isFastMultiplier) {
21853           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
21854           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
21855                              DAG.getConstant(CC, DL, MVT::i8), Cond);
21856           // Zero extend the condition if needed.
21857           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
21858                              Cond);
21859           // Scale the condition by the difference.
21860           if (Diff != 1)
21861             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
21862                                DAG.getConstant(Diff, DL, Cond.getValueType()));
21863
21864           // Add the base if non-zero.
21865           if (FalseC->getAPIntValue() != 0)
21866             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21867                                SDValue(FalseC, 0));
21868           if (N->getNumValues() == 2)  // Dead flag value?
21869             return DCI.CombineTo(N, Cond, SDValue());
21870           return Cond;
21871         }
21872       }
21873     }
21874   }
21875
21876   // Handle these cases:
21877   //   (select (x != c), e, c) -> select (x != c), e, x),
21878   //   (select (x == c), c, e) -> select (x == c), x, e)
21879   // where the c is an integer constant, and the "select" is the combination
21880   // of CMOV and CMP.
21881   //
21882   // The rationale for this change is that the conditional-move from a constant
21883   // needs two instructions, however, conditional-move from a register needs
21884   // only one instruction.
21885   //
21886   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
21887   //  some instruction-combining opportunities. This opt needs to be
21888   //  postponed as late as possible.
21889   //
21890   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
21891     // the DCI.xxxx conditions are provided to postpone the optimization as
21892     // late as possible.
21893
21894     ConstantSDNode *CmpAgainst = nullptr;
21895     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
21896         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
21897         !isa<ConstantSDNode>(Cond.getOperand(0))) {
21898
21899       if (CC == X86::COND_NE &&
21900           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
21901         CC = X86::GetOppositeBranchCondition(CC);
21902         std::swap(TrueOp, FalseOp);
21903       }
21904
21905       if (CC == X86::COND_E &&
21906           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
21907         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
21908                           DAG.getConstant(CC, DL, MVT::i8), Cond };
21909         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
21910       }
21911     }
21912   }
21913
21914   // Fold and/or of setcc's to double CMOV:
21915   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
21916   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
21917   //
21918   // This combine lets us generate:
21919   //   cmovcc1 (jcc1 if we don't have CMOV)
21920   //   cmovcc2 (same)
21921   // instead of:
21922   //   setcc1
21923   //   setcc2
21924   //   and/or
21925   //   cmovne (jne if we don't have CMOV)
21926   // When we can't use the CMOV instruction, it might increase branch
21927   // mispredicts.
21928   // When we can use CMOV, or when there is no mispredict, this improves
21929   // throughput and reduces register pressure.
21930   //
21931   if (CC == X86::COND_NE) {
21932     SDValue Flags;
21933     X86::CondCode CC0, CC1;
21934     bool isAndSetCC;
21935     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
21936       if (isAndSetCC) {
21937         std::swap(FalseOp, TrueOp);
21938         CC0 = X86::GetOppositeBranchCondition(CC0);
21939         CC1 = X86::GetOppositeBranchCondition(CC1);
21940       }
21941
21942       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
21943         Flags};
21944       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
21945       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
21946       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
21947       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
21948       return CMOV;
21949     }
21950   }
21951
21952   return SDValue();
21953 }
21954
21955 static SDValue PerformINTRINSIC_WO_CHAINCombine(SDNode *N, SelectionDAG &DAG,
21956                                                 const X86Subtarget *Subtarget) {
21957   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
21958   switch (IntNo) {
21959   default: return SDValue();
21960   // SSE/AVX/AVX2 blend intrinsics.
21961   case Intrinsic::x86_avx2_pblendvb:
21962     // Don't try to simplify this intrinsic if we don't have AVX2.
21963     if (!Subtarget->hasAVX2())
21964       return SDValue();
21965     // FALL-THROUGH
21966   case Intrinsic::x86_avx_blendv_pd_256:
21967   case Intrinsic::x86_avx_blendv_ps_256:
21968     // Don't try to simplify this intrinsic if we don't have AVX.
21969     if (!Subtarget->hasAVX())
21970       return SDValue();
21971     // FALL-THROUGH
21972   case Intrinsic::x86_sse41_blendvps:
21973   case Intrinsic::x86_sse41_blendvpd:
21974   case Intrinsic::x86_sse41_pblendvb: {
21975     SDValue Op0 = N->getOperand(1);
21976     SDValue Op1 = N->getOperand(2);
21977     SDValue Mask = N->getOperand(3);
21978
21979     // Don't try to simplify this intrinsic if we don't have SSE4.1.
21980     if (!Subtarget->hasSSE41())
21981       return SDValue();
21982
21983     // fold (blend A, A, Mask) -> A
21984     if (Op0 == Op1)
21985       return Op0;
21986     // fold (blend A, B, allZeros) -> A
21987     if (ISD::isBuildVectorAllZeros(Mask.getNode()))
21988       return Op0;
21989     // fold (blend A, B, allOnes) -> B
21990     if (ISD::isBuildVectorAllOnes(Mask.getNode()))
21991       return Op1;
21992
21993     // Simplify the case where the mask is a constant i32 value.
21994     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Mask)) {
21995       if (C->isNullValue())
21996         return Op0;
21997       if (C->isAllOnesValue())
21998         return Op1;
21999     }
22000
22001     return SDValue();
22002   }
22003
22004   // Packed SSE2/AVX2 arithmetic shift immediate intrinsics.
22005   case Intrinsic::x86_sse2_psrai_w:
22006   case Intrinsic::x86_sse2_psrai_d:
22007   case Intrinsic::x86_avx2_psrai_w:
22008   case Intrinsic::x86_avx2_psrai_d:
22009   case Intrinsic::x86_sse2_psra_w:
22010   case Intrinsic::x86_sse2_psra_d:
22011   case Intrinsic::x86_avx2_psra_w:
22012   case Intrinsic::x86_avx2_psra_d: {
22013     SDValue Op0 = N->getOperand(1);
22014     SDValue Op1 = N->getOperand(2);
22015     EVT VT = Op0.getValueType();
22016     assert(VT.isVector() && "Expected a vector type!");
22017
22018     if (isa<BuildVectorSDNode>(Op1))
22019       Op1 = Op1.getOperand(0);
22020
22021     if (!isa<ConstantSDNode>(Op1))
22022       return SDValue();
22023
22024     EVT SVT = VT.getVectorElementType();
22025     unsigned SVTBits = SVT.getSizeInBits();
22026
22027     ConstantSDNode *CND = cast<ConstantSDNode>(Op1);
22028     const APInt &C = APInt(SVTBits, CND->getAPIntValue().getZExtValue());
22029     uint64_t ShAmt = C.getZExtValue();
22030
22031     // Don't try to convert this shift into a ISD::SRA if the shift
22032     // count is bigger than or equal to the element size.
22033     if (ShAmt >= SVTBits)
22034       return SDValue();
22035
22036     // Trivial case: if the shift count is zero, then fold this
22037     // into the first operand.
22038     if (ShAmt == 0)
22039       return Op0;
22040
22041     // Replace this packed shift intrinsic with a target independent
22042     // shift dag node.
22043     SDLoc DL(N);
22044     SDValue Splat = DAG.getConstant(C, DL, VT);
22045     return DAG.getNode(ISD::SRA, DL, VT, Op0, Splat);
22046   }
22047   }
22048 }
22049
22050 /// PerformMulCombine - Optimize a single multiply with constant into two
22051 /// in order to implement it with two cheaper instructions, e.g.
22052 /// LEA + SHL, LEA + LEA.
22053 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
22054                                  TargetLowering::DAGCombinerInfo &DCI) {
22055   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
22056     return SDValue();
22057
22058   EVT VT = N->getValueType(0);
22059   if (VT != MVT::i64 && VT != MVT::i32)
22060     return SDValue();
22061
22062   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
22063   if (!C)
22064     return SDValue();
22065   uint64_t MulAmt = C->getZExtValue();
22066   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
22067     return SDValue();
22068
22069   uint64_t MulAmt1 = 0;
22070   uint64_t MulAmt2 = 0;
22071   if ((MulAmt % 9) == 0) {
22072     MulAmt1 = 9;
22073     MulAmt2 = MulAmt / 9;
22074   } else if ((MulAmt % 5) == 0) {
22075     MulAmt1 = 5;
22076     MulAmt2 = MulAmt / 5;
22077   } else if ((MulAmt % 3) == 0) {
22078     MulAmt1 = 3;
22079     MulAmt2 = MulAmt / 3;
22080   }
22081   if (MulAmt2 &&
22082       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
22083     SDLoc DL(N);
22084
22085     if (isPowerOf2_64(MulAmt2) &&
22086         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
22087       // If second multiplifer is pow2, issue it first. We want the multiply by
22088       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
22089       // is an add.
22090       std::swap(MulAmt1, MulAmt2);
22091
22092     SDValue NewMul;
22093     if (isPowerOf2_64(MulAmt1))
22094       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
22095                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
22096     else
22097       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
22098                            DAG.getConstant(MulAmt1, DL, VT));
22099
22100     if (isPowerOf2_64(MulAmt2))
22101       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
22102                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
22103     else
22104       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
22105                            DAG.getConstant(MulAmt2, DL, VT));
22106
22107     // Do not add new nodes to DAG combiner worklist.
22108     DCI.CombineTo(N, NewMul, false);
22109   }
22110   return SDValue();
22111 }
22112
22113 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
22114   SDValue N0 = N->getOperand(0);
22115   SDValue N1 = N->getOperand(1);
22116   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
22117   EVT VT = N0.getValueType();
22118
22119   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
22120   // since the result of setcc_c is all zero's or all ones.
22121   if (VT.isInteger() && !VT.isVector() &&
22122       N1C && N0.getOpcode() == ISD::AND &&
22123       N0.getOperand(1).getOpcode() == ISD::Constant) {
22124     SDValue N00 = N0.getOperand(0);
22125     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
22126         ((N00.getOpcode() == ISD::ANY_EXTEND ||
22127           N00.getOpcode() == ISD::ZERO_EXTEND) &&
22128          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
22129       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
22130       APInt ShAmt = N1C->getAPIntValue();
22131       Mask = Mask.shl(ShAmt);
22132       if (Mask != 0) {
22133         SDLoc DL(N);
22134         return DAG.getNode(ISD::AND, DL, VT,
22135                            N00, DAG.getConstant(Mask, DL, VT));
22136       }
22137     }
22138   }
22139
22140   // Hardware support for vector shifts is sparse which makes us scalarize the
22141   // vector operations in many cases. Also, on sandybridge ADD is faster than
22142   // shl.
22143   // (shl V, 1) -> add V,V
22144   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
22145     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
22146       assert(N0.getValueType().isVector() && "Invalid vector shift type");
22147       // We shift all of the values by one. In many cases we do not have
22148       // hardware support for this operation. This is better expressed as an ADD
22149       // of two values.
22150       if (N1SplatC->getZExtValue() == 1)
22151         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
22152     }
22153
22154   return SDValue();
22155 }
22156
22157 /// \brief Returns a vector of 0s if the node in input is a vector logical
22158 /// shift by a constant amount which is known to be bigger than or equal
22159 /// to the vector element size in bits.
22160 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
22161                                       const X86Subtarget *Subtarget) {
22162   EVT VT = N->getValueType(0);
22163
22164   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
22165       (!Subtarget->hasInt256() ||
22166        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
22167     return SDValue();
22168
22169   SDValue Amt = N->getOperand(1);
22170   SDLoc DL(N);
22171   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
22172     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
22173       APInt ShiftAmt = AmtSplat->getAPIntValue();
22174       unsigned MaxAmount = VT.getVectorElementType().getSizeInBits();
22175
22176       // SSE2/AVX2 logical shifts always return a vector of 0s
22177       // if the shift amount is bigger than or equal to
22178       // the element size. The constant shift amount will be
22179       // encoded as a 8-bit immediate.
22180       if (ShiftAmt.trunc(8).uge(MaxAmount))
22181         return getZeroVector(VT, Subtarget, DAG, DL);
22182     }
22183
22184   return SDValue();
22185 }
22186
22187 /// PerformShiftCombine - Combine shifts.
22188 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
22189                                    TargetLowering::DAGCombinerInfo &DCI,
22190                                    const X86Subtarget *Subtarget) {
22191   if (N->getOpcode() == ISD::SHL) {
22192     SDValue V = PerformSHLCombine(N, DAG);
22193     if (V.getNode()) return V;
22194   }
22195
22196   if (N->getOpcode() != ISD::SRA) {
22197     // Try to fold this logical shift into a zero vector.
22198     SDValue V = performShiftToAllZeros(N, DAG, Subtarget);
22199     if (V.getNode()) return V;
22200   }
22201
22202   return SDValue();
22203 }
22204
22205 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
22206 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
22207 // and friends.  Likewise for OR -> CMPNEQSS.
22208 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
22209                             TargetLowering::DAGCombinerInfo &DCI,
22210                             const X86Subtarget *Subtarget) {
22211   unsigned opcode;
22212
22213   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
22214   // we're requiring SSE2 for both.
22215   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
22216     SDValue N0 = N->getOperand(0);
22217     SDValue N1 = N->getOperand(1);
22218     SDValue CMP0 = N0->getOperand(1);
22219     SDValue CMP1 = N1->getOperand(1);
22220     SDLoc DL(N);
22221
22222     // The SETCCs should both refer to the same CMP.
22223     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
22224       return SDValue();
22225
22226     SDValue CMP00 = CMP0->getOperand(0);
22227     SDValue CMP01 = CMP0->getOperand(1);
22228     EVT     VT    = CMP00.getValueType();
22229
22230     if (VT == MVT::f32 || VT == MVT::f64) {
22231       bool ExpectingFlags = false;
22232       // Check for any users that want flags:
22233       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
22234            !ExpectingFlags && UI != UE; ++UI)
22235         switch (UI->getOpcode()) {
22236         default:
22237         case ISD::BR_CC:
22238         case ISD::BRCOND:
22239         case ISD::SELECT:
22240           ExpectingFlags = true;
22241           break;
22242         case ISD::CopyToReg:
22243         case ISD::SIGN_EXTEND:
22244         case ISD::ZERO_EXTEND:
22245         case ISD::ANY_EXTEND:
22246           break;
22247         }
22248
22249       if (!ExpectingFlags) {
22250         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
22251         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
22252
22253         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
22254           X86::CondCode tmp = cc0;
22255           cc0 = cc1;
22256           cc1 = tmp;
22257         }
22258
22259         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
22260             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
22261           // FIXME: need symbolic constants for these magic numbers.
22262           // See X86ATTInstPrinter.cpp:printSSECC().
22263           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
22264           if (Subtarget->hasAVX512()) {
22265             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
22266                                          CMP01,
22267                                          DAG.getConstant(x86cc, DL, MVT::i8));
22268             if (N->getValueType(0) != MVT::i1)
22269               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
22270                                  FSetCC);
22271             return FSetCC;
22272           }
22273           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
22274                                               CMP00.getValueType(), CMP00, CMP01,
22275                                               DAG.getConstant(x86cc, DL,
22276                                                               MVT::i8));
22277
22278           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
22279           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
22280
22281           if (is64BitFP && !Subtarget->is64Bit()) {
22282             // On a 32-bit target, we cannot bitcast the 64-bit float to a
22283             // 64-bit integer, since that's not a legal type. Since
22284             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
22285             // bits, but can do this little dance to extract the lowest 32 bits
22286             // and work with those going forward.
22287             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
22288                                            OnesOrZeroesF);
22289             SDValue Vector32 = DAG.getNode(ISD::BITCAST, DL, MVT::v4f32,
22290                                            Vector64);
22291             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
22292                                         Vector32, DAG.getIntPtrConstant(0, DL));
22293             IntVT = MVT::i32;
22294           }
22295
22296           SDValue OnesOrZeroesI = DAG.getNode(ISD::BITCAST, DL, IntVT,
22297                                               OnesOrZeroesF);
22298           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
22299                                       DAG.getConstant(1, DL, IntVT));
22300           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
22301                                               ANDed);
22302           return OneBitOfTruth;
22303         }
22304       }
22305     }
22306   }
22307   return SDValue();
22308 }
22309
22310 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
22311 /// so it can be folded inside ANDNP.
22312 static bool CanFoldXORWithAllOnes(const SDNode *N) {
22313   EVT VT = N->getValueType(0);
22314
22315   // Match direct AllOnes for 128 and 256-bit vectors
22316   if (ISD::isBuildVectorAllOnes(N))
22317     return true;
22318
22319   // Look through a bit convert.
22320   if (N->getOpcode() == ISD::BITCAST)
22321     N = N->getOperand(0).getNode();
22322
22323   // Sometimes the operand may come from a insert_subvector building a 256-bit
22324   // allones vector
22325   if (VT.is256BitVector() &&
22326       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
22327     SDValue V1 = N->getOperand(0);
22328     SDValue V2 = N->getOperand(1);
22329
22330     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
22331         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
22332         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
22333         ISD::isBuildVectorAllOnes(V2.getNode()))
22334       return true;
22335   }
22336
22337   return false;
22338 }
22339
22340 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
22341 // register. In most cases we actually compare or select YMM-sized registers
22342 // and mixing the two types creates horrible code. This method optimizes
22343 // some of the transition sequences.
22344 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
22345                                  TargetLowering::DAGCombinerInfo &DCI,
22346                                  const X86Subtarget *Subtarget) {
22347   EVT VT = N->getValueType(0);
22348   if (!VT.is256BitVector())
22349     return SDValue();
22350
22351   assert((N->getOpcode() == ISD::ANY_EXTEND ||
22352           N->getOpcode() == ISD::ZERO_EXTEND ||
22353           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
22354
22355   SDValue Narrow = N->getOperand(0);
22356   EVT NarrowVT = Narrow->getValueType(0);
22357   if (!NarrowVT.is128BitVector())
22358     return SDValue();
22359
22360   if (Narrow->getOpcode() != ISD::XOR &&
22361       Narrow->getOpcode() != ISD::AND &&
22362       Narrow->getOpcode() != ISD::OR)
22363     return SDValue();
22364
22365   SDValue N0  = Narrow->getOperand(0);
22366   SDValue N1  = Narrow->getOperand(1);
22367   SDLoc DL(Narrow);
22368
22369   // The Left side has to be a trunc.
22370   if (N0.getOpcode() != ISD::TRUNCATE)
22371     return SDValue();
22372
22373   // The type of the truncated inputs.
22374   EVT WideVT = N0->getOperand(0)->getValueType(0);
22375   if (WideVT != VT)
22376     return SDValue();
22377
22378   // The right side has to be a 'trunc' or a constant vector.
22379   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
22380   ConstantSDNode *RHSConstSplat = nullptr;
22381   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
22382     RHSConstSplat = RHSBV->getConstantSplatNode();
22383   if (!RHSTrunc && !RHSConstSplat)
22384     return SDValue();
22385
22386   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22387
22388   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
22389     return SDValue();
22390
22391   // Set N0 and N1 to hold the inputs to the new wide operation.
22392   N0 = N0->getOperand(0);
22393   if (RHSConstSplat) {
22394     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getScalarType(),
22395                      SDValue(RHSConstSplat, 0));
22396     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
22397     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
22398   } else if (RHSTrunc) {
22399     N1 = N1->getOperand(0);
22400   }
22401
22402   // Generate the wide operation.
22403   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
22404   unsigned Opcode = N->getOpcode();
22405   switch (Opcode) {
22406   case ISD::ANY_EXTEND:
22407     return Op;
22408   case ISD::ZERO_EXTEND: {
22409     unsigned InBits = NarrowVT.getScalarType().getSizeInBits();
22410     APInt Mask = APInt::getAllOnesValue(InBits);
22411     Mask = Mask.zext(VT.getScalarType().getSizeInBits());
22412     return DAG.getNode(ISD::AND, DL, VT,
22413                        Op, DAG.getConstant(Mask, DL, VT));
22414   }
22415   case ISD::SIGN_EXTEND:
22416     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
22417                        Op, DAG.getValueType(NarrowVT));
22418   default:
22419     llvm_unreachable("Unexpected opcode");
22420   }
22421 }
22422
22423 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
22424                                  TargetLowering::DAGCombinerInfo &DCI,
22425                                  const X86Subtarget *Subtarget) {
22426   SDValue N0 = N->getOperand(0);
22427   SDValue N1 = N->getOperand(1);
22428   SDLoc DL(N);
22429
22430   // A vector zext_in_reg may be represented as a shuffle,
22431   // feeding into a bitcast (this represents anyext) feeding into
22432   // an and with a mask.
22433   // We'd like to try to combine that into a shuffle with zero
22434   // plus a bitcast, removing the and.
22435   if (N0.getOpcode() != ISD::BITCAST ||
22436       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
22437     return SDValue();
22438
22439   // The other side of the AND should be a splat of 2^C, where C
22440   // is the number of bits in the source type.
22441   if (N1.getOpcode() == ISD::BITCAST)
22442     N1 = N1.getOperand(0);
22443   if (N1.getOpcode() != ISD::BUILD_VECTOR)
22444     return SDValue();
22445   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
22446
22447   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
22448   EVT SrcType = Shuffle->getValueType(0);
22449
22450   // We expect a single-source shuffle
22451   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
22452     return SDValue();
22453
22454   unsigned SrcSize = SrcType.getScalarSizeInBits();
22455
22456   APInt SplatValue, SplatUndef;
22457   unsigned SplatBitSize;
22458   bool HasAnyUndefs;
22459   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
22460                                 SplatBitSize, HasAnyUndefs))
22461     return SDValue();
22462
22463   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
22464   // Make sure the splat matches the mask we expect
22465   if (SplatBitSize > ResSize ||
22466       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
22467     return SDValue();
22468
22469   // Make sure the input and output size make sense
22470   if (SrcSize >= ResSize || ResSize % SrcSize)
22471     return SDValue();
22472
22473   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
22474   // The number of u's between each two values depends on the ratio between
22475   // the source and dest type.
22476   unsigned ZextRatio = ResSize / SrcSize;
22477   bool IsZext = true;
22478   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
22479     if (i % ZextRatio) {
22480       if (Shuffle->getMaskElt(i) > 0) {
22481         // Expected undef
22482         IsZext = false;
22483         break;
22484       }
22485     } else {
22486       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
22487         // Expected element number
22488         IsZext = false;
22489         break;
22490       }
22491     }
22492   }
22493
22494   if (!IsZext)
22495     return SDValue();
22496
22497   // Ok, perform the transformation - replace the shuffle with
22498   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
22499   // (instead of undef) where the k elements come from the zero vector.
22500   SmallVector<int, 8> Mask;
22501   unsigned NumElems = SrcType.getVectorNumElements();
22502   for (unsigned i = 0; i < NumElems; ++i)
22503     if (i % ZextRatio)
22504       Mask.push_back(NumElems);
22505     else
22506       Mask.push_back(i / ZextRatio);
22507
22508   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
22509     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
22510   return DAG.getNode(ISD::BITCAST, DL, N0.getValueType(), NewShuffle);
22511 }
22512
22513 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
22514                                  TargetLowering::DAGCombinerInfo &DCI,
22515                                  const X86Subtarget *Subtarget) {
22516   if (DCI.isBeforeLegalizeOps())
22517     return SDValue();
22518
22519   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
22520     return Zext;
22521
22522   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
22523     return R;
22524
22525   EVT VT = N->getValueType(0);
22526   SDValue N0 = N->getOperand(0);
22527   SDValue N1 = N->getOperand(1);
22528   SDLoc DL(N);
22529
22530   // Create BEXTR instructions
22531   // BEXTR is ((X >> imm) & (2**size-1))
22532   if (VT == MVT::i32 || VT == MVT::i64) {
22533     // Check for BEXTR.
22534     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
22535         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
22536       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
22537       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
22538       if (MaskNode && ShiftNode) {
22539         uint64_t Mask = MaskNode->getZExtValue();
22540         uint64_t Shift = ShiftNode->getZExtValue();
22541         if (isMask_64(Mask)) {
22542           uint64_t MaskSize = countPopulation(Mask);
22543           if (Shift + MaskSize <= VT.getSizeInBits())
22544             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
22545                                DAG.getConstant(Shift | (MaskSize << 8), DL,
22546                                                VT));
22547         }
22548       }
22549     } // BEXTR
22550
22551     return SDValue();
22552   }
22553
22554   // Want to form ANDNP nodes:
22555   // 1) In the hopes of then easily combining them with OR and AND nodes
22556   //    to form PBLEND/PSIGN.
22557   // 2) To match ANDN packed intrinsics
22558   if (VT != MVT::v2i64 && VT != MVT::v4i64)
22559     return SDValue();
22560
22561   // Check LHS for vnot
22562   if (N0.getOpcode() == ISD::XOR &&
22563       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
22564       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
22565     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
22566
22567   // Check RHS for vnot
22568   if (N1.getOpcode() == ISD::XOR &&
22569       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
22570       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
22571     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
22572
22573   return SDValue();
22574 }
22575
22576 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
22577                                 TargetLowering::DAGCombinerInfo &DCI,
22578                                 const X86Subtarget *Subtarget) {
22579   if (DCI.isBeforeLegalizeOps())
22580     return SDValue();
22581
22582   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
22583   if (R.getNode())
22584     return R;
22585
22586   SDValue N0 = N->getOperand(0);
22587   SDValue N1 = N->getOperand(1);
22588   EVT VT = N->getValueType(0);
22589
22590   // look for psign/blend
22591   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
22592     if (!Subtarget->hasSSSE3() ||
22593         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
22594       return SDValue();
22595
22596     // Canonicalize pandn to RHS
22597     if (N0.getOpcode() == X86ISD::ANDNP)
22598       std::swap(N0, N1);
22599     // or (and (m, y), (pandn m, x))
22600     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
22601       SDValue Mask = N1.getOperand(0);
22602       SDValue X    = N1.getOperand(1);
22603       SDValue Y;
22604       if (N0.getOperand(0) == Mask)
22605         Y = N0.getOperand(1);
22606       if (N0.getOperand(1) == Mask)
22607         Y = N0.getOperand(0);
22608
22609       // Check to see if the mask appeared in both the AND and ANDNP and
22610       if (!Y.getNode())
22611         return SDValue();
22612
22613       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
22614       // Look through mask bitcast.
22615       if (Mask.getOpcode() == ISD::BITCAST)
22616         Mask = Mask.getOperand(0);
22617       if (X.getOpcode() == ISD::BITCAST)
22618         X = X.getOperand(0);
22619       if (Y.getOpcode() == ISD::BITCAST)
22620         Y = Y.getOperand(0);
22621
22622       EVT MaskVT = Mask.getValueType();
22623
22624       // Validate that the Mask operand is a vector sra node.
22625       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
22626       // there is no psrai.b
22627       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
22628       unsigned SraAmt = ~0;
22629       if (Mask.getOpcode() == ISD::SRA) {
22630         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
22631           if (auto *AmtConst = AmtBV->getConstantSplatNode())
22632             SraAmt = AmtConst->getZExtValue();
22633       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
22634         SDValue SraC = Mask.getOperand(1);
22635         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
22636       }
22637       if ((SraAmt + 1) != EltBits)
22638         return SDValue();
22639
22640       SDLoc DL(N);
22641
22642       // Now we know we at least have a plendvb with the mask val.  See if
22643       // we can form a psignb/w/d.
22644       // psign = x.type == y.type == mask.type && y = sub(0, x);
22645       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
22646           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
22647           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
22648         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
22649                "Unsupported VT for PSIGN");
22650         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
22651         return DAG.getNode(ISD::BITCAST, DL, VT, Mask);
22652       }
22653       // PBLENDVB only available on SSE 4.1
22654       if (!Subtarget->hasSSE41())
22655         return SDValue();
22656
22657       EVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
22658
22659       X = DAG.getNode(ISD::BITCAST, DL, BlendVT, X);
22660       Y = DAG.getNode(ISD::BITCAST, DL, BlendVT, Y);
22661       Mask = DAG.getNode(ISD::BITCAST, DL, BlendVT, Mask);
22662       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
22663       return DAG.getNode(ISD::BITCAST, DL, VT, Mask);
22664     }
22665   }
22666
22667   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
22668     return SDValue();
22669
22670   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
22671   MachineFunction &MF = DAG.getMachineFunction();
22672   bool OptForSize =
22673       MF.getFunction()->hasFnAttribute(Attribute::OptimizeForSize);
22674
22675   // SHLD/SHRD instructions have lower register pressure, but on some
22676   // platforms they have higher latency than the equivalent
22677   // series of shifts/or that would otherwise be generated.
22678   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
22679   // have higher latencies and we are not optimizing for size.
22680   if (!OptForSize && Subtarget->isSHLDSlow())
22681     return SDValue();
22682
22683   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
22684     std::swap(N0, N1);
22685   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
22686     return SDValue();
22687   if (!N0.hasOneUse() || !N1.hasOneUse())
22688     return SDValue();
22689
22690   SDValue ShAmt0 = N0.getOperand(1);
22691   if (ShAmt0.getValueType() != MVT::i8)
22692     return SDValue();
22693   SDValue ShAmt1 = N1.getOperand(1);
22694   if (ShAmt1.getValueType() != MVT::i8)
22695     return SDValue();
22696   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
22697     ShAmt0 = ShAmt0.getOperand(0);
22698   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
22699     ShAmt1 = ShAmt1.getOperand(0);
22700
22701   SDLoc DL(N);
22702   unsigned Opc = X86ISD::SHLD;
22703   SDValue Op0 = N0.getOperand(0);
22704   SDValue Op1 = N1.getOperand(0);
22705   if (ShAmt0.getOpcode() == ISD::SUB) {
22706     Opc = X86ISD::SHRD;
22707     std::swap(Op0, Op1);
22708     std::swap(ShAmt0, ShAmt1);
22709   }
22710
22711   unsigned Bits = VT.getSizeInBits();
22712   if (ShAmt1.getOpcode() == ISD::SUB) {
22713     SDValue Sum = ShAmt1.getOperand(0);
22714     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
22715       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
22716       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
22717         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
22718       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
22719         return DAG.getNode(Opc, DL, VT,
22720                            Op0, Op1,
22721                            DAG.getNode(ISD::TRUNCATE, DL,
22722                                        MVT::i8, ShAmt0));
22723     }
22724   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
22725     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
22726     if (ShAmt0C &&
22727         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
22728       return DAG.getNode(Opc, DL, VT,
22729                          N0.getOperand(0), N1.getOperand(0),
22730                          DAG.getNode(ISD::TRUNCATE, DL,
22731                                        MVT::i8, ShAmt0));
22732   }
22733
22734   return SDValue();
22735 }
22736
22737 // Generate NEG and CMOV for integer abs.
22738 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
22739   EVT VT = N->getValueType(0);
22740
22741   // Since X86 does not have CMOV for 8-bit integer, we don't convert
22742   // 8-bit integer abs to NEG and CMOV.
22743   if (VT.isInteger() && VT.getSizeInBits() == 8)
22744     return SDValue();
22745
22746   SDValue N0 = N->getOperand(0);
22747   SDValue N1 = N->getOperand(1);
22748   SDLoc DL(N);
22749
22750   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
22751   // and change it to SUB and CMOV.
22752   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
22753       N0.getOpcode() == ISD::ADD &&
22754       N0.getOperand(1) == N1 &&
22755       N1.getOpcode() == ISD::SRA &&
22756       N1.getOperand(0) == N0.getOperand(0))
22757     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
22758       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
22759         // Generate SUB & CMOV.
22760         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
22761                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
22762
22763         SDValue Ops[] = { N0.getOperand(0), Neg,
22764                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
22765                           SDValue(Neg.getNode(), 1) };
22766         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
22767       }
22768   return SDValue();
22769 }
22770
22771 // PerformXorCombine - Attempts to turn XOR nodes into BLSMSK nodes
22772 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
22773                                  TargetLowering::DAGCombinerInfo &DCI,
22774                                  const X86Subtarget *Subtarget) {
22775   if (DCI.isBeforeLegalizeOps())
22776     return SDValue();
22777
22778   if (Subtarget->hasCMov()) {
22779     SDValue RV = performIntegerAbsCombine(N, DAG);
22780     if (RV.getNode())
22781       return RV;
22782   }
22783
22784   return SDValue();
22785 }
22786
22787 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
22788 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
22789                                   TargetLowering::DAGCombinerInfo &DCI,
22790                                   const X86Subtarget *Subtarget) {
22791   LoadSDNode *Ld = cast<LoadSDNode>(N);
22792   EVT RegVT = Ld->getValueType(0);
22793   EVT MemVT = Ld->getMemoryVT();
22794   SDLoc dl(Ld);
22795   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22796
22797   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
22798   // into two 16-byte operations.
22799   ISD::LoadExtType Ext = Ld->getExtensionType();
22800   unsigned Alignment = Ld->getAlignment();
22801   bool IsAligned = Alignment == 0 || Alignment >= MemVT.getSizeInBits()/8;
22802   if (RegVT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
22803       !DCI.isBeforeLegalizeOps() && !IsAligned && Ext == ISD::NON_EXTLOAD) {
22804     unsigned NumElems = RegVT.getVectorNumElements();
22805     if (NumElems < 2)
22806       return SDValue();
22807
22808     SDValue Ptr = Ld->getBasePtr();
22809     SDValue Increment = DAG.getConstant(16, dl, TLI.getPointerTy());
22810
22811     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
22812                                   NumElems/2);
22813     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
22814                                 Ld->getPointerInfo(), Ld->isVolatile(),
22815                                 Ld->isNonTemporal(), Ld->isInvariant(),
22816                                 Alignment);
22817     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
22818     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
22819                                 Ld->getPointerInfo(), Ld->isVolatile(),
22820                                 Ld->isNonTemporal(), Ld->isInvariant(),
22821                                 std::min(16U, Alignment));
22822     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
22823                              Load1.getValue(1),
22824                              Load2.getValue(1));
22825
22826     SDValue NewVec = DAG.getUNDEF(RegVT);
22827     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
22828     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
22829     return DCI.CombineTo(N, NewVec, TF, true);
22830   }
22831
22832   return SDValue();
22833 }
22834
22835 /// PerformMLOADCombine - Resolve extending loads
22836 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
22837                                    TargetLowering::DAGCombinerInfo &DCI,
22838                                    const X86Subtarget *Subtarget) {
22839   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
22840   if (Mld->getExtensionType() != ISD::SEXTLOAD)
22841     return SDValue();
22842
22843   EVT VT = Mld->getValueType(0);
22844   unsigned NumElems = VT.getVectorNumElements();
22845   EVT LdVT = Mld->getMemoryVT();
22846   SDLoc dl(Mld);
22847
22848   assert(LdVT != VT && "Cannot extend to the same type");
22849   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
22850   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
22851   // From, To sizes and ElemCount must be pow of two
22852   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
22853     "Unexpected size for extending masked load");
22854
22855   unsigned SizeRatio  = ToSz / FromSz;
22856   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
22857
22858   // Create a type on which we perform the shuffle
22859   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
22860           LdVT.getScalarType(), NumElems*SizeRatio);
22861   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
22862
22863   // Convert Src0 value
22864   SDValue WideSrc0 = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mld->getSrc0());
22865   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
22866     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
22867     for (unsigned i = 0; i != NumElems; ++i)
22868       ShuffleVec[i] = i * SizeRatio;
22869
22870     // Can't shuffle using an illegal type.
22871     assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
22872             && "WideVecVT should be legal");
22873     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
22874                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
22875   }
22876   // Prepare the new mask
22877   SDValue NewMask;
22878   SDValue Mask = Mld->getMask();
22879   if (Mask.getValueType() == VT) {
22880     // Mask and original value have the same type
22881     NewMask = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mask);
22882     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
22883     for (unsigned i = 0; i != NumElems; ++i)
22884       ShuffleVec[i] = i * SizeRatio;
22885     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
22886       ShuffleVec[i] = NumElems*SizeRatio;
22887     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
22888                                    DAG.getConstant(0, dl, WideVecVT),
22889                                    &ShuffleVec[0]);
22890   }
22891   else {
22892     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
22893     unsigned WidenNumElts = NumElems*SizeRatio;
22894     unsigned MaskNumElts = VT.getVectorNumElements();
22895     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
22896                                      WidenNumElts);
22897
22898     unsigned NumConcat = WidenNumElts / MaskNumElts;
22899     SmallVector<SDValue, 16> Ops(NumConcat);
22900     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
22901     Ops[0] = Mask;
22902     for (unsigned i = 1; i != NumConcat; ++i)
22903       Ops[i] = ZeroVal;
22904
22905     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
22906   }
22907
22908   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
22909                                      Mld->getBasePtr(), NewMask, WideSrc0,
22910                                      Mld->getMemoryVT(), Mld->getMemOperand(),
22911                                      ISD::NON_EXTLOAD);
22912   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
22913   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
22914
22915 }
22916 /// PerformMSTORECombine - Resolve truncating stores
22917 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
22918                                     const X86Subtarget *Subtarget) {
22919   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
22920   if (!Mst->isTruncatingStore())
22921     return SDValue();
22922
22923   EVT VT = Mst->getValue().getValueType();
22924   unsigned NumElems = VT.getVectorNumElements();
22925   EVT StVT = Mst->getMemoryVT();
22926   SDLoc dl(Mst);
22927
22928   assert(StVT != VT && "Cannot truncate to the same type");
22929   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
22930   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
22931
22932   // From, To sizes and ElemCount must be pow of two
22933   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
22934     "Unexpected size for truncating masked store");
22935   // We are going to use the original vector elt for storing.
22936   // Accumulated smaller vector elements must be a multiple of the store size.
22937   assert (((NumElems * FromSz) % ToSz) == 0 &&
22938           "Unexpected ratio for truncating masked store");
22939
22940   unsigned SizeRatio  = FromSz / ToSz;
22941   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
22942
22943   // Create a type on which we perform the shuffle
22944   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
22945           StVT.getScalarType(), NumElems*SizeRatio);
22946
22947   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
22948
22949   SDValue WideVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mst->getValue());
22950   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
22951   for (unsigned i = 0; i != NumElems; ++i)
22952     ShuffleVec[i] = i * SizeRatio;
22953
22954   // Can't shuffle using an illegal type.
22955   assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
22956           && "WideVecVT should be legal");
22957
22958   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
22959                                         DAG.getUNDEF(WideVecVT),
22960                                         &ShuffleVec[0]);
22961
22962   SDValue NewMask;
22963   SDValue Mask = Mst->getMask();
22964   if (Mask.getValueType() == VT) {
22965     // Mask and original value have the same type
22966     NewMask = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mask);
22967     for (unsigned i = 0; i != NumElems; ++i)
22968       ShuffleVec[i] = i * SizeRatio;
22969     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
22970       ShuffleVec[i] = NumElems*SizeRatio;
22971     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
22972                                    DAG.getConstant(0, dl, WideVecVT),
22973                                    &ShuffleVec[0]);
22974   }
22975   else {
22976     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
22977     unsigned WidenNumElts = NumElems*SizeRatio;
22978     unsigned MaskNumElts = VT.getVectorNumElements();
22979     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
22980                                      WidenNumElts);
22981
22982     unsigned NumConcat = WidenNumElts / MaskNumElts;
22983     SmallVector<SDValue, 16> Ops(NumConcat);
22984     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
22985     Ops[0] = Mask;
22986     for (unsigned i = 1; i != NumConcat; ++i)
22987       Ops[i] = ZeroVal;
22988
22989     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
22990   }
22991
22992   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
22993                             NewMask, StVT, Mst->getMemOperand(), false);
22994 }
22995 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
22996 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
22997                                    const X86Subtarget *Subtarget) {
22998   StoreSDNode *St = cast<StoreSDNode>(N);
22999   EVT VT = St->getValue().getValueType();
23000   EVT StVT = St->getMemoryVT();
23001   SDLoc dl(St);
23002   SDValue StoredVal = St->getOperand(1);
23003   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23004
23005   // If we are saving a concatenation of two XMM registers and 32-byte stores
23006   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
23007   unsigned Alignment = St->getAlignment();
23008   bool IsAligned = Alignment == 0 || Alignment >= VT.getSizeInBits()/8;
23009   if (VT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
23010       StVT == VT && !IsAligned) {
23011     unsigned NumElems = VT.getVectorNumElements();
23012     if (NumElems < 2)
23013       return SDValue();
23014
23015     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
23016     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
23017
23018     SDValue Stride = DAG.getConstant(16, dl, TLI.getPointerTy());
23019     SDValue Ptr0 = St->getBasePtr();
23020     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
23021
23022     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
23023                                 St->getPointerInfo(), St->isVolatile(),
23024                                 St->isNonTemporal(), Alignment);
23025     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
23026                                 St->getPointerInfo(), St->isVolatile(),
23027                                 St->isNonTemporal(),
23028                                 std::min(16U, Alignment));
23029     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
23030   }
23031
23032   // Optimize trunc store (of multiple scalars) to shuffle and store.
23033   // First, pack all of the elements in one place. Next, store to memory
23034   // in fewer chunks.
23035   if (St->isTruncatingStore() && VT.isVector()) {
23036     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23037     unsigned NumElems = VT.getVectorNumElements();
23038     assert(StVT != VT && "Cannot truncate to the same type");
23039     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
23040     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
23041
23042     // From, To sizes and ElemCount must be pow of two
23043     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
23044     // We are going to use the original vector elt for storing.
23045     // Accumulated smaller vector elements must be a multiple of the store size.
23046     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
23047
23048     unsigned SizeRatio  = FromSz / ToSz;
23049
23050     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
23051
23052     // Create a type on which we perform the shuffle
23053     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
23054             StVT.getScalarType(), NumElems*SizeRatio);
23055
23056     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
23057
23058     SDValue WideVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, St->getValue());
23059     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
23060     for (unsigned i = 0; i != NumElems; ++i)
23061       ShuffleVec[i] = i * SizeRatio;
23062
23063     // Can't shuffle using an illegal type.
23064     if (!TLI.isTypeLegal(WideVecVT))
23065       return SDValue();
23066
23067     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
23068                                          DAG.getUNDEF(WideVecVT),
23069                                          &ShuffleVec[0]);
23070     // At this point all of the data is stored at the bottom of the
23071     // register. We now need to save it to mem.
23072
23073     // Find the largest store unit
23074     MVT StoreType = MVT::i8;
23075     for (MVT Tp : MVT::integer_valuetypes()) {
23076       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
23077         StoreType = Tp;
23078     }
23079
23080     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
23081     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
23082         (64 <= NumElems * ToSz))
23083       StoreType = MVT::f64;
23084
23085     // Bitcast the original vector into a vector of store-size units
23086     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
23087             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
23088     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
23089     SDValue ShuffWide = DAG.getNode(ISD::BITCAST, dl, StoreVecVT, Shuff);
23090     SmallVector<SDValue, 8> Chains;
23091     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8, dl,
23092                                         TLI.getPointerTy());
23093     SDValue Ptr = St->getBasePtr();
23094
23095     // Perform one or more big stores into memory.
23096     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
23097       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
23098                                    StoreType, ShuffWide,
23099                                    DAG.getIntPtrConstant(i, dl));
23100       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
23101                                 St->getPointerInfo(), St->isVolatile(),
23102                                 St->isNonTemporal(), St->getAlignment());
23103       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
23104       Chains.push_back(Ch);
23105     }
23106
23107     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
23108   }
23109
23110   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
23111   // the FP state in cases where an emms may be missing.
23112   // A preferable solution to the general problem is to figure out the right
23113   // places to insert EMMS.  This qualifies as a quick hack.
23114
23115   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
23116   if (VT.getSizeInBits() != 64)
23117     return SDValue();
23118
23119   const Function *F = DAG.getMachineFunction().getFunction();
23120   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
23121   bool F64IsLegal = !DAG.getTarget().Options.UseSoftFloat && !NoImplicitFloatOps
23122                      && Subtarget->hasSSE2();
23123   if ((VT.isVector() ||
23124        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
23125       isa<LoadSDNode>(St->getValue()) &&
23126       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
23127       St->getChain().hasOneUse() && !St->isVolatile()) {
23128     SDNode* LdVal = St->getValue().getNode();
23129     LoadSDNode *Ld = nullptr;
23130     int TokenFactorIndex = -1;
23131     SmallVector<SDValue, 8> Ops;
23132     SDNode* ChainVal = St->getChain().getNode();
23133     // Must be a store of a load.  We currently handle two cases:  the load
23134     // is a direct child, and it's under an intervening TokenFactor.  It is
23135     // possible to dig deeper under nested TokenFactors.
23136     if (ChainVal == LdVal)
23137       Ld = cast<LoadSDNode>(St->getChain());
23138     else if (St->getValue().hasOneUse() &&
23139              ChainVal->getOpcode() == ISD::TokenFactor) {
23140       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
23141         if (ChainVal->getOperand(i).getNode() == LdVal) {
23142           TokenFactorIndex = i;
23143           Ld = cast<LoadSDNode>(St->getValue());
23144         } else
23145           Ops.push_back(ChainVal->getOperand(i));
23146       }
23147     }
23148
23149     if (!Ld || !ISD::isNormalLoad(Ld))
23150       return SDValue();
23151
23152     // If this is not the MMX case, i.e. we are just turning i64 load/store
23153     // into f64 load/store, avoid the transformation if there are multiple
23154     // uses of the loaded value.
23155     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
23156       return SDValue();
23157
23158     SDLoc LdDL(Ld);
23159     SDLoc StDL(N);
23160     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
23161     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
23162     // pair instead.
23163     if (Subtarget->is64Bit() || F64IsLegal) {
23164       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
23165       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
23166                                   Ld->getPointerInfo(), Ld->isVolatile(),
23167                                   Ld->isNonTemporal(), Ld->isInvariant(),
23168                                   Ld->getAlignment());
23169       SDValue NewChain = NewLd.getValue(1);
23170       if (TokenFactorIndex != -1) {
23171         Ops.push_back(NewChain);
23172         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
23173       }
23174       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
23175                           St->getPointerInfo(),
23176                           St->isVolatile(), St->isNonTemporal(),
23177                           St->getAlignment());
23178     }
23179
23180     // Otherwise, lower to two pairs of 32-bit loads / stores.
23181     SDValue LoAddr = Ld->getBasePtr();
23182     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
23183                                  DAG.getConstant(4, LdDL, MVT::i32));
23184
23185     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
23186                                Ld->getPointerInfo(),
23187                                Ld->isVolatile(), Ld->isNonTemporal(),
23188                                Ld->isInvariant(), Ld->getAlignment());
23189     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
23190                                Ld->getPointerInfo().getWithOffset(4),
23191                                Ld->isVolatile(), Ld->isNonTemporal(),
23192                                Ld->isInvariant(),
23193                                MinAlign(Ld->getAlignment(), 4));
23194
23195     SDValue NewChain = LoLd.getValue(1);
23196     if (TokenFactorIndex != -1) {
23197       Ops.push_back(LoLd);
23198       Ops.push_back(HiLd);
23199       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
23200     }
23201
23202     LoAddr = St->getBasePtr();
23203     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
23204                          DAG.getConstant(4, StDL, MVT::i32));
23205
23206     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
23207                                 St->getPointerInfo(),
23208                                 St->isVolatile(), St->isNonTemporal(),
23209                                 St->getAlignment());
23210     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
23211                                 St->getPointerInfo().getWithOffset(4),
23212                                 St->isVolatile(),
23213                                 St->isNonTemporal(),
23214                                 MinAlign(St->getAlignment(), 4));
23215     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
23216   }
23217
23218   // This is similar to the above case, but here we handle a scalar 64-bit
23219   // integer store that is extracted from a vector on a 32-bit target.
23220   // If we have SSE2, then we can treat it like a floating-point double
23221   // to get past legalization. The execution dependencies fixup pass will
23222   // choose the optimal machine instruction for the store if this really is
23223   // an integer or v2f32 rather than an f64.
23224   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
23225       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
23226     SDValue OldExtract = St->getOperand(1);
23227     SDValue ExtOp0 = OldExtract.getOperand(0);
23228     unsigned VecSize = ExtOp0.getValueSizeInBits();
23229     MVT VecVT = MVT::getVectorVT(MVT::f64, VecSize / 64);
23230     SDValue BitCast = DAG.getNode(ISD::BITCAST, dl, VecVT, ExtOp0);
23231     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
23232                                      BitCast, OldExtract.getOperand(1));
23233     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
23234                         St->getPointerInfo(), St->isVolatile(),
23235                         St->isNonTemporal(), St->getAlignment());
23236   }
23237
23238   return SDValue();
23239 }
23240
23241 /// Return 'true' if this vector operation is "horizontal"
23242 /// and return the operands for the horizontal operation in LHS and RHS.  A
23243 /// horizontal operation performs the binary operation on successive elements
23244 /// of its first operand, then on successive elements of its second operand,
23245 /// returning the resulting values in a vector.  For example, if
23246 ///   A = < float a0, float a1, float a2, float a3 >
23247 /// and
23248 ///   B = < float b0, float b1, float b2, float b3 >
23249 /// then the result of doing a horizontal operation on A and B is
23250 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
23251 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
23252 /// A horizontal-op B, for some already available A and B, and if so then LHS is
23253 /// set to A, RHS to B, and the routine returns 'true'.
23254 /// Note that the binary operation should have the property that if one of the
23255 /// operands is UNDEF then the result is UNDEF.
23256 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
23257   // Look for the following pattern: if
23258   //   A = < float a0, float a1, float a2, float a3 >
23259   //   B = < float b0, float b1, float b2, float b3 >
23260   // and
23261   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
23262   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
23263   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
23264   // which is A horizontal-op B.
23265
23266   // At least one of the operands should be a vector shuffle.
23267   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
23268       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
23269     return false;
23270
23271   MVT VT = LHS.getSimpleValueType();
23272
23273   assert((VT.is128BitVector() || VT.is256BitVector()) &&
23274          "Unsupported vector type for horizontal add/sub");
23275
23276   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
23277   // operate independently on 128-bit lanes.
23278   unsigned NumElts = VT.getVectorNumElements();
23279   unsigned NumLanes = VT.getSizeInBits()/128;
23280   unsigned NumLaneElts = NumElts / NumLanes;
23281   assert((NumLaneElts % 2 == 0) &&
23282          "Vector type should have an even number of elements in each lane");
23283   unsigned HalfLaneElts = NumLaneElts/2;
23284
23285   // View LHS in the form
23286   //   LHS = VECTOR_SHUFFLE A, B, LMask
23287   // If LHS is not a shuffle then pretend it is the shuffle
23288   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
23289   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
23290   // type VT.
23291   SDValue A, B;
23292   SmallVector<int, 16> LMask(NumElts);
23293   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
23294     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
23295       A = LHS.getOperand(0);
23296     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
23297       B = LHS.getOperand(1);
23298     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
23299     std::copy(Mask.begin(), Mask.end(), LMask.begin());
23300   } else {
23301     if (LHS.getOpcode() != ISD::UNDEF)
23302       A = LHS;
23303     for (unsigned i = 0; i != NumElts; ++i)
23304       LMask[i] = i;
23305   }
23306
23307   // Likewise, view RHS in the form
23308   //   RHS = VECTOR_SHUFFLE C, D, RMask
23309   SDValue C, D;
23310   SmallVector<int, 16> RMask(NumElts);
23311   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
23312     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
23313       C = RHS.getOperand(0);
23314     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
23315       D = RHS.getOperand(1);
23316     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
23317     std::copy(Mask.begin(), Mask.end(), RMask.begin());
23318   } else {
23319     if (RHS.getOpcode() != ISD::UNDEF)
23320       C = RHS;
23321     for (unsigned i = 0; i != NumElts; ++i)
23322       RMask[i] = i;
23323   }
23324
23325   // Check that the shuffles are both shuffling the same vectors.
23326   if (!(A == C && B == D) && !(A == D && B == C))
23327     return false;
23328
23329   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
23330   if (!A.getNode() && !B.getNode())
23331     return false;
23332
23333   // If A and B occur in reverse order in RHS, then "swap" them (which means
23334   // rewriting the mask).
23335   if (A != C)
23336     ShuffleVectorSDNode::commuteMask(RMask);
23337
23338   // At this point LHS and RHS are equivalent to
23339   //   LHS = VECTOR_SHUFFLE A, B, LMask
23340   //   RHS = VECTOR_SHUFFLE A, B, RMask
23341   // Check that the masks correspond to performing a horizontal operation.
23342   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
23343     for (unsigned i = 0; i != NumLaneElts; ++i) {
23344       int LIdx = LMask[i+l], RIdx = RMask[i+l];
23345
23346       // Ignore any UNDEF components.
23347       if (LIdx < 0 || RIdx < 0 ||
23348           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
23349           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
23350         continue;
23351
23352       // Check that successive elements are being operated on.  If not, this is
23353       // not a horizontal operation.
23354       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
23355       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
23356       if (!(LIdx == Index && RIdx == Index + 1) &&
23357           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
23358         return false;
23359     }
23360   }
23361
23362   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
23363   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
23364   return true;
23365 }
23366
23367 /// Do target-specific dag combines on floating point adds.
23368 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
23369                                   const X86Subtarget *Subtarget) {
23370   EVT VT = N->getValueType(0);
23371   SDValue LHS = N->getOperand(0);
23372   SDValue RHS = N->getOperand(1);
23373
23374   // Try to synthesize horizontal adds from adds of shuffles.
23375   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
23376        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
23377       isHorizontalBinOp(LHS, RHS, true))
23378     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
23379   return SDValue();
23380 }
23381
23382 /// Do target-specific dag combines on floating point subs.
23383 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
23384                                   const X86Subtarget *Subtarget) {
23385   EVT VT = N->getValueType(0);
23386   SDValue LHS = N->getOperand(0);
23387   SDValue RHS = N->getOperand(1);
23388
23389   // Try to synthesize horizontal subs from subs of shuffles.
23390   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
23391        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
23392       isHorizontalBinOp(LHS, RHS, false))
23393     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
23394   return SDValue();
23395 }
23396
23397 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
23398 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
23399   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
23400
23401   // F[X]OR(0.0, x) -> x
23402   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23403     if (C->getValueAPF().isPosZero())
23404       return N->getOperand(1);
23405
23406   // F[X]OR(x, 0.0) -> x
23407   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23408     if (C->getValueAPF().isPosZero())
23409       return N->getOperand(0);
23410   return SDValue();
23411 }
23412
23413 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
23414 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
23415   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
23416
23417   // Only perform optimizations if UnsafeMath is used.
23418   if (!DAG.getTarget().Options.UnsafeFPMath)
23419     return SDValue();
23420
23421   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
23422   // into FMINC and FMAXC, which are Commutative operations.
23423   unsigned NewOp = 0;
23424   switch (N->getOpcode()) {
23425     default: llvm_unreachable("unknown opcode");
23426     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
23427     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
23428   }
23429
23430   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
23431                      N->getOperand(0), N->getOperand(1));
23432 }
23433
23434 /// Do target-specific dag combines on X86ISD::FAND nodes.
23435 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
23436   // FAND(0.0, x) -> 0.0
23437   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23438     if (C->getValueAPF().isPosZero())
23439       return N->getOperand(0);
23440
23441   // FAND(x, 0.0) -> 0.0
23442   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23443     if (C->getValueAPF().isPosZero())
23444       return N->getOperand(1);
23445
23446   return SDValue();
23447 }
23448
23449 /// Do target-specific dag combines on X86ISD::FANDN nodes
23450 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
23451   // FANDN(0.0, x) -> x
23452   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23453     if (C->getValueAPF().isPosZero())
23454       return N->getOperand(1);
23455
23456   // FANDN(x, 0.0) -> 0.0
23457   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23458     if (C->getValueAPF().isPosZero())
23459       return N->getOperand(1);
23460
23461   return SDValue();
23462 }
23463
23464 static SDValue PerformBTCombine(SDNode *N,
23465                                 SelectionDAG &DAG,
23466                                 TargetLowering::DAGCombinerInfo &DCI) {
23467   // BT ignores high bits in the bit index operand.
23468   SDValue Op1 = N->getOperand(1);
23469   if (Op1.hasOneUse()) {
23470     unsigned BitWidth = Op1.getValueSizeInBits();
23471     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
23472     APInt KnownZero, KnownOne;
23473     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
23474                                           !DCI.isBeforeLegalizeOps());
23475     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23476     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
23477         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
23478       DCI.CommitTargetLoweringOpt(TLO);
23479   }
23480   return SDValue();
23481 }
23482
23483 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
23484   SDValue Op = N->getOperand(0);
23485   if (Op.getOpcode() == ISD::BITCAST)
23486     Op = Op.getOperand(0);
23487   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
23488   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
23489       VT.getVectorElementType().getSizeInBits() ==
23490       OpVT.getVectorElementType().getSizeInBits()) {
23491     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
23492   }
23493   return SDValue();
23494 }
23495
23496 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
23497                                                const X86Subtarget *Subtarget) {
23498   EVT VT = N->getValueType(0);
23499   if (!VT.isVector())
23500     return SDValue();
23501
23502   SDValue N0 = N->getOperand(0);
23503   SDValue N1 = N->getOperand(1);
23504   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
23505   SDLoc dl(N);
23506
23507   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
23508   // both SSE and AVX2 since there is no sign-extended shift right
23509   // operation on a vector with 64-bit elements.
23510   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
23511   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
23512   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
23513       N0.getOpcode() == ISD::SIGN_EXTEND)) {
23514     SDValue N00 = N0.getOperand(0);
23515
23516     // EXTLOAD has a better solution on AVX2,
23517     // it may be replaced with X86ISD::VSEXT node.
23518     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
23519       if (!ISD::isNormalLoad(N00.getNode()))
23520         return SDValue();
23521
23522     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
23523         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
23524                                   N00, N1);
23525       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
23526     }
23527   }
23528   return SDValue();
23529 }
23530
23531 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
23532                                   TargetLowering::DAGCombinerInfo &DCI,
23533                                   const X86Subtarget *Subtarget) {
23534   SDValue N0 = N->getOperand(0);
23535   EVT VT = N->getValueType(0);
23536
23537   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
23538   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
23539   // This exposes the sext to the sdivrem lowering, so that it directly extends
23540   // from AH (which we otherwise need to do contortions to access).
23541   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
23542       N0.getValueType() == MVT::i8 && VT == MVT::i32) {
23543     SDLoc dl(N);
23544     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
23545     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, dl, NodeTys,
23546                             N0.getOperand(0), N0.getOperand(1));
23547     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
23548     return R.getValue(1);
23549   }
23550
23551   if (!DCI.isBeforeLegalizeOps())
23552     return SDValue();
23553
23554   if (!Subtarget->hasFp256())
23555     return SDValue();
23556
23557   if (VT.isVector() && VT.getSizeInBits() == 256) {
23558     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
23559     if (R.getNode())
23560       return R;
23561   }
23562
23563   return SDValue();
23564 }
23565
23566 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
23567                                  const X86Subtarget* Subtarget) {
23568   SDLoc dl(N);
23569   EVT VT = N->getValueType(0);
23570
23571   // Let legalize expand this if it isn't a legal type yet.
23572   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
23573     return SDValue();
23574
23575   EVT ScalarVT = VT.getScalarType();
23576   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
23577       (!Subtarget->hasFMA() && !Subtarget->hasFMA4()))
23578     return SDValue();
23579
23580   SDValue A = N->getOperand(0);
23581   SDValue B = N->getOperand(1);
23582   SDValue C = N->getOperand(2);
23583
23584   bool NegA = (A.getOpcode() == ISD::FNEG);
23585   bool NegB = (B.getOpcode() == ISD::FNEG);
23586   bool NegC = (C.getOpcode() == ISD::FNEG);
23587
23588   // Negative multiplication when NegA xor NegB
23589   bool NegMul = (NegA != NegB);
23590   if (NegA)
23591     A = A.getOperand(0);
23592   if (NegB)
23593     B = B.getOperand(0);
23594   if (NegC)
23595     C = C.getOperand(0);
23596
23597   unsigned Opcode;
23598   if (!NegMul)
23599     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
23600   else
23601     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
23602
23603   return DAG.getNode(Opcode, dl, VT, A, B, C);
23604 }
23605
23606 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
23607                                   TargetLowering::DAGCombinerInfo &DCI,
23608                                   const X86Subtarget *Subtarget) {
23609   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
23610   //           (and (i32 x86isd::setcc_carry), 1)
23611   // This eliminates the zext. This transformation is necessary because
23612   // ISD::SETCC is always legalized to i8.
23613   SDLoc dl(N);
23614   SDValue N0 = N->getOperand(0);
23615   EVT VT = N->getValueType(0);
23616
23617   if (N0.getOpcode() == ISD::AND &&
23618       N0.hasOneUse() &&
23619       N0.getOperand(0).hasOneUse()) {
23620     SDValue N00 = N0.getOperand(0);
23621     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
23622       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
23623       if (!C || C->getZExtValue() != 1)
23624         return SDValue();
23625       return DAG.getNode(ISD::AND, dl, VT,
23626                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
23627                                      N00.getOperand(0), N00.getOperand(1)),
23628                          DAG.getConstant(1, dl, VT));
23629     }
23630   }
23631
23632   if (N0.getOpcode() == ISD::TRUNCATE &&
23633       N0.hasOneUse() &&
23634       N0.getOperand(0).hasOneUse()) {
23635     SDValue N00 = N0.getOperand(0);
23636     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
23637       return DAG.getNode(ISD::AND, dl, VT,
23638                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
23639                                      N00.getOperand(0), N00.getOperand(1)),
23640                          DAG.getConstant(1, dl, VT));
23641     }
23642   }
23643   if (VT.is256BitVector()) {
23644     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
23645     if (R.getNode())
23646       return R;
23647   }
23648
23649   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
23650   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
23651   // This exposes the zext to the udivrem lowering, so that it directly extends
23652   // from AH (which we otherwise need to do contortions to access).
23653   if (N0.getOpcode() == ISD::UDIVREM &&
23654       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
23655       (VT == MVT::i32 || VT == MVT::i64)) {
23656     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
23657     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
23658                             N0.getOperand(0), N0.getOperand(1));
23659     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
23660     return R.getValue(1);
23661   }
23662
23663   return SDValue();
23664 }
23665
23666 // Optimize x == -y --> x+y == 0
23667 //          x != -y --> x+y != 0
23668 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
23669                                       const X86Subtarget* Subtarget) {
23670   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
23671   SDValue LHS = N->getOperand(0);
23672   SDValue RHS = N->getOperand(1);
23673   EVT VT = N->getValueType(0);
23674   SDLoc DL(N);
23675
23676   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
23677     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
23678       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
23679         SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
23680                                    LHS.getOperand(1));
23681         return DAG.getSetCC(DL, N->getValueType(0), addV,
23682                             DAG.getConstant(0, DL, addV.getValueType()), CC);
23683       }
23684   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
23685     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
23686       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
23687         SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
23688                                    RHS.getOperand(1));
23689         return DAG.getSetCC(DL, N->getValueType(0), addV,
23690                             DAG.getConstant(0, DL, addV.getValueType()), CC);
23691       }
23692
23693   if (VT.getScalarType() == MVT::i1 &&
23694       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
23695     bool IsSEXT0 =
23696         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
23697         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
23698     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
23699
23700     if (!IsSEXT0 || !IsVZero1) {
23701       // Swap the operands and update the condition code.
23702       std::swap(LHS, RHS);
23703       CC = ISD::getSetCCSwappedOperands(CC);
23704
23705       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
23706                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
23707       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
23708     }
23709
23710     if (IsSEXT0 && IsVZero1) {
23711       assert(VT == LHS.getOperand(0).getValueType() &&
23712              "Uexpected operand type");
23713       if (CC == ISD::SETGT)
23714         return DAG.getConstant(0, DL, VT);
23715       if (CC == ISD::SETLE)
23716         return DAG.getConstant(1, DL, VT);
23717       if (CC == ISD::SETEQ || CC == ISD::SETGE)
23718         return DAG.getNOT(DL, LHS.getOperand(0), VT);
23719
23720       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
23721              "Unexpected condition code!");
23722       return LHS.getOperand(0);
23723     }
23724   }
23725
23726   return SDValue();
23727 }
23728
23729 static SDValue NarrowVectorLoadToElement(LoadSDNode *Load, unsigned Index,
23730                                          SelectionDAG &DAG) {
23731   SDLoc dl(Load);
23732   MVT VT = Load->getSimpleValueType(0);
23733   MVT EVT = VT.getVectorElementType();
23734   SDValue Addr = Load->getOperand(1);
23735   SDValue NewAddr = DAG.getNode(
23736       ISD::ADD, dl, Addr.getSimpleValueType(), Addr,
23737       DAG.getConstant(Index * EVT.getStoreSize(), dl,
23738                       Addr.getSimpleValueType()));
23739
23740   SDValue NewLoad =
23741       DAG.getLoad(EVT, dl, Load->getChain(), NewAddr,
23742                   DAG.getMachineFunction().getMachineMemOperand(
23743                       Load->getMemOperand(), 0, EVT.getStoreSize()));
23744   return NewLoad;
23745 }
23746
23747 static SDValue PerformINSERTPSCombine(SDNode *N, SelectionDAG &DAG,
23748                                       const X86Subtarget *Subtarget) {
23749   SDLoc dl(N);
23750   MVT VT = N->getOperand(1)->getSimpleValueType(0);
23751   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
23752          "X86insertps is only defined for v4x32");
23753
23754   SDValue Ld = N->getOperand(1);
23755   if (MayFoldLoad(Ld)) {
23756     // Extract the countS bits from the immediate so we can get the proper
23757     // address when narrowing the vector load to a specific element.
23758     // When the second source op is a memory address, insertps doesn't use
23759     // countS and just gets an f32 from that address.
23760     unsigned DestIndex =
23761         cast<ConstantSDNode>(N->getOperand(2))->getZExtValue() >> 6;
23762
23763     Ld = NarrowVectorLoadToElement(cast<LoadSDNode>(Ld), DestIndex, DAG);
23764
23765     // Create this as a scalar to vector to match the instruction pattern.
23766     SDValue LoadScalarToVector = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Ld);
23767     // countS bits are ignored when loading from memory on insertps, which
23768     // means we don't need to explicitly set them to 0.
23769     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N->getOperand(0),
23770                        LoadScalarToVector, N->getOperand(2));
23771   }
23772   return SDValue();
23773 }
23774
23775 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
23776   SDValue V0 = N->getOperand(0);
23777   SDValue V1 = N->getOperand(1);
23778   SDLoc DL(N);
23779   EVT VT = N->getValueType(0);
23780
23781   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
23782   // operands and changing the mask to 1. This saves us a bunch of
23783   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
23784   // x86InstrInfo knows how to commute this back after instruction selection
23785   // if it would help register allocation.
23786
23787   // TODO: If optimizing for size or a processor that doesn't suffer from
23788   // partial register update stalls, this should be transformed into a MOVSD
23789   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
23790
23791   if (VT == MVT::v2f64)
23792     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
23793       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
23794         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
23795         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
23796       }
23797
23798   return SDValue();
23799 }
23800
23801 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
23802 // as "sbb reg,reg", since it can be extended without zext and produces
23803 // an all-ones bit which is more useful than 0/1 in some cases.
23804 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
23805                                MVT VT) {
23806   if (VT == MVT::i8)
23807     return DAG.getNode(ISD::AND, DL, VT,
23808                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
23809                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
23810                                    EFLAGS),
23811                        DAG.getConstant(1, DL, VT));
23812   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
23813   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
23814                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
23815                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
23816                                  EFLAGS));
23817 }
23818
23819 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
23820 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
23821                                    TargetLowering::DAGCombinerInfo &DCI,
23822                                    const X86Subtarget *Subtarget) {
23823   SDLoc DL(N);
23824   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
23825   SDValue EFLAGS = N->getOperand(1);
23826
23827   if (CC == X86::COND_A) {
23828     // Try to convert COND_A into COND_B in an attempt to facilitate
23829     // materializing "setb reg".
23830     //
23831     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
23832     // cannot take an immediate as its first operand.
23833     //
23834     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
23835         EFLAGS.getValueType().isInteger() &&
23836         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
23837       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
23838                                    EFLAGS.getNode()->getVTList(),
23839                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
23840       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
23841       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
23842     }
23843   }
23844
23845   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
23846   // a zext and produces an all-ones bit which is more useful than 0/1 in some
23847   // cases.
23848   if (CC == X86::COND_B)
23849     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
23850
23851   SDValue Flags;
23852
23853   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
23854   if (Flags.getNode()) {
23855     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
23856     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
23857   }
23858
23859   return SDValue();
23860 }
23861
23862 // Optimize branch condition evaluation.
23863 //
23864 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
23865                                     TargetLowering::DAGCombinerInfo &DCI,
23866                                     const X86Subtarget *Subtarget) {
23867   SDLoc DL(N);
23868   SDValue Chain = N->getOperand(0);
23869   SDValue Dest = N->getOperand(1);
23870   SDValue EFLAGS = N->getOperand(3);
23871   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
23872
23873   SDValue Flags;
23874
23875   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
23876   if (Flags.getNode()) {
23877     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
23878     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
23879                        Flags);
23880   }
23881
23882   return SDValue();
23883 }
23884
23885 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
23886                                                          SelectionDAG &DAG) {
23887   // Take advantage of vector comparisons producing 0 or -1 in each lane to
23888   // optimize away operation when it's from a constant.
23889   //
23890   // The general transformation is:
23891   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
23892   //       AND(VECTOR_CMP(x,y), constant2)
23893   //    constant2 = UNARYOP(constant)
23894
23895   // Early exit if this isn't a vector operation, the operand of the
23896   // unary operation isn't a bitwise AND, or if the sizes of the operations
23897   // aren't the same.
23898   EVT VT = N->getValueType(0);
23899   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
23900       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
23901       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
23902     return SDValue();
23903
23904   // Now check that the other operand of the AND is a constant. We could
23905   // make the transformation for non-constant splats as well, but it's unclear
23906   // that would be a benefit as it would not eliminate any operations, just
23907   // perform one more step in scalar code before moving to the vector unit.
23908   if (BuildVectorSDNode *BV =
23909           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
23910     // Bail out if the vector isn't a constant.
23911     if (!BV->isConstant())
23912       return SDValue();
23913
23914     // Everything checks out. Build up the new and improved node.
23915     SDLoc DL(N);
23916     EVT IntVT = BV->getValueType(0);
23917     // Create a new constant of the appropriate type for the transformed
23918     // DAG.
23919     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
23920     // The AND node needs bitcasts to/from an integer vector type around it.
23921     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
23922     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
23923                                  N->getOperand(0)->getOperand(0), MaskConst);
23924     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
23925     return Res;
23926   }
23927
23928   return SDValue();
23929 }
23930
23931 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
23932                                         const X86Subtarget *Subtarget) {
23933   // First try to optimize away the conversion entirely when it's
23934   // conditionally from a constant. Vectors only.
23935   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
23936   if (Res != SDValue())
23937     return Res;
23938
23939   // Now move on to more general possibilities.
23940   SDValue Op0 = N->getOperand(0);
23941   EVT InVT = Op0->getValueType(0);
23942
23943   // SINT_TO_FP(v4i8) -> SINT_TO_FP(SEXT(v4i8 to v4i32))
23944   if (InVT == MVT::v8i8 || InVT == MVT::v4i8) {
23945     SDLoc dl(N);
23946     MVT DstVT = InVT == MVT::v4i8 ? MVT::v4i32 : MVT::v8i32;
23947     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
23948     return DAG.getNode(ISD::SINT_TO_FP, dl, N->getValueType(0), P);
23949   }
23950
23951   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
23952   // a 32-bit target where SSE doesn't support i64->FP operations.
23953   if (Op0.getOpcode() == ISD::LOAD) {
23954     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
23955     EVT VT = Ld->getValueType(0);
23956     if (!Ld->isVolatile() && !N->getValueType(0).isVector() &&
23957         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
23958         !Subtarget->is64Bit() && VT == MVT::i64) {
23959       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
23960           SDValue(N, 0), Ld->getValueType(0), Ld->getChain(), Op0, DAG);
23961       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
23962       return FILDChain;
23963     }
23964   }
23965   return SDValue();
23966 }
23967
23968 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
23969 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
23970                                  X86TargetLowering::DAGCombinerInfo &DCI) {
23971   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
23972   // the result is either zero or one (depending on the input carry bit).
23973   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
23974   if (X86::isZeroNode(N->getOperand(0)) &&
23975       X86::isZeroNode(N->getOperand(1)) &&
23976       // We don't have a good way to replace an EFLAGS use, so only do this when
23977       // dead right now.
23978       SDValue(N, 1).use_empty()) {
23979     SDLoc DL(N);
23980     EVT VT = N->getValueType(0);
23981     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
23982     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
23983                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
23984                                            DAG.getConstant(X86::COND_B, DL,
23985                                                            MVT::i8),
23986                                            N->getOperand(2)),
23987                                DAG.getConstant(1, DL, VT));
23988     return DCI.CombineTo(N, Res1, CarryOut);
23989   }
23990
23991   return SDValue();
23992 }
23993
23994 // fold (add Y, (sete  X, 0)) -> adc  0, Y
23995 //      (add Y, (setne X, 0)) -> sbb -1, Y
23996 //      (sub (sete  X, 0), Y) -> sbb  0, Y
23997 //      (sub (setne X, 0), Y) -> adc -1, Y
23998 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
23999   SDLoc DL(N);
24000
24001   // Look through ZExts.
24002   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
24003   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
24004     return SDValue();
24005
24006   SDValue SetCC = Ext.getOperand(0);
24007   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
24008     return SDValue();
24009
24010   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
24011   if (CC != X86::COND_E && CC != X86::COND_NE)
24012     return SDValue();
24013
24014   SDValue Cmp = SetCC.getOperand(1);
24015   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
24016       !X86::isZeroNode(Cmp.getOperand(1)) ||
24017       !Cmp.getOperand(0).getValueType().isInteger())
24018     return SDValue();
24019
24020   SDValue CmpOp0 = Cmp.getOperand(0);
24021   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
24022                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
24023
24024   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
24025   if (CC == X86::COND_NE)
24026     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
24027                        DL, OtherVal.getValueType(), OtherVal,
24028                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
24029                        NewCmp);
24030   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
24031                      DL, OtherVal.getValueType(), OtherVal,
24032                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
24033 }
24034
24035 /// PerformADDCombine - Do target-specific dag combines on integer adds.
24036 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
24037                                  const X86Subtarget *Subtarget) {
24038   EVT VT = N->getValueType(0);
24039   SDValue Op0 = N->getOperand(0);
24040   SDValue Op1 = N->getOperand(1);
24041
24042   // Try to synthesize horizontal adds from adds of shuffles.
24043   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
24044        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
24045       isHorizontalBinOp(Op0, Op1, true))
24046     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
24047
24048   return OptimizeConditionalInDecrement(N, DAG);
24049 }
24050
24051 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
24052                                  const X86Subtarget *Subtarget) {
24053   SDValue Op0 = N->getOperand(0);
24054   SDValue Op1 = N->getOperand(1);
24055
24056   // X86 can't encode an immediate LHS of a sub. See if we can push the
24057   // negation into a preceding instruction.
24058   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
24059     // If the RHS of the sub is a XOR with one use and a constant, invert the
24060     // immediate. Then add one to the LHS of the sub so we can turn
24061     // X-Y -> X+~Y+1, saving one register.
24062     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
24063         isa<ConstantSDNode>(Op1.getOperand(1))) {
24064       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
24065       EVT VT = Op0.getValueType();
24066       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
24067                                    Op1.getOperand(0),
24068                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
24069       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
24070                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
24071     }
24072   }
24073
24074   // Try to synthesize horizontal adds from adds of shuffles.
24075   EVT VT = N->getValueType(0);
24076   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
24077        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
24078       isHorizontalBinOp(Op0, Op1, true))
24079     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
24080
24081   return OptimizeConditionalInDecrement(N, DAG);
24082 }
24083
24084 /// performVZEXTCombine - Performs build vector combines
24085 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
24086                                    TargetLowering::DAGCombinerInfo &DCI,
24087                                    const X86Subtarget *Subtarget) {
24088   SDLoc DL(N);
24089   MVT VT = N->getSimpleValueType(0);
24090   SDValue Op = N->getOperand(0);
24091   MVT OpVT = Op.getSimpleValueType();
24092   MVT OpEltVT = OpVT.getVectorElementType();
24093   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
24094
24095   // (vzext (bitcast (vzext (x)) -> (vzext x)
24096   SDValue V = Op;
24097   while (V.getOpcode() == ISD::BITCAST)
24098     V = V.getOperand(0);
24099
24100   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
24101     MVT InnerVT = V.getSimpleValueType();
24102     MVT InnerEltVT = InnerVT.getVectorElementType();
24103
24104     // If the element sizes match exactly, we can just do one larger vzext. This
24105     // is always an exact type match as vzext operates on integer types.
24106     if (OpEltVT == InnerEltVT) {
24107       assert(OpVT == InnerVT && "Types must match for vzext!");
24108       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
24109     }
24110
24111     // The only other way we can combine them is if only a single element of the
24112     // inner vzext is used in the input to the outer vzext.
24113     if (InnerEltVT.getSizeInBits() < InputBits)
24114       return SDValue();
24115
24116     // In this case, the inner vzext is completely dead because we're going to
24117     // only look at bits inside of the low element. Just do the outer vzext on
24118     // a bitcast of the input to the inner.
24119     return DAG.getNode(X86ISD::VZEXT, DL, VT,
24120                        DAG.getNode(ISD::BITCAST, DL, OpVT, V));
24121   }
24122
24123   // Check if we can bypass extracting and re-inserting an element of an input
24124   // vector. Essentialy:
24125   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
24126   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
24127       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
24128       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
24129     SDValue ExtractedV = V.getOperand(0);
24130     SDValue OrigV = ExtractedV.getOperand(0);
24131     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
24132       if (ExtractIdx->getZExtValue() == 0) {
24133         MVT OrigVT = OrigV.getSimpleValueType();
24134         // Extract a subvector if necessary...
24135         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
24136           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
24137           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
24138                                     OrigVT.getVectorNumElements() / Ratio);
24139           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
24140                               DAG.getIntPtrConstant(0, DL));
24141         }
24142         Op = DAG.getNode(ISD::BITCAST, DL, OpVT, OrigV);
24143         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
24144       }
24145   }
24146
24147   return SDValue();
24148 }
24149
24150 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
24151                                              DAGCombinerInfo &DCI) const {
24152   SelectionDAG &DAG = DCI.DAG;
24153   switch (N->getOpcode()) {
24154   default: break;
24155   case ISD::EXTRACT_VECTOR_ELT:
24156     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
24157   case ISD::VSELECT:
24158   case ISD::SELECT:
24159   case X86ISD::SHRUNKBLEND:
24160     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
24161   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG);
24162   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
24163   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
24164   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
24165   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
24166   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
24167   case ISD::SHL:
24168   case ISD::SRA:
24169   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
24170   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
24171   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
24172   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
24173   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
24174   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
24175   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
24176   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
24177   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
24178   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
24179   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
24180   case X86ISD::FXOR:
24181   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
24182   case X86ISD::FMIN:
24183   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
24184   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
24185   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
24186   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
24187   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
24188   case ISD::ANY_EXTEND:
24189   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
24190   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
24191   case ISD::SIGN_EXTEND_INREG:
24192     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
24193   case ISD::TRUNCATE:       return PerformTruncateCombine(N, DAG,DCI,Subtarget);
24194   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
24195   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
24196   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
24197   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
24198   case X86ISD::SHUFP:       // Handle all target specific shuffles
24199   case X86ISD::PALIGNR:
24200   case X86ISD::UNPCKH:
24201   case X86ISD::UNPCKL:
24202   case X86ISD::MOVHLPS:
24203   case X86ISD::MOVLHPS:
24204   case X86ISD::PSHUFB:
24205   case X86ISD::PSHUFD:
24206   case X86ISD::PSHUFHW:
24207   case X86ISD::PSHUFLW:
24208   case X86ISD::MOVSS:
24209   case X86ISD::MOVSD:
24210   case X86ISD::VPERMILPI:
24211   case X86ISD::VPERM2X128:
24212   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
24213   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
24214   case ISD::INTRINSIC_WO_CHAIN:
24215     return PerformINTRINSIC_WO_CHAINCombine(N, DAG, Subtarget);
24216   case X86ISD::INSERTPS: {
24217     if (getTargetMachine().getOptLevel() > CodeGenOpt::None)
24218       return PerformINSERTPSCombine(N, DAG, Subtarget);
24219     break;
24220   }
24221   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
24222   }
24223
24224   return SDValue();
24225 }
24226
24227 /// isTypeDesirableForOp - Return true if the target has native support for
24228 /// the specified value type and it is 'desirable' to use the type for the
24229 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
24230 /// instruction encodings are longer and some i16 instructions are slow.
24231 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
24232   if (!isTypeLegal(VT))
24233     return false;
24234   if (VT != MVT::i16)
24235     return true;
24236
24237   switch (Opc) {
24238   default:
24239     return true;
24240   case ISD::LOAD:
24241   case ISD::SIGN_EXTEND:
24242   case ISD::ZERO_EXTEND:
24243   case ISD::ANY_EXTEND:
24244   case ISD::SHL:
24245   case ISD::SRL:
24246   case ISD::SUB:
24247   case ISD::ADD:
24248   case ISD::MUL:
24249   case ISD::AND:
24250   case ISD::OR:
24251   case ISD::XOR:
24252     return false;
24253   }
24254 }
24255
24256 /// IsDesirableToPromoteOp - This method query the target whether it is
24257 /// beneficial for dag combiner to promote the specified node. If true, it
24258 /// should return the desired promotion type by reference.
24259 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
24260   EVT VT = Op.getValueType();
24261   if (VT != MVT::i16)
24262     return false;
24263
24264   bool Promote = false;
24265   bool Commute = false;
24266   switch (Op.getOpcode()) {
24267   default: break;
24268   case ISD::LOAD: {
24269     LoadSDNode *LD = cast<LoadSDNode>(Op);
24270     // If the non-extending load has a single use and it's not live out, then it
24271     // might be folded.
24272     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
24273                                                      Op.hasOneUse()*/) {
24274       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
24275              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
24276         // The only case where we'd want to promote LOAD (rather then it being
24277         // promoted as an operand is when it's only use is liveout.
24278         if (UI->getOpcode() != ISD::CopyToReg)
24279           return false;
24280       }
24281     }
24282     Promote = true;
24283     break;
24284   }
24285   case ISD::SIGN_EXTEND:
24286   case ISD::ZERO_EXTEND:
24287   case ISD::ANY_EXTEND:
24288     Promote = true;
24289     break;
24290   case ISD::SHL:
24291   case ISD::SRL: {
24292     SDValue N0 = Op.getOperand(0);
24293     // Look out for (store (shl (load), x)).
24294     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
24295       return false;
24296     Promote = true;
24297     break;
24298   }
24299   case ISD::ADD:
24300   case ISD::MUL:
24301   case ISD::AND:
24302   case ISD::OR:
24303   case ISD::XOR:
24304     Commute = true;
24305     // fallthrough
24306   case ISD::SUB: {
24307     SDValue N0 = Op.getOperand(0);
24308     SDValue N1 = Op.getOperand(1);
24309     if (!Commute && MayFoldLoad(N1))
24310       return false;
24311     // Avoid disabling potential load folding opportunities.
24312     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
24313       return false;
24314     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
24315       return false;
24316     Promote = true;
24317   }
24318   }
24319
24320   PVT = MVT::i32;
24321   return Promote;
24322 }
24323
24324 //===----------------------------------------------------------------------===//
24325 //                           X86 Inline Assembly Support
24326 //===----------------------------------------------------------------------===//
24327
24328 // Helper to match a string separated by whitespace.
24329 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
24330   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
24331
24332   for (StringRef Piece : Pieces) {
24333     if (!S.startswith(Piece)) // Check if the piece matches.
24334       return false;
24335
24336     S = S.substr(Piece.size());
24337     StringRef::size_type Pos = S.find_first_not_of(" \t");
24338     if (Pos == 0) // We matched a prefix.
24339       return false;
24340
24341     S = S.substr(Pos);
24342   }
24343
24344   return S.empty();
24345 }
24346
24347 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
24348
24349   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
24350     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
24351         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
24352         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
24353
24354       if (AsmPieces.size() == 3)
24355         return true;
24356       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
24357         return true;
24358     }
24359   }
24360   return false;
24361 }
24362
24363 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
24364   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
24365
24366   std::string AsmStr = IA->getAsmString();
24367
24368   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
24369   if (!Ty || Ty->getBitWidth() % 16 != 0)
24370     return false;
24371
24372   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
24373   SmallVector<StringRef, 4> AsmPieces;
24374   SplitString(AsmStr, AsmPieces, ";\n");
24375
24376   switch (AsmPieces.size()) {
24377   default: return false;
24378   case 1:
24379     // FIXME: this should verify that we are targeting a 486 or better.  If not,
24380     // we will turn this bswap into something that will be lowered to logical
24381     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
24382     // lower so don't worry about this.
24383     // bswap $0
24384     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
24385         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
24386         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
24387         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
24388         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
24389         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
24390       // No need to check constraints, nothing other than the equivalent of
24391       // "=r,0" would be valid here.
24392       return IntrinsicLowering::LowerToByteSwap(CI);
24393     }
24394
24395     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
24396     if (CI->getType()->isIntegerTy(16) &&
24397         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
24398         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
24399          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
24400       AsmPieces.clear();
24401       const std::string &ConstraintsStr = IA->getConstraintString();
24402       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
24403       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
24404       if (clobbersFlagRegisters(AsmPieces))
24405         return IntrinsicLowering::LowerToByteSwap(CI);
24406     }
24407     break;
24408   case 3:
24409     if (CI->getType()->isIntegerTy(32) &&
24410         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
24411         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
24412         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
24413         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
24414       AsmPieces.clear();
24415       const std::string &ConstraintsStr = IA->getConstraintString();
24416       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
24417       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
24418       if (clobbersFlagRegisters(AsmPieces))
24419         return IntrinsicLowering::LowerToByteSwap(CI);
24420     }
24421
24422     if (CI->getType()->isIntegerTy(64)) {
24423       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
24424       if (Constraints.size() >= 2 &&
24425           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
24426           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
24427         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
24428         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
24429             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
24430             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
24431           return IntrinsicLowering::LowerToByteSwap(CI);
24432       }
24433     }
24434     break;
24435   }
24436   return false;
24437 }
24438
24439 /// getConstraintType - Given a constraint letter, return the type of
24440 /// constraint it is for this target.
24441 X86TargetLowering::ConstraintType
24442 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
24443   if (Constraint.size() == 1) {
24444     switch (Constraint[0]) {
24445     case 'R':
24446     case 'q':
24447     case 'Q':
24448     case 'f':
24449     case 't':
24450     case 'u':
24451     case 'y':
24452     case 'x':
24453     case 'Y':
24454     case 'l':
24455       return C_RegisterClass;
24456     case 'a':
24457     case 'b':
24458     case 'c':
24459     case 'd':
24460     case 'S':
24461     case 'D':
24462     case 'A':
24463       return C_Register;
24464     case 'I':
24465     case 'J':
24466     case 'K':
24467     case 'L':
24468     case 'M':
24469     case 'N':
24470     case 'G':
24471     case 'C':
24472     case 'e':
24473     case 'Z':
24474       return C_Other;
24475     default:
24476       break;
24477     }
24478   }
24479   return TargetLowering::getConstraintType(Constraint);
24480 }
24481
24482 /// Examine constraint type and operand type and determine a weight value.
24483 /// This object must already have been set up with the operand type
24484 /// and the current alternative constraint selected.
24485 TargetLowering::ConstraintWeight
24486   X86TargetLowering::getSingleConstraintMatchWeight(
24487     AsmOperandInfo &info, const char *constraint) const {
24488   ConstraintWeight weight = CW_Invalid;
24489   Value *CallOperandVal = info.CallOperandVal;
24490     // If we don't have a value, we can't do a match,
24491     // but allow it at the lowest weight.
24492   if (!CallOperandVal)
24493     return CW_Default;
24494   Type *type = CallOperandVal->getType();
24495   // Look at the constraint type.
24496   switch (*constraint) {
24497   default:
24498     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
24499   case 'R':
24500   case 'q':
24501   case 'Q':
24502   case 'a':
24503   case 'b':
24504   case 'c':
24505   case 'd':
24506   case 'S':
24507   case 'D':
24508   case 'A':
24509     if (CallOperandVal->getType()->isIntegerTy())
24510       weight = CW_SpecificReg;
24511     break;
24512   case 'f':
24513   case 't':
24514   case 'u':
24515     if (type->isFloatingPointTy())
24516       weight = CW_SpecificReg;
24517     break;
24518   case 'y':
24519     if (type->isX86_MMXTy() && Subtarget->hasMMX())
24520       weight = CW_SpecificReg;
24521     break;
24522   case 'x':
24523   case 'Y':
24524     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
24525         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
24526       weight = CW_Register;
24527     break;
24528   case 'I':
24529     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
24530       if (C->getZExtValue() <= 31)
24531         weight = CW_Constant;
24532     }
24533     break;
24534   case 'J':
24535     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24536       if (C->getZExtValue() <= 63)
24537         weight = CW_Constant;
24538     }
24539     break;
24540   case 'K':
24541     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24542       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
24543         weight = CW_Constant;
24544     }
24545     break;
24546   case 'L':
24547     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24548       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
24549         weight = CW_Constant;
24550     }
24551     break;
24552   case 'M':
24553     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24554       if (C->getZExtValue() <= 3)
24555         weight = CW_Constant;
24556     }
24557     break;
24558   case 'N':
24559     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24560       if (C->getZExtValue() <= 0xff)
24561         weight = CW_Constant;
24562     }
24563     break;
24564   case 'G':
24565   case 'C':
24566     if (isa<ConstantFP>(CallOperandVal)) {
24567       weight = CW_Constant;
24568     }
24569     break;
24570   case 'e':
24571     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24572       if ((C->getSExtValue() >= -0x80000000LL) &&
24573           (C->getSExtValue() <= 0x7fffffffLL))
24574         weight = CW_Constant;
24575     }
24576     break;
24577   case 'Z':
24578     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24579       if (C->getZExtValue() <= 0xffffffff)
24580         weight = CW_Constant;
24581     }
24582     break;
24583   }
24584   return weight;
24585 }
24586
24587 /// LowerXConstraint - try to replace an X constraint, which matches anything,
24588 /// with another that has more specific requirements based on the type of the
24589 /// corresponding operand.
24590 const char *X86TargetLowering::
24591 LowerXConstraint(EVT ConstraintVT) const {
24592   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
24593   // 'f' like normal targets.
24594   if (ConstraintVT.isFloatingPoint()) {
24595     if (Subtarget->hasSSE2())
24596       return "Y";
24597     if (Subtarget->hasSSE1())
24598       return "x";
24599   }
24600
24601   return TargetLowering::LowerXConstraint(ConstraintVT);
24602 }
24603
24604 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
24605 /// vector.  If it is invalid, don't add anything to Ops.
24606 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
24607                                                      std::string &Constraint,
24608                                                      std::vector<SDValue>&Ops,
24609                                                      SelectionDAG &DAG) const {
24610   SDValue Result;
24611
24612   // Only support length 1 constraints for now.
24613   if (Constraint.length() > 1) return;
24614
24615   char ConstraintLetter = Constraint[0];
24616   switch (ConstraintLetter) {
24617   default: break;
24618   case 'I':
24619     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24620       if (C->getZExtValue() <= 31) {
24621         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
24622                                        Op.getValueType());
24623         break;
24624       }
24625     }
24626     return;
24627   case 'J':
24628     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24629       if (C->getZExtValue() <= 63) {
24630         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
24631                                        Op.getValueType());
24632         break;
24633       }
24634     }
24635     return;
24636   case 'K':
24637     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24638       if (isInt<8>(C->getSExtValue())) {
24639         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
24640                                        Op.getValueType());
24641         break;
24642       }
24643     }
24644     return;
24645   case 'L':
24646     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24647       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
24648           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
24649         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
24650                                        Op.getValueType());
24651         break;
24652       }
24653     }
24654     return;
24655   case 'M':
24656     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24657       if (C->getZExtValue() <= 3) {
24658         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
24659                                        Op.getValueType());
24660         break;
24661       }
24662     }
24663     return;
24664   case 'N':
24665     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24666       if (C->getZExtValue() <= 255) {
24667         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
24668                                        Op.getValueType());
24669         break;
24670       }
24671     }
24672     return;
24673   case 'O':
24674     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24675       if (C->getZExtValue() <= 127) {
24676         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
24677                                        Op.getValueType());
24678         break;
24679       }
24680     }
24681     return;
24682   case 'e': {
24683     // 32-bit signed value
24684     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24685       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
24686                                            C->getSExtValue())) {
24687         // Widen to 64 bits here to get it sign extended.
24688         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
24689         break;
24690       }
24691     // FIXME gcc accepts some relocatable values here too, but only in certain
24692     // memory models; it's complicated.
24693     }
24694     return;
24695   }
24696   case 'Z': {
24697     // 32-bit unsigned value
24698     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24699       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
24700                                            C->getZExtValue())) {
24701         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
24702                                        Op.getValueType());
24703         break;
24704       }
24705     }
24706     // FIXME gcc accepts some relocatable values here too, but only in certain
24707     // memory models; it's complicated.
24708     return;
24709   }
24710   case 'i': {
24711     // Literal immediates are always ok.
24712     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
24713       // Widen to 64 bits here to get it sign extended.
24714       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
24715       break;
24716     }
24717
24718     // In any sort of PIC mode addresses need to be computed at runtime by
24719     // adding in a register or some sort of table lookup.  These can't
24720     // be used as immediates.
24721     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
24722       return;
24723
24724     // If we are in non-pic codegen mode, we allow the address of a global (with
24725     // an optional displacement) to be used with 'i'.
24726     GlobalAddressSDNode *GA = nullptr;
24727     int64_t Offset = 0;
24728
24729     // Match either (GA), (GA+C), (GA+C1+C2), etc.
24730     while (1) {
24731       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
24732         Offset += GA->getOffset();
24733         break;
24734       } else if (Op.getOpcode() == ISD::ADD) {
24735         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
24736           Offset += C->getZExtValue();
24737           Op = Op.getOperand(0);
24738           continue;
24739         }
24740       } else if (Op.getOpcode() == ISD::SUB) {
24741         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
24742           Offset += -C->getZExtValue();
24743           Op = Op.getOperand(0);
24744           continue;
24745         }
24746       }
24747
24748       // Otherwise, this isn't something we can handle, reject it.
24749       return;
24750     }
24751
24752     const GlobalValue *GV = GA->getGlobal();
24753     // If we require an extra load to get this address, as in PIC mode, we
24754     // can't accept it.
24755     if (isGlobalStubReference(
24756             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
24757       return;
24758
24759     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
24760                                         GA->getValueType(0), Offset);
24761     break;
24762   }
24763   }
24764
24765   if (Result.getNode()) {
24766     Ops.push_back(Result);
24767     return;
24768   }
24769   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
24770 }
24771
24772 std::pair<unsigned, const TargetRegisterClass *>
24773 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
24774                                                 const std::string &Constraint,
24775                                                 MVT VT) const {
24776   // First, see if this is a constraint that directly corresponds to an LLVM
24777   // register class.
24778   if (Constraint.size() == 1) {
24779     // GCC Constraint Letters
24780     switch (Constraint[0]) {
24781     default: break;
24782       // TODO: Slight differences here in allocation order and leaving
24783       // RIP in the class. Do they matter any more here than they do
24784       // in the normal allocation?
24785     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
24786       if (Subtarget->is64Bit()) {
24787         if (VT == MVT::i32 || VT == MVT::f32)
24788           return std::make_pair(0U, &X86::GR32RegClass);
24789         if (VT == MVT::i16)
24790           return std::make_pair(0U, &X86::GR16RegClass);
24791         if (VT == MVT::i8 || VT == MVT::i1)
24792           return std::make_pair(0U, &X86::GR8RegClass);
24793         if (VT == MVT::i64 || VT == MVT::f64)
24794           return std::make_pair(0U, &X86::GR64RegClass);
24795         break;
24796       }
24797       // 32-bit fallthrough
24798     case 'Q':   // Q_REGS
24799       if (VT == MVT::i32 || VT == MVT::f32)
24800         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
24801       if (VT == MVT::i16)
24802         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
24803       if (VT == MVT::i8 || VT == MVT::i1)
24804         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
24805       if (VT == MVT::i64)
24806         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
24807       break;
24808     case 'r':   // GENERAL_REGS
24809     case 'l':   // INDEX_REGS
24810       if (VT == MVT::i8 || VT == MVT::i1)
24811         return std::make_pair(0U, &X86::GR8RegClass);
24812       if (VT == MVT::i16)
24813         return std::make_pair(0U, &X86::GR16RegClass);
24814       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
24815         return std::make_pair(0U, &X86::GR32RegClass);
24816       return std::make_pair(0U, &X86::GR64RegClass);
24817     case 'R':   // LEGACY_REGS
24818       if (VT == MVT::i8 || VT == MVT::i1)
24819         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
24820       if (VT == MVT::i16)
24821         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
24822       if (VT == MVT::i32 || !Subtarget->is64Bit())
24823         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
24824       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
24825     case 'f':  // FP Stack registers.
24826       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
24827       // value to the correct fpstack register class.
24828       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
24829         return std::make_pair(0U, &X86::RFP32RegClass);
24830       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
24831         return std::make_pair(0U, &X86::RFP64RegClass);
24832       return std::make_pair(0U, &X86::RFP80RegClass);
24833     case 'y':   // MMX_REGS if MMX allowed.
24834       if (!Subtarget->hasMMX()) break;
24835       return std::make_pair(0U, &X86::VR64RegClass);
24836     case 'Y':   // SSE_REGS if SSE2 allowed
24837       if (!Subtarget->hasSSE2()) break;
24838       // FALL THROUGH.
24839     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
24840       if (!Subtarget->hasSSE1()) break;
24841
24842       switch (VT.SimpleTy) {
24843       default: break;
24844       // Scalar SSE types.
24845       case MVT::f32:
24846       case MVT::i32:
24847         return std::make_pair(0U, &X86::FR32RegClass);
24848       case MVT::f64:
24849       case MVT::i64:
24850         return std::make_pair(0U, &X86::FR64RegClass);
24851       // Vector types.
24852       case MVT::v16i8:
24853       case MVT::v8i16:
24854       case MVT::v4i32:
24855       case MVT::v2i64:
24856       case MVT::v4f32:
24857       case MVT::v2f64:
24858         return std::make_pair(0U, &X86::VR128RegClass);
24859       // AVX types.
24860       case MVT::v32i8:
24861       case MVT::v16i16:
24862       case MVT::v8i32:
24863       case MVT::v4i64:
24864       case MVT::v8f32:
24865       case MVT::v4f64:
24866         return std::make_pair(0U, &X86::VR256RegClass);
24867       case MVT::v8f64:
24868       case MVT::v16f32:
24869       case MVT::v16i32:
24870       case MVT::v8i64:
24871         return std::make_pair(0U, &X86::VR512RegClass);
24872       }
24873       break;
24874     }
24875   }
24876
24877   // Use the default implementation in TargetLowering to convert the register
24878   // constraint into a member of a register class.
24879   std::pair<unsigned, const TargetRegisterClass*> Res;
24880   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
24881
24882   // Not found as a standard register?
24883   if (!Res.second) {
24884     // Map st(0) -> st(7) -> ST0
24885     if (Constraint.size() == 7 && Constraint[0] == '{' &&
24886         tolower(Constraint[1]) == 's' &&
24887         tolower(Constraint[2]) == 't' &&
24888         Constraint[3] == '(' &&
24889         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
24890         Constraint[5] == ')' &&
24891         Constraint[6] == '}') {
24892
24893       Res.first = X86::FP0+Constraint[4]-'0';
24894       Res.second = &X86::RFP80RegClass;
24895       return Res;
24896     }
24897
24898     // GCC allows "st(0)" to be called just plain "st".
24899     if (StringRef("{st}").equals_lower(Constraint)) {
24900       Res.first = X86::FP0;
24901       Res.second = &X86::RFP80RegClass;
24902       return Res;
24903     }
24904
24905     // flags -> EFLAGS
24906     if (StringRef("{flags}").equals_lower(Constraint)) {
24907       Res.first = X86::EFLAGS;
24908       Res.second = &X86::CCRRegClass;
24909       return Res;
24910     }
24911
24912     // 'A' means EAX + EDX.
24913     if (Constraint == "A") {
24914       Res.first = X86::EAX;
24915       Res.second = &X86::GR32_ADRegClass;
24916       return Res;
24917     }
24918     return Res;
24919   }
24920
24921   // Otherwise, check to see if this is a register class of the wrong value
24922   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
24923   // turn into {ax},{dx}.
24924   if (Res.second->hasType(VT))
24925     return Res;   // Correct type already, nothing to do.
24926
24927   // All of the single-register GCC register classes map their values onto
24928   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
24929   // really want an 8-bit or 32-bit register, map to the appropriate register
24930   // class and return the appropriate register.
24931   if (Res.second == &X86::GR16RegClass) {
24932     if (VT == MVT::i8 || VT == MVT::i1) {
24933       unsigned DestReg = 0;
24934       switch (Res.first) {
24935       default: break;
24936       case X86::AX: DestReg = X86::AL; break;
24937       case X86::DX: DestReg = X86::DL; break;
24938       case X86::CX: DestReg = X86::CL; break;
24939       case X86::BX: DestReg = X86::BL; break;
24940       }
24941       if (DestReg) {
24942         Res.first = DestReg;
24943         Res.second = &X86::GR8RegClass;
24944       }
24945     } else if (VT == MVT::i32 || VT == MVT::f32) {
24946       unsigned DestReg = 0;
24947       switch (Res.first) {
24948       default: break;
24949       case X86::AX: DestReg = X86::EAX; break;
24950       case X86::DX: DestReg = X86::EDX; break;
24951       case X86::CX: DestReg = X86::ECX; break;
24952       case X86::BX: DestReg = X86::EBX; break;
24953       case X86::SI: DestReg = X86::ESI; break;
24954       case X86::DI: DestReg = X86::EDI; break;
24955       case X86::BP: DestReg = X86::EBP; break;
24956       case X86::SP: DestReg = X86::ESP; break;
24957       }
24958       if (DestReg) {
24959         Res.first = DestReg;
24960         Res.second = &X86::GR32RegClass;
24961       }
24962     } else if (VT == MVT::i64 || VT == MVT::f64) {
24963       unsigned DestReg = 0;
24964       switch (Res.first) {
24965       default: break;
24966       case X86::AX: DestReg = X86::RAX; break;
24967       case X86::DX: DestReg = X86::RDX; break;
24968       case X86::CX: DestReg = X86::RCX; break;
24969       case X86::BX: DestReg = X86::RBX; break;
24970       case X86::SI: DestReg = X86::RSI; break;
24971       case X86::DI: DestReg = X86::RDI; break;
24972       case X86::BP: DestReg = X86::RBP; break;
24973       case X86::SP: DestReg = X86::RSP; break;
24974       }
24975       if (DestReg) {
24976         Res.first = DestReg;
24977         Res.second = &X86::GR64RegClass;
24978       }
24979     }
24980   } else if (Res.second == &X86::FR32RegClass ||
24981              Res.second == &X86::FR64RegClass ||
24982              Res.second == &X86::VR128RegClass ||
24983              Res.second == &X86::VR256RegClass ||
24984              Res.second == &X86::FR32XRegClass ||
24985              Res.second == &X86::FR64XRegClass ||
24986              Res.second == &X86::VR128XRegClass ||
24987              Res.second == &X86::VR256XRegClass ||
24988              Res.second == &X86::VR512RegClass) {
24989     // Handle references to XMM physical registers that got mapped into the
24990     // wrong class.  This can happen with constraints like {xmm0} where the
24991     // target independent register mapper will just pick the first match it can
24992     // find, ignoring the required type.
24993
24994     if (VT == MVT::f32 || VT == MVT::i32)
24995       Res.second = &X86::FR32RegClass;
24996     else if (VT == MVT::f64 || VT == MVT::i64)
24997       Res.second = &X86::FR64RegClass;
24998     else if (X86::VR128RegClass.hasType(VT))
24999       Res.second = &X86::VR128RegClass;
25000     else if (X86::VR256RegClass.hasType(VT))
25001       Res.second = &X86::VR256RegClass;
25002     else if (X86::VR512RegClass.hasType(VT))
25003       Res.second = &X86::VR512RegClass;
25004   }
25005
25006   return Res;
25007 }
25008
25009 int X86TargetLowering::getScalingFactorCost(const AddrMode &AM,
25010                                             Type *Ty) const {
25011   // Scaling factors are not free at all.
25012   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
25013   // will take 2 allocations in the out of order engine instead of 1
25014   // for plain addressing mode, i.e. inst (reg1).
25015   // E.g.,
25016   // vaddps (%rsi,%drx), %ymm0, %ymm1
25017   // Requires two allocations (one for the load, one for the computation)
25018   // whereas:
25019   // vaddps (%rsi), %ymm0, %ymm1
25020   // Requires just 1 allocation, i.e., freeing allocations for other operations
25021   // and having less micro operations to execute.
25022   //
25023   // For some X86 architectures, this is even worse because for instance for
25024   // stores, the complex addressing mode forces the instruction to use the
25025   // "load" ports instead of the dedicated "store" port.
25026   // E.g., on Haswell:
25027   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
25028   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
25029   if (isLegalAddressingMode(AM, Ty))
25030     // Scale represents reg2 * scale, thus account for 1
25031     // as soon as we use a second register.
25032     return AM.Scale != 0;
25033   return -1;
25034 }
25035
25036 bool X86TargetLowering::isTargetFTOL() const {
25037   return Subtarget->isTargetKnownWindowsMSVC() && !Subtarget->is64Bit();
25038 }