lib/Target/X86/X86InstrFormats.td

   1 //===- X86InstrFormats.td - X86 Instruction Formats --------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // X86 Instruction Format Definitions.
  12 //
  13
  14 // Format specifies the encoding used by the instruction.  This is part of the
  15 // ad-hoc solution used to emit machine instruction encodings by our machine
  16 // code emitter.
  17 class Format<bits<6> val> {
  18   bits<6> Value = val;
  19 }
  20
  21 def Pseudo     : Format<0>; def RawFrm     : Format<1>;
  22 def AddRegFrm  : Format<2>; def MRMDestReg : Format<3>;
  23 def MRMDestMem : Format<4>; def MRMSrcReg  : Format<5>;
  24 def MRMSrcMem  : Format<6>;
  25 def MRM0r  : Format<16>; def MRM1r  : Format<17>; def MRM2r  : Format<18>;
  26 def MRM3r  : Format<19>; def MRM4r  : Format<20>; def MRM5r  : Format<21>;
  27 def MRM6r  : Format<22>; def MRM7r  : Format<23>;
  28 def MRM0m  : Format<24>; def MRM1m  : Format<25>; def MRM2m  : Format<26>;
  29 def MRM3m  : Format<27>; def MRM4m  : Format<28>; def MRM5m  : Format<29>;
  30 def MRM6m  : Format<30>; def MRM7m  : Format<31>;
  31 def MRMInitReg : Format<32>;
  32 def MRM_C1 : Format<33>;
  33 def MRM_C2 : Format<34>;
  34 def MRM_C3 : Format<35>;
  35 def MRM_C4 : Format<36>;
  36 def MRM_C8 : Format<37>;
  37 def MRM_C9 : Format<38>;
  38 def MRM_E8 : Format<39>;
  39 def MRM_F0 : Format<40>;
  40 def MRM_F8 : Format<41>;
  41 def MRM_F9 : Format<42>;
  42 def RawFrmImm8 : Format<43>;
  43 def RawFrmImm16 : Format<44>;
  44 def MRM_D0 : Format<45>;
  45 def MRM_D1 : Format<46>;
  46
  47 // ImmType - This specifies the immediate type used by an instruction. This is
  48 // part of the ad-hoc solution used to emit machine instruction encodings by our
  49 // machine code emitter.
  50 class ImmType<bits<3> val> {
  51   bits<3> Value = val;
  52 }
  53 def NoImm      : ImmType<0>;
  54 def Imm8       : ImmType<1>;
  55 def Imm8PCRel  : ImmType<2>;
  56 def Imm16      : ImmType<3>;
  57 def Imm16PCRel : ImmType<4>;
  58 def Imm32      : ImmType<5>;
  59 def Imm32PCRel : ImmType<6>;
  60 def Imm64      : ImmType<7>;
  61
  62 // FPFormat - This specifies what form this FP instruction has.  This is used by
  63 // the Floating-Point stackifier pass.
  64 class FPFormat<bits<3> val> {
  65   bits<3> Value = val;
  66 }
  67 def NotFP      : FPFormat<0>;
  68 def ZeroArgFP  : FPFormat<1>;
  69 def OneArgFP   : FPFormat<2>;
  70 def OneArgFPRW : FPFormat<3>;
  71 def TwoArgFP   : FPFormat<4>;
  72 def CompareFP  : FPFormat<5>;
  73 def CondMovFP  : FPFormat<6>;
  74 def SpecialFP  : FPFormat<7>;
  75
  76 // Class specifying the SSE execution domain, used by the SSEDomainFix pass.
  77 // Keep in sync with tables in X86InstrInfo.cpp.
  78 class Domain<bits<2> val> {
  79   bits<2> Value = val;
  80 }
  81 def GenericDomain   : Domain<0>;
  82 def SSEPackedSingle : Domain<1>;
  83 def SSEPackedDouble : Domain<2>;
  84 def SSEPackedInt    : Domain<3>;
  85
  86 // Prefix byte classes which are used to indicate to the ad-hoc machine code
  87 // emitter that various prefix bytes are required.
  88 class OpSize { bit hasOpSizePrefix = 1; }
  89 class AdSize { bit hasAdSizePrefix = 1; }
  90 class REX_W  { bit hasREX_WPrefix = 1; }
  91 class LOCK   { bit hasLockPrefix = 1; }
  92 class SegFS  { bits<2> SegOvrBits = 1; }
  93 class SegGS  { bits<2> SegOvrBits = 2; }
  94 class TB     { bits<5> Prefix = 1; }
  95 class REP    { bits<5> Prefix = 2; }
  96 class D8     { bits<5> Prefix = 3; }
  97 class D9     { bits<5> Prefix = 4; }
  98 class DA     { bits<5> Prefix = 5; }
  99 class DB     { bits<5> Prefix = 6; }
 100 class DC     { bits<5> Prefix = 7; }
 101 class DD     { bits<5> Prefix = 8; }
 102 class DE     { bits<5> Prefix = 9; }
 103 class DF     { bits<5> Prefix = 10; }
 104 class XD     { bits<5> Prefix = 11; }
 105 class XS     { bits<5> Prefix = 12; }
 106 class T8     { bits<5> Prefix = 13; }
 107 class TA     { bits<5> Prefix = 14; }
 108 class A6     { bits<5> Prefix = 15; }
 109 class A7     { bits<5> Prefix = 16; }
 110 class TF     { bits<5> Prefix = 17; }
 111 class VEX    { bit hasVEXPrefix = 1; }
 112 class VEX_W  { bit hasVEX_WPrefix = 1; }
 113 class VEX_4V : VEX { bit hasVEX_4VPrefix = 1; }
 114 class VEX_4VOp3 : VEX { bit hasVEX_4VOp3Prefix = 1; }
 115 class VEX_I8IMM { bit hasVEX_i8ImmReg = 1; }
 116 class VEX_L  { bit hasVEX_L = 1; }
 117 class VEX_LIG { bit ignoresVEX_L = 1; }
 118 class Has3DNow0F0FOpcode  { bit has3DNow0F0FOpcode = 1; }
 119
 120 class X86Inst<bits<8> opcod, Format f, ImmType i, dag outs, dag ins,
 121               string AsmStr, Domain d = GenericDomain>
 122   : Instruction {
 123   let Namespace = "X86";
 124
 125   bits<8> Opcode = opcod;
 126   Format Form = f;
 127   bits<6> FormBits = Form.Value;
 128   ImmType ImmT = i;
 129
 130   dag OutOperandList = outs;
 131   dag InOperandList = ins;
 132   string AsmString = AsmStr;
 133
 134   // If this is a pseudo instruction, mark it isCodeGenOnly.
 135   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 136
 137   //
 138   // Attributes specific to X86 instructions...
 139   //
 140   bit hasOpSizePrefix = 0;  // Does this inst have a 0x66 prefix?
 141   bit hasAdSizePrefix = 0;  // Does this inst have a 0x67 prefix?
 142
 143   bits<5> Prefix = 0;       // Which prefix byte does this inst have?
 144   bit hasREX_WPrefix  = 0;  // Does this inst require the REX.W prefix?
 145   FPFormat FPForm = NotFP;  // What flavor of FP instruction is this?
 146   bit hasLockPrefix = 0;    // Does this inst have a 0xF0 prefix?
 147   bits<2> SegOvrBits = 0;   // Segment override prefix.
 148   Domain ExeDomain = d;
 149   bit hasVEXPrefix = 0;     // Does this inst require a VEX prefix?
 150   bit hasVEX_WPrefix = 0;   // Does this inst set the VEX_W field?
 151   bit hasVEX_4VPrefix = 0;  // Does this inst require the VEX.VVVV field?
 152   bit hasVEX_4VOp3Prefix = 0;  // Does this inst require the VEX.VVVV field to
 153                                // encode the third operand?
 154   bit hasVEX_i8ImmReg = 0;  // Does this inst require the last source register
 155                             // to be encoded in a immediate field?
 156   bit hasVEX_L = 0;         // Does this inst use large (256-bit) registers?
 157   bit ignoresVEX_L = 0;     // Does this instruction ignore the L-bit
 158   bit has3DNow0F0FOpcode =0;// Wacky 3dNow! encoding?
 159
 160   // TSFlags layout should be kept in sync with X86InstrInfo.h.
 161   let TSFlags{5-0}   = FormBits;
 162   let TSFlags{6}     = hasOpSizePrefix;
 163   let TSFlags{7}     = hasAdSizePrefix;
 164   let TSFlags{12-8}  = Prefix;
 165   let TSFlags{13}    = hasREX_WPrefix;
 166   let TSFlags{16-14} = ImmT.Value;
 167   let TSFlags{19-17} = FPForm.Value;
 168   let TSFlags{20}    = hasLockPrefix;
 169   let TSFlags{22-21} = SegOvrBits;
 170   let TSFlags{24-23} = ExeDomain.Value;
 171   let TSFlags{32-25} = Opcode;
 172   let TSFlags{33}    = hasVEXPrefix;
 173   let TSFlags{34}    = hasVEX_WPrefix;
 174   let TSFlags{35}    = hasVEX_4VPrefix;
 175   let TSFlags{36}    = hasVEX_4VOp3Prefix;
 176   let TSFlags{37}    = hasVEX_i8ImmReg;
 177   let TSFlags{38}    = hasVEX_L;
 178   let TSFlags{39}    = ignoresVEX_L;
 179   let TSFlags{40}    = has3DNow0F0FOpcode;
 180 }
 181
 182 class PseudoI<dag oops, dag iops, list<dag> pattern>
 183   : X86Inst<0, Pseudo, NoImm, oops, iops, ""> {
 184   let Pattern = pattern;
 185 }
 186
 187 class I<bits<8> o, Format f, dag outs, dag ins, string asm,
 188         list<dag> pattern, Domain d = GenericDomain>
 189   : X86Inst<o, f, NoImm, outs, ins, asm, d> {
 190   let Pattern = pattern;
 191   let CodeSize = 3;
 192 }
 193 class Ii8 <bits<8> o, Format f, dag outs, dag ins, string asm,
 194            list<dag> pattern, Domain d = GenericDomain>
 195   : X86Inst<o, f, Imm8, outs, ins, asm, d> {
 196   let Pattern = pattern;
 197   let CodeSize = 3;
 198 }
 199 class Ii8PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 200                list<dag> pattern>
 201   : X86Inst<o, f, Imm8PCRel, outs, ins, asm> {
 202   let Pattern = pattern;
 203   let CodeSize = 3;
 204 }
 205 class Ii16<bits<8> o, Format f, dag outs, dag ins, string asm,
 206            list<dag> pattern>
 207   : X86Inst<o, f, Imm16, outs, ins, asm> {
 208   let Pattern = pattern;
 209   let CodeSize = 3;
 210 }
 211 class Ii32<bits<8> o, Format f, dag outs, dag ins, string asm,
 212            list<dag> pattern>
 213   : X86Inst<o, f, Imm32, outs, ins, asm> {
 214   let Pattern = pattern;
 215   let CodeSize = 3;
 216 }
 217
 218 class Ii16PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 219            list<dag> pattern>
 220   : X86Inst<o, f, Imm16PCRel, outs, ins, asm> {
 221   let Pattern = pattern;
 222   let CodeSize = 3;
 223 }
 224
 225 class Ii32PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 226            list<dag> pattern>
 227   : X86Inst<o, f, Imm32PCRel, outs, ins, asm> {
 228   let Pattern = pattern;
 229   let CodeSize = 3;
 230 }
 231
 232 // FPStack Instruction Templates:
 233 // FPI - Floating Point Instruction template.
 234 class FPI<bits<8> o, Format F, dag outs, dag ins, string asm>
 235   : I<o, F, outs, ins, asm, []> {}
 236
 237 // FpI_ - Floating Point Pseudo Instruction template. Not Predicated.
 238 class FpI_<dag outs, dag ins, FPFormat fp, list<dag> pattern>
 239   : X86Inst<0, Pseudo, NoImm, outs, ins, ""> {
 240   let FPForm = fp;
 241   let Pattern = pattern;
 242 }
 243
 244 // Templates for instructions that use a 16- or 32-bit segmented address as
 245 //  their only operand: lcall (FAR CALL) and ljmp (FAR JMP)
 246 //
 247 //   Iseg16 - 16-bit segment selector, 16-bit offset
 248 //   Iseg32 - 16-bit segment selector, 32-bit offset
 249
 250 class Iseg16 <bits<8> o, Format f, dag outs, dag ins, string asm,
 251               list<dag> pattern> : X86Inst<o, f, Imm16, outs, ins, asm> {
 252   let Pattern = pattern;
 253   let CodeSize = 3;
 254 }
 255
 256 class Iseg32 <bits<8> o, Format f, dag outs, dag ins, string asm,
 257               list<dag> pattern> : X86Inst<o, f, Imm32, outs, ins, asm> {
 258   let Pattern = pattern;
 259   let CodeSize = 3;
 260 }
 261
 262 // SI - SSE 1 & 2 scalar instructions
 263 class SI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 264       : I<o, F, outs, ins, asm, pattern> {
 265   let Predicates = !if(hasVEXPrefix /* VEX */, [HasAVX],
 266             !if(!eq(Prefix, 12 /* XS */), [HasSSE1], [HasSSE2]));
 267
 268   // AVX instructions have a 'v' prefix in the mnemonic
 269   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 270 }
 271
 272 // SIi8 - SSE 1 & 2 scalar instructions
 273 class SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 274            list<dag> pattern>
 275       : Ii8<o, F, outs, ins, asm, pattern> {
 276   let Predicates = !if(hasVEXPrefix /* VEX */, [HasAVX],
 277             !if(!eq(Prefix, 12 /* XS */), [HasSSE1], [HasSSE2]));
 278
 279   // AVX instructions have a 'v' prefix in the mnemonic
 280   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 281 }
 282
 283 // PI - SSE 1 & 2 packed instructions
 284 class PI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern,
 285          Domain d>
 286       : I<o, F, outs, ins, asm, pattern, d> {
 287   let Predicates = !if(hasVEXPrefix /* VEX */, [HasAVX],
 288         !if(hasOpSizePrefix /* OpSize */, [HasSSE2], [HasSSE1]));
 289
 290   // AVX instructions have a 'v' prefix in the mnemonic
 291   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 292 }
 293
 294 // PIi8 - SSE 1 & 2 packed instructions with immediate
 295 class PIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 296            list<dag> pattern, Domain d>
 297       : Ii8<o, F, outs, ins, asm, pattern, d> {
 298   let Predicates = !if(hasVEX_4VPrefix /* VEX */, [HasAVX],
 299         !if(hasOpSizePrefix /* OpSize */, [HasSSE2], [HasSSE1]));
 300
 301   // AVX instructions have a 'v' prefix in the mnemonic
 302   let AsmString = !if(hasVEX_4VPrefix, !strconcat("v", asm), asm);
 303 }
 304
 305 // SSE1 Instruction Templates:
 306 //
 307 //   SSI   - SSE1 instructions with XS prefix.
 308 //   PSI   - SSE1 instructions with TB prefix.
 309 //   PSIi8 - SSE1 instructions with ImmT == Imm8 and TB prefix.
 310 //   VSSI  - SSE1 instructions with XS prefix in AVX form.
 311 //   VPSI  - SSE1 instructions with TB prefix in AVX form.
 312
 313 class SSI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 314       : I<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE1]>;
 315 class SSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 316             list<dag> pattern>
 317       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE1]>;
 318 class PSI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 319       : I<o, F, outs, ins, asm, pattern, SSEPackedSingle>, TB,
 320         Requires<[HasSSE1]>;
 321 class PSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 322             list<dag> pattern>
 323       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedSingle>, TB,
 324         Requires<[HasSSE1]>;
 325 class VSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 326            list<dag> pattern>
 327       : I<o, F, outs, ins, !strconcat("v", asm), pattern>, XS,
 328         Requires<[HasAVX]>;
 329 class VPSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 330            list<dag> pattern>
 331       : I<o, F, outs, ins, !strconcat("v", asm), pattern, SSEPackedSingle>, TB,
 332         Requires<[HasAVX]>;
 333
 334 // SSE2 Instruction Templates:
 335 //
 336 //   SDI    - SSE2 instructions with XD prefix.
 337 //   SDIi8  - SSE2 instructions with ImmT == Imm8 and XD prefix.
 338 //   SSDIi8 - SSE2 instructions with ImmT == Imm8 and XS prefix.
 339 //   PDI    - SSE2 instructions with TB and OpSize prefixes.
 340 //   PDIi8  - SSE2 instructions with ImmT == Imm8 and TB and OpSize prefixes.
 341 //   VSDI   - SSE2 instructions with XD prefix in AVX form.
 342 //   VPDI   - SSE2 instructions with TB and OpSize prefixes in AVX form.
 343
 344 class SDI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 345       : I<o, F, outs, ins, asm, pattern>, XD, Requires<[HasSSE2]>;
 346 class SDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 347             list<dag> pattern>
 348       : Ii8<o, F, outs, ins, asm, pattern>, XD, Requires<[HasSSE2]>;
 349 class SSDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 350              list<dag> pattern>
 351       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE2]>;
 352 class PDI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 353       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 354         Requires<[HasSSE2]>;
 355 class PDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 356             list<dag> pattern>
 357       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 358         Requires<[HasSSE2]>;
 359 class VSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 360            list<dag> pattern>
 361       : I<o, F, outs, ins, !strconcat("v", asm), pattern>, XD,
 362         Requires<[HasAVX]>;
 363 class VPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 364            list<dag> pattern>
 365       : I<o, F, outs, ins, !strconcat("v", asm), pattern, SSEPackedDouble>, TB,
 366         OpSize, Requires<[HasAVX]>;
 367
 368 // SSE3 Instruction Templates:
 369 //
 370 //   S3I   - SSE3 instructions with TB and OpSize prefixes.
 371 //   S3SI  - SSE3 instructions with XS prefix.
 372 //   S3DI  - SSE3 instructions with XD prefix.
 373
 374 class S3SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 375            list<dag> pattern>
 376       : I<o, F, outs, ins, asm, pattern, SSEPackedSingle>, XS,
 377         Requires<[HasSSE3]>;
 378 class S3DI<bits<8> o, Format F, dag outs, dag ins, string asm,
 379            list<dag> pattern>
 380       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, XD,
 381         Requires<[HasSSE3]>;
 382 class S3I<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 383       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 384         Requires<[HasSSE3]>;
 385
 386
 387 // SSSE3 Instruction Templates:
 388 //
 389 //   SS38I - SSSE3 instructions with T8 prefix.
 390 //   SS3AI - SSSE3 instructions with TA prefix.
 391 //
 392 // Note: SSSE3 instructions have 64-bit and 128-bit versions. The 64-bit version
 393 // uses the MMX registers. We put those instructions here because they better
 394 // fit into the SSSE3 instruction category rather than the MMX category.
 395
 396 class SS38I<bits<8> o, Format F, dag outs, dag ins, string asm,
 397             list<dag> pattern>
 398       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 399         Requires<[HasSSSE3]>;
 400 class SS3AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 401             list<dag> pattern>
 402       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 403         Requires<[HasSSSE3]>;
 404
 405 // SSE4.1 Instruction Templates:
 406 //
 407 //   SS48I - SSE 4.1 instructions with T8 prefix.
 408 //   SS41AIi8 - SSE 4.1 instructions with TA prefix and ImmT == Imm8.
 409 //
 410 class SS48I<bits<8> o, Format F, dag outs, dag ins, string asm,
 411             list<dag> pattern>
 412       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 413         Requires<[HasSSE41]>;
 414 class SS4AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 415             list<dag> pattern>
 416       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 417         Requires<[HasSSE41]>;
 418
 419 // SSE4.2 Instruction Templates:
 420 //
 421 //   SS428I - SSE 4.2 instructions with T8 prefix.
 422 class SS428I<bits<8> o, Format F, dag outs, dag ins, string asm,
 423              list<dag> pattern>
 424       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 425         Requires<[HasSSE42]>;
 426
 427 //   SS42FI - SSE 4.2 instructions with TF prefix.
 428 class SS42FI<bits<8> o, Format F, dag outs, dag ins, string asm,
 429               list<dag> pattern>
 430       : I<o, F, outs, ins, asm, pattern>, TF, Requires<[HasSSE42]>;
 431
 432 //   SS42AI = SSE 4.2 instructions with TA prefix
 433 class SS42AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 434              list<dag> pattern>
 435       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 436         Requires<[HasSSE42]>;
 437
 438 // AVX Instruction Templates:
 439 //   Instructions introduced in AVX (no SSE equivalent forms)
 440 //
 441 //   AVX8I - AVX instructions with T8 and OpSize prefix.
 442 //   AVXAIi8 - AVX instructions with TA, OpSize prefix and ImmT = Imm8.
 443 class AVX8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 444             list<dag> pattern>
 445       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8, OpSize,
 446         Requires<[HasAVX]>;
 447 class AVXAIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 448               list<dag> pattern>
 449       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA, OpSize,
 450         Requires<[HasAVX]>;
 451
 452 // AES Instruction Templates:
 453 //
 454 // AES8I
 455 // These use the same encoding as the SSE4.2 T8 and TA encodings.
 456 class AES8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 457             list<dag>pattern>
 458       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 459         Requires<[HasAES]>;
 460
 461 class AESAI<bits<8> o, Format F, dag outs, dag ins, string asm,
 462             list<dag> pattern>
 463       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 464         Requires<[HasAES]>;
 465
 466 // CLMUL Instruction Templates
 467 class CLMULIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 468                list<dag>pattern>
 469       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 470         OpSize, Requires<[HasCLMUL]>;
 471
 472 class AVXCLMULIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 473                   list<dag>pattern>
 474       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 475         OpSize, VEX_4V, Requires<[HasAVX, HasCLMUL]>;
 476
 477 // FMA3 Instruction Templates
 478 class FMA3<bits<8> o, Format F, dag outs, dag ins, string asm,
 479            list<dag>pattern>
 480       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 481         OpSize, VEX_4V, Requires<[HasFMA3]>;
 482
 483 // X86-64 Instruction templates...
 484 //
 485
 486 class RI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 487       : I<o, F, outs, ins, asm, pattern>, REX_W;
 488 class RIi8 <bits<8> o, Format F, dag outs, dag ins, string asm,
 489             list<dag> pattern>
 490       : Ii8<o, F, outs, ins, asm, pattern>, REX_W;
 491 class RIi32 <bits<8> o, Format F, dag outs, dag ins, string asm,
 492              list<dag> pattern>
 493       : Ii32<o, F, outs, ins, asm, pattern>, REX_W;
 494
 495 class RIi64<bits<8> o, Format f, dag outs, dag ins, string asm,
 496             list<dag> pattern>
 497   : X86Inst<o, f, Imm64, outs, ins, asm>, REX_W {
 498   let Pattern = pattern;
 499   let CodeSize = 3;
 500 }
 501
 502 class RSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 503            list<dag> pattern>
 504       : SSI<o, F, outs, ins, asm, pattern>, REX_W;
 505 class RSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 506            list<dag> pattern>
 507       : SDI<o, F, outs, ins, asm, pattern>, REX_W;
 508 class RPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 509            list<dag> pattern>
 510       : PDI<o, F, outs, ins, asm, pattern>, REX_W;
 511 class VRPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 512            list<dag> pattern>
 513       : VPDI<o, F, outs, ins, asm, pattern>, VEX_W;
 514
 515 // MMX Instruction templates
 516 //
 517
 518 // MMXI   - MMX instructions with TB prefix.
 519 // MMXI64 - MMX instructions with TB prefix valid only in 64 bit mode.
 520 // MMX2I  - MMX / SSE2 instructions with TB and OpSize prefixes.
 521 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 522 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 523 // MMXID  - MMX instructions with XD prefix.
 524 // MMXIS  - MMX instructions with XS prefix.
 525 class MMXI<bits<8> o, Format F, dag outs, dag ins, string asm,
 526            list<dag> pattern>
 527       : I<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX]>;
 528 class MMXI64<bits<8> o, Format F, dag outs, dag ins, string asm,
 529              list<dag> pattern>
 530       : I<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX,In64BitMode]>;
 531 class MMXRI<bits<8> o, Format F, dag outs, dag ins, string asm,
 532             list<dag> pattern>
 533       : I<o, F, outs, ins, asm, pattern>, TB, REX_W, Requires<[HasMMX]>;
 534 class MMX2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 535             list<dag> pattern>
 536       : I<o, F, outs, ins, asm, pattern>, TB, OpSize, Requires<[HasMMX]>;
 537 class MMXIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 538              list<dag> pattern>
 539       : Ii8<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX]>;
 540 class MMXID<bits<8> o, Format F, dag outs, dag ins, string asm,
 541             list<dag> pattern>
 542       : Ii8<o, F, outs, ins, asm, pattern>, XD, Requires<[HasMMX]>;
 543 class MMXIS<bits<8> o, Format F, dag outs, dag ins, string asm,
 544             list<dag> pattern>
 545       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasMMX]>;