lib/Target/X86/X86InstrInfo.cpp

   1 //===-- X86InstrInfo.cpp - X86 Instruction Information --------------------===//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // This file contains the X86 implementation of the TargetInstrInfo class.
  10 //
  11 //===----------------------------------------------------------------------===//
  12
  13 #include "X86InstrInfo.h"
  14 #include "X86.h"
  15 #include "X86InstrBuilder.h"
  16 #include "X86InstrFoldTables.h"
  17 #include "X86MachineFunctionInfo.h"
  18 #include "X86Subtarget.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/ADT/STLExtras.h"
  21 #include "llvm/ADT/Sequence.h"
  22 #include "llvm/CodeGen/LivePhysRegs.h"
  23 #include "llvm/CodeGen/LiveVariables.h"
  24 #include "llvm/CodeGen/MachineConstantPool.h"
  25 #include "llvm/CodeGen/MachineDominators.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/MachineModuleInfo.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/StackMaps.h"
  31 #include "llvm/IR/DerivedTypes.h"
  32 #include "llvm/IR/Function.h"
  33 #include "llvm/IR/LLVMContext.h"
  34 #include "llvm/MC/MCAsmInfo.h"
  35 #include "llvm/MC/MCExpr.h"
  36 #include "llvm/MC/MCInst.h"
  37 #include "llvm/Support/CommandLine.h"
  38 #include "llvm/Support/Debug.h"
  39 #include "llvm/Support/ErrorHandling.h"
  40 #include "llvm/Support/raw_ostream.h"
  41 #include "llvm/Target/TargetOptions.h"
  42
  43 using namespace llvm;
  44
  45 #define DEBUG_TYPE "x86-instr-info"
  46
  47 #define GET_INSTRINFO_CTOR_DTOR
  48 #include "X86GenInstrInfo.inc"
  49
  50 static cl::opt<bool>
  51     NoFusing("disable-spill-fusing",
  52              cl::desc("Disable fusing of spill code into instructions"),
  53              cl::Hidden);
  54 static cl::opt<bool>
  55 PrintFailedFusing("print-failed-fuse-candidates",
  56                   cl::desc("Print instructions that the allocator wants to"
  57                            " fuse, but the X86 backend currently can't"),
  58                   cl::Hidden);
  59 static cl::opt<bool>
  60 ReMatPICStubLoad("remat-pic-stub-load",
  61                  cl::desc("Re-materialize load from stub in PIC mode"),
  62                  cl::init(false), cl::Hidden);
  63 static cl::opt<unsigned>
  64 PartialRegUpdateClearance("partial-reg-update-clearance",
  65                           cl::desc("Clearance between two register writes "
  66                                    "for inserting XOR to avoid partial "
  67                                    "register update"),
  68                           cl::init(64), cl::Hidden);
  69 static cl::opt<unsigned>
  70 UndefRegClearance("undef-reg-clearance",
  71                   cl::desc("How many idle instructions we would like before "
  72                            "certain undef register reads"),
  73                   cl::init(128), cl::Hidden);
  74
  75
  76 // Pin the vtable to this file.
  77 void X86InstrInfo::anchor() {}
  78
  79 X86InstrInfo::X86InstrInfo(X86Subtarget &STI)
  80     : X86GenInstrInfo((STI.isTarget64BitLP64() ? X86::ADJCALLSTACKDOWN64
  81                                                : X86::ADJCALLSTACKDOWN32),
  82                       (STI.isTarget64BitLP64() ? X86::ADJCALLSTACKUP64
  83                                                : X86::ADJCALLSTACKUP32),
  84                       X86::CATCHRET,
  85                       (STI.is64Bit() ? X86::RETQ : X86::RETL)),
  86       Subtarget(STI), RI(STI.getTargetTriple()) {
  87 }
  88
  89 bool
  90 X86InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
  91                                     unsigned &SrcReg, unsigned &DstReg,
  92                                     unsigned &SubIdx) const {
  93   switch (MI.getOpcode()) {
  94   default: break;
  95   case X86::MOVSX16rr8:
  96   case X86::MOVZX16rr8:
  97   case X86::MOVSX32rr8:
  98   case X86::MOVZX32rr8:
  99   case X86::MOVSX64rr8:
 100     if (!Subtarget.is64Bit())
 101       // It's not always legal to reference the low 8-bit of the larger
 102       // register in 32-bit mode.
 103       return false;
 104     LLVM_FALLTHROUGH;
 105   case X86::MOVSX32rr16:
 106   case X86::MOVZX32rr16:
 107   case X86::MOVSX64rr16:
 108   case X86::MOVSX64rr32: {
 109     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
 110       // Be conservative.
 111       return false;
 112     SrcReg = MI.getOperand(1).getReg();
 113     DstReg = MI.getOperand(0).getReg();
 114     switch (MI.getOpcode()) {
 115     default: llvm_unreachable("Unreachable!");
 116     case X86::MOVSX16rr8:
 117     case X86::MOVZX16rr8:
 118     case X86::MOVSX32rr8:
 119     case X86::MOVZX32rr8:
 120     case X86::MOVSX64rr8:
 121       SubIdx = X86::sub_8bit;
 122       break;
 123     case X86::MOVSX32rr16:
 124     case X86::MOVZX32rr16:
 125     case X86::MOVSX64rr16:
 126       SubIdx = X86::sub_16bit;
 127       break;
 128     case X86::MOVSX64rr32:
 129       SubIdx = X86::sub_32bit;
 130       break;
 131     }
 132     return true;
 133   }
 134   }
 135   return false;
 136 }
 137
 138 int X86InstrInfo::getSPAdjust(const MachineInstr &MI) const {
 139   const MachineFunction *MF = MI.getParent()->getParent();
 140   const TargetFrameLowering *TFI = MF->getSubtarget().getFrameLowering();
 141
 142   if (isFrameInstr(MI)) {
 143     unsigned StackAlign = TFI->getStackAlignment();
 144     int SPAdj = alignTo(getFrameSize(MI), StackAlign);
 145     SPAdj -= getFrameAdjustment(MI);
 146     if (!isFrameSetup(MI))
 147       SPAdj = -SPAdj;
 148     return SPAdj;
 149   }
 150
 151   // To know whether a call adjusts the stack, we need information
 152   // that is bound to the following ADJCALLSTACKUP pseudo.
 153   // Look for the next ADJCALLSTACKUP that follows the call.
 154   if (MI.isCall()) {
 155     const MachineBasicBlock *MBB = MI.getParent();
 156     auto I = ++MachineBasicBlock::const_iterator(MI);
 157     for (auto E = MBB->end(); I != E; ++I) {
 158       if (I->getOpcode() == getCallFrameDestroyOpcode() ||
 159           I->isCall())
 160         break;
 161     }
 162
 163     // If we could not find a frame destroy opcode, then it has already
 164     // been simplified, so we don't care.
 165     if (I->getOpcode() != getCallFrameDestroyOpcode())
 166       return 0;
 167
 168     return -(I->getOperand(1).getImm());
 169   }
 170
 171   // Currently handle only PUSHes we can reasonably expect to see
 172   // in call sequences
 173   switch (MI.getOpcode()) {
 174   default:
 175     return 0;
 176   case X86::PUSH32i8:
 177   case X86::PUSH32r:
 178   case X86::PUSH32rmm:
 179   case X86::PUSH32rmr:
 180   case X86::PUSHi32:
 181     return 4;
 182   case X86::PUSH64i8:
 183   case X86::PUSH64r:
 184   case X86::PUSH64rmm:
 185   case X86::PUSH64rmr:
 186   case X86::PUSH64i32:
 187     return 8;
 188   }
 189 }
 190
 191 /// Return true and the FrameIndex if the specified
 192 /// operand and follow operands form a reference to the stack frame.
 193 bool X86InstrInfo::isFrameOperand(const MachineInstr &MI, unsigned int Op,
 194                                   int &FrameIndex) const {
 195   if (MI.getOperand(Op + X86::AddrBaseReg).isFI() &&
 196       MI.getOperand(Op + X86::AddrScaleAmt).isImm() &&
 197       MI.getOperand(Op + X86::AddrIndexReg).isReg() &&
 198       MI.getOperand(Op + X86::AddrDisp).isImm() &&
 199       MI.getOperand(Op + X86::AddrScaleAmt).getImm() == 1 &&
 200       MI.getOperand(Op + X86::AddrIndexReg).getReg() == 0 &&
 201       MI.getOperand(Op + X86::AddrDisp).getImm() == 0) {
 202     FrameIndex = MI.getOperand(Op + X86::AddrBaseReg).getIndex();
 203     return true;
 204   }
 205   return false;
 206 }
 207
 208 static bool isFrameLoadOpcode(int Opcode, unsigned &MemBytes) {
 209   switch (Opcode) {
 210   default:
 211     return false;
 212   case X86::MOV8rm:
 213   case X86::KMOVBkm:
 214     MemBytes = 1;
 215     return true;
 216   case X86::MOV16rm:
 217   case X86::KMOVWkm:
 218     MemBytes = 2;
 219     return true;
 220   case X86::MOV32rm:
 221   case X86::MOVSSrm:
 222   case X86::VMOVSSZrm:
 223   case X86::VMOVSSrm:
 224   case X86::KMOVDkm:
 225     MemBytes = 4;
 226     return true;
 227   case X86::MOV64rm:
 228   case X86::LD_Fp64m:
 229   case X86::MOVSDrm:
 230   case X86::VMOVSDrm:
 231   case X86::VMOVSDZrm:
 232   case X86::MMX_MOVD64rm:
 233   case X86::MMX_MOVQ64rm:
 234   case X86::KMOVQkm:
 235     MemBytes = 8;
 236     return true;
 237   case X86::MOVAPSrm:
 238   case X86::MOVUPSrm:
 239   case X86::MOVAPDrm:
 240   case X86::MOVUPDrm:
 241   case X86::MOVDQArm:
 242   case X86::MOVDQUrm:
 243   case X86::VMOVAPSrm:
 244   case X86::VMOVUPSrm:
 245   case X86::VMOVAPDrm:
 246   case X86::VMOVUPDrm:
 247   case X86::VMOVDQArm:
 248   case X86::VMOVDQUrm:
 249   case X86::VMOVAPSZ128rm:
 250   case X86::VMOVUPSZ128rm:
 251   case X86::VMOVAPSZ128rm_NOVLX:
 252   case X86::VMOVUPSZ128rm_NOVLX:
 253   case X86::VMOVAPDZ128rm:
 254   case X86::VMOVUPDZ128rm:
 255   case X86::VMOVDQU8Z128rm:
 256   case X86::VMOVDQU16Z128rm:
 257   case X86::VMOVDQA32Z128rm:
 258   case X86::VMOVDQU32Z128rm:
 259   case X86::VMOVDQA64Z128rm:
 260   case X86::VMOVDQU64Z128rm:
 261     MemBytes = 16;
 262     return true;
 263   case X86::VMOVAPSYrm:
 264   case X86::VMOVUPSYrm:
 265   case X86::VMOVAPDYrm:
 266   case X86::VMOVUPDYrm:
 267   case X86::VMOVDQAYrm:
 268   case X86::VMOVDQUYrm:
 269   case X86::VMOVAPSZ256rm:
 270   case X86::VMOVUPSZ256rm:
 271   case X86::VMOVAPSZ256rm_NOVLX:
 272   case X86::VMOVUPSZ256rm_NOVLX:
 273   case X86::VMOVAPDZ256rm:
 274   case X86::VMOVUPDZ256rm:
 275   case X86::VMOVDQU8Z256rm:
 276   case X86::VMOVDQU16Z256rm:
 277   case X86::VMOVDQA32Z256rm:
 278   case X86::VMOVDQU32Z256rm:
 279   case X86::VMOVDQA64Z256rm:
 280   case X86::VMOVDQU64Z256rm:
 281     MemBytes = 32;
 282     return true;
 283   case X86::VMOVAPSZrm:
 284   case X86::VMOVUPSZrm:
 285   case X86::VMOVAPDZrm:
 286   case X86::VMOVUPDZrm:
 287   case X86::VMOVDQU8Zrm:
 288   case X86::VMOVDQU16Zrm:
 289   case X86::VMOVDQA32Zrm:
 290   case X86::VMOVDQU32Zrm:
 291   case X86::VMOVDQA64Zrm:
 292   case X86::VMOVDQU64Zrm:
 293     MemBytes = 64;
 294     return true;
 295   }
 296 }
 297
 298 static bool isFrameStoreOpcode(int Opcode, unsigned &MemBytes) {
 299   switch (Opcode) {
 300   default:
 301     return false;
 302   case X86::MOV8mr:
 303   case X86::KMOVBmk:
 304     MemBytes = 1;
 305     return true;
 306   case X86::MOV16mr:
 307   case X86::KMOVWmk:
 308     MemBytes = 2;
 309     return true;
 310   case X86::MOV32mr:
 311   case X86::MOVSSmr:
 312   case X86::VMOVSSmr:
 313   case X86::VMOVSSZmr:
 314   case X86::KMOVDmk:
 315     MemBytes = 4;
 316     return true;
 317   case X86::MOV64mr:
 318   case X86::ST_FpP64m:
 319   case X86::MOVSDmr:
 320   case X86::VMOVSDmr:
 321   case X86::VMOVSDZmr:
 322   case X86::MMX_MOVD64mr:
 323   case X86::MMX_MOVQ64mr:
 324   case X86::MMX_MOVNTQmr:
 325   case X86::KMOVQmk:
 326     MemBytes = 8;
 327     return true;
 328   case X86::MOVAPSmr:
 329   case X86::MOVUPSmr:
 330   case X86::MOVAPDmr:
 331   case X86::MOVUPDmr:
 332   case X86::MOVDQAmr:
 333   case X86::MOVDQUmr:
 334   case X86::VMOVAPSmr:
 335   case X86::VMOVUPSmr:
 336   case X86::VMOVAPDmr:
 337   case X86::VMOVUPDmr:
 338   case X86::VMOVDQAmr:
 339   case X86::VMOVDQUmr:
 340   case X86::VMOVUPSZ128mr:
 341   case X86::VMOVAPSZ128mr:
 342   case X86::VMOVUPSZ128mr_NOVLX:
 343   case X86::VMOVAPSZ128mr_NOVLX:
 344   case X86::VMOVUPDZ128mr:
 345   case X86::VMOVAPDZ128mr:
 346   case X86::VMOVDQA32Z128mr:
 347   case X86::VMOVDQU32Z128mr:
 348   case X86::VMOVDQA64Z128mr:
 349   case X86::VMOVDQU64Z128mr:
 350   case X86::VMOVDQU8Z128mr:
 351   case X86::VMOVDQU16Z128mr:
 352     MemBytes = 16;
 353     return true;
 354   case X86::VMOVUPSYmr:
 355   case X86::VMOVAPSYmr:
 356   case X86::VMOVUPDYmr:
 357   case X86::VMOVAPDYmr:
 358   case X86::VMOVDQUYmr:
 359   case X86::VMOVDQAYmr:
 360   case X86::VMOVUPSZ256mr:
 361   case X86::VMOVAPSZ256mr:
 362   case X86::VMOVUPSZ256mr_NOVLX:
 363   case X86::VMOVAPSZ256mr_NOVLX:
 364   case X86::VMOVUPDZ256mr:
 365   case X86::VMOVAPDZ256mr:
 366   case X86::VMOVDQU8Z256mr:
 367   case X86::VMOVDQU16Z256mr:
 368   case X86::VMOVDQA32Z256mr:
 369   case X86::VMOVDQU32Z256mr:
 370   case X86::VMOVDQA64Z256mr:
 371   case X86::VMOVDQU64Z256mr:
 372     MemBytes = 32;
 373     return true;
 374   case X86::VMOVUPSZmr:
 375   case X86::VMOVAPSZmr:
 376   case X86::VMOVUPDZmr:
 377   case X86::VMOVAPDZmr:
 378   case X86::VMOVDQU8Zmr:
 379   case X86::VMOVDQU16Zmr:
 380   case X86::VMOVDQA32Zmr:
 381   case X86::VMOVDQU32Zmr:
 382   case X86::VMOVDQA64Zmr:
 383   case X86::VMOVDQU64Zmr:
 384     MemBytes = 64;
 385     return true;
 386   }
 387   return false;
 388 }
 389
 390 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr &MI,
 391                                            int &FrameIndex) const {
 392   unsigned Dummy;
 393   return X86InstrInfo::isLoadFromStackSlot(MI, FrameIndex, Dummy);
 394 }
 395
 396 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr &MI,
 397                                            int &FrameIndex,
 398                                            unsigned &MemBytes) const {
 399   if (isFrameLoadOpcode(MI.getOpcode(), MemBytes))
 400     if (MI.getOperand(0).getSubReg() == 0 && isFrameOperand(MI, 1, FrameIndex))
 401       return MI.getOperand(0).getReg();
 402   return 0;
 403 }
 404
 405 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr &MI,
 406                                                  int &FrameIndex) const {
 407   unsigned Dummy;
 408   if (isFrameLoadOpcode(MI.getOpcode(), Dummy)) {
 409     unsigned Reg;
 410     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
 411       return Reg;
 412     // Check for post-frame index elimination operations
 413     SmallVector<const MachineMemOperand *, 1> Accesses;
 414     if (hasLoadFromStackSlot(MI, Accesses)) {
 415       FrameIndex =
 416           cast<FixedStackPseudoSourceValue>(Accesses.front()->getPseudoValue())
 417               ->getFrameIndex();
 418       return 1;
 419     }
 420   }
 421   return 0;
 422 }
 423
 424 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr &MI,
 425                                           int &FrameIndex) const {
 426   unsigned Dummy;
 427   return X86InstrInfo::isStoreToStackSlot(MI, FrameIndex, Dummy);
 428 }
 429
 430 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr &MI,
 431                                           int &FrameIndex,
 432                                           unsigned &MemBytes) const {
 433   if (isFrameStoreOpcode(MI.getOpcode(), MemBytes))
 434     if (MI.getOperand(X86::AddrNumOperands).getSubReg() == 0 &&
 435         isFrameOperand(MI, 0, FrameIndex))
 436       return MI.getOperand(X86::AddrNumOperands).getReg();
 437   return 0;
 438 }
 439
 440 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr &MI,
 441                                                 int &FrameIndex) const {
 442   unsigned Dummy;
 443   if (isFrameStoreOpcode(MI.getOpcode(), Dummy)) {
 444     unsigned Reg;
 445     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
 446       return Reg;
 447     // Check for post-frame index elimination operations
 448     SmallVector<const MachineMemOperand *, 1> Accesses;
 449     if (hasStoreToStackSlot(MI, Accesses)) {
 450       FrameIndex =
 451           cast<FixedStackPseudoSourceValue>(Accesses.front()->getPseudoValue())
 452               ->getFrameIndex();
 453       return 1;
 454     }
 455   }
 456   return 0;
 457 }
 458
 459 /// Return true if register is PIC base; i.e.g defined by X86::MOVPC32r.
 460 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 461   // Don't waste compile time scanning use-def chains of physregs.
 462   if (!TargetRegisterInfo::isVirtualRegister(BaseReg))
 463     return false;
 464   bool isPICBase = false;
 465   for (MachineRegisterInfo::def_instr_iterator I = MRI.def_instr_begin(BaseReg),
 466          E = MRI.def_instr_end(); I != E; ++I) {
 467     MachineInstr *DefMI = &*I;
 468     if (DefMI->getOpcode() != X86::MOVPC32r)
 469       return false;
 470     assert(!isPICBase && "More than one PIC base?");
 471     isPICBase = true;
 472   }
 473   return isPICBase;
 474 }
 475
 476 bool X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr &MI,
 477                                                      AliasAnalysis *AA) const {
 478   switch (MI.getOpcode()) {
 479   default: break;
 480   case X86::MOV8rm:
 481   case X86::MOV8rm_NOREX:
 482   case X86::MOV16rm:
 483   case X86::MOV32rm:
 484   case X86::MOV64rm:
 485   case X86::MOVSSrm:
 486   case X86::MOVSDrm:
 487   case X86::MOVAPSrm:
 488   case X86::MOVUPSrm:
 489   case X86::MOVAPDrm:
 490   case X86::MOVUPDrm:
 491   case X86::MOVDQArm:
 492   case X86::MOVDQUrm:
 493   case X86::VMOVSSrm:
 494   case X86::VMOVSDrm:
 495   case X86::VMOVAPSrm:
 496   case X86::VMOVUPSrm:
 497   case X86::VMOVAPDrm:
 498   case X86::VMOVUPDrm:
 499   case X86::VMOVDQArm:
 500   case X86::VMOVDQUrm:
 501   case X86::VMOVAPSYrm:
 502   case X86::VMOVUPSYrm:
 503   case X86::VMOVAPDYrm:
 504   case X86::VMOVUPDYrm:
 505   case X86::VMOVDQAYrm:
 506   case X86::VMOVDQUYrm:
 507   case X86::MMX_MOVD64rm:
 508   case X86::MMX_MOVQ64rm:
 509   // AVX-512
 510   case X86::VMOVSSZrm:
 511   case X86::VMOVSDZrm:
 512   case X86::VMOVAPDZ128rm:
 513   case X86::VMOVAPDZ256rm:
 514   case X86::VMOVAPDZrm:
 515   case X86::VMOVAPSZ128rm:
 516   case X86::VMOVAPSZ256rm:
 517   case X86::VMOVAPSZ128rm_NOVLX:
 518   case X86::VMOVAPSZ256rm_NOVLX:
 519   case X86::VMOVAPSZrm:
 520   case X86::VMOVDQA32Z128rm:
 521   case X86::VMOVDQA32Z256rm:
 522   case X86::VMOVDQA32Zrm:
 523   case X86::VMOVDQA64Z128rm:
 524   case X86::VMOVDQA64Z256rm:
 525   case X86::VMOVDQA64Zrm:
 526   case X86::VMOVDQU16Z128rm:
 527   case X86::VMOVDQU16Z256rm:
 528   case X86::VMOVDQU16Zrm:
 529   case X86::VMOVDQU32Z128rm:
 530   case X86::VMOVDQU32Z256rm:
 531   case X86::VMOVDQU32Zrm:
 532   case X86::VMOVDQU64Z128rm:
 533   case X86::VMOVDQU64Z256rm:
 534   case X86::VMOVDQU64Zrm:
 535   case X86::VMOVDQU8Z128rm:
 536   case X86::VMOVDQU8Z256rm:
 537   case X86::VMOVDQU8Zrm:
 538   case X86::VMOVUPDZ128rm:
 539   case X86::VMOVUPDZ256rm:
 540   case X86::VMOVUPDZrm:
 541   case X86::VMOVUPSZ128rm:
 542   case X86::VMOVUPSZ256rm:
 543   case X86::VMOVUPSZ128rm_NOVLX:
 544   case X86::VMOVUPSZ256rm_NOVLX:
 545   case X86::VMOVUPSZrm: {
 546     // Loads from constant pools are trivially rematerializable.
 547     if (MI.getOperand(1 + X86::AddrBaseReg).isReg() &&
 548         MI.getOperand(1 + X86::AddrScaleAmt).isImm() &&
 549         MI.getOperand(1 + X86::AddrIndexReg).isReg() &&
 550         MI.getOperand(1 + X86::AddrIndexReg).getReg() == 0 &&
 551         MI.isDereferenceableInvariantLoad(AA)) {
 552       unsigned BaseReg = MI.getOperand(1 + X86::AddrBaseReg).getReg();
 553       if (BaseReg == 0 || BaseReg == X86::RIP)
 554         return true;
 555       // Allow re-materialization of PIC load.
 556       if (!ReMatPICStubLoad && MI.getOperand(1 + X86::AddrDisp).isGlobal())
 557         return false;
 558       const MachineFunction &MF = *MI.getParent()->getParent();
 559       const MachineRegisterInfo &MRI = MF.getRegInfo();
 560       return regIsPICBase(BaseReg, MRI);
 561     }
 562     return false;
 563   }
 564
 565   case X86::LEA32r:
 566   case X86::LEA64r: {
 567     if (MI.getOperand(1 + X86::AddrScaleAmt).isImm() &&
 568         MI.getOperand(1 + X86::AddrIndexReg).isReg() &&
 569         MI.getOperand(1 + X86::AddrIndexReg).getReg() == 0 &&
 570         !MI.getOperand(1 + X86::AddrDisp).isReg()) {
 571       // lea fi#, lea GV, etc. are all rematerializable.
 572       if (!MI.getOperand(1 + X86::AddrBaseReg).isReg())
 573         return true;
 574       unsigned BaseReg = MI.getOperand(1 + X86::AddrBaseReg).getReg();
 575       if (BaseReg == 0)
 576         return true;
 577       // Allow re-materialization of lea PICBase + x.
 578       const MachineFunction &MF = *MI.getParent()->getParent();
 579       const MachineRegisterInfo &MRI = MF.getRegInfo();
 580       return regIsPICBase(BaseReg, MRI);
 581     }
 582     return false;
 583   }
 584   }
 585
 586   // All other instructions marked M_REMATERIALIZABLE are always trivially
 587   // rematerializable.
 588   return true;
 589 }
 590
 591 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 592                                  MachineBasicBlock::iterator I,
 593                                  unsigned DestReg, unsigned SubIdx,
 594                                  const MachineInstr &Orig,
 595                                  const TargetRegisterInfo &TRI) const {
 596   bool ClobbersEFLAGS = Orig.modifiesRegister(X86::EFLAGS, &TRI);
 597   if (ClobbersEFLAGS && !isSafeToClobberEFLAGS(MBB, I)) {
 598     // The instruction clobbers EFLAGS. Re-materialize as MOV32ri to avoid side
 599     // effects.
 600     int Value;
 601     switch (Orig.getOpcode()) {
 602     case X86::MOV32r0:  Value = 0; break;
 603     case X86::MOV32r1:  Value = 1; break;
 604     case X86::MOV32r_1: Value = -1; break;
 605     default:
 606       llvm_unreachable("Unexpected instruction!");
 607     }
 608
 609     const DebugLoc &DL = Orig.getDebugLoc();
 610     BuildMI(MBB, I, DL, get(X86::MOV32ri))
 611         .add(Orig.getOperand(0))
 612         .addImm(Value);
 613   } else {
 614     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(&Orig);
 615     MBB.insert(I, MI);
 616   }
 617
 618   MachineInstr &NewMI = *std::prev(I);
 619   NewMI.substituteRegister(Orig.getOperand(0).getReg(), DestReg, SubIdx, TRI);
 620 }
 621
 622 /// True if MI has a condition code def, e.g. EFLAGS, that is not marked dead.
 623 bool X86InstrInfo::hasLiveCondCodeDef(MachineInstr &MI) const {
 624   for (unsigned i = 0, e = MI.getNumOperands(); i != e; ++i) {
 625     MachineOperand &MO = MI.getOperand(i);
 626     if (MO.isReg() && MO.isDef() &&
 627         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 628       return true;
 629     }
 630   }
 631   return false;
 632 }
 633
 634 /// Check whether the shift count for a machine operand is non-zero.
 635 inline static unsigned getTruncatedShiftCount(const MachineInstr &MI,
 636                                               unsigned ShiftAmtOperandIdx) {
 637   // The shift count is six bits with the REX.W prefix and five bits without.
 638   unsigned ShiftCountMask = (MI.getDesc().TSFlags & X86II::REX_W) ? 63 : 31;
 639   unsigned Imm = MI.getOperand(ShiftAmtOperandIdx).getImm();
 640   return Imm & ShiftCountMask;
 641 }
 642
 643 /// Check whether the given shift count is appropriate
 644 /// can be represented by a LEA instruction.
 645 inline static bool isTruncatedShiftCountForLEA(unsigned ShAmt) {
 646   // Left shift instructions can be transformed into load-effective-address
 647   // instructions if we can encode them appropriately.
 648   // A LEA instruction utilizes a SIB byte to encode its scale factor.
 649   // The SIB.scale field is two bits wide which means that we can encode any
 650   // shift amount less than 4.
 651   return ShAmt < 4 && ShAmt > 0;
 652 }
 653
 654 bool X86InstrInfo::classifyLEAReg(MachineInstr &MI, const MachineOperand &Src,
 655                                   unsigned Opc, bool AllowSP, unsigned &NewSrc,
 656                                   bool &isKill, MachineOperand &ImplicitOp,
 657                                   LiveVariables *LV) const {
 658   MachineFunction &MF = *MI.getParent()->getParent();
 659   const TargetRegisterClass *RC;
 660   if (AllowSP) {
 661     RC = Opc != X86::LEA32r ? &X86::GR64RegClass : &X86::GR32RegClass;
 662   } else {
 663     RC = Opc != X86::LEA32r ?
 664       &X86::GR64_NOSPRegClass : &X86::GR32_NOSPRegClass;
 665   }
 666   unsigned SrcReg = Src.getReg();
 667
 668   // For both LEA64 and LEA32 the register already has essentially the right
 669   // type (32-bit or 64-bit) we may just need to forbid SP.
 670   if (Opc != X86::LEA64_32r) {
 671     NewSrc = SrcReg;
 672     isKill = Src.isKill();
 673     assert(!Src.isUndef() && "Undef op doesn't need optimization");
 674
 675     if (TargetRegisterInfo::isVirtualRegister(NewSrc) &&
 676         !MF.getRegInfo().constrainRegClass(NewSrc, RC))
 677       return false;
 678
 679     return true;
 680   }
 681
 682   // This is for an LEA64_32r and incoming registers are 32-bit. One way or
 683   // another we need to add 64-bit registers to the final MI.
 684   if (TargetRegisterInfo::isPhysicalRegister(SrcReg)) {
 685     ImplicitOp = Src;
 686     ImplicitOp.setImplicit();
 687
 688     NewSrc = getX86SubSuperRegister(Src.getReg(), 64);
 689     isKill = Src.isKill();
 690     assert(!Src.isUndef() && "Undef op doesn't need optimization");
 691   } else {
 692     // Virtual register of the wrong class, we have to create a temporary 64-bit
 693     // vreg to feed into the LEA.
 694     NewSrc = MF.getRegInfo().createVirtualRegister(RC);
 695     MachineInstr *Copy =
 696         BuildMI(*MI.getParent(), MI, MI.getDebugLoc(), get(TargetOpcode::COPY))
 697             .addReg(NewSrc, RegState::Define | RegState::Undef, X86::sub_32bit)
 698             .add(Src);
 699
 700     // Which is obviously going to be dead after we're done with it.
 701     isKill = true;
 702
 703     if (LV)
 704       LV->replaceKillInstruction(SrcReg, MI, *Copy);
 705   }
 706
 707   // We've set all the parameters without issue.
 708   return true;
 709 }
 710
 711 MachineInstr *X86InstrInfo::convertToThreeAddressWithLEA(
 712     unsigned MIOpc, MachineFunction::iterator &MFI, MachineInstr &MI,
 713     LiveVariables *LV) const {
 714   // We handle 8-bit adds and various 16-bit opcodes in the switch below.
 715   bool Is16BitOp = !(MIOpc == X86::ADD8rr || MIOpc == X86::ADD8ri);
 716   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
 717   assert((!Is16BitOp || RegInfo.getTargetRegisterInfo()->getRegSizeInBits(
 718               *RegInfo.getRegClass(MI.getOperand(0).getReg())) == 16) &&
 719          "Unexpected type for LEA transform");
 720
 721   // TODO: For a 32-bit target, we need to adjust the LEA variables with
 722   // something like this:
 723   //   Opcode = X86::LEA32r;
 724   //   InRegLEA = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
 725   //   OutRegLEA =
 726   //       Is8BitOp ? RegInfo.createVirtualRegister(&X86::GR32ABCD_RegClass)
 727   //                : RegInfo.createVirtualRegister(&X86::GR32RegClass);
 728   if (!Subtarget.is64Bit())
 729     return nullptr;
 730
 731   unsigned Opcode = X86::LEA64_32r;
 732   unsigned InRegLEA = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
 733   unsigned OutRegLEA = RegInfo.createVirtualRegister(&X86::GR32RegClass);
 734
 735   // Build and insert into an implicit UNDEF value. This is OK because
 736   // we will be shifting and then extracting the lower 8/16-bits.
 737   // This has the potential to cause partial register stall. e.g.
 738   //   movw    (%rbp,%rcx,2), %dx
 739   //   leal    -65(%rdx), %esi
 740   // But testing has shown this *does* help performance in 64-bit mode (at
 741   // least on modern x86 machines).
 742   MachineBasicBlock::iterator MBBI = MI.getIterator();
 743   unsigned Dest = MI.getOperand(0).getReg();
 744   unsigned Src = MI.getOperand(1).getReg();
 745   bool IsDead = MI.getOperand(0).isDead();
 746   bool IsKill = MI.getOperand(1).isKill();
 747   unsigned SubReg = Is16BitOp ? X86::sub_16bit : X86::sub_8bit;
 748   assert(!MI.getOperand(1).isUndef() && "Undef op doesn't need optimization");
 749   BuildMI(*MFI, MBBI, MI.getDebugLoc(), get(X86::IMPLICIT_DEF), InRegLEA);
 750   MachineInstr *InsMI =
 751       BuildMI(*MFI, MBBI, MI.getDebugLoc(), get(TargetOpcode::COPY))
 752           .addReg(InRegLEA, RegState::Define, SubReg)
 753           .addReg(Src, getKillRegState(IsKill));
 754
 755   MachineInstrBuilder MIB =
 756       BuildMI(*MFI, MBBI, MI.getDebugLoc(), get(Opcode), OutRegLEA);
 757   switch (MIOpc) {
 758   default: llvm_unreachable("Unreachable!");
 759   case X86::SHL16ri: {
 760     unsigned ShAmt = MI.getOperand(2).getImm();
 761     MIB.addReg(0).addImm(1ULL << ShAmt)
 762        .addReg(InRegLEA, RegState::Kill).addImm(0).addReg(0);
 763     break;
 764   }
 765   case X86::INC16r:
 766     addRegOffset(MIB, InRegLEA, true, 1);
 767     break;
 768   case X86::DEC16r:
 769     addRegOffset(MIB, InRegLEA, true, -1);
 770     break;
 771   case X86::ADD8ri:
 772   case X86::ADD16ri:
 773   case X86::ADD16ri8:
 774   case X86::ADD16ri_DB:
 775   case X86::ADD16ri8_DB:
 776     addRegOffset(MIB, InRegLEA, true, MI.getOperand(2).getImm());
 777     break;
 778   case X86::ADD8rr:
 779   case X86::ADD16rr:
 780   case X86::ADD16rr_DB: {
 781     unsigned Src2 = MI.getOperand(2).getReg();
 782     bool IsKill2 = MI.getOperand(2).isKill();
 783     assert(!MI.getOperand(2).isUndef() && "Undef op doesn't need optimization");
 784     unsigned InRegLEA2 = 0;
 785     MachineInstr *InsMI2 = nullptr;
 786     if (Src == Src2) {
 787       // ADD8rr/ADD16rr killed %reg1028, %reg1028
 788       // just a single insert_subreg.
 789       addRegReg(MIB, InRegLEA, true, InRegLEA, false);
 790     } else {
 791       if (Subtarget.is64Bit())
 792         InRegLEA2 = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
 793       else
 794         InRegLEA2 = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
 795       // Build and insert into an implicit UNDEF value. This is OK because
 796       // we will be shifting and then extracting the lower 8/16-bits.
 797       BuildMI(*MFI, &*MIB, MI.getDebugLoc(), get(X86::IMPLICIT_DEF), InRegLEA2);
 798       InsMI2 = BuildMI(*MFI, &*MIB, MI.getDebugLoc(), get(TargetOpcode::COPY))
 799                    .addReg(InRegLEA2, RegState::Define, SubReg)
 800                    .addReg(Src2, getKillRegState(IsKill2));
 801       addRegReg(MIB, InRegLEA, true, InRegLEA2, true);
 802     }
 803     if (LV && IsKill2 && InsMI2)
 804       LV->replaceKillInstruction(Src2, MI, *InsMI2);
 805     break;
 806   }
 807   }
 808
 809   MachineInstr *NewMI = MIB;
 810   MachineInstr *ExtMI =
 811       BuildMI(*MFI, MBBI, MI.getDebugLoc(), get(TargetOpcode::COPY))
 812           .addReg(Dest, RegState::Define | getDeadRegState(IsDead))
 813           .addReg(OutRegLEA, RegState::Kill, SubReg);
 814
 815   if (LV) {
 816     // Update live variables.
 817     LV->getVarInfo(InRegLEA).Kills.push_back(NewMI);
 818     LV->getVarInfo(OutRegLEA).Kills.push_back(ExtMI);
 819     if (IsKill)
 820       LV->replaceKillInstruction(Src, MI, *InsMI);
 821     if (IsDead)
 822       LV->replaceKillInstruction(Dest, MI, *ExtMI);
 823   }
 824
 825   return ExtMI;
 826 }
 827
 828 /// This method must be implemented by targets that
 829 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 830 /// may be able to convert a two-address instruction into a true
 831 /// three-address instruction on demand.  This allows the X86 target (for
 832 /// example) to convert ADD and SHL instructions into LEA instructions if they
 833 /// would require register copies due to two-addressness.
 834 ///
 835 /// This method returns a null pointer if the transformation cannot be
 836 /// performed, otherwise it returns the new instruction.
 837 ///
 838 MachineInstr *
 839 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 840                                     MachineInstr &MI, LiveVariables *LV) const {
 841   // The following opcodes also sets the condition code register(s). Only
 842   // convert them to equivalent lea if the condition code register def's
 843   // are dead!
 844   if (hasLiveCondCodeDef(MI))
 845     return nullptr;
 846
 847   MachineFunction &MF = *MI.getParent()->getParent();
 848   // All instructions input are two-addr instructions.  Get the known operands.
 849   const MachineOperand &Dest = MI.getOperand(0);
 850   const MachineOperand &Src = MI.getOperand(1);
 851
 852   // Ideally, operations with undef should be folded before we get here, but we
 853   // can't guarantee it. Bail out because optimizing undefs is a waste of time.
 854   // Without this, we have to forward undef state to new register operands to
 855   // avoid machine verifier errors.
 856   if (Src.isUndef())
 857     return nullptr;
 858   if (MI.getNumOperands() > 2)
 859     if (MI.getOperand(2).isReg() && MI.getOperand(2).isUndef())
 860       return nullptr;
 861
 862   MachineInstr *NewMI = nullptr;
 863   bool Is64Bit = Subtarget.is64Bit();
 864
 865   unsigned MIOpc = MI.getOpcode();
 866   switch (MIOpc) {
 867   default: return nullptr;
 868   case X86::SHL64ri: {
 869     assert(MI.getNumOperands() >= 3 && "Unknown shift instruction!");
 870     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
 871     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
 872
 873     // LEA can't handle RSP.
 874     if (TargetRegisterInfo::isVirtualRegister(Src.getReg()) &&
 875         !MF.getRegInfo().constrainRegClass(Src.getReg(),
 876                                            &X86::GR64_NOSPRegClass))
 877       return nullptr;
 878
 879     NewMI = BuildMI(MF, MI.getDebugLoc(), get(X86::LEA64r))
 880                 .add(Dest)
 881                 .addReg(0)
 882                 .addImm(1ULL << ShAmt)
 883                 .add(Src)
 884                 .addImm(0)
 885                 .addReg(0);
 886     break;
 887   }
 888   case X86::SHL32ri: {
 889     assert(MI.getNumOperands() >= 3 && "Unknown shift instruction!");
 890     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
 891     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
 892
 893     unsigned Opc = Is64Bit ? X86::LEA64_32r : X86::LEA32r;
 894
 895     // LEA can't handle ESP.
 896     bool isKill;
 897     unsigned SrcReg;
 898     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
 899     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
 900                         SrcReg, isKill, ImplicitOp, LV))
 901       return nullptr;
 902
 903     MachineInstrBuilder MIB =
 904         BuildMI(MF, MI.getDebugLoc(), get(Opc))
 905             .add(Dest)
 906             .addReg(0)
 907             .addImm(1ULL << ShAmt)
 908             .addReg(SrcReg, getKillRegState(isKill))
 909             .addImm(0)
 910             .addReg(0);
 911     if (ImplicitOp.getReg() != 0)
 912       MIB.add(ImplicitOp);
 913     NewMI = MIB;
 914
 915     break;
 916   }
 917   case X86::SHL16ri: {
 918     assert(MI.getNumOperands() >= 3 && "Unknown shift instruction!");
 919     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
 920     if (!isTruncatedShiftCountForLEA(ShAmt))
 921       return nullptr;
 922     return convertToThreeAddressWithLEA(MIOpc, MFI, MI, LV);
 923   }
 924   case X86::INC64r:
 925   case X86::INC32r: {
 926     assert(MI.getNumOperands() >= 2 && "Unknown inc instruction!");
 927     unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r :
 928         (Is64Bit ? X86::LEA64_32r : X86::LEA32r);
 929     bool isKill;
 930     unsigned SrcReg;
 931     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
 932     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false, SrcReg, isKill,
 933                         ImplicitOp, LV))
 934       return nullptr;
 935
 936     MachineInstrBuilder MIB =
 937         BuildMI(MF, MI.getDebugLoc(), get(Opc))
 938             .add(Dest)
 939             .addReg(SrcReg, getKillRegState(isKill));
 940     if (ImplicitOp.getReg() != 0)
 941       MIB.add(ImplicitOp);
 942
 943     NewMI = addOffset(MIB, 1);
 944     break;
 945   }
 946   case X86::INC16r:
 947     return convertToThreeAddressWithLEA(MIOpc, MFI, MI, LV);
 948   case X86::DEC64r:
 949   case X86::DEC32r: {
 950     assert(MI.getNumOperands() >= 2 && "Unknown dec instruction!");
 951     unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
 952         : (Is64Bit ? X86::LEA64_32r : X86::LEA32r);
 953
 954     bool isKill;
 955     unsigned SrcReg;
 956     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
 957     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false, SrcReg, isKill,
 958                         ImplicitOp, LV))
 959       return nullptr;
 960
 961     MachineInstrBuilder MIB = BuildMI(MF, MI.getDebugLoc(), get(Opc))
 962                                   .add(Dest)
 963                                   .addReg(SrcReg, getKillRegState(isKill));
 964     if (ImplicitOp.getReg() != 0)
 965       MIB.add(ImplicitOp);
 966
 967     NewMI = addOffset(MIB, -1);
 968
 969     break;
 970   }
 971   case X86::DEC16r:
 972     return convertToThreeAddressWithLEA(MIOpc, MFI, MI, LV);
 973   case X86::ADD64rr:
 974   case X86::ADD64rr_DB:
 975   case X86::ADD32rr:
 976   case X86::ADD32rr_DB: {
 977     assert(MI.getNumOperands() >= 3 && "Unknown add instruction!");
 978     unsigned Opc;
 979     if (MIOpc == X86::ADD64rr || MIOpc == X86::ADD64rr_DB)
 980       Opc = X86::LEA64r;
 981     else
 982       Opc = Is64Bit ? X86::LEA64_32r : X86::LEA32r;
 983
 984     bool isKill;
 985     unsigned SrcReg;
 986     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
 987     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
 988                         SrcReg, isKill, ImplicitOp, LV))
 989       return nullptr;
 990
 991     const MachineOperand &Src2 = MI.getOperand(2);
 992     bool isKill2;
 993     unsigned SrcReg2;
 994     MachineOperand ImplicitOp2 = MachineOperand::CreateReg(0, false);
 995     if (!classifyLEAReg(MI, Src2, Opc, /*AllowSP=*/ false,
 996                         SrcReg2, isKill2, ImplicitOp2, LV))
 997       return nullptr;
 998
 999     MachineInstrBuilder MIB = BuildMI(MF, MI.getDebugLoc(), get(Opc)).add(Dest);
1000     if (ImplicitOp.getReg() != 0)
1001       MIB.add(ImplicitOp);
1002     if (ImplicitOp2.getReg() != 0)
1003       MIB.add(ImplicitOp2);
1004
1005     NewMI = addRegReg(MIB, SrcReg, isKill, SrcReg2, isKill2);
1006     if (LV && Src2.isKill())
1007       LV->replaceKillInstruction(SrcReg2, MI, *NewMI);
1008     break;
1009   }
1010   case X86::ADD8rr:
1011   case X86::ADD16rr:
1012   case X86::ADD16rr_DB:
1013     return convertToThreeAddressWithLEA(MIOpc, MFI, MI, LV);
1014   case X86::ADD64ri32:
1015   case X86::ADD64ri8:
1016   case X86::ADD64ri32_DB:
1017   case X86::ADD64ri8_DB:
1018     assert(MI.getNumOperands() >= 3 && "Unknown add instruction!");
1019     NewMI = addOffset(
1020         BuildMI(MF, MI.getDebugLoc(), get(X86::LEA64r)).add(Dest).add(Src),
1021         MI.getOperand(2));
1022     break;
1023   case X86::ADD32ri:
1024   case X86::ADD32ri8:
1025   case X86::ADD32ri_DB:
1026   case X86::ADD32ri8_DB: {
1027     assert(MI.getNumOperands() >= 3 && "Unknown add instruction!");
1028     unsigned Opc = Is64Bit ? X86::LEA64_32r : X86::LEA32r;
1029
1030     bool isKill;
1031     unsigned SrcReg;
1032     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
1033     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
1034                         SrcReg, isKill, ImplicitOp, LV))
1035       return nullptr;
1036
1037     MachineInstrBuilder MIB = BuildMI(MF, MI.getDebugLoc(), get(Opc))
1038                                   .add(Dest)
1039                                   .addReg(SrcReg, getKillRegState(isKill));
1040     if (ImplicitOp.getReg() != 0)
1041       MIB.add(ImplicitOp);
1042
1043     NewMI = addOffset(MIB, MI.getOperand(2));
1044     break;
1045   }
1046   case X86::ADD8ri:
1047   case X86::ADD16ri:
1048   case X86::ADD16ri8:
1049   case X86::ADD16ri_DB:
1050   case X86::ADD16ri8_DB:
1051     return convertToThreeAddressWithLEA(MIOpc, MFI, MI, LV);
1052   case X86::VMOVDQU8Z128rmk:
1053   case X86::VMOVDQU8Z256rmk:
1054   case X86::VMOVDQU8Zrmk:
1055   case X86::VMOVDQU16Z128rmk:
1056   case X86::VMOVDQU16Z256rmk:
1057   case X86::VMOVDQU16Zrmk:
1058   case X86::VMOVDQU32Z128rmk: case X86::VMOVDQA32Z128rmk:
1059   case X86::VMOVDQU32Z256rmk: case X86::VMOVDQA32Z256rmk:
1060   case X86::VMOVDQU32Zrmk:    case X86::VMOVDQA32Zrmk:
1061   case X86::VMOVDQU64Z128rmk: case X86::VMOVDQA64Z128rmk:
1062   case X86::VMOVDQU64Z256rmk: case X86::VMOVDQA64Z256rmk:
1063   case X86::VMOVDQU64Zrmk:    case X86::VMOVDQA64Zrmk:
1064   case X86::VMOVUPDZ128rmk:   case X86::VMOVAPDZ128rmk:
1065   case X86::VMOVUPDZ256rmk:   case X86::VMOVAPDZ256rmk:
1066   case X86::VMOVUPDZrmk:      case X86::VMOVAPDZrmk:
1067   case X86::VMOVUPSZ128rmk:   case X86::VMOVAPSZ128rmk:
1068   case X86::VMOVUPSZ256rmk:   case X86::VMOVAPSZ256rmk:
1069   case X86::VMOVUPSZrmk:      case X86::VMOVAPSZrmk: {
1070     unsigned Opc;
1071     switch (MIOpc) {
1072     default: llvm_unreachable("Unreachable!");
1073     case X86::VMOVDQU8Z128rmk:  Opc = X86::VPBLENDMBZ128rmk; break;
1074     case X86::VMOVDQU8Z256rmk:  Opc = X86::VPBLENDMBZ256rmk; break;
1075     case X86::VMOVDQU8Zrmk:     Opc = X86::VPBLENDMBZrmk;    break;
1076     case X86::VMOVDQU16Z128rmk: Opc = X86::VPBLENDMWZ128rmk; break;
1077     case X86::VMOVDQU16Z256rmk: Opc = X86::VPBLENDMWZ256rmk; break;
1078     case X86::VMOVDQU16Zrmk:    Opc = X86::VPBLENDMWZrmk;    break;
1079     case X86::VMOVDQU32Z128rmk: Opc = X86::VPBLENDMDZ128rmk; break;
1080     case X86::VMOVDQU32Z256rmk: Opc = X86::VPBLENDMDZ256rmk; break;
1081     case X86::VMOVDQU32Zrmk:    Opc = X86::VPBLENDMDZrmk;    break;
1082     case X86::VMOVDQU64Z128rmk: Opc = X86::VPBLENDMQZ128rmk; break;
1083     case X86::VMOVDQU64Z256rmk: Opc = X86::VPBLENDMQZ256rmk; break;
1084     case X86::VMOVDQU64Zrmk:    Opc = X86::VPBLENDMQZrmk;    break;
1085     case X86::VMOVUPDZ128rmk:   Opc = X86::VBLENDMPDZ128rmk; break;
1086     case X86::VMOVUPDZ256rmk:   Opc = X86::VBLENDMPDZ256rmk; break;
1087     case X86::VMOVUPDZrmk:      Opc = X86::VBLENDMPDZrmk;    break;
1088     case X86::VMOVUPSZ128rmk:   Opc = X86::VBLENDMPSZ128rmk; break;
1089     case X86::VMOVUPSZ256rmk:   Opc = X86::VBLENDMPSZ256rmk; break;
1090     case X86::VMOVUPSZrmk:      Opc = X86::VBLENDMPSZrmk;    break;
1091     case X86::VMOVDQA32Z128rmk: Opc = X86::VPBLENDMDZ128rmk; break;
1092     case X86::VMOVDQA32Z256rmk: Opc = X86::VPBLENDMDZ256rmk; break;
1093     case X86::VMOVDQA32Zrmk:    Opc = X86::VPBLENDMDZrmk;    break;
1094     case X86::VMOVDQA64Z128rmk: Opc = X86::VPBLENDMQZ128rmk; break;
1095     case X86::VMOVDQA64Z256rmk: Opc = X86::VPBLENDMQZ256rmk; break;
1096     case X86::VMOVDQA64Zrmk:    Opc = X86::VPBLENDMQZrmk;    break;
1097     case X86::VMOVAPDZ128rmk:   Opc = X86::VBLENDMPDZ128rmk; break;
1098     case X86::VMOVAPDZ256rmk:   Opc = X86::VBLENDMPDZ256rmk; break;
1099     case X86::VMOVAPDZrmk:      Opc = X86::VBLENDMPDZrmk;    break;
1100     case X86::VMOVAPSZ128rmk:   Opc = X86::VBLENDMPSZ128rmk; break;
1101     case X86::VMOVAPSZ256rmk:   Opc = X86::VBLENDMPSZ256rmk; break;
1102     case X86::VMOVAPSZrmk:      Opc = X86::VBLENDMPSZrmk;    break;
1103     }
1104
1105     NewMI = BuildMI(MF, MI.getDebugLoc(), get(Opc))
1106               .add(Dest)
1107               .add(MI.getOperand(2))
1108               .add(Src)
1109               .add(MI.getOperand(3))
1110               .add(MI.getOperand(4))
1111               .add(MI.getOperand(5))
1112               .add(MI.getOperand(6))
1113               .add(MI.getOperand(7));
1114     break;
1115   }
1116   case X86::VMOVDQU8Z128rrk:
1117   case X86::VMOVDQU8Z256rrk:
1118   case X86::VMOVDQU8Zrrk:
1119   case X86::VMOVDQU16Z128rrk:
1120   case X86::VMOVDQU16Z256rrk:
1121   case X86::VMOVDQU16Zrrk:
1122   case X86::VMOVDQU32Z128rrk: case X86::VMOVDQA32Z128rrk:
1123   case X86::VMOVDQU32Z256rrk: case X86::VMOVDQA32Z256rrk:
1124   case X86::VMOVDQU32Zrrk:    case X86::VMOVDQA32Zrrk:
1125   case X86::VMOVDQU64Z128rrk: case X86::VMOVDQA64Z128rrk:
1126   case X86::VMOVDQU64Z256rrk: case X86::VMOVDQA64Z256rrk:
1127   case X86::VMOVDQU64Zrrk:    case X86::VMOVDQA64Zrrk:
1128   case X86::VMOVUPDZ128rrk:   case X86::VMOVAPDZ128rrk:
1129   case X86::VMOVUPDZ256rrk:   case X86::VMOVAPDZ256rrk:
1130   case X86::VMOVUPDZrrk:      case X86::VMOVAPDZrrk:
1131   case X86::VMOVUPSZ128rrk:   case X86::VMOVAPSZ128rrk:
1132   case X86::VMOVUPSZ256rrk:   case X86::VMOVAPSZ256rrk:
1133   case X86::VMOVUPSZrrk:      case X86::VMOVAPSZrrk: {
1134     unsigned Opc;
1135     switch (MIOpc) {
1136     default: llvm_unreachable("Unreachable!");
1137     case X86::VMOVDQU8Z128rrk:  Opc = X86::VPBLENDMBZ128rrk; break;
1138     case X86::VMOVDQU8Z256rrk:  Opc = X86::VPBLENDMBZ256rrk; break;
1139     case X86::VMOVDQU8Zrrk:     Opc = X86::VPBLENDMBZrrk;    break;
1140     case X86::VMOVDQU16Z128rrk: Opc = X86::VPBLENDMWZ128rrk; break;
1141     case X86::VMOVDQU16Z256rrk: Opc = X86::VPBLENDMWZ256rrk; break;
1142     case X86::VMOVDQU16Zrrk:    Opc = X86::VPBLENDMWZrrk;    break;
1143     case X86::VMOVDQU32Z128rrk: Opc = X86::VPBLENDMDZ128rrk; break;
1144     case X86::VMOVDQU32Z256rrk: Opc = X86::VPBLENDMDZ256rrk; break;
1145     case X86::VMOVDQU32Zrrk:    Opc = X86::VPBLENDMDZrrk;    break;
1146     case X86::VMOVDQU64Z128rrk: Opc = X86::VPBLENDMQZ128rrk; break;
1147     case X86::VMOVDQU64Z256rrk: Opc = X86::VPBLENDMQZ256rrk; break;
1148     case X86::VMOVDQU64Zrrk:    Opc = X86::VPBLENDMQZrrk;    break;
1149     case X86::VMOVUPDZ128rrk:   Opc = X86::VBLENDMPDZ128rrk; break;
1150     case X86::VMOVUPDZ256rrk:   Opc = X86::VBLENDMPDZ256rrk; break;
1151     case X86::VMOVUPDZrrk:      Opc = X86::VBLENDMPDZrrk;    break;
1152     case X86::VMOVUPSZ128rrk:   Opc = X86::VBLENDMPSZ128rrk; break;
1153     case X86::VMOVUPSZ256rrk:   Opc = X86::VBLENDMPSZ256rrk; break;
1154     case X86::VMOVUPSZrrk:      Opc = X86::VBLENDMPSZrrk;    break;
1155     case X86::VMOVDQA32Z128rrk: Opc = X86::VPBLENDMDZ128rrk; break;
1156     case X86::VMOVDQA32Z256rrk: Opc = X86::VPBLENDMDZ256rrk; break;
1157     case X86::VMOVDQA32Zrrk:    Opc = X86::VPBLENDMDZrrk;    break;
1158     case X86::VMOVDQA64Z128rrk: Opc = X86::VPBLENDMQZ128rrk; break;
1159     case X86::VMOVDQA64Z256rrk: Opc = X86::VPBLENDMQZ256rrk; break;
1160     case X86::VMOVDQA64Zrrk:    Opc = X86::VPBLENDMQZrrk;    break;
1161     case X86::VMOVAPDZ128rrk:   Opc = X86::VBLENDMPDZ128rrk; break;
1162     case X86::VMOVAPDZ256rrk:   Opc = X86::VBLENDMPDZ256rrk; break;
1163     case X86::VMOVAPDZrrk:      Opc = X86::VBLENDMPDZrrk;    break;
1164     case X86::VMOVAPSZ128rrk:   Opc = X86::VBLENDMPSZ128rrk; break;
1165     case X86::VMOVAPSZ256rrk:   Opc = X86::VBLENDMPSZ256rrk; break;
1166     case X86::VMOVAPSZrrk:      Opc = X86::VBLENDMPSZrrk;    break;
1167     }
1168
1169     NewMI = BuildMI(MF, MI.getDebugLoc(), get(Opc))
1170               .add(Dest)
1171               .add(MI.getOperand(2))
1172               .add(Src)
1173               .add(MI.getOperand(3));
1174     break;
1175   }
1176   }
1177
1178   if (!NewMI) return nullptr;
1179
1180   if (LV) {  // Update live variables
1181     if (Src.isKill())
1182       LV->replaceKillInstruction(Src.getReg(), MI, *NewMI);
1183     if (Dest.isDead())
1184       LV->replaceKillInstruction(Dest.getReg(), MI, *NewMI);
1185   }
1186
1187   MFI->insert(MI.getIterator(), NewMI); // Insert the new inst
1188   return NewMI;
1189 }
1190
1191 /// This determines which of three possible cases of a three source commute
1192 /// the source indexes correspond to taking into account any mask operands.
1193 /// All prevents commuting a passthru operand. Returns -1 if the commute isn't
1194 /// possible.
1195 /// Case 0 - Possible to commute the first and second operands.
1196 /// Case 1 - Possible to commute the first and third operands.
1197 /// Case 2 - Possible to commute the second and third operands.
1198 static unsigned getThreeSrcCommuteCase(uint64_t TSFlags, unsigned SrcOpIdx1,
1199                                        unsigned SrcOpIdx2) {
1200   // Put the lowest index to SrcOpIdx1 to simplify the checks below.
1201   if (SrcOpIdx1 > SrcOpIdx2)
1202     std::swap(SrcOpIdx1, SrcOpIdx2);
1203
1204   unsigned Op1 = 1, Op2 = 2, Op3 = 3;
1205   if (X86II::isKMasked(TSFlags)) {
1206     Op2++;
1207     Op3++;
1208   }
1209
1210   if (SrcOpIdx1 == Op1 && SrcOpIdx2 == Op2)
1211     return 0;
1212   if (SrcOpIdx1 == Op1 && SrcOpIdx2 == Op3)
1213     return 1;
1214   if (SrcOpIdx1 == Op2 && SrcOpIdx2 == Op3)
1215     return 2;
1216   llvm_unreachable("Unknown three src commute case.");
1217 }
1218
1219 unsigned X86InstrInfo::getFMA3OpcodeToCommuteOperands(
1220     const MachineInstr &MI, unsigned SrcOpIdx1, unsigned SrcOpIdx2,
1221     const X86InstrFMA3Group &FMA3Group) const {
1222
1223   unsigned Opc = MI.getOpcode();
1224
1225   // TODO: Commuting the 1st operand of FMA*_Int requires some additional
1226   // analysis. The commute optimization is legal only if all users of FMA*_Int
1227   // use only the lowest element of the FMA*_Int instruction. Such analysis are
1228   // not implemented yet. So, just return 0 in that case.
1229   // When such analysis are available this place will be the right place for
1230   // calling it.
1231   assert(!(FMA3Group.isIntrinsic() && (SrcOpIdx1 == 1 || SrcOpIdx2 == 1)) &&
1232          "Intrinsic instructions can't commute operand 1");
1233
1234   // Determine which case this commute is or if it can't be done.
1235   unsigned Case = getThreeSrcCommuteCase(MI.getDesc().TSFlags, SrcOpIdx1,
1236                                          SrcOpIdx2);
1237   assert(Case < 3 && "Unexpected case number!");
1238
1239   // Define the FMA forms mapping array that helps to map input FMA form
1240   // to output FMA form to preserve the operation semantics after
1241   // commuting the operands.
1242   const unsigned Form132Index = 0;
1243   const unsigned Form213Index = 1;
1244   const unsigned Form231Index = 2;
1245   static const unsigned FormMapping[][3] = {
1246     // 0: SrcOpIdx1 == 1 && SrcOpIdx2 == 2;
1247     // FMA132 A, C, b; ==> FMA231 C, A, b;
1248     // FMA213 B, A, c; ==> FMA213 A, B, c;
1249     // FMA231 C, A, b; ==> FMA132 A, C, b;
1250     { Form231Index, Form213Index, Form132Index },
1251     // 1: SrcOpIdx1 == 1 && SrcOpIdx2 == 3;
1252     // FMA132 A, c, B; ==> FMA132 B, c, A;
1253     // FMA213 B, a, C; ==> FMA231 C, a, B;
1254     // FMA231 C, a, B; ==> FMA213 B, a, C;
1255     { Form132Index, Form231Index, Form213Index },
1256     // 2: SrcOpIdx1 == 2 && SrcOpIdx2 == 3;
1257     // FMA132 a, C, B; ==> FMA213 a, B, C;
1258     // FMA213 b, A, C; ==> FMA132 b, C, A;
1259     // FMA231 c, A, B; ==> FMA231 c, B, A;
1260     { Form213Index, Form132Index, Form231Index }
1261   };
1262
1263   unsigned FMAForms[3];
1264   FMAForms[0] = FMA3Group.get132Opcode();
1265   FMAForms[1] = FMA3Group.get213Opcode();
1266   FMAForms[2] = FMA3Group.get231Opcode();
1267   unsigned FormIndex;
1268   for (FormIndex = 0; FormIndex < 3; FormIndex++)
1269     if (Opc == FMAForms[FormIndex])
1270       break;
1271
1272   // Everything is ready, just adjust the FMA opcode and return it.
1273   FormIndex = FormMapping[Case][FormIndex];
1274   return FMAForms[FormIndex];
1275 }
1276
1277 static void commuteVPTERNLOG(MachineInstr &MI, unsigned SrcOpIdx1,
1278                              unsigned SrcOpIdx2) {
1279   // Determine which case this commute is or if it can't be done.
1280   unsigned Case = getThreeSrcCommuteCase(MI.getDesc().TSFlags, SrcOpIdx1,
1281                                          SrcOpIdx2);
1282   assert(Case < 3 && "Unexpected case value!");
1283
1284   // For each case we need to swap two pairs of bits in the final immediate.
1285   static const uint8_t SwapMasks[3][4] = {
1286     { 0x04, 0x10, 0x08, 0x20 }, // Swap bits 2/4 and 3/5.
1287     { 0x02, 0x10, 0x08, 0x40 }, // Swap bits 1/4 and 3/6.
1288     { 0x02, 0x04, 0x20, 0x40 }, // Swap bits 1/2 and 5/6.
1289   };
1290
1291   uint8_t Imm = MI.getOperand(MI.getNumOperands()-1).getImm();
1292   // Clear out the bits we are swapping.
1293   uint8_t NewImm = Imm & ~(SwapMasks[Case][0] | SwapMasks[Case][1] |
1294                            SwapMasks[Case][2] | SwapMasks[Case][3]);
1295   // If the immediate had a bit of the pair set, then set the opposite bit.
1296   if (Imm & SwapMasks[Case][0]) NewImm |= SwapMasks[Case][1];
1297   if (Imm & SwapMasks[Case][1]) NewImm |= SwapMasks[Case][0];
1298   if (Imm & SwapMasks[Case][2]) NewImm |= SwapMasks[Case][3];
1299   if (Imm & SwapMasks[Case][3]) NewImm |= SwapMasks[Case][2];
1300   MI.getOperand(MI.getNumOperands()-1).setImm(NewImm);
1301 }
1302
1303 // Returns true if this is a VPERMI2 or VPERMT2 instruction that can be
1304 // commuted.
1305 static bool isCommutableVPERMV3Instruction(unsigned Opcode) {
1306 #define VPERM_CASES(Suffix) \
1307   case X86::VPERMI2##Suffix##128rr:    case X86::VPERMT2##Suffix##128rr:    \
1308   case X86::VPERMI2##Suffix##256rr:    case X86::VPERMT2##Suffix##256rr:    \
1309   case X86::VPERMI2##Suffix##rr:       case X86::VPERMT2##Suffix##rr:       \
1310   case X86::VPERMI2##Suffix##128rm:    case X86::VPERMT2##Suffix##128rm:    \
1311   case X86::VPERMI2##Suffix##256rm:    case X86::VPERMT2##Suffix##256rm:    \
1312   case X86::VPERMI2##Suffix##rm:       case X86::VPERMT2##Suffix##rm:       \
1313   case X86::VPERMI2##Suffix##128rrkz:  case X86::VPERMT2##Suffix##128rrkz:  \
1314   case X86::VPERMI2##Suffix##256rrkz:  case X86::VPERMT2##Suffix##256rrkz:  \
1315   case X86::VPERMI2##Suffix##rrkz:     case X86::VPERMT2##Suffix##rrkz:     \
1316   case X86::VPERMI2##Suffix##128rmkz:  case X86::VPERMT2##Suffix##128rmkz:  \
1317   case X86::VPERMI2##Suffix##256rmkz:  case X86::VPERMT2##Suffix##256rmkz:  \
1318   case X86::VPERMI2##Suffix##rmkz:     case X86::VPERMT2##Suffix##rmkz:
1319
1320 #define VPERM_CASES_BROADCAST(Suffix) \
1321   VPERM_CASES(Suffix) \
1322   case X86::VPERMI2##Suffix##128rmb:   case X86::VPERMT2##Suffix##128rmb:   \
1323   case X86::VPERMI2##Suffix##256rmb:   case X86::VPERMT2##Suffix##256rmb:   \
1324   case X86::VPERMI2##Suffix##rmb:      case X86::VPERMT2##Suffix##rmb:      \
1325   case X86::VPERMI2##Suffix##128rmbkz: case X86::VPERMT2##Suffix##128rmbkz: \
1326   case X86::VPERMI2##Suffix##256rmbkz: case X86::VPERMT2##Suffix##256rmbkz: \
1327   case X86::VPERMI2##Suffix##rmbkz:    case X86::VPERMT2##Suffix##rmbkz:
1328
1329   switch (Opcode) {
1330   default: return false;
1331   VPERM_CASES(B)
1332   VPERM_CASES_BROADCAST(D)
1333   VPERM_CASES_BROADCAST(PD)
1334   VPERM_CASES_BROADCAST(PS)
1335   VPERM_CASES_BROADCAST(Q)
1336   VPERM_CASES(W)
1337     return true;
1338   }
1339 #undef VPERM_CASES_BROADCAST
1340 #undef VPERM_CASES
1341 }
1342
1343 // Returns commuted opcode for VPERMI2 and VPERMT2 instructions by switching
1344 // from the I opcode to the T opcode and vice versa.
1345 static unsigned getCommutedVPERMV3Opcode(unsigned Opcode) {
1346 #define VPERM_CASES(Orig, New) \
1347   case X86::Orig##128rr:    return X86::New##128rr;   \
1348   case X86::Orig##128rrkz:  return X86::New##128rrkz; \
1349   case X86::Orig##128rm:    return X86::New##128rm;   \
1350   case X86::Orig##128rmkz:  return X86::New##128rmkz; \
1351   case X86::Orig##256rr:    return X86::New##256rr;   \
1352   case X86::Orig##256rrkz:  return X86::New##256rrkz; \
1353   case X86::Orig##256rm:    return X86::New##256rm;   \
1354   case X86::Orig##256rmkz:  return X86::New##256rmkz; \
1355   case X86::Orig##rr:       return X86::New##rr;      \
1356   case X86::Orig##rrkz:     return X86::New##rrkz;    \
1357   case X86::Orig##rm:       return X86::New##rm;      \
1358   case X86::Orig##rmkz:     return X86::New##rmkz;
1359
1360 #define VPERM_CASES_BROADCAST(Orig, New) \
1361   VPERM_CASES(Orig, New) \
1362   case X86::Orig##128rmb:   return X86::New##128rmb;   \
1363   case X86::Orig##128rmbkz: return X86::New##128rmbkz; \
1364   case X86::Orig##256rmb:   return X86::New##256rmb;   \
1365   case X86::Orig##256rmbkz: return X86::New##256rmbkz; \
1366   case X86::Orig##rmb:      return X86::New##rmb;      \
1367   case X86::Orig##rmbkz:    return X86::New##rmbkz;
1368
1369   switch (Opcode) {
1370   VPERM_CASES(VPERMI2B, VPERMT2B)
1371   VPERM_CASES_BROADCAST(VPERMI2D,  VPERMT2D)
1372   VPERM_CASES_BROADCAST(VPERMI2PD, VPERMT2PD)
1373   VPERM_CASES_BROADCAST(VPERMI2PS, VPERMT2PS)
1374   VPERM_CASES_BROADCAST(VPERMI2Q,  VPERMT2Q)
1375   VPERM_CASES(VPERMI2W, VPERMT2W)
1376   VPERM_CASES(VPERMT2B, VPERMI2B)
1377   VPERM_CASES_BROADCAST(VPERMT2D,  VPERMI2D)
1378   VPERM_CASES_BROADCAST(VPERMT2PD, VPERMI2PD)
1379   VPERM_CASES_BROADCAST(VPERMT2PS, VPERMI2PS)
1380   VPERM_CASES_BROADCAST(VPERMT2Q,  VPERMI2Q)
1381   VPERM_CASES(VPERMT2W, VPERMI2W)
1382   }
1383
1384   llvm_unreachable("Unreachable!");
1385 #undef VPERM_CASES_BROADCAST
1386 #undef VPERM_CASES
1387 }
1388
1389 MachineInstr *X86InstrInfo::commuteInstructionImpl(MachineInstr &MI, bool NewMI,
1390                                                    unsigned OpIdx1,
1391                                                    unsigned OpIdx2) const {
1392   auto cloneIfNew = [NewMI](MachineInstr &MI) -> MachineInstr & {
1393     if (NewMI)
1394       return *MI.getParent()->getParent()->CloneMachineInstr(&MI);
1395     return MI;
1396   };
1397
1398   switch (MI.getOpcode()) {
1399   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1400   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1401   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1402   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1403   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1404   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1405     unsigned Opc;
1406     unsigned Size;
1407     switch (MI.getOpcode()) {
1408     default: llvm_unreachable("Unreachable!");
1409     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1410     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1411     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1412     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1413     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1414     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1415     }
1416     unsigned Amt = MI.getOperand(3).getImm();
1417     auto &WorkingMI = cloneIfNew(MI);
1418     WorkingMI.setDesc(get(Opc));
1419     WorkingMI.getOperand(3).setImm(Size - Amt);
1420     return TargetInstrInfo::commuteInstructionImpl(WorkingMI, /*NewMI=*/false,
1421                                                    OpIdx1, OpIdx2);
1422   }
1423   case X86::PFSUBrr:
1424   case X86::PFSUBRrr: {
1425     // PFSUB  x, y: x = x - y
1426     // PFSUBR x, y: x = y - x
1427     unsigned Opc =
1428         (X86::PFSUBRrr == MI.getOpcode() ? X86::PFSUBrr : X86::PFSUBRrr);
1429     auto &WorkingMI = cloneIfNew(MI);
1430     WorkingMI.setDesc(get(Opc));
1431     return TargetInstrInfo::commuteInstructionImpl(WorkingMI, /*NewMI=*/false,
1432                                                    OpIdx1, OpIdx2);
1433   }
1434   case X86::BLENDPDrri:
1435   case X86::BLENDPSrri:
1436   case X86::VBLENDPDrri:
1437   case X86::VBLENDPSrri:
1438     // If we're optimizing for size, try to use MOVSD/MOVSS.
1439     if (MI.getParent()->getParent()->getFunction().optForSize()) {
1440       unsigned Mask, Opc;
1441       switch (MI.getOpcode()) {
1442       default: llvm_unreachable("Unreachable!");
1443       case X86::BLENDPDrri:  Opc = X86::MOVSDrr;  Mask = 0x03; break;
1444       case X86::BLENDPSrri:  Opc = X86::MOVSSrr;  Mask = 0x0F; break;
1445       case X86::VBLENDPDrri: Opc = X86::VMOVSDrr; Mask = 0x03; break;
1446       case X86::VBLENDPSrri: Opc = X86::VMOVSSrr; Mask = 0x0F; break;
1447       }
1448       if ((MI.getOperand(3).getImm() ^ Mask) == 1) {
1449         auto &WorkingMI = cloneIfNew(MI);
1450         WorkingMI.setDesc(get(Opc));
1451         WorkingMI.RemoveOperand(3);
1452         return TargetInstrInfo::commuteInstructionImpl(WorkingMI,
1453                                                        /*NewMI=*/false,
1454                                                        OpIdx1, OpIdx2);
1455       }
1456     }
1457     LLVM_FALLTHROUGH;
1458   case X86::PBLENDWrri:
1459   case X86::VBLENDPDYrri:
1460   case X86::VBLENDPSYrri:
1461   case X86::VPBLENDDrri:
1462   case X86::VPBLENDWrri:
1463   case X86::VPBLENDDYrri:
1464   case X86::VPBLENDWYrri:{
1465     int8_t Mask;
1466     switch (MI.getOpcode()) {
1467     default: llvm_unreachable("Unreachable!");
1468     case X86::BLENDPDrri:    Mask = (int8_t)0x03; break;
1469     case X86::BLENDPSrri:    Mask = (int8_t)0x0F; break;
1470     case X86::PBLENDWrri:    Mask = (int8_t)0xFF; break;
1471     case X86::VBLENDPDrri:   Mask = (int8_t)0x03; break;
1472     case X86::VBLENDPSrri:   Mask = (int8_t)0x0F; break;
1473     case X86::VBLENDPDYrri:  Mask = (int8_t)0x0F; break;
1474     case X86::VBLENDPSYrri:  Mask = (int8_t)0xFF; break;
1475     case X86::VPBLENDDrri:   Mask = (int8_t)0x0F; break;
1476     case X86::VPBLENDWrri:   Mask = (int8_t)0xFF; break;
1477     case X86::VPBLENDDYrri:  Mask = (int8_t)0xFF; break;
1478     case X86::VPBLENDWYrri:  Mask = (int8_t)0xFF; break;
1479     }
1480     // Only the least significant bits of Imm are used.
1481     // Using int8_t to ensure it will be sign extended to the int64_t that
1482     // setImm takes in order to match isel behavior.
1483     int8_t Imm = MI.getOperand(3).getImm() & Mask;
1484     auto &WorkingMI = cloneIfNew(MI);
1485     WorkingMI.getOperand(3).setImm(Mask ^ Imm);
1486     return TargetInstrInfo::commuteInstructionImpl(WorkingMI, /*NewMI=*/false,
1487                                                    OpIdx1, OpIdx2);
1488   }
1489   case X86::INSERTPSrr:
1490   case X86::VINSERTPSrr:
1491   case X86::VINSERTPSZrr: {
1492     unsigned Imm = MI.getOperand(MI.getNumOperands() - 1).getImm();
1493     unsigned ZMask = Imm & 15;
1494     unsigned DstIdx = (Imm >> 4) & 3;
1495     unsigned SrcIdx = (Imm >> 6) & 3;
1496
1497     // We can commute insertps if we zero 2 of the elements, the insertion is
1498     // "inline" and we don't override the insertion with a zero.
1499     if (DstIdx == SrcIdx && (ZMask & (1 << DstIdx)) == 0 &&
1500         countPopulation(ZMask) == 2) {
1501       unsigned AltIdx = findFirstSet((ZMask | (1 << DstIdx)) ^ 15);
1502       assert(AltIdx < 4 && "Illegal insertion index");
1503       unsigned AltImm = (AltIdx << 6) | (AltIdx << 4) | ZMask;
1504       auto &WorkingMI = cloneIfNew(MI);
1505       WorkingMI.getOperand(MI.getNumOperands() - 1).setImm(AltImm);
1506       return TargetInstrInfo::commuteInstructionImpl(WorkingMI, /*NewMI=*/false,
1507                                                      OpIdx1, OpIdx2);
1508     }
1509     return nullptr;
1510   }
1511   case X86::MOVSDrr:
1512   case X86::MOVSSrr:
1513   case X86::VMOVSDrr:
1514   case X86::VMOVSSrr:{
1515     // On SSE41 or later we can commute a MOVSS/MOVSD to a BLENDPS/BLENDPD.
1516     assert(Subtarget.hasSSE41() && "Commuting MOVSD/MOVSS requires SSE41!");
1517
1518     unsigned Mask, Opc;
1519     switch (MI.getOpcode()) {
1520     default: llvm_unreachable("Unreachable!");
1521     case X86::MOVSDrr:  Opc = X86::BLENDPDrri;  Mask = 0x02; break;
1522     case X86::MOVSSrr:  Opc = X86::BLENDPSrri;  Mask = 0x0E; break;
1523     case X86::VMOVSDrr: Opc = X86::VBLENDPDrri; Mask = 0x02; break;
1524     case X86::VMOVSSrr: Opc = X86::VBLENDPSrri; Mask = 0x0E; break;
1525     }
1526
1527     auto &WorkingMI = cloneIfNew(MI);
1528     WorkingMI.setDesc(get(Opc));
1529     WorkingMI.addOperand(MachineOperand::CreateImm(Mask));
1530     return TargetInstrInfo::commuteInstructionImpl(WorkingMI, /*NewMI=*/false,
1531                                                    OpIdx1, OpIdx2);
1532   }
1533   case X86::PCLMULQDQrr:
1534   case X86::VPCLMULQDQrr:
1535   case X86::VPCLMULQDQYrr:
1536   case X86::VPCLMULQDQZrr:
1537   case X86::VPCLMULQDQZ128rr:
1538   case X86::VPCLMULQDQZ256rr: {
1539     // SRC1 64bits = Imm[0] ? SRC1[127:64] : SRC1[63:0]
1540     // SRC2 64bits = Imm[4] ? SRC2[127:64] : SRC2[63:0]
1541     unsigned Imm = MI.getOperand(3).getImm();
1542     unsigned Src1Hi = Imm & 0x01;
1543     unsigned Src2Hi = Imm & 0x10;
1544     auto &WorkingMI = cloneIfNew(MI);
1545     WorkingMI.getOperand(3).setImm((Src1Hi << 4) | (Src2Hi >> 4));
1546     return TargetInstrInfo::commuteInstructionImpl(WorkingMI, /*NewMI=*/false,
1547                                                    OpIdx1, OpIdx2);
1548   }
1549   case X86::VPCMPBZ128rri:  case X86::VPCMPUBZ128rri:
1550   case X86::VPCMPBZ256rri:  case X86::VPCMPUBZ256rri:
1551   case X86::VPCMPBZrri:     case X86::VPCMPUBZrri:
1552   case X86::VPCMPDZ128rri:  case X86::VPCMPUDZ128rri:
1553   case X86::VPCMPDZ256rri:  case X86::VPCMPUDZ256rri:
1554   case X86::VPCMPDZrri:     case X86::VPCMPUDZrri:
1555   case X86::VPCMPQZ128rri:  case X86::VPCMPUQZ128rri:
1556   case X86::VPCMPQZ256rri:  case X86::VPCMPUQZ256rri:
1557   case X86::VPCMPQZrri:     case X86::VPCMPUQZrri:
1558   case X86::VPCMPWZ128rri:  case X86::VPCMPUWZ128rri:
1559   case X86::VPCMPWZ256rri:  case X86::VPCMPUWZ256rri:
1560   case X86::VPCMPWZrri:     case X86::VPCMPUWZrri:
1561   case X86::VPCMPBZ128rrik: case X86::VPCMPUBZ128rrik:
1562   case X86::VPCMPBZ256rrik: case X86::VPCMPUBZ256rrik:
1563   case X86::VPCMPBZrrik:    case X86::VPCMPUBZrrik:
1564   case X86::VPCMPDZ128rrik: case X86::VPCMPUDZ128rrik:
1565   case X86::VPCMPDZ256rrik: case X86::VPCMPUDZ256rrik:
1566   case X86::VPCMPDZrrik:    case X86::VPCMPUDZrrik:
1567   case X86::VPCMPQZ128rrik: case X86::VPCMPUQZ128rrik:
1568   case X86::VPCMPQZ256rrik: case X86::VPCMPUQZ256rrik:
1569   case X86::VPCMPQZrrik:    case X86::VPCMPUQZrrik:
1570   case X86::VPCMPWZ128rrik: case X86::VPCMPUWZ128rrik:
1571   case X86::VPCMPWZ256rrik: case X86::VPCMPUWZ256rrik:
1572   case X86::VPCMPWZrrik:    case X86::VPCMPUWZrrik: {
1573     // Flip comparison mode immediate (if necessary).
1574     unsigned Imm = MI.getOperand(MI.getNumOperands() - 1).getImm() & 0x7;
1575     Imm = X86::getSwappedVPCMPImm(Imm);
1576     auto &WorkingMI = cloneIfNew(MI);
1577     WorkingMI.getOperand(MI.getNumOperands() - 1).setImm(Imm);
1578     return TargetInstrInfo::commuteInstructionImpl(WorkingMI, /*NewMI=*/false,
1579                                                    OpIdx1, OpIdx2);
1580   }
1581   case X86::VPCOMBri: case X86::VPCOMUBri:
1582   case X86::VPCOMDri: case X86::VPCOMUDri:
1583   case X86::VPCOMQri: case X86::VPCOMUQri:
1584   case X86::VPCOMWri: case X86::VPCOMUWri: {
1585     // Flip comparison mode immediate (if necessary).
1586     unsigned Imm = MI.getOperand(3).getImm() & 0x7;
1587     Imm = X86::getSwappedVPCOMImm(Imm);
1588     auto &WorkingMI = cloneIfNew(MI);
1589     WorkingMI.getOperand(3).setImm(Imm);
1590     return TargetInstrInfo::commuteInstructionImpl(WorkingMI, /*NewMI=*/false,
1591                                                    OpIdx1, OpIdx2);
1592   }
1593   case X86::VPERM2F128rr:
1594   case X86::VPERM2I128rr: {
1595     // Flip permute source immediate.
1596     // Imm & 0x02: lo = if set, select Op1.lo/hi else Op0.lo/hi.
1597     // Imm & 0x20: hi = if set, select Op1.lo/hi else Op0.lo/hi.
1598     int8_t Imm = MI.getOperand(3).getImm() & 0xFF;
1599     auto &WorkingMI = cloneIfNew(MI);
1600     WorkingMI.getOperand(3).setImm(Imm ^ 0x22);
1601     return TargetInstrInfo::commuteInstructionImpl(WorkingMI, /*NewMI=*/false,
1602                                                    OpIdx1, OpIdx2);
1603   }
1604   case X86::MOVHLPSrr:
1605   case X86::UNPCKHPDrr:
1606   case X86::VMOVHLPSrr:
1607   case X86::VUNPCKHPDrr:
1608   case X86::VMOVHLPSZrr:
1609   case X86::VUNPCKHPDZ128rr: {
1610     assert(Subtarget.hasSSE2() && "Commuting MOVHLP/UNPCKHPD requires SSE2!");
1611
1612     unsigned Opc = MI.getOpcode();
1613     switch (Opc) {
1614     default: llvm_unreachable("Unreachable!");
1615     case X86::MOVHLPSrr:       Opc = X86::UNPCKHPDrr;      break;
1616     case X86::UNPCKHPDrr:      Opc = X86::MOVHLPSrr;       break;
1617     case X86::VMOVHLPSrr:      Opc = X86::VUNPCKHPDrr;     break;
1618     case X86::VUNPCKHPDrr:     Opc = X86::VMOVHLPSrr;      break;
1619     case X86::VMOVHLPSZrr:     Opc = X86::VUNPCKHPDZ128rr; break;
1620     case X86::VUNPCKHPDZ128rr: Opc = X86::VMOVHLPSZrr;     break;
1621     }
1622     auto &WorkingMI = cloneIfNew(MI);
1623     WorkingMI.setDesc(get(Opc));
1624     return TargetInstrInfo::commuteInstructionImpl(WorkingMI, /*NewMI=*/false,
1625                                                    OpIdx1, OpIdx2);
1626   }
1627   case X86::CMOVB16rr:  case X86::CMOVB32rr:  case X86::CMOVB64rr:
1628   case X86::CMOVAE16rr: case X86::CMOVAE32rr: case X86::CMOVAE64rr:
1629   case X86::CMOVE16rr:  case X86::CMOVE32rr:  case X86::CMOVE64rr:
1630   case X86::CMOVNE16rr: case X86::CMOVNE32rr: case X86::CMOVNE64rr:
1631   case X86::CMOVBE16rr: case X86::CMOVBE32rr: case X86::CMOVBE64rr:
1632   case X86::CMOVA16rr:  case X86::CMOVA32rr:  case X86::CMOVA64rr:
1633   case X86::CMOVL16rr:  case X86::CMOVL32rr:  case X86::CMOVL64rr:
1634   case X86::CMOVGE16rr: case X86::CMOVGE32rr: case X86::CMOVGE64rr:
1635   case X86::CMOVLE16rr: case X86::CMOVLE32rr: case X86::CMOVLE64rr:
1636   case X86::CMOVG16rr:  case X86::CMOVG32rr:  case X86::CMOVG64rr:
1637   case X86::CMOVS16rr:  case X86::CMOVS32rr:  case X86::CMOVS64rr:
1638   case X86::CMOVNS16rr: case X86::CMOVNS32rr: case X86::CMOVNS64rr:
1639   case X86::CMOVP16rr:  case X86::CMOVP32rr:  case X86::CMOVP64rr:
1640   case X86::CMOVNP16rr: case X86::CMOVNP32rr: case X86::CMOVNP64rr:
1641   case X86::CMOVO16rr:  case X86::CMOVO32rr:  case X86::CMOVO64rr:
1642   case X86::CMOVNO16rr: case X86::CMOVNO32rr: case X86::CMOVNO64rr: {
1643     unsigned Opc;
1644     switch (MI.getOpcode()) {
1645     default: llvm_unreachable("Unreachable!");
1646     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1647     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1648     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1649     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1650     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1651     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1652     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1653     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1654     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1655     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1656     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1657     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1658     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1659     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1660     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1661     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1662     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1663     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1664     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1665     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1666     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1667     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1668     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1669     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1670     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1671     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1672     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1673     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1674     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1675     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1676     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1677     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1678     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
1679     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1680     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1681     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1682     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1683     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1684     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
1685     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1686     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1687     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1688     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1689     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1690     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
1691     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1692     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1693     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1694     }
1695     auto &WorkingMI = cloneIfNew(MI);
1696     WorkingMI.setDesc(get(Opc));
1697     return TargetInstrInfo::commuteInstructionImpl(WorkingMI, /*NewMI=*/false,
1698                                                    OpIdx1, OpIdx2);
1699   }
1700   case X86::VPTERNLOGDZrri:      case X86::VPTERNLOGDZrmi:
1701   case X86::VPTERNLOGDZ128rri:   case X86::VPTERNLOGDZ128rmi:
1702   case X86::VPTERNLOGDZ256rri:   case X86::VPTERNLOGDZ256rmi:
1703   case X86::VPTERNLOGQZrri:      case X86::VPTERNLOGQZrmi:
1704   case X86::VPTERNLOGQZ128rri:   case X86::VPTERNLOGQZ128rmi:
1705   case X86::VPTERNLOGQZ256rri:   case X86::VPTERNLOGQZ256rmi:
1706   case X86::VPTERNLOGDZrrik:
1707   case X86::VPTERNLOGDZ128rrik:
1708   case X86::VPTERNLOGDZ256rrik:
1709   case X86::VPTERNLOGQZrrik:
1710   case X86::VPTERNLOGQZ128rrik:
1711   case X86::VPTERNLOGQZ256rrik:
1712   case X86::VPTERNLOGDZrrikz:    case X86::VPTERNLOGDZrmikz:
1713   case X86::VPTERNLOGDZ128rrikz: case X86::VPTERNLOGDZ128rmikz:
1714   case X86::VPTERNLOGDZ256rrikz: case X86::VPTERNLOGDZ256rmikz:
1715   case X86::VPTERNLOGQZrrikz:    case X86::VPTERNLOGQZrmikz:
1716   case X86::VPTERNLOGQZ128rrikz: case X86::VPTERNLOGQZ128rmikz:
1717   case X86::VPTERNLOGQZ256rrikz: case X86::VPTERNLOGQZ256rmikz:
1718   case X86::VPTERNLOGDZ128rmbi:
1719   case X86::VPTERNLOGDZ256rmbi:
1720   case X86::VPTERNLOGDZrmbi:
1721   case X86::VPTERNLOGQZ128rmbi:
1722   case X86::VPTERNLOGQZ256rmbi:
1723   case X86::VPTERNLOGQZrmbi:
1724   case X86::VPTERNLOGDZ128rmbikz:
1725   case X86::VPTERNLOGDZ256rmbikz:
1726   case X86::VPTERNLOGDZrmbikz:
1727   case X86::VPTERNLOGQZ128rmbikz:
1728   case X86::VPTERNLOGQZ256rmbikz:
1729   case X86::VPTERNLOGQZrmbikz: {
1730     auto &WorkingMI = cloneIfNew(MI);
1731     commuteVPTERNLOG(WorkingMI, OpIdx1, OpIdx2);
1732     return TargetInstrInfo::commuteInstructionImpl(WorkingMI, /*NewMI=*/false,
1733                                                    OpIdx1, OpIdx2);
1734   }
1735   default: {
1736     if (isCommutableVPERMV3Instruction(MI.getOpcode())) {
1737       unsigned Opc = getCommutedVPERMV3Opcode(MI.getOpcode());
1738       auto &WorkingMI = cloneIfNew(MI);
1739       WorkingMI.setDesc(get(Opc));
1740       return TargetInstrInfo::commuteInstructionImpl(WorkingMI, /*NewMI=*/false,
1741                                                      OpIdx1, OpIdx2);
1742     }
1743
1744     const X86InstrFMA3Group *FMA3Group = getFMA3Group(MI.getOpcode(),
1745                                                       MI.getDesc().TSFlags);
1746     if (FMA3Group) {
1747       unsigned Opc =
1748         getFMA3OpcodeToCommuteOperands(MI, OpIdx1, OpIdx2, *FMA3Group);
1749       auto &WorkingMI = cloneIfNew(MI);
1750       WorkingMI.setDesc(get(Opc));
1751       return TargetInstrInfo::commuteInstructionImpl(WorkingMI, /*NewMI=*/false,
1752                                                      OpIdx1, OpIdx2);
1753     }
1754
1755     return TargetInstrInfo::commuteInstructionImpl(MI, NewMI, OpIdx1, OpIdx2);
1756   }
1757   }
1758 }
1759
1760 bool
1761 X86InstrInfo::findThreeSrcCommutedOpIndices(const MachineInstr &MI,
1762                                             unsigned &SrcOpIdx1,
1763                                             unsigned &SrcOpIdx2,
1764                                             bool IsIntrinsic) const {
1765   uint64_t TSFlags = MI.getDesc().TSFlags;
1766
1767   unsigned FirstCommutableVecOp = 1;
1768   unsigned LastCommutableVecOp = 3;
1769   unsigned KMaskOp = -1U;
1770   if (X86II::isKMasked(TSFlags)) {
1771     // For k-zero-masked operations it is Ok to commute the first vector
1772     // operand.
1773     // For regular k-masked operations a conservative choice is done as the
1774     // elements of the first vector operand, for which the corresponding bit
1775     // in the k-mask operand is set to 0, are copied to the result of the
1776     // instruction.
1777     // TODO/FIXME: The commute still may be legal if it is known that the
1778     // k-mask operand is set to either all ones or all zeroes.
1779     // It is also Ok to commute the 1st operand if all users of MI use only
1780     // the elements enabled by the k-mask operand. For example,
1781     //   v4 = VFMADD213PSZrk v1, k, v2, v3; // v1[i] = k[i] ? v2[i]*v1[i]+v3[i]
1782     //                                                     : v1[i];
1783     //   VMOVAPSZmrk <mem_addr>, k, v4; // this is the ONLY user of v4 ->
1784     //                                  // Ok, to commute v1 in FMADD213PSZrk.
1785
1786     // The k-mask operand has index = 2 for masked and zero-masked operations.
1787     KMaskOp = 2;
1788
1789     // The operand with index = 1 is used as a source for those elements for
1790     // which the corresponding bit in the k-mask is set to 0.
1791     if (X86II::isKMergeMasked(TSFlags))
1792       FirstCommutableVecOp = 3;
1793
1794     LastCommutableVecOp++;
1795   } else if (IsIntrinsic) {
1796     // Commuting the first operand of an intrinsic instruction isn't possible
1797     // unless we can prove that only the lowest element of the result is used.
1798     FirstCommutableVecOp = 2;
1799   }
1800
1801   if (isMem(MI, LastCommutableVecOp))
1802     LastCommutableVecOp--;
1803
1804   // Only the first RegOpsNum operands are commutable.
1805   // Also, the value 'CommuteAnyOperandIndex' is valid here as it means
1806   // that the operand is not specified/fixed.
1807   if (SrcOpIdx1 != CommuteAnyOperandIndex &&
1808       (SrcOpIdx1 < FirstCommutableVecOp || SrcOpIdx1 > LastCommutableVecOp ||
1809        SrcOpIdx1 == KMaskOp))
1810     return false;
1811   if (SrcOpIdx2 != CommuteAnyOperandIndex &&
1812       (SrcOpIdx2 < FirstCommutableVecOp || SrcOpIdx2 > LastCommutableVecOp ||
1813        SrcOpIdx2 == KMaskOp))
1814     return false;
1815
1816   // Look for two different register operands assumed to be commutable
1817   // regardless of the FMA opcode. The FMA opcode is adjusted later.
1818   if (SrcOpIdx1 == CommuteAnyOperandIndex ||
1819       SrcOpIdx2 == CommuteAnyOperandIndex) {
1820     unsigned CommutableOpIdx1 = SrcOpIdx1;
1821     unsigned CommutableOpIdx2 = SrcOpIdx2;
1822
1823     // At least one of operands to be commuted is not specified and
1824     // this method is free to choose appropriate commutable operands.
1825     if (SrcOpIdx1 == SrcOpIdx2)
1826       // Both of operands are not fixed. By default set one of commutable
1827       // operands to the last register operand of the instruction.
1828       CommutableOpIdx2 = LastCommutableVecOp;
1829     else if (SrcOpIdx2 == CommuteAnyOperandIndex)
1830       // Only one of operands is not fixed.
1831       CommutableOpIdx2 = SrcOpIdx1;
1832
1833     // CommutableOpIdx2 is well defined now. Let's choose another commutable
1834     // operand and assign its index to CommutableOpIdx1.
1835     unsigned Op2Reg = MI.getOperand(CommutableOpIdx2).getReg();
1836     for (CommutableOpIdx1 = LastCommutableVecOp;
1837          CommutableOpIdx1 >= FirstCommutableVecOp; CommutableOpIdx1--) {
1838       // Just ignore and skip the k-mask operand.
1839       if (CommutableOpIdx1 == KMaskOp)
1840         continue;
1841
1842       // The commuted operands must have different registers.
1843       // Otherwise, the commute transformation does not change anything and
1844       // is useless then.
1845       if (Op2Reg != MI.getOperand(CommutableOpIdx1).getReg())
1846         break;
1847     }
1848
1849     // No appropriate commutable operands were found.
1850     if (CommutableOpIdx1 < FirstCommutableVecOp)
1851       return false;
1852
1853     // Assign the found pair of commutable indices to SrcOpIdx1 and SrcOpidx2
1854     // to return those values.
1855     if (!fixCommutedOpIndices(SrcOpIdx1, SrcOpIdx2,
1856                               CommutableOpIdx1, CommutableOpIdx2))
1857       return false;
1858   }
1859
1860   return true;
1861 }
1862
1863 bool X86InstrInfo::findCommutedOpIndices(MachineInstr &MI, unsigned &SrcOpIdx1,
1864                                          unsigned &SrcOpIdx2) const {
1865   const MCInstrDesc &Desc = MI.getDesc();
1866   if (!Desc.isCommutable())
1867     return false;
1868
1869   switch (MI.getOpcode()) {
1870   case X86::CMPSDrr:
1871   case X86::CMPSSrr:
1872   case X86::CMPPDrri:
1873   case X86::CMPPSrri:
1874   case X86::VCMPSDrr:
1875   case X86::VCMPSSrr:
1876   case X86::VCMPPDrri:
1877   case X86::VCMPPSrri:
1878   case X86::VCMPPDYrri:
1879   case X86::VCMPPSYrri:
1880   case X86::VCMPSDZrr:
1881   case X86::VCMPSSZrr:
1882   case X86::VCMPPDZrri:
1883   case X86::VCMPPSZrri:
1884   case X86::VCMPPDZ128rri:
1885   case X86::VCMPPSZ128rri:
1886   case X86::VCMPPDZ256rri:
1887   case X86::VCMPPSZ256rri: {
1888     // Float comparison can be safely commuted for
1889     // Ordered/Unordered/Equal/NotEqual tests
1890     unsigned Imm = MI.getOperand(3).getImm() & 0x7;
1891     switch (Imm) {
1892     case 0x00: // EQUAL
1893     case 0x03: // UNORDERED
1894     case 0x04: // NOT EQUAL
1895     case 0x07: // ORDERED
1896       // The indices of the commutable operands are 1 and 2.
1897       // Assign them to the returned operand indices here.
1898       return fixCommutedOpIndices(SrcOpIdx1, SrcOpIdx2, 1, 2);
1899     }
1900     return false;
1901   }
1902   case X86::MOVSDrr:
1903   case X86::MOVSSrr:
1904   case X86::VMOVSDrr:
1905   case X86::VMOVSSrr:
1906     if (Subtarget.hasSSE41())
1907       return TargetInstrInfo::findCommutedOpIndices(MI, SrcOpIdx1, SrcOpIdx2);
1908     return false;
1909   case X86::MOVHLPSrr:
1910   case X86::UNPCKHPDrr:
1911   case X86::VMOVHLPSrr:
1912   case X86::VUNPCKHPDrr:
1913   case X86::VMOVHLPSZrr:
1914   case X86::VUNPCKHPDZ128rr:
1915     if (Subtarget.hasSSE2())
1916       return TargetInstrInfo::findCommutedOpIndices(MI, SrcOpIdx1, SrcOpIdx2);
1917     return false;
1918   case X86::VPTERNLOGDZrri:      case X86::VPTERNLOGDZrmi:
1919   case X86::VPTERNLOGDZ128rri:   case X86::VPTERNLOGDZ128rmi:
1920   case X86::VPTERNLOGDZ256rri:   case X86::VPTERNLOGDZ256rmi:
1921   case X86::VPTERNLOGQZrri:      case X86::VPTERNLOGQZrmi:
1922   case X86::VPTERNLOGQZ128rri:   case X86::VPTERNLOGQZ128rmi:
1923   case X86::VPTERNLOGQZ256rri:   case X86::VPTERNLOGQZ256rmi:
1924   case X86::VPTERNLOGDZrrik:
1925   case X86::VPTERNLOGDZ128rrik:
1926   case X86::VPTERNLOGDZ256rrik:
1927   case X86::VPTERNLOGQZrrik:
1928   case X86::VPTERNLOGQZ128rrik:
1929   case X86::VPTERNLOGQZ256rrik:
1930   case X86::VPTERNLOGDZrrikz:    case X86::VPTERNLOGDZrmikz:
1931   case X86::VPTERNLOGDZ128rrikz: case X86::VPTERNLOGDZ128rmikz:
1932   case X86::VPTERNLOGDZ256rrikz: case X86::VPTERNLOGDZ256rmikz:
1933   case X86::VPTERNLOGQZrrikz:    case X86::VPTERNLOGQZrmikz:
1934   case X86::VPTERNLOGQZ128rrikz: case X86::VPTERNLOGQZ128rmikz:
1935   case X86::VPTERNLOGQZ256rrikz: case X86::VPTERNLOGQZ256rmikz:
1936   case X86::VPTERNLOGDZ128rmbi:
1937   case X86::VPTERNLOGDZ256rmbi:
1938   case X86::VPTERNLOGDZrmbi:
1939   case X86::VPTERNLOGQZ128rmbi:
1940   case X86::VPTERNLOGQZ256rmbi:
1941   case X86::VPTERNLOGQZrmbi:
1942   case X86::VPTERNLOGDZ128rmbikz:
1943   case X86::VPTERNLOGDZ256rmbikz:
1944   case X86::VPTERNLOGDZrmbikz:
1945   case X86::VPTERNLOGQZ128rmbikz:
1946   case X86::VPTERNLOGQZ256rmbikz:
1947   case X86::VPTERNLOGQZrmbikz:
1948     return findThreeSrcCommutedOpIndices(MI, SrcOpIdx1, SrcOpIdx2);
1949   case X86::VPMADD52HUQZ128r:
1950   case X86::VPMADD52HUQZ128rk:
1951   case X86::VPMADD52HUQZ128rkz:
1952   case X86::VPMADD52HUQZ256r:
1953   case X86::VPMADD52HUQZ256rk:
1954   case X86::VPMADD52HUQZ256rkz:
1955   case X86::VPMADD52HUQZr:
1956   case X86::VPMADD52HUQZrk:
1957   case X86::VPMADD52HUQZrkz:
1958   case X86::VPMADD52LUQZ128r:
1959   case X86::VPMADD52LUQZ128rk:
1960   case X86::VPMADD52LUQZ128rkz:
1961   case X86::VPMADD52LUQZ256r:
1962   case X86::VPMADD52LUQZ256rk:
1963   case X86::VPMADD52LUQZ256rkz:
1964   case X86::VPMADD52LUQZr:
1965   case X86::VPMADD52LUQZrk:
1966   case X86::VPMADD52LUQZrkz: {
1967     unsigned CommutableOpIdx1 = 2;
1968     unsigned CommutableOpIdx2 = 3;
1969     if (X86II::isKMasked(Desc.TSFlags)) {
1970       // Skip the mask register.
1971       ++CommutableOpIdx1;
1972       ++CommutableOpIdx2;
1973     }
1974     if (!fixCommutedOpIndices(SrcOpIdx1, SrcOpIdx2,
1975                               CommutableOpIdx1, CommutableOpIdx2))
1976       return false;
1977     if (!MI.getOperand(SrcOpIdx1).isReg() ||
1978         !MI.getOperand(SrcOpIdx2).isReg())
1979       // No idea.
1980       return false;
1981     return true;
1982   }
1983
1984   default:
1985     const X86InstrFMA3Group *FMA3Group = getFMA3Group(MI.getOpcode(),
1986                                                       MI.getDesc().TSFlags);
1987     if (FMA3Group)
1988       return findThreeSrcCommutedOpIndices(MI, SrcOpIdx1, SrcOpIdx2,
1989                                            FMA3Group->isIntrinsic());
1990
1991     // Handled masked instructions since we need to skip over the mask input
1992     // and the preserved input.
1993     if (X86II::isKMasked(Desc.TSFlags)) {
1994       // First assume that the first input is the mask operand and skip past it.
1995       unsigned CommutableOpIdx1 = Desc.getNumDefs() + 1;
1996       unsigned CommutableOpIdx2 = Desc.getNumDefs() + 2;
1997       // Check if the first input is tied. If there isn't one then we only
1998       // need to skip the mask operand which we did above.
1999       if ((MI.getDesc().getOperandConstraint(Desc.getNumDefs(),
2000                                              MCOI::TIED_TO) != -1)) {
2001         // If this is zero masking instruction with a tied operand, we need to
2002         // move the first index back to the first input since this must
2003         // be a 3 input instruction and we want the first two non-mask inputs.
2004         // Otherwise this is a 2 input instruction with a preserved input and
2005         // mask, so we need to move the indices to skip one more input.
2006         if (X86II::isKMergeMasked(Desc.TSFlags)) {
2007           ++CommutableOpIdx1;
2008           ++CommutableOpIdx2;
2009         } else {
2010           --CommutableOpIdx1;
2011         }
2012       }
2013
2014       if (!fixCommutedOpIndices(SrcOpIdx1, SrcOpIdx2,
2015                                 CommutableOpIdx1, CommutableOpIdx2))
2016         return false;
2017
2018       if (!MI.getOperand(SrcOpIdx1).isReg() ||
2019           !MI.getOperand(SrcOpIdx2).isReg())
2020         // No idea.
2021         return false;
2022       return true;
2023     }
2024
2025     return TargetInstrInfo::findCommutedOpIndices(MI, SrcOpIdx1, SrcOpIdx2);
2026   }
2027   return false;
2028 }
2029
2030 X86::CondCode X86::getCondFromBranchOpc(unsigned BrOpc) {
2031   switch (BrOpc) {
2032   default: return X86::COND_INVALID;
2033   case X86::JE_1:  return X86::COND_E;
2034   case X86::JNE_1: return X86::COND_NE;
2035   case X86::JL_1:  return X86::COND_L;
2036   case X86::JLE_1: return X86::COND_LE;
2037   case X86::JG_1:  return X86::COND_G;
2038   case X86::JGE_1: return X86::COND_GE;
2039   case X86::JB_1:  return X86::COND_B;
2040   case X86::JBE_1: return X86::COND_BE;
2041   case X86::JA_1:  return X86::COND_A;
2042   case X86::JAE_1: return X86::COND_AE;
2043   case X86::JS_1:  return X86::COND_S;
2044   case X86::JNS_1: return X86::COND_NS;
2045   case X86::JP_1:  return X86::COND_P;
2046   case X86::JNP_1: return X86::COND_NP;
2047   case X86::JO_1:  return X86::COND_O;
2048   case X86::JNO_1: return X86::COND_NO;
2049   }
2050 }
2051
2052 /// Return condition code of a SET opcode.
2053 X86::CondCode X86::getCondFromSETOpc(unsigned Opc) {
2054   switch (Opc) {
2055   default: return X86::COND_INVALID;
2056   case X86::SETAr:  case X86::SETAm:  return X86::COND_A;
2057   case X86::SETAEr: case X86::SETAEm: return X86::COND_AE;
2058   case X86::SETBr:  case X86::SETBm:  return X86::COND_B;
2059   case X86::SETBEr: case X86::SETBEm: return X86::COND_BE;
2060   case X86::SETEr:  case X86::SETEm:  return X86::COND_E;
2061   case X86::SETGr:  case X86::SETGm:  return X86::COND_G;
2062   case X86::SETGEr: case X86::SETGEm: return X86::COND_GE;
2063   case X86::SETLr:  case X86::SETLm:  return X86::COND_L;
2064   case X86::SETLEr: case X86::SETLEm: return X86::COND_LE;
2065   case X86::SETNEr: case X86::SETNEm: return X86::COND_NE;
2066   case X86::SETNOr: case X86::SETNOm: return X86::COND_NO;
2067   case X86::SETNPr: case X86::SETNPm: return X86::COND_NP;
2068   case X86::SETNSr: case X86::SETNSm: return X86::COND_NS;
2069   case X86::SETOr:  case X86::SETOm:  return X86::COND_O;
2070   case X86::SETPr:  case X86::SETPm:  return X86::COND_P;
2071   case X86::SETSr:  case X86::SETSm:  return X86::COND_S;
2072   }
2073 }
2074
2075 /// Return condition code of a CMov opcode.
2076 X86::CondCode X86::getCondFromCMovOpc(unsigned Opc) {
2077   switch (Opc) {
2078   default: return X86::COND_INVALID;
2079   case X86::CMOVA16rm:  case X86::CMOVA16rr:  case X86::CMOVA32rm:
2080   case X86::CMOVA32rr:  case X86::CMOVA64rm:  case X86::CMOVA64rr:
2081     return X86::COND_A;
2082   case X86::CMOVAE16rm: case X86::CMOVAE16rr: case X86::CMOVAE32rm:
2083   case X86::CMOVAE32rr: case X86::CMOVAE64rm: case X86::CMOVAE64rr:
2084     return X86::COND_AE;
2085   case X86::CMOVB16rm:  case X86::CMOVB16rr:  case X86::CMOVB32rm:
2086   case X86::CMOVB32rr:  case X86::CMOVB64rm:  case X86::CMOVB64rr:
2087     return X86::COND_B;
2088   case X86::CMOVBE16rm: case X86::CMOVBE16rr: case X86::CMOVBE32rm:
2089   case X86::CMOVBE32rr: case X86::CMOVBE64rm: case X86::CMOVBE64rr:
2090     return X86::COND_BE;
2091   case X86::CMOVE16rm:  case X86::CMOVE16rr:  case X86::CMOVE32rm:
2092   case X86::CMOVE32rr:  case X86::CMOVE64rm:  case X86::CMOVE64rr:
2093     return X86::COND_E;
2094   case X86::CMOVG16rm:  case X86::CMOVG16rr:  case X86::CMOVG32rm:
2095   case X86::CMOVG32rr:  case X86::CMOVG64rm:  case X86::CMOVG64rr:
2096     return X86::COND_G;
2097   case X86::CMOVGE16rm: case X86::CMOVGE16rr: case X86::CMOVGE32rm:
2098   case X86::CMOVGE32rr: case X86::CMOVGE64rm: case X86::CMOVGE64rr:
2099     return X86::COND_GE;
2100   case X86::CMOVL16rm:  case X86::CMOVL16rr:  case X86::CMOVL32rm:
2101   case X86::CMOVL32rr:  case X86::CMOVL64rm:  case X86::CMOVL64rr:
2102     return X86::COND_L;
2103   case X86::CMOVLE16rm: case X86::CMOVLE16rr: case X86::CMOVLE32rm:
2104   case X86::CMOVLE32rr: case X86::CMOVLE64rm: case X86::CMOVLE64rr:
2105     return X86::COND_LE;
2106   case X86::CMOVNE16rm: case X86::CMOVNE16rr: case X86::CMOVNE32rm:
2107   case X86::CMOVNE32rr: case X86::CMOVNE64rm: case X86::CMOVNE64rr:
2108     return X86::COND_NE;
2109   case X86::CMOVNO16rm: case X86::CMOVNO16rr: case X86::CMOVNO32rm:
2110   case X86::CMOVNO32rr: case X86::CMOVNO64rm: case X86::CMOVNO64rr:
2111     return X86::COND_NO;
2112   case X86::CMOVNP16rm: case X86::CMOVNP16rr: case X86::CMOVNP32rm:
2113   case X86::CMOVNP32rr: case X86::CMOVNP64rm: case X86::CMOVNP64rr:
2114     return X86::COND_NP;
2115   case X86::CMOVNS16rm: case X86::CMOVNS16rr: case X86::CMOVNS32rm:
2116   case X86::CMOVNS32rr: case X86::CMOVNS64rm: case X86::CMOVNS64rr:
2117     return X86::COND_NS;
2118   case X86::CMOVO16rm:  case X86::CMOVO16rr:  case X86::CMOVO32rm:
2119   case X86::CMOVO32rr:  case X86::CMOVO64rm:  case X86::CMOVO64rr:
2120     return X86::COND_O;
2121   case X86::CMOVP16rm:  case X86::CMOVP16rr:  case X86::CMOVP32rm:
2122   case X86::CMOVP32rr:  case X86::CMOVP64rm:  case X86::CMOVP64rr:
2123     return X86::COND_P;
2124   case X86::CMOVS16rm:  case X86::CMOVS16rr:  case X86::CMOVS32rm:
2125   case X86::CMOVS32rr:  case X86::CMOVS64rm:  case X86::CMOVS64rr:
2126     return X86::COND_S;
2127   }
2128 }
2129
2130 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
2131   switch (CC) {
2132   default: llvm_unreachable("Illegal condition code!");
2133   case X86::COND_E:  return X86::JE_1;
2134   case X86::COND_NE: return X86::JNE_1;
2135   case X86::COND_L:  return X86::JL_1;
2136   case X86::COND_LE: return X86::JLE_1;
2137   case X86::COND_G:  return X86::JG_1;
2138   case X86::COND_GE: return X86::JGE_1;
2139   case X86::COND_B:  return X86::JB_1;
2140   case X86::COND_BE: return X86::JBE_1;
2141   case X86::COND_A:  return X86::JA_1;
2142   case X86::COND_AE: return X86::JAE_1;
2143   case X86::COND_S:  return X86::JS_1;
2144   case X86::COND_NS: return X86::JNS_1;
2145   case X86::COND_P:  return X86::JP_1;
2146   case X86::COND_NP: return X86::JNP_1;
2147   case X86::COND_O:  return X86::JO_1;
2148   case X86::COND_NO: return X86::JNO_1;
2149   }
2150 }
2151
2152 /// Return the inverse of the specified condition,
2153 /// e.g. turning COND_E to COND_NE.
2154 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
2155   switch (CC) {
2156   default: llvm_unreachable("Illegal condition code!");
2157   case X86::COND_E:  return X86::COND_NE;
2158   case X86::COND_NE: return X86::COND_E;
2159   case X86::COND_L:  return X86::COND_GE;
2160   case X86::COND_LE: return X86::COND_G;
2161   case X86::COND_G:  return X86::COND_LE;
2162   case X86::COND_GE: return X86::COND_L;
2163   case X86::COND_B:  return X86::COND_AE;
2164   case X86::COND_BE: return X86::COND_A;
2165   case X86::COND_A:  return X86::COND_BE;
2166   case X86::COND_AE: return X86::COND_B;
2167   case X86::COND_S:  return X86::COND_NS;
2168   case X86::COND_NS: return X86::COND_S;
2169   case X86::COND_P:  return X86::COND_NP;
2170   case X86::COND_NP: return X86::COND_P;
2171   case X86::COND_O:  return X86::COND_NO;
2172   case X86::COND_NO: return X86::COND_O;
2173   case X86::COND_NE_OR_P:  return X86::COND_E_AND_NP;
2174   case X86::COND_E_AND_NP: return X86::COND_NE_OR_P;
2175   }
2176 }
2177
2178 /// Assuming the flags are set by MI(a,b), return the condition code if we
2179 /// modify the instructions such that flags are set by MI(b,a).
2180 static X86::CondCode getSwappedCondition(X86::CondCode CC) {
2181   switch (CC) {
2182   default: return X86::COND_INVALID;
2183   case X86::COND_E:  return X86::COND_E;
2184   case X86::COND_NE: return X86::COND_NE;
2185   case X86::COND_L:  return X86::COND_G;
2186   case X86::COND_LE: return X86::COND_GE;
2187   case X86::COND_G:  return X86::COND_L;
2188   case X86::COND_GE: return X86::COND_LE;
2189   case X86::COND_B:  return X86::COND_A;
2190   case X86::COND_BE: return X86::COND_AE;
2191   case X86::COND_A:  return X86::COND_B;
2192   case X86::COND_AE: return X86::COND_BE;
2193   }
2194 }
2195
2196 std::pair<X86::CondCode, bool>
2197 X86::getX86ConditionCode(CmpInst::Predicate Predicate) {
2198   X86::CondCode CC = X86::COND_INVALID;
2199   bool NeedSwap = false;
2200   switch (Predicate) {
2201   default: break;
2202   // Floating-point Predicates
2203   case CmpInst::FCMP_UEQ: CC = X86::COND_E;       break;
2204   case CmpInst::FCMP_OLT: NeedSwap = true;        LLVM_FALLTHROUGH;
2205   case CmpInst::FCMP_OGT: CC = X86::COND_A;       break;
2206   case CmpInst::FCMP_OLE: NeedSwap = true;        LLVM_FALLTHROUGH;
2207   case CmpInst::FCMP_OGE: CC = X86::COND_AE;      break;
2208   case CmpInst::FCMP_UGT: NeedSwap = true;        LLVM_FALLTHROUGH;
2209   case CmpInst::FCMP_ULT: CC = X86::COND_B;       break;
2210   case CmpInst::FCMP_UGE: NeedSwap = true;        LLVM_FALLTHROUGH;
2211   case CmpInst::FCMP_ULE: CC = X86::COND_BE;      break;
2212   case CmpInst::FCMP_ONE: CC = X86::COND_NE;      break;
2213   case CmpInst::FCMP_UNO: CC = X86::COND_P;       break;
2214   case CmpInst::FCMP_ORD: CC = X86::COND_NP;      break;
2215   case CmpInst::FCMP_OEQ:                         LLVM_FALLTHROUGH;
2216   case CmpInst::FCMP_UNE: CC = X86::COND_INVALID; break;
2217
2218   // Integer Predicates
2219   case CmpInst::ICMP_EQ:  CC = X86::COND_E;       break;
2220   case CmpInst::ICMP_NE:  CC = X86::COND_NE;      break;
2221   case CmpInst::ICMP_UGT: CC = X86::COND_A;       break;
2222   case CmpInst::ICMP_UGE: CC = X86::COND_AE;      break;
2223   case CmpInst::ICMP_ULT: CC = X86::COND_B;       break;
2224   case CmpInst::ICMP_ULE: CC = X86::COND_BE;      break;
2225   case CmpInst::ICMP_SGT: CC = X86::COND_G;       break;
2226   case CmpInst::ICMP_SGE: CC = X86::COND_GE;      break;
2227   case CmpInst::ICMP_SLT: CC = X86::COND_L;       break;
2228   case CmpInst::ICMP_SLE: CC = X86::COND_LE;      break;
2229   }
2230
2231   return std::make_pair(CC, NeedSwap);
2232 }
2233
2234 /// Return a set opcode for the given condition and
2235 /// whether it has memory operand.
2236 unsigned X86::getSETFromCond(CondCode CC, bool HasMemoryOperand) {
2237   static const uint16_t Opc[16][2] = {
2238     { X86::SETAr,  X86::SETAm  },
2239     { X86::SETAEr, X86::SETAEm },
2240     { X86::SETBr,  X86::SETBm  },
2241     { X86::SETBEr, X86::SETBEm },
2242     { X86::SETEr,  X86::SETEm  },
2243     { X86::SETGr,  X86::SETGm  },
2244     { X86::SETGEr, X86::SETGEm },
2245     { X86::SETLr,  X86::SETLm  },
2246     { X86::SETLEr, X86::SETLEm },
2247     { X86::SETNEr, X86::SETNEm },
2248     { X86::SETNOr, X86::SETNOm },
2249     { X86::SETNPr, X86::SETNPm },
2250     { X86::SETNSr, X86::SETNSm },
2251     { X86::SETOr,  X86::SETOm  },
2252     { X86::SETPr,  X86::SETPm  },
2253     { X86::SETSr,  X86::SETSm  }
2254   };
2255
2256   assert(CC <= LAST_VALID_COND && "Can only handle standard cond codes");
2257   return Opc[CC][HasMemoryOperand ? 1 : 0];
2258 }
2259
2260 /// Return a cmov opcode for the given condition,
2261 /// register size in bytes, and operand type.
2262 unsigned X86::getCMovFromCond(CondCode CC, unsigned RegBytes,
2263                               bool HasMemoryOperand) {
2264   static const uint16_t Opc[32][3] = {
2265     { X86::CMOVA16rr,  X86::CMOVA32rr,  X86::CMOVA64rr  },
2266     { X86::CMOVAE16rr, X86::CMOVAE32rr, X86::CMOVAE64rr },
2267     { X86::CMOVB16rr,  X86::CMOVB32rr,  X86::CMOVB64rr  },
2268     { X86::CMOVBE16rr, X86::CMOVBE32rr, X86::CMOVBE64rr },
2269     { X86::CMOVE16rr,  X86::CMOVE32rr,  X86::CMOVE64rr  },
2270     { X86::CMOVG16rr,  X86::CMOVG32rr,  X86::CMOVG64rr  },
2271     { X86::CMOVGE16rr, X86::CMOVGE32rr, X86::CMOVGE64rr },
2272     { X86::CMOVL16rr,  X86::CMOVL32rr,  X86::CMOVL64rr  },
2273     { X86::CMOVLE16rr, X86::CMOVLE32rr, X86::CMOVLE64rr },
2274     { X86::CMOVNE16rr, X86::CMOVNE32rr, X86::CMOVNE64rr },
2275     { X86::CMOVNO16rr, X86::CMOVNO32rr, X86::CMOVNO64rr },
2276     { X86::CMOVNP16rr, X86::CMOVNP32rr, X86::CMOVNP64rr },
2277     { X86::CMOVNS16rr, X86::CMOVNS32rr, X86::CMOVNS64rr },
2278     { X86::CMOVO16rr,  X86::CMOVO32rr,  X86::CMOVO64rr  },
2279     { X86::CMOVP16rr,  X86::CMOVP32rr,  X86::CMOVP64rr  },
2280     { X86::CMOVS16rr,  X86::CMOVS32rr,  X86::CMOVS64rr  },
2281     { X86::CMOVA16rm,  X86::CMOVA32rm,  X86::CMOVA64rm  },
2282     { X86::CMOVAE16rm, X86::CMOVAE32rm, X86::CMOVAE64rm },
2283     { X86::CMOVB16rm,  X86::CMOVB32rm,  X86::CMOVB64rm  },
2284     { X86::CMOVBE16rm, X86::CMOVBE32rm, X86::CMOVBE64rm },
2285     { X86::CMOVE16rm,  X86::CMOVE32rm,  X86::CMOVE64rm  },
2286     { X86::CMOVG16rm,  X86::CMOVG32rm,  X86::CMOVG64rm  },
2287     { X86::CMOVGE16rm, X86::CMOVGE32rm, X86::CMOVGE64rm },
2288     { X86::CMOVL16rm,  X86::CMOVL32rm,  X86::CMOVL64rm  },
2289     { X86::CMOVLE16rm, X86::CMOVLE32rm, X86::CMOVLE64rm },
2290     { X86::CMOVNE16rm, X86::CMOVNE32rm, X86::CMOVNE64rm },
2291     { X86::CMOVNO16rm, X86::CMOVNO32rm, X86::CMOVNO64rm },
2292     { X86::CMOVNP16rm, X86::CMOVNP32rm, X86::CMOVNP64rm },
2293     { X86::CMOVNS16rm, X86::CMOVNS32rm, X86::CMOVNS64rm },
2294     { X86::CMOVO16rm,  X86::CMOVO32rm,  X86::CMOVO64rm  },
2295     { X86::CMOVP16rm,  X86::CMOVP32rm,  X86::CMOVP64rm  },
2296     { X86::CMOVS16rm,  X86::CMOVS32rm,  X86::CMOVS64rm  }
2297   };
2298
2299   assert(CC < 16 && "Can only handle standard cond codes");
2300   unsigned Idx = HasMemoryOperand ? 16+CC : CC;
2301   switch(RegBytes) {
2302   default: llvm_unreachable("Illegal register size!");
2303   case 2: return Opc[Idx][0];
2304   case 4: return Opc[Idx][1];
2305   case 8: return Opc[Idx][2];
2306   }
2307 }
2308
2309 /// Get the VPCMP immediate for the given condition.
2310 unsigned X86::getVPCMPImmForCond(ISD::CondCode CC) {
2311   switch (CC) {
2312   default: llvm_unreachable("Unexpected SETCC condition");
2313   case ISD::SETNE:  return 4;
2314   case ISD::SETEQ:  return 0;
2315   case ISD::SETULT:
2316   case ISD::SETLT: return 1;
2317   case ISD::SETUGT:
2318   case ISD::SETGT: return 6;
2319   case ISD::SETUGE:
2320   case ISD::SETGE: return 5;
2321   case ISD::SETULE:
2322   case ISD::SETLE: return 2;
2323   }
2324 }
2325
2326 /// Get the VPCMP immediate if the opcodes are swapped.
2327 unsigned X86::getSwappedVPCMPImm(unsigned Imm) {
2328   switch (Imm) {
2329   default: llvm_unreachable("Unreachable!");
2330   case 0x01: Imm = 0x06; break; // LT  -> NLE
2331   case 0x02: Imm = 0x05; break; // LE  -> NLT
2332   case 0x05: Imm = 0x02; break; // NLT -> LE
2333   case 0x06: Imm = 0x01; break; // NLE -> LT
2334   case 0x00: // EQ
2335   case 0x03: // FALSE
2336   case 0x04: // NE
2337   case 0x07: // TRUE
2338     break;
2339   }
2340
2341   return Imm;
2342 }
2343
2344 /// Get the VPCOM immediate if the opcodes are swapped.
2345 unsigned X86::getSwappedVPCOMImm(unsigned Imm) {
2346   switch (Imm) {
2347   default: llvm_unreachable("Unreachable!");
2348   case 0x00: Imm = 0x02; break; // LT -> GT
2349   case 0x01: Imm = 0x03; break; // LE -> GE
2350   case 0x02: Imm = 0x00; break; // GT -> LT
2351   case 0x03: Imm = 0x01; break; // GE -> LE
2352   case 0x04: // EQ
2353   case 0x05: // NE
2354   case 0x06: // FALSE
2355   case 0x07: // TRUE
2356     break;
2357   }
2358
2359   return Imm;
2360 }
2361
2362 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr &MI) const {
2363   if (!MI.isTerminator()) return false;
2364
2365   // Conditional branch is a special case.
2366   if (MI.isBranch() && !MI.isBarrier())
2367     return true;
2368   if (!MI.isPredicable())
2369     return true;
2370   return !isPredicated(MI);
2371 }
2372
2373 bool X86InstrInfo::isUnconditionalTailCall(const MachineInstr &MI) const {
2374   switch (MI.getOpcode()) {
2375   case X86::TCRETURNdi:
2376   case X86::TCRETURNri:
2377   case X86::TCRETURNmi:
2378   case X86::TCRETURNdi64:
2379   case X86::TCRETURNri64:
2380   case X86::TCRETURNmi64:
2381     return true;
2382   default:
2383     return false;
2384   }
2385 }
2386
2387 bool X86InstrInfo::canMakeTailCallConditional(
2388     SmallVectorImpl<MachineOperand> &BranchCond,
2389     const MachineInstr &TailCall) const {
2390   if (TailCall.getOpcode() != X86::TCRETURNdi &&
2391       TailCall.getOpcode() != X86::TCRETURNdi64) {
2392     // Only direct calls can be done with a conditional branch.
2393     return false;
2394   }
2395
2396   const MachineFunction *MF = TailCall.getParent()->getParent();
2397   if (Subtarget.isTargetWin64() && MF->hasWinCFI()) {
2398     // Conditional tail calls confuse the Win64 unwinder.
2399     return false;
2400   }
2401
2402   assert(BranchCond.size() == 1);
2403   if (BranchCond[0].getImm() > X86::LAST_VALID_COND) {
2404     // Can't make a conditional tail call with this condition.
2405     return false;
2406   }
2407
2408   const X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
2409   if (X86FI->getTCReturnAddrDelta() != 0 ||
2410       TailCall.getOperand(1).getImm() != 0) {
2411     // A conditional tail call cannot do any stack adjustment.
2412     return false;
2413   }
2414
2415   return true;
2416 }
2417
2418 void X86InstrInfo::replaceBranchWithTailCall(
2419     MachineBasicBlock &MBB, SmallVectorImpl<MachineOperand> &BranchCond,
2420     const MachineInstr &TailCall) const {
2421   assert(canMakeTailCallConditional(BranchCond, TailCall));
2422
2423   MachineBasicBlock::iterator I = MBB.end();
2424   while (I != MBB.begin()) {
2425     --I;
2426     if (I->isDebugInstr())
2427       continue;
2428     if (!I->isBranch())
2429       assert(0 && "Can't find the branch to replace!");
2430
2431     X86::CondCode CC = X86::getCondFromBranchOpc(I->getOpcode());
2432     assert(BranchCond.size() == 1);
2433     if (CC != BranchCond[0].getImm())
2434       continue;
2435
2436     break;
2437   }
2438
2439   unsigned Opc = TailCall.getOpcode() == X86::TCRETURNdi ? X86::TCRETURNdicc
2440                                                          : X86::TCRETURNdi64cc;
2441
2442   auto MIB = BuildMI(MBB, I, MBB.findDebugLoc(I), get(Opc));
2443   MIB->addOperand(TailCall.getOperand(0)); // Destination.
2444   MIB.addImm(0); // Stack offset (not used).
2445   MIB->addOperand(BranchCond[0]); // Condition.
2446   MIB.copyImplicitOps(TailCall); // Regmask and (imp-used) parameters.
2447
2448   // Add implicit uses and defs of all live regs potentially clobbered by the
2449   // call. This way they still appear live across the call.
2450   LivePhysRegs LiveRegs(getRegisterInfo());
2451   LiveRegs.addLiveOuts(MBB);
2452   SmallVector<std::pair<MCPhysReg, const MachineOperand *>, 8> Clobbers;
2453   LiveRegs.stepForward(*MIB, Clobbers);
2454   for (const auto &C : Clobbers) {
2455     MIB.addReg(C.first, RegState::Implicit);
2456     MIB.addReg(C.first, RegState::Implicit | RegState::Define);
2457   }
2458
2459   I->eraseFromParent();
2460 }
2461
2462 // Given a MBB and its TBB, find the FBB which was a fallthrough MBB (it may
2463 // not be a fallthrough MBB now due to layout changes). Return nullptr if the
2464 // fallthrough MBB cannot be identified.
2465 static MachineBasicBlock *getFallThroughMBB(MachineBasicBlock *MBB,
2466                                             MachineBasicBlock *TBB) {
2467   // Look for non-EHPad successors other than TBB. If we find exactly one, it
2468   // is the fallthrough MBB. If we find zero, then TBB is both the target MBB
2469   // and fallthrough MBB. If we find more than one, we cannot identify the
2470   // fallthrough MBB and should return nullptr.
2471   MachineBasicBlock *FallthroughBB = nullptr;
2472   for (auto SI = MBB->succ_begin(), SE = MBB->succ_end(); SI != SE; ++SI) {
2473     if ((*SI)->isEHPad() || (*SI == TBB && FallthroughBB))
2474       continue;
2475     // Return a nullptr if we found more than one fallthrough successor.
2476     if (FallthroughBB && FallthroughBB != TBB)
2477       return nullptr;
2478     FallthroughBB = *SI;
2479   }
2480   return FallthroughBB;
2481 }
2482
2483 bool X86InstrInfo::AnalyzeBranchImpl(
2484     MachineBasicBlock &MBB, MachineBasicBlock *&TBB, MachineBasicBlock *&FBB,
2485     SmallVectorImpl<MachineOperand> &Cond,
2486     SmallVectorImpl<MachineInstr *> &CondBranches, bool AllowModify) const {
2487
2488   // Start from the bottom of the block and work up, examining the
2489   // terminator instructions.
2490   MachineBasicBlock::iterator I = MBB.end();
2491   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
2492   while (I != MBB.begin()) {
2493     --I;
2494     if (I->isDebugInstr())
2495       continue;
2496
2497     // Working from the bottom, when we see a non-terminator instruction, we're
2498     // done.
2499     if (!isUnpredicatedTerminator(*I))
2500       break;
2501
2502     // A terminator that isn't a branch can't easily be handled by this
2503     // analysis.
2504     if (!I->isBranch())
2505       return true;
2506
2507     // Handle unconditional branches.
2508     if (I->getOpcode() == X86::JMP_1) {
2509       UnCondBrIter = I;
2510
2511       if (!AllowModify) {
2512         TBB = I->getOperand(0).getMBB();
2513         continue;
2514       }
2515
2516       // If the block has any instructions after a JMP, delete them.
2517       while (std::next(I) != MBB.end())
2518         std::next(I)->eraseFromParent();
2519
2520       Cond.clear();
2521       FBB = nullptr;
2522
2523       // Delete the JMP if it's equivalent to a fall-through.
2524       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
2525         TBB = nullptr;
2526         I->eraseFromParent();
2527         I = MBB.end();
2528         UnCondBrIter = MBB.end();
2529         continue;
2530       }
2531
2532       // TBB is used to indicate the unconditional destination.
2533       TBB = I->getOperand(0).getMBB();
2534       continue;
2535     }
2536
2537     // Handle conditional branches.
2538     X86::CondCode BranchCode = X86::getCondFromBranchOpc(I->getOpcode());
2539     if (BranchCode == X86::COND_INVALID)
2540       return true;  // Can't handle indirect branch.
2541
2542     // In practice we should never have an undef eflags operand, if we do
2543     // abort here as we are not prepared to preserve the flag.
2544     if (I->getOperand(1).isUndef())
2545       return true;
2546
2547     // Working from the bottom, handle the first conditional branch.
2548     if (Cond.empty()) {
2549       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
2550       if (AllowModify && UnCondBrIter != MBB.end() &&
2551           MBB.isLayoutSuccessor(TargetBB)) {
2552         // If we can modify the code and it ends in something like:
2553         //
2554         //     jCC L1
2555         //     jmp L2
2556         //   L1:
2557         //     ...
2558         //   L2:
2559         //
2560         // Then we can change this to:
2561         //
2562         //     jnCC L2
2563         //   L1:
2564         //     ...
2565         //   L2:
2566         //
2567         // Which is a bit more efficient.
2568         // We conditionally jump to the fall-through block.
2569         BranchCode = GetOppositeBranchCondition(BranchCode);
2570         unsigned JNCC = GetCondBranchFromCond(BranchCode);
2571         MachineBasicBlock::iterator OldInst = I;
2572
2573         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(JNCC))
2574           .addMBB(UnCondBrIter->getOperand(0).getMBB());
2575         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(X86::JMP_1))
2576           .addMBB(TargetBB);
2577
2578         OldInst->eraseFromParent();
2579         UnCondBrIter->eraseFromParent();
2580
2581         // Restart the analysis.
2582         UnCondBrIter = MBB.end();
2583         I = MBB.end();
2584         continue;
2585       }
2586
2587       FBB = TBB;
2588       TBB = I->getOperand(0).getMBB();
2589       Cond.push_back(MachineOperand::CreateImm(BranchCode));
2590       CondBranches.push_back(&*I);
2591       continue;
2592     }
2593
2594     // Handle subsequent conditional branches. Only handle the case where all
2595     // conditional branches branch to the same destination and their condition
2596     // opcodes fit one of the special multi-branch idioms.
2597     assert(Cond.size() == 1);
2598     assert(TBB);
2599
2600     // If the conditions are the same, we can leave them alone.
2601     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
2602     auto NewTBB = I->getOperand(0).getMBB();
2603     if (OldBranchCode == BranchCode && TBB == NewTBB)
2604       continue;
2605
2606     // If they differ, see if they fit one of the known patterns. Theoretically,
2607     // we could handle more patterns here, but we shouldn't expect to see them
2608     // if instruction selection has done a reasonable job.
2609     if (TBB == NewTBB &&
2610                ((OldBranchCode == X86::COND_P && BranchCode == X86::COND_NE) ||
2611                 (OldBranchCode == X86::COND_NE && BranchCode == X86::COND_P))) {
2612       BranchCode = X86::COND_NE_OR_P;
2613     } else if ((OldBranchCode == X86::COND_NP && BranchCode == X86::COND_NE) ||
2614                (OldBranchCode == X86::COND_E && BranchCode == X86::COND_P)) {
2615       if (NewTBB != (FBB ? FBB : getFallThroughMBB(&MBB, TBB)))
2616         return true;
2617
2618       // X86::COND_E_AND_NP usually has two different branch destinations.
2619       //
2620       // JP B1
2621       // JE B2
2622       // JMP B1
2623       // B1:
2624       // B2:
2625       //
2626       // Here this condition branches to B2 only if NP && E. It has another
2627       // equivalent form:
2628       //
2629       // JNE B1
2630       // JNP B2
2631       // JMP B1
2632       // B1:
2633       // B2:
2634       //
2635       // Similarly it branches to B2 only if E && NP. That is why this condition
2636       // is named with COND_E_AND_NP.
2637       BranchCode = X86::COND_E_AND_NP;
2638     } else
2639       return true;
2640
2641     // Update the MachineOperand.
2642     Cond[0].setImm(BranchCode);
2643     CondBranches.push_back(&*I);
2644   }
2645
2646   return false;
2647 }
2648
2649 bool X86InstrInfo::analyzeBranch(MachineBasicBlock &MBB,
2650                                  MachineBasicBlock *&TBB,
2651                                  MachineBasicBlock *&FBB,
2652                                  SmallVectorImpl<MachineOperand> &Cond,
2653                                  bool AllowModify) const {
2654   SmallVector<MachineInstr *, 4> CondBranches;
2655   return AnalyzeBranchImpl(MBB, TBB, FBB, Cond, CondBranches, AllowModify);
2656 }
2657
2658 bool X86InstrInfo::analyzeBranchPredicate(MachineBasicBlock &MBB,
2659                                           MachineBranchPredicate &MBP,
2660                                           bool AllowModify) const {
2661   using namespace std::placeholders;
2662
2663   SmallVector<MachineOperand, 4> Cond;
2664   SmallVector<MachineInstr *, 4> CondBranches;
2665   if (AnalyzeBranchImpl(MBB, MBP.TrueDest, MBP.FalseDest, Cond, CondBranches,
2666                         AllowModify))
2667     return true;
2668
2669   if (Cond.size() != 1)
2670     return true;
2671
2672   assert(MBP.TrueDest && "expected!");
2673
2674   if (!MBP.FalseDest)
2675     MBP.FalseDest = MBB.getNextNode();
2676
2677   const TargetRegisterInfo *TRI = &getRegisterInfo();
2678
2679   MachineInstr *ConditionDef = nullptr;
2680   bool SingleUseCondition = true;
2681
2682   for (auto I = std::next(MBB.rbegin()), E = MBB.rend(); I != E; ++I) {
2683     if (I->modifiesRegister(X86::EFLAGS, TRI)) {
2684       ConditionDef = &*I;
2685       break;
2686     }
2687
2688     if (I->readsRegister(X86::EFLAGS, TRI))
2689       SingleUseCondition = false;
2690   }
2691
2692   if (!ConditionDef)
2693     return true;
2694
2695   if (SingleUseCondition) {
2696     for (auto *Succ : MBB.successors())
2697       if (Succ->isLiveIn(X86::EFLAGS))
2698         SingleUseCondition = false;
2699   }
2700
2701   MBP.ConditionDef = ConditionDef;
2702   MBP.SingleUseCondition = SingleUseCondition;
2703
2704   // Currently we only recognize the simple pattern:
2705   //
2706   //   test %reg, %reg
2707   //   je %label
2708   //
2709   const unsigned TestOpcode =
2710       Subtarget.is64Bit() ? X86::TEST64rr : X86::TEST32rr;
2711
2712   if (ConditionDef->getOpcode() == TestOpcode &&
2713       ConditionDef->getNumOperands() == 3 &&
2714       ConditionDef->getOperand(0).isIdenticalTo(ConditionDef->getOperand(1)) &&
2715       (Cond[0].getImm() == X86::COND_NE || Cond[0].getImm() == X86::COND_E)) {
2716     MBP.LHS = ConditionDef->getOperand(0);
2717     MBP.RHS = MachineOperand::CreateImm(0);
2718     MBP.Predicate = Cond[0].getImm() == X86::COND_NE
2719                         ? MachineBranchPredicate::PRED_NE
2720                         : MachineBranchPredicate::PRED_EQ;
2721     return false;
2722   }
2723
2724   return true;
2725 }
2726
2727 unsigned X86InstrInfo::removeBranch(MachineBasicBlock &MBB,
2728                                     int *BytesRemoved) const {
2729   assert(!BytesRemoved && "code size not handled");
2730
2731   MachineBasicBlock::iterator I = MBB.end();
2732   unsigned Count = 0;
2733
2734   while (I != MBB.begin()) {
2735     --I;
2736     if (I->isDebugInstr())
2737       continue;
2738     if (I->getOpcode() != X86::JMP_1 &&
2739         X86::getCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
2740       break;
2741     // Remove the branch.
2742     I->eraseFromParent();
2743     I = MBB.end();
2744     ++Count;
2745   }
2746
2747   return Count;
2748 }
2749
2750 unsigned X86InstrInfo::insertBranch(MachineBasicBlock &MBB,
2751                                     MachineBasicBlock *TBB,
2752                                     MachineBasicBlock *FBB,
2753                                     ArrayRef<MachineOperand> Cond,
2754                                     const DebugLoc &DL,
2755                                     int *BytesAdded) const {
2756   // Shouldn't be a fall through.
2757   assert(TBB && "insertBranch must not be told to insert a fallthrough");
2758   assert((Cond.size() == 1 || Cond.size() == 0) &&
2759          "X86 branch conditions have one component!");
2760   assert(!BytesAdded && "code size not handled");
2761
2762   if (Cond.empty()) {
2763     // Unconditional branch?
2764     assert(!FBB && "Unconditional branch with multiple successors!");
2765     BuildMI(&MBB, DL, get(X86::JMP_1)).addMBB(TBB);
2766     return 1;
2767   }
2768
2769   // If FBB is null, it is implied to be a fall-through block.
2770   bool FallThru = FBB == nullptr;
2771
2772   // Conditional branch.
2773   unsigned Count = 0;
2774   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
2775   switch (CC) {
2776   case X86::COND_NE_OR_P:
2777     // Synthesize NE_OR_P with two branches.
2778     BuildMI(&MBB, DL, get(X86::JNE_1)).addMBB(TBB);
2779     ++Count;
2780     BuildMI(&MBB, DL, get(X86::JP_1)).addMBB(TBB);
2781     ++Count;
2782     break;
2783   case X86::COND_E_AND_NP:
2784     // Use the next block of MBB as FBB if it is null.
2785     if (FBB == nullptr) {
2786       FBB = getFallThroughMBB(&MBB, TBB);
2787       assert(FBB && "MBB cannot be the last block in function when the false "
2788                     "body is a fall-through.");
2789     }
2790     // Synthesize COND_E_AND_NP with two branches.
2791     BuildMI(&MBB, DL, get(X86::JNE_1)).addMBB(FBB);
2792     ++Count;
2793     BuildMI(&MBB, DL, get(X86::JNP_1)).addMBB(TBB);
2794     ++Count;
2795     break;
2796   default: {
2797     unsigned Opc = GetCondBranchFromCond(CC);
2798     BuildMI(&MBB, DL, get(Opc)).addMBB(TBB);
2799     ++Count;
2800   }
2801   }
2802   if (!FallThru) {
2803     // Two-way Conditional branch. Insert the second branch.
2804     BuildMI(&MBB, DL, get(X86::JMP_1)).addMBB(FBB);
2805     ++Count;
2806   }
2807   return Count;
2808 }
2809
2810 bool X86InstrInfo::
2811 canInsertSelect(const MachineBasicBlock &MBB,
2812                 ArrayRef<MachineOperand> Cond,
2813                 unsigned TrueReg, unsigned FalseReg,
2814                 int &CondCycles, int &TrueCycles, int &FalseCycles) const {
2815   // Not all subtargets have cmov instructions.
2816   if (!Subtarget.hasCMov())
2817     return false;
2818   if (Cond.size() != 1)
2819     return false;
2820   // We cannot do the composite conditions, at least not in SSA form.
2821   if ((X86::CondCode)Cond[0].getImm() > X86::COND_S)
2822     return false;
2823
2824   // Check register classes.
2825   const MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2826   const TargetRegisterClass *RC =
2827     RI.getCommonSubClass(MRI.getRegClass(TrueReg), MRI.getRegClass(FalseReg));
2828   if (!RC)
2829     return false;
2830
2831   // We have cmov instructions for 16, 32, and 64 bit general purpose registers.
2832   if (X86::GR16RegClass.hasSubClassEq(RC) ||
2833       X86::GR32RegClass.hasSubClassEq(RC) ||
2834       X86::GR64RegClass.hasSubClassEq(RC)) {
2835     // This latency applies to Pentium M, Merom, Wolfdale, Nehalem, and Sandy
2836     // Bridge. Probably Ivy Bridge as well.
2837     CondCycles = 2;
2838     TrueCycles = 2;
2839     FalseCycles = 2;
2840     return true;
2841   }
2842
2843   // Can't do vectors.
2844   return false;
2845 }
2846
2847 void X86InstrInfo::insertSelect(MachineBasicBlock &MBB,
2848                                 MachineBasicBlock::iterator I,
2849                                 const DebugLoc &DL, unsigned DstReg,
2850                                 ArrayRef<MachineOperand> Cond, unsigned TrueReg,
2851                                 unsigned FalseReg) const {
2852   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2853   const TargetRegisterInfo &TRI = *MRI.getTargetRegisterInfo();
2854   const TargetRegisterClass &RC = *MRI.getRegClass(DstReg);
2855   assert(Cond.size() == 1 && "Invalid Cond array");
2856   unsigned Opc = getCMovFromCond((X86::CondCode)Cond[0].getImm(),
2857                                  TRI.getRegSizeInBits(RC) / 8,
2858                                  false /*HasMemoryOperand*/);
2859   BuildMI(MBB, I, DL, get(Opc), DstReg).addReg(FalseReg).addReg(TrueReg);
2860 }
2861
2862 /// Test if the given register is a physical h register.
2863 static bool isHReg(unsigned Reg) {
2864   return X86::GR8_ABCD_HRegClass.contains(Reg);
2865 }
2866
2867 // Try and copy between VR128/VR64 and GR64 registers.
2868 static unsigned CopyToFromAsymmetricReg(unsigned DestReg, unsigned SrcReg,
2869                                         const X86Subtarget &Subtarget) {
2870   bool HasAVX = Subtarget.hasAVX();
2871   bool HasAVX512 = Subtarget.hasAVX512();
2872
2873   // SrcReg(MaskReg) -> DestReg(GR64)
2874   // SrcReg(MaskReg) -> DestReg(GR32)
2875
2876   // All KMASK RegClasses hold the same k registers, can be tested against anyone.
2877   if (X86::VK16RegClass.contains(SrcReg)) {
2878     if (X86::GR64RegClass.contains(DestReg)) {
2879       assert(Subtarget.hasBWI());
2880       return X86::KMOVQrk;
2881     }
2882     if (X86::GR32RegClass.contains(DestReg))
2883       return Subtarget.hasBWI() ? X86::KMOVDrk : X86::KMOVWrk;
2884   }
2885
2886   // SrcReg(GR64) -> DestReg(MaskReg)
2887   // SrcReg(GR32) -> DestReg(MaskReg)
2888
2889   // All KMASK RegClasses hold the same k registers, can be tested against anyone.
2890   if (X86::VK16RegClass.contains(DestReg)) {
2891     if (X86::GR64RegClass.contains(SrcReg)) {
2892       assert(Subtarget.hasBWI());
2893       return X86::KMOVQkr;
2894     }
2895     if (X86::GR32RegClass.contains(SrcReg))
2896       return Subtarget.hasBWI() ? X86::KMOVDkr : X86::KMOVWkr;
2897   }
2898
2899
2900   // SrcReg(VR128) -> DestReg(GR64)
2901   // SrcReg(VR64)  -> DestReg(GR64)
2902   // SrcReg(GR64)  -> DestReg(VR128)
2903   // SrcReg(GR64)  -> DestReg(VR64)
2904
2905   if (X86::GR64RegClass.contains(DestReg)) {
2906     if (X86::VR128XRegClass.contains(SrcReg))
2907       // Copy from a VR128 register to a GR64 register.
2908       return HasAVX512 ? X86::VMOVPQIto64Zrr :
2909              HasAVX    ? X86::VMOVPQIto64rr  :
2910                          X86::MOVPQIto64rr;
2911     if (X86::VR64RegClass.contains(SrcReg))
2912       // Copy from a VR64 register to a GR64 register.
2913       return X86::MMX_MOVD64from64rr;
2914   } else if (X86::GR64RegClass.contains(SrcReg)) {
2915     // Copy from a GR64 register to a VR128 register.
2916     if (X86::VR128XRegClass.contains(DestReg))
2917       return HasAVX512 ? X86::VMOV64toPQIZrr :
2918              HasAVX    ? X86::VMOV64toPQIrr  :
2919                          X86::MOV64toPQIrr;
2920     // Copy from a GR64 register to a VR64 register.
2921     if (X86::VR64RegClass.contains(DestReg))
2922       return X86::MMX_MOVD64to64rr;
2923   }
2924
2925   // SrcReg(FR32) -> DestReg(GR32)
2926   // SrcReg(GR32) -> DestReg(FR32)
2927
2928   if (X86::GR32RegClass.contains(DestReg) &&
2929       X86::FR32XRegClass.contains(SrcReg))
2930     // Copy from a FR32 register to a GR32 register.
2931     return HasAVX512 ? X86::VMOVSS2DIZrr :
2932            HasAVX    ? X86::VMOVSS2DIrr  :
2933                        X86::MOVSS2DIrr;
2934
2935   if (X86::FR32XRegClass.contains(DestReg) &&
2936       X86::GR32RegClass.contains(SrcReg))
2937     // Copy from a GR32 register to a FR32 register.
2938     return HasAVX512 ? X86::VMOVDI2SSZrr :
2939            HasAVX    ? X86::VMOVDI2SSrr  :
2940                        X86::MOVDI2SSrr;
2941   return 0;
2942 }
2943
2944 void X86InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
2945                                MachineBasicBlock::iterator MI,
2946                                const DebugLoc &DL, unsigned DestReg,
2947                                unsigned SrcReg, bool KillSrc) const {
2948   // First deal with the normal symmetric copies.
2949   bool HasAVX = Subtarget.hasAVX();
2950   bool HasVLX = Subtarget.hasVLX();
2951   unsigned Opc = 0;
2952   if (X86::GR64RegClass.contains(DestReg, SrcReg))
2953     Opc = X86::MOV64rr;
2954   else if (X86::GR32RegClass.contains(DestReg, SrcReg))
2955     Opc = X86::MOV32rr;
2956   else if (X86::GR16RegClass.contains(DestReg, SrcReg))
2957     Opc = X86::MOV16rr;
2958   else if (X86::GR8RegClass.contains(DestReg, SrcReg)) {
2959     // Copying to or from a physical H register on x86-64 requires a NOREX
2960     // move.  Otherwise use a normal move.
2961     if ((isHReg(DestReg) || isHReg(SrcReg)) &&
2962         Subtarget.is64Bit()) {
2963       Opc = X86::MOV8rr_NOREX;
2964       // Both operands must be encodable without an REX prefix.
2965       assert(X86::GR8_NOREXRegClass.contains(SrcReg, DestReg) &&
2966              "8-bit H register can not be copied outside GR8_NOREX");
2967     } else
2968       Opc = X86::MOV8rr;
2969   }
2970   else if (X86::VR64RegClass.contains(DestReg, SrcReg))
2971     Opc = X86::MMX_MOVQ64rr;
2972   else if (X86::VR128XRegClass.contains(DestReg, SrcReg)) {
2973     if (HasVLX)
2974       Opc = X86::VMOVAPSZ128rr;
2975     else if (X86::VR128RegClass.contains(DestReg, SrcReg))
2976       Opc = HasAVX ? X86::VMOVAPSrr : X86::MOVAPSrr;
2977     else {
2978       // If this an extended register and we don't have VLX we need to use a
2979       // 512-bit move.
2980       Opc = X86::VMOVAPSZrr;
2981       const TargetRegisterInfo *TRI = &getRegisterInfo();
2982       DestReg = TRI->getMatchingSuperReg(DestReg, X86::sub_xmm,
2983                                          &X86::VR512RegClass);
2984       SrcReg = TRI->getMatchingSuperReg(SrcReg, X86::sub_xmm,
2985                                         &X86::VR512RegClass);
2986     }
2987   } else if (X86::VR256XRegClass.contains(DestReg, SrcReg)) {
2988     if (HasVLX)
2989       Opc = X86::VMOVAPSZ256rr;
2990     else if (X86::VR256RegClass.contains(DestReg, SrcReg))
2991       Opc = X86::VMOVAPSYrr;
2992     else {
2993       // If this an extended register and we don't have VLX we need to use a
2994       // 512-bit move.
2995       Opc = X86::VMOVAPSZrr;
2996       const TargetRegisterInfo *TRI = &getRegisterInfo();
2997       DestReg = TRI->getMatchingSuperReg(DestReg, X86::sub_ymm,
2998                                          &X86::VR512RegClass);
2999       SrcReg = TRI->getMatchingSuperReg(SrcReg, X86::sub_ymm,
3000                                         &X86::VR512RegClass);
3001     }
3002   } else if (X86::VR512RegClass.contains(DestReg, SrcReg))
3003     Opc = X86::VMOVAPSZrr;
3004   // All KMASK RegClasses hold the same k registers, can be tested against anyone.
3005   else if (X86::VK16RegClass.contains(DestReg, SrcReg))
3006     Opc = Subtarget.hasBWI() ? X86::KMOVQkk : X86::KMOVWkk;
3007   if (!Opc)
3008     Opc = CopyToFromAsymmetricReg(DestReg, SrcReg, Subtarget);
3009
3010   if (Opc) {
3011     BuildMI(MBB, MI, DL, get(Opc), DestReg)
3012       .addReg(SrcReg, getKillRegState(KillSrc));
3013     return;
3014   }
3015
3016   if (SrcReg == X86::EFLAGS || DestReg == X86::EFLAGS) {
3017     // FIXME: We use a fatal error here because historically LLVM has tried
3018     // lower some of these physreg copies and we want to ensure we get
3019     // reasonable bug reports if someone encounters a case no other testing
3020     // found. This path should be removed after the LLVM 7 release.
3021     report_fatal_error("Unable to copy EFLAGS physical register!");
3022   }
3023
3024   LLVM_DEBUG(dbgs() << "Cannot copy " << RI.getName(SrcReg) << " to "
3025                     << RI.getName(DestReg) << '\n');
3026   report_fatal_error("Cannot emit physreg copy instruction");
3027 }
3028
3029 bool X86InstrInfo::isCopyInstrImpl(const MachineInstr &MI,
3030                                    const MachineOperand *&Src,
3031                                    const MachineOperand *&Dest) const {
3032   if (MI.isMoveReg()) {
3033     Dest = &MI.getOperand(0);
3034     Src = &MI.getOperand(1);
3035     return true;
3036   }
3037   return false;
3038 }
3039
3040 static unsigned getLoadStoreRegOpcode(unsigned Reg,
3041                                       const TargetRegisterClass *RC,
3042                                       bool isStackAligned,
3043                                       const X86Subtarget &STI,
3044                                       bool load) {
3045   bool HasAVX = STI.hasAVX();
3046   bool HasAVX512 = STI.hasAVX512();
3047   bool HasVLX = STI.hasVLX();
3048
3049   switch (STI.getRegisterInfo()->getSpillSize(*RC)) {
3050   default:
3051     llvm_unreachable("Unknown spill size");
3052   case 1:
3053     assert(X86::GR8RegClass.hasSubClassEq(RC) && "Unknown 1-byte regclass");
3054     if (STI.is64Bit())
3055       // Copying to or from a physical H register on x86-64 requires a NOREX
3056       // move.  Otherwise use a normal move.
3057       if (isHReg(Reg) || X86::GR8_ABCD_HRegClass.hasSubClassEq(RC))
3058         return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
3059     return load ? X86::MOV8rm : X86::MOV8mr;
3060   case 2:
3061     if (X86::VK16RegClass.hasSubClassEq(RC))
3062       return load ? X86::KMOVWkm : X86::KMOVWmk;
3063     assert(X86::GR16RegClass.hasSubClassEq(RC) && "Unknown 2-byte regclass");
3064     return load ? X86::MOV16rm : X86::MOV16mr;
3065   case 4:
3066     if (X86::GR32RegClass.hasSubClassEq(RC))
3067       return load ? X86::MOV32rm : X86::MOV32mr;
3068     if (X86::FR32XRegClass.hasSubClassEq(RC))
3069       return load ?
3070         (HasAVX512 ? X86::VMOVSSZrm : HasAVX ? X86::VMOVSSrm : X86::MOVSSrm) :
3071         (HasAVX512 ? X86::VMOVSSZmr : HasAVX ? X86::VMOVSSmr : X86::MOVSSmr);
3072     if (X86::RFP32RegClass.hasSubClassEq(RC))
3073       return load ? X86::LD_Fp32m : X86::ST_Fp32m;
3074     if (X86::VK32RegClass.hasSubClassEq(RC)) {
3075       assert(STI.hasBWI() && "KMOVD requires BWI");
3076       return load ? X86::KMOVDkm : X86::KMOVDmk;
3077     }
3078     llvm_unreachable("Unknown 4-byte regclass");
3079   case 8:
3080     if (X86::GR64RegClass.hasSubClassEq(RC))
3081       return load ? X86::MOV64rm : X86::MOV64mr;
3082     if (X86::FR64XRegClass.hasSubClassEq(RC))
3083       return load ?
3084         (HasAVX512 ? X86::VMOVSDZrm : HasAVX ? X86::VMOVSDrm : X86::MOVSDrm) :
3085         (HasAVX512 ? X86::VMOVSDZmr : HasAVX ? X86::VMOVSDmr : X86::MOVSDmr);
3086     if (X86::VR64RegClass.hasSubClassEq(RC))
3087       return load ? X86::MMX_MOVQ64rm : X86::MMX_MOVQ64mr;
3088     if (X86::RFP64RegClass.hasSubClassEq(RC))
3089       return load ? X86::LD_Fp64m : X86::ST_Fp64m;
3090     if (X86::VK64RegClass.hasSubClassEq(RC)) {
3091       assert(STI.hasBWI() && "KMOVQ requires BWI");
3092       return load ? X86::KMOVQkm : X86::KMOVQmk;
3093     }
3094     llvm_unreachable("Unknown 8-byte regclass");
3095   case 10:
3096     assert(X86::RFP80RegClass.hasSubClassEq(RC) && "Unknown 10-byte regclass");
3097     return load ? X86::LD_Fp80m : X86::ST_FpP80m;
3098   case 16: {
3099     if (X86::VR128XRegClass.hasSubClassEq(RC)) {
3100       // If stack is realigned we can use aligned stores.
3101       if (isStackAligned)
3102         return load ?
3103           (HasVLX    ? X86::VMOVAPSZ128rm :
3104            HasAVX512 ? X86::VMOVAPSZ128rm_NOVLX :
3105            HasAVX    ? X86::VMOVAPSrm :
3106                        X86::MOVAPSrm):
3107           (HasVLX    ? X86::VMOVAPSZ128mr :
3108            HasAVX512 ? X86::VMOVAPSZ128mr_NOVLX :
3109            HasAVX    ? X86::VMOVAPSmr :
3110                        X86::MOVAPSmr);
3111       else
3112         return load ?
3113           (HasVLX    ? X86::VMOVUPSZ128rm :
3114            HasAVX512 ? X86::VMOVUPSZ128rm_NOVLX :
3115            HasAVX    ? X86::VMOVUPSrm :
3116                        X86::MOVUPSrm):
3117           (HasVLX    ? X86::VMOVUPSZ128mr :
3118            HasAVX512 ? X86::VMOVUPSZ128mr_NOVLX :
3119            HasAVX    ? X86::VMOVUPSmr :
3120                        X86::MOVUPSmr);
3121     }
3122     if (X86::BNDRRegClass.hasSubClassEq(RC)) {
3123       if (STI.is64Bit())
3124         return load ? X86::BNDMOV64rm : X86::BNDMOV64mr;
3125       else
3126         return load ? X86::BNDMOV32rm : X86::BNDMOV32mr;
3127     }
3128     llvm_unreachable("Unknown 16-byte regclass");
3129   }
3130   case 32:
3131     assert(X86::VR256XRegClass.hasSubClassEq(RC) && "Unknown 32-byte regclass");
3132     // If stack is realigned we can use aligned stores.
3133     if (isStackAligned)
3134       return load ?
3135         (HasVLX    ? X86::VMOVAPSZ256rm :
3136          HasAVX512 ? X86::VMOVAPSZ256rm_NOVLX :
3137                      X86::VMOVAPSYrm) :
3138         (HasVLX    ? X86::VMOVAPSZ256mr :
3139          HasAVX512 ? X86::VMOVAPSZ256mr_NOVLX :
3140                      X86::VMOVAPSYmr);
3141     else
3142       return load ?
3143         (HasVLX    ? X86::VMOVUPSZ256rm :
3144          HasAVX512 ? X86::VMOVUPSZ256rm_NOVLX :
3145                      X86::VMOVUPSYrm) :
3146         (HasVLX    ? X86::VMOVUPSZ256mr :
3147          HasAVX512 ? X86::VMOVUPSZ256mr_NOVLX :
3148                      X86::VMOVUPSYmr);
3149   case 64:
3150     assert(X86::VR512RegClass.hasSubClassEq(RC) && "Unknown 64-byte regclass");
3151     assert(STI.hasAVX512() && "Using 512-bit register requires AVX512");
3152     if (isStackAligned)
3153       return load ? X86::VMOVAPSZrm : X86::VMOVAPSZmr;
3154     else
3155       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
3156   }
3157 }
3158
3159 bool X86InstrInfo::getMemOperandWithOffset(
3160     MachineInstr &MemOp, MachineOperand *&BaseOp, int64_t &Offset,
3161     const TargetRegisterInfo *TRI) const {
3162   const MCInstrDesc &Desc = MemOp.getDesc();
3163   int MemRefBegin = X86II::getMemoryOperandNo(Desc.TSFlags);
3164   if (MemRefBegin < 0)
3165     return false;
3166
3167   MemRefBegin += X86II::getOperandBias(Desc);
3168
3169   BaseOp = &MemOp.getOperand(MemRefBegin + X86::AddrBaseReg);
3170   if (!BaseOp->isReg()) // Can be an MO_FrameIndex
3171     return false;
3172
3173   if (MemOp.getOperand(MemRefBegin + X86::AddrScaleAmt).getImm() != 1)
3174     return false;
3175
3176   if (MemOp.getOperand(MemRefBegin + X86::AddrIndexReg).getReg() !=
3177       X86::NoRegister)
3178     return false;
3179
3180   const MachineOperand &DispMO = MemOp.getOperand(MemRefBegin + X86::AddrDisp);
3181
3182   // Displacement can be symbolic
3183   if (!DispMO.isImm())
3184     return false;
3185
3186   Offset = DispMO.getImm();
3187
3188   assert(BaseOp->isReg() && "getMemOperandWithOffset only supports base "
3189                             "operands of type register.");
3190   return true;
3191 }
3192
3193 static unsigned getStoreRegOpcode(unsigned SrcReg,
3194                                   const TargetRegisterClass *RC,
3195                                   bool isStackAligned,
3196                                   const X86Subtarget &STI) {
3197   return getLoadStoreRegOpcode(SrcReg, RC, isStackAligned, STI, false);
3198 }
3199
3200
3201 static unsigned getLoadRegOpcode(unsigned DestReg,
3202                                  const TargetRegisterClass *RC,
3203                                  bool isStackAligned,
3204                                  const X86Subtarget &STI) {
3205   return getLoadStoreRegOpcode(DestReg, RC, isStackAligned, STI, true);
3206 }
3207
3208 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
3209                                        MachineBasicBlock::iterator MI,
3210                                        unsigned SrcReg, bool isKill, int FrameIdx,
3211                                        const TargetRegisterClass *RC,
3212                                        const TargetRegisterInfo *TRI) const {
3213   const MachineFunction &MF = *MBB.getParent();
3214   assert(MF.getFrameInfo().getObjectSize(FrameIdx) >= TRI->getSpillSize(*RC) &&
3215          "Stack slot too small for store");
3216   unsigned Alignment = std::max<uint32_t>(TRI->getSpillSize(*RC), 16);
3217   bool isAligned =
3218       (Subtarget.getFrameLowering()->getStackAlignment() >= Alignment) ||
3219       RI.canRealignStack(MF);
3220   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, Subtarget);
3221   addFrameReference(BuildMI(MBB, MI, DebugLoc(), get(Opc)), FrameIdx)
3222     .addReg(SrcReg, getKillRegState(isKill));
3223 }
3224
3225 void X86InstrInfo::storeRegToAddr(
3226     MachineFunction &MF, unsigned SrcReg, bool isKill,
3227     SmallVectorImpl<MachineOperand> &Addr, const TargetRegisterClass *RC,
3228     ArrayRef<MachineMemOperand *> MMOs,
3229     SmallVectorImpl<MachineInstr *> &NewMIs) const {
3230   const TargetRegisterInfo &TRI = *MF.getSubtarget().getRegisterInfo();
3231   unsigned Alignment = std::max<uint32_t>(TRI.getSpillSize(*RC), 16);
3232   bool isAligned = !MMOs.empty() && MMOs.front()->getAlignment() >= Alignment;
3233   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, Subtarget);
3234   DebugLoc DL;
3235   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
3236   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
3237     MIB.add(Addr[i]);
3238   MIB.addReg(SrcReg, getKillRegState(isKill));
3239   MIB.setMemRefs(MMOs);
3240   NewMIs.push_back(MIB);
3241 }
3242
3243
3244 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
3245                                         MachineBasicBlock::iterator MI,
3246                                         unsigned DestReg, int FrameIdx,
3247                                         const TargetRegisterClass *RC,
3248                                         const TargetRegisterInfo *TRI) const {
3249   const MachineFunction &MF = *MBB.getParent();
3250   unsigned Alignment = std::max<uint32_t>(TRI->getSpillSize(*RC), 16);
3251   bool isAligned =
3252       (Subtarget.getFrameLowering()->getStackAlignment() >= Alignment) ||
3253       RI.canRealignStack(MF);
3254   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, Subtarget);
3255   addFrameReference(BuildMI(MBB, MI, DebugLoc(), get(Opc), DestReg), FrameIdx);
3256 }
3257
3258 void X86InstrInfo::loadRegFromAddr(
3259     MachineFunction &MF, unsigned DestReg,
3260     SmallVectorImpl<MachineOperand> &Addr, const TargetRegisterClass *RC,
3261     ArrayRef<MachineMemOperand *> MMOs,
3262     SmallVectorImpl<MachineInstr *> &NewMIs) const {
3263   const TargetRegisterInfo &TRI = *MF.getSubtarget().getRegisterInfo();
3264   unsigned Alignment = std::max<uint32_t>(TRI.getSpillSize(*RC), 16);
3265   bool isAligned = !MMOs.empty() && MMOs.front()->getAlignment() >= Alignment;
3266   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, Subtarget);
3267   DebugLoc DL;
3268   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
3269   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
3270     MIB.add(Addr[i]);
3271   MIB.setMemRefs(MMOs);
3272   NewMIs.push_back(MIB);
3273 }
3274
3275 bool X86InstrInfo::analyzeCompare(const MachineInstr &MI, unsigned &SrcReg,
3276                                   unsigned &SrcReg2, int &CmpMask,
3277                                   int &CmpValue) const {
3278   switch (MI.getOpcode()) {
3279   default: break;
3280   case X86::CMP64ri32:
3281   case X86::CMP64ri8:
3282   case X86::CMP32ri:
3283   case X86::CMP32ri8:
3284   case X86::CMP16ri:
3285   case X86::CMP16ri8:
3286   case X86::CMP8ri:
3287     SrcReg = MI.getOperand(0).getReg();
3288     SrcReg2 = 0;
3289     if (MI.getOperand(1).isImm()) {
3290       CmpMask = ~0;
3291       CmpValue = MI.getOperand(1).getImm();
3292     } else {
3293       CmpMask = CmpValue = 0;
3294     }
3295     return true;
3296   // A SUB can be used to perform comparison.
3297   case X86::SUB64rm:
3298   case X86::SUB32rm:
3299   case X86::SUB16rm:
3300   case X86::SUB8rm:
3301     SrcReg = MI.getOperand(1).getReg();
3302     SrcReg2 = 0;
3303     CmpMask = 0;
3304     CmpValue = 0;
3305     return true;
3306   case X86::SUB64rr:
3307   case X86::SUB32rr:
3308   case X86::SUB16rr:
3309   case X86::SUB8rr:
3310     SrcReg = MI.getOperand(1).getReg();
3311     SrcReg2 = MI.getOperand(2).getReg();
3312     CmpMask = 0;
3313     CmpValue = 0;
3314     return true;
3315   case X86::SUB64ri32:
3316   case X86::SUB64ri8:
3317   case X86::SUB32ri:
3318   case X86::SUB32ri8:
3319   case X86::SUB16ri:
3320   case X86::SUB16ri8:
3321   case X86::SUB8ri:
3322     SrcReg = MI.getOperand(1).getReg();
3323     SrcReg2 = 0;
3324     if (MI.getOperand(2).isImm()) {
3325       CmpMask = ~0;
3326       CmpValue = MI.getOperand(2).getImm();
3327     } else {
3328       CmpMask = CmpValue = 0;
3329     }
3330     return true;
3331   case X86::CMP64rr:
3332   case X86::CMP32rr:
3333   case X86::CMP16rr:
3334   case X86::CMP8rr:
3335     SrcReg = MI.getOperand(0).getReg();
3336     SrcReg2 = MI.getOperand(1).getReg();
3337     CmpMask = 0;
3338     CmpValue = 0;
3339     return true;
3340   case X86::TEST8rr:
3341   case X86::TEST16rr:
3342   case X86::TEST32rr:
3343   case X86::TEST64rr:
3344     SrcReg = MI.getOperand(0).getReg();
3345     if (MI.getOperand(1).getReg() != SrcReg)
3346       return false;
3347     // Compare against zero.
3348     SrcReg2 = 0;
3349     CmpMask = ~0;
3350     CmpValue = 0;
3351     return true;
3352   }
3353   return false;
3354 }
3355
3356 /// Check whether the first instruction, whose only
3357 /// purpose is to update flags, can be made redundant.
3358 /// CMPrr can be made redundant by SUBrr if the operands are the same.
3359 /// This function can be extended later on.
3360 /// SrcReg, SrcRegs: register operands for FlagI.
3361 /// ImmValue: immediate for FlagI if it takes an immediate.
3362 inline static bool isRedundantFlagInstr(const MachineInstr &FlagI,
3363                                         unsigned SrcReg, unsigned SrcReg2,
3364                                         int ImmMask, int ImmValue,
3365                                         const MachineInstr &OI) {
3366   if (((FlagI.getOpcode() == X86::CMP64rr && OI.getOpcode() == X86::SUB64rr) ||
3367        (FlagI.getOpcode() == X86::CMP32rr && OI.getOpcode() == X86::SUB32rr) ||
3368        (FlagI.getOpcode() == X86::CMP16rr && OI.getOpcode() == X86::SUB16rr) ||
3369        (FlagI.getOpcode() == X86::CMP8rr && OI.getOpcode() == X86::SUB8rr)) &&
3370       ((OI.getOperand(1).getReg() == SrcReg &&
3371         OI.getOperand(2).getReg() == SrcReg2) ||
3372        (OI.getOperand(1).getReg() == SrcReg2 &&
3373         OI.getOperand(2).getReg() == SrcReg)))
3374     return true;
3375
3376   if (ImmMask != 0 &&
3377       ((FlagI.getOpcode() == X86::CMP64ri32 &&
3378         OI.getOpcode() == X86::SUB64ri32) ||
3379        (FlagI.getOpcode() == X86::CMP64ri8 &&
3380         OI.getOpcode() == X86::SUB64ri8) ||
3381        (FlagI.getOpcode() == X86::CMP32ri && OI.getOpcode() == X86::SUB32ri) ||
3382        (FlagI.getOpcode() == X86::CMP32ri8 &&
3383         OI.getOpcode() == X86::SUB32ri8) ||
3384        (FlagI.getOpcode() == X86::CMP16ri && OI.getOpcode() == X86::SUB16ri) ||
3385        (FlagI.getOpcode() == X86::CMP16ri8 &&
3386         OI.getOpcode() == X86::SUB16ri8) ||
3387        (FlagI.getOpcode() == X86::CMP8ri && OI.getOpcode() == X86::SUB8ri)) &&
3388       OI.getOperand(1).getReg() == SrcReg &&
3389       OI.getOperand(2).getImm() == ImmValue)
3390     return true;
3391   return false;
3392 }
3393
3394 /// Check whether the definition can be converted
3395 /// to remove a comparison against zero.
3396 inline static bool isDefConvertible(const MachineInstr &MI, bool &NoSignFlag) {
3397   NoSignFlag = false;
3398
3399   switch (MI.getOpcode()) {
3400   default: return false;
3401
3402   // The shift instructions only modify ZF if their shift count is non-zero.
3403   // N.B.: The processor truncates the shift count depending on the encoding.
3404   case X86::SAR8ri:    case X86::SAR16ri:  case X86::SAR32ri:case X86::SAR64ri:
3405   case X86::SHR8ri:    case X86::SHR16ri:  case X86::SHR32ri:case X86::SHR64ri:
3406      return getTruncatedShiftCount(MI, 2) != 0;
3407
3408   // Some left shift instructions can be turned into LEA instructions but only
3409   // if their flags aren't used. Avoid transforming such instructions.
3410   case X86::SHL8ri:    case X86::SHL16ri:  case X86::SHL32ri:case X86::SHL64ri:{
3411     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
3412     if (isTruncatedShiftCountForLEA(ShAmt)) return false;
3413     return ShAmt != 0;
3414   }
3415
3416   case X86::SHRD16rri8:case X86::SHRD32rri8:case X86::SHRD64rri8:
3417   case X86::SHLD16rri8:case X86::SHLD32rri8:case X86::SHLD64rri8:
3418      return getTruncatedShiftCount(MI, 3) != 0;
3419
3420   case X86::SUB64ri32: case X86::SUB64ri8: case X86::SUB32ri:
3421   case X86::SUB32ri8:  case X86::SUB16ri:  case X86::SUB16ri8:
3422   case X86::SUB8ri:    case X86::SUB64rr:  case X86::SUB32rr:
3423   case X86::SUB16rr:   case X86::SUB8rr:   case X86::SUB64rm:
3424   case X86::SUB32rm:   case X86::SUB16rm:  case X86::SUB8rm:
3425   case X86::DEC64r:    case X86::DEC32r:   case X86::DEC16r: case X86::DEC8r:
3426   case X86::ADD64ri32: case X86::ADD64ri8: case X86::ADD32ri:
3427   case X86::ADD32ri8:  case X86::ADD16ri:  case X86::ADD16ri8:
3428   case X86::ADD8ri:    case X86::ADD64rr:  case X86::ADD32rr:
3429   case X86::ADD16rr:   case X86::ADD8rr:   case X86::ADD64rm:
3430   case X86::ADD32rm:   case X86::ADD16rm:  case X86::ADD8rm:
3431   case X86::INC64r:    case X86::INC32r:   case X86::INC16r: case X86::INC8r:
3432   case X86::AND64ri32: case X86::AND64ri8: case X86::AND32ri:
3433   case X86::AND32ri8:  case X86::AND16ri:  case X86::AND16ri8:
3434   case X86::AND8ri:    case X86::AND64rr:  case X86::AND32rr:
3435   case X86::AND16rr:   case X86::AND8rr:   case X86::AND64rm:
3436   case X86::AND32rm:   case X86::AND16rm:  case X86::AND8rm:
3437   case X86::XOR64ri32: case X86::XOR64ri8: case X86::XOR32ri:
3438   case X86::XOR32ri8:  case X86::XOR16ri:  case X86::XOR16ri8:
3439   case X86::XOR8ri:    case X86::XOR64rr:  case X86::XOR32rr:
3440   case X86::XOR16rr:   case X86::XOR8rr:   case X86::XOR64rm:
3441   case X86::XOR32rm:   case X86::XOR16rm:  case X86::XOR8rm:
3442   case X86::OR64ri32:  case X86::OR64ri8:  case X86::OR32ri:
3443   case X86::OR32ri8:   case X86::OR16ri:   case X86::OR16ri8:
3444   case X86::OR8ri:     case X86::OR64rr:   case X86::OR32rr:
3445   case X86::OR16rr:    case X86::OR8rr:    case X86::OR64rm:
3446   case X86::OR32rm:    case X86::OR16rm:   case X86::OR8rm:
3447   case X86::ADC64ri32: case X86::ADC64ri8: case X86::ADC32ri:
3448   case X86::ADC32ri8:  case X86::ADC16ri:  case X86::ADC16ri8:
3449   case X86::ADC8ri:    case X86::ADC64rr:  case X86::ADC32rr:
3450   case X86::ADC16rr:   case X86::ADC8rr:   case X86::ADC64rm:
3451   case X86::ADC32rm:   case X86::ADC16rm:  case X86::ADC8rm:
3452   case X86::SBB64ri32: case X86::SBB64ri8: case X86::SBB32ri:
3453   case X86::SBB32ri8:  case X86::SBB16ri:  case X86::SBB16ri8:
3454   case X86::SBB8ri:    case X86::SBB64rr:  case X86::SBB32rr:
3455   case X86::SBB16rr:   case X86::SBB8rr:   case X86::SBB64rm:
3456   case X86::SBB32rm:   case X86::SBB16rm:  case X86::SBB8rm:
3457   case X86::NEG8r:     case X86::NEG16r:   case X86::NEG32r: case X86::NEG64r:
3458   case X86::SAR8r1:    case X86::SAR16r1:  case X86::SAR32r1:case X86::SAR64r1:
3459   case X86::SHR8r1:    case X86::SHR16r1:  case X86::SHR32r1:case X86::SHR64r1:
3460   case X86::SHL8r1:    case X86::SHL16r1:  case X86::SHL32r1:case X86::SHL64r1:
3461   case X86::ANDN32rr:  case X86::ANDN32rm:
3462   case X86::ANDN64rr:  case X86::ANDN64rm:
3463   case X86::BLSI32rr:  case X86::BLSI32rm:
3464   case X86::BLSI64rr:  case X86::BLSI64rm:
3465   case X86::BLSMSK32rr:case X86::BLSMSK32rm:
3466   case X86::BLSMSK64rr:case X86::BLSMSK64rm:
3467   case X86::BLSR32rr:  case X86::BLSR32rm:
3468   case X86::BLSR64rr:  case X86::BLSR64rm:
3469   case X86::BZHI32rr:  case X86::BZHI32rm:
3470   case X86::BZHI64rr:  case X86::BZHI64rm:
3471   case X86::LZCNT16rr: case X86::LZCNT16rm:
3472   case X86::LZCNT32rr: case X86::LZCNT32rm:
3473   case X86::LZCNT64rr: case X86::LZCNT64rm:
3474   case X86::POPCNT16rr:case X86::POPCNT16rm:
3475   case X86::POPCNT32rr:case X86::POPCNT32rm:
3476   case X86::POPCNT64rr:case X86::POPCNT64rm:
3477   case X86::TZCNT16rr: case X86::TZCNT16rm:
3478   case X86::TZCNT32rr: case X86::TZCNT32rm:
3479   case X86::TZCNT64rr: case X86::TZCNT64rm:
3480   case X86::BLCFILL32rr: case X86::BLCFILL32rm:
3481   case X86::BLCFILL64rr: case X86::BLCFILL64rm:
3482   case X86::BLCI32rr:    case X86::BLCI32rm:
3483   case X86::BLCI64rr:    case X86::BLCI64rm:
3484   case X86::BLCIC32rr:   case X86::BLCIC32rm:
3485   case X86::BLCIC64rr:   case X86::BLCIC64rm:
3486   case X86::BLCMSK32rr:  case X86::BLCMSK32rm:
3487   case X86::BLCMSK64rr:  case X86::BLCMSK64rm:
3488   case X86::BLCS32rr:    case X86::BLCS32rm:
3489   case X86::BLCS64rr:    case X86::BLCS64rm:
3490   case X86::BLSFILL32rr: case X86::BLSFILL32rm:
3491   case X86::BLSFILL64rr: case X86::BLSFILL64rm:
3492   case X86::BLSIC32rr:   case X86::BLSIC32rm:
3493   case X86::BLSIC64rr:   case X86::BLSIC64rm:
3494   case X86::T1MSKC32rr:  case X86::T1MSKC32rm:
3495   case X86::T1MSKC64rr:  case X86::T1MSKC64rm:
3496   case X86::TZMSK32rr:   case X86::TZMSK32rm:
3497   case X86::TZMSK64rr:   case X86::TZMSK64rm:
3498     return true;
3499   case X86::BEXTR32rr:   case X86::BEXTR64rr:
3500   case X86::BEXTR32rm:   case X86::BEXTR64rm:
3501   case X86::BEXTRI32ri:  case X86::BEXTRI32mi:
3502   case X86::BEXTRI64ri:  case X86::BEXTRI64mi:
3503     // BEXTR doesn't update the sign flag so we can't use it.
3504     NoSignFlag = true;
3505     return true;
3506   }
3507 }
3508
3509 /// Check whether the use can be converted to remove a comparison against zero.
3510 static X86::CondCode isUseDefConvertible(const MachineInstr &MI) {
3511   switch (MI.getOpcode()) {
3512   default: return X86::COND_INVALID;
3513   case X86::LZCNT16rr: case X86::LZCNT16rm:
3514   case X86::LZCNT32rr: case X86::LZCNT32rm:
3515   case X86::LZCNT64rr: case X86::LZCNT64rm:
3516     return X86::COND_B;
3517   case X86::POPCNT16rr:case X86::POPCNT16rm:
3518   case X86::POPCNT32rr:case X86::POPCNT32rm:
3519   case X86::POPCNT64rr:case X86::POPCNT64rm:
3520     return X86::COND_E;
3521   case X86::TZCNT16rr: case X86::TZCNT16rm:
3522   case X86::TZCNT32rr: case X86::TZCNT32rm:
3523   case X86::TZCNT64rr: case X86::TZCNT64rm:
3524     return X86::COND_B;
3525   case X86::BSF16rr: case X86::BSF16rm:
3526   case X86::BSF32rr: case X86::BSF32rm:
3527   case X86::BSF64rr: case X86::BSF64rm:
3528   case X86::BSR16rr: case X86::BSR16rm:
3529   case X86::BSR32rr: case X86::BSR32rm:
3530   case X86::BSR64rr: case X86::BSR64rm:
3531     return X86::COND_E;
3532   }
3533 }
3534
3535 /// Check if there exists an earlier instruction that
3536 /// operates on the same source operands and sets flags in the same way as
3537 /// Compare; remove Compare if possible.
3538 bool X86InstrInfo::optimizeCompareInstr(MachineInstr &CmpInstr, unsigned SrcReg,
3539                                         unsigned SrcReg2, int CmpMask,
3540                                         int CmpValue,
3541                                         const MachineRegisterInfo *MRI) const {
3542   // Check whether we can replace SUB with CMP.
3543   unsigned NewOpcode = 0;
3544   switch (CmpInstr.getOpcode()) {
3545   default: break;
3546   case X86::SUB64ri32:
3547   case X86::SUB64ri8:
3548   case X86::SUB32ri:
3549   case X86::SUB32ri8:
3550   case X86::SUB16ri:
3551   case X86::SUB16ri8:
3552   case X86::SUB8ri:
3553   case X86::SUB64rm:
3554   case X86::SUB32rm:
3555   case X86::SUB16rm:
3556   case X86::SUB8rm:
3557   case X86::SUB64rr:
3558   case X86::SUB32rr:
3559   case X86::SUB16rr:
3560   case X86::SUB8rr: {
3561     if (!MRI->use_nodbg_empty(CmpInstr.getOperand(0).getReg()))
3562       return false;
3563     // There is no use of the destination register, we can replace SUB with CMP.
3564     switch (CmpInstr.getOpcode()) {
3565     default: llvm_unreachable("Unreachable!");
3566     case X86::SUB64rm:   NewOpcode = X86::CMP64rm;   break;
3567     case X86::SUB32rm:   NewOpcode = X86::CMP32rm;   break;
3568     case X86::SUB16rm:   NewOpcode = X86::CMP16rm;   break;
3569     case X86::SUB8rm:    NewOpcode = X86::CMP8rm;    break;
3570     case X86::SUB64rr:   NewOpcode = X86::CMP64rr;   break;
3571     case X86::SUB32rr:   NewOpcode = X86::CMP32rr;   break;
3572     case X86::SUB16rr:   NewOpcode = X86::CMP16rr;   break;
3573     case X86::SUB8rr:    NewOpcode = X86::CMP8rr;    break;
3574     case X86::SUB64ri32: NewOpcode = X86::CMP64ri32; break;
3575     case X86::SUB64ri8:  NewOpcode = X86::CMP64ri8;  break;
3576     case X86::SUB32ri:   NewOpcode = X86::CMP32ri;   break;
3577     case X86::SUB32ri8:  NewOpcode = X86::CMP32ri8;  break;
3578     case X86::SUB16ri:   NewOpcode = X86::CMP16ri;   break;
3579     case X86::SUB16ri8:  NewOpcode = X86::CMP16ri8;  break;
3580     case X86::SUB8ri:    NewOpcode = X86::CMP8ri;    break;
3581     }
3582     CmpInstr.setDesc(get(NewOpcode));
3583     CmpInstr.RemoveOperand(0);
3584     // Fall through to optimize Cmp if Cmp is CMPrr or CMPri.
3585     if (NewOpcode == X86::CMP64rm || NewOpcode == X86::CMP32rm ||
3586         NewOpcode == X86::CMP16rm || NewOpcode == X86::CMP8rm)
3587       return false;
3588   }
3589   }
3590
3591   // Get the unique definition of SrcReg.
3592   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
3593   if (!MI) return false;
3594
3595   // CmpInstr is the first instruction of the BB.
3596   MachineBasicBlock::iterator I = CmpInstr, Def = MI;
3597
3598   // If we are comparing against zero, check whether we can use MI to update
3599   // EFLAGS. If MI is not in the same BB as CmpInstr, do not optimize.
3600   bool IsCmpZero = (CmpMask != 0 && CmpValue == 0);
3601   if (IsCmpZero && MI->getParent() != CmpInstr.getParent())
3602     return false;
3603
3604   // If we have a use of the source register between the def and our compare
3605   // instruction we can eliminate the compare iff the use sets EFLAGS in the
3606   // right way.
3607   bool ShouldUpdateCC = false;
3608   bool NoSignFlag = false;
3609   X86::CondCode NewCC = X86::COND_INVALID;
3610   if (IsCmpZero && !isDefConvertible(*MI, NoSignFlag)) {
3611     // Scan forward from the use until we hit the use we're looking for or the
3612     // compare instruction.
3613     for (MachineBasicBlock::iterator J = MI;; ++J) {
3614       // Do we have a convertible instruction?
3615       NewCC = isUseDefConvertible(*J);
3616       if (NewCC != X86::COND_INVALID && J->getOperand(1).isReg() &&
3617           J->getOperand(1).getReg() == SrcReg) {
3618         assert(J->definesRegister(X86::EFLAGS) && "Must be an EFLAGS def!");
3619         ShouldUpdateCC = true; // Update CC later on.
3620         // This is not a def of SrcReg, but still a def of EFLAGS. Keep going
3621         // with the new def.
3622         Def = J;
3623         MI = &*Def;
3624         break;
3625       }
3626
3627       if (J == I)
3628         return false;
3629     }
3630   }
3631
3632   // We are searching for an earlier instruction that can make CmpInstr
3633   // redundant and that instruction will be saved in Sub.
3634   MachineInstr *Sub = nullptr;
3635   const TargetRegisterInfo *TRI = &getRegisterInfo();
3636
3637   // We iterate backward, starting from the instruction before CmpInstr and
3638   // stop when reaching the definition of a source register or done with the BB.
3639   // RI points to the instruction before CmpInstr.
3640   // If the definition is in this basic block, RE points to the definition;
3641   // otherwise, RE is the rend of the basic block.
3642   MachineBasicBlock::reverse_iterator
3643       RI = ++I.getReverse(),
3644       RE = CmpInstr.getParent() == MI->getParent()
3645                ? Def.getReverse() /* points to MI */
3646                : CmpInstr.getParent()->rend();
3647   MachineInstr *Movr0Inst = nullptr;
3648   for (; RI != RE; ++RI) {
3649     MachineInstr &Instr = *RI;
3650     // Check whether CmpInstr can be made redundant by the current instruction.
3651     if (!IsCmpZero && isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpMask,
3652                                            CmpValue, Instr)) {
3653       Sub = &Instr;
3654       break;
3655     }
3656
3657     if (Instr.modifiesRegister(X86::EFLAGS, TRI) ||
3658         Instr.readsRegister(X86::EFLAGS, TRI)) {
3659       // This instruction modifies or uses EFLAGS.
3660
3661       // MOV32r0 etc. are implemented with xor which clobbers condition code.
3662       // They are safe to move up, if the definition to EFLAGS is dead and
3663       // earlier instructions do not read or write EFLAGS.
3664       if (!Movr0Inst && Instr.getOpcode() == X86::MOV32r0 &&
3665           Instr.registerDefIsDead(X86::EFLAGS, TRI)) {
3666         Movr0Inst = &Instr;
3667         continue;
3668       }
3669
3670       // We can't remove CmpInstr.
3671       return false;
3672     }
3673   }
3674
3675   // Return false if no candidates exist.
3676   if (!IsCmpZero && !Sub)
3677     return false;
3678
3679   bool IsSwapped = (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
3680                     Sub->getOperand(2).getReg() == SrcReg);
3681
3682   // Scan forward from the instruction after CmpInstr for uses of EFLAGS.
3683   // It is safe to remove CmpInstr if EFLAGS is redefined or killed.
3684   // If we are done with the basic block, we need to check whether EFLAGS is
3685   // live-out.
3686   bool IsSafe = false;
3687   SmallVector<std::pair<MachineInstr*, unsigned /*NewOpc*/>, 4> OpsToUpdate;
3688   MachineBasicBlock::iterator E = CmpInstr.getParent()->end();
3689   for (++I; I != E; ++I) {
3690     const MachineInstr &Instr = *I;
3691     bool ModifyEFLAGS = Instr.modifiesRegister(X86::EFLAGS, TRI);
3692     bool UseEFLAGS = Instr.readsRegister(X86::EFLAGS, TRI);
3693     // We should check the usage if this instruction uses and updates EFLAGS.
3694     if (!UseEFLAGS && ModifyEFLAGS) {
3695       // It is safe to remove CmpInstr if EFLAGS is updated again.
3696       IsSafe = true;
3697       break;
3698     }
3699     if (!UseEFLAGS && !ModifyEFLAGS)
3700       continue;
3701
3702     // EFLAGS is used by this instruction.
3703     X86::CondCode OldCC = X86::COND_INVALID;
3704     bool OpcIsSET = false;
3705     if (IsCmpZero || IsSwapped) {
3706       // We decode the condition code from opcode.
3707       if (Instr.isBranch())
3708         OldCC = X86::getCondFromBranchOpc(Instr.getOpcode());
3709       else {
3710         OldCC = X86::getCondFromSETOpc(Instr.getOpcode());
3711         if (OldCC != X86::COND_INVALID)
3712           OpcIsSET = true;
3713         else
3714           OldCC = X86::getCondFromCMovOpc(Instr.getOpcode());
3715       }
3716       if (OldCC == X86::COND_INVALID) return false;
3717     }
3718     X86::CondCode ReplacementCC = X86::COND_INVALID;
3719     if (IsCmpZero) {
3720       switch (OldCC) {
3721       default: break;
3722       case X86::COND_A: case X86::COND_AE:
3723       case X86::COND_B: case X86::COND_BE:
3724       case X86::COND_G: case X86::COND_GE:
3725       case X86::COND_L: case X86::COND_LE:
3726       case X86::COND_O: case X86::COND_NO:
3727         // CF and OF are used, we can't perform this optimization.
3728         return false;
3729       case X86::COND_S: case X86::COND_NS:
3730         // If SF is used, but the instruction doesn't update the SF, then we
3731         // can't do the optimization.
3732         if (NoSignFlag)
3733           return false;
3734         break;
3735       }
3736
3737       // If we're updating the condition code check if we have to reverse the
3738       // condition.
3739       if (ShouldUpdateCC)
3740         switch (OldCC) {
3741         default:
3742           return false;
3743         case X86::COND_E:
3744           ReplacementCC = NewCC;
3745           break;
3746         case X86::COND_NE:
3747           ReplacementCC = GetOppositeBranchCondition(NewCC);
3748           break;
3749         }
3750     } else if (IsSwapped) {
3751       // If we have SUB(r1, r2) and CMP(r2, r1), the condition code needs
3752       // to be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
3753       // We swap the condition code and synthesize the new opcode.
3754       ReplacementCC = getSwappedCondition(OldCC);
3755       if (ReplacementCC == X86::COND_INVALID) return false;
3756     }
3757
3758     if ((ShouldUpdateCC || IsSwapped) && ReplacementCC != OldCC) {
3759       // Synthesize the new opcode.
3760       bool HasMemoryOperand = Instr.hasOneMemOperand();
3761       unsigned NewOpc;
3762       if (Instr.isBranch())
3763         NewOpc = GetCondBranchFromCond(ReplacementCC);
3764       else if(OpcIsSET)
3765         NewOpc = getSETFromCond(ReplacementCC, HasMemoryOperand);
3766       else {
3767         unsigned DstReg = Instr.getOperand(0).getReg();
3768         const TargetRegisterClass *DstRC = MRI->getRegClass(DstReg);
3769         NewOpc = getCMovFromCond(ReplacementCC, TRI->getRegSizeInBits(*DstRC)/8,
3770                                  HasMemoryOperand);
3771       }
3772
3773       // Push the MachineInstr to OpsToUpdate.
3774       // If it is safe to remove CmpInstr, the condition code of these
3775       // instructions will be modified.
3776       OpsToUpdate.push_back(std::make_pair(&*I, NewOpc));
3777     }
3778     if (ModifyEFLAGS || Instr.killsRegister(X86::EFLAGS, TRI)) {
3779       // It is safe to remove CmpInstr if EFLAGS is updated again or killed.
3780       IsSafe = true;
3781       break;
3782     }
3783   }
3784
3785   // If EFLAGS is not killed nor re-defined, we should check whether it is
3786   // live-out. If it is live-out, do not optimize.
3787   if ((IsCmpZero || IsSwapped) && !IsSafe) {
3788     MachineBasicBlock *MBB = CmpInstr.getParent();
3789     for (MachineBasicBlock *Successor : MBB->successors())
3790       if (Successor->isLiveIn(X86::EFLAGS))
3791         return false;
3792   }
3793
3794   // The instruction to be updated is either Sub or MI.
3795   Sub = IsCmpZero ? MI : Sub;
3796   // Move Movr0Inst to the appropriate place before Sub.
3797   if (Movr0Inst) {
3798     // Look backwards until we find a def that doesn't use the current EFLAGS.
3799     Def = Sub;
3800     MachineBasicBlock::reverse_iterator InsertI = Def.getReverse(),
3801                                         InsertE = Sub->getParent()->rend();
3802     for (; InsertI != InsertE; ++InsertI) {
3803       MachineInstr *Instr = &*InsertI;
3804       if (!Instr->readsRegister(X86::EFLAGS, TRI) &&
3805           Instr->modifiesRegister(X86::EFLAGS, TRI)) {
3806         Sub->getParent()->remove(Movr0Inst);
3807         Instr->getParent()->insert(MachineBasicBlock::iterator(Instr),
3808                                    Movr0Inst);
3809         break;
3810       }
3811     }
3812     if (InsertI == InsertE)
3813       return false;
3814   }
3815
3816   // Make sure Sub instruction defines EFLAGS and mark the def live.
3817   unsigned i = 0, e = Sub->getNumOperands();
3818   for (; i != e; ++i) {
3819     MachineOperand &MO = Sub->getOperand(i);
3820     if (MO.isReg() && MO.isDef() && MO.getReg() == X86::EFLAGS) {
3821       MO.setIsDead(false);
3822       break;
3823     }
3824   }
3825   assert(i != e && "Unable to locate a def EFLAGS operand");
3826
3827   CmpInstr.eraseFromParent();
3828
3829   // Modify the condition code of instructions in OpsToUpdate.
3830   for (auto &Op : OpsToUpdate)
3831     Op.first->setDesc(get(Op.second));
3832   return true;
3833 }
3834
3835 /// Try to remove the load by folding it to a register
3836 /// operand at the use. We fold the load instructions if load defines a virtual
3837 /// register, the virtual register is used once in the same BB, and the
3838 /// instructions in-between do not load or store, and have no side effects.
3839 MachineInstr *X86InstrInfo::optimizeLoadInstr(MachineInstr &MI,
3840                                               const MachineRegisterInfo *MRI,
3841                                               unsigned &FoldAsLoadDefReg,
3842                                               MachineInstr *&DefMI) const {
3843   // Check whether we can move DefMI here.
3844   DefMI = MRI->getVRegDef(FoldAsLoadDefReg);
3845   assert(DefMI);
3846   bool SawStore = false;
3847   if (!DefMI->isSafeToMove(nullptr, SawStore))
3848     return nullptr;
3849
3850   // Collect information about virtual register operands of MI.
3851   SmallVector<unsigned, 1> SrcOperandIds;
3852   for (unsigned i = 0, e = MI.getNumOperands(); i != e; ++i) {
3853     MachineOperand &MO = MI.getOperand(i);
3854     if (!MO.isReg())
3855       continue;
3856     unsigned Reg = MO.getReg();
3857     if (Reg != FoldAsLoadDefReg)
3858       continue;
3859     // Do not fold if we have a subreg use or a def.
3860     if (MO.getSubReg() || MO.isDef())
3861       return nullptr;
3862     SrcOperandIds.push_back(i);
3863   }
3864   if (SrcOperandIds.empty())
3865     return nullptr;
3866
3867   // Check whether we can fold the def into SrcOperandId.
3868   if (MachineInstr *FoldMI = foldMemoryOperand(MI, SrcOperandIds, *DefMI)) {
3869     FoldAsLoadDefReg = 0;
3870     return FoldMI;
3871   }
3872
3873   return nullptr;
3874 }
3875
3876 /// Expand a single-def pseudo instruction to a two-addr
3877 /// instruction with two undef reads of the register being defined.
3878 /// This is used for mapping:
3879 ///   %xmm4 = V_SET0
3880 /// to:
3881 ///   %xmm4 = PXORrr undef %xmm4, undef %xmm4
3882 ///
3883 static bool Expand2AddrUndef(MachineInstrBuilder &MIB,
3884                              const MCInstrDesc &Desc) {
3885   assert(Desc.getNumOperands() == 3 && "Expected two-addr instruction.");
3886   unsigned Reg = MIB->getOperand(0).getReg();
3887   MIB->setDesc(Desc);
3888
3889   // MachineInstr::addOperand() will insert explicit operands before any
3890   // implicit operands.
3891   MIB.addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
3892   // But we don't trust that.
3893   assert(MIB->getOperand(1).getReg() == Reg &&
3894          MIB->getOperand(2).getReg() == Reg && "Misplaced operand");
3895   return true;
3896 }
3897
3898 /// Expand a single-def pseudo instruction to a two-addr
3899 /// instruction with two %k0 reads.
3900 /// This is used for mapping:
3901 ///   %k4 = K_SET1
3902 /// to:
3903 ///   %k4 = KXNORrr %k0, %k0
3904 static bool Expand2AddrKreg(MachineInstrBuilder &MIB,
3905                             const MCInstrDesc &Desc, unsigned Reg) {
3906   assert(Desc.getNumOperands() == 3 && "Expected two-addr instruction.");
3907   MIB->setDesc(Desc);
3908   MIB.addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
3909   return true;
3910 }
3911
3912 static bool expandMOV32r1(MachineInstrBuilder &MIB, const TargetInstrInfo &TII,
3913                           bool MinusOne) {
3914   MachineBasicBlock &MBB = *MIB->getParent();
3915   DebugLoc DL = MIB->getDebugLoc();
3916   unsigned Reg = MIB->getOperand(0).getReg();
3917
3918   // Insert the XOR.
3919   BuildMI(MBB, MIB.getInstr(), DL, TII.get(X86::XOR32rr), Reg)
3920       .addReg(Reg, RegState::Undef)
3921       .addReg(Reg, RegState::Undef);
3922
3923   // Turn the pseudo into an INC or DEC.
3924   MIB->setDesc(TII.get(MinusOne ? X86::DEC32r : X86::INC32r));
3925   MIB.addReg(Reg);
3926
3927   return true;
3928 }
3929
3930 static bool ExpandMOVImmSExti8(MachineInstrBuilder &MIB,
3931                                const TargetInstrInfo &TII,
3932                                const X86Subtarget &Subtarget) {
3933   MachineBasicBlock &MBB = *MIB->getParent();
3934   DebugLoc DL = MIB->getDebugLoc();
3935   int64_t Imm = MIB->getOperand(1).getImm();
3936   assert(Imm != 0 && "Using push/pop for 0 is not efficient.");
3937   MachineBasicBlock::iterator I = MIB.getInstr();
3938
3939   int StackAdjustment;
3940
3941   if (Subtarget.is64Bit()) {
3942     assert(MIB->getOpcode() == X86::MOV64ImmSExti8 ||
3943            MIB->getOpcode() == X86::MOV32ImmSExti8);
3944
3945     // Can't use push/pop lowering if the function might write to the red zone.
3946     X86MachineFunctionInfo *X86FI =
3947         MBB.getParent()->getInfo<X86MachineFunctionInfo>();
3948     if (X86FI->getUsesRedZone()) {
3949       MIB->setDesc(TII.get(MIB->getOpcode() ==
3950                            X86::MOV32ImmSExti8 ? X86::MOV32ri : X86::MOV64ri));
3951       return true;
3952     }
3953
3954     // 64-bit mode doesn't have 32-bit push/pop, so use 64-bit operations and
3955     // widen the register if necessary.
3956     StackAdjustment = 8;
3957     BuildMI(MBB, I, DL, TII.get(X86::PUSH64i8)).addImm(Imm);
3958     MIB->setDesc(TII.get(X86::POP64r));
3959     MIB->getOperand(0)
3960         .setReg(getX86SubSuperRegister(MIB->getOperand(0).getReg(), 64));
3961   } else {
3962     assert(MIB->getOpcode() == X86::MOV32ImmSExti8);
3963     StackAdjustment = 4;
3964     BuildMI(MBB, I, DL, TII.get(X86::PUSH32i8)).addImm(Imm);
3965     MIB->setDesc(TII.get(X86::POP32r));
3966   }
3967
3968   // Build CFI if necessary.
3969   MachineFunction &MF = *MBB.getParent();
3970   const X86FrameLowering *TFL = Subtarget.getFrameLowering();
3971   bool IsWin64Prologue = MF.getTarget().getMCAsmInfo()->usesWindowsCFI();
3972   bool NeedsDwarfCFI =
3973       !IsWin64Prologue &&
3974       (MF.getMMI().hasDebugInfo() || MF.getFunction().needsUnwindTableEntry());
3975   bool EmitCFI = !TFL->hasFP(MF) && NeedsDwarfCFI;
3976   if (EmitCFI) {
3977     TFL->BuildCFI(MBB, I, DL,
3978         MCCFIInstruction::createAdjustCfaOffset(nullptr, StackAdjustment));
3979     TFL->BuildCFI(MBB, std::next(I), DL,
3980         MCCFIInstruction::createAdjustCfaOffset(nullptr, -StackAdjustment));
3981   }
3982
3983   return true;
3984 }
3985
3986 // LoadStackGuard has so far only been implemented for 64-bit MachO. Different
3987 // code sequence is needed for other targets.
3988 static void expandLoadStackGuard(MachineInstrBuilder &MIB,
3989                                  const TargetInstrInfo &TII) {
3990   MachineBasicBlock &MBB = *MIB->getParent();
3991   DebugLoc DL = MIB->getDebugLoc();
3992   unsigned Reg = MIB->getOperand(0).getReg();
3993   const GlobalValue *GV =
3994       cast<GlobalValue>((*MIB->memoperands_begin())->getValue());
3995   auto Flags = MachineMemOperand::MOLoad |
3996                MachineMemOperand::MODereferenceable |
3997                MachineMemOperand::MOInvariant;
3998   MachineMemOperand *MMO = MBB.getParent()->getMachineMemOperand(
3999       MachinePointerInfo::getGOT(*MBB.getParent()), Flags, 8, 8);
4000   MachineBasicBlock::iterator I = MIB.getInstr();
4001
4002   BuildMI(MBB, I, DL, TII.get(X86::MOV64rm), Reg).addReg(X86::RIP).addImm(1)
4003       .addReg(0).addGlobalAddress(GV, 0, X86II::MO_GOTPCREL).addReg(0)
4004       .addMemOperand(MMO);
4005   MIB->setDebugLoc(DL);
4006   MIB->setDesc(TII.get(X86::MOV64rm));
4007   MIB.addReg(Reg, RegState::Kill).addImm(1).addReg(0).addImm(0).addReg(0);
4008 }
4009
4010 static bool expandXorFP(MachineInstrBuilder &MIB, const TargetInstrInfo &TII) {
4011   MachineBasicBlock &MBB = *MIB->getParent();
4012   MachineFunction &MF = *MBB.getParent();
4013   const X86Subtarget &Subtarget = MF.getSubtarget<X86Subtarget>();
4014   const X86RegisterInfo *TRI = Subtarget.getRegisterInfo();
4015   unsigned XorOp =
4016       MIB->getOpcode() == X86::XOR64_FP ? X86::XOR64rr : X86::XOR32rr;
4017   MIB->setDesc(TII.get(XorOp));
4018   MIB.addReg(TRI->getFrameRegister(MF), RegState::Undef);
4019   return true;
4020 }
4021
4022 // This is used to handle spills for 128/256-bit registers when we have AVX512,
4023 // but not VLX. If it uses an extended register we need to use an instruction
4024 // that loads the lower 128/256-bit, but is available with only AVX512F.
4025 static bool expandNOVLXLoad(MachineInstrBuilder &MIB,
4026                             const TargetRegisterInfo *TRI,
4027                             const MCInstrDesc &LoadDesc,
4028                             const MCInstrDesc &BroadcastDesc,
4029                             unsigned SubIdx) {
4030   unsigned DestReg = MIB->getOperand(0).getReg();
4031   // Check if DestReg is XMM16-31 or YMM16-31.
4032   if (TRI->getEncodingValue(DestReg) < 16) {
4033     // We can use a normal VEX encoded load.
4034     MIB->setDesc(LoadDesc);
4035   } else {
4036     // Use a 128/256-bit VBROADCAST instruction.
4037     MIB->setDesc(BroadcastDesc);
4038     // Change the destination to a 512-bit register.
4039     DestReg = TRI->getMatchingSuperReg(DestReg, SubIdx, &X86::VR512RegClass);
4040     MIB->getOperand(0).setReg(DestReg);
4041   }
4042   return true;
4043 }
4044
4045 // This is used to handle spills for 128/256-bit registers when we have AVX512,
4046 // but not VLX. If it uses an extended register we need to use an instruction
4047 // that stores the lower 128/256-bit, but is available with only AVX512F.
4048 static bool expandNOVLXStore(MachineInstrBuilder &MIB,
4049                              const TargetRegisterInfo *TRI,
4050                              const MCInstrDesc &StoreDesc,
4051                              const MCInstrDesc &ExtractDesc,
4052                              unsigned SubIdx) {
4053   unsigned SrcReg = MIB->getOperand(X86::AddrNumOperands).getReg();
4054   // Check if DestReg is XMM16-31 or YMM16-31.
4055   if (TRI->getEncodingValue(SrcReg) < 16) {
4056     // We can use a normal VEX encoded store.
4057     MIB->setDesc(StoreDesc);
4058   } else {
4059     // Use a VEXTRACTF instruction.
4060     MIB->setDesc(ExtractDesc);
4061     // Change the destination to a 512-bit register.
4062     SrcReg = TRI->getMatchingSuperReg(SrcReg, SubIdx, &X86::VR512RegClass);
4063     MIB->getOperand(X86::AddrNumOperands).setReg(SrcReg);
4064     MIB.addImm(0x0); // Append immediate to extract from the lower bits.
4065   }
4066
4067   return true;
4068 }
4069 bool X86InstrInfo::expandPostRAPseudo(MachineInstr &MI) const {
4070   bool HasAVX = Subtarget.hasAVX();
4071   MachineInstrBuilder MIB(*MI.getParent()->getParent(), MI);
4072   switch (MI.getOpcode()) {
4073   case X86::MOV32r0:
4074     return Expand2AddrUndef(MIB, get(X86::XOR32rr));
4075   case X86::MOV32r1:
4076     return expandMOV32r1(MIB, *this, /*MinusOne=*/ false);
4077   case X86::MOV32r_1:
4078     return expandMOV32r1(MIB, *this, /*MinusOne=*/ true);
4079   case X86::MOV32ImmSExti8:
4080   case X86::MOV64ImmSExti8:
4081     return ExpandMOVImmSExti8(MIB, *this, Subtarget);
4082   case X86::SETB_C8r:
4083     return Expand2AddrUndef(MIB, get(X86::SBB8rr));
4084   case X86::SETB_C16r:
4085     return Expand2AddrUndef(MIB, get(X86::SBB16rr));
4086   case X86::SETB_C32r:
4087     return Expand2AddrUndef(MIB, get(X86::SBB32rr));
4088   case X86::SETB_C64r:
4089     return Expand2AddrUndef(MIB, get(X86::SBB64rr));
4090   case X86::MMX_SET0:
4091     return Expand2AddrUndef(MIB, get(X86::MMX_PXORirr));
4092   case X86::V_SET0:
4093   case X86::FsFLD0SS:
4094   case X86::FsFLD0SD:
4095     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VXORPSrr : X86::XORPSrr));
4096   case X86::AVX_SET0: {
4097     assert(HasAVX && "AVX not supported");
4098     const TargetRegisterInfo *TRI = &getRegisterInfo();
4099     unsigned SrcReg = MIB->getOperand(0).getReg();
4100     unsigned XReg = TRI->getSubReg(SrcReg, X86::sub_xmm);
4101     MIB->getOperand(0).setReg(XReg);
4102     Expand2AddrUndef(MIB, get(X86::VXORPSrr));
4103     MIB.addReg(SrcReg, RegState::ImplicitDefine);
4104     return true;
4105   }
4106   case X86::AVX512_128_SET0:
4107   case X86::AVX512_FsFLD0SS:
4108   case X86::AVX512_FsFLD0SD: {
4109     bool HasVLX = Subtarget.hasVLX();
4110     unsigned SrcReg = MIB->getOperand(0).getReg();
4111     const TargetRegisterInfo *TRI = &getRegisterInfo();
4112     if (HasVLX || TRI->getEncodingValue(SrcReg) < 16)
4113       return Expand2AddrUndef(MIB,
4114                               get(HasVLX ? X86::VPXORDZ128rr : X86::VXORPSrr));
4115     // Extended register without VLX. Use a larger XOR.
4116     SrcReg =
4117         TRI->getMatchingSuperReg(SrcReg, X86::sub_xmm, &X86::VR512RegClass);
4118     MIB->getOperand(0).setReg(SrcReg);
4119     return Expand2AddrUndef(MIB, get(X86::VPXORDZrr));
4120   }
4121   case X86::AVX512_256_SET0:
4122   case X86::AVX512_512_SET0: {
4123     bool HasVLX = Subtarget.hasVLX();
4124     unsigned SrcReg = MIB->getOperand(0).getReg();
4125     const TargetRegisterInfo *TRI = &getRegisterInfo();
4126     if (HasVLX || TRI->getEncodingValue(SrcReg) < 16) {
4127       unsigned XReg = TRI->getSubReg(SrcReg, X86::sub_xmm);
4128       MIB->getOperand(0).setReg(XReg);
4129       Expand2AddrUndef(MIB,
4130                        get(HasVLX ? X86::VPXORDZ128rr : X86::VXORPSrr));
4131       MIB.addReg(SrcReg, RegState::ImplicitDefine);
4132       return true;
4133     }
4134     return Expand2AddrUndef(MIB, get(X86::VPXORDZrr));
4135   }
4136   case X86::V_SETALLONES:
4137     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VPCMPEQDrr : X86::PCMPEQDrr));
4138   case X86::AVX2_SETALLONES:
4139     return Expand2AddrUndef(MIB, get(X86::VPCMPEQDYrr));
4140   case X86::AVX1_SETALLONES: {
4141     unsigned Reg = MIB->getOperand(0).getReg();
4142     // VCMPPSYrri with an immediate 0xf should produce VCMPTRUEPS.
4143     MIB->setDesc(get(X86::VCMPPSYrri));
4144     MIB.addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef).addImm(0xf);
4145     return true;
4146   }
4147   case X86::AVX512_512_SETALLONES: {
4148     unsigned Reg = MIB->getOperand(0).getReg();
4149     MIB->setDesc(get(X86::VPTERNLOGDZrri));
4150     // VPTERNLOGD needs 3 register inputs and an immediate.
4151     // 0xff will return 1s for any input.
4152     MIB.addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef)
4153        .addReg(Reg, RegState::Undef).addImm(0xff);
4154     return true;
4155   }
4156   case X86::AVX512_512_SEXT_MASK_32:
4157   case X86::AVX512_512_SEXT_MASK_64: {
4158     unsigned Reg = MIB->getOperand(0).getReg();
4159     unsigned MaskReg = MIB->getOperand(1).getReg();
4160     unsigned MaskState = getRegState(MIB->getOperand(1));
4161     unsigned Opc = (MI.getOpcode() == X86::AVX512_512_SEXT_MASK_64) ?
4162                    X86::VPTERNLOGQZrrikz : X86::VPTERNLOGDZrrikz;
4163     MI.RemoveOperand(1);
4164     MIB->setDesc(get(Opc));
4165     // VPTERNLOG needs 3 register inputs and an immediate.
4166     // 0xff will return 1s for any input.
4167     MIB.addReg(Reg, RegState::Undef).addReg(MaskReg, MaskState)
4168        .addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef).addImm(0xff);
4169     return true;
4170   }
4171   case X86::VMOVAPSZ128rm_NOVLX:
4172     return expandNOVLXLoad(MIB, &getRegisterInfo(), get(X86::VMOVAPSrm),
4173                            get(X86::VBROADCASTF32X4rm), X86::sub_xmm);
4174   case X86::VMOVUPSZ128rm_NOVLX:
4175     return expandNOVLXLoad(MIB, &getRegisterInfo(), get(X86::VMOVUPSrm),
4176                            get(X86::VBROADCASTF32X4rm), X86::sub_xmm);
4177   case X86::VMOVAPSZ256rm_NOVLX:
4178     return expandNOVLXLoad(MIB, &getRegisterInfo(), get(X86::VMOVAPSYrm),
4179                            get(X86::VBROADCASTF64X4rm), X86::sub_ymm);
4180   case X86::VMOVUPSZ256rm_NOVLX:
4181     return expandNOVLXLoad(MIB, &getRegisterInfo(), get(X86::VMOVUPSYrm),
4182                            get(X86::VBROADCASTF64X4rm), X86::sub_ymm);
4183   case X86::VMOVAPSZ128mr_NOVLX:
4184     return expandNOVLXStore(MIB, &getRegisterInfo(), get(X86::VMOVAPSmr),
4185                             get(X86::VEXTRACTF32x4Zmr), X86::sub_xmm);
4186   case X86::VMOVUPSZ128mr_NOVLX:
4187     return expandNOVLXStore(MIB, &getRegisterInfo(), get(X86::VMOVUPSmr),
4188                             get(X86::VEXTRACTF32x4Zmr), X86::sub_xmm);
4189   case X86::VMOVAPSZ256mr_NOVLX:
4190     return expandNOVLXStore(MIB, &getRegisterInfo(), get(X86::VMOVAPSYmr),
4191                             get(X86::VEXTRACTF64x4Zmr), X86::sub_ymm);
4192   case X86::VMOVUPSZ256mr_NOVLX:
4193     return expandNOVLXStore(MIB, &getRegisterInfo(), get(X86::VMOVUPSYmr),
4194                             get(X86::VEXTRACTF64x4Zmr), X86::sub_ymm);
4195   case X86::MOV32ri64: {
4196     unsigned Reg = MIB->getOperand(0).getReg();
4197     unsigned Reg32 = RI.getSubReg(Reg, X86::sub_32bit);
4198     MI.setDesc(get(X86::MOV32ri));
4199     MIB->getOperand(0).setReg(Reg32);
4200     MIB.addReg(Reg, RegState::ImplicitDefine);
4201     return true;
4202   }
4203
4204   // KNL does not recognize dependency-breaking idioms for mask registers,
4205   // so kxnor %k1, %k1, %k2 has a RAW dependence on %k1.
4206   // Using %k0 as the undef input register is a performance heuristic based
4207   // on the assumption that %k0 is used less frequently than the other mask
4208   // registers, since it is not usable as a write mask.
4209   // FIXME: A more advanced approach would be to choose the best input mask
4210   // register based on context.
4211   case X86::KSET0W: return Expand2AddrKreg(MIB, get(X86::KXORWrr), X86::K0);
4212   case X86::KSET0D: return Expand2AddrKreg(MIB, get(X86::KXORDrr), X86::K0);
4213   case X86::KSET0Q: return Expand2AddrKreg(MIB, get(X86::KXORQrr), X86::K0);
4214   case X86::KSET1W: return Expand2AddrKreg(MIB, get(X86::KXNORWrr), X86::K0);
4215   case X86::KSET1D: return Expand2AddrKreg(MIB, get(X86::KXNORDrr), X86::K0);
4216   case X86::KSET1Q: return Expand2AddrKreg(MIB, get(X86::KXNORQrr), X86::K0);
4217   case TargetOpcode::LOAD_STACK_GUARD:
4218     expandLoadStackGuard(MIB, *this);
4219     return true;
4220   case X86::XOR64_FP:
4221   case X86::XOR32_FP:
4222     return expandXorFP(MIB, *this);
4223   }
4224   return false;
4225 }
4226
4227 /// Return true for all instructions that only update
4228 /// the first 32 or 64-bits of the destination register and leave the rest
4229 /// unmodified. This can be used to avoid folding loads if the instructions
4230 /// only update part of the destination register, and the non-updated part is
4231 /// not needed. e.g. cvtss2sd, sqrtss. Unfolding the load from these
4232 /// instructions breaks the partial register dependency and it can improve
4233 /// performance. e.g.:
4234 ///
4235 ///   movss (%rdi), %xmm0
4236 ///   cvtss2sd %xmm0, %xmm0
4237 ///
4238 /// Instead of
4239 ///   cvtss2sd (%rdi), %xmm0
4240 ///
4241 /// FIXME: This should be turned into a TSFlags.
4242 ///
4243 static bool hasPartialRegUpdate(unsigned Opcode,
4244                                 const X86Subtarget &Subtarget,
4245                                 bool ForLoadFold = false) {
4246   switch (Opcode) {
4247   case X86::CVTSI2SSrr:
4248   case X86::CVTSI2SSrm:
4249   case X86::CVTSI642SSrr:
4250   case X86::CVTSI642SSrm:
4251   case X86::CVTSI2SDrr:
4252   case X86::CVTSI2SDrm:
4253   case X86::CVTSI642SDrr:
4254   case X86::CVTSI642SDrm:
4255     // Load folding won't effect the undef register update since the input is
4256     // a GPR.
4257     return !ForLoadFold;
4258   case X86::CVTSD2SSrr:
4259   case X86::CVTSD2SSrm:
4260   case X86::CVTSS2SDrr:
4261   case X86::CVTSS2SDrm:
4262   case X86::MOVHPDrm:
4263   case X86::MOVHPSrm:
4264   case X86::MOVLPDrm:
4265   case X86::MOVLPSrm:
4266   case X86::RCPSSr:
4267   case X86::RCPSSm:
4268   case X86::RCPSSr_Int:
4269   case X86::RCPSSm_Int:
4270   case X86::ROUNDSDr:
4271   case X86::ROUNDSDm:
4272   case X86::ROUNDSSr:
4273   case X86::ROUNDSSm:
4274   case X86::RSQRTSSr:
4275   case X86::RSQRTSSm:
4276   case X86::RSQRTSSr_Int:
4277   case X86::RSQRTSSm_Int:
4278   case X86::SQRTSSr:
4279   case X86::SQRTSSm:
4280   case X86::SQRTSSr_Int:
4281   case X86::SQRTSSm_Int:
4282   case X86::SQRTSDr:
4283   case X86::SQRTSDm:
4284   case X86::SQRTSDr_Int:
4285   case X86::SQRTSDm_Int:
4286     return true;
4287   // GPR
4288   case X86::POPCNT32rm:
4289   case X86::POPCNT32rr:
4290   case X86::POPCNT64rm:
4291   case X86::POPCNT64rr:
4292     return Subtarget.hasPOPCNTFalseDeps();
4293   case X86::LZCNT32rm:
4294   case X86::LZCNT32rr:
4295   case X86::LZCNT64rm:
4296   case X86::LZCNT64rr:
4297   case X86::TZCNT32rm:
4298   case X86::TZCNT32rr:
4299   case X86::TZCNT64rm:
4300   case X86::TZCNT64rr:
4301     return Subtarget.hasLZCNTFalseDeps();
4302   }
4303
4304   return false;
4305 }
4306
4307 /// Inform the BreakFalseDeps pass how many idle
4308 /// instructions we would like before a partial register update.
4309 unsigned X86InstrInfo::getPartialRegUpdateClearance(
4310     const MachineInstr &MI, unsigned OpNum,
4311     const TargetRegisterInfo *TRI) const {
4312   if (OpNum != 0 || !hasPartialRegUpdate(MI.getOpcode(), Subtarget))
4313     return 0;
4314
4315   // If MI is marked as reading Reg, the partial register update is wanted.
4316   const MachineOperand &MO = MI.getOperand(0);
4317   unsigned Reg = MO.getReg();
4318   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
4319     if (MO.readsReg() || MI.readsVirtualRegister(Reg))
4320       return 0;
4321   } else {
4322     if (MI.readsRegister(Reg, TRI))
4323       return 0;
4324   }
4325
4326   // If any instructions in the clearance range are reading Reg, insert a
4327   // dependency breaking instruction, which is inexpensive and is likely to
4328   // be hidden in other instruction's cycles.
4329   return PartialRegUpdateClearance;
4330 }
4331
4332 // Return true for any instruction the copies the high bits of the first source
4333 // operand into the unused high bits of the destination operand.
4334 static bool hasUndefRegUpdate(unsigned Opcode, bool ForLoadFold = false) {
4335   switch (Opcode) {
4336   case X86::VCVTSI2SSrr:
4337   case X86::VCVTSI2SSrm:
4338   case X86::VCVTSI2SSrr_Int:
4339   case X86::VCVTSI2SSrm_Int:
4340   case X86::VCVTSI642SSrr:
4341   case X86::VCVTSI642SSrm:
4342   case X86::VCVTSI642SSrr_Int:
4343   case X86::VCVTSI642SSrm_Int:
4344   case X86::VCVTSI2SDrr:
4345   case X86::VCVTSI2SDrm:
4346   case X86::VCVTSI2SDrr_Int:
4347   case X86::VCVTSI2SDrm_Int:
4348   case X86::VCVTSI642SDrr:
4349   case X86::VCVTSI642SDrm:
4350   case X86::VCVTSI642SDrr_Int:
4351   case X86::VCVTSI642SDrm_Int:
4352   // AVX-512
4353   case X86::VCVTSI2SSZrr:
4354   case X86::VCVTSI2SSZrm:
4355   case X86::VCVTSI2SSZrr_Int:
4356   case X86::VCVTSI2SSZrrb_Int:
4357   case X86::VCVTSI2SSZrm_Int:
4358   case X86::VCVTSI642SSZrr:
4359   case X86::VCVTSI642SSZrm:
4360   case X86::VCVTSI642SSZrr_Int:
4361   case X86::VCVTSI642SSZrrb_Int:
4362   case X86::VCVTSI642SSZrm_Int:
4363   case X86::VCVTSI2SDZrr:
4364   case X86::VCVTSI2SDZrm:
4365   case X86::VCVTSI2SDZrr_Int:
4366   case X86::VCVTSI2SDZrrb_Int:
4367   case X86::VCVTSI2SDZrm_Int:
4368   case X86::VCVTSI642SDZrr:
4369   case X86::VCVTSI642SDZrm:
4370   case X86::VCVTSI642SDZrr_Int:
4371   case X86::VCVTSI642SDZrrb_Int:
4372   case X86::VCVTSI642SDZrm_Int:
4373   case X86::VCVTUSI2SSZrr:
4374   case X86::VCVTUSI2SSZrm:
4375   case X86::VCVTUSI2SSZrr_Int:
4376   case X86::VCVTUSI2SSZrrb_Int:
4377   case X86::VCVTUSI2SSZrm_Int:
4378   case X86::VCVTUSI642SSZrr:
4379   case X86::VCVTUSI642SSZrm:
4380   case X86::VCVTUSI642SSZrr_Int:
4381   case X86::VCVTUSI642SSZrrb_Int:
4382   case X86::VCVTUSI642SSZrm_Int:
4383   case X86::VCVTUSI2SDZrr:
4384   case X86::VCVTUSI2SDZrm:
4385   case X86::VCVTUSI2SDZrr_Int:
4386   case X86::VCVTUSI2SDZrm_Int:
4387   case X86::VCVTUSI642SDZrr:
4388   case X86::VCVTUSI642SDZrm:
4389   case X86::VCVTUSI642SDZrr_Int:
4390   case X86::VCVTUSI642SDZrrb_Int:
4391   case X86::VCVTUSI642SDZrm_Int:
4392     // Load folding won't effect the undef register update since the input is
4393     // a GPR.
4394     return !ForLoadFold;
4395   case X86::VCVTSD2SSrr:
4396   case X86::VCVTSD2SSrm:
4397   case X86::VCVTSD2SSrr_Int:
4398   case X86::VCVTSD2SSrm_Int:
4399   case X86::VCVTSS2SDrr:
4400   case X86::VCVTSS2SDrm:
4401   case X86::VCVTSS2SDrr_Int:
4402   case X86::VCVTSS2SDrm_Int:
4403   case X86::VRCPSSr:
4404   case X86::VRCPSSr_Int:
4405   case X86::VRCPSSm:
4406   case X86::VRCPSSm_Int:
4407   case X86::VROUNDSDr:
4408   case X86::VROUNDSDm:
4409   case X86::VROUNDSDr_Int:
4410   case X86::VROUNDSDm_Int:
4411   case X86::VROUNDSSr:
4412   case X86::VROUNDSSm:
4413   case X86::VROUNDSSr_Int:
4414   case X86::VROUNDSSm_Int:
4415   case X86::VRSQRTSSr:
4416   case X86::VRSQRTSSr_Int:
4417   case X86::VRSQRTSSm:
4418   case X86::VRSQRTSSm_Int:
4419   case X86::VSQRTSSr:
4420   case X86::VSQRTSSr_Int:
4421   case X86::VSQRTSSm:
4422   case X86::VSQRTSSm_Int:
4423   case X86::VSQRTSDr:
4424   case X86::VSQRTSDr_Int:
4425   case X86::VSQRTSDm:
4426   case X86::VSQRTSDm_Int:
4427   // AVX-512
4428   case X86::VCVTSD2SSZrr:
4429   case X86::VCVTSD2SSZrr_Int:
4430   case X86::VCVTSD2SSZrrb_Int:
4431   case X86::VCVTSD2SSZrm:
4432   case X86::VCVTSD2SSZrm_Int:
4433   case X86::VCVTSS2SDZrr:
4434   case X86::VCVTSS2SDZrr_Int:
4435   case X86::VCVTSS2SDZrrb_Int:
4436   case X86::VCVTSS2SDZrm:
4437   case X86::VCVTSS2SDZrm_Int:
4438   case X86::VGETEXPSDZr:
4439   case X86::VGETEXPSDZrb:
4440   case X86::VGETEXPSDZm:
4441   case X86::VGETEXPSSZr:
4442   case X86::VGETEXPSSZrb:
4443   case X86::VGETEXPSSZm:
4444   case X86::VGETMANTSDZrri:
4445   case X86::VGETMANTSDZrrib:
4446   case X86::VGETMANTSDZrmi:
4447   case X86::VGETMANTSSZrri:
4448   case X86::VGETMANTSSZrrib:
4449   case X86::VGETMANTSSZrmi:
4450   case X86::VRNDSCALESDZr:
4451   case X86::VRNDSCALESDZr_Int:
4452   case X86::VRNDSCALESDZrb_Int:
4453   case X86::VRNDSCALESDZm:
4454   case X86::VRNDSCALESDZm_Int:
4455   case X86::VRNDSCALESSZr:
4456   case X86::VRNDSCALESSZr_Int:
4457   case X86::VRNDSCALESSZrb_Int:
4458   case X86::VRNDSCALESSZm:
4459   case X86::VRNDSCALESSZm_Int:
4460   case X86::VRCP14SDZrr:
4461   case X86::VRCP14SDZrm:
4462   case X86::VRCP14SSZrr:
4463   case X86::VRCP14SSZrm:
4464   case X86::VRCP28SDZr:
4465   case X86::VRCP28SDZrb:
4466   case X86::VRCP28SDZm:
4467   case X86::VRCP28SSZr:
4468   case X86::VRCP28SSZrb:
4469   case X86::VRCP28SSZm:
4470   case X86::VREDUCESSZrmi:
4471   case X86::VREDUCESSZrri:
4472   case X86::VREDUCESSZrrib:
4473   case X86::VRSQRT14SDZrr:
4474   case X86::VRSQRT14SDZrm:
4475   case X86::VRSQRT14SSZrr:
4476   case X86::VRSQRT14SSZrm:
4477   case X86::VRSQRT28SDZr:
4478   case X86::VRSQRT28SDZrb:
4479   case X86::VRSQRT28SDZm:
4480   case X86::VRSQRT28SSZr:
4481   case X86::VRSQRT28SSZrb:
4482   case X86::VRSQRT28SSZm:
4483   case X86::VSQRTSSZr:
4484   case X86::VSQRTSSZr_Int:
4485   case X86::VSQRTSSZrb_Int:
4486   case X86::VSQRTSSZm:
4487   case X86::VSQRTSSZm_Int:
4488   case X86::VSQRTSDZr:
4489   case X86::VSQRTSDZr_Int:
4490   case X86::VSQRTSDZrb_Int:
4491   case X86::VSQRTSDZm:
4492   case X86::VSQRTSDZm_Int:
4493     return true;
4494   }
4495
4496   return false;
4497 }
4498
4499 /// Inform the BreakFalseDeps pass how many idle instructions we would like
4500 /// before certain undef register reads.
4501 ///
4502 /// This catches the VCVTSI2SD family of instructions:
4503 ///
4504 /// vcvtsi2sdq %rax, undef %xmm0, %xmm14
4505 ///
4506 /// We should to be careful *not* to catch VXOR idioms which are presumably
4507 /// handled specially in the pipeline:
4508 ///
4509 /// vxorps undef %xmm1, undef %xmm1, %xmm1
4510 ///
4511 /// Like getPartialRegUpdateClearance, this makes a strong assumption that the
4512 /// high bits that are passed-through are not live.
4513 unsigned
4514 X86InstrInfo::getUndefRegClearance(const MachineInstr &MI, unsigned &OpNum,
4515                                    const TargetRegisterInfo *TRI) const {
4516   if (!hasUndefRegUpdate(MI.getOpcode()))
4517     return 0;
4518
4519   // Set the OpNum parameter to the first source operand.
4520   OpNum = 1;
4521
4522   const MachineOperand &MO = MI.getOperand(OpNum);
4523   if (MO.isUndef() && TargetRegisterInfo::isPhysicalRegister(MO.getReg())) {
4524     return UndefRegClearance;
4525   }
4526   return 0;
4527 }
4528
4529 void X86InstrInfo::breakPartialRegDependency(
4530     MachineInstr &MI, unsigned OpNum, const TargetRegisterInfo *TRI) const {
4531   unsigned Reg = MI.getOperand(OpNum).getReg();
4532   // If MI kills this register, the false dependence is already broken.
4533   if (MI.killsRegister(Reg, TRI))
4534     return;
4535
4536   if (X86::VR128RegClass.contains(Reg)) {
4537     // These instructions are all floating point domain, so xorps is the best
4538     // choice.
4539     unsigned Opc = Subtarget.hasAVX() ? X86::VXORPSrr : X86::XORPSrr;
4540     BuildMI(*MI.getParent(), MI, MI.getDebugLoc(), get(Opc), Reg)
4541         .addReg(Reg, RegState::Undef)
4542         .addReg(Reg, RegState::Undef);
4543     MI.addRegisterKilled(Reg, TRI, true);
4544   } else if (X86::VR256RegClass.contains(Reg)) {
4545     // Use vxorps to clear the full ymm register.
4546     // It wants to read and write the xmm sub-register.
4547     unsigned XReg = TRI->getSubReg(Reg, X86::sub_xmm);
4548     BuildMI(*MI.getParent(), MI, MI.getDebugLoc(), get(X86::VXORPSrr), XReg)
4549         .addReg(XReg, RegState::Undef)
4550         .addReg(XReg, RegState::Undef)
4551         .addReg(Reg, RegState::ImplicitDefine);
4552     MI.addRegisterKilled(Reg, TRI, true);
4553   } else if (X86::GR64RegClass.contains(Reg)) {
4554     // Using XOR32rr because it has shorter encoding and zeros up the upper bits
4555     // as well.
4556     unsigned XReg = TRI->getSubReg(Reg, X86::sub_32bit);
4557     BuildMI(*MI.getParent(), MI, MI.getDebugLoc(), get(X86::XOR32rr), XReg)
4558         .addReg(XReg, RegState::Undef)
4559         .addReg(XReg, RegState::Undef)
4560         .addReg(Reg, RegState::ImplicitDefine);
4561     MI.addRegisterKilled(Reg, TRI, true);
4562   } else if (X86::GR32RegClass.contains(Reg)) {
4563     BuildMI(*MI.getParent(), MI, MI.getDebugLoc(), get(X86::XOR32rr), Reg)
4564         .addReg(Reg, RegState::Undef)
4565         .addReg(Reg, RegState::Undef);
4566     MI.addRegisterKilled(Reg, TRI, true);
4567   }
4568 }
4569
4570 static void addOperands(MachineInstrBuilder &MIB, ArrayRef<MachineOperand> MOs,
4571                         int PtrOffset = 0) {
4572   unsigned NumAddrOps = MOs.size();
4573
4574   if (NumAddrOps < 4) {
4575     // FrameIndex only - add an immediate offset (whether its zero or not).
4576     for (unsigned i = 0; i != NumAddrOps; ++i)
4577       MIB.add(MOs[i]);
4578     addOffset(MIB, PtrOffset);
4579   } else {
4580     // General Memory Addressing - we need to add any offset to an existing
4581     // offset.
4582     assert(MOs.size() == 5 && "Unexpected memory operand list length");
4583     for (unsigned i = 0; i != NumAddrOps; ++i) {
4584       const MachineOperand &MO = MOs[i];
4585       if (i == 3 && PtrOffset != 0) {
4586         MIB.addDisp(MO, PtrOffset);
4587       } else {
4588         MIB.add(MO);
4589       }
4590     }
4591   }
4592 }
4593
4594 static void updateOperandRegConstraints(MachineFunction &MF,
4595                                         MachineInstr &NewMI,
4596                                         const TargetInstrInfo &TII) {
4597   MachineRegisterInfo &MRI = MF.getRegInfo();
4598   const TargetRegisterInfo &TRI = *MRI.getTargetRegisterInfo();
4599
4600   for (int Idx : llvm::seq<int>(0, NewMI.getNumOperands())) {
4601     MachineOperand &MO = NewMI.getOperand(Idx);
4602     // We only need to update constraints on virtual register operands.
4603     if (!MO.isReg())
4604       continue;
4605     unsigned Reg = MO.getReg();
4606     if (!TRI.isVirtualRegister(Reg))
4607       continue;
4608
4609     auto *NewRC = MRI.constrainRegClass(
4610         Reg, TII.getRegClass(NewMI.getDesc(), Idx, &TRI, MF));
4611     if (!NewRC) {
4612       LLVM_DEBUG(
4613           dbgs() << "WARNING: Unable to update register constraint for operand "
4614                  << Idx << " of instruction:\n";
4615           NewMI.dump(); dbgs() << "\n");
4616     }
4617   }
4618 }
4619
4620 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
4621                                      ArrayRef<MachineOperand> MOs,
4622                                      MachineBasicBlock::iterator InsertPt,
4623                                      MachineInstr &MI,
4624                                      const TargetInstrInfo &TII) {
4625   // Create the base instruction with the memory operand as the first part.
4626   // Omit the implicit operands, something BuildMI can't do.
4627   MachineInstr *NewMI =
4628       MF.CreateMachineInstr(TII.get(Opcode), MI.getDebugLoc(), true);
4629   MachineInstrBuilder MIB(MF, NewMI);
4630   addOperands(MIB, MOs);
4631
4632   // Loop over the rest of the ri operands, converting them over.
4633   unsigned NumOps = MI.getDesc().getNumOperands() - 2;
4634   for (unsigned i = 0; i != NumOps; ++i) {
4635     MachineOperand &MO = MI.getOperand(i + 2);
4636     MIB.add(MO);
4637   }
4638   for (unsigned i = NumOps + 2, e = MI.getNumOperands(); i != e; ++i) {
4639     MachineOperand &MO = MI.getOperand(i);
4640     MIB.add(MO);
4641   }
4642
4643   updateOperandRegConstraints(MF, *NewMI, TII);
4644
4645   MachineBasicBlock *MBB = InsertPt->getParent();
4646   MBB->insert(InsertPt, NewMI);
4647
4648   return MIB;
4649 }
4650
4651 static MachineInstr *FuseInst(MachineFunction &MF, unsigned Opcode,
4652                               unsigned OpNo, ArrayRef<MachineOperand> MOs,
4653                               MachineBasicBlock::iterator InsertPt,
4654                               MachineInstr &MI, const TargetInstrInfo &TII,
4655                               int PtrOffset = 0) {
4656   // Omit the implicit operands, something BuildMI can't do.
4657   MachineInstr *NewMI =
4658       MF.CreateMachineInstr(TII.get(Opcode), MI.getDebugLoc(), true);
4659   MachineInstrBuilder MIB(MF, NewMI);
4660
4661   for (unsigned i = 0, e = MI.getNumOperands(); i != e; ++i) {
4662     MachineOperand &MO = MI.getOperand(i);
4663     if (i == OpNo) {
4664       assert(MO.isReg() && "Expected to fold into reg operand!");
4665       addOperands(MIB, MOs, PtrOffset);
4666     } else {
4667       MIB.add(MO);
4668     }
4669   }
4670
4671   updateOperandRegConstraints(MF, *NewMI, TII);
4672
4673   MachineBasicBlock *MBB = InsertPt->getParent();
4674   MBB->insert(InsertPt, NewMI);
4675
4676   return MIB;
4677 }
4678
4679 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
4680                                 ArrayRef<MachineOperand> MOs,
4681                                 MachineBasicBlock::iterator InsertPt,
4682                                 MachineInstr &MI) {
4683   MachineInstrBuilder MIB = BuildMI(*InsertPt->getParent(), InsertPt,
4684                                     MI.getDebugLoc(), TII.get(Opcode));
4685   addOperands(MIB, MOs);
4686   return MIB.addImm(0);
4687 }
4688
4689 MachineInstr *X86InstrInfo::foldMemoryOperandCustom(
4690     MachineFunction &MF, MachineInstr &MI, unsigned OpNum,
4691     ArrayRef<MachineOperand> MOs, MachineBasicBlock::iterator InsertPt,
4692     unsigned Size, unsigned Align) const {
4693   switch (MI.getOpcode()) {
4694   case X86::INSERTPSrr:
4695   case X86::VINSERTPSrr:
4696   case X86::VINSERTPSZrr:
4697     // Attempt to convert the load of inserted vector into a fold load
4698     // of a single float.
4699     if (OpNum == 2) {
4700       unsigned Imm = MI.getOperand(MI.getNumOperands() - 1).getImm();
4701       unsigned ZMask = Imm & 15;
4702       unsigned DstIdx = (Imm >> 4) & 3;
4703       unsigned SrcIdx = (Imm >> 6) & 3;
4704
4705       const TargetRegisterInfo &TRI = *MF.getSubtarget().getRegisterInfo();
4706       const TargetRegisterClass *RC = getRegClass(MI.getDesc(), OpNum, &RI, MF);
4707       unsigned RCSize = TRI.getRegSizeInBits(*RC) / 8;
4708       if (Size <= RCSize && 4 <= Align) {
4709         int PtrOffset = SrcIdx * 4;
4710         unsigned NewImm = (DstIdx << 4) | ZMask;
4711         unsigned NewOpCode =
4712             (MI.getOpcode() == X86::VINSERTPSZrr) ? X86::VINSERTPSZrm :
4713             (MI.getOpcode() == X86::VINSERTPSrr)  ? X86::VINSERTPSrm  :
4714                                                     X86::INSERTPSrm;
4715         MachineInstr *NewMI =
4716             FuseInst(MF, NewOpCode, OpNum, MOs, InsertPt, MI, *this, PtrOffset);
4717         NewMI->getOperand(NewMI->getNumOperands() - 1).setImm(NewImm);
4718         return NewMI;
4719       }
4720     }
4721     break;
4722   case X86::MOVHLPSrr:
4723   case X86::VMOVHLPSrr:
4724   case X86::VMOVHLPSZrr:
4725     // Move the upper 64-bits of the second operand to the lower 64-bits.
4726     // To fold the load, adjust the pointer to the upper and use (V)MOVLPS.
4727     // TODO: In most cases AVX doesn't have a 8-byte alignment requirement.
4728     if (OpNum == 2) {
4729       const TargetRegisterInfo &TRI = *MF.getSubtarget().getRegisterInfo();
4730       const TargetRegisterClass *RC = getRegClass(MI.getDesc(), OpNum, &RI, MF);
4731       unsigned RCSize = TRI.getRegSizeInBits(*RC) / 8;
4732       if (Size <= RCSize && 8 <= Align) {
4733         unsigned NewOpCode =
4734             (MI.getOpcode() == X86::VMOVHLPSZrr) ? X86::VMOVLPSZ128rm :
4735             (MI.getOpcode() == X86::VMOVHLPSrr)  ? X86::VMOVLPSrm     :
4736                                                    X86::MOVLPSrm;
4737         MachineInstr *NewMI =
4738             FuseInst(MF, NewOpCode, OpNum, MOs, InsertPt, MI, *this, 8);
4739         return NewMI;
4740       }
4741     }
4742     break;
4743   };
4744
4745   return nullptr;
4746 }
4747
4748 static bool shouldPreventUndefRegUpdateMemFold(MachineFunction &MF,
4749                                                MachineInstr &MI) {
4750   if (!hasUndefRegUpdate(MI.getOpcode(), /*ForLoadFold*/true) ||
4751       !MI.getOperand(1).isReg())
4752     return false;
4753
4754   // The are two cases we need to handle depending on where in the pipeline
4755   // the folding attempt is being made.
4756   // -Register has the undef flag set.
4757   // -Register is produced by the IMPLICIT_DEF instruction.
4758
4759   if (MI.getOperand(1).isUndef())
4760     return true;
4761
4762   MachineRegisterInfo &RegInfo = MF.getRegInfo();
4763   MachineInstr *VRegDef = RegInfo.getUniqueVRegDef(MI.getOperand(1).getReg());
4764   return VRegDef && VRegDef->isImplicitDef();
4765 }
4766
4767
4768 MachineInstr *X86InstrInfo::foldMemoryOperandImpl(
4769     MachineFunction &MF, MachineInstr &MI, unsigned OpNum,
4770     ArrayRef<MachineOperand> MOs, MachineBasicBlock::iterator InsertPt,
4771     unsigned Size, unsigned Align, bool AllowCommute) const {
4772   bool isSlowTwoMemOps = Subtarget.slowTwoMemOps();
4773   bool isTwoAddrFold = false;
4774
4775   // For CPUs that favor the register form of a call or push,
4776   // do not fold loads into calls or pushes, unless optimizing for size
4777   // aggressively.
4778   if (isSlowTwoMemOps && !MF.getFunction().optForMinSize() &&
4779       (MI.getOpcode() == X86::CALL32r || MI.getOpcode() == X86::CALL64r ||
4780        MI.getOpcode() == X86::PUSH16r || MI.getOpcode() == X86::PUSH32r ||
4781        MI.getOpcode() == X86::PUSH64r))
4782     return nullptr;
4783
4784   // Avoid partial and undef register update stalls unless optimizing for size.
4785   if (!MF.getFunction().optForSize() &&
4786       (hasPartialRegUpdate(MI.getOpcode(), Subtarget, /*ForLoadFold*/true) ||
4787        shouldPreventUndefRegUpdateMemFold(MF, MI)))
4788     return nullptr;
4789
4790   unsigned NumOps = MI.getDesc().getNumOperands();
4791   bool isTwoAddr =
4792       NumOps > 1 && MI.getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
4793
4794   // FIXME: AsmPrinter doesn't know how to handle
4795   // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
4796   if (MI.getOpcode() == X86::ADD32ri &&
4797       MI.getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
4798     return nullptr;
4799
4800   // GOTTPOFF relocation loads can only be folded into add instructions.
4801   // FIXME: Need to exclude other relocations that only support specific
4802   // instructions.
4803   if (MOs.size() == X86::AddrNumOperands &&
4804       MOs[X86::AddrDisp].getTargetFlags() == X86II::MO_GOTTPOFF &&
4805       MI.getOpcode() != X86::ADD64rr)
4806     return nullptr;
4807
4808   MachineInstr *NewMI = nullptr;
4809
4810   // Attempt to fold any custom cases we have.
4811   if (MachineInstr *CustomMI =
4812           foldMemoryOperandCustom(MF, MI, OpNum, MOs, InsertPt, Size, Align))
4813     return CustomMI;
4814
4815   const X86MemoryFoldTableEntry *I = nullptr;
4816
4817   // Folding a memory location into the two-address part of a two-address
4818   // instruction is different than folding it other places.  It requires
4819   // replacing the *two* registers with the memory location.
4820   if (isTwoAddr && NumOps >= 2 && OpNum < 2 && MI.getOperand(0).isReg() &&
4821       MI.getOperand(1).isReg() &&
4822       MI.getOperand(0).getReg() == MI.getOperand(1).getReg()) {
4823     I = lookupTwoAddrFoldTable(MI.getOpcode());
4824     isTwoAddrFold = true;
4825   } else {
4826     if (OpNum == 0) {
4827       if (MI.getOpcode() == X86::MOV32r0) {
4828         NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, InsertPt, MI);
4829         if (NewMI)
4830           return NewMI;
4831       }
4832     }
4833
4834     I = lookupFoldTable(MI.getOpcode(), OpNum);
4835   }
4836
4837   if (I != nullptr) {
4838     unsigned Opcode = I->DstOp;
4839     unsigned MinAlign = (I->Flags & TB_ALIGN_MASK) >> TB_ALIGN_SHIFT;
4840     if (Align < MinAlign)
4841       return nullptr;
4842     bool NarrowToMOV32rm = false;
4843     if (Size) {
4844       const TargetRegisterInfo &TRI = *MF.getSubtarget().getRegisterInfo();
4845       const TargetRegisterClass *RC = getRegClass(MI.getDesc(), OpNum,
4846                                                   &RI, MF);
4847       unsigned RCSize = TRI.getRegSizeInBits(*RC) / 8;
4848       if (Size < RCSize) {
4849         // Check if it's safe to fold the load. If the size of the object is
4850         // narrower than the load width, then it's not.
4851         if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
4852           return nullptr;
4853         // If this is a 64-bit load, but the spill slot is 32, then we can do
4854         // a 32-bit load which is implicitly zero-extended. This likely is
4855         // due to live interval analysis remat'ing a load from stack slot.
4856         if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
4857           return nullptr;
4858         Opcode = X86::MOV32rm;
4859         NarrowToMOV32rm = true;
4860       }
4861     }
4862
4863     if (isTwoAddrFold)
4864       NewMI = FuseTwoAddrInst(MF, Opcode, MOs, InsertPt, MI, *this);
4865     else
4866       NewMI = FuseInst(MF, Opcode, OpNum, MOs, InsertPt, MI, *this);
4867
4868     if (NarrowToMOV32rm) {
4869       // If this is the special case where we use a MOV32rm to load a 32-bit
4870       // value and zero-extend the top bits. Change the destination register
4871       // to a 32-bit one.
4872       unsigned DstReg = NewMI->getOperand(0).getReg();
4873       if (TargetRegisterInfo::isPhysicalRegister(DstReg))
4874         NewMI->getOperand(0).setReg(RI.getSubReg(DstReg, X86::sub_32bit));
4875       else
4876         NewMI->getOperand(0).setSubReg(X86::sub_32bit);
4877     }
4878     return NewMI;
4879   }
4880
4881   // If the instruction and target operand are commutable, commute the
4882   // instruction and try again.
4883   if (AllowCommute) {
4884     unsigned CommuteOpIdx1 = OpNum, CommuteOpIdx2 = CommuteAnyOperandIndex;
4885     if (findCommutedOpIndices(MI, CommuteOpIdx1, CommuteOpIdx2)) {
4886       bool HasDef = MI.getDesc().getNumDefs();
4887       unsigned Reg0 = HasDef ? MI.getOperand(0).getReg() : 0;
4888       unsigned Reg1 = MI.getOperand(CommuteOpIdx1).getReg();
4889       unsigned Reg2 = MI.getOperand(CommuteOpIdx2).getReg();
4890       bool Tied1 =
4891           0 == MI.getDesc().getOperandConstraint(CommuteOpIdx1, MCOI::TIED_TO);
4892       bool Tied2 =
4893           0 == MI.getDesc().getOperandConstraint(CommuteOpIdx2, MCOI::TIED_TO);
4894
4895       // If either of the commutable operands are tied to the destination
4896       // then we can not commute + fold.
4897       if ((HasDef && Reg0 == Reg1 && Tied1) ||
4898           (HasDef && Reg0 == Reg2 && Tied2))
4899         return nullptr;
4900
4901       MachineInstr *CommutedMI =
4902           commuteInstruction(MI, false, CommuteOpIdx1, CommuteOpIdx2);
4903       if (!CommutedMI) {
4904         // Unable to commute.
4905         return nullptr;
4906       }
4907       if (CommutedMI != &MI) {
4908         // New instruction. We can't fold from this.
4909         CommutedMI->eraseFromParent();
4910         return nullptr;
4911       }
4912
4913       // Attempt to fold with the commuted version of the instruction.
4914       NewMI = foldMemoryOperandImpl(MF, MI, CommuteOpIdx2, MOs, InsertPt,
4915                                     Size, Align, /*AllowCommute=*/false);
4916       if (NewMI)
4917         return NewMI;
4918
4919       // Folding failed again - undo the commute before returning.
4920       MachineInstr *UncommutedMI =
4921           commuteInstruction(MI, false, CommuteOpIdx1, CommuteOpIdx2);
4922       if (!UncommutedMI) {
4923         // Unable to commute.
4924         return nullptr;
4925       }
4926       if (UncommutedMI != &MI) {
4927         // New instruction. It doesn't need to be kept.
4928         UncommutedMI->eraseFromParent();
4929         return nullptr;
4930       }
4931
4932       // Return here to prevent duplicate fuse failure report.
4933       return nullptr;
4934     }
4935   }
4936
4937   // No fusion
4938   if (PrintFailedFusing && !MI.isCopy())
4939     dbgs() << "We failed to fuse operand " << OpNum << " in " << MI;
4940   return nullptr;
4941 }
4942
4943 MachineInstr *
4944 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF, MachineInstr &MI,
4945                                     ArrayRef<unsigned> Ops,
4946                                     MachineBasicBlock::iterator InsertPt,
4947                                     int FrameIndex, LiveIntervals *LIS) const {
4948   // Check switch flag
4949   if (NoFusing)
4950     return nullptr;
4951
4952   // Avoid partial and undef register update stalls unless optimizing for size.
4953   if (!MF.getFunction().optForSize() &&
4954       (hasPartialRegUpdate(MI.getOpcode(), Subtarget, /*ForLoadFold*/true) ||
4955        shouldPreventUndefRegUpdateMemFold(MF, MI)))
4956     return nullptr;
4957
4958   // Don't fold subreg spills, or reloads that use a high subreg.
4959   for (auto Op : Ops) {
4960     MachineOperand &MO = MI.getOperand(Op);
4961     auto SubReg = MO.getSubReg();
4962     if (SubReg && (MO.isDef() || SubReg == X86::sub_8bit_hi))
4963       return nullptr;
4964   }
4965
4966   const MachineFrameInfo &MFI = MF.getFrameInfo();
4967   unsigned Size = MFI.getObjectSize(FrameIndex);
4968   unsigned Alignment = MFI.getObjectAlignment(FrameIndex);
4969   // If the function stack isn't realigned we don't want to fold instructions
4970   // that need increased alignment.
4971   if (!RI.needsStackRealignment(MF))
4972     Alignment =
4973         std::min(Alignment, Subtarget.getFrameLowering()->getStackAlignment());
4974   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
4975     unsigned NewOpc = 0;
4976     unsigned RCSize = 0;
4977     switch (MI.getOpcode()) {
4978     default: return nullptr;
4979     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
4980     case X86::TEST16rr: NewOpc = X86::CMP16ri8; RCSize = 2; break;
4981     case X86::TEST32rr: NewOpc = X86::CMP32ri8; RCSize = 4; break;
4982     case X86::TEST64rr: NewOpc = X86::CMP64ri8; RCSize = 8; break;
4983     }
4984     // Check if it's safe to fold the load. If the size of the object is
4985     // narrower than the load width, then it's not.
4986     if (Size < RCSize)
4987       return nullptr;
4988     // Change to CMPXXri r, 0 first.
4989     MI.setDesc(get(NewOpc));
4990     MI.getOperand(1).ChangeToImmediate(0);
4991   } else if (Ops.size() != 1)
4992     return nullptr;
4993
4994   return foldMemoryOperandImpl(MF, MI, Ops[0],
4995                                MachineOperand::CreateFI(FrameIndex), InsertPt,
4996                                Size, Alignment, /*AllowCommute=*/true);
4997 }
4998
4999 /// Check if \p LoadMI is a partial register load that we can't fold into \p MI
5000 /// because the latter uses contents that wouldn't be defined in the folded
5001 /// version.  For instance, this transformation isn't legal:
5002 ///   movss (%rdi), %xmm0
5003 ///   addps %xmm0, %xmm0
5004 /// ->
5005 ///   addps (%rdi), %xmm0
5006 ///
5007 /// But this one is:
5008 ///   movss (%rdi), %xmm0
5009 ///   addss %xmm0, %xmm0
5010 /// ->
5011 ///   addss (%rdi), %xmm0
5012 ///
5013 static bool isNonFoldablePartialRegisterLoad(const MachineInstr &LoadMI,
5014                                              const MachineInstr &UserMI,
5015                                              const MachineFunction &MF) {
5016   unsigned Opc = LoadMI.getOpcode();
5017   unsigned UserOpc = UserMI.getOpcode();
5018   const TargetRegisterInfo &TRI = *MF.getSubtarget().getRegisterInfo();
5019   const TargetRegisterClass *RC =
5020       MF.getRegInfo().getRegClass(LoadMI.getOperand(0).getReg());
5021   unsigned RegSize = TRI.getRegSizeInBits(*RC);
5022
5023   if ((Opc == X86::MOVSSrm || Opc == X86::VMOVSSrm || Opc == X86::VMOVSSZrm) &&
5024       RegSize > 32) {
5025     // These instructions only load 32 bits, we can't fold them if the
5026     // destination register is wider than 32 bits (4 bytes), and its user
5027     // instruction isn't scalar (SS).
5028     switch (UserOpc) {
5029     case X86::ADDSSrr_Int: case X86::VADDSSrr_Int: case X86::VADDSSZrr_Int:
5030     case X86::CMPSSrr_Int: case X86::VCMPSSrr_Int: case X86::VCMPSSZrr_Int:
5031     case X86::DIVSSrr_Int: case X86::VDIVSSrr_Int: case X86::VDIVSSZrr_Int:
5032     case X86::MAXSSrr_Int: case X86::VMAXSSrr_Int: case X86::VMAXSSZrr_Int:
5033     case X86::MINSSrr_Int: case X86::VMINSSrr_Int: case X86::VMINSSZrr_Int:
5034     case X86::MULSSrr_Int: case X86::VMULSSrr_Int: case X86::VMULSSZrr_Int:
5035     case X86::SUBSSrr_Int: case X86::VSUBSSrr_Int: case X86::VSUBSSZrr_Int:
5036     case X86::VADDSSZrr_Intk: case X86::VADDSSZrr_Intkz:
5037     case X86::VDIVSSZrr_Intk: case X86::VDIVSSZrr_Intkz:
5038     case X86::VMAXSSZrr_Intk: case X86::VMAXSSZrr_Intkz:
5039     case X86::VMINSSZrr_Intk: case X86::VMINSSZrr_Intkz:
5040     case X86::VMULSSZrr_Intk: case X86::VMULSSZrr_Intkz:
5041     case X86::VSUBSSZrr_Intk: case X86::VSUBSSZrr_Intkz:
5042     case X86::VFMADDSS4rr_Int:   case X86::VFNMADDSS4rr_Int:
5043     case X86::VFMSUBSS4rr_Int:   case X86::VFNMSUBSS4rr_Int:
5044     case X86::VFMADD132SSr_Int:  case X86::VFNMADD132SSr_Int:
5045     case X86::VFMADD213SSr_Int:  case X86::VFNMADD213SSr_Int:
5046     case X86::VFMADD231SSr_Int:  case X86::VFNMADD231SSr_Int:
5047     case X86::VFMSUB132SSr_Int:  case X86::VFNMSUB132SSr_Int:
5048     case X86::VFMSUB213SSr_Int:  case X86::VFNMSUB213SSr_Int:
5049     case X86::VFMSUB231SSr_Int:  case X86::VFNMSUB231SSr_Int:
5050     case X86::VFMADD132SSZr_Int: case X86::VFNMADD132SSZr_Int:
5051     case X86::VFMADD213SSZr_Int: case X86::VFNMADD213SSZr_Int:
5052     case X86::VFMADD231SSZr_Int: case X86::VFNMADD231SSZr_Int:
5053     case X86::VFMSUB132SSZr_Int: case X86::VFNMSUB132SSZr_Int:
5054     case X86::VFMSUB213SSZr_Int: case X86::VFNMSUB213SSZr_Int:
5055     case X86::VFMSUB231SSZr_Int: case X86::VFNMSUB231SSZr_Int:
5056     case X86::VFMADD132SSZr_Intk: case X86::VFNMADD132SSZr_Intk:
5057     case X86::VFMADD213SSZr_Intk: case X86::VFNMADD213SSZr_Intk:
5058     case X86::VFMADD231SSZr_Intk: case X86::VFNMADD231SSZr_Intk:
5059     case X86::VFMSUB132SSZr_Intk: case X86::VFNMSUB132SSZr_Intk:
5060     case X86::VFMSUB213SSZr_Intk: case X86::VFNMSUB213SSZr_Intk:
5061     case X86::VFMSUB231SSZr_Intk: case X86::VFNMSUB231SSZr_Intk:
5062     case X86::VFMADD132SSZr_Intkz: case X86::VFNMADD132SSZr_Intkz:
5063     case X86::VFMADD213SSZr_Intkz: case X86::VFNMADD213SSZr_Intkz:
5064     case X86::VFMADD231SSZr_Intkz: case X86::VFNMADD231SSZr_Intkz:
5065     case X86::VFMSUB132SSZr_Intkz: case X86::VFNMSUB132SSZr_Intkz:
5066     case X86::VFMSUB213SSZr_Intkz: case X86::VFNMSUB213SSZr_Intkz:
5067     case X86::VFMSUB231SSZr_Intkz: case X86::VFNMSUB231SSZr_Intkz:
5068       return false;
5069     default:
5070       return true;
5071     }
5072   }
5073
5074   if ((Opc == X86::MOVSDrm || Opc == X86::VMOVSDrm || Opc == X86::VMOVSDZrm) &&
5075       RegSize > 64) {
5076     // These instructions only load 64 bits, we can't fold them if the
5077     // destination register is wider than 64 bits (8 bytes), and its user
5078     // instruction isn't scalar (SD).
5079     switch (UserOpc) {
5080     case X86::ADDSDrr_Int: case X86::VADDSDrr_Int: case X86::VADDSDZrr_Int:
5081     case X86::CMPSDrr_Int: case X86::VCMPSDrr_Int: case X86::VCMPSDZrr_Int:
5082     case X86::DIVSDrr_Int: case X86::VDIVSDrr_Int: case X86::VDIVSDZrr_Int:
5083     case X86::MAXSDrr_Int: case X86::VMAXSDrr_Int: case X86::VMAXSDZrr_Int:
5084     case X86::MINSDrr_Int: case X86::VMINSDrr_Int: case X86::VMINSDZrr_Int:
5085     case X86::MULSDrr_Int: case X86::VMULSDrr_Int: case X86::VMULSDZrr_Int:
5086     case X86::SUBSDrr_Int: case X86::VSUBSDrr_Int: case X86::VSUBSDZrr_Int:
5087     case X86::VADDSDZrr_Intk: case X86::VADDSDZrr_Intkz:
5088     case X86::VDIVSDZrr_Intk: case X86::VDIVSDZrr_Intkz:
5089     case X86::VMAXSDZrr_Intk: case X86::VMAXSDZrr_Intkz:
5090     case X86::VMINSDZrr_Intk: case X86::VMINSDZrr_Intkz:
5091     case X86::VMULSDZrr_Intk: case X86::VMULSDZrr_Intkz:
5092     case X86::VSUBSDZrr_Intk: case X86::VSUBSDZrr_Intkz:
5093     case X86::VFMADDSD4rr_Int:   case X86::VFNMADDSD4rr_Int:
5094     case X86::VFMSUBSD4rr_Int:   case X86::VFNMSUBSD4rr_Int:
5095     case X86::VFMADD132SDr_Int:  case X86::VFNMADD132SDr_Int:
5096     case X86::VFMADD213SDr_Int:  case X86::VFNMADD213SDr_Int:
5097     case X86::VFMADD231SDr_Int:  case X86::VFNMADD231SDr_Int:
5098     case X86::VFMSUB132SDr_Int:  case X86::VFNMSUB132SDr_Int:
5099     case X86::VFMSUB213SDr_Int:  case X86::VFNMSUB213SDr_Int:
5100     case X86::VFMSUB231SDr_Int:  case X86::VFNMSUB231SDr_Int:
5101     case X86::VFMADD132SDZr_Int: case X86::VFNMADD132SDZr_Int:
5102     case X86::VFMADD213SDZr_Int: case X86::VFNMADD213SDZr_Int:
5103     case X86::VFMADD231SDZr_Int: case X86::VFNMADD231SDZr_Int:
5104     case X86::VFMSUB132SDZr_Int: case X86::VFNMSUB132SDZr_Int:
5105     case X86::VFMSUB213SDZr_Int: case X86::VFNMSUB213SDZr_Int:
5106     case X86::VFMSUB231SDZr_Int: case X86::VFNMSUB231SDZr_Int:
5107     case X86::VFMADD132SDZr_Intk: case X86::VFNMADD132SDZr_Intk:
5108     case X86::VFMADD213SDZr_Intk: case X86::VFNMADD213SDZr_Intk:
5109     case X86::VFMADD231SDZr_Intk: case X86::VFNMADD231SDZr_Intk:
5110     case X86::VFMSUB132SDZr_Intk: case X86::VFNMSUB132SDZr_Intk:
5111     case X86::VFMSUB213SDZr_Intk: case X86::VFNMSUB213SDZr_Intk:
5112     case X86::VFMSUB231SDZr_Intk: case X86::VFNMSUB231SDZr_Intk:
5113     case X86::VFMADD132SDZr_Intkz: case X86::VFNMADD132SDZr_Intkz:
5114     case X86::VFMADD213SDZr_Intkz: case X86::VFNMADD213SDZr_Intkz:
5115     case X86::VFMADD231SDZr_Intkz: case X86::VFNMADD231SDZr_Intkz:
5116     case X86::VFMSUB132SDZr_Intkz: case X86::VFNMSUB132SDZr_Intkz:
5117     case X86::VFMSUB213SDZr_Intkz: case X86::VFNMSUB213SDZr_Intkz:
5118     case X86::VFMSUB231SDZr_Intkz: case X86::VFNMSUB231SDZr_Intkz:
5119       return false;
5120     default:
5121       return true;
5122     }
5123   }
5124
5125   return false;
5126 }
5127
5128 MachineInstr *X86InstrInfo::foldMemoryOperandImpl(
5129     MachineFunction &MF, MachineInstr &MI, ArrayRef<unsigned> Ops,
5130     MachineBasicBlock::iterator InsertPt, MachineInstr &LoadMI,
5131     LiveIntervals *LIS) const {
5132
5133   // TODO: Support the case where LoadMI loads a wide register, but MI
5134   // only uses a subreg.
5135   for (auto Op : Ops) {
5136     if (MI.getOperand(Op).getSubReg())
5137       return nullptr;
5138   }
5139
5140   // If loading from a FrameIndex, fold directly from the FrameIndex.
5141   unsigned NumOps = LoadMI.getDesc().getNumOperands();
5142   int FrameIndex;
5143   if (isLoadFromStackSlot(LoadMI, FrameIndex)) {
5144     if (isNonFoldablePartialRegisterLoad(LoadMI, MI, MF))
5145       return nullptr;
5146     return foldMemoryOperandImpl(MF, MI, Ops, InsertPt, FrameIndex, LIS);
5147   }
5148
5149   // Check switch flag
5150   if (NoFusing) return nullptr;
5151
5152   // Avoid partial and undef register update stalls unless optimizing for size.
5153   if (!MF.getFunction().optForSize() &&
5154       (hasPartialRegUpdate(MI.getOpcode(), Subtarget, /*ForLoadFold*/true) ||
5155        shouldPreventUndefRegUpdateMemFold(MF, MI)))
5156     return nullptr;
5157
5158   // Determine the alignment of the load.
5159   unsigned Alignment = 0;
5160   if (LoadMI.hasOneMemOperand())
5161     Alignment = (*LoadMI.memoperands_begin())->getAlignment();
5162   else
5163     switch (LoadMI.getOpcode()) {
5164     case X86::AVX512_512_SET0:
5165     case X86::AVX512_512_SETALLONES:
5166       Alignment = 64;
5167       break;
5168     case X86::AVX2_SETALLONES:
5169     case X86::AVX1_SETALLONES:
5170     case X86::AVX_SET0:
5171     case X86::AVX512_256_SET0:
5172       Alignment = 32;
5173       break;
5174     case X86::V_SET0:
5175     case X86::V_SETALLONES:
5176     case X86::AVX512_128_SET0:
5177       Alignment = 16;
5178       break;
5179     case X86::MMX_SET0:
5180     case X86::FsFLD0SD:
5181     case X86::AVX512_FsFLD0SD:
5182       Alignment = 8;
5183       break;
5184     case X86::FsFLD0SS:
5185     case X86::AVX512_FsFLD0SS:
5186       Alignment = 4;
5187       break;
5188     default:
5189       return nullptr;
5190     }
5191   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
5192     unsigned NewOpc = 0;
5193     switch (MI.getOpcode()) {
5194     default: return nullptr;
5195     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
5196     case X86::TEST16rr: NewOpc = X86::CMP16ri8; break;
5197     case X86::TEST32rr: NewOpc = X86::CMP32ri8; break;
5198     case X86::TEST64rr: NewOpc = X86::CMP64ri8; break;
5199     }
5200     // Change to CMPXXri r, 0 first.
5201     MI.setDesc(get(NewOpc));
5202     MI.getOperand(1).ChangeToImmediate(0);
5203   } else if (Ops.size() != 1)
5204     return nullptr;
5205
5206   // Make sure the subregisters match.
5207   // Otherwise we risk changing the size of the load.
5208   if (LoadMI.getOperand(0).getSubReg() != MI.getOperand(Ops[0]).getSubReg())
5209     return nullptr;
5210
5211   SmallVector<MachineOperand,X86::AddrNumOperands> MOs;
5212   switch (LoadMI.getOpcode()) {
5213   case X86::MMX_SET0:
5214   case X86::V_SET0:
5215   case X86::V_SETALLONES:
5216   case X86::AVX2_SETALLONES:
5217   case X86::AVX1_SETALLONES:
5218   case X86::AVX_SET0:
5219   case X86::AVX512_128_SET0:
5220   case X86::AVX512_256_SET0:
5221   case X86::AVX512_512_SET0:
5222   case X86::AVX512_512_SETALLONES:
5223   case X86::FsFLD0SD:
5224   case X86::AVX512_FsFLD0SD:
5225   case X86::FsFLD0SS:
5226   case X86::AVX512_FsFLD0SS: {
5227     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
5228     // Create a constant-pool entry and operands to load from it.
5229
5230     // Medium and large mode can't fold loads this way.
5231     if (MF.getTarget().getCodeModel() != CodeModel::Small &&
5232         MF.getTarget().getCodeModel() != CodeModel::Kernel)
5233       return nullptr;
5234
5235     // x86-32 PIC requires a PIC base register for constant pools.
5236     unsigned PICBase = 0;
5237     if (MF.getTarget().isPositionIndependent()) {
5238       if (Subtarget.is64Bit())
5239         PICBase = X86::RIP;
5240       else
5241         // FIXME: PICBase = getGlobalBaseReg(&MF);
5242         // This doesn't work for several reasons.
5243         // 1. GlobalBaseReg may have been spilled.
5244         // 2. It may not be live at MI.
5245         return nullptr;
5246     }
5247
5248     // Create a constant-pool entry.
5249     MachineConstantPool &MCP = *MF.getConstantPool();
5250     Type *Ty;
5251     unsigned Opc = LoadMI.getOpcode();
5252     if (Opc == X86::FsFLD0SS || Opc == X86::AVX512_FsFLD0SS)
5253       Ty = Type::getFloatTy(MF.getFunction().getContext());
5254     else if (Opc == X86::FsFLD0SD || Opc == X86::AVX512_FsFLD0SD)
5255       Ty = Type::getDoubleTy(MF.getFunction().getContext());
5256     else if (Opc == X86::AVX512_512_SET0 || Opc == X86::AVX512_512_SETALLONES)
5257       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction().getContext()),16);
5258     else if (Opc == X86::AVX2_SETALLONES || Opc == X86::AVX_SET0 ||
5259              Opc == X86::AVX512_256_SET0 || Opc == X86::AVX1_SETALLONES)
5260       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction().getContext()), 8);
5261     else if (Opc == X86::MMX_SET0)
5262       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction().getContext()), 2);
5263     else
5264       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction().getContext()), 4);
5265
5266     bool IsAllOnes = (Opc == X86::V_SETALLONES || Opc == X86::AVX2_SETALLONES ||
5267                       Opc == X86::AVX512_512_SETALLONES ||
5268                       Opc == X86::AVX1_SETALLONES);
5269     const Constant *C = IsAllOnes ? Constant::getAllOnesValue(Ty) :
5270                                     Constant::getNullValue(Ty);
5271     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
5272
5273     // Create operands to load from the constant pool entry.
5274     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
5275     MOs.push_back(MachineOperand::CreateImm(1));
5276     MOs.push_back(MachineOperand::CreateReg(0, false));
5277     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
5278     MOs.push_back(MachineOperand::CreateReg(0, false));
5279     break;
5280   }
5281   default: {
5282     if (isNonFoldablePartialRegisterLoad(LoadMI, MI, MF))
5283       return nullptr;
5284
5285     // Folding a normal load. Just copy the load's address operands.
5286     MOs.append(LoadMI.operands_begin() + NumOps - X86::AddrNumOperands,
5287                LoadMI.operands_begin() + NumOps);
5288     break;
5289   }
5290   }
5291   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, InsertPt,
5292                                /*Size=*/0, Alignment, /*AllowCommute=*/true);
5293 }
5294
5295 static SmallVector<MachineMemOperand *, 2>
5296 extractLoadMMOs(ArrayRef<MachineMemOperand *> MMOs, MachineFunction &MF) {
5297   SmallVector<MachineMemOperand *, 2> LoadMMOs;
5298
5299   for (MachineMemOperand *MMO : MMOs) {
5300     if (!MMO->isLoad())
5301       continue;
5302
5303     if (!MMO->isStore()) {
5304       // Reuse the MMO.
5305       LoadMMOs.push_back(MMO);
5306     } else {
5307       // Clone the MMO and unset the store flag.
5308       LoadMMOs.push_back(MF.getMachineMemOperand(
5309           MMO->getPointerInfo(), MMO->getFlags() & ~MachineMemOperand::MOStore,
5310           MMO->getSize(), MMO->getBaseAlignment(), MMO->getAAInfo(), nullptr,
5311           MMO->getSyncScopeID(), MMO->getOrdering(),
5312           MMO->getFailureOrdering()));
5313     }
5314   }
5315
5316   return LoadMMOs;
5317 }
5318
5319 static SmallVector<MachineMemOperand *, 2>
5320 extractStoreMMOs(ArrayRef<MachineMemOperand *> MMOs, MachineFunction &MF) {
5321   SmallVector<MachineMemOperand *, 2> StoreMMOs;
5322
5323   for (MachineMemOperand *MMO : MMOs) {
5324     if (!MMO->isStore())
5325       continue;
5326
5327     if (!MMO->isLoad()) {
5328       // Reuse the MMO.
5329       StoreMMOs.push_back(MMO);
5330     } else {
5331       // Clone the MMO and unset the load flag.
5332       StoreMMOs.push_back(MF.getMachineMemOperand(
5333           MMO->getPointerInfo(), MMO->getFlags() & ~MachineMemOperand::MOLoad,
5334           MMO->getSize(), MMO->getBaseAlignment(), MMO->getAAInfo(), nullptr,
5335           MMO->getSyncScopeID(), MMO->getOrdering(),
5336           MMO->getFailureOrdering()));
5337     }
5338   }
5339
5340   return StoreMMOs;
5341 }
5342
5343 bool X86InstrInfo::unfoldMemoryOperand(
5344     MachineFunction &MF, MachineInstr &MI, unsigned Reg, bool UnfoldLoad,
5345     bool UnfoldStore, SmallVectorImpl<MachineInstr *> &NewMIs) const {
5346   const X86MemoryFoldTableEntry *I = lookupUnfoldTable(MI.getOpcode());
5347   if (I == nullptr)
5348     return false;
5349   unsigned Opc = I->DstOp;
5350   unsigned Index = I->Flags & TB_INDEX_MASK;
5351   bool FoldedLoad = I->Flags & TB_FOLDED_LOAD;
5352   bool FoldedStore = I->Flags & TB_FOLDED_STORE;
5353   if (UnfoldLoad && !FoldedLoad)
5354     return false;
5355   UnfoldLoad &= FoldedLoad;
5356   if (UnfoldStore && !FoldedStore)
5357     return false;
5358   UnfoldStore &= FoldedStore;
5359
5360   const MCInstrDesc &MCID = get(Opc);
5361   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
5362   // TODO: Check if 32-byte or greater accesses are slow too?
5363   if (!MI.hasOneMemOperand() && RC == &X86::VR128RegClass &&
5364       Subtarget.isUnalignedMem16Slow())
5365     // Without memoperands, loadRegFromAddr and storeRegToStackSlot will
5366     // conservatively assume the address is unaligned. That's bad for
5367     // performance.
5368     return false;
5369   SmallVector<MachineOperand, X86::AddrNumOperands> AddrOps;
5370   SmallVector<MachineOperand,2> BeforeOps;
5371   SmallVector<MachineOperand,2> AfterOps;
5372   SmallVector<MachineOperand,4> ImpOps;
5373   for (unsigned i = 0, e = MI.getNumOperands(); i != e; ++i) {
5374     MachineOperand &Op = MI.getOperand(i);
5375     if (i >= Index && i < Index + X86::AddrNumOperands)
5376       AddrOps.push_back(Op);
5377     else if (Op.isReg() && Op.isImplicit())
5378       ImpOps.push_back(Op);
5379     else if (i < Index)
5380       BeforeOps.push_back(Op);
5381     else if (i > Index)
5382       AfterOps.push_back(Op);
5383   }
5384
5385   // Emit the load instruction.
5386   if (UnfoldLoad) {
5387     auto MMOs = extractLoadMMOs(MI.memoperands(), MF);
5388     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs, NewMIs);
5389     if (UnfoldStore) {
5390       // Address operands cannot be marked isKill.
5391       for (unsigned i = 1; i != 1 + X86::AddrNumOperands; ++i) {
5392         MachineOperand &MO = NewMIs[0]->getOperand(i);
5393         if (MO.isReg())
5394           MO.setIsKill(false);
5395       }
5396     }
5397   }
5398
5399   // Emit the data processing instruction.
5400   MachineInstr *DataMI = MF.CreateMachineInstr(MCID, MI.getDebugLoc(), true);
5401   MachineInstrBuilder MIB(MF, DataMI);
5402
5403   if (FoldedStore)
5404     MIB.addReg(Reg, RegState::Define);
5405   for (MachineOperand &BeforeOp : BeforeOps)
5406     MIB.add(BeforeOp);
5407   if (FoldedLoad)
5408     MIB.addReg(Reg);
5409   for (MachineOperand &AfterOp : AfterOps)
5410     MIB.add(AfterOp);
5411   for (MachineOperand &ImpOp : ImpOps) {
5412     MIB.addReg(ImpOp.getReg(),
5413                getDefRegState(ImpOp.isDef()) |
5414                RegState::Implicit |
5415                getKillRegState(ImpOp.isKill()) |
5416                getDeadRegState(ImpOp.isDead()) |
5417                getUndefRegState(ImpOp.isUndef()));
5418   }
5419   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
5420   switch (DataMI->getOpcode()) {
5421   default: break;
5422   case X86::CMP64ri32:
5423   case X86::CMP64ri8:
5424   case X86::CMP32ri:
5425   case X86::CMP32ri8:
5426   case X86::CMP16ri:
5427   case X86::CMP16ri8:
5428   case X86::CMP8ri: {
5429     MachineOperand &MO0 = DataMI->getOperand(0);
5430     MachineOperand &MO1 = DataMI->getOperand(1);
5431     if (MO1.getImm() == 0) {
5432       unsigned NewOpc;
5433       switch (DataMI->getOpcode()) {
5434       default: llvm_unreachable("Unreachable!");
5435       case X86::CMP64ri8:
5436       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
5437       case X86::CMP32ri8:
5438       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
5439       case X86::CMP16ri8:
5440       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
5441       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
5442       }
5443       DataMI->setDesc(get(NewOpc));
5444       MO1.ChangeToRegister(MO0.getReg(), false);
5445     }
5446   }
5447   }
5448   NewMIs.push_back(DataMI);
5449
5450   // Emit the store instruction.
5451   if (UnfoldStore) {
5452     const TargetRegisterClass *DstRC = getRegClass(MCID, 0, &RI, MF);
5453     auto MMOs = extractStoreMMOs(MI.memoperands(), MF);
5454     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs, NewMIs);
5455   }
5456
5457   return true;
5458 }
5459
5460 bool
5461 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
5462                                   SmallVectorImpl<SDNode*> &NewNodes) const {
5463   if (!N->isMachineOpcode())
5464     return false;
5465
5466   const X86MemoryFoldTableEntry *I = lookupUnfoldTable(N->getMachineOpcode());
5467   if (I == nullptr)
5468     return false;
5469   unsigned Opc = I->DstOp;
5470   unsigned Index = I->Flags & TB_INDEX_MASK;
5471   bool FoldedLoad = I->Flags & TB_FOLDED_LOAD;
5472   bool FoldedStore = I->Flags & TB_FOLDED_STORE;
5473   const MCInstrDesc &MCID = get(Opc);
5474   MachineFunction &MF = DAG.getMachineFunction();
5475   const TargetRegisterInfo &TRI = *MF.getSubtarget().getRegisterInfo();
5476   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
5477   unsigned NumDefs = MCID.NumDefs;
5478   std::vector<SDValue> AddrOps;
5479   std::vector<SDValue> BeforeOps;
5480   std::vector<SDValue> AfterOps;
5481   SDLoc dl(N);
5482   unsigned NumOps = N->getNumOperands();
5483   for (unsigned i = 0; i != NumOps-1; ++i) {
5484     SDValue Op = N->getOperand(i);
5485     if (i >= Index-NumDefs && i < Index-NumDefs + X86::AddrNumOperands)
5486       AddrOps.push_back(Op);
5487     else if (i < Index-NumDefs)
5488       BeforeOps.push_back(Op);
5489     else if (i > Index-NumDefs)
5490       AfterOps.push_back(Op);
5491   }
5492   SDValue Chain = N->getOperand(NumOps-1);
5493   AddrOps.push_back(Chain);
5494
5495   // Emit the load instruction.
5496   SDNode *Load = nullptr;
5497   if (FoldedLoad) {
5498     EVT VT = *TRI.legalclasstypes_begin(*RC);
5499     auto MMOs = extractLoadMMOs(cast<MachineSDNode>(N)->memoperands(), MF);
5500     if (MMOs.empty() && RC == &X86::VR128RegClass &&
5501         Subtarget.isUnalignedMem16Slow())
5502       // Do not introduce a slow unaligned load.
5503       return false;
5504     // FIXME: If a VR128 can have size 32, we should be checking if a 32-byte
5505     // memory access is slow above.
5506     unsigned Alignment = std::max<uint32_t>(TRI.getSpillSize(*RC), 16);
5507     bool isAligned = !MMOs.empty() && MMOs.front()->getAlignment() >= Alignment;
5508     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, Subtarget), dl,
5509                               VT, MVT::Other, AddrOps);
5510     NewNodes.push_back(Load);
5511
5512     // Preserve memory reference information.
5513     DAG.setNodeMemRefs(cast<MachineSDNode>(Load), MMOs);
5514   }
5515
5516   // Emit the data processing instruction.
5517   std::vector<EVT> VTs;
5518   const TargetRegisterClass *DstRC = nullptr;
5519   if (MCID.getNumDefs() > 0) {
5520     DstRC = getRegClass(MCID, 0, &RI, MF);
5521     VTs.push_back(*TRI.legalclasstypes_begin(*DstRC));
5522   }
5523   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
5524     EVT VT = N->getValueType(i);
5525     if (VT != MVT::Other && i >= (unsigned)MCID.getNumDefs())
5526       VTs.push_back(VT);
5527   }
5528   if (Load)
5529     BeforeOps.push_back(SDValue(Load, 0));
5530   BeforeOps.insert(BeforeOps.end(), AfterOps.begin(), AfterOps.end());
5531   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
5532   switch (Opc) {
5533     default: break;
5534     case X86::CMP64ri32:
5535     case X86::CMP64ri8:
5536     case X86::CMP32ri:
5537     case X86::CMP32ri8:
5538     case X86::CMP16ri:
5539     case X86::CMP16ri8:
5540     case X86::CMP8ri:
5541       if (isNullConstant(BeforeOps[1])) {
5542         switch (Opc) {
5543           default: llvm_unreachable("Unreachable!");
5544           case X86::CMP64ri8:
5545           case X86::CMP64ri32: Opc = X86::TEST64rr; break;
5546           case X86::CMP32ri8:
5547           case X86::CMP32ri:   Opc = X86::TEST32rr; break;
5548           case X86::CMP16ri8:
5549           case X86::CMP16ri:   Opc = X86::TEST16rr; break;
5550           case X86::CMP8ri:    Opc = X86::TEST8rr; break;
5551         }
5552         BeforeOps[1] = BeforeOps[0];
5553       }
5554   }
5555   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, BeforeOps);
5556   NewNodes.push_back(NewNode);
5557
5558   // Emit the store instruction.
5559   if (FoldedStore) {
5560     AddrOps.pop_back();
5561     AddrOps.push_back(SDValue(NewNode, 0));
5562     AddrOps.push_back(Chain);
5563     auto MMOs = extractStoreMMOs(cast<MachineSDNode>(N)->memoperands(), MF);
5564     if (MMOs.empty() && RC == &X86::VR128RegClass &&
5565         Subtarget.isUnalignedMem16Slow())
5566       // Do not introduce a slow unaligned store.
5567       return false;
5568     // FIXME: If a VR128 can have size 32, we should be checking if a 32-byte
5569     // memory access is slow above.
5570     unsigned Alignment = std::max<uint32_t>(TRI.getSpillSize(*RC), 16);
5571     bool isAligned = !MMOs.empty() && MMOs.front()->getAlignment() >= Alignment;
5572     SDNode *Store =
5573         DAG.getMachineNode(getStoreRegOpcode(0, DstRC, isAligned, Subtarget),
5574                            dl, MVT::Other, AddrOps);
5575     NewNodes.push_back(Store);
5576
5577     // Preserve memory reference information.
5578     DAG.setNodeMemRefs(cast<MachineSDNode>(Store), MMOs);
5579   }
5580
5581   return true;
5582 }
5583
5584 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
5585                                       bool UnfoldLoad, bool UnfoldStore,
5586                                       unsigned *LoadRegIndex) const {
5587   const X86MemoryFoldTableEntry *I = lookupUnfoldTable(Opc);
5588   if (I == nullptr)
5589     return 0;
5590   bool FoldedLoad = I->Flags & TB_FOLDED_LOAD;
5591   bool FoldedStore = I->Flags & TB_FOLDED_STORE;
5592   if (UnfoldLoad && !FoldedLoad)
5593     return 0;
5594   if (UnfoldStore && !FoldedStore)
5595     return 0;
5596   if (LoadRegIndex)
5597     *LoadRegIndex = I->Flags & TB_INDEX_MASK;
5598   return I->DstOp;
5599 }
5600
5601 bool
5602 X86InstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
5603                                      int64_t &Offset1, int64_t &Offset2) const {
5604   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
5605     return false;
5606   unsigned Opc1 = Load1->getMachineOpcode();
5607   unsigned Opc2 = Load2->getMachineOpcode();
5608   switch (Opc1) {
5609   default: return false;
5610   case X86::MOV8rm:
5611   case X86::MOV16rm:
5612   case X86::MOV32rm:
5613   case X86::MOV64rm:
5614   case X86::LD_Fp32m:
5615   case X86::LD_Fp64m:
5616   case X86::LD_Fp80m:
5617   case X86::MOVSSrm:
5618   case X86::MOVSDrm:
5619   case X86::MMX_MOVD64rm:
5620   case X86::MMX_MOVQ64rm:
5621   case X86::MOVAPSrm:
5622   case X86::MOVUPSrm:
5623   case X86::MOVAPDrm:
5624   case X86::MOVUPDrm:
5625   case X86::MOVDQArm:
5626   case X86::MOVDQUrm:
5627   // AVX load instructions
5628   case X86::VMOVSSrm:
5629   case X86::VMOVSDrm:
5630   case X86::VMOVAPSrm:
5631   case X86::VMOVUPSrm:
5632   case X86::VMOVAPDrm:
5633   case X86::VMOVUPDrm:
5634   case X86::VMOVDQArm:
5635   case X86::VMOVDQUrm:
5636   case X86::VMOVAPSYrm:
5637   case X86::VMOVUPSYrm:
5638   case X86::VMOVAPDYrm:
5639   case X86::VMOVUPDYrm:
5640   case X86::VMOVDQAYrm:
5641   case X86::VMOVDQUYrm:
5642   // AVX512 load instructions
5643   case X86::VMOVSSZrm:
5644   case X86::VMOVSDZrm:
5645   case X86::VMOVAPSZ128rm:
5646   case X86::VMOVUPSZ128rm:
5647   case X86::VMOVAPSZ128rm_NOVLX:
5648   case X86::VMOVUPSZ128rm_NOVLX:
5649   case X86::VMOVAPDZ128rm:
5650   case X86::VMOVUPDZ128rm:
5651   case X86::VMOVDQU8Z128rm:
5652   case X86::VMOVDQU16Z128rm:
5653   case X86::VMOVDQA32Z128rm:
5654   case X86::VMOVDQU32Z128rm:
5655   case X86::VMOVDQA64Z128rm:
5656   case X86::VMOVDQU64Z128rm:
5657   case X86::VMOVAPSZ256rm:
5658   case X86::VMOVUPSZ256rm:
5659   case X86::VMOVAPSZ256rm_NOVLX:
5660   case X86::VMOVUPSZ256rm_NOVLX:
5661   case X86::VMOVAPDZ256rm:
5662   case X86::VMOVUPDZ256rm:
5663   case X86::VMOVDQU8Z256rm:
5664   case X86::VMOVDQU16Z256rm:
5665   case X86::VMOVDQA32Z256rm:
5666   case X86::VMOVDQU32Z256rm:
5667   case X86::VMOVDQA64Z256rm:
5668   case X86::VMOVDQU64Z256rm:
5669   case X86::VMOVAPSZrm:
5670   case X86::VMOVUPSZrm:
5671   case X86::VMOVAPDZrm:
5672   case X86::VMOVUPDZrm:
5673   case X86::VMOVDQU8Zrm:
5674   case X86::VMOVDQU16Zrm:
5675   case X86::VMOVDQA32Zrm:
5676   case X86::VMOVDQU32Zrm:
5677   case X86::VMOVDQA64Zrm:
5678   case X86::VMOVDQU64Zrm:
5679   case X86::KMOVBkm:
5680   case X86::KMOVWkm:
5681   case X86::KMOVDkm:
5682   case X86::KMOVQkm:
5683     break;
5684   }
5685   switch (Opc2) {
5686   default: return false;
5687   case X86::MOV8rm:
5688   case X86::MOV16rm:
5689   case X86::MOV32rm:
5690   case X86::MOV64rm:
5691   case X86::LD_Fp32m:
5692   case X86::LD_Fp64m:
5693   case X86::LD_Fp80m:
5694   case X86::MOVSSrm:
5695   case X86::MOVSDrm:
5696   case X86::MMX_MOVD64rm:
5697   case X86::MMX_MOVQ64rm:
5698   case X86::MOVAPSrm:
5699   case X86::MOVUPSrm:
5700   case X86::MOVAPDrm:
5701   case X86::MOVUPDrm:
5702   case X86::MOVDQArm:
5703   case X86::MOVDQUrm:
5704   // AVX load instructions
5705   case X86::VMOVSSrm:
5706   case X86::VMOVSDrm:
5707   case X86::VMOVAPSrm:
5708   case X86::VMOVUPSrm:
5709   case X86::VMOVAPDrm:
5710   case X86::VMOVUPDrm:
5711   case X86::VMOVDQArm:
5712   case X86::VMOVDQUrm:
5713   case X86::VMOVAPSYrm:
5714   case X86::VMOVUPSYrm:
5715   case X86::VMOVAPDYrm:
5716   case X86::VMOVUPDYrm:
5717   case X86::VMOVDQAYrm:
5718   case X86::VMOVDQUYrm:
5719   // AVX512 load instructions
5720   case X86::VMOVSSZrm:
5721   case X86::VMOVSDZrm:
5722   case X86::VMOVAPSZ128rm:
5723   case X86::VMOVUPSZ128rm:
5724   case X86::VMOVAPSZ128rm_NOVLX:
5725   case X86::VMOVUPSZ128rm_NOVLX:
5726   case X86::VMOVAPDZ128rm:
5727   case X86::VMOVUPDZ128rm:
5728   case X86::VMOVDQU8Z128rm:
5729   case X86::VMOVDQU16Z128rm:
5730   case X86::VMOVDQA32Z128rm:
5731   case X86::VMOVDQU32Z128rm:
5732   case X86::VMOVDQA64Z128rm:
5733   case X86::VMOVDQU64Z128rm:
5734   case X86::VMOVAPSZ256rm:
5735   case X86::VMOVUPSZ256rm:
5736   case X86::VMOVAPSZ256rm_NOVLX:
5737   case X86::VMOVUPSZ256rm_NOVLX:
5738   case X86::VMOVAPDZ256rm:
5739   case X86::VMOVUPDZ256rm:
5740   case X86::VMOVDQU8Z256rm:
5741   case X86::VMOVDQU16Z256rm:
5742   case X86::VMOVDQA32Z256rm:
5743   case X86::VMOVDQU32Z256rm:
5744   case X86::VMOVDQA64Z256rm:
5745   case X86::VMOVDQU64Z256rm:
5746   case X86::VMOVAPSZrm:
5747   case X86::VMOVUPSZrm:
5748   case X86::VMOVAPDZrm:
5749   case X86::VMOVUPDZrm:
5750   case X86::VMOVDQU8Zrm:
5751   case X86::VMOVDQU16Zrm:
5752   case X86::VMOVDQA32Zrm:
5753   case X86::VMOVDQU32Zrm:
5754   case X86::VMOVDQA64Zrm:
5755   case X86::VMOVDQU64Zrm:
5756   case X86::KMOVBkm:
5757   case X86::KMOVWkm:
5758   case X86::KMOVDkm:
5759   case X86::KMOVQkm:
5760     break;
5761   }
5762
5763   // Lambda to check if both the loads have the same value for an operand index.
5764   auto HasSameOp = [&](int I) {
5765     return Load1->getOperand(I) == Load2->getOperand(I);
5766   };
5767
5768   // All operands except the displacement should match.
5769   if (!HasSameOp(X86::AddrBaseReg) || !HasSameOp(X86::AddrScaleAmt) ||
5770       !HasSameOp(X86::AddrIndexReg) || !HasSameOp(X86::AddrSegmentReg))
5771     return false;
5772
5773   // Chain Operand must be the same.
5774   if (!HasSameOp(5))
5775     return false;
5776
5777   // Now let's examine if the displacements are constants.
5778   auto Disp1 = dyn_cast<ConstantSDNode>(Load1->getOperand(X86::AddrDisp));
5779   auto Disp2 = dyn_cast<ConstantSDNode>(Load2->getOperand(X86::AddrDisp));
5780   if (!Disp1 || !Disp2)
5781     return false;
5782
5783   Offset1 = Disp1->getSExtValue();
5784   Offset2 = Disp2->getSExtValue();
5785   return true;
5786 }
5787
5788 bool X86InstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
5789                                            int64_t Offset1, int64_t Offset2,
5790                                            unsigned NumLoads) const {
5791   assert(Offset2 > Offset1);
5792   if ((Offset2 - Offset1) / 8 > 64)
5793     return false;
5794
5795   unsigned Opc1 = Load1->getMachineOpcode();
5796   unsigned Opc2 = Load2->getMachineOpcode();
5797   if (Opc1 != Opc2)
5798     return false;  // FIXME: overly conservative?
5799
5800   switch (Opc1) {
5801   default: break;
5802   case X86::LD_Fp32m:
5803   case X86::LD_Fp64m:
5804   case X86::LD_Fp80m:
5805   case X86::MMX_MOVD64rm:
5806   case X86::MMX_MOVQ64rm:
5807     return false;
5808   }
5809
5810   EVT VT = Load1->getValueType(0);
5811   switch (VT.getSimpleVT().SimpleTy) {
5812   default:
5813     // XMM registers. In 64-bit mode we can be a bit more aggressive since we
5814     // have 16 of them to play with.
5815     if (Subtarget.is64Bit()) {
5816       if (NumLoads >= 3)
5817         return false;
5818     } else if (NumLoads) {
5819       return false;
5820     }
5821     break;
5822   case MVT::i8:
5823   case MVT::i16:
5824   case MVT::i32:
5825   case MVT::i64:
5826   case MVT::f32:
5827   case MVT::f64:
5828     if (NumLoads)
5829       return false;
5830     break;
5831   }
5832
5833   return true;
5834 }
5835
5836 bool X86InstrInfo::
5837 reverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
5838   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
5839   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
5840   Cond[0].setImm(GetOppositeBranchCondition(CC));
5841   return false;
5842 }
5843
5844 bool X86InstrInfo::
5845 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
5846   // FIXME: Return false for x87 stack register classes for now. We can't
5847   // allow any loads of these registers before FpGet_ST0_80.
5848   return !(RC == &X86::CCRRegClass || RC == &X86::DFCCRRegClass ||
5849            RC == &X86::RFP32RegClass || RC == &X86::RFP64RegClass ||
5850            RC == &X86::RFP80RegClass);
5851 }
5852
5853 /// Return a virtual register initialized with the
5854 /// the global base register value. Output instructions required to
5855 /// initialize the register in the function entry block, if necessary.
5856 ///
5857 /// TODO: Eliminate this and move the code to X86MachineFunctionInfo.
5858 ///
5859 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
5860   assert((!Subtarget.is64Bit() ||
5861           MF->getTarget().getCodeModel() == CodeModel::Medium ||
5862           MF->getTarget().getCodeModel() == CodeModel::Large) &&
5863          "X86-64 PIC uses RIP relative addressing");
5864
5865   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
5866   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
5867   if (GlobalBaseReg != 0)
5868     return GlobalBaseReg;
5869
5870   // Create the register. The code to initialize it is inserted
5871   // later, by the CGBR pass (below).
5872   MachineRegisterInfo &RegInfo = MF->getRegInfo();
5873   GlobalBaseReg = RegInfo.createVirtualRegister(
5874       Subtarget.is64Bit() ? &X86::GR64_NOSPRegClass : &X86::GR32_NOSPRegClass);
5875   X86FI->setGlobalBaseReg(GlobalBaseReg);
5876   return GlobalBaseReg;
5877 }
5878
5879 // These are the replaceable SSE instructions. Some of these have Int variants
5880 // that we don't include here. We don't want to replace instructions selected
5881 // by intrinsics.
5882 static const uint16_t ReplaceableInstrs[][3] = {
5883   //PackedSingle     PackedDouble    PackedInt
5884   { X86::MOVAPSmr,   X86::MOVAPDmr,  X86::MOVDQAmr  },
5885   { X86::MOVAPSrm,   X86::MOVAPDrm,  X86::MOVDQArm  },
5886   { X86::MOVAPSrr,   X86::MOVAPDrr,  X86::MOVDQArr  },
5887   { X86::MOVUPSmr,   X86::MOVUPDmr,  X86::MOVDQUmr  },
5888   { X86::MOVUPSrm,   X86::MOVUPDrm,  X86::MOVDQUrm  },
5889   { X86::MOVLPSmr,   X86::MOVLPDmr,  X86::MOVPQI2QImr },
5890   { X86::MOVSDmr,    X86::MOVSDmr,   X86::MOVPQI2QImr },
5891   { X86::MOVSSmr,    X86::MOVSSmr,   X86::MOVPDI2DImr },
5892   { X86::MOVSDrm,    X86::MOVSDrm,   X86::MOVQI2PQIrm },
5893   { X86::MOVSSrm,    X86::MOVSSrm,   X86::MOVDI2PDIrm },
5894   { X86::MOVNTPSmr,  X86::MOVNTPDmr, X86::MOVNTDQmr },
5895   { X86::ANDNPSrm,   X86::ANDNPDrm,  X86::PANDNrm   },
5896   { X86::ANDNPSrr,   X86::ANDNPDrr,  X86::PANDNrr   },
5897   { X86::ANDPSrm,    X86::ANDPDrm,   X86::PANDrm    },
5898   { X86::ANDPSrr,    X86::ANDPDrr,   X86::PANDrr    },
5899   { X86::ORPSrm,     X86::ORPDrm,    X86::PORrm     },
5900   { X86::ORPSrr,     X86::ORPDrr,    X86::PORrr     },
5901   { X86::XORPSrm,    X86::XORPDrm,   X86::PXORrm    },
5902   { X86::XORPSrr,    X86::XORPDrr,   X86::PXORrr    },
5903   { X86::UNPCKLPDrm, X86::UNPCKLPDrm, X86::PUNPCKLQDQrm },
5904   { X86::MOVLHPSrr,  X86::UNPCKLPDrr, X86::PUNPCKLQDQrr },
5905   { X86::UNPCKHPDrm, X86::UNPCKHPDrm, X86::PUNPCKHQDQrm },
5906   { X86::UNPCKHPDrr, X86::UNPCKHPDrr, X86::PUNPCKHQDQrr },
5907   { X86::UNPCKLPSrm, X86::UNPCKLPSrm, X86::PUNPCKLDQrm },
5908   { X86::UNPCKLPSrr, X86::UNPCKLPSrr, X86::PUNPCKLDQrr },
5909   { X86::UNPCKHPSrm, X86::UNPCKHPSrm, X86::PUNPCKHDQrm },
5910   { X86::UNPCKHPSrr, X86::UNPCKHPSrr, X86::PUNPCKHDQrr },
5911   { X86::EXTRACTPSmr, X86::EXTRACTPSmr, X86::PEXTRDmr },
5912   { X86::EXTRACTPSrr, X86::EXTRACTPSrr, X86::PEXTRDrr },
5913   // AVX 128-bit support
5914   { X86::VMOVAPSmr,  X86::VMOVAPDmr,  X86::VMOVDQAmr  },
5915   { X86::VMOVAPSrm,  X86::VMOVAPDrm,  X86::VMOVDQArm  },
5916   { X86::VMOVAPSrr,  X86::VMOVAPDrr,  X86::VMOVDQArr  },
5917   { X86::VMOVUPSmr,  X86::VMOVUPDmr,  X86::VMOVDQUmr  },
5918   { X86::VMOVUPSrm,  X86::VMOVUPDrm,  X86::VMOVDQUrm  },
5919   { X86::VMOVLPSmr,  X86::VMOVLPDmr,  X86::VMOVPQI2QImr },
5920   { X86::VMOVSDmr,   X86::VMOVSDmr,   X86::VMOVPQI2QImr },
5921   { X86::VMOVSSmr,   X86::VMOVSSmr,   X86::VMOVPDI2DImr },
5922   { X86::VMOVSDrm,   X86::VMOVSDrm,   X86::VMOVQI2PQIrm },
5923   { X86::VMOVSSrm,   X86::VMOVSSrm,   X86::VMOVDI2PDIrm },
5924   { X86::VMOVNTPSmr, X86::VMOVNTPDmr, X86::VMOVNTDQmr },
5925   { X86::VANDNPSrm,  X86::VANDNPDrm,  X86::VPANDNrm   },
5926   { X86::VANDNPSrr,  X86::VANDNPDrr,  X86::VPANDNrr   },
5927   { X86::VANDPSrm,   X86::VANDPDrm,   X86::VPANDrm    },
5928   { X86::VANDPSrr,   X86::VANDPDrr,   X86::VPANDrr    },
5929   { X86::VORPSrm,    X86::VORPDrm,    X86::VPORrm     },
5930   { X86::VORPSrr,    X86::VORPDrr,    X86::VPORrr     },
5931   { X86::VXORPSrm,   X86::VXORPDrm,   X86::VPXORrm    },
5932   { X86::VXORPSrr,   X86::VXORPDrr,   X86::VPXORrr    },
5933   { X86::VUNPCKLPDrm, X86::VUNPCKLPDrm, X86::VPUNPCKLQDQrm },
5934   { X86::VMOVLHPSrr,  X86::VUNPCKLPDrr, X86::VPUNPCKLQDQrr },
5935   { X86::VUNPCKHPDrm, X86::VUNPCKHPDrm, X86::VPUNPCKHQDQrm },
5936   { X86::VUNPCKHPDrr, X86::VUNPCKHPDrr, X86::VPUNPCKHQDQrr },
5937   { X86::VUNPCKLPSrm, X86::VUNPCKLPSrm, X86::VPUNPCKLDQrm },
5938   { X86::VUNPCKLPSrr, X86::VUNPCKLPSrr, X86::VPUNPCKLDQrr },
5939   { X86::VUNPCKHPSrm, X86::VUNPCKHPSrm, X86::VPUNPCKHDQrm },
5940   { X86::VUNPCKHPSrr, X86::VUNPCKHPSrr, X86::VPUNPCKHDQrr },
5941   { X86::VEXTRACTPSmr, X86::VEXTRACTPSmr, X86::VPEXTRDmr },
5942   { X86::VEXTRACTPSrr, X86::VEXTRACTPSrr, X86::VPEXTRDrr },
5943   // AVX 256-bit support
5944   { X86::VMOVAPSYmr,   X86::VMOVAPDYmr,   X86::VMOVDQAYmr  },
5945   { X86::VMOVAPSYrm,   X86::VMOVAPDYrm,   X86::VMOVDQAYrm  },
5946   { X86::VMOVAPSYrr,   X86::VMOVAPDYrr,   X86::VMOVDQAYrr  },
5947   { X86::VMOVUPSYmr,   X86::VMOVUPDYmr,   X86::VMOVDQUYmr  },
5948   { X86::VMOVUPSYrm,   X86::VMOVUPDYrm,   X86::VMOVDQUYrm  },
5949   { X86::VMOVNTPSYmr,  X86::VMOVNTPDYmr,  X86::VMOVNTDQYmr },
5950   { X86::VPERMPSYrm,   X86::VPERMPSYrm,   X86::VPERMDYrm },
5951   { X86::VPERMPSYrr,   X86::VPERMPSYrr,   X86::VPERMDYrr },
5952   { X86::VPERMPDYmi,   X86::VPERMPDYmi,   X86::VPERMQYmi },
5953   { X86::VPERMPDYri,   X86::VPERMPDYri,   X86::VPERMQYri },
5954   // AVX512 support
5955   { X86::VMOVLPSZ128mr,  X86::VMOVLPDZ128mr,  X86::VMOVPQI2QIZmr  },
5956   { X86::VMOVNTPSZ128mr, X86::VMOVNTPDZ128mr, X86::VMOVNTDQZ128mr },
5957   { X86::VMOVNTPSZ256mr, X86::VMOVNTPDZ256mr, X86::VMOVNTDQZ256mr },
5958   { X86::VMOVNTPSZmr,    X86::VMOVNTPDZmr,    X86::VMOVNTDQZmr    },
5959   { X86::VMOVSDZmr,      X86::VMOVSDZmr,      X86::VMOVPQI2QIZmr  },
5960   { X86::VMOVSSZmr,      X86::VMOVSSZmr,      X86::VMOVPDI2DIZmr  },
5961   { X86::VMOVSDZrm,      X86::VMOVSDZrm,      X86::VMOVQI2PQIZrm  },
5962   { X86::VMOVSSZrm,      X86::VMOVSSZrm,      X86::VMOVDI2PDIZrm  },
5963   { X86::VBROADCASTSSZ128r, X86::VBROADCASTSSZ128r, X86::VPBROADCASTDZ128r },
5964   { X86::VBROADCASTSSZ128m, X86::VBROADCASTSSZ128m, X86::VPBROADCASTDZ128m },
5965   { X86::VBROADCASTSSZ256r, X86::VBROADCASTSSZ256r, X86::VPBROADCASTDZ256r },
5966   { X86::VBROADCASTSSZ256m, X86::VBROADCASTSSZ256m, X86::VPBROADCASTDZ256m },
5967   { X86::VBROADCASTSSZr,    X86::VBROADCASTSSZr,    X86::VPBROADCASTDZr },
5968   { X86::VBROADCASTSSZm,    X86::VBROADCASTSSZm,    X86::VPBROADCASTDZm },
5969   { X86::VMOVDDUPZ128rr,    X86::VMOVDDUPZ128rr,    X86::VPBROADCASTQZ128r },
5970   { X86::VMOVDDUPZ128rm,    X86::VMOVDDUPZ128rm,    X86::VPBROADCASTQZ128m },
5971   { X86::VBROADCASTSDZ256r, X86::VBROADCASTSDZ256r, X86::VPBROADCASTQZ256r },
5972   { X86::VBROADCASTSDZ256m, X86::VBROADCASTSDZ256m, X86::VPBROADCASTQZ256m },
5973   { X86::VBROADCASTSDZr,    X86::VBROADCASTSDZr,    X86::VPBROADCASTQZr },
5974   { X86::VBROADCASTSDZm,    X86::VBROADCASTSDZm,    X86::VPBROADCASTQZm },
5975   { X86::VINSERTF32x4Zrr,   X86::VINSERTF32x4Zrr,   X86::VINSERTI32x4Zrr },
5976   { X86::VINSERTF32x4Zrm,   X86::VINSERTF32x4Zrm,   X86::VINSERTI32x4Zrm },
5977   { X86::VINSERTF32x8Zrr,   X86::VINSERTF32x8Zrr,   X86::VINSERTI32x8Zrr },
5978   { X86::VINSERTF32x8Zrm,   X86::VINSERTF32x8Zrm,   X86::VINSERTI32x8Zrm },
5979   { X86::VINSERTF64x2Zrr,   X86::VINSERTF64x2Zrr,   X86::VINSERTI64x2Zrr },
5980   { X86::VINSERTF64x2Zrm,   X86::VINSERTF64x2Zrm,   X86::VINSERTI64x2Zrm },
5981   { X86::VINSERTF64x4Zrr,   X86::VINSERTF64x4Zrr,   X86::VINSERTI64x4Zrr },
5982   { X86::VINSERTF64x4Zrm,   X86::VINSERTF64x4Zrm,   X86::VINSERTI64x4Zrm },
5983   { X86::VINSERTF32x4Z256rr,X86::VINSERTF32x4Z256rr,X86::VINSERTI32x4Z256rr },
5984   { X86::VINSERTF32x4Z256rm,X86::VINSERTF32x4Z256rm,X86::VINSERTI32x4Z256rm },
5985   { X86::VINSERTF64x2Z256rr,X86::VINSERTF64x2Z256rr,X86::VINSERTI64x2Z256rr },
5986   { X86::VINSERTF64x2Z256rm,X86::VINSERTF64x2Z256rm,X86::VINSERTI64x2Z256rm },
5987   { X86::VEXTRACTF32x4Zrr,   X86::VEXTRACTF32x4Zrr,   X86::VEXTRACTI32x4Zrr },
5988   { X86::VEXTRACTF32x4Zmr,   X86::VEXTRACTF32x4Zmr,   X86::VEXTRACTI32x4Zmr },
5989   { X86::VEXTRACTF32x8Zrr,   X86::VEXTRACTF32x8Zrr,   X86::VEXTRACTI32x8Zrr },
5990   { X86::VEXTRACTF32x8Zmr,   X86::VEXTRACTF32x8Zmr,   X86::VEXTRACTI32x8Zmr },
5991   { X86::VEXTRACTF64x2Zrr,   X86::VEXTRACTF64x2Zrr,   X86::VEXTRACTI64x2Zrr },
5992   { X86::VEXTRACTF64x2Zmr,   X86::VEXTRACTF64x2Zmr,   X86::VEXTRACTI64x2Zmr },
5993   { X86::VEXTRACTF64x4Zrr,   X86::VEXTRACTF64x4Zrr,   X86::VEXTRACTI64x4Zrr },
5994   { X86::VEXTRACTF64x4Zmr,   X86::VEXTRACTF64x4Zmr,   X86::VEXTRACTI64x4Zmr },
5995   { X86::VEXTRACTF32x4Z256rr,X86::VEXTRACTF32x4Z256rr,X86::VEXTRACTI32x4Z256rr },
5996   { X86::VEXTRACTF32x4Z256mr,X86::VEXTRACTF32x4Z256mr,X86::VEXTRACTI32x4Z256mr },
5997   { X86::VEXTRACTF64x2Z256rr,X86::VEXTRACTF64x2Z256rr,X86::VEXTRACTI64x2Z256rr },
5998   { X86::VEXTRACTF64x2Z256mr,X86::VEXTRACTF64x2Z256mr,X86::VEXTRACTI64x2Z256mr },
5999   { X86::VPERMILPSmi,        X86::VPERMILPSmi,        X86::VPSHUFDmi },
6000   { X86::VPERMILPSri,        X86::VPERMILPSri,        X86::VPSHUFDri },
6001   { X86::VPERMILPSZ128mi,    X86::VPERMILPSZ128mi,    X86::VPSHUFDZ128mi },
6002   { X86::VPERMILPSZ128ri,    X86::VPERMILPSZ128ri,    X86::VPSHUFDZ128ri },
6003   { X86::VPERMILPSZ256mi,    X86::VPERMILPSZ256mi,    X86::VPSHUFDZ256mi },
6004   { X86::VPERMILPSZ256ri,    X86::VPERMILPSZ256ri,    X86::VPSHUFDZ256ri },
6005   { X86::VPERMILPSZmi,       X86::VPERMILPSZmi,       X86::VPSHUFDZmi },
6006   { X86::VPERMILPSZri,       X86::VPERMILPSZri,       X86::VPSHUFDZri },
6007   { X86::VPERMPSZ256rm,      X86::VPERMPSZ256rm,      X86::VPERMDZ256rm },
6008   { X86::VPERMPSZ256rr,      X86::VPERMPSZ256rr,      X86::VPERMDZ256rr },
6009   { X86::VPERMPDZ256mi,      X86::VPERMPDZ256mi,      X86::VPERMQZ256mi },
6010   { X86::VPERMPDZ256ri,      X86::VPERMPDZ256ri,      X86::VPERMQZ256ri },
6011   { X86::VPERMPDZ256rm,      X86::VPERMPDZ256rm,      X86::VPERMQZ256rm },
6012   { X86::VPERMPDZ256rr,      X86::VPERMPDZ256rr,      X86::VPERMQZ256rr },
6013   { X86::VPERMPSZrm,         X86::VPERMPSZrm,         X86::VPERMDZrm },
6014   { X86::VPERMPSZrr,         X86::VPERMPSZrr,         X86::VPERMDZrr },
6015   { X86::VPERMPDZmi,         X86::VPERMPDZmi,         X86::VPERMQZmi },
6016   { X86::VPERMPDZri,         X86::VPERMPDZri,         X86::VPERMQZri },
6017   { X86::VPERMPDZrm,         X86::VPERMPDZrm,         X86::VPERMQZrm },
6018   { X86::VPERMPDZrr,         X86::VPERMPDZrr,         X86::VPERMQZrr },
6019   { X86::VUNPCKLPDZ256rm,    X86::VUNPCKLPDZ256rm,    X86::VPUNPCKLQDQZ256rm },
6020   { X86::VUNPCKLPDZ256rr,    X86::VUNPCKLPDZ256rr,    X86::VPUNPCKLQDQZ256rr },
6021   { X86::VUNPCKHPDZ256rm,    X86::VUNPCKHPDZ256rm,    X86::VPUNPCKHQDQZ256rm },
6022   { X86::VUNPCKHPDZ256rr,    X86::VUNPCKHPDZ256rr,    X86::VPUNPCKHQDQZ256rr },
6023   { X86::VUNPCKLPSZ256rm,    X86::VUNPCKLPSZ256rm,    X86::VPUNPCKLDQZ256rm },
6024   { X86::VUNPCKLPSZ256rr,    X86::VUNPCKLPSZ256rr,    X86::VPUNPCKLDQZ256rr },
6025   { X86::VUNPCKHPSZ256rm,    X86::VUNPCKHPSZ256rm,    X86::VPUNPCKHDQZ256rm },
6026   { X86::VUNPCKHPSZ256rr,    X86::VUNPCKHPSZ256rr,    X86::VPUNPCKHDQZ256rr },
6027   { X86::VUNPCKLPDZ128rm,    X86::VUNPCKLPDZ128rm,    X86::VPUNPCKLQDQZ128rm },
6028   { X86::VMOVLHPSZrr,        X86::VUNPCKLPDZ128rr,    X86::VPUNPCKLQDQZ128rr },
6029   { X86::VUNPCKHPDZ128rm,    X86::VUNPCKHPDZ128rm,    X86::VPUNPCKHQDQZ128rm },
6030   { X86::VUNPCKHPDZ128rr,    X86::VUNPCKHPDZ128rr,    X86::VPUNPCKHQDQZ128rr },
6031   { X86::VUNPCKLPSZ128rm,    X86::VUNPCKLPSZ128rm,    X86::VPUNPCKLDQZ128rm },
6032   { X86::VUNPCKLPSZ128rr,    X86::VUNPCKLPSZ128rr,    X86::VPUNPCKLDQZ128rr },
6033   { X86::VUNPCKHPSZ128rm,    X86::VUNPCKHPSZ128rm,    X86::VPUNPCKHDQZ128rm },
6034   { X86::VUNPCKHPSZ128rr,    X86::VUNPCKHPSZ128rr,    X86::VPUNPCKHDQZ128rr },
6035   { X86::VUNPCKLPDZrm,       X86::VUNPCKLPDZrm,       X86::VPUNPCKLQDQZrm },
6036   { X86::VUNPCKLPDZrr,       X86::VUNPCKLPDZrr,       X86::VPUNPCKLQDQZrr },
6037   { X86::VUNPCKHPDZrm,       X86::VUNPCKHPDZrm,       X86::VPUNPCKHQDQZrm },
6038   { X86::VUNPCKHPDZrr,       X86::VUNPCKHPDZrr,       X86::VPUNPCKHQDQZrr },
6039   { X86::VUNPCKLPSZrm,       X86::VUNPCKLPSZrm,       X86::VPUNPCKLDQZrm },
6040   { X86::VUNPCKLPSZrr,       X86::VUNPCKLPSZrr,       X86::VPUNPCKLDQZrr },
6041   { X86::VUNPCKHPSZrm,       X86::VUNPCKHPSZrm,       X86::VPUNPCKHDQZrm },
6042   { X86::VUNPCKHPSZrr,       X86::VUNPCKHPSZrr,       X86::VPUNPCKHDQZrr },
6043   { X86::VEXTRACTPSZmr,      X86::VEXTRACTPSZmr,      X86::VPEXTRDZmr },
6044   { X86::VEXTRACTPSZrr,      X86::VEXTRACTPSZrr,      X86::VPEXTRDZrr },
6045 };
6046
6047 static const uint16_t ReplaceableInstrsAVX2[][3] = {
6048   //PackedSingle       PackedDouble       PackedInt
6049   { X86::VANDNPSYrm,   X86::VANDNPDYrm,   X86::VPANDNYrm   },
6050   { X86::VANDNPSYrr,   X86::VANDNPDYrr,   X86::VPANDNYrr   },
6051   { X86::VANDPSYrm,    X86::VANDPDYrm,    X86::VPANDYrm    },
6052   { X86::VANDPSYrr,    X86::VANDPDYrr,    X86::VPANDYrr    },
6053   { X86::VORPSYrm,     X86::VORPDYrm,     X86::VPORYrm     },
6054   { X86::VORPSYrr,     X86::VORPDYrr,     X86::VPORYrr     },
6055   { X86::VXORPSYrm,    X86::VXORPDYrm,    X86::VPXORYrm    },
6056   { X86::VXORPSYrr,    X86::VXORPDYrr,    X86::VPXORYrr    },
6057   { X86::VPERM2F128rm,   X86::VPERM2F128rm,   X86::VPERM2I128rm },
6058   { X86::VPERM2F128rr,   X86::VPERM2F128rr,   X86::VPERM2I128rr },
6059   { X86::VBROADCASTSSrm, X86::VBROADCASTSSrm, X86::VPBROADCASTDrm},
6060   { X86::VBROADCASTSSrr, X86::VBROADCASTSSrr, X86::VPBROADCASTDrr},
6061   { X86::VMOVDDUPrm,     X86::VMOVDDUPrm,     X86::VPBROADCASTQrm},
6062   { X86::VMOVDDUPrr,     X86::VMOVDDUPrr,     X86::VPBROADCASTQrr},
6063   { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrr, X86::VPBROADCASTDYrr},
6064   { X86::VBROADCASTSSYrm, X86::VBROADCASTSSYrm, X86::VPBROADCASTDYrm},
6065   { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrr, X86::VPBROADCASTQYrr},
6066   { X86::VBROADCASTSDYrm, X86::VBROADCASTSDYrm, X86::VPBROADCASTQYrm},
6067   { X86::VBROADCASTF128,  X86::VBROADCASTF128,  X86::VBROADCASTI128 },
6068   { X86::VBLENDPSYrri,    X86::VBLENDPSYrri,    X86::VPBLENDDYrri },
6069   { X86::VBLENDPSYrmi,    X86::VBLENDPSYrmi,    X86::VPBLENDDYrmi },
6070   { X86::VPERMILPSYmi,    X86::VPERMILPSYmi,    X86::VPSHUFDYmi },
6071   { X86::VPERMILPSYri,    X86::VPERMILPSYri,    X86::VPSHUFDYri },
6072   { X86::VUNPCKLPDYrm,    X86::VUNPCKLPDYrm,    X86::VPUNPCKLQDQYrm },
6073   { X86::VUNPCKLPDYrr,    X86::VUNPCKLPDYrr,    X86::VPUNPCKLQDQYrr },
6074   { X86::VUNPCKHPDYrm,    X86::VUNPCKHPDYrm,    X86::VPUNPCKHQDQYrm },
6075   { X86::VUNPCKHPDYrr,    X86::VUNPCKHPDYrr,    X86::VPUNPCKHQDQYrr },
6076   { X86::VUNPCKLPSYrm,    X86::VUNPCKLPSYrm,    X86::VPUNPCKLDQYrm },
6077   { X86::VUNPCKLPSYrr,    X86::VUNPCKLPSYrr,    X86::VPUNPCKLDQYrr },
6078   { X86::VUNPCKHPSYrm,    X86::VUNPCKHPSYrm,    X86::VPUNPCKHDQYrm },
6079   { X86::VUNPCKHPSYrr,    X86::VUNPCKHPSYrr,    X86::VPUNPCKHDQYrr },
6080 };
6081
6082 static const uint16_t ReplaceableInstrsAVX2InsertExtract[][3] = {
6083   //PackedSingle       PackedDouble       PackedInt
6084   { X86::VEXTRACTF128mr, X86::VEXTRACTF128mr, X86::VEXTRACTI128mr },
6085   { X86::VEXTRACTF128rr, X86::VEXTRACTF128rr, X86::VEXTRACTI128rr },
6086   { X86::VINSERTF128rm,  X86::VINSERTF128rm,  X86::VINSERTI128rm },
6087   { X86::VINSERTF128rr,  X86::VINSERTF128rr,  X86::VINSERTI128rr },
6088 };
6089
6090 static const uint16_t ReplaceableInstrsAVX512[][4] = {
6091   // Two integer columns for 64-bit and 32-bit elements.
6092   //PackedSingle        PackedDouble        PackedInt             PackedInt
6093   { X86::VMOVAPSZ128mr, X86::VMOVAPDZ128mr, X86::VMOVDQA64Z128mr, X86::VMOVDQA32Z128mr  },
6094   { X86::VMOVAPSZ128rm, X86::VMOVAPDZ128rm, X86::VMOVDQA64Z128rm, X86::VMOVDQA32Z128rm  },
6095   { X86::VMOVAPSZ128rr, X86::VMOVAPDZ128rr, X86::VMOVDQA64Z128rr, X86::VMOVDQA32Z128rr  },
6096   { X86::VMOVUPSZ128mr, X86::VMOVUPDZ128mr, X86::VMOVDQU64Z128mr, X86::VMOVDQU32Z128mr  },
6097   { X86::VMOVUPSZ128rm, X86::VMOVUPDZ128rm, X86::VMOVDQU64Z128rm, X86::VMOVDQU32Z128rm  },
6098   { X86::VMOVAPSZ256mr, X86::VMOVAPDZ256mr, X86::VMOVDQA64Z256mr, X86::VMOVDQA32Z256mr  },
6099   { X86::VMOVAPSZ256rm, X86::VMOVAPDZ256rm, X86::VMOVDQA64Z256rm, X86::VMOVDQA32Z256rm  },
6100   { X86::VMOVAPSZ256rr, X86::VMOVAPDZ256rr, X86::VMOVDQA64Z256rr, X86::VMOVDQA32Z256rr  },
6101   { X86::VMOVUPSZ256mr, X86::VMOVUPDZ256mr, X86::VMOVDQU64Z256mr, X86::VMOVDQU32Z256mr  },
6102   { X86::VMOVUPSZ256rm, X86::VMOVUPDZ256rm, X86::VMOVDQU64Z256rm, X86::VMOVDQU32Z256rm  },
6103   { X86::VMOVAPSZmr,    X86::VMOVAPDZmr,    X86::VMOVDQA64Zmr,    X86::VMOVDQA32Zmr     },
6104   { X86::VMOVAPSZrm,    X86::VMOVAPDZrm,    X86::VMOVDQA64Zrm,    X86::VMOVDQA32Zrm     },
6105   { X86::VMOVAPSZrr,    X86::VMOVAPDZrr,    X86::VMOVDQA64Zrr,    X86::VMOVDQA32Zrr     },
6106   { X86::VMOVUPSZmr,    X86::VMOVUPDZmr,    X86::VMOVDQU64Zmr,    X86::VMOVDQU32Zmr     },
6107   { X86::VMOVUPSZrm,    X86::VMOVUPDZrm,    X86::VMOVDQU64Zrm,    X86::VMOVDQU32Zrm     },
6108 };
6109
6110 static const uint16_t ReplaceableInstrsAVX512DQ[][4] = {
6111   // Two integer columns for 64-bit and 32-bit elements.
6112   //PackedSingle        PackedDouble        PackedInt           PackedInt
6113   { X86::VANDNPSZ128rm, X86::VANDNPDZ128rm, X86::VPANDNQZ128rm, X86::VPANDNDZ128rm },
6114   { X86::VANDNPSZ128rr, X86::VANDNPDZ128rr, X86::VPANDNQZ128rr, X86::VPANDNDZ128rr },
6115   { X86::VANDPSZ128rm,  X86::VANDPDZ128rm,  X86::VPANDQZ128rm,  X86::VPANDDZ128rm  },
6116   { X86::VANDPSZ128rr,  X86::VANDPDZ128rr,  X86::VPANDQZ128rr,  X86::VPANDDZ128rr  },
6117   { X86::VORPSZ128rm,   X86::VORPDZ128rm,   X86::VPORQZ128rm,   X86::VPORDZ128rm   },
6118   { X86::VORPSZ128rr,   X86::VORPDZ128rr,   X86::VPORQZ128rr,   X86::VPORDZ128rr   },
6119   { X86::VXORPSZ128rm,  X86::VXORPDZ128rm,  X86::VPXORQZ128rm,  X86::VPXORDZ128rm  },
6120   { X86::VXORPSZ128rr,  X86::VXORPDZ128rr,  X86::VPXORQZ128rr,  X86::VPXORDZ128rr  },
6121   { X86::VANDNPSZ256rm, X86::VANDNPDZ256rm, X86::VPANDNQZ256rm, X86::VPANDNDZ256rm },
6122   { X86::VANDNPSZ256rr, X86::VANDNPDZ256rr, X86::VPANDNQZ256rr, X86::VPANDNDZ256rr },
6123   { X86::VANDPSZ256rm,  X86::VANDPDZ256rm,  X86::VPANDQZ256rm,  X86::VPANDDZ256rm  },
6124   { X86::VANDPSZ256rr,  X86::VANDPDZ256rr,  X86::VPANDQZ256rr,  X86::VPANDDZ256rr  },
6125   { X86::VORPSZ256rm,   X86::VORPDZ256rm,   X86::VPORQZ256rm,   X86::VPORDZ256rm   },
6126   { X86::VORPSZ256rr,   X86::VORPDZ256rr,   X86::VPORQZ256rr,   X86::VPORDZ256rr   },
6127   { X86::VXORPSZ256rm,  X86::VXORPDZ256rm,  X86::VPXORQZ256rm,  X86::VPXORDZ256rm  },
6128   { X86::VXORPSZ256rr,  X86::VXORPDZ256rr,  X86::VPXORQZ256rr,  X86::VPXORDZ256rr  },
6129   { X86::VANDNPSZrm,    X86::VANDNPDZrm,    X86::VPANDNQZrm,    X86::VPANDNDZrm    },
6130   { X86::VANDNPSZrr,    X86::VANDNPDZrr,    X86::VPANDNQZrr,    X86::VPANDNDZrr    },
6131   { X86::VANDPSZrm,     X86::VANDPDZrm,     X86::VPANDQZrm,     X86::VPANDDZrm     },
6132   { X86::VANDPSZrr,     X86::VANDPDZrr,     X86::VPANDQZrr,     X86::VPANDDZrr     },
6133   { X86::VORPSZrm,      X86::VORPDZrm,      X86::VPORQZrm,      X86::VPORDZrm      },
6134   { X86::VORPSZrr,      X86::VORPDZrr,      X86::VPORQZrr,      X86::VPORDZrr      },
6135   { X86::VXORPSZrm,     X86::VXORPDZrm,     X86::VPXORQZrm,     X86::VPXORDZrm     },
6136   { X86::VXORPSZrr,     X86::VXORPDZrr,     X86::VPXORQZrr,     X86::VPXORDZrr     },
6137 };
6138
6139 static const uint16_t ReplaceableInstrsAVX512DQMasked[][4] = {
6140   // Two integer columns for 64-bit and 32-bit elements.
6141   //PackedSingle          PackedDouble
6142   //PackedInt             PackedInt
6143   { X86::VANDNPSZ128rmk,  X86::VANDNPDZ128rmk,
6144     X86::VPANDNQZ128rmk,  X86::VPANDNDZ128rmk  },
6145   { X86::VANDNPSZ128rmkz, X86::VANDNPDZ128rmkz,
6146     X86::VPANDNQZ128rmkz, X86::VPANDNDZ128rmkz },
6147   { X86::VANDNPSZ128rrk,  X86::VANDNPDZ128rrk,
6148     X86::VPANDNQZ128rrk,  X86::VPANDNDZ128rrk  },
6149   { X86::VANDNPSZ128rrkz, X86::VANDNPDZ128rrkz,
6150     X86::VPANDNQZ128rrkz, X86::VPANDNDZ128rrkz },
6151   { X86::VANDPSZ128rmk,   X86::VANDPDZ128rmk,
6152     X86::VPANDQZ128rmk,   X86::VPANDDZ128rmk   },
6153   { X86::VANDPSZ128rmkz,  X86::VANDPDZ128rmkz,
6154     X86::VPANDQZ128rmkz,  X86::VPANDDZ128rmkz  },
6155   { X86::VANDPSZ128rrk,   X86::VANDPDZ128rrk,
6156     X86::VPANDQZ128rrk,   X86::VPANDDZ128rrk   },
6157   { X86::VANDPSZ128rrkz,  X86::VANDPDZ128rrkz,
6158     X86::VPANDQZ128rrkz,  X86::VPANDDZ128rrkz  },
6159   { X86::VORPSZ128rmk,    X86::VORPDZ128rmk,
6160     X86::VPORQZ128rmk,    X86::VPORDZ128rmk    },
6161   { X86::VORPSZ128rmkz,   X86::VORPDZ128rmkz,
6162     X86::VPORQZ128rmkz,   X86::VPORDZ128rmkz   },
6163   { X86::VORPSZ128rrk,    X86::VORPDZ128rrk,
6164     X86::VPORQZ128rrk,    X86::VPORDZ128rrk    },
6165   { X86::VORPSZ128rrkz,   X86::VORPDZ128rrkz,
6166     X86::VPORQZ128rrkz,   X86::VPORDZ128rrkz   },
6167   { X86::VXORPSZ128rmk,   X86::VXORPDZ128rmk,
6168     X86::VPXORQZ128rmk,   X86::VPXORDZ128rmk   },
6169   { X86::VXORPSZ128rmkz,  X86::VXORPDZ128rmkz,
6170     X86::VPXORQZ128rmkz,  X86::VPXORDZ128rmkz  },
6171   { X86::VXORPSZ128rrk,   X86::VXORPDZ128rrk,
6172     X86::VPXORQZ128rrk,   X86::VPXORDZ128rrk   },
6173   { X86::VXORPSZ128rrkz,  X86::VXORPDZ128rrkz,
6174     X86::VPXORQZ128rrkz,  X86::VPXORDZ128rrkz  },
6175   { X86::VANDNPSZ256rmk,  X86::VANDNPDZ256rmk,
6176     X86::VPANDNQZ256rmk,  X86::VPANDNDZ256rmk  },
6177   { X86::VANDNPSZ256rmkz, X86::VANDNPDZ256rmkz,
6178     X86::VPANDNQZ256rmkz, X86::VPANDNDZ256rmkz },
6179   { X86::VANDNPSZ256rrk,  X86::VANDNPDZ256rrk,
6180     X86::VPANDNQZ256rrk,  X86::VPANDNDZ256rrk  },
6181   { X86::VANDNPSZ256rrkz, X86::VANDNPDZ256rrkz,
6182     X86::VPANDNQZ256rrkz, X86::VPANDNDZ256rrkz },
6183   { X86::VANDPSZ256rmk,   X86::VANDPDZ256rmk,
6184     X86::VPANDQZ256rmk,   X86::VPANDDZ256rmk   },
6185   { X86::VANDPSZ256rmkz,  X86::VANDPDZ256rmkz,
6186     X86::VPANDQZ256rmkz,  X86::VPANDDZ256rmkz  },
6187   { X86::VANDPSZ256rrk,   X86::VANDPDZ256rrk,
6188     X86::VPANDQZ256rrk,   X86::VPANDDZ256rrk   },
6189   { X86::VANDPSZ256rrkz,  X86::VANDPDZ256rrkz,
6190     X86::VPANDQZ256rrkz,  X86::VPANDDZ256rrkz  },
6191   { X86::VORPSZ256rmk,    X86::VORPDZ256rmk,
6192     X86::VPORQZ256rmk,    X86::VPORDZ256rmk    },
6193   { X86::VORPSZ256rmkz,   X86::VORPDZ256rmkz,
6194     X86::VPORQZ256rmkz,   X86::VPORDZ256rmkz   },
6195   { X86::VORPSZ256rrk,    X86::VORPDZ256rrk,
6196     X86::VPORQZ256rrk,    X86::VPORDZ256rrk    },
6197   { X86::VORPSZ256rrkz,   X86::VORPDZ256rrkz,
6198     X86::VPORQZ256rrkz,   X86::VPORDZ256rrkz   },
6199   { X86::VXORPSZ256rmk,   X86::VXORPDZ256rmk,
6200     X86::VPXORQZ256rmk,   X86::VPXORDZ256rmk   },
6201   { X86::VXORPSZ256rmkz,  X86::VXORPDZ256rmkz,
6202     X86::VPXORQZ256rmkz,  X86::VPXORDZ256rmkz  },
6203   { X86::VXORPSZ256rrk,   X86::VXORPDZ256rrk,
6204     X86::VPXORQZ256rrk,   X86::VPXORDZ256rrk   },
6205   { X86::VXORPSZ256rrkz,  X86::VXORPDZ256rrkz,
6206     X86::VPXORQZ256rrkz,  X86::VPXORDZ256rrkz  },
6207   { X86::VANDNPSZrmk,     X86::VANDNPDZrmk,
6208     X86::VPANDNQZrmk,     X86::VPANDNDZrmk     },
6209   { X86::VANDNPSZrmkz,    X86::VANDNPDZrmkz,
6210     X86::VPANDNQZrmkz,    X86::VPANDNDZrmkz    },
6211   { X86::VANDNPSZrrk,     X86::VANDNPDZrrk,
6212     X86::VPANDNQZrrk,     X86::VPANDNDZrrk     },
6213   { X86::VANDNPSZrrkz,    X86::VANDNPDZrrkz,
6214     X86::VPANDNQZrrkz,    X86::VPANDNDZrrkz    },
6215   { X86::VANDPSZrmk,      X86::VANDPDZrmk,
6216     X86::VPANDQZrmk,      X86::VPANDDZrmk      },
6217   { X86::VANDPSZrmkz,     X86::VANDPDZrmkz,
6218     X86::VPANDQZrmkz,     X86::VPANDDZrmkz     },
6219   { X86::VANDPSZrrk,      X86::VANDPDZrrk,
6220     X86::VPANDQZrrk,      X86::VPANDDZrrk      },
6221   { X86::VANDPSZrrkz,     X86::VANDPDZrrkz,
6222     X86::VPANDQZrrkz,     X86::VPANDDZrrkz     },
6223   { X86::VORPSZrmk,       X86::VORPDZrmk,
6224     X86::VPORQZrmk,       X86::VPORDZrmk       },
6225   { X86::VORPSZrmkz,      X86::VORPDZrmkz,
6226     X86::VPORQZrmkz,      X86::VPORDZrmkz      },
6227   { X86::VORPSZrrk,       X86::VORPDZrrk,
6228     X86::VPORQZrrk,       X86::VPORDZrrk       },
6229   { X86::VORPSZrrkz,      X86::VORPDZrrkz,
6230     X86::VPORQZrrkz,      X86::VPORDZrrkz      },
6231   { X86::VXORPSZrmk,      X86::VXORPDZrmk,
6232     X86::VPXORQZrmk,      X86::VPXORDZrmk      },
6233   { X86::VXORPSZrmkz,     X86::VXORPDZrmkz,
6234     X86::VPXORQZrmkz,     X86::VPXORDZrmkz     },
6235   { X86::VXORPSZrrk,      X86::VXORPDZrrk,
6236     X86::VPXORQZrrk,      X86::VPXORDZrrk      },
6237   { X86::VXORPSZrrkz,     X86::VXORPDZrrkz,
6238     X86::VPXORQZrrkz,     X86::VPXORDZrrkz     },
6239   // Broadcast loads can be handled the same as masked operations to avoid
6240   // changing element size.
6241   { X86::VANDNPSZ128rmb,  X86::VANDNPDZ128rmb,
6242     X86::VPANDNQZ128rmb,  X86::VPANDNDZ128rmb  },
6243   { X86::VANDPSZ128rmb,   X86::VANDPDZ128rmb,
6244     X86::VPANDQZ128rmb,   X86::VPANDDZ128rmb   },
6245   { X86::VORPSZ128rmb,    X86::VORPDZ128rmb,
6246     X86::VPORQZ128rmb,    X86::VPORDZ128rmb    },
6247   { X86::VXORPSZ128rmb,   X86::VXORPDZ128rmb,
6248     X86::VPXORQZ128rmb,   X86::VPXORDZ128rmb   },
6249   { X86::VANDNPSZ256rmb,  X86::VANDNPDZ256rmb,
6250     X86::VPANDNQZ256rmb,  X86::VPANDNDZ256rmb  },
6251   { X86::VANDPSZ256rmb,   X86::VANDPDZ256rmb,
6252     X86::VPANDQZ256rmb,   X86::VPANDDZ256rmb   },
6253   { X86::VORPSZ256rmb,    X86::VORPDZ256rmb,
6254     X86::VPORQZ256rmb,    X86::VPORDZ256rmb    },
6255   { X86::VXORPSZ256rmb,   X86::VXORPDZ256rmb,
6256     X86::VPXORQZ256rmb,   X86::VPXORDZ256rmb   },
6257   { X86::VANDNPSZrmb,     X86::VANDNPDZrmb,
6258     X86::VPANDNQZrmb,     X86::VPANDNDZrmb     },
6259   { X86::VANDPSZrmb,      X86::VANDPDZrmb,
6260     X86::VPANDQZrmb,      X86::VPANDDZrmb      },
6261   { X86::VANDPSZrmb,      X86::VANDPDZrmb,
6262     X86::VPANDQZrmb,      X86::VPANDDZrmb      },
6263   { X86::VORPSZrmb,       X86::VORPDZrmb,
6264     X86::VPORQZrmb,       X86::VPORDZrmb       },
6265   { X86::VXORPSZrmb,      X86::VXORPDZrmb,
6266     X86::VPXORQZrmb,      X86::VPXORDZrmb      },
6267   { X86::VANDNPSZ128rmbk, X86::VANDNPDZ128rmbk,
6268     X86::VPANDNQZ128rmbk, X86::VPANDNDZ128rmbk },
6269   { X86::VANDPSZ128rmbk,  X86::VANDPDZ128rmbk,
6270     X86::VPANDQZ128rmbk,  X86::VPANDDZ128rmbk  },
6271   { X86::VORPSZ128rmbk,   X86::VORPDZ128rmbk,
6272     X86::VPORQZ128rmbk,   X86::VPORDZ128rmbk   },
6273   { X86::VXORPSZ128rmbk,  X86::VXORPDZ128rmbk,
6274     X86::VPXORQZ128rmbk,  X86::VPXORDZ128rmbk  },
6275   { X86::VANDNPSZ256rmbk, X86::VANDNPDZ256rmbk,
6276     X86::VPANDNQZ256rmbk, X86::VPANDNDZ256rmbk },
6277   { X86::VANDPSZ256rmbk,  X86::VANDPDZ256rmbk,
6278     X86::VPANDQZ256rmbk,  X86::VPANDDZ256rmbk  },
6279   { X86::VORPSZ256rmbk,   X86::VORPDZ256rmbk,
6280     X86::VPORQZ256rmbk,   X86::VPORDZ256rmbk   },
6281   { X86::VXORPSZ256rmbk,  X86::VXORPDZ256rmbk,
6282     X86::VPXORQZ256rmbk,  X86::VPXORDZ256rmbk  },
6283   { X86::VANDNPSZrmbk,    X86::VANDNPDZrmbk,
6284     X86::VPANDNQZrmbk,    X86::VPANDNDZrmbk    },
6285   { X86::VANDPSZrmbk,     X86::VANDPDZrmbk,
6286     X86::VPANDQZrmbk,     X86::VPANDDZrmbk     },
6287   { X86::VANDPSZrmbk,     X86::VANDPDZrmbk,
6288     X86::VPANDQZrmbk,     X86::VPANDDZrmbk     },
6289   { X86::VORPSZrmbk,      X86::VORPDZrmbk,
6290     X86::VPORQZrmbk,      X86::VPORDZrmbk      },
6291   { X86::VXORPSZrmbk,     X86::VXORPDZrmbk,
6292     X86::VPXORQZrmbk,     X86::VPXORDZrmbk     },
6293   { X86::VANDNPSZ128rmbkz,X86::VANDNPDZ128rmbkz,
6294     X86::VPANDNQZ128rmbkz,X86::VPANDNDZ128rmbkz},
6295   { X86::VANDPSZ128rmbkz, X86::VANDPDZ128rmbkz,
6296     X86::VPANDQZ128rmbkz, X86::VPANDDZ128rmbkz },
6297   { X86::VORPSZ128rmbkz,  X86::VORPDZ128rmbkz,
6298     X86::VPORQZ128rmbkz,  X86::VPORDZ128rmbkz  },
6299   { X86::VXORPSZ128rmbkz, X86::VXORPDZ128rmbkz,
6300     X86::VPXORQZ128rmbkz, X86::VPXORDZ128rmbkz },
6301   { X86::VANDNPSZ256rmbkz,X86::VANDNPDZ256rmbkz,
6302     X86::VPANDNQZ256rmbkz,X86::VPANDNDZ256rmbkz},
6303   { X86::VANDPSZ256rmbkz, X86::VANDPDZ256rmbkz,
6304     X86::VPANDQZ256rmbkz, X86::VPANDDZ256rmbkz },
6305   { X86::VORPSZ256rmbkz,  X86::VORPDZ256rmbkz,
6306     X86::VPORQZ256rmbkz,  X86::VPORDZ256rmbkz  },
6307   { X86::VXORPSZ256rmbkz, X86::VXORPDZ256rmbkz,
6308     X86::VPXORQZ256rmbkz, X86::VPXORDZ256rmbkz },
6309   { X86::VANDNPSZrmbkz,   X86::VANDNPDZrmbkz,
6310     X86::VPANDNQZrmbkz,   X86::VPANDNDZrmbkz   },
6311   { X86::VANDPSZrmbkz,    X86::VANDPDZrmbkz,
6312     X86::VPANDQZrmbkz,    X86::VPANDDZrmbkz    },
6313   { X86::VANDPSZrmbkz,    X86::VANDPDZrmbkz,
6314     X86::VPANDQZrmbkz,    X86::VPANDDZrmbkz    },
6315   { X86::VORPSZrmbkz,     X86::VORPDZrmbkz,
6316     X86::VPORQZrmbkz,     X86::VPORDZrmbkz     },
6317   { X86::VXORPSZrmbkz,    X86::VXORPDZrmbkz,
6318     X86::VPXORQZrmbkz,    X86::VPXORDZrmbkz    },
6319 };
6320
6321 // NOTE: These should only be used by the custom domain methods.
6322 static const uint16_t ReplaceableCustomInstrs[][3] = {
6323   //PackedSingle             PackedDouble             PackedInt
6324   { X86::BLENDPSrmi,         X86::BLENDPDrmi,         X86::PBLENDWrmi   },
6325   { X86::BLENDPSrri,         X86::BLENDPDrri,         X86::PBLENDWrri   },
6326   { X86::VBLENDPSrmi,        X86::VBLENDPDrmi,        X86::VPBLENDWrmi  },
6327   { X86::VBLENDPSrri,        X86::VBLENDPDrri,        X86::VPBLENDWrri  },
6328   { X86::VBLENDPSYrmi,       X86::VBLENDPDYrmi,       X86::VPBLENDWYrmi },
6329   { X86::VBLENDPSYrri,       X86::VBLENDPDYrri,       X86::VPBLENDWYrri },
6330 };
6331 static const uint16_t ReplaceableCustomAVX2Instrs[][3] = {
6332   //PackedSingle             PackedDouble             PackedInt
6333   { X86::VBLENDPSrmi,        X86::VBLENDPDrmi,        X86::VPBLENDDrmi  },
6334   { X86::VBLENDPSrri,        X86::VBLENDPDrri,        X86::VPBLENDDrri  },
6335   { X86::VBLENDPSYrmi,       X86::VBLENDPDYrmi,       X86::VPBLENDDYrmi },
6336   { X86::VBLENDPSYrri,       X86::VBLENDPDYrri,       X86::VPBLENDDYrri },
6337 };
6338
6339 // Special table for changing EVEX logic instructions to VEX.
6340 // TODO: Should we run EVEX->VEX earlier?
6341 static const uint16_t ReplaceableCustomAVX512LogicInstrs[][4] = {
6342   // Two integer columns for 64-bit and 32-bit elements.
6343   //PackedSingle     PackedDouble     PackedInt           PackedInt
6344   { X86::VANDNPSrm,  X86::VANDNPDrm,  X86::VPANDNQZ128rm, X86::VPANDNDZ128rm },
6345   { X86::VANDNPSrr,  X86::VANDNPDrr,  X86::VPANDNQZ128rr, X86::VPANDNDZ128rr },
6346   { X86::VANDPSrm,   X86::VANDPDrm,   X86::VPANDQZ128rm,  X86::VPANDDZ128rm  },
6347   { X86::VANDPSrr,   X86::VANDPDrr,   X86::VPANDQZ128rr,  X86::VPANDDZ128rr  },
6348   { X86::VORPSrm,    X86::VORPDrm,    X86::VPORQZ128rm,   X86::VPORDZ128rm   },
6349   { X86::VORPSrr,    X86::VORPDrr,    X86::VPORQZ128rr,   X86::VPORDZ128rr   },
6350   { X86::VXORPSrm,   X86::VXORPDrm,   X86::VPXORQZ128rm,  X86::VPXORDZ128rm  },
6351   { X86::VXORPSrr,   X86::VXORPDrr,   X86::VPXORQZ128rr,  X86::VPXORDZ128rr  },
6352   { X86::VANDNPSYrm, X86::VANDNPDYrm, X86::VPANDNQZ256rm, X86::VPANDNDZ256rm },
6353   { X86::VANDNPSYrr, X86::VANDNPDYrr, X86::VPANDNQZ256rr, X86::VPANDNDZ256rr },
6354   { X86::VANDPSYrm,  X86::VANDPDYrm,  X86::VPANDQZ256rm,  X86::VPANDDZ256rm  },
6355   { X86::VANDPSYrr,  X86::VANDPDYrr,  X86::VPANDQZ256rr,  X86::VPANDDZ256rr  },
6356   { X86::VORPSYrm,   X86::VORPDYrm,   X86::VPORQZ256rm,   X86::VPORDZ256rm   },
6357   { X86::VORPSYrr,   X86::VORPDYrr,   X86::VPORQZ256rr,   X86::VPORDZ256rr   },
6358   { X86::VXORPSYrm,  X86::VXORPDYrm,  X86::VPXORQZ256rm,  X86::VPXORDZ256rm  },
6359   { X86::VXORPSYrr,  X86::VXORPDYrr,  X86::VPXORQZ256rr,  X86::VPXORDZ256rr  },
6360 };
6361
6362 // FIXME: Some shuffle and unpack instructions have equivalents in different
6363 // domains, but they require a bit more work than just switching opcodes.
6364
6365 static const uint16_t *lookup(unsigned opcode, unsigned domain,
6366                               ArrayRef<uint16_t[3]> Table) {
6367   for (const uint16_t (&Row)[3] : Table)
6368     if (Row[domain-1] == opcode)
6369       return Row;
6370   return nullptr;
6371 }
6372
6373 static const uint16_t *lookupAVX512(unsigned opcode, unsigned domain,
6374                                     ArrayRef<uint16_t[4]> Table) {
6375   // If this is the integer domain make sure to check both integer columns.
6376   for (const uint16_t (&Row)[4] : Table)
6377     if (Row[domain-1] == opcode || (domain == 3 && Row[3] == opcode))
6378       return Row;
6379   return nullptr;
6380 }
6381
6382 // Helper to attempt to widen/narrow blend masks.
6383 static bool AdjustBlendMask(unsigned OldMask, unsigned OldWidth,
6384                             unsigned NewWidth, unsigned *pNewMask = nullptr) {
6385   assert(((OldWidth % NewWidth) == 0 || (NewWidth % OldWidth) == 0) &&
6386          "Illegal blend mask scale");
6387   unsigned NewMask = 0;
6388
6389   if ((OldWidth % NewWidth) == 0) {
6390     unsigned Scale = OldWidth / NewWidth;
6391     unsigned SubMask = (1u << Scale) - 1;
6392     for (unsigned i = 0; i != NewWidth; ++i) {
6393       unsigned Sub = (OldMask >> (i * Scale)) & SubMask;
6394       if (Sub == SubMask)
6395         NewMask |= (1u << i);
6396       else if (Sub != 0x0)
6397         return false;
6398     }
6399   } else {
6400     unsigned Scale = NewWidth / OldWidth;
6401     unsigned SubMask = (1u << Scale) - 1;
6402     for (unsigned i = 0; i != OldWidth; ++i) {
6403       if (OldMask & (1 << i)) {
6404         NewMask |= (SubMask << (i * Scale));
6405       }
6406     }
6407   }
6408
6409   if (pNewMask)
6410     *pNewMask = NewMask;
6411   return true;
6412 }
6413
6414 uint16_t X86InstrInfo::getExecutionDomainCustom(const MachineInstr &MI) const {
6415   unsigned Opcode = MI.getOpcode();
6416   unsigned NumOperands = MI.getDesc().getNumOperands();
6417
6418   auto GetBlendDomains = [&](unsigned ImmWidth, bool Is256) {
6419     uint16_t validDomains = 0;
6420     if (MI.getOperand(NumOperands - 1).isImm()) {
6421       unsigned Imm = MI.getOperand(NumOperands - 1).getImm();
6422       if (AdjustBlendMask(Imm, ImmWidth, Is256 ? 8 : 4))
6423         validDomains |= 0x2; // PackedSingle
6424       if (AdjustBlendMask(Imm, ImmWidth, Is256 ? 4 : 2))
6425         validDomains |= 0x4; // PackedDouble
6426       if (!Is256 || Subtarget.hasAVX2())
6427         validDomains |= 0x8; // PackedInt
6428     }
6429     return validDomains;
6430   };
6431
6432   switch (Opcode) {
6433   case X86::BLENDPDrmi:
6434   case X86::BLENDPDrri:
6435   case X86::VBLENDPDrmi:
6436   case X86::VBLENDPDrri:
6437     return GetBlendDomains(2, false);
6438   case X86::VBLENDPDYrmi:
6439   case X86::VBLENDPDYrri:
6440     return GetBlendDomains(4, true);
6441   case X86::BLENDPSrmi:
6442   case X86::BLENDPSrri:
6443   case X86::VBLENDPSrmi:
6444   case X86::VBLENDPSrri:
6445   case X86::VPBLENDDrmi:
6446   case X86::VPBLENDDrri:
6447     return GetBlendDomains(4, false);
6448   case X86::VBLENDPSYrmi:
6449   case X86::VBLENDPSYrri:
6450   case X86::VPBLENDDYrmi:
6451   case X86::VPBLENDDYrri:
6452     return GetBlendDomains(8, true);
6453   case X86::PBLENDWrmi:
6454   case X86::PBLENDWrri:
6455   case X86::VPBLENDWrmi:
6456   case X86::VPBLENDWrri:
6457   // Treat VPBLENDWY as a 128-bit vector as it repeats the lo/hi masks.
6458   case X86::VPBLENDWYrmi:
6459   case X86::VPBLENDWYrri:
6460     return GetBlendDomains(8, false);
6461   case X86::VPANDDZ128rr:  case X86::VPANDDZ128rm:
6462   case X86::VPANDDZ256rr:  case X86::VPANDDZ256rm:
6463   case X86::VPANDQZ128rr:  case X86::VPANDQZ128rm:
6464   case X86::VPANDQZ256rr:  case X86::VPANDQZ256rm:
6465   case X86::VPANDNDZ128rr: case X86::VPANDNDZ128rm:
6466   case X86::VPANDNDZ256rr: case X86::VPANDNDZ256rm:
6467   case X86::VPANDNQZ128rr: case X86::VPANDNQZ128rm:
6468   case X86::VPANDNQZ256rr: case X86::VPANDNQZ256rm:
6469   case X86::VPORDZ128rr:   case X86::VPORDZ128rm:
6470   case X86::VPORDZ256rr:   case X86::VPORDZ256rm:
6471   case X86::VPORQZ128rr:   case X86::VPORQZ128rm:
6472   case X86::VPORQZ256rr:   case X86::VPORQZ256rm:
6473   case X86::VPXORDZ128rr:  case X86::VPXORDZ128rm:
6474   case X86::VPXORDZ256rr:  case X86::VPXORDZ256rm:
6475   case X86::VPXORQZ128rr:  case X86::VPXORQZ128rm:
6476   case X86::VPXORQZ256rr:  case X86::VPXORQZ256rm:
6477     // If we don't have DQI see if we can still switch from an EVEX integer
6478     // instruction to a VEX floating point instruction.
6479     if (Subtarget.hasDQI())
6480       return 0;
6481
6482     if (RI.getEncodingValue(MI.getOperand(0).getReg()) >= 16)
6483       return 0;
6484     if (RI.getEncodingValue(MI.getOperand(1).getReg()) >= 16)
6485       return 0;
6486     // Register forms will have 3 operands. Memory form will have more.
6487     if (NumOperands == 3 &&
6488         RI.getEncodingValue(MI.getOperand(2).getReg()) >= 16)
6489       return 0;
6490
6491     // All domains are valid.
6492     return 0xe;
6493   case X86::MOVHLPSrr:
6494     // We can swap domains when both inputs are the same register.
6495     // FIXME: This doesn't catch all the cases we would like. If the input
6496     // register isn't KILLed by the instruction, the two address instruction
6497     // pass puts a COPY on one input. The other input uses the original
6498     // register. This prevents the same physical register from being used by
6499     // both inputs.
6500     if (MI.getOperand(1).getReg() == MI.getOperand(2).getReg() &&
6501         MI.getOperand(0).getSubReg() == 0 &&
6502         MI.getOperand(1).getSubReg() == 0 &&
6503         MI.getOperand(2).getSubReg() == 0)
6504       return 0x6;
6505     return 0;
6506   }
6507   return 0;
6508 }
6509
6510 bool X86InstrInfo::setExecutionDomainCustom(MachineInstr &MI,
6511                                             unsigned Domain) const {
6512   assert(Domain > 0 && Domain < 4 && "Invalid execution domain");
6513   uint16_t dom = (MI.getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
6514   assert(dom && "Not an SSE instruction");
6515
6516   unsigned Opcode = MI.getOpcode();
6517   unsigned NumOperands = MI.getDesc().getNumOperands();
6518
6519   auto SetBlendDomain = [&](unsigned ImmWidth, bool Is256) {
6520     if (MI.getOperand(NumOperands - 1).isImm()) {
6521       unsigned Imm = MI.getOperand(NumOperands - 1).getImm() & 255;
6522       Imm = (ImmWidth == 16 ? ((Imm << 8) | Imm) : Imm);
6523       unsigned NewImm = Imm;
6524
6525       const uint16_t *table = lookup(Opcode, dom, ReplaceableCustomInstrs);
6526       if (!table)
6527         table = lookup(Opcode, dom, ReplaceableCustomAVX2Instrs);
6528
6529       if (Domain == 1) { // PackedSingle
6530         AdjustBlendMask(Imm, ImmWidth, Is256 ? 8 : 4, &NewImm);
6531       } else if (Domain == 2) { // PackedDouble
6532         AdjustBlendMask(Imm, ImmWidth, Is256 ? 4 : 2, &NewImm);
6533       } else if (Domain == 3) { // PackedInt
6534         if (Subtarget.hasAVX2()) {
6535           // If we are already VPBLENDW use that, else use VPBLENDD.
6536           if ((ImmWidth / (Is256 ? 2 : 1)) != 8) {
6537             table = lookup(Opcode, dom, ReplaceableCustomAVX2Instrs);
6538             AdjustBlendMask(Imm, ImmWidth, Is256 ? 8 : 4, &NewImm);
6539           }
6540         } else {
6541           assert(!Is256 && "128-bit vector expected");
6542           AdjustBlendMask(Imm, ImmWidth, 8, &NewImm);
6543         }
6544       }
6545
6546       assert(table && table[Domain - 1] && "Unknown domain op");
6547       MI.setDesc(get(table[Domain - 1]));
6548       MI.getOperand(NumOperands - 1).setImm(NewImm & 255);
6549     }
6550     return true;
6551   };
6552
6553   switch (Opcode) {
6554   case X86::BLENDPDrmi:
6555   case X86::BLENDPDrri:
6556   case X86::VBLENDPDrmi:
6557   case X86::VBLENDPDrri:
6558     return SetBlendDomain(2, false);
6559   case X86::VBLENDPDYrmi:
6560   case X86::VBLENDPDYrri:
6561     return SetBlendDomain(4, true);
6562   case X86::BLENDPSrmi:
6563   case X86::BLENDPSrri:
6564   case X86::VBLENDPSrmi:
6565   case X86::VBLENDPSrri:
6566   case X86::VPBLENDDrmi:
6567   case X86::VPBLENDDrri:
6568     return SetBlendDomain(4, false);
6569   case X86::VBLENDPSYrmi:
6570   case X86::VBLENDPSYrri:
6571   case X86::VPBLENDDYrmi:
6572   case X86::VPBLENDDYrri:
6573     return SetBlendDomain(8, true);
6574   case X86::PBLENDWrmi:
6575   case X86::PBLENDWrri:
6576   case X86::VPBLENDWrmi:
6577   case X86::VPBLENDWrri:
6578     return SetBlendDomain(8, false);
6579   case X86::VPBLENDWYrmi:
6580   case X86::VPBLENDWYrri:
6581     return SetBlendDomain(16, true);
6582   case X86::VPANDDZ128rr:  case X86::VPANDDZ128rm:
6583   case X86::VPANDDZ256rr:  case X86::VPANDDZ256rm:
6584   case X86::VPANDQZ128rr:  case X86::VPANDQZ128rm:
6585   case X86::VPANDQZ256rr:  case X86::VPANDQZ256rm:
6586   case X86::VPANDNDZ128rr: case X86::VPANDNDZ128rm:
6587   case X86::VPANDNDZ256rr: case X86::VPANDNDZ256rm:
6588   case X86::VPANDNQZ128rr: case X86::VPANDNQZ128rm:
6589   case X86::VPANDNQZ256rr: case X86::VPANDNQZ256rm:
6590   case X86::VPORDZ128rr:   case X86::VPORDZ128rm:
6591   case X86::VPORDZ256rr:   case X86::VPORDZ256rm:
6592   case X86::VPORQZ128rr:   case X86::VPORQZ128rm:
6593   case X86::VPORQZ256rr:   case X86::VPORQZ256rm:
6594   case X86::VPXORDZ128rr:  case X86::VPXORDZ128rm:
6595   case X86::VPXORDZ256rr:  case X86::VPXORDZ256rm:
6596   case X86::VPXORQZ128rr:  case X86::VPXORQZ128rm:
6597   case X86::VPXORQZ256rr:  case X86::VPXORQZ256rm: {
6598     // Without DQI, convert EVEX instructions to VEX instructions.
6599     if (Subtarget.hasDQI())
6600       return false;
6601
6602     const uint16_t *table = lookupAVX512(MI.getOpcode(), dom,
6603                                          ReplaceableCustomAVX512LogicInstrs);
6604     assert(table && "Instruction not found in table?");
6605     // Don't change integer Q instructions to D instructions and
6606     // use D intructions if we started with a PS instruction.
6607     if (Domain == 3 && (dom == 1 || table[3] == MI.getOpcode()))
6608       Domain = 4;
6609     MI.setDesc(get(table[Domain - 1]));
6610     return true;
6611   }
6612   case X86::UNPCKHPDrr:
6613   case X86::MOVHLPSrr:
6614     // We just need to commute the instruction which will switch the domains.
6615     if (Domain != dom && Domain != 3 &&
6616         MI.getOperand(1).getReg() == MI.getOperand(2).getReg() &&
6617         MI.getOperand(0).getSubReg() == 0 &&
6618         MI.getOperand(1).getSubReg() == 0 &&
6619         MI.getOperand(2).getSubReg() == 0) {
6620       commuteInstruction(MI, false);
6621       return true;
6622     }
6623     // We must always return true for MOVHLPSrr.
6624     if (Opcode == X86::MOVHLPSrr)
6625       return true;
6626   }
6627   return false;
6628 }
6629
6630 std::pair<uint16_t, uint16_t>
6631 X86InstrInfo::getExecutionDomain(const MachineInstr &MI) const {
6632   uint16_t domain = (MI.getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
6633   unsigned opcode = MI.getOpcode();
6634   uint16_t validDomains = 0;
6635   if (domain) {
6636     // Attempt to match for custom instructions.
6637     validDomains = getExecutionDomainCustom(MI);
6638     if (validDomains)
6639       return std::make_pair(domain, validDomains);
6640
6641     if (lookup(opcode, domain, ReplaceableInstrs)) {
6642       validDomains = 0xe;
6643     } else if (lookup(opcode, domain, ReplaceableInstrsAVX2)) {
6644       validDomains = Subtarget.hasAVX2() ? 0xe : 0x6;
6645     } else if (lookup(opcode, domain, ReplaceableInstrsAVX2InsertExtract)) {
6646       // Insert/extract instructions should only effect domain if AVX2
6647       // is enabled.
6648       if (!Subtarget.hasAVX2())
6649         return std::make_pair(0, 0);
6650       validDomains = 0xe;
6651     } else if (lookupAVX512(opcode, domain, ReplaceableInstrsAVX512)) {
6652       validDomains = 0xe;
6653     } else if (Subtarget.hasDQI() && lookupAVX512(opcode, domain,
6654                                                   ReplaceableInstrsAVX512DQ)) {
6655       validDomains = 0xe;
6656     } else if (Subtarget.hasDQI()) {
6657       if (const uint16_t *table = lookupAVX512(opcode, domain,
6658                                              ReplaceableInstrsAVX512DQMasked)) {
6659         if (domain == 1 || (domain == 3 && table[3] == opcode))
6660           validDomains = 0xa;
6661         else
6662           validDomains = 0xc;
6663       }
6664     }
6665   }
6666   return std::make_pair(domain, validDomains);
6667 }
6668
6669 void X86InstrInfo::setExecutionDomain(MachineInstr &MI, unsigned Domain) const {
6670   assert(Domain>0 && Domain<4 && "Invalid execution domain");
6671   uint16_t dom = (MI.getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
6672   assert(dom && "Not an SSE instruction");
6673
6674   // Attempt to match for custom instructions.
6675   if (setExecutionDomainCustom(MI, Domain))
6676     return;
6677
6678   const uint16_t *table = lookup(MI.getOpcode(), dom, ReplaceableInstrs);
6679   if (!table) { // try the other table
6680     assert((Subtarget.hasAVX2() || Domain < 3) &&
6681            "256-bit vector operations only available in AVX2");
6682     table = lookup(MI.getOpcode(), dom, ReplaceableInstrsAVX2);
6683   }
6684   if (!table) { // try the other table
6685     assert(Subtarget.hasAVX2() &&
6686            "256-bit insert/extract only available in AVX2");
6687     table = lookup(MI.getOpcode(), dom, ReplaceableInstrsAVX2InsertExtract);
6688   }
6689   if (!table) { // try the AVX512 table
6690     assert(Subtarget.hasAVX512() && "Requires AVX-512");
6691     table = lookupAVX512(MI.getOpcode(), dom, ReplaceableInstrsAVX512);
6692     // Don't change integer Q instructions to D instructions.
6693     if (table && Domain == 3 && table[3] == MI.getOpcode())
6694       Domain = 4;
6695   }
6696   if (!table) { // try the AVX512DQ table
6697     assert((Subtarget.hasDQI() || Domain >= 3) && "Requires AVX-512DQ");
6698     table = lookupAVX512(MI.getOpcode(), dom, ReplaceableInstrsAVX512DQ);
6699     // Don't change integer Q instructions to D instructions and
6700     // use D intructions if we started with a PS instruction.
6701     if (table && Domain == 3 && (dom == 1 || table[3] == MI.getOpcode()))
6702       Domain = 4;
6703   }
6704   if (!table) { // try the AVX512DQMasked table
6705     assert((Subtarget.hasDQI() || Domain >= 3) && "Requires AVX-512DQ");
6706     table = lookupAVX512(MI.getOpcode(), dom, ReplaceableInstrsAVX512DQMasked);
6707     if (table && Domain == 3 && (dom == 1 || table[3] == MI.getOpcode()))
6708       Domain = 4;
6709   }
6710   assert(table && "Cannot change domain");
6711   MI.setDesc(get(table[Domain - 1]));
6712 }
6713
6714 /// Return the noop instruction to use for a noop.
6715 void X86InstrInfo::getNoop(MCInst &NopInst) const {
6716   NopInst.setOpcode(X86::NOOP);
6717 }
6718
6719 bool X86InstrInfo::isHighLatencyDef(int opc) const {
6720   switch (opc) {
6721   default: return false;
6722   case X86::DIVPDrm:
6723   case X86::DIVPDrr:
6724   case X86::DIVPSrm:
6725   case X86::DIVPSrr:
6726   case X86::DIVSDrm:
6727   case X86::DIVSDrm_Int:
6728   case X86::DIVSDrr:
6729   case X86::DIVSDrr_Int:
6730   case X86::DIVSSrm:
6731   case X86::DIVSSrm_Int:
6732   case X86::DIVSSrr:
6733   case X86::DIVSSrr_Int:
6734   case X86::SQRTPDm:
6735   case X86::SQRTPDr:
6736   case X86::SQRTPSm:
6737   case X86::SQRTPSr:
6738   case X86::SQRTSDm:
6739   case X86::SQRTSDm_Int:
6740   case X86::SQRTSDr:
6741   case X86::SQRTSDr_Int:
6742   case X86::SQRTSSm:
6743   case X86::SQRTSSm_Int:
6744   case X86::SQRTSSr:
6745   case X86::SQRTSSr_Int:
6746   // AVX instructions with high latency
6747   case X86::VDIVPDrm:
6748   case X86::VDIVPDrr:
6749   case X86::VDIVPDYrm:
6750   case X86::VDIVPDYrr:
6751   case X86::VDIVPSrm:
6752   case X86::VDIVPSrr:
6753   case X86::VDIVPSYrm:
6754   case X86::VDIVPSYrr:
6755   case X86::VDIVSDrm:
6756   case X86::VDIVSDrm_Int:
6757   case X86::VDIVSDrr:
6758   case X86::VDIVSDrr_Int:
6759   case X86::VDIVSSrm:
6760   case X86::VDIVSSrm_Int:
6761   case X86::VDIVSSrr:
6762   case X86::VDIVSSrr_Int:
6763   case X86::VSQRTPDm:
6764   case X86::VSQRTPDr:
6765   case X86::VSQRTPDYm:
6766   case X86::VSQRTPDYr:
6767   case X86::VSQRTPSm:
6768   case X86::VSQRTPSr:
6769   case X86::VSQRTPSYm:
6770   case X86::VSQRTPSYr:
6771   case X86::VSQRTSDm:
6772   case X86::VSQRTSDm_Int:
6773   case X86::VSQRTSDr:
6774   case X86::VSQRTSDr_Int:
6775   case X86::VSQRTSSm:
6776   case X86::VSQRTSSm_Int:
6777   case X86::VSQRTSSr:
6778   case X86::VSQRTSSr_Int:
6779   // AVX512 instructions with high latency
6780   case X86::VDIVPDZ128rm:
6781   case X86::VDIVPDZ128rmb:
6782   case X86::VDIVPDZ128rmbk:
6783   case X86::VDIVPDZ128rmbkz:
6784   case X86::VDIVPDZ128rmk:
6785   case X86::VDIVPDZ128rmkz:
6786   case X86::VDIVPDZ128rr:
6787   case X86::VDIVPDZ128rrk:
6788   case X86::VDIVPDZ128rrkz:
6789   case X86::VDIVPDZ256rm:
6790   case X86::VDIVPDZ256rmb:
6791   case X86::VDIVPDZ256rmbk:
6792   case X86::VDIVPDZ256rmbkz:
6793   case X86::VDIVPDZ256rmk:
6794   case X86::VDIVPDZ256rmkz:
6795   case X86::VDIVPDZ256rr:
6796   case X86::VDIVPDZ256rrk:
6797   case X86::VDIVPDZ256rrkz:
6798   case X86::VDIVPDZrrb:
6799   case X86::VDIVPDZrrbk:
6800   case X86::VDIVPDZrrbkz:
6801   case X86::VDIVPDZrm:
6802   case X86::VDIVPDZrmb:
6803   case X86::VDIVPDZrmbk:
6804   case X86::VDIVPDZrmbkz:
6805   case X86::VDIVPDZrmk:
6806   case X86::VDIVPDZrmkz:
6807   case X86::VDIVPDZrr:
6808   case X86::VDIVPDZrrk:
6809   case X86::VDIVPDZrrkz:
6810   case X86::VDIVPSZ128rm:
6811   case X86::VDIVPSZ128rmb:
6812   case X86::VDIVPSZ128rmbk:
6813   case X86::VDIVPSZ128rmbkz:
6814   case X86::VDIVPSZ128rmk:
6815   case X86::VDIVPSZ128rmkz:
6816   case X86::VDIVPSZ128rr:
6817   case X86::VDIVPSZ128rrk:
6818   case X86::VDIVPSZ128rrkz:
6819   case X86::VDIVPSZ256rm:
6820   case X86::VDIVPSZ256rmb:
6821   case X86::VDIVPSZ256rmbk:
6822   case X86::VDIVPSZ256rmbkz:
6823   case X86::VDIVPSZ256rmk:
6824   case X86::VDIVPSZ256rmkz:
6825   case X86::VDIVPSZ256rr:
6826   case X86::VDIVPSZ256rrk:
6827   case X86::VDIVPSZ256rrkz:
6828   case X86::VDIVPSZrrb:
6829   case X86::VDIVPSZrrbk:
6830   case X86::VDIVPSZrrbkz:
6831   case X86::VDIVPSZrm:
6832   case X86::VDIVPSZrmb:
6833   case X86::VDIVPSZrmbk:
6834   case X86::VDIVPSZrmbkz:
6835   case X86::VDIVPSZrmk:
6836   case X86::VDIVPSZrmkz:
6837   case X86::VDIVPSZrr:
6838   case X86::VDIVPSZrrk:
6839   case X86::VDIVPSZrrkz:
6840   case X86::VDIVSDZrm:
6841   case X86::VDIVSDZrr:
6842   case X86::VDIVSDZrm_Int:
6843   case X86::VDIVSDZrm_Intk:
6844   case X86::VDIVSDZrm_Intkz:
6845   case X86::VDIVSDZrr_Int:
6846   case X86::VDIVSDZrr_Intk:
6847   case X86::VDIVSDZrr_Intkz:
6848   case X86::VDIVSDZrrb_Int:
6849   case X86::VDIVSDZrrb_Intk:
6850   case X86::VDIVSDZrrb_Intkz:
6851   case X86::VDIVSSZrm:
6852   case X86::VDIVSSZrr:
6853   case X86::VDIVSSZrm_Int:
6854   case X86::VDIVSSZrm_Intk:
6855   case X86::VDIVSSZrm_Intkz:
6856   case X86::VDIVSSZrr_Int:
6857   case X86::VDIVSSZrr_Intk:
6858   case X86::VDIVSSZrr_Intkz:
6859   case X86::VDIVSSZrrb_Int:
6860   case X86::VDIVSSZrrb_Intk:
6861   case X86::VDIVSSZrrb_Intkz:
6862   case X86::VSQRTPDZ128m:
6863   case X86::VSQRTPDZ128mb:
6864   case X86::VSQRTPDZ128mbk:
6865   case X86::VSQRTPDZ128mbkz:
6866   case X86::VSQRTPDZ128mk:
6867   case X86::VSQRTPDZ128mkz:
6868   case X86::VSQRTPDZ128r:
6869   case X86::VSQRTPDZ128rk:
6870   case X86::VSQRTPDZ128rkz:
6871   case X86::VSQRTPDZ256m:
6872   case X86::VSQRTPDZ256mb:
6873   case X86::VSQRTPDZ256mbk:
6874   case X86::VSQRTPDZ256mbkz:
6875   case X86::VSQRTPDZ256mk:
6876   case X86::VSQRTPDZ256mkz:
6877   case X86::VSQRTPDZ256r:
6878   case X86::VSQRTPDZ256rk:
6879   case X86::VSQRTPDZ256rkz:
6880   case X86::VSQRTPDZm:
6881   case X86::VSQRTPDZmb:
6882   case X86::VSQRTPDZmbk:
6883   case X86::VSQRTPDZmbkz:
6884   case X86::VSQRTPDZmk:
6885   case X86::VSQRTPDZmkz:
6886   case X86::VSQRTPDZr:
6887   case X86::VSQRTPDZrb:
6888   case X86::VSQRTPDZrbk:
6889   case X86::VSQRTPDZrbkz:
6890   case X86::VSQRTPDZrk:
6891   case X86::VSQRTPDZrkz:
6892   case X86::VSQRTPSZ128m:
6893   case X86::VSQRTPSZ128mb:
6894   case X86::VSQRTPSZ128mbk:
6895   case X86::VSQRTPSZ128mbkz:
6896   case X86::VSQRTPSZ128mk:
6897   case X86::VSQRTPSZ128mkz:
6898   case X86::VSQRTPSZ128r:
6899   case X86::VSQRTPSZ128rk:
6900   case X86::VSQRTPSZ128rkz:
6901   case X86::VSQRTPSZ256m:
6902   case X86::VSQRTPSZ256mb:
6903   case X86::VSQRTPSZ256mbk:
6904   case X86::VSQRTPSZ256mbkz:
6905   case X86::VSQRTPSZ256mk:
6906   case X86::VSQRTPSZ256mkz:
6907   case X86::VSQRTPSZ256r:
6908   case X86::VSQRTPSZ256rk:
6909   case X86::VSQRTPSZ256rkz:
6910   case X86::VSQRTPSZm:
6911   case X86::VSQRTPSZmb:
6912   case X86::VSQRTPSZmbk:
6913   case X86::VSQRTPSZmbkz:
6914   case X86::VSQRTPSZmk:
6915   case X86::VSQRTPSZmkz:
6916   case X86::VSQRTPSZr:
6917   case X86::VSQRTPSZrb:
6918   case X86::VSQRTPSZrbk:
6919   case X86::VSQRTPSZrbkz:
6920   case X86::VSQRTPSZrk:
6921   case X86::VSQRTPSZrkz:
6922   case X86::VSQRTSDZm:
6923   case X86::VSQRTSDZm_Int:
6924   case X86::VSQRTSDZm_Intk:
6925   case X86::VSQRTSDZm_Intkz:
6926   case X86::VSQRTSDZr:
6927   case X86::VSQRTSDZr_Int:
6928   case X86::VSQRTSDZr_Intk:
6929   case X86::VSQRTSDZr_Intkz:
6930   case X86::VSQRTSDZrb_Int:
6931   case X86::VSQRTSDZrb_Intk:
6932   case X86::VSQRTSDZrb_Intkz:
6933   case X86::VSQRTSSZm:
6934   case X86::VSQRTSSZm_Int:
6935   case X86::VSQRTSSZm_Intk:
6936   case X86::VSQRTSSZm_Intkz:
6937   case X86::VSQRTSSZr:
6938   case X86::VSQRTSSZr_Int:
6939   case X86::VSQRTSSZr_Intk:
6940   case X86::VSQRTSSZr_Intkz:
6941   case X86::VSQRTSSZrb_Int:
6942   case X86::VSQRTSSZrb_Intk:
6943   case X86::VSQRTSSZrb_Intkz:
6944
6945   case X86::VGATHERDPDYrm:
6946   case X86::VGATHERDPDZ128rm:
6947   case X86::VGATHERDPDZ256rm:
6948   case X86::VGATHERDPDZrm:
6949   case X86::VGATHERDPDrm:
6950   case X86::VGATHERDPSYrm:
6951   case X86::VGATHERDPSZ128rm:
6952   case X86::VGATHERDPSZ256rm:
6953   case X86::VGATHERDPSZrm:
6954   case X86::VGATHERDPSrm:
6955   case X86::VGATHERPF0DPDm:
6956   case X86::VGATHERPF0DPSm:
6957   case X86::VGATHERPF0QPDm:
6958   case X86::VGATHERPF0QPSm:
6959   case X86::VGATHERPF1DPDm:
6960   case X86::VGATHERPF1DPSm:
6961   case X86::VGATHERPF1QPDm:
6962   case X86::VGATHERPF1QPSm:
6963   case X86::VGATHERQPDYrm:
6964   case X86::VGATHERQPDZ128rm:
6965   case X86::VGATHERQPDZ256rm:
6966   case X86::VGATHERQPDZrm:
6967   case X86::VGATHERQPDrm:
6968   case X86::VGATHERQPSYrm:
6969   case X86::VGATHERQPSZ128rm:
6970   case X86::VGATHERQPSZ256rm:
6971   case X86::VGATHERQPSZrm:
6972   case X86::VGATHERQPSrm:
6973   case X86::VPGATHERDDYrm:
6974   case X86::VPGATHERDDZ128rm:
6975   case X86::VPGATHERDDZ256rm:
6976   case X86::VPGATHERDDZrm:
6977   case X86::VPGATHERDDrm:
6978   case X86::VPGATHERDQYrm:
6979   case X86::VPGATHERDQZ128rm:
6980   case X86::VPGATHERDQZ256rm:
6981   case X86::VPGATHERDQZrm:
6982   case X86::VPGATHERDQrm:
6983   case X86::VPGATHERQDYrm:
6984   case X86::VPGATHERQDZ128rm:
6985   case X86::VPGATHERQDZ256rm:
6986   case X86::VPGATHERQDZrm:
6987   case X86::VPGATHERQDrm:
6988   case X86::VPGATHERQQYrm:
6989   case X86::VPGATHERQQZ128rm:
6990   case X86::VPGATHERQQZ256rm:
6991   case X86::VPGATHERQQZrm:
6992   case X86::VPGATHERQQrm:
6993   case X86::VSCATTERDPDZ128mr:
6994   case X86::VSCATTERDPDZ256mr:
6995   case X86::VSCATTERDPDZmr:
6996   case X86::VSCATTERDPSZ128mr:
6997   case X86::VSCATTERDPSZ256mr:
6998   case X86::VSCATTERDPSZmr:
6999   case X86::VSCATTERPF0DPDm:
7000   case X86::VSCATTERPF0DPSm:
7001   case X86::VSCATTERPF0QPDm:
7002   case X86::VSCATTERPF0QPSm:
7003   case X86::VSCATTERPF1DPDm:
7004   case X86::VSCATTERPF1DPSm:
7005   case X86::VSCATTERPF1QPDm:
7006   case X86::VSCATTERPF1QPSm:
7007   case X86::VSCATTERQPDZ128mr:
7008   case X86::VSCATTERQPDZ256mr:
7009   case X86::VSCATTERQPDZmr:
7010   case X86::VSCATTERQPSZ128mr:
7011   case X86::VSCATTERQPSZ256mr:
7012   case X86::VSCATTERQPSZmr:
7013   case X86::VPSCATTERDDZ128mr:
7014   case X86::VPSCATTERDDZ256mr:
7015   case X86::VPSCATTERDDZmr:
7016   case X86::VPSCATTERDQZ128mr:
7017   case X86::VPSCATTERDQZ256mr:
7018   case X86::VPSCATTERDQZmr:
7019   case X86::VPSCATTERQDZ128mr:
7020   case X86::VPSCATTERQDZ256mr:
7021   case X86::VPSCATTERQDZmr:
7022   case X86::VPSCATTERQQZ128mr:
7023   case X86::VPSCATTERQQZ256mr:
7024   case X86::VPSCATTERQQZmr:
7025     return true;
7026   }
7027 }
7028
7029 bool X86InstrInfo::hasHighOperandLatency(const TargetSchedModel &SchedModel,
7030                                          const MachineRegisterInfo *MRI,
7031                                          const MachineInstr &DefMI,
7032                                          unsigned DefIdx,
7033                                          const MachineInstr &UseMI,
7034                                          unsigned UseIdx) const {
7035   return isHighLatencyDef(DefMI.getOpcode());
7036 }
7037
7038 bool X86InstrInfo::hasReassociableOperands(const MachineInstr &Inst,
7039                                            const MachineBasicBlock *MBB) const {
7040   assert((Inst.getNumOperands() == 3 || Inst.getNumOperands() == 4) &&
7041          "Reassociation needs binary operators");
7042
7043   // Integer binary math/logic instructions have a third source operand:
7044   // the EFLAGS register. That operand must be both defined here and never
7045   // used; ie, it must be dead. If the EFLAGS operand is live, then we can
7046   // not change anything because rearranging the operands could affect other
7047   // instructions that depend on the exact status flags (zero, sign, etc.)
7048   // that are set by using these particular operands with this operation.
7049   if (Inst.getNumOperands() == 4) {
7050     assert(Inst.getOperand(3).isReg() &&
7051            Inst.getOperand(3).getReg() == X86::EFLAGS &&
7052            "Unexpected operand in reassociable instruction");
7053     if (!Inst.getOperand(3).isDead())
7054       return false;
7055   }
7056
7057   return TargetInstrInfo::hasReassociableOperands(Inst, MBB);
7058 }
7059
7060 // TODO: There are many more machine instruction opcodes to match:
7061 //       1. Other data types (integer, vectors)
7062 //       2. Other math / logic operations (xor, or)
7063 //       3. Other forms of the same operation (intrinsics and other variants)
7064 bool X86InstrInfo::isAssociativeAndCommutative(const MachineInstr &Inst) const {
7065   switch (Inst.getOpcode()) {
7066   case X86::AND8rr:
7067   case X86::AND16rr:
7068   case X86::AND32rr:
7069   case X86::AND64rr:
7070   case X86::OR8rr:
7071   case X86::OR16rr:
7072   case X86::OR32rr:
7073   case X86::OR64rr:
7074   case X86::XOR8rr:
7075   case X86::XOR16rr:
7076   case X86::XOR32rr:
7077   case X86::XOR64rr:
7078   case X86::IMUL16rr:
7079   case X86::IMUL32rr:
7080   case X86::IMUL64rr:
7081   case X86::PANDrr:
7082   case X86::PORrr:
7083   case X86::PXORrr:
7084   case X86::ANDPDrr:
7085   case X86::ANDPSrr:
7086   case X86::ORPDrr:
7087   case X86::ORPSrr:
7088   case X86::XORPDrr:
7089   case X86::XORPSrr:
7090   case X86::PADDBrr:
7091   case X86::PADDWrr:
7092   case X86::PADDDrr:
7093   case X86::PADDQrr:
7094   case X86::VPANDrr:
7095   case X86::VPANDYrr:
7096   case X86::VPANDDZ128rr:
7097   case X86::VPANDDZ256rr:
7098   case X86::VPANDDZrr:
7099   case X86::VPANDQZ128rr:
7100   case X86::VPANDQZ256rr:
7101   case X86::VPANDQZrr:
7102   case X86::VPORrr:
7103   case X86::VPORYrr:
7104   case X86::VPORDZ128rr:
7105   case X86::VPORDZ256rr:
7106   case X86::VPORDZrr:
7107   case X86::VPORQZ128rr:
7108   case X86::VPORQZ256rr:
7109   case X86::VPORQZrr:
7110   case X86::VPXORrr:
7111   case X86::VPXORYrr:
7112   case X86::VPXORDZ128rr:
7113   case X86::VPXORDZ256rr:
7114   case X86::VPXORDZrr:
7115   case X86::VPXORQZ128rr:
7116   case X86::VPXORQZ256rr:
7117   case X86::VPXORQZrr:
7118   case X86::VANDPDrr:
7119   case X86::VANDPSrr:
7120   case X86::VANDPDYrr:
7121   case X86::VANDPSYrr:
7122   case X86::VANDPDZ128rr:
7123   case X86::VANDPSZ128rr:
7124   case X86::VANDPDZ256rr:
7125   case X86::VANDPSZ256rr:
7126   case X86::VANDPDZrr:
7127   case X86::VANDPSZrr:
7128   case X86::VORPDrr:
7129   case X86::VORPSrr:
7130   case X86::VORPDYrr:
7131   case X86::VORPSYrr:
7132   case X86::VORPDZ128rr:
7133   case X86::VORPSZ128rr:
7134   case X86::VORPDZ256rr:
7135   case X86::VORPSZ256rr:
7136   case X86::VORPDZrr:
7137   case X86::VORPSZrr:
7138   case X86::VXORPDrr:
7139   case X86::VXORPSrr:
7140   case X86::VXORPDYrr:
7141   case X86::VXORPSYrr:
7142   case X86::VXORPDZ128rr:
7143   case X86::VXORPSZ128rr:
7144   case X86::VXORPDZ256rr:
7145   case X86::VXORPSZ256rr:
7146   case X86::VXORPDZrr:
7147   case X86::VXORPSZrr:
7148   case X86::KADDBrr:
7149   case X86::KADDWrr:
7150   case X86::KADDDrr:
7151   case X86::KADDQrr:
7152   case X86::KANDBrr:
7153   case X86::KANDWrr:
7154   case X86::KANDDrr:
7155   case X86::KANDQrr:
7156   case X86::KORBrr:
7157   case X86::KORWrr:
7158   case X86::KORDrr:
7159   case X86::KORQrr:
7160   case X86::KXORBrr:
7161   case X86::KXORWrr:
7162   case X86::KXORDrr:
7163   case X86::KXORQrr:
7164   case X86::VPADDBrr:
7165   case X86::VPADDWrr:
7166   case X86::VPADDDrr:
7167   case X86::VPADDQrr:
7168   case X86::VPADDBYrr:
7169   case X86::VPADDWYrr:
7170   case X86::VPADDDYrr:
7171   case X86::VPADDQYrr:
7172   case X86::VPADDBZ128rr:
7173   case X86::VPADDWZ128rr:
7174   case X86::VPADDDZ128rr:
7175   case X86::VPADDQZ128rr:
7176   case X86::VPADDBZ256rr:
7177   case X86::VPADDWZ256rr:
7178   case X86::VPADDDZ256rr:
7179   case X86::VPADDQZ256rr:
7180   case X86::VPADDBZrr:
7181   case X86::VPADDWZrr:
7182   case X86::VPADDDZrr:
7183   case X86::VPADDQZrr:
7184   case X86::VPMULLWrr:
7185   case X86::VPMULLWYrr:
7186   case X86::VPMULLWZ128rr:
7187   case X86::VPMULLWZ256rr:
7188   case X86::VPMULLWZrr:
7189   case X86::VPMULLDrr:
7190   case X86::VPMULLDYrr:
7191   case X86::VPMULLDZ128rr:
7192   case X86::VPMULLDZ256rr:
7193   case X86::VPMULLDZrr:
7194   case X86::VPMULLQZ128rr:
7195   case X86::VPMULLQZ256rr:
7196   case X86::VPMULLQZrr:
7197   // Normal min/max instructions are not commutative because of NaN and signed
7198   // zero semantics, but these are. Thus, there's no need to check for global
7199   // relaxed math; the instructions themselves have the properties we need.
7200   case X86::MAXCPDrr:
7201   case X86::MAXCPSrr:
7202   case X86::MAXCSDrr:
7203   case X86::MAXCSSrr:
7204   case X86::MINCPDrr:
7205   case X86::MINCPSrr:
7206   case X86::MINCSDrr:
7207   case X86::MINCSSrr:
7208   case X86::VMAXCPDrr:
7209   case X86::VMAXCPSrr:
7210   case X86::VMAXCPDYrr:
7211   case X86::VMAXCPSYrr:
7212   case X86::VMAXCPDZ128rr:
7213   case X86::VMAXCPSZ128rr:
7214   case X86::VMAXCPDZ256rr:
7215   case X86::VMAXCPSZ256rr:
7216   case X86::VMAXCPDZrr:
7217   case X86::VMAXCPSZrr:
7218   case X86::VMAXCSDrr:
7219   case X86::VMAXCSSrr:
7220   case X86::VMAXCSDZrr:
7221   case X86::VMAXCSSZrr:
7222   case X86::VMINCPDrr:
7223   case X86::VMINCPSrr:
7224   case X86::VMINCPDYrr:
7225   case X86::VMINCPSYrr:
7226   case X86::VMINCPDZ128rr:
7227   case X86::VMINCPSZ128rr:
7228   case X86::VMINCPDZ256rr:
7229   case X86::VMINCPSZ256rr:
7230   case X86::VMINCPDZrr:
7231   case X86::VMINCPSZrr:
7232   case X86::VMINCSDrr:
7233   case X86::VMINCSSrr:
7234   case X86::VMINCSDZrr:
7235   case X86::VMINCSSZrr:
7236     return true;
7237   case X86::ADDPDrr:
7238   case X86::ADDPSrr:
7239   case X86::ADDSDrr:
7240   case X86::ADDSSrr:
7241   case X86::MULPDrr:
7242   case X86::MULPSrr:
7243   case X86::MULSDrr:
7244   case X86::MULSSrr:
7245   case X86::VADDPDrr:
7246   case X86::VADDPSrr:
7247   case X86::VADDPDYrr:
7248   case X86::VADDPSYrr:
7249   case X86::VADDPDZ128rr:
7250   case X86::VADDPSZ128rr:
7251   case X86::VADDPDZ256rr:
7252   case X86::VADDPSZ256rr:
7253   case X86::VADDPDZrr:
7254   case X86::VADDPSZrr:
7255   case X86::VADDSDrr:
7256   case X86::VADDSSrr:
7257   case X86::VADDSDZrr:
7258   case X86::VADDSSZrr:
7259   case X86::VMULPDrr:
7260   case X86::VMULPSrr:
7261   case X86::VMULPDYrr:
7262   case X86::VMULPSYrr:
7263   case X86::VMULPDZ128rr:
7264   case X86::VMULPSZ128rr:
7265   case X86::VMULPDZ256rr:
7266   case X86::VMULPSZ256rr:
7267   case X86::VMULPDZrr:
7268   case X86::VMULPSZrr:
7269   case X86::VMULSDrr:
7270   case X86::VMULSSrr:
7271   case X86::VMULSDZrr:
7272   case X86::VMULSSZrr:
7273     return Inst.getParent()->getParent()->getTarget().Options.UnsafeFPMath;
7274   default:
7275     return false;
7276   }
7277 }
7278
7279 /// This is an architecture-specific helper function of reassociateOps.
7280 /// Set special operand attributes for new instructions after reassociation.
7281 void X86InstrInfo::setSpecialOperandAttr(MachineInstr &OldMI1,
7282                                          MachineInstr &OldMI2,
7283                                          MachineInstr &NewMI1,
7284                                          MachineInstr &NewMI2) const {
7285   // Integer instructions define an implicit EFLAGS source register operand as
7286   // the third source (fourth total) operand.
7287   if (OldMI1.getNumOperands() != 4 || OldMI2.getNumOperands() != 4)
7288     return;
7289
7290   assert(NewMI1.getNumOperands() == 4 && NewMI2.getNumOperands() == 4 &&
7291          "Unexpected instruction type for reassociation");
7292
7293   MachineOperand &OldOp1 = OldMI1.getOperand(3);
7294   MachineOperand &OldOp2 = OldMI2.getOperand(3);
7295   MachineOperand &NewOp1 = NewMI1.getOperand(3);
7296   MachineOperand &NewOp2 = NewMI2.getOperand(3);
7297
7298   assert(OldOp1.isReg() && OldOp1.getReg() == X86::EFLAGS && OldOp1.isDead() &&
7299          "Must have dead EFLAGS operand in reassociable instruction");
7300   assert(OldOp2.isReg() && OldOp2.getReg() == X86::EFLAGS && OldOp2.isDead() &&
7301          "Must have dead EFLAGS operand in reassociable instruction");
7302
7303   (void)OldOp1;
7304   (void)OldOp2;
7305
7306   assert(NewOp1.isReg() && NewOp1.getReg() == X86::EFLAGS &&
7307          "Unexpected operand in reassociable instruction");
7308   assert(NewOp2.isReg() && NewOp2.getReg() == X86::EFLAGS &&
7309          "Unexpected operand in reassociable instruction");
7310
7311   // Mark the new EFLAGS operands as dead to be helpful to subsequent iterations
7312   // of this pass or other passes. The EFLAGS operands must be dead in these new
7313   // instructions because the EFLAGS operands in the original instructions must
7314   // be dead in order for reassociation to occur.
7315   NewOp1.setIsDead();
7316   NewOp2.setIsDead();
7317 }
7318
7319 std::pair<unsigned, unsigned>
7320 X86InstrInfo::decomposeMachineOperandsTargetFlags(unsigned TF) const {
7321   return std::make_pair(TF, 0u);
7322 }
7323
7324 ArrayRef<std::pair<unsigned, const char *>>
7325 X86InstrInfo::getSerializableDirectMachineOperandTargetFlags() const {
7326   using namespace X86II;
7327   static const std::pair<unsigned, const char *> TargetFlags[] = {
7328       {MO_GOT_ABSOLUTE_ADDRESS, "x86-got-absolute-address"},
7329       {MO_PIC_BASE_OFFSET, "x86-pic-base-offset"},
7330       {MO_GOT, "x86-got"},
7331       {MO_GOTOFF, "x86-gotoff"},
7332       {MO_GOTPCREL, "x86-gotpcrel"},
7333       {MO_PLT, "x86-plt"},
7334       {MO_TLSGD, "x86-tlsgd"},
7335       {MO_TLSLD, "x86-tlsld"},
7336       {MO_TLSLDM, "x86-tlsldm"},
7337       {MO_GOTTPOFF, "x86-gottpoff"},
7338       {MO_INDNTPOFF, "x86-indntpoff"},
7339       {MO_TPOFF, "x86-tpoff"},
7340       {MO_DTPOFF, "x86-dtpoff"},
7341       {MO_NTPOFF, "x86-ntpoff"},
7342       {MO_GOTNTPOFF, "x86-gotntpoff"},
7343       {MO_DLLIMPORT, "x86-dllimport"},
7344       {MO_DARWIN_NONLAZY, "x86-darwin-nonlazy"},
7345       {MO_DARWIN_NONLAZY_PIC_BASE, "x86-darwin-nonlazy-pic-base"},
7346       {MO_TLVP, "x86-tlvp"},
7347       {MO_TLVP_PIC_BASE, "x86-tlvp-pic-base"},
7348       {MO_SECREL, "x86-secrel"},
7349       {MO_COFFSTUB, "x86-coffstub"}};
7350   return makeArrayRef(TargetFlags);
7351 }
7352
7353 namespace {
7354   /// Create Global Base Reg pass. This initializes the PIC
7355   /// global base register for x86-32.
7356   struct CGBR : public MachineFunctionPass {
7357     static char ID;
7358     CGBR() : MachineFunctionPass(ID) {}
7359
7360     bool runOnMachineFunction(MachineFunction &MF) override {
7361       const X86TargetMachine *TM =
7362         static_cast<const X86TargetMachine *>(&MF.getTarget());
7363       const X86Subtarget &STI = MF.getSubtarget<X86Subtarget>();
7364
7365       // Don't do anything in the 64-bit small and kernel code models. They use
7366       // RIP-relative addressing for everything.
7367       if (STI.is64Bit() && (TM->getCodeModel() == CodeModel::Small ||
7368                             TM->getCodeModel() == CodeModel::Kernel))
7369         return false;
7370
7371       // Only emit a global base reg in PIC mode.
7372       if (!TM->isPositionIndependent())
7373         return false;
7374
7375       X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
7376       unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
7377
7378       // If we didn't need a GlobalBaseReg, don't insert code.
7379       if (GlobalBaseReg == 0)
7380         return false;
7381
7382       // Insert the set of GlobalBaseReg into the first MBB of the function
7383       MachineBasicBlock &FirstMBB = MF.front();
7384       MachineBasicBlock::iterator MBBI = FirstMBB.begin();
7385       DebugLoc DL = FirstMBB.findDebugLoc(MBBI);
7386       MachineRegisterInfo &RegInfo = MF.getRegInfo();
7387       const X86InstrInfo *TII = STI.getInstrInfo();
7388
7389       unsigned PC;
7390       if (STI.isPICStyleGOT())
7391         PC = RegInfo.createVirtualRegister(&X86::GR32RegClass);
7392       else
7393         PC = GlobalBaseReg;
7394
7395       if (STI.is64Bit()) {
7396         if (TM->getCodeModel() == CodeModel::Medium) {
7397           // In the medium code model, use a RIP-relative LEA to materialize the
7398           // GOT.
7399           BuildMI(FirstMBB, MBBI, DL, TII->get(X86::LEA64r), PC)
7400               .addReg(X86::RIP)
7401               .addImm(0)
7402               .addReg(0)
7403               .addExternalSymbol("_GLOBAL_OFFSET_TABLE_")
7404               .addReg(0);
7405         } else if (TM->getCodeModel() == CodeModel::Large) {
7406           // In the large code model, we are aiming for this code, though the
7407           // register allocation may vary:
7408           //   leaq .LN$pb(%rip), %rax
7409           //   movq $_GLOBAL_OFFSET_TABLE_ - .LN$pb, %rcx
7410           //   addq %rcx, %rax
7411           // RAX now holds address of _GLOBAL_OFFSET_TABLE_.
7412           unsigned PBReg = RegInfo.createVirtualRegister(&X86::GR64RegClass);
7413           unsigned GOTReg =
7414               RegInfo.createVirtualRegister(&X86::GR64RegClass);
7415           BuildMI(FirstMBB, MBBI, DL, TII->get(X86::LEA64r), PBReg)
7416               .addReg(X86::RIP)
7417               .addImm(0)
7418               .addReg(0)
7419               .addSym(MF.getPICBaseSymbol())
7420               .addReg(0);
7421           std::prev(MBBI)->setPreInstrSymbol(MF, MF.getPICBaseSymbol());
7422           BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOV64ri), GOTReg)
7423               .addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
7424                                  X86II::MO_PIC_BASE_OFFSET);
7425           BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD64rr), PC)
7426               .addReg(PBReg, RegState::Kill)
7427               .addReg(GOTReg, RegState::Kill);
7428         } else {
7429           llvm_unreachable("unexpected code model");
7430         }
7431       } else {
7432         // Operand of MovePCtoStack is completely ignored by asm printer. It's
7433         // only used in JIT code emission as displacement to pc.
7434         BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
7435
7436         // If we're using vanilla 'GOT' PIC style, we should use relative
7437         // addressing not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
7438         if (STI.isPICStyleGOT()) {
7439           // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel],
7440           // %some_register
7441           BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
7442               .addReg(PC)
7443               .addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
7444                                  X86II::MO_GOT_ABSOLUTE_ADDRESS);
7445         }
7446       }
7447
7448       return true;
7449     }
7450
7451     StringRef getPassName() const override {
7452       return "X86 PIC Global Base Reg Initialization";
7453     }
7454
7455     void getAnalysisUsage(AnalysisUsage &AU) const override {
7456       AU.setPreservesCFG();
7457       MachineFunctionPass::getAnalysisUsage(AU);
7458     }
7459   };
7460 }
7461
7462 char CGBR::ID = 0;
7463 FunctionPass*
7464 llvm::createX86GlobalBaseRegPass() { return new CGBR(); }
7465
7466 namespace {
7467   struct LDTLSCleanup : public MachineFunctionPass {
7468     static char ID;
7469     LDTLSCleanup() : MachineFunctionPass(ID) {}
7470
7471     bool runOnMachineFunction(MachineFunction &MF) override {
7472       if (skipFunction(MF.getFunction()))
7473         return false;
7474
7475       X86MachineFunctionInfo *MFI = MF.getInfo<X86MachineFunctionInfo>();
7476       if (MFI->getNumLocalDynamicTLSAccesses() < 2) {
7477         // No point folding accesses if there isn't at least two.
7478         return false;
7479       }
7480
7481       MachineDominatorTree *DT = &getAnalysis<MachineDominatorTree>();
7482       return VisitNode(DT->getRootNode(), 0);
7483     }
7484
7485     // Visit the dominator subtree rooted at Node in pre-order.
7486     // If TLSBaseAddrReg is non-null, then use that to replace any
7487     // TLS_base_addr instructions. Otherwise, create the register
7488     // when the first such instruction is seen, and then use it
7489     // as we encounter more instructions.
7490     bool VisitNode(MachineDomTreeNode *Node, unsigned TLSBaseAddrReg) {
7491       MachineBasicBlock *BB = Node->getBlock();
7492       bool Changed = false;
7493
7494       // Traverse the current block.
7495       for (MachineBasicBlock::iterator I = BB->begin(), E = BB->end(); I != E;
7496            ++I) {
7497         switch (I->getOpcode()) {
7498           case X86::TLS_base_addr32:
7499           case X86::TLS_base_addr64:
7500             if (TLSBaseAddrReg)
7501               I = ReplaceTLSBaseAddrCall(*I, TLSBaseAddrReg);
7502             else
7503               I = SetRegister(*I, &TLSBaseAddrReg);
7504             Changed = true;
7505             break;
7506           default:
7507             break;
7508         }
7509       }
7510
7511       // Visit the children of this block in the dominator tree.
7512       for (MachineDomTreeNode::iterator I = Node->begin(), E = Node->end();
7513            I != E; ++I) {
7514         Changed |= VisitNode(*I, TLSBaseAddrReg);
7515       }
7516
7517       return Changed;
7518     }
7519
7520     // Replace the TLS_base_addr instruction I with a copy from
7521     // TLSBaseAddrReg, returning the new instruction.
7522     MachineInstr *ReplaceTLSBaseAddrCall(MachineInstr &I,
7523                                          unsigned TLSBaseAddrReg) {
7524       MachineFunction *MF = I.getParent()->getParent();
7525       const X86Subtarget &STI = MF->getSubtarget<X86Subtarget>();
7526       const bool is64Bit = STI.is64Bit();
7527       const X86InstrInfo *TII = STI.getInstrInfo();
7528
7529       // Insert a Copy from TLSBaseAddrReg to RAX/EAX.
7530       MachineInstr *Copy =
7531           BuildMI(*I.getParent(), I, I.getDebugLoc(),
7532                   TII->get(TargetOpcode::COPY), is64Bit ? X86::RAX : X86::EAX)
7533               .addReg(TLSBaseAddrReg);
7534
7535       // Erase the TLS_base_addr instruction.
7536       I.eraseFromParent();
7537
7538       return Copy;
7539     }
7540
7541     // Create a virtual register in *TLSBaseAddrReg, and populate it by
7542     // inserting a copy instruction after I. Returns the new instruction.
7543     MachineInstr *SetRegister(MachineInstr &I, unsigned *TLSBaseAddrReg) {
7544       MachineFunction *MF = I.getParent()->getParent();
7545       const X86Subtarget &STI = MF->getSubtarget<X86Subtarget>();
7546       const bool is64Bit = STI.is64Bit();
7547       const X86InstrInfo *TII = STI.getInstrInfo();
7548
7549       // Create a virtual register for the TLS base address.
7550       MachineRegisterInfo &RegInfo = MF->getRegInfo();
7551       *TLSBaseAddrReg = RegInfo.createVirtualRegister(is64Bit
7552                                                       ? &X86::GR64RegClass
7553                                                       : &X86::GR32RegClass);
7554
7555       // Insert a copy from RAX/EAX to TLSBaseAddrReg.
7556       MachineInstr *Next = I.getNextNode();
7557       MachineInstr *Copy =
7558           BuildMI(*I.getParent(), Next, I.getDebugLoc(),
7559                   TII->get(TargetOpcode::COPY), *TLSBaseAddrReg)
7560               .addReg(is64Bit ? X86::RAX : X86::EAX);
7561
7562       return Copy;
7563     }
7564
7565     StringRef getPassName() const override {
7566       return "Local Dynamic TLS Access Clean-up";
7567     }
7568
7569     void getAnalysisUsage(AnalysisUsage &AU) const override {
7570       AU.setPreservesCFG();
7571       AU.addRequired<MachineDominatorTree>();
7572       MachineFunctionPass::getAnalysisUsage(AU);
7573     }
7574   };
7575 }
7576
7577 char LDTLSCleanup::ID = 0;
7578 FunctionPass*
7579 llvm::createCleanupLocalDynamicTLSPass() { return new LDTLSCleanup(); }
7580
7581 /// Constants defining how certain sequences should be outlined.
7582 ///
7583 /// \p MachineOutlinerDefault implies that the function is called with a call
7584 /// instruction, and a return must be emitted for the outlined function frame.
7585 ///
7586 /// That is,
7587 ///
7588 /// I1                                 OUTLINED_FUNCTION:
7589 /// I2 --> call OUTLINED_FUNCTION       I1
7590 /// I3                                  I2
7591 ///                                     I3
7592 ///                                     ret
7593 ///
7594 /// * Call construction overhead: 1 (call instruction)
7595 /// * Frame construction overhead: 1 (return instruction)
7596 ///
7597 /// \p MachineOutlinerTailCall implies that the function is being tail called.
7598 /// A jump is emitted instead of a call, and the return is already present in
7599 /// the outlined sequence. That is,
7600 ///
7601 /// I1                                 OUTLINED_FUNCTION:
7602 /// I2 --> jmp OUTLINED_FUNCTION       I1
7603 /// ret                                I2
7604 ///                                    ret
7605 ///
7606 /// * Call construction overhead: 1 (jump instruction)
7607 /// * Frame construction overhead: 0 (don't need to return)
7608 ///
7609 enum MachineOutlinerClass {
7610   MachineOutlinerDefault,
7611   MachineOutlinerTailCall
7612 };
7613
7614 outliner::OutlinedFunction X86InstrInfo::getOutliningCandidateInfo(
7615     std::vector<outliner::Candidate> &RepeatedSequenceLocs) const {
7616   unsigned SequenceSize =
7617       std::accumulate(RepeatedSequenceLocs[0].front(),
7618                       std::next(RepeatedSequenceLocs[0].back()), 0,
7619                       [](unsigned Sum, const MachineInstr &MI) {
7620                         // FIXME: x86 doesn't implement getInstSizeInBytes, so
7621                         // we can't tell the cost.  Just assume each instruction
7622                         // is one byte.
7623                         if (MI.isDebugInstr() || MI.isKill())
7624                           return Sum;
7625                         return Sum + 1;
7626                       });
7627
7628   // FIXME: Use real size in bytes for call and ret instructions.
7629   if (RepeatedSequenceLocs[0].back()->isTerminator()) {
7630     for (outliner::Candidate &C : RepeatedSequenceLocs)
7631       C.setCallInfo(MachineOutlinerTailCall, 1);
7632
7633     return outliner::OutlinedFunction(RepeatedSequenceLocs, SequenceSize,
7634                                       0, // Number of bytes to emit frame.
7635                                       MachineOutlinerTailCall // Type of frame.
7636     );
7637   }
7638
7639   for (outliner::Candidate &C : RepeatedSequenceLocs)
7640     C.setCallInfo(MachineOutlinerDefault, 1);
7641
7642   return outliner::OutlinedFunction(RepeatedSequenceLocs, SequenceSize, 1,
7643                                     MachineOutlinerDefault);
7644 }
7645
7646 bool X86InstrInfo::isFunctionSafeToOutlineFrom(MachineFunction &MF,
7647                                            bool OutlineFromLinkOnceODRs) const {
7648   const Function &F = MF.getFunction();
7649
7650   // Does the function use a red zone? If it does, then we can't risk messing
7651   // with the stack.
7652   if (!F.hasFnAttribute(Attribute::NoRedZone)) {
7653     // It could have a red zone. If it does, then we don't want to touch it.
7654     const X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
7655     if (!X86FI || X86FI->getUsesRedZone())
7656       return false;
7657   }
7658
7659   // If we *don't* want to outline from things that could potentially be deduped
7660   // then return false.
7661   if (!OutlineFromLinkOnceODRs && F.hasLinkOnceODRLinkage())
7662       return false;
7663
7664   // This function is viable for outlining, so return true.
7665   return true;
7666 }
7667
7668 outliner::InstrType
7669 X86InstrInfo::getOutliningType(MachineBasicBlock::iterator &MIT,  unsigned Flags) const {
7670   MachineInstr &MI = *MIT;
7671   // Don't allow debug values to impact outlining type.
7672   if (MI.isDebugInstr() || MI.isIndirectDebugValue())
7673     return outliner::InstrType::Invisible;
7674
7675   // At this point, KILL instructions don't really tell us much so we can go
7676   // ahead and skip over them.
7677   if (MI.isKill())
7678     return outliner::InstrType::Invisible;
7679
7680   // Is this a tail call? If yes, we can outline as a tail call.
7681   if (isTailCall(MI))
7682     return outliner::InstrType::Legal;
7683
7684   // Is this the terminator of a basic block?
7685   if (MI.isTerminator() || MI.isReturn()) {
7686
7687     // Does its parent have any successors in its MachineFunction?
7688     if (MI.getParent()->succ_empty())
7689       return outliner::InstrType::Legal;
7690
7691     // It does, so we can't tail call it.
7692     return outliner::InstrType::Illegal;
7693   }
7694
7695   // Don't outline anything that modifies or reads from the stack pointer.
7696   //
7697   // FIXME: There are instructions which are being manually built without
7698   // explicit uses/defs so we also have to check the MCInstrDesc. We should be
7699   // able to remove the extra checks once those are fixed up. For example,
7700   // sometimes we might get something like %rax = POP64r 1. This won't be
7701   // caught by modifiesRegister or readsRegister even though the instruction
7702   // really ought to be formed so that modifiesRegister/readsRegister would
7703   // catch it.
7704   if (MI.modifiesRegister(X86::RSP, &RI) || MI.readsRegister(X86::RSP, &RI) ||
7705       MI.getDesc().hasImplicitUseOfPhysReg(X86::RSP) ||
7706       MI.getDesc().hasImplicitDefOfPhysReg(X86::RSP))
7707     return outliner::InstrType::Illegal;
7708
7709   // Outlined calls change the instruction pointer, so don't read from it.
7710   if (MI.readsRegister(X86::RIP, &RI) ||
7711       MI.getDesc().hasImplicitUseOfPhysReg(X86::RIP) ||
7712       MI.getDesc().hasImplicitDefOfPhysReg(X86::RIP))
7713     return outliner::InstrType::Illegal;
7714
7715   // Positions can't safely be outlined.
7716   if (MI.isPosition())
7717     return outliner::InstrType::Illegal;
7718
7719   // Make sure none of the operands of this instruction do anything tricky.
7720   for (const MachineOperand &MOP : MI.operands())
7721     if (MOP.isCPI() || MOP.isJTI() || MOP.isCFIIndex() || MOP.isFI() ||
7722         MOP.isTargetIndex())
7723       return outliner::InstrType::Illegal;
7724
7725   return outliner::InstrType::Legal;
7726 }
7727
7728 void X86InstrInfo::buildOutlinedFrame(MachineBasicBlock &MBB,
7729                                           MachineFunction &MF,
7730                                           const outliner::OutlinedFunction &OF)
7731                                           const {
7732   // If we're a tail call, we already have a return, so don't do anything.
7733   if (OF.FrameConstructionID == MachineOutlinerTailCall)
7734     return;
7735
7736   // We're a normal call, so our sequence doesn't have a return instruction.
7737   // Add it in.
7738   MachineInstr *retq = BuildMI(MF, DebugLoc(), get(X86::RETQ));
7739   MBB.insert(MBB.end(), retq);
7740 }
7741
7742 MachineBasicBlock::iterator
7743 X86InstrInfo::insertOutlinedCall(Module &M, MachineBasicBlock &MBB,
7744                                  MachineBasicBlock::iterator &It,
7745                                  MachineFunction &MF,
7746                                  const outliner::Candidate &C) const {
7747   // Is it a tail call?
7748   if (C.CallConstructionID == MachineOutlinerTailCall) {
7749     // Yes, just insert a JMP.
7750     It = MBB.insert(It,
7751                   BuildMI(MF, DebugLoc(), get(X86::TAILJMPd64))
7752                       .addGlobalAddress(M.getNamedValue(MF.getName())));
7753   } else {
7754     // No, insert a call.
7755     It = MBB.insert(It,
7756                   BuildMI(MF, DebugLoc(), get(X86::CALL64pcrel32))
7757                       .addGlobalAddress(M.getNamedValue(MF.getName())));
7758   }
7759
7760   return It;
7761 }
7762
7763 #define GET_INSTRINFO_HELPERS
7764 #include "X86GenInstrInfo.inc"