linux-core/radeon_pm.c

   1 /*
   2  * Copyright 2007-8 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining a
   6  * copy of this software and associated documentation files (the "Software"),
   7  * to deal in the Software without restriction, including without limitation
   8  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   9  * and/or sell copies of the Software, and to permit persons to whom the
  10  * Software is furnished to do so, subject to the following conditions:
  11  *
  12  * The above copyright notice and this permission notice shall be included in
  13  * all copies or substantial portions of the Software.
  14  *
  15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  16  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  17  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  18  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  19  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  20  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  21  * OTHER DEALINGS IN THE SOFTWARE.
  22  *
  23  * Authors: Dave Airlie
  24  *          Alex Deucher
  25  */
  26 #include "drmP.h"
  27 #include "radeon_drm.h"
  28 #include "radeon_drv.h"
  29
  30 #include "atom.h"
  31
  32 #include "drm_crtc_helper.h"
  33
  34 int radeon_suspend(struct drm_device *dev, pm_message_t state)
  35 {
  36         struct drm_radeon_private *dev_priv = dev->dev_private;
  37         struct drm_framebuffer *fb;
  38         int i;
  39
  40         if (!dev || !dev_priv) {
  41                 return -ENODEV;
  42         }
  43
  44         if (state.event == PM_EVENT_PRETHAW)
  45                 return 0;
  46
  47         if (!drm_core_check_feature(dev, DRIVER_MODESET))
  48                 return 0;
  49
  50         /* unpin the front buffers */
  51         list_for_each_entry(fb, &dev->mode_config.fb_kernel_list, filp_head) {
  52                 struct radeon_framebuffer *radeon_fb = to_radeon_framebuffer(fb);
  53
  54                 if (!radeon_fb)
  55                         continue;
  56
  57                 if (!radeon_fb->obj)
  58                         continue;
  59
  60                 radeon_gem_object_unpin(radeon_fb->obj);
  61         }
  62
  63         if (!(dev_priv->flags & RADEON_IS_IGP))
  64                 drm_bo_evict_mm(dev, DRM_BO_MEM_VRAM, 0);
  65
  66         dev_priv->pmregs.crtc_ext_cntl = RADEON_READ(RADEON_CRTC_EXT_CNTL);
  67         for (i = 0; i < 8; i++)
  68                 dev_priv->pmregs.bios_scratch[i] = RADEON_READ(RADEON_BIOS_0_SCRATCH + (i * 4));
  69
  70         radeon_modeset_cp_suspend(dev);
  71
  72         /* Disable *all* interrupts */
  73         if ((dev_priv->flags & RADEON_FAMILY_MASK) >= CHIP_RS690)
  74                 RADEON_WRITE(R500_DxMODE_INT_MASK, 0);
  75         RADEON_WRITE(RADEON_GEN_INT_CNTL, 0);
  76
  77         if (dev_priv->flags & RADEON_IS_PCIE) {
  78                 memcpy_fromio(dev_priv->mm.pcie_table_backup, dev_priv->mm.pcie_table.kmap.virtual, RADEON_PCIGART_TABLE_SIZE);
  79         }
  80
  81         pci_save_state(dev->pdev);
  82
  83         if (state.event == PM_EVENT_SUSPEND) {
  84                 /* Shut down the device */
  85                 pci_disable_device(dev->pdev);
  86                 pci_set_power_state(dev->pdev, PCI_D3hot);
  87         }
  88         return 0;
  89 }
  90
  91 int radeon_resume(struct drm_device *dev)
  92 {
  93         struct drm_radeon_private *dev_priv = dev->dev_private;
  94         struct drm_framebuffer *fb;
  95         int i;
  96
  97         if (!drm_core_check_feature(dev, DRIVER_MODESET))
  98                 return 0;
  99
 100         pci_set_power_state(dev->pdev, PCI_D0);
 101         pci_restore_state(dev->pdev);
 102         if (pci_enable_device(dev->pdev))
 103                 return -1;
 104
 105         /* Turn on bus mastering -todo fix properly */
 106         radeon_enable_bm(dev_priv);
 107
 108         DRM_ERROR("\n");
 109         /* on atom cards re init the whole card
 110            and set the modes again */
 111
 112         if (dev_priv->is_atom_bios) {
 113                 struct atom_context *ctx = dev_priv->mode_info.atom_context;
 114                 atom_asic_init(ctx);
 115         } else {
 116                 radeon_combios_asic_init(dev);
 117         }
 118
 119         pci_set_master(dev->pdev);
 120
 121         for (i = 0; i < 8; i++)
 122                 RADEON_WRITE(RADEON_BIOS_0_SCRATCH + (i * 4), dev_priv->pmregs.bios_scratch[i]);
 123
 124         /* VGA render mayhaps */
 125         if (dev_priv->chip_family >= CHIP_RS600) {
 126                 uint32_t tmp;
 127
 128                 RADEON_WRITE(AVIVO_D1VGA_CONTROL, 0);
 129                 RADEON_WRITE(AVIVO_D2VGA_CONTROL, 0);
 130                 tmp = RADEON_READ(0x300);
 131                 tmp &= ~(3 << 16);
 132                 RADEON_WRITE(0x300, tmp);
 133                 RADEON_WRITE(0x308, (1 << 8));
 134                 RADEON_WRITE(0x310, dev_priv->fb_location);
 135                 RADEON_WRITE(0x594, 0);
 136         }
 137
 138         RADEON_WRITE(RADEON_CRTC_EXT_CNTL, dev_priv->pmregs.crtc_ext_cntl);
 139
 140         radeon_static_clocks_init(dev);
 141
 142         radeon_init_memory_map(dev);
 143
 144         if (dev_priv->flags & RADEON_IS_PCIE) {
 145                 memcpy_toio(dev_priv->mm.pcie_table.kmap.virtual, dev_priv->mm.pcie_table_backup, RADEON_PCIGART_TABLE_SIZE);
 146         }
 147
 148         if (dev_priv->mm.ring.kmap.virtual)
 149                 memset(dev_priv->mm.ring.kmap.virtual, 0, RADEON_DEFAULT_RING_SIZE);
 150
 151         if (dev_priv->mm.ring_read.kmap.virtual)
 152                 memset(dev_priv->mm.ring_read.kmap.virtual, 0, PAGE_SIZE);
 153
 154         radeon_modeset_cp_resume(dev);
 155
 156         /* reset swi reg */
 157         RADEON_WRITE(RADEON_LAST_SWI_REG, dev_priv->counter);
 158
 159         if ((dev_priv->flags & RADEON_FAMILY_MASK) >= CHIP_RS690)
 160                 RADEON_WRITE(R500_DxMODE_INT_MASK, dev_priv->r500_disp_irq_reg);
 161         RADEON_WRITE(RADEON_GEN_INT_CNTL, dev_priv->irq_enable_reg);
 162
 163         /* reset the context for userspace */
 164         if (dev->primary->master) {
 165                 struct drm_radeon_master_private *master_priv = dev->primary->master->driver_priv;
 166                 if (master_priv->sarea_priv)
 167                         master_priv->sarea_priv->ctx_owner = 0;
 168         }
 169
 170         /* pin the front buffers */
 171         list_for_each_entry(fb, &dev->mode_config.fb_kernel_list, filp_head) {
 172
 173                 struct radeon_framebuffer *radeon_fb = to_radeon_framebuffer(fb);
 174
 175                 if (!radeon_fb)
 176                         continue;
 177
 178                 if (!radeon_fb->obj)
 179                         continue;
 180
 181                 radeon_gem_object_pin(radeon_fb->obj,
 182                                       PAGE_SIZE, RADEON_GEM_DOMAIN_VRAM);
 183         }
 184         /* blat the mode back in */
 185         drm_helper_resume_force_mode(dev);
 186
 187         return 0;
 188 }
 189
 190 bool radeon_set_pcie_lanes(struct drm_device *dev, int lanes)
 191 {
 192         drm_radeon_private_t *dev_priv = dev->dev_private;
 193         uint32_t link_width_cntl, mask;
 194
 195         /* FIXME wait for idle */
 196
 197
 198         switch (lanes) {
 199         case 0:
 200                 mask = RADEON_PCIE_LC_LINK_WIDTH_X0;
 201                 break;
 202         case 1:
 203                 mask = RADEON_PCIE_LC_LINK_WIDTH_X1;
 204                 break;
 205         case 2:
 206                 mask = RADEON_PCIE_LC_LINK_WIDTH_X2;
 207                 break;
 208         case 4:
 209                 mask = RADEON_PCIE_LC_LINK_WIDTH_X4;
 210                 break;
 211         case 8:
 212                 mask = RADEON_PCIE_LC_LINK_WIDTH_X8;
 213                 break;
 214         case 12:
 215                 mask = RADEON_PCIE_LC_LINK_WIDTH_X12;
 216                 break;
 217         case 16:
 218         default:
 219                 mask = RADEON_PCIE_LC_LINK_WIDTH_X16;
 220                 break;
 221         }
 222
 223         link_width_cntl = RADEON_READ_PCIE(dev_priv, RADEON_PCIE_LC_LINK_WIDTH_CNTL);
 224
 225         if ((link_width_cntl & RADEON_PCIE_LC_LINK_WIDTH_RD_MASK) ==
 226             (mask << RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT))
 227                 return true;
 228
 229         link_width_cntl &= ~(RADEON_PCIE_LC_LINK_WIDTH_MASK |
 230                              RADEON_PCIE_LC_RECONFIG_NOW |
 231                              RADEON_PCIE_LC_RECONFIG_LATER |
 232                              RADEON_PCIE_LC_SHORT_RECONFIG_EN);
 233         link_width_cntl |= mask;
 234         RADEON_WRITE_PCIE(RADEON_PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl);
 235         RADEON_WRITE_PCIE(RADEON_PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl | RADEON_PCIE_LC_RECONFIG_NOW);
 236
 237         /* wait for lane set to complete */
 238         link_width_cntl = RADEON_READ_PCIE(dev_priv, RADEON_PCIE_LC_LINK_WIDTH_CNTL);
 239         while (link_width_cntl == 0xffffffff)
 240                 link_width_cntl = RADEON_READ_PCIE(dev_priv, RADEON_PCIE_LC_LINK_WIDTH_CNTL);
 241
 242         if ((link_width_cntl & RADEON_PCIE_LC_LINK_WIDTH_RD_MASK) ==
 243             (mask << RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT))
 244                 return true;
 245         else
 246                 return false;
 247 }
 248