netlist/CY7C68015A.txt

   1   128  100   56   56   56
   2  TQFP TQFP SSOP  QFNVFBGA  Name               Type      Default     Description
   3    10    9   10    3   2D  AVCC                Power        N/A     Analog VCC. Connect this pin to 3.3V power source.  This signal provides power to the analog section of the chip.
   4    17   16   14    7   1D  AVCC                Power        N/A     Analog VCC. Connect this pin to 3.3V power source.  This signal provides power to the analog section of the chip.
   5    13   12   13    6   2F  AGND               Ground        N/A     Analog Ground. Connect to ground with as short a path as possible.
   6    20   19   17   10   1F  AGND               Ground        N/A     Analog Ground. Connect to ground with as short a path as possible.
   7    19   18   16    9   1E  DMINUS               I/O/Z         Z     USB D– Signal. Connect to the USB D– signal.
   8    18   17   15    8   2E  DPLUS                I/O/Z         Z     USB D+ Signal. Connect to the USB D+ signal.
   9    94                      A0                 Output          L     8051 Address Bus. This bus is driven at all times.  When the 8051 is addressing internal RAM it reflects the internal address.
  10    95                      A1                 Output          L
  11    96                      A2                 Output          L
  12    97                      A3                 Output          L
  13   117                      A4                 Output          L
  14   118                      A5                 Output          L
  15   119                      A6                 Output          L
  16   120                      A7                 Output          L
  17   126                      A8                 Output          L
  18   127                      A9                 Output          L
  19   128                      A10                Output          L
  20    21                      A11                Output          L
  21    22                      A12                Output          L
  22    23                      A13                Output          L
  23    24                      A14                Output          L
  24    25                      A15                Output          L
  25    59                      D0                   I/O/Z         Z     8051 Data Bus. This bidirectional bus is high-impedance when inactive, input for bus reads, and output for bus writes. The data bus is used for external 8051 program and data memory. The data bus is active only for external bus accesses, and is driven LOW in suspend.
  26    60                      D1                   I/O/Z         Z
  27    61                      D2                   I/O/Z         Z
  28    62                      D3                   I/O/Z         Z
  29    63                      D4                   I/O/Z         Z
  30    86                      D5                   I/O/Z         Z
  31    87                      D6                   I/O/Z         Z
  32    88                      D7                   I/O/Z         Z
  33    39                      PSEN#              Output          H     Program Store Enable. This active-LOW signal indicates an 8051 code fetch from external memory. It is active for program memory fetches from 0x4000–0xFFFF when the EA pin is LOW, or from 0x0000–0xFFFF when the EA pin is HIGH.
  34    34   28                 BKPT                Output         L      Breakpoint. This pin goes active (HIGH) when the 8051 address bus matches the BPADDRH/L registers and breakpoints are enabled in the BREAKPT register (BPEN = 1). If the BPPULSE bit in the BREAKPT register is HIGH, this signal pulses HIGH for eight 12-/24-/48-MHz clocks. If the BPPULSE bit is LOW, the signal remains HIGH until the 8051 clears the BREAK bit (by writing 1 to it) in the BREAKPT register.
  35    99   77   49   42   8B  RESET#               Input       N/A      Active LOW Reset. Resets the entire chip. See section 3.9 ”Reset and Wakeup” on page 6 for more details.
  36    35                      EA                   Input        N/A     External Access. This pin determines where the 8051 fetches code between addresses 0x0000 and 0x3FFF.  If EA = 0 the 8051 fetches this code from its internal RAM. IF EA = 1 the 8051 fetches this code from external memory.
  37    12   11   12    5   1C  XTALIN               Input        N/A     Crystal Input. Connect this signal to a 24-MHz parallel-resonant, fundamental mode crystal and load capacitor to GND.  It is also correct to drive XTALIN with an external 24-MHz square wave derived from another clock source. When driving from an external source, the driving signal should be a 3.3V square wave.
  38    11   10   11    4   2C  XTALOUT             Output       N/A      Crystal Output. Connect this signal to a 24-MHz parallel-resonant, fundamental mode crystal and load capacitor to GND.  If an external clock is used to drive XTALIN, leave this pin open.
  39     1  100    5   54   2B  CLKOUT on CY7C68013A
  40                                                   O/Z      12 MHz CLKOUT: 12-, 24- or 48-MHz clock, phase locked to the 24-MHz input clock. The 8051 defaults to 12-MHz operation. The 8051 may three-state this output by setting CPUCS.1 = 1.
  41                             ------------------ ----------- ---------- ------------------------------------------------------------------------
  42                                                                       Multiplexed pin whose function is selected by the
  43                             PE1 or               I/O/Z          I
  44                                                             (PE1) PORTECFG.0 bit.
  45                             T1OUT on CY7C68015A
  46                                                                       PE1 is a bidirectional I/O port pin.
  47                                                                       T1OUT is an active-HIGH signal from 8051 Timer-counter1. T1OUT outputs a high level for one CLKOUT clock cycle when Timer1 overflows. If Timer1 is operated in Mode 3 (two separate timer/counters), T1OUT is active when the low byte timer/counter overflows.
  48    82   67   40   33   8G  PA0, INT0#            I/O/Z          I (PA0) Multiplexed pin whose function is selected by PORTACFG.0
  49                                                                     PA0 is a bidirectional IO port pin.
  50                                                                     INT0# is the active-LOW 8051 INT0 interrupt input signal, which is either edge triggered (IT0 = 1) or level triggered (IT0 = 0).
  51    83   68   41   34   6G  PA1 or               I/O/Z          I     Multiplexed pin whose function is selected by:
  52                            INT1#                           (PA1) PORTACFG.1
  53                                                                       PA1 is a bidirectional IO port pin.
  54                                                                       INT1# is the active-LOW 8051 INT1 interrupt input signal, which is either edge triggered (IT1 = 1) or level triggered (IT1 = 0).
  55
  56    84   69   42   35   8F  PA2 or         I/O/Z    I    Multiplexed pin whose function is selected by two bits:
  57                            SLOE or               (PA2) IFCONFIG[1:0].
  58                                                          PA2 is a bidirectional IO port pin.
  59                                                          SLOE is an input-only output enable with programmable polarity (FIFOPINPOLAR.4) for the slave FIFOs connected to FD[7..0] or FD[15..0].
  60    85   70   43   36   7F  PA3 or         I/O/Z    I    Multiplexed pin whose function is selected by:
  61                            WU2                   (PA3) WAKEUP.7 and OEA.3
  62                                                          PA3 is a bidirectional I/O port pin.
  63                                                          WU2 is an alternate source for USB Wakeup, enabled by WU2EN bit (WAKEUP.1) and polarity set by WU2POL (WAKEUP.4). If the 8051 is in suspend and WU2EN = 1, a transition on this pin starts up the oscillator and interrupts the 8051 to allow it to exit the suspend mode. Asserting this pin inhibits the chip from suspending, if WU2EN = 1.
  64    89   71   44   37   6F  PA4 or         I/O/Z    I    Multiplexed pin whose function is selected by:
  65                            FIFOADR0              (PA4) IFCONFIG[1..0].
  66                                                          PA4 is a bidirectional I/O port pin.
  67                                                          FIFOADR0 is an input-only address select for the slave
  68                                                          FIFOs connected to FD[7..0] or FD[15..0].
  69    90   72   45   38   8C  PA5 or         I/O/Z    I    Multiplexed pin whose function is selected by:
  70                            FIFOADR1              (PA5) IFCONFIG[1..0].
  71                                                          PA5 is a bidirectional I/O port pin.
  72                                                          FIFOADR1 is an input-only address select for the slave
  73                                                          FIFOs connected to FD[7..0] or FD[15..0].
  74    91   73   46   39   7C  PA6 or         I/O/Z    I    Multiplexed pin whose function is selected by the
  75                            PKTEND                (PA6) IFCONFIG[1:0] bits.
  76                                                          PA6 is a bidirectional I/O port pin.
  77                                                          PKTEND is an input used to commit the FIFO packet data to the endpoint and whose polarity is programmable via FIFOPINPOLAR.5.
  78                                            I/O/Z    I
  79    92   74   47   40   6C  PA7 or                       Multiplexed pin whose function is selected by the
  80                            FLAGD or              (PA7) IFCONFIG[1:0] and PORTACFG.7 bits.
  81                            SLCS#                        PA7 is a bidirectional I/O port pin.
  82                                                          FLAGD is a programmable slave-FIFO output status flag signal.
  83                                                          SLCS# gates all other slave FIFO enable/strobes
  84    44   34   25   18   3H  PB0 or         I/O/Z    I    Multiplexed pin whose function is selected by the
  85                            FD[0]                 (PB0) following bits: IFCONFIG[1..0].
  86                                                          PB0 is a bidirectional I/O port pin.
  87                                                          FD[0] is the bidirectional FIFO/GPIF data bus.
  88    45   35   26   19   4F  PB1 or         I/O/Z    I    Multiplexed pin whose function is selected by the
  89                            FD[1]                 (PB1) following bits: IFCONFIG[1..0].
  90                                                          PB1 is a bidirectional I/O port pin.
  91                                                          FD[1] is the bidirectional FIFO/GPIF data bus.
  92    46   36   27   20   4H  PB2 or         I/O/Z    I    Multiplexed pin whose function is selected by the
  93                            FD[2]                 (PB2) following bits: IFCONFIG[1..0].
  94                                                          PB2 is a bidirectional I/O port pin.
  95                                                          FD[2] is the bidirectional FIFO/GPIF data bus.
  96    47   37   28   21   4G  PB3 or         I/O/Z    I    Multiplexed pin whose function is selected by the
  97                            FD[3]                 (PB3) following bits: IFCONFIG[1..0].
  98                                                          PB3 is a bidirectional I/O port pin.
  99                                                          FD[3] is the bidirectional FIFO/GPIF data bus.
 100
 101    54   44   29   22   5H  PB4 or         I/O/Z    I    Multiplexed pin whose function is selected by the
 102                            FD[4]                 (PB4) following bits: IFCONFIG[1..0].
 103                                                          PB4 is a bidirectional I/O port pin.
 104                                                          FD[4] is the bidirectional FIFO/GPIF data bus.
 105                                            I/O/Z    I    Multiplexed pin whose function is selected by the
 106    55   45   30   23   5G  PB5 or
 107                            FD[5]                 (PB5) following bits: IFCONFIG[1..0].
 108                                                          PB5 is a bidirectional I/O port pin.
 109                                                          FD[5] is the bidirectional FIFO/GPIF data bus.
 110    56   46   31   24   5F  PB6 or         I/O/Z    I    Multiplexed pin whose function is selected by the
 111                            FD[6]                 (PB6) following bits: IFCONFIG[1..0].
 112                                                          PB6 is a bidirectional I/O port pin.
 113                                                          FD[6] is the bidirectional FIFO/GPIF data bus.
 114    57   47   32   25   6H  PB7 or         I/O/Z    I    Multiplexed pin whose function is selected by the
 115                            FD[7]                 (PB7) following bits: IFCONFIG[1..0].
 116                                                          PB7 is a bidirectional I/O port pin.
 117                                                          FD[7] is the bidirectional FIFO/GPIF data bus.
 118    72   57                 PC0 or         I/O/Z    I    Multiplexed pin whose function is selected by
 119                            GPIFADR0              (PC0) PORTCCFG.0
 120                                                          PC0 is a bidirectional I/O port pin.
 121                                                          GPIFADR0 is a GPIF address output pin.
 122    73   58                 PC1 or         I/O/Z    I    Multiplexed pin whose function is selected by
 123                            GPIFADR1              (PC1) PORTCCFG.1
 124                                                          PC1 is a bidirectional I/O port pin.
 125                                                          GPIFADR1 is a GPIF address output pin.
 126    74   59                 PC2 or         I/O/Z    I    Multiplexed pin whose function is selected by
 127                            GPIFADR2              (PC2) PORTCCFG.2
 128                                                          PC2 is a bidirectional I/O port pin.
 129                                                          GPIFADR2 is a GPIF address output pin.
 130    75   60                 PC3 or         I/O/Z    I    Multiplexed pin whose function is selected by
 131                            GPIFADR3              (PC3) PORTCCFG.3
 132                                                          PC3 is a bidirectional I/O port pin.
 133                                                          GPIFADR3 is a GPIF address output pin.
 134    76   61                 PC4 or         I/O/Z    I    Multiplexed pin whose function is selected by
 135                            GPIFADR4              (PC4) PORTCCFG.4
 136                                                          PC4 is a bidirectional I/O port pin.
 137                                                          GPIFADR4 is a GPIF address output pin.
 138    77   62                 PC5 or         I/O/Z    I    Multiplexed pin whose function is selected by
 139                            GPIFADR5              (PC5) PORTCCFG.5
 140                                                          PC5 is a bidirectional I/O port pin.
 141                                                          GPIFADR5 is a GPIF address output pin.
 142    78   63                 PC6 or         I/O/Z    I    Multiplexed pin whose function is selected by
 143                            GPIFADR6              (PC6) PORTCCFG.6
 144                                                          PC6 is a bidirectional I/O port pin.
 145                                                          GPIFADR6 is a GPIF address output pin.
 146    79   64                 PC7 or         I/O/Z    I    Multiplexed pin whose function is selected by
 147                            GPIFADR7              (PC7) PORTCCFG.7
 148                                                            PC7 is a bidirectional I/O port pin.
 149                                                            GPIFADR7 is a GPIF address output pin.
 150   102   80   52   45   8A  PD0 or         I/O/Z    I    Multiplexed pin whose function is selected by the
 151                            FD[8]                 (PD0) IFCONFIG[1..0] and EPxFIFOCFG.0 (wordwide) bits.
 152                                                         FD[8] is the bidirectional FIFO/GPIF data bus.
 153   103   81   53   46   7A  PD1 or         I/O/Z    I    Multiplexed pin whose function is selected by the
 154                            FD[9]                 (PD1) IFCONFIG[1..0] and EPxFIFOCFG.0 (wordwide) bits.
 155                                                         FD[9] is the bidirectional FIFO/GPIF data bus.
 156   104   82   54   47   6B  PD2 or         I/O/Z    I    Multiplexed pin whose function is selected by the
 157                            FD[10]                (PD2) IFCONFIG[1..0] and EPxFIFOCFG.0 (wordwide) bits.
 158                                                         FD[10] is the bidirectional FIFO/GPIF data bus.
 159   105   83   55   48   6A  PD3 or         I/O/Z    I    Multiplexed pin whose function is selected by the
 160                            FD[11]                (PD3) IFCONFIG[1..0] and EPxFIFOCFG.0 (wordwide) bits.
 161                                                         FD[11] is the bidirectional FIFO/GPIF data bus.
 162   121   95   56   49   3B  PD4 or         I/O/Z    I    Multiplexed pin whose function is selected by the
 163                            FD[12]                (PD4) IFCONFIG[1..0] and EPxFIFOCFG.0 (wordwide) bits.
 164                                                         FD[12] is the bidirectional FIFO/GPIF data bus.
 165   122   96    1   50   3A  PD5 or         I/O/Z    I    Multiplexed pin whose function is selected by the
 166                            FD[13]                (PD5) IFCONFIG[1..0] and EPxFIFOCFG.0 (wordwide) bits.
 167                                                         FD[13] is the bidirectional FIFO/GPIF data bus.
 168   123   97    2   51   3C  PD6 or         I/O/Z    I    Multiplexed pin whose function is selected by the
 169                            FD[14]                (PD6) IFCONFIG[1..0] and EPxFIFOCFG.0 (wordwide) bits.
 170                                                         FD[14] is the bidirectional FIFO/GPIF data bus.
 171   124   98    3   52   2A  PD7 or         I/O/Z    I    Multiplexed pin whose function is selected by the
 172                            FD[15]                (PD7) IFCONFIG[1..0] and EPxFIFOCFG.0 (wordwide) bits.
 173                                                         FD[15] is the bidirectional FIFO/GPIF data bus.
 174   108   86                 PE0 or         I/O/Z    I    Multiplexed pin whose function is selected by the
 175                            T0OUT                 (PE0) PORTECFG.0 bit.
 176                                                         PE0 is a bidirectional I/O port pin.
 177                                                         T0OUT is an active-HIGH signal from 8051 Timer-counter0. T0OUT outputs a high level for one CLKOUT clock cycle when Timer0 overflows. If Timer0 is operated in Mode 3 (two separate timer/counters), T0OUT is active when the low byte timer/counter overflows.
 178   109   87                 PE1 or         I/O/Z    I    Multiplexed pin whose function is selected by the
 179                            T1OUT                 (PE1) PORTECFG.1 bit.
 180                                                         PE1 is a bidirectional I/O port pin.
 181                                                         T1OUT is an active-HIGH signal from 8051 Timer-counter1. T1OUT outputs a high level for one CLKOUT clock cycle when Timer1 overflows. If Timer1 is operated in Mode 3 (two separate timer/counters), T1OUT is active when the low byte timer/counter overflows.
 182   110   88                 PE2 or         I/O/Z    I    Multiplexed pin whose function is selected by the
 183                            T2OUT                 (PE2) PORTECFG.2 bit.
 184                                                         PE2 is a bidirectional I/O port pin.
 185                                                         T2OUT is the active-HIGH output signal from 8051 Timer2. T2OUT is active (HIGH) for one clock cycle when Timer/Counter 2 overflows.
 186   111   89                 PE3 or         I/O/Z    I    Multiplexed pin whose function is selected by the
 187                            RXD0OUT               (PE3) PORTECFG.3 bit.
 188                                                         PE3 is a bidirectional I/O port pin.
 189                                                         RXD0OUT is an active-HIGH signal from 8051 UART0.  If RXD0OUT is selected and UART0 is in Mode 0, this pin provides the output data for UART0 only when it is in sync mode. Otherwise it is a 1.
 190
 191   112   90                 PE4 or         I/O/Z    I    Multiplexed pin whose function is selected by the
 192                            RXD1OUT               (PE4) PORTECFG.4 bit.
 193                                                         PE4 is a bidirectional I/O port pin.
 194                                                         RXD1OUT is an active-HIGH output from 8051 UART1.  When RXD1OUT is selected and UART1 is in Mode 0, this pin provides the output data for UART1 only when it is in sync mode. In Modes 1, 2, and 3, this pin is HIGH.
 195   113   91                 PE5 or         I/O/Z    I    Multiplexed pin whose function is selected by the
 196                            INT6                  (PE5) PORTECFG.5 bit.
 197                                                         PE5 is a bidirectional I/O port pin.
 198                                                         INT6 is the 8051 INT6 interrupt request input signal. The INT6 pin is edge-sensitive, active HIGH.
 199   114   92                 PE6 or         I/O/Z    I    Multiplexed pin whose function is selected by the
 200                            T2EX                  (PE6) PORTECFG.6 bit.
 201                                                         PE6 is a bidirectional I/O port pin.
 202                                                         T2EX is an active-HIGH input signal to the 8051 Timer2.  T2EX reloads timer 2 on its falling edge. T2EX is active only if the EXEN2 bit is set in T2CON.
 203   115   93                 PE7 or         I/O/Z    I    Multiplexed pin whose function is selected by the
 204                            GPIFADR8              (PE7) PORTECFG.7 bit.
 205                                                         PE7 is a bidirectional I/O port pin.
 206                                                         GPIFADR8 is a GPIF address output pin.
 207     4    3    8    1   1A  RDY0 or        Input   N/A   Multiplexed pin whose function is selected by the
 208                            SLRD                         following bits:
 209                                                         IFCONFIG[1..0].
 210                                                         RDY0 is a GPIF input signal.
 211                                                         SLRD is the input-only read strobe with programmable polarity (FIFOPINPOLAR.3) for the slave FIFOs connected to FD[7..0] or FD[15..0].
 212     5    4    9    2   1B  RDY1 or        Input   N/A   Multiplexed pin whose function is selected by the
 213                            SLWR                         following bits:
 214                                                         IFCONFIG[1..0].
 215                                                         RDY1 is a GPIF input signal.
 216                                                         SLWR is the input-only write strobe with programmable polarity (FIFOPINPOLAR.2) for the slave FIFOs connected to FD[7..0] or FD[15..0].
 217     6    5                 RDY2           Input   N/A   RDY2 is a GPIF input signal.
 218     7    6                 RDY3           Input   N/A   RDY3 is a GPIF input signal.
 219     8    7                 RDY4           Input   N/A   RDY4 is a GPIF input signal.
 220     9    8                 RDY5           Input   N/A   RDY5 is a GPIF input signal.
 221    69   54   36   29   7H  CTL0 or         O/Z     H    Multiplexed pin whose function is selected by the
 222                            FLAGA                        following bits:
 223                                                          IFCONFIG[1..0].
 224                                                          CTL0 is a GPIF control output.
 225                                                          FLAGA is a programmable slave-FIFO output status flag signal.
 226                                                          Defaults to programmable for the FIFO selected by the FIFOADR[1:0] pins.
 227
 228    70   55   37   30   7G  CTL1 or               O/Z          H      Multiplexed pin whose function is selected by the
 229                            FLAGB                                     following bits:
 230                                                                       IFCONFIG[1..0].
 231                                                                       CTL1 is a GPIF control output.
 232                                                                       FLAGB is a programmable slave-FIFO output status flag signal.  Defaults to FULL for the FIFO selected by the FIFOADR[1:0] pins.
 233    71   56   38   31   8H  CTL2 or               O/Z          H      Multiplexed pin whose function is selected by the
 234                            FLAGC                                     following bits:
 235                                                                       IFCONFIG[1..0].
 236                                                                       CTL2 is a GPIF control output.
 237                                                                       FLAGC is a programmable slave-FIFO output status flag signal.  Defaults to EMPTY for the FIFO selected by the FIFOADR[1:0] pins.
 238    66   51                 CTL3                  O/Z          H      CTL3 is a GPIF control output.
 239    67   52                 CTL4                Output         H      CTL4 is a GPIF control output.
 240    98   76                 CTL5                Output         H      CTL5 is a GPIF control output.
 241
 242    32   26   20   13   2G  IFCLK on
 243                             CY7C68013A
 244                                                  I/O/Z         Z      Interface Clock, used for synchronously clocking data into or out of the slave FIFOs. IFCLK also serves as a timing reference for all slave FIFO control signals and GPIF. When internal clocking is used (IFCONFIG.7 = 1) the IFCLK pin can be configured to output 30/48 MHz by bits IFCONFIG.5 and IFCONFIG.6. IFCLK may be inverted, whether internally or externally sourced, by setting the bit IFCONFIG.4 =1.
 245                             ------------------ ----------- ---------- -----------------------------------------------------------------------
 246                                                                       Multiplexed pin whose function is selected by the
 247                             PE0 or         I/O/Z          I
 248                                                       (PE0) PORTECFG.0 bit.
 249                             T0OUT on
 250                                                                 PE0 is a bidirectional I/O port pin.
 251                             CY7C68015A
 252                                                                  T0OUT is an active-HIGH signal from 8051 Timer-counter0. T0OUT outputs a high level for one CLKOUT clock cycle when Timer0 overflows. If Timer0 is operated in Mode 3 (two separate timer/counters), T0OUT is active when the low byte timer/counter overflows.
 253    28   22                 INT4           Input       N/A      INT4 is the 8051 INT4 interrupt request input signal. The INT4 pin is edge-sensitive, active HIGH.
 254   106   84                 INT5#          Input        N/A     INT5# is the 8051 INT5 interrupt request input signal.  The INT5 pin is edge-sensitive, active LOW.
 255    31   25                 T2             Input       N/A      T2 is the active-HIGH T2 input signal to 8051 Timer2, which provides the input to Timer2 when C/T2 = 1.  When C/T2 = 0, Timer2 does not use this pin.
 256    30   24                 T1             Input       N/A      T1 is the active-HIGH T1 signal for 8051 Timer1, which provides the input to Timer1 when C/T1 is 1. When C/T1 is 0, Timer1 does not use this bit.
 257    29   23                 T0             Input       N/A      T0 is the active-HIGH T0 signal for 8051 Timer0, which provides the input to Timer0 when C/T0 is 1. When C/T0 is 0, Timer0 does not use this bit.
 258    53   43                 RXD1           Input       N/A      RXD1is an active-HIGH input signal for 8051 UART1, which provides data to the UART in all modes.
 259    52   42                 TXD1           Output         H      TXD1is an active-HIGH output pin from 8051 UART1, which provides the output clock in sync mode, and the output data in async mode.
 260
 261    51   41                 RXD0           Input  N/A    RXD0 is the active-HIGH RXD0 input to 8051 UART0, which provides data to the UART in all modes.
 262    50   40                 TXD0           Output   H     TXD0 is the active-HIGH TXD0 output from 8051 UART0, which provides the output clock in sync mode, and the output data in async mode.
 263    42                      CS#            Output   H     CS# is the active-LOW chip select for external memory.
 264    41   32                 WR#            Output   H     WR# is the active-LOW write strobe output for external memory.
 265    40   31                 RD#            Output   H     RD# is the active-LOW read strobe output for external memory.
 266    38                      OE#            Output   H     OE# is the active-LOW output enable for external memory.
 267    33   27   21   14   2H  Reserved       Input  N/A    Reserved. Connect to ground.
 268   101   79   51   44   7B  WAKEUP         Input  N/A    USB Wakeup. If the 8051 is in suspend, asserting this pin starts up the oscillator and interrupts the 8051 to allow it to exit the suspend mode. Holding WAKEUP asserted inhibits the EZ-USB® chip from suspending.  This pin has programmable polarity (WAKEUP.4).
 269    36   29   22   15   3F  SCL            OD     Z     Clock for the I2C interface. Connect to VCC with a 2.2K resistor, even if no I2C peripheral is attached.
 270    37   30   23   16   3G  SDA            OD     Z     Data for I2C-compatible interface. Connect to VCC with a 2.2K resistor, even if no I2C-compatible peripheral is attached.
 271     2    1    6   55   5A  VCC            Power   N/A    VCC. Connect to 3.3V power source.
 272    26   20   18   11   1G  VCC            Power   N/A    VCC. Connect to 3.3V power source.
 273    43   33   24   17   7E  VCC            Power   N/A    VCC. Connect to 3.3V power source.
 274    48   38                 VCC            Power   N/A    VCC. Connect to 3.3V power source.
 275    64   49   34   27   8E  VCC            Power   N/A    VCC. Connect to 3.3V power source.
 276    68   53                 VCC            Power   N/A    VCC. Connect to 3.3V power source.
 277    81   66   39   32   5C  VCC            Power   N/A    VCC. Connect to 3.3V power source.
 278   100   78   50   43   5B  VCC            Power   N/A    VCC. Connect to 3.3V power source.
 279   107   85                 VCC            Power   N/A    VCC. Connect to 3.3V power source.
 280     3    2    7   56   4B  GND            Ground  N/A    Ground.
 281    27   21   19   12   1H  GND            Ground  N/A    Ground.
 282    49   39                 GND            Ground  N/A    Ground.
 283    58   48   33   26   7D  GND            Ground  N/A    Ground.
 284    65   50   35   28   8D  GND            Ground  N/A    Ground.
 285    80   65                 GND            Ground  N/A    Ground.
 286    93   75   48   41   4C  GND            Ground  N/A    Ground.
 287   116   94                 GND            Ground  N/A    Ground.
 288   125   99    4   53   4A  GND            Ground  N/A    Ground.
 289    14   13                 NC               N/A   N/A    No Connect. This pin must be left open.
 290    15   14                 NC               N/A   N/A    No Connect. This pin must be left open.
 291    16   15                 NC               N/A   N/A    No Connect. This pin must be left open.
 292
 293 Note:
 294 Unused inputs should not be left floating. Tie either HIGH or LOW as appropriate. Outputs should only be pulled up or down to ensure signals at power-up and in standby. Note also that no pins should be driven while the device is powered down.