shared-core/i915_drm.h

   1 /*
   2  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   3  * All Rights Reserved.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining a
   6  * copy of this software and associated documentation files (the
   7  * "Software"), to deal in the Software without restriction, including
   8  * without limitation the rights to use, copy, modify, merge, publish,
   9  * distribute, sub license, and/or sell copies of the Software, and to
  10  * permit persons to whom the Software is furnished to do so, subject to
  11  * the following conditions:
  12  *
  13  * The above copyright notice and this permission notice (including the
  14  * next paragraph) shall be included in all copies or substantial portions
  15  * of the Software.
  16  *
  17  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  18  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  19  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  20  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  21  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  22  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  23  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  24  *
  25  */
  26
  27 #ifndef _I915_DRM_H_
  28 #define _I915_DRM_H_
  29
  30 /* Please note that modifications to all structs defined here are
  31  * subject to backwards-compatibility constraints.
  32  */
  33
  34 #include "drm.h"
  35
  36 /* Each region is a minimum of 16k, and there are at most 255 of them.
  37  */
  38 #define I915_NR_TEX_REGIONS 255 /* table size 2k - maximum due to use
  39                                  * of chars for next/prev indices */
  40 #define I915_LOG_MIN_TEX_REGION_SIZE 14
  41
  42 typedef struct _drm_i915_init {
  43         enum {
  44                 I915_INIT_DMA = 0x01,
  45                 I915_CLEANUP_DMA = 0x02,
  46                 I915_RESUME_DMA = 0x03,
  47
  48                 /* Since this struct isn't versioned, just used a new
  49                  * 'func' code to indicate the presence of dri2 sarea
  50                  * info. */
  51                 I915_INIT_DMA2 = 0x04
  52         } func;
  53         unsigned int mmio_offset;
  54         int sarea_priv_offset;
  55         unsigned int ring_start;
  56         unsigned int ring_end;
  57         unsigned int ring_size;
  58         unsigned int front_offset;
  59         unsigned int back_offset;
  60         unsigned int depth_offset;
  61         unsigned int w;
  62         unsigned int h;
  63         unsigned int pitch;
  64         unsigned int pitch_bits;
  65         unsigned int back_pitch;
  66         unsigned int depth_pitch;
  67         unsigned int cpp;
  68         unsigned int chipset;
  69         unsigned int sarea_handle;
  70 } drm_i915_init_t;
  71
  72 typedef struct drm_i915_sarea {
  73         struct drm_tex_region texList[I915_NR_TEX_REGIONS + 1];
  74         int last_upload;        /* last time texture was uploaded */
  75         int last_enqueue;       /* last time a buffer was enqueued */
  76         int last_dispatch;      /* age of the most recently dispatched buffer */
  77         int ctxOwner;           /* last context to upload state */
  78         int texAge;
  79         int pf_enabled;         /* is pageflipping allowed? */
  80         int pf_active;
  81         int pf_current_page;    /* which buffer is being displayed? */
  82         int perf_boxes;         /* performance boxes to be displayed */
  83         int width, height;      /* screen size in pixels */
  84
  85         drm_handle_t front_handle;
  86         int front_offset;
  87         int front_size;
  88
  89         drm_handle_t back_handle;
  90         int back_offset;
  91         int back_size;
  92
  93         drm_handle_t depth_handle;
  94         int depth_offset;
  95         int depth_size;
  96
  97         drm_handle_t tex_handle;
  98         int tex_offset;
  99         int tex_size;
 100         int log_tex_granularity;
 101         int pitch;
 102         int rotation;           /* 0, 90, 180 or 270 */
 103         int rotated_offset;
 104         int rotated_size;
 105         int rotated_pitch;
 106         int virtualX, virtualY;
 107
 108         unsigned int front_tiled;
 109         unsigned int back_tiled;
 110         unsigned int depth_tiled;
 111         unsigned int rotated_tiled;
 112         unsigned int rotated2_tiled;
 113
 114         /* compat defines for the period of time when pipeA_* got renamed
 115          * to planeA_*.  They mean pipe, really.
 116          */
 117 #define planeA_x pipeA_x
 118 #define planeA_y pipeA_y
 119 #define planeA_w pipeA_w
 120 #define planeA_h pipeA_h
 121 #define planeB_x pipeB_x
 122 #define planeB_y pipeB_y
 123 #define planeB_w pipeB_w
 124 #define planeB_h pipeB_h
 125         int pipeA_x;
 126         int pipeA_y;
 127         int pipeA_w;
 128         int pipeA_h;
 129         int pipeB_x;
 130         int pipeB_y;
 131         int pipeB_w;
 132         int pipeB_h;
 133
 134         /* Triple buffering */
 135         drm_handle_t third_handle;
 136         int third_offset;
 137         int third_size;
 138         unsigned int third_tiled;
 139
 140         /* buffer object handles for the static buffers.  May change
 141          * over the lifetime of the client, though it doesn't in our current
 142          * implementation.
 143          */
 144         unsigned int front_bo_handle;
 145         unsigned int back_bo_handle;
 146         unsigned int third_bo_handle;
 147         unsigned int depth_bo_handle;
 148 } drm_i915_sarea_t;
 149
 150 /* Driver specific fence types and classes.
 151  */
 152
 153 /* The only fence class we support */
 154 #define DRM_I915_FENCE_CLASS_ACCEL 0
 155 /* Fence type that guarantees read-write flush */
 156 #define DRM_I915_FENCE_TYPE_RW 2
 157 /* MI_FLUSH programmed just before the fence */
 158 #define DRM_I915_FENCE_FLAG_FLUSHED 0x01000000
 159
 160 /* Flags for perf_boxes
 161  */
 162 #define I915_BOX_RING_EMPTY    0x1
 163 #define I915_BOX_FLIP          0x2
 164 #define I915_BOX_WAIT          0x4
 165 #define I915_BOX_TEXTURE_LOAD  0x8
 166 #define I915_BOX_LOST_CONTEXT  0x10
 167
 168 /* I915 specific ioctls
 169  * The device specific ioctl range is 0x40 to 0x79.
 170  */
 171 #define DRM_I915_INIT           0x00
 172 #define DRM_I915_FLUSH          0x01
 173 #define DRM_I915_FLIP           0x02
 174 #define DRM_I915_BATCHBUFFER    0x03
 175 #define DRM_I915_IRQ_EMIT       0x04
 176 #define DRM_I915_IRQ_WAIT       0x05
 177 #define DRM_I915_GETPARAM       0x06
 178 #define DRM_I915_SETPARAM       0x07
 179 #define DRM_I915_ALLOC          0x08
 180 #define DRM_I915_FREE           0x09
 181 #define DRM_I915_INIT_HEAP      0x0a
 182 #define DRM_I915_CMDBUFFER      0x0b
 183 #define DRM_I915_DESTROY_HEAP   0x0c
 184 #define DRM_I915_SET_VBLANK_PIPE        0x0d
 185 #define DRM_I915_GET_VBLANK_PIPE        0x0e
 186 #define DRM_I915_VBLANK_SWAP    0x0f
 187 #define DRM_I915_MMIO           0x10
 188 #define DRM_I915_HWS_ADDR       0x11
 189 #define DRM_I915_EXECBUFFER     0x12
 190 #define DRM_I915_GEM_INIT       0x13
 191 #define DRM_I915_GEM_EXECBUFFER 0x14
 192 #define DRM_I915_GEM_PIN        0x15
 193 #define DRM_I915_GEM_UNPIN      0x16
 194 #define DRM_I915_GEM_BUSY       0x17
 195 #define DRM_I915_GEM_THROTTLE   0x18
 196 #define DRM_I915_GEM_ENTERVT    0x19
 197 #define DRM_I915_GEM_LEAVEVT    0x1a
 198 #define DRM_I915_GEM_CREATE     0x1b
 199 #define DRM_I915_GEM_PREAD      0x1c
 200 #define DRM_I915_GEM_PWRITE     0x1d
 201 #define DRM_I915_GEM_MMAP       0x1e
 202 #define DRM_I915_GEM_SET_DOMAIN 0x1f
 203 #define DRM_I915_GEM_SW_FINISH  0x20
 204 #define DRM_I915_GEM_SET_TILING 0x21
 205 #define DRM_I915_GEM_GET_TILING 0x22
 206 #define DRM_I915_GEM_GET_APERTURE 0x23
 207 #define DRM_I915_GEM_MMAP_GTT   0x24
 208
 209 #define DRM_IOCTL_I915_INIT             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_INIT, drm_i915_init_t)
 210 #define DRM_IOCTL_I915_FLUSH            DRM_IO ( DRM_COMMAND_BASE + DRM_I915_FLUSH)
 211 #define DRM_IOCTL_I915_FLIP             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_FLIP, drm_i915_flip_t)
 212 #define DRM_IOCTL_I915_BATCHBUFFER      DRM_IOW( DRM_COMMAND_BASE + DRM_I915_BATCHBUFFER, drm_i915_batchbuffer_t)
 213 #define DRM_IOCTL_I915_IRQ_EMIT         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_IRQ_EMIT, drm_i915_irq_emit_t)
 214 #define DRM_IOCTL_I915_IRQ_WAIT         DRM_IOW( DRM_COMMAND_BASE + DRM_I915_IRQ_WAIT, drm_i915_irq_wait_t)
 215 #define DRM_IOCTL_I915_GETPARAM         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GETPARAM, drm_i915_getparam_t)
 216 #define DRM_IOCTL_I915_SETPARAM         DRM_IOW( DRM_COMMAND_BASE + DRM_I915_SETPARAM, drm_i915_setparam_t)
 217 #define DRM_IOCTL_I915_ALLOC            DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_ALLOC, drm_i915_mem_alloc_t)
 218 #define DRM_IOCTL_I915_FREE             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_FREE, drm_i915_mem_free_t)
 219 #define DRM_IOCTL_I915_INIT_HEAP        DRM_IOW( DRM_COMMAND_BASE + DRM_I915_INIT_HEAP, drm_i915_mem_init_heap_t)
 220 #define DRM_IOCTL_I915_CMDBUFFER        DRM_IOW( DRM_COMMAND_BASE + DRM_I915_CMDBUFFER, drm_i915_cmdbuffer_t)
 221 #define DRM_IOCTL_I915_DESTROY_HEAP     DRM_IOW( DRM_COMMAND_BASE + DRM_I915_DESTROY_HEAP, drm_i915_mem_destroy_heap_t)
 222 #define DRM_IOCTL_I915_SET_VBLANK_PIPE  DRM_IOW( DRM_COMMAND_BASE + DRM_I915_SET_VBLANK_PIPE, drm_i915_vblank_pipe_t)
 223 #define DRM_IOCTL_I915_GET_VBLANK_PIPE  DRM_IOR( DRM_COMMAND_BASE + DRM_I915_GET_VBLANK_PIPE, drm_i915_vblank_pipe_t)
 224 #define DRM_IOCTL_I915_VBLANK_SWAP      DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_VBLANK_SWAP, drm_i915_vblank_swap_t)
 225 #define DRM_IOCTL_I915_MMIO             DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_MMIO, drm_i915_mmio)
 226 #define DRM_IOCTL_I915_EXECBUFFER       DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_EXECBUFFER, struct drm_i915_execbuffer)
 227 #define DRM_IOCTL_I915_GEM_INIT         DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_INIT, struct drm_i915_gem_init)
 228 #define DRM_IOCTL_I915_GEM_EXECBUFFER   DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_EXECBUFFER, struct drm_i915_gem_execbuffer)
 229 #define DRM_IOCTL_I915_GEM_PIN          DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_PIN, struct drm_i915_gem_pin)
 230 #define DRM_IOCTL_I915_GEM_UNPIN        DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_UNPIN, struct drm_i915_gem_unpin)
 231 #define DRM_IOCTL_I915_GEM_BUSY         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_BUSY, struct drm_i915_gem_busy)
 232 #define DRM_IOCTL_I915_GEM_THROTTLE     DRM_IO ( DRM_COMMAND_BASE + DRM_I915_GEM_THROTTLE)
 233 #define DRM_IOCTL_I915_GEM_ENTERVT      DRM_IO(DRM_COMMAND_BASE + DRM_I915_GEM_ENTERVT)
 234 #define DRM_IOCTL_I915_GEM_LEAVEVT      DRM_IO(DRM_COMMAND_BASE + DRM_I915_GEM_LEAVEVT)
 235 #define DRM_IOCTL_I915_GEM_CREATE       DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_CREATE, struct drm_i915_gem_create)
 236 #define DRM_IOCTL_I915_GEM_PREAD        DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_PREAD, struct drm_i915_gem_pread)
 237 #define DRM_IOCTL_I915_GEM_PWRITE       DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_PWRITE, struct drm_i915_gem_pwrite)
 238 #define DRM_IOCTL_I915_GEM_MMAP         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_MMAP, struct drm_i915_gem_mmap)
 239 #define DRM_IOCTL_I915_GEM_MMAP_GTT     DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_MMAP_GTT, struct drm_i915_gem_mmap_gtt)
 240 #define DRM_IOCTL_I915_GEM_SET_DOMAIN   DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_SET_DOMAIN, struct drm_i915_gem_set_domain)
 241 #define DRM_IOCTL_I915_GEM_SW_FINISH    DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_SW_FINISH, struct drm_i915_gem_sw_finish)
 242 #define DRM_IOCTL_I915_GEM_SET_TILING   DRM_IOWR (DRM_COMMAND_BASE + DRM_I915_GEM_SET_TILING, struct drm_i915_gem_set_tiling)
 243 #define DRM_IOCTL_I915_GEM_GET_TILING   DRM_IOWR (DRM_COMMAND_BASE + DRM_I915_GEM_GET_TILING, struct drm_i915_gem_get_tiling)
 244 #define DRM_IOCTL_I915_GEM_GET_APERTURE DRM_IOR  (DRM_COMMAND_BASE + DRM_I915_GEM_GET_APERTURE, struct drm_i915_gem_get_aperture)
 245
 246 /* Asynchronous page flipping:
 247  */
 248 typedef struct drm_i915_flip {
 249         /*
 250          * This is really talking about planes, and we could rename it
 251          * except for the fact that some of the duplicated i915_drm.h files
 252          * out there check for HAVE_I915_FLIP and so might pick up this
 253          * version.
 254          */
 255         int pipes;
 256 } drm_i915_flip_t;
 257
 258 /* Allow drivers to submit batchbuffers directly to hardware, relying
 259  * on the security mechanisms provided by hardware.
 260  */
 261 typedef struct drm_i915_batchbuffer {
 262         int start;              /* agp offset */
 263         int used;               /* nr bytes in use */
 264         int DR1;                /* hw flags for GFX_OP_DRAWRECT_INFO */
 265         int DR4;                /* window origin for GFX_OP_DRAWRECT_INFO */
 266         int num_cliprects;      /* mulitpass with multiple cliprects? */
 267         struct drm_clip_rect __user *cliprects; /* pointer to userspace cliprects */
 268 } drm_i915_batchbuffer_t;
 269
 270 /* As above, but pass a pointer to userspace buffer which can be
 271  * validated by the kernel prior to sending to hardware.
 272  */
 273 typedef struct _drm_i915_cmdbuffer {
 274         char __user *buf;       /* pointer to userspace command buffer */
 275         int sz;                 /* nr bytes in buf */
 276         int DR1;                /* hw flags for GFX_OP_DRAWRECT_INFO */
 277         int DR4;                /* window origin for GFX_OP_DRAWRECT_INFO */
 278         int num_cliprects;      /* mulitpass with multiple cliprects? */
 279         struct drm_clip_rect __user *cliprects; /* pointer to userspace cliprects */
 280 } drm_i915_cmdbuffer_t;
 281
 282 /* Userspace can request & wait on irq's:
 283  */
 284 typedef struct drm_i915_irq_emit {
 285         int __user *irq_seq;
 286 } drm_i915_irq_emit_t;
 287
 288 typedef struct drm_i915_irq_wait {
 289         int irq_seq;
 290 } drm_i915_irq_wait_t;
 291
 292 /* Ioctl to query kernel params:
 293  */
 294 #define I915_PARAM_IRQ_ACTIVE            1
 295 #define I915_PARAM_ALLOW_BATCHBUFFER     2
 296 #define I915_PARAM_LAST_DISPATCH         3
 297 #define I915_PARAM_CHIPSET_ID            4
 298 #define I915_PARAM_HAS_GEM               5
 299
 300 typedef struct drm_i915_getparam {
 301         int param;
 302         int __user *value;
 303 } drm_i915_getparam_t;
 304
 305 /* Ioctl to set kernel params:
 306  */
 307 #define I915_SETPARAM_USE_MI_BATCHBUFFER_START            1
 308 #define I915_SETPARAM_TEX_LRU_LOG_GRANULARITY             2
 309 #define I915_SETPARAM_ALLOW_BATCHBUFFER                   3
 310
 311 typedef struct drm_i915_setparam {
 312         int param;
 313         int value;
 314 } drm_i915_setparam_t;
 315
 316 /* A memory manager for regions of shared memory:
 317  */
 318 #define I915_MEM_REGION_AGP 1
 319
 320 typedef struct drm_i915_mem_alloc {
 321         int region;
 322         int alignment;
 323         int size;
 324         int __user *region_offset;      /* offset from start of fb or agp */
 325 } drm_i915_mem_alloc_t;
 326
 327 typedef struct drm_i915_mem_free {
 328         int region;
 329         int region_offset;
 330 } drm_i915_mem_free_t;
 331
 332 typedef struct drm_i915_mem_init_heap {
 333         int region;
 334         int size;
 335         int start;
 336 } drm_i915_mem_init_heap_t;
 337
 338 /* Allow memory manager to be torn down and re-initialized (eg on
 339  * rotate):
 340  */
 341 typedef struct drm_i915_mem_destroy_heap {
 342         int region;
 343 } drm_i915_mem_destroy_heap_t;
 344
 345 /* Allow X server to configure which pipes to monitor for vblank signals
 346  */
 347 #define DRM_I915_VBLANK_PIPE_A  1
 348 #define DRM_I915_VBLANK_PIPE_B  2
 349
 350 typedef struct drm_i915_vblank_pipe {
 351         int pipe;
 352 } drm_i915_vblank_pipe_t;
 353
 354 /* Schedule buffer swap at given vertical blank:
 355  */
 356 typedef struct drm_i915_vblank_swap {
 357         drm_drawable_t drawable;
 358         enum drm_vblank_seq_type seqtype;
 359         unsigned int sequence;
 360 } drm_i915_vblank_swap_t;
 361
 362 #define I915_MMIO_READ  0
 363 #define I915_MMIO_WRITE 1
 364
 365 #define I915_MMIO_MAY_READ      0x1
 366 #define I915_MMIO_MAY_WRITE     0x2
 367
 368 #define MMIO_REGS_IA_PRIMATIVES_COUNT           0
 369 #define MMIO_REGS_IA_VERTICES_COUNT             1
 370 #define MMIO_REGS_VS_INVOCATION_COUNT           2
 371 #define MMIO_REGS_GS_PRIMITIVES_COUNT           3
 372 #define MMIO_REGS_GS_INVOCATION_COUNT           4
 373 #define MMIO_REGS_CL_PRIMITIVES_COUNT           5
 374 #define MMIO_REGS_CL_INVOCATION_COUNT           6
 375 #define MMIO_REGS_PS_INVOCATION_COUNT           7
 376 #define MMIO_REGS_PS_DEPTH_COUNT                8
 377
 378 typedef struct drm_i915_mmio_entry {
 379         unsigned int flag;
 380         unsigned int offset;
 381         unsigned int size;
 382 } drm_i915_mmio_entry_t;
 383
 384 typedef struct drm_i915_mmio {
 385         unsigned int read_write:1;
 386         unsigned int reg:31;
 387         void __user *data;
 388 } drm_i915_mmio_t;
 389
 390 typedef struct drm_i915_hws_addr {
 391         uint64_t addr;
 392 } drm_i915_hws_addr_t;
 393
 394 /*
 395  * Relocation header is 4 uint32_ts
 396  * 0 - 32 bit reloc count
 397  * 1 - 32-bit relocation type
 398  * 2-3 - 64-bit user buffer handle ptr for another list of relocs.
 399  */
 400 #define I915_RELOC_HEADER 4
 401
 402 /*
 403  * type 0 relocation has 4-uint32_t stride
 404  * 0 - offset into buffer
 405  * 1 - delta to add in
 406  * 2 - buffer handle
 407  * 3 - reserved (for optimisations later).
 408  */
 409 /*
 410  * type 1 relocation has 4-uint32_t stride.
 411  * Hangs off the first item in the op list.
 412  * Performed after all valiations are done.
 413  * Try to group relocs into the same relocatee together for
 414  * performance reasons.
 415  * 0 - offset into buffer
 416  * 1 - delta to add in
 417  * 2 - buffer index in op list.
 418  * 3 - relocatee index in op list.
 419  */
 420 #define I915_RELOC_TYPE_0 0
 421 #define I915_RELOC0_STRIDE 4
 422 #define I915_RELOC_TYPE_1 1
 423 #define I915_RELOC1_STRIDE 4
 424
 425
 426 struct drm_i915_op_arg {
 427         uint64_t next;
 428         uint64_t reloc_ptr;
 429         int handled;
 430         unsigned int pad64;
 431         union {
 432                 struct drm_bo_op_req req;
 433                 struct drm_bo_arg_rep rep;
 434         } d;
 435
 436 };
 437
 438 struct drm_i915_execbuffer {
 439         uint64_t ops_list;
 440         uint32_t num_buffers;
 441         struct drm_i915_batchbuffer batch;
 442         drm_context_t context; /* for lockless use in the future */
 443         struct drm_fence_arg fence_arg;
 444 };
 445
 446 struct drm_i915_gem_init {
 447         /**
 448          * Beginning offset in the GTT to be managed by the DRM memory
 449          * manager.
 450          */
 451         uint64_t gtt_start;
 452         /**
 453          * Ending offset in the GTT to be managed by the DRM memory
 454          * manager.
 455          */
 456         uint64_t gtt_end;
 457 };
 458
 459 struct drm_i915_gem_create {
 460         /**
 461          * Requested size for the object.
 462          *
 463          * The (page-aligned) allocated size for the object will be returned.
 464          */
 465         uint64_t size;
 466         /**
 467          * Returned handle for the object.
 468          *
 469          * Object handles are nonzero.
 470          */
 471         uint32_t handle;
 472         uint32_t pad;
 473 };
 474
 475 struct drm_i915_gem_pread {
 476         /** Handle for the object being read. */
 477         uint32_t handle;
 478         uint32_t pad;
 479         /** Offset into the object to read from */
 480         uint64_t offset;
 481         /** Length of data to read */
 482         uint64_t size;
 483         /**
 484          * Pointer to write the data into.
 485          *
 486          * This is a fixed-size type for 32/64 compatibility.
 487          */
 488         uint64_t data_ptr;
 489 };
 490
 491 struct drm_i915_gem_pwrite {
 492         /** Handle for the object being written to. */
 493         uint32_t handle;
 494         uint32_t pad;
 495         /** Offset into the object to write to */
 496         uint64_t offset;
 497         /** Length of data to write */
 498         uint64_t size;
 499         /**
 500          * Pointer to read the data from.
 501          *
 502          * This is a fixed-size type for 32/64 compatibility.
 503          */
 504         uint64_t data_ptr;
 505 };
 506
 507 struct drm_i915_gem_mmap {
 508         /** Handle for the object being mapped. */
 509         uint32_t handle;
 510         uint32_t pad;
 511         /** Offset in the object to map. */
 512         uint64_t offset;
 513         /**
 514          * Length of data to map.
 515          *
 516          * The value will be page-aligned.
 517          */
 518         uint64_t size;
 519         /**
 520          * Returned pointer the data was mapped at.
 521          *
 522          * This is a fixed-size type for 32/64 compatibility.
 523          */
 524         uint64_t addr_ptr;
 525 };
 526
 527 struct drm_i915_gem_mmap_gtt {
 528         /** Handle for the object being mapped. */
 529         uint32_t handle;
 530         uint32_t pad;
 531         /**
 532          * Fake offset to use for subsequent mmap call
 533          *
 534          * This is a fixed-size type for 32/64 compatibility.
 535          */
 536         uint64_t offset;
 537 };
 538
 539 struct drm_i915_gem_set_domain {
 540         /** Handle for the object */
 541         uint32_t handle;
 542
 543         /** New read domains */
 544         uint32_t read_domains;
 545
 546         /** New write domain */
 547         uint32_t write_domain;
 548 };
 549
 550 struct drm_i915_gem_sw_finish {
 551         /** Handle for the object */
 552         uint32_t handle;
 553 };
 554
 555 struct drm_i915_gem_relocation_entry {
 556         /**
 557          * Handle of the buffer being pointed to by this relocation entry.
 558          *
 559          * It's appealing to make this be an index into the mm_validate_entry
 560          * list to refer to the buffer, but this allows the driver to create
 561          * a relocation list for state buffers and not re-write it per
 562          * exec using the buffer.
 563          */
 564         uint32_t target_handle;
 565
 566         /**
 567          * Value to be added to the offset of the target buffer to make up
 568          * the relocation entry.
 569          */
 570         uint32_t delta;
 571
 572         /** Offset in the buffer the relocation entry will be written into */
 573         uint64_t offset;
 574
 575         /**
 576          * Offset value of the target buffer that the relocation entry was last
 577          * written as.
 578          *
 579          * If the buffer has the same offset as last time, we can skip syncing
 580          * and writing the relocation.  This value is written back out by
 581          * the execbuffer ioctl when the relocation is written.
 582          */
 583         uint64_t presumed_offset;
 584
 585         /**
 586          * Target memory domains read by this operation.
 587          */
 588         uint32_t read_domains;
 589
 590         /**
 591          * Target memory domains written by this operation.
 592          *
 593          * Note that only one domain may be written by the whole
 594          * execbuffer operation, so that where there are conflicts,
 595          * the application will get -EINVAL back.
 596          */
 597         uint32_t write_domain;
 598 };
 599
 600 /** @{
 601  * Intel memory domains
 602  *
 603  * Most of these just align with the various caches in
 604  * the system and are used to flush and invalidate as
 605  * objects end up cached in different domains.
 606  */
 607 /** CPU cache */
 608 #define I915_GEM_DOMAIN_CPU             0x00000001
 609 /** Render cache, used by 2D and 3D drawing */
 610 #define I915_GEM_DOMAIN_RENDER          0x00000002
 611 /** Sampler cache, used by texture engine */
 612 #define I915_GEM_DOMAIN_SAMPLER         0x00000004
 613 /** Command queue, used to load batch buffers */
 614 #define I915_GEM_DOMAIN_COMMAND         0x00000008
 615 /** Instruction cache, used by shader programs */
 616 #define I915_GEM_DOMAIN_INSTRUCTION     0x00000010
 617 /** Vertex address cache */
 618 #define I915_GEM_DOMAIN_VERTEX          0x00000020
 619 /** GTT domain - aperture and scanout */
 620 #define I915_GEM_DOMAIN_GTT             0x00000040
 621 /** @} */
 622
 623 struct drm_i915_gem_exec_object {
 624         /**
 625          * User's handle for a buffer to be bound into the GTT for this
 626          * operation.
 627          */
 628         uint32_t handle;
 629
 630         /** Number of relocations to be performed on this buffer */
 631         uint32_t relocation_count;
 632         /**
 633          * Pointer to array of struct drm_i915_gem_relocation_entry containing
 634          * the relocations to be performed in this buffer.
 635          */
 636         uint64_t relocs_ptr;
 637
 638         /** Required alignment in graphics aperture */
 639         uint64_t alignment;
 640
 641         /**
 642          * Returned value of the updated offset of the object, for future
 643          * presumed_offset writes.
 644          */
 645         uint64_t offset;
 646 };
 647
 648 struct drm_i915_gem_execbuffer {
 649         /**
 650          * List of buffers to be validated with their relocations to be
 651          * performend on them.
 652          *
 653          * This is a pointer to an array of struct drm_i915_gem_validate_entry.
 654          *
 655          * These buffers must be listed in an order such that all relocations
 656          * a buffer is performing refer to buffers that have already appeared
 657          * in the validate list.
 658          */
 659         uint64_t buffers_ptr;
 660         uint32_t buffer_count;
 661
 662         /** Offset in the batchbuffer to start execution from. */
 663         uint32_t batch_start_offset;
 664         /** Bytes used in batchbuffer from batch_start_offset */
 665         uint32_t batch_len;
 666         uint32_t DR1;
 667         uint32_t DR4;
 668         uint32_t num_cliprects;
 669         /** This is a struct drm_clip_rect *cliprects */
 670         uint64_t cliprects_ptr;
 671 };
 672
 673 struct drm_i915_gem_pin {
 674         /** Handle of the buffer to be pinned. */
 675         uint32_t handle;
 676         uint32_t pad;
 677
 678         /** alignment required within the aperture */
 679         uint64_t alignment;
 680
 681         /** Returned GTT offset of the buffer. */
 682         uint64_t offset;
 683 };
 684
 685 struct drm_i915_gem_unpin {
 686         /** Handle of the buffer to be unpinned. */
 687         uint32_t handle;
 688         uint32_t pad;
 689 };
 690
 691 struct drm_i915_gem_busy {
 692         /** Handle of the buffer to check for busy */
 693         uint32_t handle;
 694
 695         /** Return busy status (1 if busy, 0 if idle) */
 696         uint32_t busy;
 697 };
 698
 699 #define I915_TILING_NONE        0
 700 #define I915_TILING_X           1
 701 #define I915_TILING_Y           2
 702
 703 #define I915_BIT_6_SWIZZLE_NONE         0
 704 #define I915_BIT_6_SWIZZLE_9            1
 705 #define I915_BIT_6_SWIZZLE_9_10         2
 706 #define I915_BIT_6_SWIZZLE_9_11         3
 707 #define I915_BIT_6_SWIZZLE_9_10_11      4
 708 /* Not seen by userland */
 709 #define I915_BIT_6_SWIZZLE_UNKNOWN      5
 710
 711 struct drm_i915_gem_set_tiling {
 712         /** Handle of the buffer to have its tiling state updated */
 713         uint32_t handle;
 714
 715         /**
 716          * Tiling mode for the object (I915_TILING_NONE, I915_TILING_X,
 717          * I915_TILING_Y).
 718          *
 719          * This value is to be set on request, and will be updated by the
 720          * kernel on successful return with the actual chosen tiling layout.
 721          *
 722          * The tiling mode may be demoted to I915_TILING_NONE when the system
 723          * has bit 6 swizzling that can't be managed correctly by GEM.
 724          *
 725          * Buffer contents become undefined when changing tiling_mode.
 726          */
 727         uint32_t tiling_mode;
 728
 729         /**
 730          * Stride in bytes for the object when in I915_TILING_X or
 731          * I915_TILING_Y.
 732          */
 733         uint32_t stride;
 734
 735         /**
 736          * Returned address bit 6 swizzling required for CPU access through
 737          * mmap mapping.
 738          */
 739         uint32_t swizzle_mode;
 740 };
 741
 742 struct drm_i915_gem_get_tiling {
 743         /** Handle of the buffer to get tiling state for. */
 744         uint32_t handle;
 745
 746         /**
 747          * Current tiling mode for the object (I915_TILING_NONE, I915_TILING_X,
 748          * I915_TILING_Y).
 749          */
 750         uint32_t tiling_mode;
 751
 752         /**
 753          * Returned address bit 6 swizzling required for CPU access through
 754          * mmap mapping.
 755          */
 756         uint32_t swizzle_mode;
 757 };
 758
 759 struct drm_i915_gem_get_aperture {
 760         /** Total size of the aperture used by i915_gem_execbuffer, in bytes */
 761         uint64_t aper_size;
 762
 763         /**
 764          * Available space in the aperture used by i915_gem_execbuffer, in
 765          * bytes
 766          */
 767         uint64_t aper_available_size;
 768 };
 769
 770 #endif                          /* _I915_DRM_H_ */