shared-core/i915_drm.h

   1 /*
   2  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   3  * All Rights Reserved.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining a
   6  * copy of this software and associated documentation files (the
   7  * "Software"), to deal in the Software without restriction, including
   8  * without limitation the rights to use, copy, modify, merge, publish,
   9  * distribute, sub license, and/or sell copies of the Software, and to
  10  * permit persons to whom the Software is furnished to do so, subject to
  11  * the following conditions:
  12  *
  13  * The above copyright notice and this permission notice (including the
  14  * next paragraph) shall be included in all copies or substantial portions
  15  * of the Software.
  16  *
  17  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  18  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  19  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  20  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  21  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  22  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  23  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  24  *
  25  */
  26
  27 #ifndef _I915_DRM_H_
  28 #define _I915_DRM_H_
  29
  30 /* Please note that modifications to all structs defined here are
  31  * subject to backwards-compatibility constraints.
  32  */
  33
  34 #include "drm.h"
  35
  36 /* Each region is a minimum of 16k, and there are at most 255 of them.
  37  */
  38 #define I915_NR_TEX_REGIONS 255 /* table size 2k - maximum due to use
  39                                  * of chars for next/prev indices */
  40 #define I915_LOG_MIN_TEX_REGION_SIZE 14
  41
  42 typedef struct _drm_i915_init {
  43         enum {
  44                 I915_INIT_DMA = 0x01,
  45                 I915_CLEANUP_DMA = 0x02,
  46                 I915_RESUME_DMA = 0x03,
  47
  48                 /* Since this struct isn't versioned, just used a new
  49                  * 'func' code to indicate the presence of dri2 sarea
  50                  * info. */
  51                 I915_INIT_DMA2 = 0x04
  52         } func;
  53         unsigned int mmio_offset;
  54         int sarea_priv_offset;
  55         unsigned int ring_start;
  56         unsigned int ring_end;
  57         unsigned int ring_size;
  58         unsigned int front_offset;
  59         unsigned int back_offset;
  60         unsigned int depth_offset;
  61         unsigned int w;
  62         unsigned int h;
  63         unsigned int pitch;
  64         unsigned int pitch_bits;
  65         unsigned int back_pitch;
  66         unsigned int depth_pitch;
  67         unsigned int cpp;
  68         unsigned int chipset;
  69         unsigned int sarea_handle;
  70 } drm_i915_init_t;
  71
  72 typedef struct drm_i915_sarea {
  73         struct drm_tex_region texList[I915_NR_TEX_REGIONS + 1];
  74         int last_upload;        /* last time texture was uploaded */
  75         int last_enqueue;       /* last time a buffer was enqueued */
  76         int last_dispatch;      /* age of the most recently dispatched buffer */
  77         int ctxOwner;           /* last context to upload state */
  78         int texAge;
  79         int pf_enabled;         /* is pageflipping allowed? */
  80         int pf_active;
  81         int pf_current_page;    /* which buffer is being displayed? */
  82         int perf_boxes;         /* performance boxes to be displayed */
  83         int width, height;      /* screen size in pixels */
  84
  85         drm_handle_t front_handle;
  86         int front_offset;
  87         int front_size;
  88
  89         drm_handle_t back_handle;
  90         int back_offset;
  91         int back_size;
  92
  93         drm_handle_t depth_handle;
  94         int depth_offset;
  95         int depth_size;
  96
  97         drm_handle_t tex_handle;
  98         int tex_offset;
  99         int tex_size;
 100         int log_tex_granularity;
 101         int pitch;
 102         int rotation;           /* 0, 90, 180 or 270 */
 103         int rotated_offset;
 104         int rotated_size;
 105         int rotated_pitch;
 106         int virtualX, virtualY;
 107
 108         unsigned int front_tiled;
 109         unsigned int back_tiled;
 110         unsigned int depth_tiled;
 111         unsigned int rotated_tiled;
 112         unsigned int rotated2_tiled;
 113
 114         int planeA_x;
 115         int planeA_y;
 116         int planeA_w;
 117         int planeA_h;
 118         int planeB_x;
 119         int planeB_y;
 120         int planeB_w;
 121         int planeB_h;
 122
 123         /* Triple buffering */
 124         drm_handle_t third_handle;
 125         int third_offset;
 126         int third_size;
 127         unsigned int third_tiled;
 128
 129         /* buffer object handles for the static buffers.  May change
 130          * over the lifetime of the client, though it doesn't in our current
 131          * implementation.
 132          */
 133         unsigned int front_bo_handle;
 134         unsigned int back_bo_handle;
 135         unsigned int third_bo_handle;
 136         unsigned int depth_bo_handle;
 137 } drm_i915_sarea_t;
 138
 139 /* Driver specific fence types and classes.
 140  */
 141
 142 /* The only fence class we support */
 143 #define DRM_I915_FENCE_CLASS_ACCEL 0
 144 /* Fence type that guarantees read-write flush */
 145 #define DRM_I915_FENCE_TYPE_RW 2
 146 /* MI_FLUSH programmed just before the fence */
 147 #define DRM_I915_FENCE_FLAG_FLUSHED 0x01000000
 148
 149 /* Flags for perf_boxes
 150  */
 151 #define I915_BOX_RING_EMPTY    0x1
 152 #define I915_BOX_FLIP          0x2
 153 #define I915_BOX_WAIT          0x4
 154 #define I915_BOX_TEXTURE_LOAD  0x8
 155 #define I915_BOX_LOST_CONTEXT  0x10
 156
 157 /* I915 specific ioctls
 158  * The device specific ioctl range is 0x40 to 0x79.
 159  */
 160 #define DRM_I915_INIT           0x00
 161 #define DRM_I915_FLUSH          0x01
 162 #define DRM_I915_FLIP           0x02
 163 #define DRM_I915_BATCHBUFFER    0x03
 164 #define DRM_I915_IRQ_EMIT       0x04
 165 #define DRM_I915_IRQ_WAIT       0x05
 166 #define DRM_I915_GETPARAM       0x06
 167 #define DRM_I915_SETPARAM       0x07
 168 #define DRM_I915_ALLOC          0x08
 169 #define DRM_I915_FREE           0x09
 170 #define DRM_I915_INIT_HEAP      0x0a
 171 #define DRM_I915_CMDBUFFER      0x0b
 172 #define DRM_I915_DESTROY_HEAP   0x0c
 173 #define DRM_I915_SET_VBLANK_PIPE        0x0d
 174 #define DRM_I915_GET_VBLANK_PIPE        0x0e
 175 #define DRM_I915_VBLANK_SWAP    0x0f
 176 #define DRM_I915_MMIO           0x10
 177 #define DRM_I915_HWS_ADDR       0x11
 178 #define DRM_I915_EXECBUFFER     0x12
 179 #define DRM_I915_GEM_INIT       0x13
 180 #define DRM_I915_GEM_EXECBUFFER 0x14
 181 #define DRM_I915_GEM_PIN        0x15
 182 #define DRM_I915_GEM_UNPIN      0x16
 183 #define DRM_I915_GEM_BUSY       0x17
 184 #define DRM_I915_GEM_THROTTLE   0x18
 185 #define DRM_I915_GEM_ENTERVT    0x19
 186 #define DRM_I915_GEM_LEAVEVT    0x1a
 187 #define DRM_I915_GEM_CREATE     0x1b
 188 #define DRM_I915_GEM_PREAD      0x1c
 189 #define DRM_I915_GEM_PWRITE     0x1d
 190 #define DRM_I915_GEM_MMAP       0x1e
 191 #define DRM_I915_GEM_SET_DOMAIN 0x1f
 192
 193 #define DRM_IOCTL_I915_INIT             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_INIT, drm_i915_init_t)
 194 #define DRM_IOCTL_I915_FLUSH            DRM_IO ( DRM_COMMAND_BASE + DRM_I915_FLUSH)
 195 #define DRM_IOCTL_I915_FLIP             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_FLIP, drm_i915_flip_t)
 196 #define DRM_IOCTL_I915_BATCHBUFFER      DRM_IOW( DRM_COMMAND_BASE + DRM_I915_BATCHBUFFER, drm_i915_batchbuffer_t)
 197 #define DRM_IOCTL_I915_IRQ_EMIT         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_IRQ_EMIT, drm_i915_irq_emit_t)
 198 #define DRM_IOCTL_I915_IRQ_WAIT         DRM_IOW( DRM_COMMAND_BASE + DRM_I915_IRQ_WAIT, drm_i915_irq_wait_t)
 199 #define DRM_IOCTL_I915_GETPARAM         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GETPARAM, drm_i915_getparam_t)
 200 #define DRM_IOCTL_I915_SETPARAM         DRM_IOW( DRM_COMMAND_BASE + DRM_I915_SETPARAM, drm_i915_setparam_t)
 201 #define DRM_IOCTL_I915_ALLOC            DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_ALLOC, drm_i915_mem_alloc_t)
 202 #define DRM_IOCTL_I915_FREE             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_FREE, drm_i915_mem_free_t)
 203 #define DRM_IOCTL_I915_INIT_HEAP        DRM_IOW( DRM_COMMAND_BASE + DRM_I915_INIT_HEAP, drm_i915_mem_init_heap_t)
 204 #define DRM_IOCTL_I915_CMDBUFFER        DRM_IOW( DRM_COMMAND_BASE + DRM_I915_CMDBUFFER, drm_i915_cmdbuffer_t)
 205 #define DRM_IOCTL_I915_DESTROY_HEAP     DRM_IOW( DRM_COMMAND_BASE + DRM_I915_DESTROY_HEAP, drm_i915_mem_destroy_heap_t)
 206 #define DRM_IOCTL_I915_SET_VBLANK_PIPE  DRM_IOW( DRM_COMMAND_BASE + DRM_I915_SET_VBLANK_PIPE, drm_i915_vblank_pipe_t)
 207 #define DRM_IOCTL_I915_GET_VBLANK_PIPE  DRM_IOR( DRM_COMMAND_BASE + DRM_I915_GET_VBLANK_PIPE, drm_i915_vblank_pipe_t)
 208 #define DRM_IOCTL_I915_VBLANK_SWAP      DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_VBLANK_SWAP, drm_i915_vblank_swap_t)
 209 #define DRM_IOCTL_I915_MMIO             DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_MMIO, drm_i915_mmio)
 210 #define DRM_IOCTL_I915_EXECBUFFER       DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_EXECBUFFER, struct drm_i915_execbuffer)
 211 #define DRM_IOCTL_I915_GEM_INIT         DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_INIT, struct drm_i915_gem_init)
 212 #define DRM_IOCTL_I915_GEM_EXECBUFFER   DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_EXECBUFFER, struct drm_i915_gem_execbuffer)
 213 #define DRM_IOCTL_I915_GEM_PIN          DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_PIN, struct drm_i915_gem_pin)
 214 #define DRM_IOCTL_I915_GEM_UNPIN        DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_UNPIN, struct drm_i915_gem_unpin)
 215 #define DRM_IOCTL_I915_GEM_BUSY         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_BUSY, struct drm_i915_gem_busy)
 216 #define DRM_IOCTL_I915_GEM_THROTTLE     DRM_IO ( DRM_COMMAND_BASE + DRM_I915_GEM_THROTTLE)
 217 #define DRM_IOCTL_I915_GEM_ENTERVT      DRM_IO(DRM_COMMAND_BASE + DRM_I915_GEM_ENTERVT)
 218 #define DRM_IOCTL_I915_GEM_LEAVEVT      DRM_IO(DRM_COMMAND_BASE + DRM_I915_GEM_LEAVEVT)
 219 #define DRM_IOCTL_I915_GEM_CREATE       DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_CREATE, struct drm_i915_gem_create)
 220 #define DRM_IOCTL_I915_GEM_PREAD        DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_PREAD, struct drm_i915_gem_pread)
 221 #define DRM_IOCTL_I915_GEM_PWRITE       DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_PWRITE, struct drm_i915_gem_pwrite)
 222 #define DRM_IOCTL_I915_GEM_MMAP         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_MMAP, struct drm_i915_gem_mmap)
 223 #define DRM_IOCTL_I915_GEM_SET_DOMAIN   DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_SET_DOMAIN, struct drm_i915_gem_set_domain)
 224
 225 /* Asynchronous page flipping:
 226  */
 227 typedef struct drm_i915_flip {
 228         /*
 229          * This is really talking about planes, and we could rename it
 230          * except for the fact that some of the duplicated i915_drm.h files
 231          * out there check for HAVE_I915_FLIP and so might pick up this
 232          * version.
 233          */
 234         int pipes;
 235 } drm_i915_flip_t;
 236
 237 /* Allow drivers to submit batchbuffers directly to hardware, relying
 238  * on the security mechanisms provided by hardware.
 239  */
 240 typedef struct drm_i915_batchbuffer {
 241         int start;              /* agp offset */
 242         int used;               /* nr bytes in use */
 243         int DR1;                /* hw flags for GFX_OP_DRAWRECT_INFO */
 244         int DR4;                /* window origin for GFX_OP_DRAWRECT_INFO */
 245         int num_cliprects;      /* mulitpass with multiple cliprects? */
 246         struct drm_clip_rect __user *cliprects; /* pointer to userspace cliprects */
 247 } drm_i915_batchbuffer_t;
 248
 249 /* As above, but pass a pointer to userspace buffer which can be
 250  * validated by the kernel prior to sending to hardware.
 251  */
 252 typedef struct _drm_i915_cmdbuffer {
 253         char __user *buf;       /* pointer to userspace command buffer */
 254         int sz;                 /* nr bytes in buf */
 255         int DR1;                /* hw flags for GFX_OP_DRAWRECT_INFO */
 256         int DR4;                /* window origin for GFX_OP_DRAWRECT_INFO */
 257         int num_cliprects;      /* mulitpass with multiple cliprects? */
 258         struct drm_clip_rect __user *cliprects; /* pointer to userspace cliprects */
 259 } drm_i915_cmdbuffer_t;
 260
 261 /* Userspace can request & wait on irq's:
 262  */
 263 typedef struct drm_i915_irq_emit {
 264         int __user *irq_seq;
 265 } drm_i915_irq_emit_t;
 266
 267 typedef struct drm_i915_irq_wait {
 268         int irq_seq;
 269 } drm_i915_irq_wait_t;
 270
 271 /* Ioctl to query kernel params:
 272  */
 273 #define I915_PARAM_IRQ_ACTIVE            1
 274 #define I915_PARAM_ALLOW_BATCHBUFFER     2
 275 #define I915_PARAM_LAST_DISPATCH         3
 276 #define I915_PARAM_CHIPSET_ID            4
 277
 278 typedef struct drm_i915_getparam {
 279         int param;
 280         int __user *value;
 281 } drm_i915_getparam_t;
 282
 283 /* Ioctl to set kernel params:
 284  */
 285 #define I915_SETPARAM_USE_MI_BATCHBUFFER_START            1
 286 #define I915_SETPARAM_TEX_LRU_LOG_GRANULARITY             2
 287 #define I915_SETPARAM_ALLOW_BATCHBUFFER                   3
 288
 289 typedef struct drm_i915_setparam {
 290         int param;
 291         int value;
 292 } drm_i915_setparam_t;
 293
 294 /* A memory manager for regions of shared memory:
 295  */
 296 #define I915_MEM_REGION_AGP 1
 297
 298 typedef struct drm_i915_mem_alloc {
 299         int region;
 300         int alignment;
 301         int size;
 302         int __user *region_offset;      /* offset from start of fb or agp */
 303 } drm_i915_mem_alloc_t;
 304
 305 typedef struct drm_i915_mem_free {
 306         int region;
 307         int region_offset;
 308 } drm_i915_mem_free_t;
 309
 310 typedef struct drm_i915_mem_init_heap {
 311         int region;
 312         int size;
 313         int start;
 314 } drm_i915_mem_init_heap_t;
 315
 316 /* Allow memory manager to be torn down and re-initialized (eg on
 317  * rotate):
 318  */
 319 typedef struct drm_i915_mem_destroy_heap {
 320         int region;
 321 } drm_i915_mem_destroy_heap_t;
 322
 323 /* Allow X server to configure which pipes to monitor for vblank signals
 324  */
 325 #define DRM_I915_VBLANK_PIPE_A  1
 326 #define DRM_I915_VBLANK_PIPE_B  2
 327
 328 typedef struct drm_i915_vblank_pipe {
 329         int pipe;
 330 } drm_i915_vblank_pipe_t;
 331
 332 /* Schedule buffer swap at given vertical blank:
 333  */
 334 typedef struct drm_i915_vblank_swap {
 335         drm_drawable_t drawable;
 336         enum drm_vblank_seq_type seqtype;
 337         unsigned int sequence;
 338 } drm_i915_vblank_swap_t;
 339
 340 #define I915_MMIO_READ  0
 341 #define I915_MMIO_WRITE 1
 342
 343 #define I915_MMIO_MAY_READ      0x1
 344 #define I915_MMIO_MAY_WRITE     0x2
 345
 346 #define MMIO_REGS_IA_PRIMATIVES_COUNT           0
 347 #define MMIO_REGS_IA_VERTICES_COUNT             1
 348 #define MMIO_REGS_VS_INVOCATION_COUNT           2
 349 #define MMIO_REGS_GS_PRIMITIVES_COUNT           3
 350 #define MMIO_REGS_GS_INVOCATION_COUNT           4
 351 #define MMIO_REGS_CL_PRIMITIVES_COUNT           5
 352 #define MMIO_REGS_CL_INVOCATION_COUNT           6
 353 #define MMIO_REGS_PS_INVOCATION_COUNT           7
 354 #define MMIO_REGS_PS_DEPTH_COUNT                8
 355
 356 typedef struct drm_i915_mmio_entry {
 357         unsigned int flag;
 358         unsigned int offset;
 359         unsigned int size;
 360 } drm_i915_mmio_entry_t;
 361
 362 typedef struct drm_i915_mmio {
 363         unsigned int read_write:1;
 364         unsigned int reg:31;
 365         void __user *data;
 366 } drm_i915_mmio_t;
 367
 368 typedef struct drm_i915_hws_addr {
 369         uint64_t addr;
 370 } drm_i915_hws_addr_t;
 371
 372 /*
 373  * Relocation header is 4 uint32_ts
 374  * 0 - 32 bit reloc count
 375  * 1 - 32-bit relocation type
 376  * 2-3 - 64-bit user buffer handle ptr for another list of relocs.
 377  */
 378 #define I915_RELOC_HEADER 4
 379
 380 /*
 381  * type 0 relocation has 4-uint32_t stride
 382  * 0 - offset into buffer
 383  * 1 - delta to add in
 384  * 2 - buffer handle
 385  * 3 - reserved (for optimisations later).
 386  */
 387 /*
 388  * type 1 relocation has 4-uint32_t stride.
 389  * Hangs off the first item in the op list.
 390  * Performed after all valiations are done.
 391  * Try to group relocs into the same relocatee together for
 392  * performance reasons.
 393  * 0 - offset into buffer
 394  * 1 - delta to add in
 395  * 2 - buffer index in op list.
 396  * 3 - relocatee index in op list.
 397  */
 398 #define I915_RELOC_TYPE_0 0
 399 #define I915_RELOC0_STRIDE 4
 400 #define I915_RELOC_TYPE_1 1
 401 #define I915_RELOC1_STRIDE 4
 402
 403
 404 struct drm_i915_op_arg {
 405         uint64_t next;
 406         uint64_t reloc_ptr;
 407         int handled;
 408         unsigned int pad64;
 409         union {
 410                 struct drm_bo_op_req req;
 411                 struct drm_bo_arg_rep rep;
 412         } d;
 413
 414 };
 415
 416 struct drm_i915_execbuffer {
 417         uint64_t ops_list;
 418         uint32_t num_buffers;
 419         struct drm_i915_batchbuffer batch;
 420         drm_context_t context; /* for lockless use in the future */
 421         struct drm_fence_arg fence_arg;
 422 };
 423
 424 struct drm_i915_gem_init {
 425         /**
 426          * Beginning offset in the GTT to be managed by the DRM memory
 427          * manager.
 428          */
 429         uint64_t gtt_start;
 430         /**
 431          * Ending offset in the GTT to be managed by the DRM memory
 432          * manager.
 433          */
 434         uint64_t gtt_end;
 435 };
 436
 437 struct drm_i915_gem_create {
 438         /**
 439          * Requested size for the object.
 440          *
 441          * The (page-aligned) allocated size for the object will be returned.
 442          */
 443         uint64_t size;
 444         /**
 445          * Returned handle for the object.
 446          *
 447          * Object handles are nonzero.
 448          */
 449         uint32_t handle;
 450         uint32_t pad;
 451 };
 452
 453 struct drm_i915_gem_pread {
 454         /** Handle for the object being read. */
 455         uint32_t handle;
 456         uint32_t pad;
 457         /** Offset into the object to read from */
 458         uint64_t offset;
 459         /** Length of data to read */
 460         uint64_t size;
 461         /** Pointer to write the data into. */
 462         uint64_t data_ptr;      /* void *, but pointers are not 32/64 compatible */
 463 };
 464
 465 struct drm_i915_gem_pwrite {
 466         /** Handle for the object being written to. */
 467         uint32_t handle;
 468         uint32_t pad;
 469         /** Offset into the object to write to */
 470         uint64_t offset;
 471         /** Length of data to write */
 472         uint64_t size;
 473         /** Pointer to read the data from. */
 474         uint64_t data_ptr;      /* void *, but pointers are not 32/64 compatible */
 475 };
 476
 477 struct drm_i915_gem_mmap {
 478         /** Handle for the object being mapped. */
 479         uint32_t handle;
 480         uint32_t pad;
 481         /** Offset in the object to map. */
 482         uint64_t offset;
 483         /**
 484          * Length of data to map.
 485          *
 486          * The value will be page-aligned.
 487          */
 488         uint64_t size;
 489         /** Returned pointer the data was mapped at */
 490         uint64_t addr_ptr;      /* void *, but pointers are not 32/64 compatible */
 491 };
 492
 493 struct drm_i915_gem_set_domain {
 494         /** Handle for the object */
 495         uint32_t handle;
 496
 497         /** New read domains */
 498         uint32_t read_domains;
 499
 500         /** New write domain */
 501         uint32_t write_domain;
 502 };
 503
 504 struct drm_i915_gem_relocation_entry {
 505         /**
 506          * Handle of the buffer being pointed to by this relocation entry.
 507          *
 508          * It's appealing to make this be an index into the mm_validate_entry
 509          * list to refer to the buffer, but this allows the driver to create
 510          * a relocation list for state buffers and not re-write it per
 511          * exec using the buffer.
 512          */
 513         uint32_t target_handle;
 514
 515         /**
 516          * Value to be added to the offset of the target buffer to make up
 517          * the relocation entry.
 518          */
 519         uint32_t delta;
 520
 521         /** Offset in the buffer the relocation entry will be written into */
 522         uint64_t offset;
 523
 524         /**
 525          * Offset value of the target buffer that the relocation entry was last
 526          * written as.
 527          *
 528          * If the buffer has the same offset as last time, we can skip syncing
 529          * and writing the relocation.  This value is written back out by
 530          * the execbuffer ioctl when the relocation is written.
 531          */
 532         uint64_t presumed_offset;
 533
 534         /**
 535          * Target memory domains read by this operation.
 536          */
 537         uint32_t read_domains;
 538
 539         /**
 540          * Target memory domains written by this operation.
 541          *
 542          * Note that only one domain may be written by the whole
 543          * execbuffer operation, so that where there are conflicts,
 544          * the application will get -EINVAL back.
 545          */
 546         uint32_t write_domain;
 547 };
 548
 549 /** @{
 550  * Intel memory domains
 551  *
 552  * Most of these just align with the various caches in
 553  * the system and are used to flush and invalidate as
 554  * objects end up cached in different domains.
 555  */
 556 /** CPU cache */
 557 #define I915_GEM_DOMAIN_CPU             0x00000001
 558 /** Render cache, used by 2D and 3D drawing */
 559 #define I915_GEM_DOMAIN_RENDER          0x00000002
 560 /** Sampler cache, used by texture engine */
 561 #define I915_GEM_DOMAIN_SAMPLER         0x00000004
 562 /** Command queue, used to load batch buffers */
 563 #define I915_GEM_DOMAIN_COMMAND         0x00000008
 564 /** Instruction cache, used by shader programs */
 565 #define I915_GEM_DOMAIN_INSTRUCTION     0x00000010
 566 /** Vertex address cache */
 567 #define I915_GEM_DOMAIN_VERTEX          0x00000020
 568 /** @} */
 569
 570 struct drm_i915_gem_exec_object {
 571         /**
 572          * User's handle for a buffer to be bound into the GTT for this
 573          * operation.
 574          */
 575         uint32_t handle;
 576
 577         /** List of relocations to be performed on this buffer */
 578         uint32_t relocation_count;
 579         uint64_t relocs_ptr;    /* struct drm_i915_gem_relocation_entry *relocs */
 580
 581         /** Required alignment in graphics aperture */
 582         uint64_t alignment;
 583
 584         /**
 585          * Returned value of the updated offset of the object, for future
 586          * presumed_offset writes.
 587          */
 588         uint64_t offset;
 589 };
 590
 591 struct drm_i915_gem_execbuffer {
 592         /**
 593          * List of buffers to be validated with their relocations to be
 594          * performend on them.
 595          *
 596          * These buffers must be listed in an order such that all relocations
 597          * a buffer is performing refer to buffers that have already appeared
 598          * in the validate list.
 599          */
 600         uint64_t buffers_ptr;   /* struct drm_i915_gem_validate_entry *buffers */
 601         uint32_t buffer_count;
 602
 603         /** Offset in the batchbuffer to start execution from. */
 604         uint32_t batch_start_offset;
 605         /** Bytes used in batchbuffer from batch_start_offset */
 606         uint32_t batch_len;
 607         uint32_t DR1;
 608         uint32_t DR4;
 609         uint32_t num_cliprects;
 610         uint64_t cliprects_ptr; /* struct drm_clip_rect *cliprects */
 611 };
 612
 613 struct drm_i915_gem_pin {
 614         /** Handle of the buffer to be pinned. */
 615         uint32_t handle;
 616         uint32_t pad;
 617
 618         /** alignment required within the aperture */
 619         uint64_t alignment;
 620
 621         /** Returned GTT offset of the buffer. */
 622         uint64_t offset;
 623 };
 624
 625 struct drm_i915_gem_unpin {
 626         /** Handle of the buffer to be unpinned. */
 627         uint32_t handle;
 628         uint32_t pad;
 629 };
 630
 631 struct drm_i915_gem_busy {
 632         /** Handle of the buffer to check for busy */
 633         uint32_t handle;
 634
 635         /** Return busy status (1 if busy, 0 if idle) */
 636         uint32_t busy;
 637 };
 638
 639 #endif                          /* _I915_DRM_H_ */